JP6550869B2 - 半導体装置 - Google Patents

Description

この発明は、半導体装置に関する。

従来、炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）またはダイヤモンドなど、シリコン（Ｓｉ）よりもバンドギャップの広い半導体（以下、ワイドバンドギャップ半導体とする）は、その高い絶縁破壊電界や高い熱伝導率などの優れた特性により、特にパワーデバイスへの応用が期待されている。ワイドバンドギャップ半導体を用いた従来の半導体装置として、例えば炭化珪素を用いたプレーナゲート構造の縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）が提案されている（例えば、下記特許文献１参照。）。このようなワイドバンドギャップ半導体を用いた従来の半導体装置の構造について説明する。図４は、従来の半導体装置の構造を示す断面図である。

図４に示すように、従来の半導体装置は、ｐ型ベース領域１０３とｎ^-型ドリフト層１０２との間に、ｐ型ベース領域１０３よりも不純物濃度の高い高濃度ｐ⁺型ベース領域１０４を備える。ｎ^-型ドリフト層１０２およびｐ型ベース領域１０３は、ｎ⁺型ドレイン層１０１となる炭化珪素からなるｎ⁺型半導体基板のおもて面上に順に積層されたエピタキシャル層である。ｎ^-型ドリフト層１０２の厚さは、耐圧１２００Ｖクラスである場合においては１０μｍ程度であり、高耐圧であるほど厚くする必要がある。ゲート電極１０８の直下（基体側）において隣り合うｐ型ベース領域１０３間には、ｎ型不純物のイオン注入によりｐ型ベース領域１０３の一部をｎ型に反転させてなるｎ型打ち返し領域１１２ａが設けられている。

高濃度ｐ⁺型ベース領域１０４は、ｐ型ベース領域１０３とｎ^-型ドリフト層１０２との間のｐｎ接合に逆方向のバイアス電圧を印加したとき（逆バイアス時）に、当該ｐｎ接合から伸びる空乏層によるパンチスルー（以下、単にパンチスルーとする）を防止する機能を有する。高濃度ｐ⁺型ベース領域１０４の不純物濃度は一様であり、通常１×１０¹⁸／ｃｍ³以上である。このような高耐圧素子では、１５Ｖ〜３０Ｖ程度のゲート電圧で駆動する場合が多く、信頼性を確保する上でゲート絶縁膜１０７の厚さは５０ｎｍ〜１５０ｎｍ程度に設定される。また、ｐ型ベース領域１０３をｐ型エピタキシャル層とすることで、ｐ型ベース領域１０３をイオン注入により形成したｐ型拡散層とする場合に比べて、イオン注入のダメージによるチャネル移動度の低下がなく、高性能（高チャネル移動度）となる。

ｎ型打ち返し領域１１２ａの下、隣り合う高濃度ｐ⁺型ベース領域１０４間に挟まれた部分１１２ｂには、ｎ^-型ドリフト層１０２よりも高不純物濃度にｎ型不純物を導入することが多い。１１２ｂは、ゲート電極１０８の直下におけるＪＦＥＴ（Ｊｕｎｃｔｉｏｎ ＦＥＴ）領域であり、ＪＦＥＴ抵抗を低減させる機能を有する。また、高濃度ｐ⁺型ベース領域１０４とｎ^-型ドリフト層１０２との境界に、ｎ^-型ドリフト層１０２よりも高不純物濃度にｎ型不純物を導入しキャリアの広がり抵抗を低減させる、いわゆる電流拡散層（Ｃｕｒｒｅｎｔ Ｓｐｒｅａｄｉｎｇ Ｌａｙｅｒ：ＣＳＬ）を設けることもある。符号１０５，１０６，１０９〜１１１は、それぞれｎ⁺型ソース領域、ｐ⁺⁺型コンタクト領域、ソース電極、層間絶縁膜およびドレイン電極である。

次に、ワイドバンドギャップ半導体を用いたＭＯＳＦＥＴの基本的な動作について、図４に示す従来の半導体装置を例に説明する。ソース電極１０９に対してゲート電極１０８にゲートしきい値電圧以上のゲート電圧が印加されると、ゲート電極１０８の直下のｐ型ベース領域１０３の、ゲート電極１０８側の表面にｎ型の反転層（以下、表面反転層（チャネル）とする）が形成される。その際、ソース電極１０９に対してドレイン電極１１１に正の電圧が印加されると、ソース電極１０９からｎ⁺型ソース領域１０５、ｐ型ベース領域１０３の表面反転層、ｎ^-型ドリフト層１０２およびｎ⁺型ドレイン層１０１を介してドレイン電極１１１に至る電子の経路が形成される。このため、ドレイン電極１１１からソース電極１０９へ電流が流れる。一方、ソース電極１０９に対してゲート電極１０８に印加されるゲート電圧がゲートしきい値電圧未満である場合、ゲート電極１０８の直下のｐ型ベース領域１０３の表面反転層が消滅するため、電流は流れない。

このように、ワイドバンドギャップ半導体を用いたＭＯＳＦＥＴの基本的な動作は、シリコンを用いたＭＯＳＦＥＴと同様であるが、ワイドバンドギャップ半導体では、絶縁破壊電界がシリコンに比較して高い。例えば、４Ｈ−ＳｉＣ（炭化珪素の四層周期六方晶）、窒化ガリウムおよびダイヤモンドの絶縁破壊電界は、それぞれシリコンの約１０倍、約１１倍および約１９倍である。このため、ワイドバンドギャップ半導体を用いた半導体装置では、シリコンを用いた半導体装置よりもｎ^-型ドリフト層の不純物濃度を高くして、ｐ型ベース領域とｎ^-型ドリフト層との間のｐｎ接合からドレイン側に伸びる空乏層の伸びを少なくすることができる。これにより、シリコンを用いた半導体装置よりも所定耐圧を確保するために必要なｎ^-型ドリフト層の厚さを薄くすることが可能となり、高い耐圧で低いオン抵抗を実現することが可能となる。

国際公開第２００４／０３６６５５号公報

しかしながら、ワイドバンドギャップ半導体を用いた従来の半導体装置では、ｎ^-型ドリフト層の不純物濃度を高くして低オン抵抗を実現することができるという利点を活かそうとすると、シリコンを用いた同じ耐圧の半導体装置と比べてゲート−ドレイン間容量が大きくなる。このため、ドレイン電圧のｄＶ／ｄｔ（電圧変動）によってゲート−ドレイン間容量を介してドレインからゲートに電流が流れたとき、この電流によるゲートインピーダンスの電圧降下によって生じるゲート電圧の上昇はシリコンを用いた同じ耐圧の半導体装置と比べて大きくなる。したがって、オフ状態であるにもかかわらず、ゲートしきい値電圧を超えるゲート電圧が印加されオン状態となる誤オンという現象が発生しやすいという問題点がある。

この誤オンは、特にインバータ等のブリッジ回路等を構成する上下アームに適用した場合に、対向アームのドレイン電圧の低下（−ｄＶ／ｄｔ）に起因するドレイン電圧のｄＶ／ｄｔや、並列に接続されたＦＷＤ（Ｆｒｅｅ Ｗｈｅｅｌｉｎｇ Ｄｉｏｄｅ：還流ダイオード）の逆回復時に発生するドレイン電圧のｄＶ／ｄｔを原因として発生しやすい。特に、ワイドバンドギャップ半導体を用いた半導体装置の利点の一つである高温動作時においては、ゲートしきい値電圧が低下し誤オンに対するマージンが低下する。このため、高温動作時にはさらに誤オンが発生しやすく、ワイドバンドギャップ半導体を用いて半導体装置を作製（製造）することによる利点が損なわれる。

誤オンを抑制するには、ゲートしきい値電圧を高くすることが有効である。ゲートしきい値電圧を高くするには、ゲート絶縁膜の厚さを厚くする、ｐ型ベース領域の不純物濃度を高くするなどの方法がある。しかしながら、いずれの場合においても、印加したゲート電圧に対するゲート絶縁膜に印加される電圧分担が大きくなる。このため、相互コンダクタンスが低下し所定のゲート電圧でのオン抵抗が増加するという問題点がある。ｐ型ベース領域の不純物濃度を高くする場合には、パンチスルーを防止する効果があり、チャネル長を短くすることが可能であるため、相互コンダクタンスを高くすることができる。しかしながら、チャネル移動度はｐ型ベース領域の不純物濃度に大きく依存し、ｐ型ベース領域の不純物濃度を高くするほど、チャネル移動度が低下するという問題点がある。

ＭＯＳＦＥＴのチャネル移動度の、ｐ型ベース領域の不純物濃度依存性について、例えば、ティー・キモト（Ｔ．Ｋｉｍｏｔｏ）らによる「インターフェイス プロパティーズ オブ メタル−オキサイド−セミコンダクター ストラクチャーズ オン ４Ｈ−ＳｉＣ｛０００１｝ アンド （１１２０） フォームド バイ Ｎ₂Ｏ オキシデーション（Ｉｎｔｅｒｆａｃｅ Ｐｒｏｐｅｒｔｉｅｓ ｏｆ Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｓｔｒｕｃｔｕｒｅｓ ｏｎ ４Ｈ−ＳｉＣ｛０００１｝ ａｎｄ （１１２０） Ｆｏｒｍｅｄ ｂｙ Ｎ₂Ｏ Ｏｘｉｄａｔｉｏｎ）」ジャパニーズ ジャーナル オブ アプライド フィジクス（ＪＪＡＰ：Ｊａｐａｎｅｓｅ Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ）、応用物理学会、２００５年、第４４巻、第３号、ｐｐ．１２１３−１２１８の中で報告されている。

この非特許文献の中で報告されている４Ｈ−ＳｉＣを用いたＭＯＳＦＥＴの実効的なチャネル移動度（実効チャネル移動度）とｐ型エピタキシャル層からなるｐ型ベース領域の不純物濃度（ｐ層のキャリア濃度）との関係を図５に示す。図５は、４Ｈ−ＳｉＣを用いたＭＯＳＦＥＴにおけるチャネル移動度とｐ型ベース領域の不純物濃度との関係を示す特性図である。図５に示すように、炭化珪素のいずれの面方位においても、ｐ型ベース領域の不純物濃度の増加とともにチャネル移動度が大きく低下することがわかる。ワイドバンドギャップ半導体を用いた半導体装置では、バルクの移動度に対してチャネル移動度が非常に低く、チャネル抵抗がオン抵抗に与える影響が大きい。このため、チャネル移動度の低下はオン抵抗の増加につながり、ワイドバンドギャップ半導体を用いた半導体装置の低オン抵抗という利点が損なわれる。

この問題を解決するには、ｐ型ベース領域の厚さを低減することが有効である。図６は、図４の切断線Ｂ−Ｂ’におけるバンド図である。切断線Ｂ−Ｂ’は、ゲート電極１０８からゲート絶縁膜（ＳｉＯ₂膜）１０７を通ってｐ型ベース領域１０３および高濃度ｐ⁺型ベース領域１０４に至る。ｐ型ベース領域１０３および高濃度ｐ⁺型ベース領域１０４は、ソース電極１０９に電気的に接続されている。図６（ａ）のバンド図１２１は、ｐ型ベース領域１０３の厚さｔ１０１が厚い場合で、かつゲート電圧が０Ｖの状態（無バイアス時）を示している。図６（ｂ）のバンド図１２２は、ｐ型ベース領域１０３の厚さｔ１０１が厚い場合で、かつゲート電極１０８に正電圧Ｖｇ１を印加し、それによってｐ型ベース領域１０３に表面反転層が形成された状態、すなわち正電圧Ｖｇ１がゲートしきい値電圧である状態を示している。図６（ｃ）のバンド図１２３は、ｐ型ベース領域１０３の厚さｔ１０１が薄い場合で、かつ無バイアス時の状態を示している。図６（ｄ）のバンド図１２４は、ｐ型ベース領域１０３の厚さｔ１０１が薄く、かつゲート電極１０８に正電圧Ｖｇ２を印加し、それによってｐ型ベース領域１０３に表面反転層が形成された状態、すなわち正電圧Ｖｇ２がゲートしきい値電圧である状態を示している。

図６（ａ），６（ｃ）に示すように、無バイアス時、ゲート電極１０８とｐ型ベース領域１０３との仕事関数の違いにより電界が発生し、ゲート絶縁膜１０７およびｐ型ベース領域１０３に電圧が印加され、ｐ型ベース領域１０３の、ゲート絶縁膜１０７との界面付近に空乏層が形成される。ゲート絶縁膜１０７およびｐ型ベース領域１０３にかかる電圧は、ゲート絶縁膜１０７の静電容量と、ｐ型ベース領域１０３の空乏層（絶縁領域）の静電容量との直列接続によって分担される。このため、ゲート絶縁膜１０７およびｐ型ベース領域１０３は、それぞれの容量の逆数に比例した電圧を分担する。ｐ型ベース領域１０３の不純物濃度が低い場合、ｐ型ベース領域１０３全体に空乏層が広がり、その伸びは高濃度ｐ⁺型ベース領域１０４で停止する。このため、ｐ型ベース領域１０３の空乏層の静電容量は、ｐ型ベース領域１０３の厚さｔ１０１によって決定される。具体的には、ｐ型ベース領域１０３の厚さｔ１０１が薄いほど、空乏層の幅が狭くなるため、空乏層の静電容量が大きくなる。ｐ型ベース領域１０３の空乏層の静電容量が大きいほど、ｐ型ベース領域１０３に印加される電圧分担が小さくなり、ｐ型ベース領域１０３の、ゲート絶縁膜１０７との界面付近の電子に対するポテンシャルバリアが高くなる。したがって、無バイアス時のバンド図１２１，１２３において、フェルミレベルを基準としたポテンシャルバリアＰＶ１，ＰＶ２は、ｐ型ベース領域１０３の厚さｔ１０１の薄いバンド図１２３のほうが大きい（ＰＶ１＜ＰＶ２）。このため、ｐ型ベース領域１０３の厚さｔ１０１を薄くすることで、ｐ型ベース領域１０３の不純物濃度を高くした場合と同様に、チャネルリークを低減させる効果や、パンチスルーを防止する効果が得られる。チャネルリークとは、オフ状態であるにもかかわらず、チャネルを介してドレインからソースに向って電流が流れることである。

一方、図６（ｂ），６（ｄ）に示すように、ゲート電極１０８に正電圧（ゲート電圧）Ｖｇ１，Ｖｇ２を印加した場合においても、ｐ型ベース領域１０３の厚さｔ１０１によって、ｐ型ベース領域１０３の空乏層の静電容量が決定される。ｐ型ベース領域１０３の厚さｔ１０１の厚いバンド図１２２の場合、ｐ型ベース領域１０３の空乏層の静電容量が小さく、ｐ型ベース領域１０３が分担する電圧比率が大きいため、比較的低いゲート電圧Ｖｇ１でｐ型ベース領域１０３に表面反転層が形成される。すなわち、バンド図１２２，１２４において、ｐ型ベース領域１０３に表面反転層が形成されるゲート電圧Ｖｇ１，Ｖｇ２は、ｐ型ベース領域１０３の厚さｔ１０１の薄いバンド図１２４のほうが大きい（Ｖｇ１＜Ｖｇ２）。したがって、ｐ型ベース領域１０３の厚さｔ１０１を薄くすることで、ｐ型ベース領域１０３の不純物濃度を変えずに、ゲートしきい値電圧を高くすることができる。ｐ型ベース領域１０３の厚さ（ｐ層の厚さ）ｔ１０１とゲートしきい値電圧Ｖｔｈとの関係をシミュレーションした結果を図７に示す。図７は、ｐ型ベース領域の厚さとゲートしきい値電圧との関係を示す特性図である。ｐ型ベース領域１０３の不純物濃度を、高チャネル移動度を実現可能な程度に低い５×１０¹⁵／ｃｍ³とした。ゲート絶縁膜１０７の厚さを１１０ｎｍとした。図７に示すように、ｐ型ベース領域１０３の厚さｔ１０１が薄いほど、ゲートしきい値電圧Ｖｔｈが高くなることがわかる。ｐ型ベース領域１０３の厚さｔ１０１が薄い場合、ｐ型ベース領域１０３の不純物濃度を高くした場合と同様にｐ型ベース領域１０３の空乏層の静電容量が増加しゲインが低下するが、ｐ型ベース領域１０３の不純物濃度を低くしてもよいため、チャネル移動度を改善することができる。

また、ｐ型ベース領域１０３の厚さｔ１０１が薄い場合、ｎ型打ち返し領域１１２ａ，ＪＦＥＴ領域１１２ｂの体積が減少する。このため、ゲート絶縁膜１０７とｎ型打ち返し領域１１２ａとの界面から伸びる空乏層と、ｐ型ベース領域１０３および高濃度ｐ⁺型ベース領域１０４とｎ型打ち返し領域１１２ａ，ＪＦＥＴ領域１１２ｂとの間のｐｎ接合から延びる空乏層とにより、ｎ型打ち返し領域１１２ａ，ＪＦＥＴ領域１１２ｂを容易に空乏化することができる。これにより、ｎ型打ち返し領域１１２ａ，ＪＦＥＴ領域１１２ｂの不純物濃度を、図４の従来のＭＯＳＦＥＴのｎ型打ち返し領域の不純物濃度よりも高くしても、耐圧を低下させることなく、オン状態でのＪＦＥＴ効果によるオン電圧の上昇を抑制することができる。

しかしながら、高濃度ｐ⁺型ベース領域１０４上に、ｐ型ベース領域１０３となる、高濃度ｐ⁺型ベース領域１０４よりも不純物濃度の低いｐ型エピタキシャル層を堆積（形成）する場合、ｐ型不純物を含む場合の炭化珪素の平均原子間距離の違いによる格子不整合の応力によりミスフィット転位等の欠陥が発生し易い。これによってｐ型ベース領域１０３となるｐ型エピタキシャル層の品質が低下するという問題点がある。特に、ｐ型エピタキシャル層の厚さ（すなわちｐ型ベース領域１０３の厚さｔ１０１）が薄い場合には応力を緩和することが困難であるため、ｐ型エピタキシャル層の品質が低下する傾向が強い。このため、ｐ型ベース領域１０３の厚さｔ１０１を薄くすることによる深さ方向（基板主面に垂直な方向）の電界強度の上昇に伴って生じる、表面粗さに起因するチャネル移動度の低下以上に、チャネル移動度が低下する。また、ミスフィット転位の発生を抑制するために高濃度ｐ⁺型ベース領域１０４全体の不純物濃度を低くした場合、パンチスルーを防止するために高濃度ｐ⁺型ベース領域１０４の総不純物量を増やす必要がある。高濃度ｐ⁺型ベース領域１０４の総不純物量を増やすためには、高濃度ｐ⁺型ベース領域１０４の深さを深くする必要があり、ＪＦＥＴ効果が大きくなりＪＦＥＴ抵抗が高くなるため適当ではない。

この発明は、上述した従来技術による問題点を解消するため、オン抵抗の増加を抑制することができるとともに、誤オンを抑制することができるゲートしきい値電圧の高い半導体装置を提供することを目的とする。

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。半導体基板のおもて面に、前記半導体基板よりも不純物濃度の低い第１導電型の第１半導体領域が設けられている。前記半導体基板および前記第１半導体領域は、シリコンよりもバンドギャップの広い半導体からなる。前記第１半導体領域の、前記半導体基板側に対して反対側の表面層に、第２導電型の第２半導体領域が選択的に設けられている。前記第１半導体領域の内部に、前記第２半導体領域よりも不純物濃度の高い第２導電型の第３半導体領域が選択的に設けられている。前記第３半導体領域は、前記第２半導体領域の前記半導体基板側に接する。前記第２半導体領域の内部に、第１導電型の第４半導体領域が選択的に設けられている。前記第２半導体領域の、前記第４半導体領域と前記第１半導体領域とに挟まれた部分の表面上から前記第１半導体領域の表面上にわたって、ゲート絶縁膜を介してゲート電極が設けられている。第１電極は、前記第２半導体領域および前記第４半導体領域に接する。第２電極は、前記半導体基板の裏面に接する。前記第３半導体領域の不純物濃度は、前記第２半導体領域側で低く、深さ方向に前記第２半導体領域から離れるほど高くなっている。前記第２半導体領域は、シリコンよりもバンドギャップの広い半導体からなる第２導電型エピタキシャル層である。前記第１半導体領域は、前記半導体基板と前記第２導電型エピタキシャル層との間に設けられた第１導電型エピタキシャル層と、前記第２導電型エピタキシャル層の一部が第１導電型に反転されてなり、前記第２導電型エピタキシャル層を深さ方向に貫通して前記第１導電型エピタキシャル層に達する第１導電型の第１拡散領域と、で構成されている。

また、この発明にかかる半導体装置は、上述した発明において、前記第１半導体領域は、前記第１導電型エピタキシャル層の内部に、前記第１拡散領域に接して設けられた、前記第１導電型エピタキシャル層よりも不純物濃度の高い第１導電型の第２拡散領域を有することを特徴とする。また、この発明にかかる半導体装置は、上述した発明において、前記第２半導体領域の不純物濃度は、前記ゲート絶縁膜側で低く、深さ方向に前記ゲート絶縁膜から離れるほど高くなっていることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第２半導体領域の、前記第３半導体領域との界面付近の不純物濃度は、前記第３半導体領域の、前記第２半導体領域との界面付近の不純物濃度よりも低いことを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第２半導体領域の厚さは、０．５μｍ以下であることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記半導体基板は、第１導電型であることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記半導体基板は、第２導電型であることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、シリコンよりもバンドギャップの広い半導体は、炭化珪素、窒化ガリウムまたはダイヤモンドであることを特徴とする。

上述した発明によれば、第３半導体領域と第２半導体領域との不純物濃度差によって生じる、ワイドバンドギャップ半導体の格子不整合によるミスフィット転位等の欠陥発生を抑制することができる。このため、第２半導体領域の厚さを薄くしたとしても、応力等により第２半導体領域の品質が低下することを防止することができ、チャネル移動度の低下を抑制することができる。また、第２半導体領域の厚さを薄くすることができるため、ゲートしきい値電圧を高くすることができる。

本発明にかかる半導体装置によれば、オン抵抗の増加を抑制することができるとともに、ゲートしきい値電圧が高く誤オンを抑制することができるという効果を奏する。

実施の形態１にかかる半導体装置の構造を示す断面図である。 実施の形態１にかかる半導体装置の要部の不純物濃度分布を模式的に示す特性図である。 実施の形態２にかかる半導体装置の構造を示す断面図である。 従来の半導体装置の構造を示す断面図である。 ４Ｈ−ＳｉＣを用いたＭＯＳＦＥＴにおけるチャネル移動度とｐ型ベース領域の不純物濃度との関係を示す特性図である。 図４の切断線Ｂ−Ｂ’におけるバンド図である。 ｐ型ベース領域の厚さとゲートしきい値電圧との関係を示す特性図である。

以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。なお、本明細書では、ミラー指数の表記において、“−”はその直後の指数につくバーを意味しており、指数の前に“−”を付けることで負の指数を表している。

（実施の形態１）
実施の形態１にかかる半導体装置の構造について説明する。図１は、実施の形態１にかかる半導体装置の構造を示す断面図である。図１に示すように、実施の形態１にかかる半導体装置は、エピタキシャル基体のおもて面側にプレーナゲート型のＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）構造を備えた縦型ＭＯＳＦＥＴである。エピタキシャル基体は、ワイドバンドギャップ半導体からなるｎ⁺型ドレイン層１となるｎ⁺型半導体基板のおもて面上に、エピタキシャル成長によりｎ^-型ドリフト層（第１半導体領域（第１導電型エピタキシャル層））２およびｐ型ベース領域（第２半導体領域（第２導電型エピタキシャル層））３を順に積層してなる。ワイドバンドギャップ半導体とは、例えば炭化珪素（ＳｉＣ）や窒化ガリウム（ＧａＮ）、ダイヤモンドなど、シリコン（Ｓｉ）よりもバンドギャップの広い半導体である。ＭＯＳゲート構造は、ｐ型ベース領域３、高濃度ｐ⁺型ベース領域（第３半導体領域）４、ｎ⁺型ソース領域（第４半導体領域）５、ｐ⁺⁺型コンタクト領域６、ゲート絶縁膜７およびゲート電極８からなる。

具体的には、ｎ⁺型ドレイン層１となるｎ⁺型半導体基板のおもて面上に、ｎ^-型ドリフト層２となるｎ^-型エピタキシャル層が設けられている。ｎ^-型ドリフト層２の厚さは、耐圧クラスに応じて種々変更可能であり、例えば、ワイドバンドギャップ半導体として炭化珪素を用いて、耐圧１２００Ｖクラスとする場合には１０μｍ程度であってもよい。ｎ^-型ドリフト層２の、ｎ⁺型半導体基板側に対して反対側の表面層には、ｐ型ベース領域３よりも不純物濃度の高い高濃度ｐ⁺型ベース領域４が選択的に設けられている。高濃度ｐ⁺型ベース領域４は、ｐ型ベース領域３とｎ^-型ドリフト層２との間のｐｎ接合に逆方向のバイアス電圧を印加したとき（逆バイアス時）に、当該ｐｎ接合から伸びる空乏層によるパンチスルーを防止する機能を有する。

高濃度ｐ⁺型ベース領域４の不純物濃度は、ｐ型ベース領域３側（すなわち基体おもて面側）で低く、深さ方向にｐ型ベース領域３から離れるほど高くなっている。その理由は、次の通りである。ｐ型不純物を含むワイドバンドギャップ半導体からなる高濃度ｐ⁺型ベース領域４およびｐ型ベース領域３において、互いの平均原子間距離を近づけることができる。これにより、高濃度ｐ⁺型ベース領域４上にｐ型ベース領域３をエピタキシャル成長させたときに生じるワイドバンドギャップ半導体の格子不整合によるミスフィット転位の発生を抑制し、ｐ型ベース領域３の品質低下を抑制することができるからである。高濃度ｐ⁺型ベース領域４の、ｐ型ベース領域３に接する側の部分の不純物濃度は、例えば１×１０¹⁶／ｃｍ³以上１×１０¹⁷／ｃｍ³以下程度であってもよい。高濃度ｐ⁺型ベース領域４の詳細な不純物濃度分布については後述する。

ｎ^-型ドリフト層２の、ｎ⁺型半導体基板側に対して反対側の表面上には、高濃度ｐ⁺型ベース領域４を覆うように、ｐ型ベース領域３となるｐ型エピタキシャル層が設けられている。ｐ型ベース領域３をｐ型エピタキシャル層とすることで、ｐ型ベース領域３をイオン注入により形成したｐ型拡散層とする場合に比べて、イオン注入のダメージによるチャネル移動度の低下がなく、高性能とすることができる。ｐ型ベース領域３の不純物濃度は、ゲート絶縁膜７側（すなわち基体おもて面側）で低く、深さ方向にゲート絶縁膜７から離れるほど高くなっていることが好ましい。その理由は、上述したワイドバンドギャップ半導体の格子不整合によるミスフィット転位の発生をさらに抑制することができるからである。ｐ型ベース領域３の、高濃度ｐ⁺型ベース領域４との界面付近の不純物濃度は、高濃度ｐ⁺型ベース領域４の、ｐ型ベース領域３との界面付近の不純物濃度よりも低い。

ｐ型ベース領域３の厚さｔ１は薄く、例えば０．５μｍ以下程度であることが好ましく、より好ましくは例えば０．３μｍ以下程度であることがよい。その理由は、図７に示すようにｐ型ベース領域３の厚さｔ１が０．５μｍ以上ではゲートしきい値電圧の増加は殆どなく、０．３μｍ以下で顕著になるためである。この場合、高濃度ｐ⁺型ベース領域４上にｐ型ベース領域３をエピタキシャル成長させたときに生じるワイドバンドギャップ半導体の格子不整合によるミスフィット転位等の発生によりｐ型ベース領域３の品質が低下し易いが、ｐ型ベース領域３および高濃度ｐ⁺型ベース領域４に濃度勾配を付けることにより、ミスフィット転位等の欠陥発生を抑制してｐ型ベース領域３の品質低下を抑制することが好ましい。ｐ型ベース領域３の厚さｔ１を０．３μｍ以下程度とすることで、ワイドバンドギャップ半導体のゲートしきい値電圧を大きくする効果がさらに大きくなる。

ｐ型ベース領域３の内部には、ｎ⁺型ソース領域５およびｐ⁺⁺型コンタクト領域６がそれぞれ選択的に、かつ互いに接するように設けられている。ｎ⁺型ソース領域５は、基体おもて面から深さ方向に例えばｐ型ベース領域３を貫通して高濃度ｐ⁺型ベース領域４に達する。ｎ⁺型ソース領域５は、基体おもて面から深さ方向に、ｐ型ベース領域３よりも浅い深さで設けられていてもよいし、ｐ型ベース領域３よりも深く、高濃度ｐ⁺型ベース領域４の内部に突出する深さで設けられていてもよい。図１には、基体おもて面からｐ型ベース領域３と同じ深さでｎ⁺型ソース領域５が設けられ、高濃度ｐ⁺型ベース領域４に接している状態を示す。

ｐ⁺⁺型コンタクト領域６は、基体おもて面から深さ方向に例えばｐ型ベース領域３を貫通して高濃度ｐ⁺型ベース領域４に達する。ｐ⁺⁺型コンタクト領域６は、ｐ型ベース領域３よりも深く、高濃度ｐ⁺型ベース領域４の内部に突出する深さで設けられていてもよい。ｐ⁺⁺型コンタクト領域６は、後述するソース電極（第１電極）９とのコンタクト抵抗を低減させる機能を有する。ｐ型ベース領域３の、隣り合うｎ⁺型ソース領域５間には、ｎ⁺型ソース領域５と離してｎ型打ち返し領域（第１半導体領域（第１導電型拡散領域））１２ａが設けられている。ｎ型打ち返し領域１２ａは、ｎ型不純物を例えばイオン注入することによりｐ型ベース領域３の一部をｎ型に反転させてなる。ｎ型打ち返し領域１２ａの不純物濃度は、ｎ^-型ドリフト層２の不純物濃度と同じ、好ましくはｎ^-型ドリフト層２の不純物濃度よりも高いことがよい。

また、ＪＦＥＴ領域１２ｂは、ゲート電極８の直下（基体側）において隣り合う高濃度ｐ⁺型ベース領域４間に挟まれた部分にわたって設けられていてもよい。すなわち、ｎ型ＪＦＥＴ領域１２ｂは、基体おもて面から高濃度ｐ⁺型ベース領域４の下側（ドレイン側）の面とほぼ同じ深さに達する深さで設けられていてもよい。ＪＦＥＴ領域１２ｂは、隣り合う高濃度ｐ⁺型ベース領域４間に挟まれた部分の不純物濃度をｎ^-型ドリフト層２の不純物濃度よりも高くすることで、ＪＦＥＴ抵抗を低減させることができる。ｐ型ベース領域３の、ｎ型打ち返し領域１２ａとｎ⁺型ソース領域５とに挟まれた部分の表面上には、ｎ型打ち返し領域１２ａの表面上にわたって、ゲート絶縁膜７を介して例えばポリシリコン（ｐｏｌｙ−Ｓｉ）からなるゲート電極８が設けられている。

ソース電極９は、ｎ⁺型ソース領域５およびｐ⁺⁺型コンタクト領域６に接し、ｐ⁺⁺型コンタクト領域６を介してｐ型ベース領域３および高濃度ｐ⁺型ベース領域４に電気的に接続されている。また、ソース電極９は、層間絶縁膜１０によってゲート電極８と電気的に絶縁されている。ｎ⁺型ドレイン層１となるｎ⁺型半導体基板の裏面（基体裏面）には、ドレイン電極（第２電極）１１が設けられている。図１には、オン状態のときに電流が流れる活性領域の１つの単位セル（素子の機能単位）を示し、この単位セルに隣接するように繰り返し配置された他の単位セルや、活性領域の周囲を囲むエッジ終端構造部を図示省略する（図３においても同様）。エッジ終端構造部は、ｎ^-型ドリフト層２の基体おもて面側の電界を緩和し耐圧を保持する領域である。

次に、高濃度ｐ⁺型ベース領域４の不純物濃度分布について、図４に示す従来の半導体装置（以下、従来例とする）と比較して説明する。図２は、実施の形態１にかかる半導体装置の要部の不純物濃度分布を模式的に示す特性図である。図２（ａ）に、図１の切断線Ａ−Ａ’における不純物濃度分布を示す。図２（ｂ）に、図１の切断線Ａ−Ａ’における不純物濃度分布の別の一例を示す。図２（ｃ）に、図４の切断線Ｂ−Ｂ’における不純物濃度分布を示す。図２（ｃ）に示すように、従来例では、高濃度ｐ⁺型ベース領域１０４の不純物濃度が深さ方向に一様である。一方、図２（ａ）に示すように、本発明においては、高濃度ｐ⁺型ベース領域４は、ｐ型ベース領域３との界面で最も低く、ｐ型ベース領域３との界面から離れるほど所定の勾配で増加する不純物濃度分布を有する。また、高濃度ｐ⁺型ベース領域４は、ｐ型ベース領域３との界面で最も低く、ｐ型ベース領域３との界面から所定の深さまで所定の勾配で増加し、当該所定の深さからドレイン側で最大値を保持した一様な不純物濃度分布となっていてもよい。高濃度ｐ⁺型ベース領域４の、ｐ型ベース領域３との界面付近の不純物濃度は、ｐ型ベース領域３の、高濃度ｐ⁺型ベース領域４との界面付近の不純物濃度よりも高い。図２（ａ）には、ｐ型ベース領域３側の部分４ａに不純物濃度勾配を有し、ドレイン側で一様な不純物濃度分布を有する高濃度ｐ⁺型ベース領域４を示す（図２（ｂ）においても同様）。不純物が導入されたワイドバンドギャップ半導体の平均原子間距離は、近似的に不純物濃度の３乗根に比例して増加すると推定される。このため、高濃度ｐ⁺型ベース領域４の、ｐ型ベース領域３側の不純物濃度勾配は、ｐ型ベース領域３との界面から離れるほど、不純物濃度の３乗根に比例して増加することが好ましい。高濃度ｐ⁺型ベース領域４の、ｐ型ベース領域３側の部分４ａの不純物濃度勾配のばらつきは、±２０％以下に抑えることがよく、好ましくは±１０％以下に抑えることがよい。ｐ型ベース領域３の厚さｔ１は、従来例よりも薄いことが好ましい（ｔ１＜ｔ１０１）。また、図２（ｂ）に示すように、ｐ型ベース領域３は、高濃度ｐ⁺型ベース領域４側で高く、高濃度ｐ⁺型ベース領域４から離れるほど減少し、ゲート絶縁膜７側で最も低くなる不純物濃度分布を有していてもよい。このような不純物濃度分布でｐ型ベース領域３を設けることで、ｐ型ベース領域３と高濃度ｐ⁺型ベース領域４との界面の不純物濃度差が小さくなる。このため、ｐ型ベース領域３と高濃度ｐ⁺型ベース領域４との界面において、ｐ型ベース領域３の平均原子間距離と高濃度ｐ⁺型ベース領域４の平均原子間距離とを互いに近づけることができる。

以上、説明したように、実施の形態１によれば、高濃度ｐ⁺型ベース領域の、ｐ型ベース領域側の不純物濃度を低くすることにより、高濃度ｐ⁺型ベース領域とｐ型ベース領域との不純物濃度差によって生じる、ワイドバンドギャップ半導体の格子不整合によるミスフィット転位等の欠陥の発生を抑制することができる。このため、ｐ型ベース領域の厚さを薄くしたとしても、応力等によりｐ型ベース領域の品質が低下することを防止することができ、チャネル移動度の低下を抑制することができる。また、ｐ型ベース領域の不純物濃度を低くしてチャネル移動度を高くすることができ、低オン抵抗を実現することができる。また、ｐ型ベース領域の厚さを薄くすることでゲートしきい値電圧を高くすることができるため（図７参照）、誤オン（オフ時にオン状態となる現象）の発生を抑制することができる。また、実施の形態１によれば、ｐ型ベース領域の厚さを薄くすることで、ゲート電圧が０Ｖの状態（無バイアス時）であっても、ｐ型ベース領域の、ゲート絶縁膜との界面付近の電子に対するポテンシャルバリアが高くなるため、チャネルリークを低減させる効果や、パンチスルーを防止する効果が得られる（図６参照）。パンチスルーを防止する効果が得られることでチャネル長を短くすることが可能であり、チャネル抵抗を低減させて相互コンダクタンスを高くすることができる。これにより、所定のゲート電圧でのオン抵抗が増加することを防止することができる。また、実施の形態１によれば、ｐ型ベース領域の厚さを薄くすることでｎ型打ち返し領域の体積を減少させることができるため、オフ状態のときにゲート絶縁膜とｎ型打ち返し領域との界面から伸びる空乏層によりｎ型打ち返し領域が空乏化しやすく、耐圧を確保しやすい。このため、ｎ型打ち返し領域の不純物濃度をｎ^-型ドリフト層の不純物濃度よりも高くしてＪＦＥＴ抵抗を低減させたとしても、耐圧の低下を防止することができる。

（実施の形態２）
次に、実施の形態２にかかる半導体装置について説明する。図３は、実施の形態２にかかる半導体装置の構造を示す断面図である。実施の形態２にかかる半導体装置は、実施の形態１をＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）に適用した構造である。すなわち、図３に示すように、実施の形態２にかかる半導体装置は、ｐ⁺型コレクタ層２１となるｐ⁺型半導体基板のおもて面上にエピタキシャル成長によりｎ型バッファ層２０、ｎ^-型ドリフト層２およびｐ型ベース領域３を順に積層してなるエピタキシャル基体を用いて作製される。実施の形態２にかかる半導体装置のＭＯＳゲート構造は、実施の形態１と同様である。図３において、符号５，９，１１は、それぞれ、ｎ⁺型エミッタ領域、エミッタ電極およびコレクタ電極である。符号２２ａ，２２ｂはｎ型打ち返し領域およびＪＦＥＴ領域である。ｎ型打ち返し領域２２ａ，ＪＦＥＴ領域２２ｂの不純物濃度は、ｎ^-型ドリフト層２の不純物濃度以上であればよく、互いに異なっていてもよい。図３には、基体おもて面から深さ方向に、ｐ型ベース領域３よりも浅い深さでｎ⁺型エミッタ領域５を設けた場合を示す。

以上、説明したように、実施の形態２によれば、ＩＧＢＴに適用した場合においても実施の形態１と同様の効果を得ることができる。

以上において本発明は、本発明の趣旨を逸脱しない範囲で種々変更可能であり、上述した各実施の形態において、例えば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。また、上述した各実施の形態では、ｎ^-型ドリフト層の内部にイオン注入により形成した高濃度ｐ⁺型ベース領域を設けているが、高濃度ｐ⁺型ベース領域は、ｎ^-型ドリフト層の、ｎ⁺型半導体基板側に対して反対側の表面上に積層されたｐ⁺型エピタキシャル層であってもよい。この場合、ｎ型打ち返し領域は、基体おもて面から深さ方向にｐ型ベース領域および高濃度ｐ⁺型ベース領域を貫通してｎ^-型ドリフト層に達するように形成する。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。すなわち、上述した各実施の形態では、ｎチャネル型のＭＯＳＦＥＴやＩＧＢＴを例に説明しているが、ｐチャネル型のＭＯＳＦＥＴやＩＧＢＴにも適用可能である。

以上のように、本発明にかかる半導体装置は、インバータ、スイッチング電源などの電力変換装置や種々の産業用機械などの電源装置などに使用されるパワー半導体装置に有用であり、特にワイドバンドギャップ半導体を用いた半導体装置に適している。

１ ｎ⁺型ドレイン層
２ ｎ^-型ドリフト層
３ ｐ型ベース領域
４ 高濃度ｐ⁺型ベース領域
４ａ 高濃度ｐ⁺型ベース領域の、ｐ型ベース領域側の濃度勾配を有する部分
５ ｎ⁺型ソース領域（またはｎ⁺型エミッタ領域）
６ ｐ⁺⁺型コンタクト領域
７ ゲート絶縁膜
８ ゲート電極
９ ソース電極（またはエミッタ電極）
１０ 層間絶縁膜
１１ ドレイン電極（またはコレクタ電極）
１２ａ，２２ａ，１１２ａ ｎ型打ち返し領域
１２ｂ，２２ｂ，１１２ｂ ＪＦＥＴ領域
２０ ｎ型バッファ層
２１ ｐ⁺型コレクタ層

Claims (8)

1. シリコンよりもバンドギャップの広い半導体からなる半導体基板と、
   前記半導体基板のおもて面に設けられた、シリコンよりもバンドギャップの広い半導体からなる、前記半導体基板よりも不純物濃度の低い第１導電型の第１半導体領域と、
   前記第１半導体領域の、前記半導体基板側に対して反対側の表面層に選択的に設けられた第２導電型の第２半導体領域と、
   前記第１半導体領域の内部に選択的に設けられ、前記第２半導体領域の前記半導体基板側に接する、前記第２半導体領域よりも不純物濃度の高い第２導電型の第３半導体領域と、
   前記第２半導体領域の内部に選択的に設けられた第１導電型の第４半導体領域と、
   前記第２半導体領域の、前記第４半導体領域と前記第１半導体領域とに挟まれた部分の表面上から前記第１半導体領域の表面上にわたって、ゲート絶縁膜を介して設けられたゲート電極と、
   前記第２半導体領域および前記第４半導体領域に接する第１電極と、
   前記半導体基板の裏面に接する第２電極と、
   を備え、
   前記第３半導体領域の不純物濃度は、前記第２半導体領域側で低く、深さ方向に前記第２半導体領域から離れるほど高くなっており、
   前記第２半導体領域は、シリコンよりもバンドギャップの広い半導体からなる第２導電型エピタキシャル層であり、
   前記第１半導体領域は、
   前記半導体基板と前記第２導電型エピタキシャル層との間に設けられた第１導電型エピタキシャル層と、
   前記第２導電型エピタキシャル層の一部が第１導電型に反転されてなり、前記第２導電型エピタキシャル層を深さ方向に貫通して前記第１導電型エピタキシャル層に達する第１導電型の第１拡散領域と、で構成されていることを特徴とする半導体装置。
2. 前記第１半導体領域は、前記第１導電型エピタキシャル層の内部に、前記第１拡散領域に接して設けられた、前記第１導電型エピタキシャル層よりも不純物濃度の高い第１導電型の第２拡散領域を有することを特徴とする請求項１に記載の半導体装置。
3. 前記第２半導体領域の不純物濃度は、前記ゲート絶縁膜側で低く、深さ方向に前記ゲート絶縁膜から離れるほど高くなっていることを特徴とする請求項１または２に記載の半導体装置。
4. 前記第２半導体領域の、前記第３半導体領域との界面付近の不純物濃度は、前記第３半導体領域の、前記第２半導体領域との界面付近の不純物濃度よりも低いことを特徴とする請求項３に記載の半導体装置。
5. 前記第２半導体領域の厚さは、０．５μｍ以下であることを特徴とする請求項１〜４のいずれか一つに記載の半導体装置。
6. 前記半導体基板は、第１導電型であることを特徴とする請求項１〜５のいずれか一つに記載の半導体装置。
7. 前記半導体基板は、第２導電型であることを特徴とする請求項１〜５のいずれか一つに記載の半導体装置。
8. シリコンよりもバンドギャップの広い半導体は、炭化珪素、窒化ガリウムまたはダイヤモンドであることを特徴とする請求項１〜７のいずれか一つに記載の半導体装置。

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