JP2023530711A - ハイブリッド・ゲート構造を有するパワー・デバイス - Google Patents

ハイブリッド・ゲート構造を有するパワー・デバイス Download PDF

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Abstract

縦型電界効果デバイスは、ボディと、ゲート絶縁膜と、ゲート電極とを有し、上記ゲート電極は、上記ボディの上面から上記ボディの中へと延びそして第１のソース領域と第２のソース領域との間に位置するトレンチ内にある。第１及び第２の領域が、上記ゲート電極と縦方向に重なる。第１及び第２のチャネル領域は、上記第１及び第２のソース領域内に形成された各々のチャネルが、上記第１及び第２のチャネル領域が上記ゲート電極の底部と横方向に重なる水平セグメントを有するように、上記ゲート電極の底部と横方向に重なる。もう１つの実施例では、上記第１及び第２のチャネル領域はさらに、上記第１及び第２のソース領域内に形成された各々のチャネルがまた、上記第１及び第２のチャネル領域が上記ゲート電極と縦方向に重なる垂直セグメントも有するように、上記ゲート電極と縦方向にも重なる。

Description

本開示は、縦方向に配向したパワー・デバイスに関する。
パワー金属－酸化物－半導体電界効果型トランジスタ（ＭＯＳＦＥＴ：ｍｅｔａｌ－ｏｘｉｄｅ－ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）は、大パワー用途での使用に適している一種のＭＯＳＦＥＴである。一般に、パワーＭＯＳＦＥＴは、縦型構造を有し、ソース及びゲート・コンタクトがＭＯＳＦＥＴのボディの上面に設置され、そしてドレイン・コンタクトがＭＯＳＦＥＴのボディの底面に設置される。これらの「縦型」ＭＯＳＦＥＴは、縦拡散ＭＯＳＦＥＴ（ＶＤＭＯＳＦＥＴ：ｖｅｒｔｉｃａｌ ｄｉｆｆｕｓｅｄ ＭＯＳＦＥＴ）又は二重拡散ＭＯＳＦＥＴ（ＤＭＯＳＦＥＴ：ｄｏｕｂｌｅ－ｄｉｆｆｕｓｅｄ ＭＯＳＦＥＴ）と時には呼ばれる。このようなパワー・デバイスは、典型的な用途では、オフ状態で少なくとも３００ボルトを遮断することができそしてオン状態で少なくとも１アンペアを伝導することができる。一般に、所与のデバイス面積に関して、ブロッキング電圧が高いほど電流処理が低く、逆も同様である。
従来の縦型ＭＯＳＦＥＴは、基板及びボディの下側部分の基板全体にわたって形成されたドリフト層を一般に含む。１つ又は複数の接合注入部は、ボディの上面からボディの中へと延びる。接合ゲート電界効果トランジスタ（ＪＦＥＴ：ｊｕｎｃｔｉｏｎ ＦＥＴ）領域は、ボディの上側部分内の接合注入部同士の間に形成される。接合注入部のそれぞれ１つは、イオン注入プロセスにより形成され、そして少なくとも１つのソース領域を含むだろう。各々のソース領域は、ドリフト層の上面の下の浅い部分に形成される。ゲート構造は、プレーナ構成又はトレンチ構成のうちの一方を一般に取る。プレーナ・デバイスでは、ゲート絶縁膜は、ボディの上面に沿って形成され、各々のソース領域の少なくとも一部分を覆って横方向に延びる。プレーナ・ゲート電極は、ゲート絶縁膜を覆って形成される。トレンチ・デバイスでは、ゲート絶縁膜及びゲート電極は、ボディの上面へと延びそしてソース領域同士の間のトレンチ内に設けられる。ソース・コンタクトはソース領域を覆って形成され、そしてドレイン・コンタクトは基板の底面に形成される。
縦型ＭＯＳＦＥＴの長期信頼性はしばしば、ＪＦＥＴ領域とゲート絶縁膜との間の界面の完全性の関数である。さらに、この界面は、ＭＯＳＦＥＴのゲート－ドレイン間容量を規定し、これが、スイッチング速度、オン状態及びオフ状態の両方におけるゲート・リーク電流、並びにオフ状態におけるブロッキング電圧に直接影響を及ぼす。
本開示は、ボディと、ゲート絶縁膜と、ゲート電極とを有する縦型電界効果デバイスを提供する。上記ボディは、上記ボディの上面から上記ボディの中へと延びる第１のソース領域及び第２のソース領域を有する。第１のチャネル領域が、上記第１のソース領域より下で横方向に重なる。第２のチャネル領域が、上記第２のソース領域より下で横方向に重なる。ＪＦＥＴ領域が、上記第１のチャネル領域と上記第２のチャネル領域との間に設けられる。ゲート電極が、上記ボディの上面から前記ボディの中へと延びそして上記第１のソース領域と上記第２のソース領域との間に位置するトレンチ内にある。ゲート絶縁膜が、上記ゲート電極と上記ボディとの間で、上記ゲート電極を上記ボディとは分離する。上記第１のソース領域及び上記第２のソース領域が、上記ゲート電極と縦方向に重なる。上記第１のチャネル領域及び上記第２のチャネル領域が、上記ゲート電極の底部と横方向に重なる。上記ＪＦＥＴ領域と上記第１及び第２のソース領域との間の上記第１及び第２のチャネル領域内に形成された各々のチャネルは、上記第１及び第２のチャネル領域が上記ゲート電極の上記底部と横方向に重なる水平セグメントを有する。
１つの実施例では、上記第１及び第２のチャネル領域が、上記ゲート電極と縦方向には重ならない。上記ボディはまた、上記ＪＦＥＴ領域が第１のシールディング領域と第２のシールディング領域との間にさらに存在するように、上記第１のチャネル領域より下で横方向に重なる第１のシールディング領域と、上記第２のチャネル領域より下で横方向に重なる第２のシールディング領域とを有することができる。上記第１及び第２のチャネル領域は、上記第１のチャネル領域と上記第２のチャネル領域との間の上記ＪＦＥＴ領域の一部分が上記第１のシールディング領域と上記第２のシールディング領域との間の上記ＪＦＥＴ領域の一部分よりも狭いように、上記第１及び第２のシールディング領域よりも互いに近接することができる。
もう１つの実施例では、上記第１及び第２のチャネル領域は、上記ＪＦＥＴ領域と上記第１及び第２のソース領域との間の上記第１及び第２のチャネル領域内に形成された各々のチャネルが、上記第１及び第２のチャネル領域がまた上記ゲート電極と縦方向に重なる垂直セグメントも有するように、上記ゲート電極と縦方向に重なる。
１つの変形例では、上記ゲート電極のどの部分も上記第１及び第２のソース領域と横方向には重ならない。上記ボディはまた、上記ＪＦＥＴ領域が第１のシールディング領域と第２のシールディング領域との間にさらに存在するように、上記第１のチャネル領域より下で横方向に重なる第１のシールディング領域と、上記第２のチャネル領域より下で横方向に重なる第２のシールディング領域とを有することができる。上記第１及び第２のチャネル領域は、上記第１のチャネル領域と上記第２のチャネル領域との間の上記ＪＦＥＴ領域の一部分が上記第１のシールディング領域と上記第２のシールディング領域との間の上記ＪＦＥＴ領域の一部分よりも狭いように、上記第１及び第２のシールディング領域よりも互いに近接することがある。
複数の実施例のうちのいずれかでは、上記第１及び第２のソース領域が、Ｎ型物質でドープされることがあり、上記第１及び第２のチャネル領域がＰ型物質でドープされることがある。上記電界効果デバイスが、金属酸化物半導体電界効果デバイス（ＭＯＳＦＥＴ）、絶縁ゲート・バイポーラ・トランジスタ（ＩＧＢＴ：ｉｎｓｕｌａｔｅｄ ｇａｔｅ ｂｉｐｏｌａｒ ｔｒａｎｓｉｓｔｏｒ）、等であってもよい。
ある種の実施例では、上記トレンチが、上記ボディに上面から上記トレンチの底まで測定して、０．２５ｕｍと１．０ｕｍとの間、０．５ｕｍと１．２５ｕｍとの間、０．５ｕｍと１．５ｕｍとの間、及び０．７５ｕｍと１．５ｕｍとの間の深さを有する。上記ボディは、上記第１及び第２のシールディング領域が上記トレンチの上記底よりも２マイクロメートル未満深いように、上記第１のチャネル領域より下で横方向に重なる第１のシールディング領域と、上記第２のチャネル領域より下で横方向に重なる第２のシールディング領域とをさらに含んでもよい。
ある種の実施例では、上記電界効果デバイスが、オフ状態では少なくとも３００ボルト、６００ボルト、９００ボルト、１２００ボルト、１７００ボルト、２２００ボルト、３５００ボルト、６５００ボルト、又は１００００ボルトを遮断でき、そしてオン状態では少なくとも１アンペア、５アンペア、１０アンペア、２０アンペア、５０アンペア、又は１００アンペアを伝導できる。
当業者は、添付の描かれた図とともに好ましい実施例の次の詳細な説明を読んだ後で本開示の範囲を認識するだろう、そして本開示の追加の態様をはっきり理解するだろう。
この明細書に組み込まれそして一部を形成する添付の描かれた図は、開示のいくつかの態様を図示し、そして上記説明とともに開示の原理を説明することに役立つ。
関連技術による、プレーナ・ゲート構造を有する縦型ＭＯＳＦＥＴの断面図である。 関連技術による、プレーナ・ゲート構造を有するトレンチ型ＭＯＳＦＥＴの断面図である。 開示の第１の実施例によるハイブリッドＭＯＳＦＥＴの断面図である。 開示の第２の実施例によるハイブリッドＭＯＳＦＥＴの断面図である。 開示の第３の実施例によるハイブリッドＭＯＳＦＥＴの断面図である。
下に述べる複数の実施例は、上記実施例を当業者が実行することを可能にするために必要な情報を表し、そして実施例を実行する最善のモードを図示する。添付の描かれた図を考慮して次の説明を読むと、当業者は、開示の概念を理解するだろうそして本明細書では特別に扱っていないこれらの概念の応用をはっきりと理解するだろう。これらの概念及び応用が本開示及び別記の特許請求の範囲の範囲内になることが理解されるはずである。
第１の、第２の、等という用語が、本明細書では様々な要素を記述するために使用されることがあるとはいえ、これらの要素は、これらの用語によって限定されるべきではないことが理解されるだろう。これらの用語は、１つの要素をもう１つとは区別するために使用されるに過ぎない。例えば、第１の要素が第２の要素と呼ばれてもよく、そして同様に、第２の要素が、本開示の範囲から逸脱せずに第１の要素と呼ばれてもよい。本明細書において使用されるように、「及び／又は」という用語は、関連して列挙された項目のうちの１つ又は複数の任意の組み合わせ及びすべての組み合わせを含む。
層、領域又は基板などの要素がもう１つの要素の「上に（ｏｎ）」ある又は「上へと（ｏｎｔｏ）」延びると呼ばれるときには、他の要素の直接上にある若しくは直接上へと延びる又は介在する要素もまた存在してもよいことが理解されるだろう。対照的に、ある要素がもう１つの要素の「直接上に」ある又は「直接上へと」延びると呼ばれるときには、介在する要素は存在しない。同じように、層、領域、又は基板などのある要素が、もう１つの要素を「覆う（ｏｖｅｒ）」又は「覆って」延びると呼ばれるときには、他の要素を直接覆う若しくは直接覆って延びてもよい又は介在する要素もまた存在してもよいことが理解されるだろう。対照的に、ある要素がもう１つの要素を「直接覆う」又は「直接覆って」延びると呼ばれるときには、介在する要素は存在しない。ある要素がもう１つの要素に「接続される（ｃｏｎｎｅｃｔｅｄ）」又は「結合される（ｃｏｕｐｌｅｄ）」と呼ばれるときには、他の要素に直接接続される若しくは結合されてもよい、又は介在する要素が存在してもよいこともまた理解されるだろう。対照的に、ある要素がもう１つの要素に「直接接続される」又は「直接結合される」と呼ばれるときには、介在する要素は存在しない。
「より下に（ｂｅｌｏｗ）」若しくは「より上に（ａｂｏｖｅ）」又は「上部に（ｕｐｐｅｒ）」若しくは「下部に（ｌｏｗｅｒ）」又は「水平に（ｈｏｒｉｚｏｎｔａｌ）」若しくは「垂直に（ｖｅｒｔｉｃａｌ）」などの相対的な用語は、図に図示されたように１つの要素、層又は領域のもう１つの要素、層又は領域に対する関係を記述するために本明細書では使用されることがある。これらの用語及び上に論じたものは、図に描かれた向きに加えてデバイスの違った向きを包含するものであることが理解されるだろう。
本明細書において使用される用語法は、単に特定の実施例を説明する目的のためであり、開示を限定するものではない。本明細書において使用されるように、「１つ（ａ）」、「１つ（ａｎ）」及び「その（ｔｈｅ）」という単数形は、文脈が別に明らかに指示しない限り、同様に複数形を含むものである。本明細書において使用されるときに「備える（ｃｏｍｐｒｉｓｅｓ）」、「備えている（ｃｏｍｐｒｉｓｉｎｇ）」、「含む（ｉｎｃｌｕｄｅｓ）」、及び／又は「含んでいる（ｉｎｃｌｕｄｉｎｇ）」という用語が、述べた特徴、整数、ステップ、操作、要素、及び／又は構成要素の存在を特定するが、１つ又は複数の他の特徴、整数、ステップ、操作、要素、構成要素、及び／又はこれらのグループの存在又は追加を排除しないことがさらに理解されるだろう。
別に規定しない限り、本明細書において使用される（技術用語及び科学用語を含め）すべての用語は、この開示が属する技術の当業者により一般に理解されるものと同じ意味を持つ。本明細書において使用される用語が、この明細書の文脈及び関連する技術におけるそれらの意味と整合する意味を有するように解釈されるべきであることがさらに理解されるだろう、そして本明細書において明示的にそのように規定されない限り理想化された概念で又は過度に形式ばった感覚では解釈され得ない。
一般に、本開示は、ボディ、ゲート絶縁膜、及びゲート電極を有する縦型電界効果デバイスを提供する。ボディは、ボディの上面からボディの中へと延びる第１のソース領域及び第２のソース領域を有する。第１のチャネル領域は、第１のソース領域より下で横方向に重なる。第２のチャネル領域は、第２のソース領域より下で横方向に重なる。ＪＦＥＴ領域が、第１のチャネル領域と第２のチャネル領域との間に設けられる。ゲート電極は、ボディの上面からボディの中へと延びるトレンチ内にあり、そして第１のソース領域と第２のソース領域との間に位置する。ゲート絶縁膜は、ゲート電極とボディとの間にありそしてボディからゲート電極を分離する。
第１のソース領域及び第２のソース領域は、ゲート電極と縦方向に重なる。第１のチャネル領域及び第２のチャネル領域は、ゲート電極の底部と横方向に重なる。したがって、ＪＦＥＴ領域と第１及び第２のソース領域との間の第１及び第２のソース領域内に形成された各々のチャネルは、第１及び第２のチャネル領域がゲート電極の底部と横方向に重なる水平セグメントを有する。
１つの実施例では、第１及び第２のチャネル領域は、ゲート電極と縦方向には重ならない。ボディはまた、ＪＦＥＴ領域が第１のシールディング領域と第２のシールディング領域との間にさらに存在するように、第１のチャネル領域より下で横方向に重なる第１のシールディング領域及び第２のチャネル領域より下で横方向に重なる第２のシールディング領域も有することができる。第１及び第２のチャネル領域は、第１のチャネル領域と第２のチャネル領域との間のＪＦＥＴ領域の一部分が第１のシールディング領域と第２のシールディング領域との間のＪＦＥＴ領域の一部分よりも狭いように、第１及び第２のシールディング領域よりも互いに近接してもよい。
もう１つの実施例では、第１及び第２のチャネル領域は、ＪＦＥＴ領域と第１及び第２のソース領域との間の第１及び第２のソース領域内に形成された各々のチャネルもまた第１及び第２のチャネル領域がゲート電極と縦方向に重なる垂直セグメントを有するように、ゲート電極と縦方向に重なる。１つの変形例では、ゲート電極のどの部分も、第１及び第２のソース領域と横方向には重ならない。開示の概念を詳細に探究することに先立って、ある種の関連する技術の概観が提供される。
図１は、従来のプレーナ型ＭＯＳＦＥＴ１０Ｐを示す。プレーナ型ＭＯＳＦＥＴ１０Ｐは、基板１２及び基板１２に形成されたドリフト領域１４を含むボディＢを有する。１つ又は複数の接合注入部１６がボディＢの上面からボディＢの中へと延び、ここでは上面は、基板とは反対側である。接合ゲート電界効果トランジスタ（ＪＦＥＴ）領域１８が、接合注入部１６同士の間に設けられる。複数の接合注入部１６のうちの各々１つは、イオン注入プロセスによって形成され、そして典型的には、シールディング領域２０、チャネル領域２２、ソース領域２４、及びコネクタ領域２６を含む。
ソース領域２４は、ＪＦＥＴ領域１８の両側のボディＢの最上部に設けられる。各々のチャネル領域２２は、対応するソース領域２４とＪＦＥＴ領域１８との間に存在する。各々のシールディング領域２０は、対応するチャネル領域２２、ソース領域２４、及びコネクタ領域２６より下に存在する部分を有する。各々のコネクタ領域２６は、対応するソース領域２４の外側にある又は横方向に隣り合い、ドリフト領域１４の上面と対応するシールディング領域２０との間に延びる。図示した例では、シールディング領域２０は、ＪＦＥＴ領域１８からチャネル領域２２の底部部分及びソース領域２４に沿って、そしてソース領域２４の外側部分に沿ってドリフト領域１４の上面に向かって上向きに延びる。したがって、各々のチャネル領域２２は、ドリフト領域１４の上面、ＪＦＥＴ領域１８、シールディング領域２０、及びソース領域２４により境界を形成される。
典型的な構成では、ドリフト領域１４及びＪＦＥＴ領域１８は、約１×１０１４ｃｍ－３と１×１０１８ｃｍ－３との間の濃度でＮ型ドーピング物質を用いて中間濃度（Ｎ）にドープされる。シールディング領域２０は、約１×１０１７ｃｍ－３と５×１０１９ｃｍ－３との間の濃度でＰ型ドーピング物質を用いて高濃度（Ｐ＋）にドープされる。チャネル領域２２は、約１×１０１５ｃｍ－３と１×１０１８ｃｍ－３との間の濃度でＰ型ドーピング物質を用いて中間濃度（Ｐ）にドープされる。ソース領域２４は、約１×１０１８ｃｍ－３と１×１０２１ｃｍ－３との間の濃度でＮ型ドーピング物質を用いて高濃度（Ｎ＋）にドープされる。コネクタ領域２６は、約１×１０１８ｃｍ－３と１×１０２１ｃｍ－３との間のおおよその濃度同士の間の濃度でＰ型ドーピング物質を用いて高濃度にドープされる。濃度レベルは、単に例示的であり、そしてデバイスの性能基準に依存して実施例毎に変わるだろう。
基板１２は、Ｎドープの、単結晶、ＳｉＣ基板１２であってもよい。基板１２は、２Ｈ、４Ｈ、６Ｈ、３Ｃ、等などの様々な結晶ポリタイプを有することがある。他の実施例では、基板１２はまた、窒化ガリウム（ＧａＮ）、ガリウム・ヒ素（ＧａＡｓ）、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、ＳｉＧｅ、等などの他の材料系から形成されてもよい。基板１２は、約１×１０１７ｃｍ－３と１×１０１９ｃｍ－３との間の濃度でＮ型ドーパントを用いて高濃度にドープされてもよく、そして約１００ミクロンと６００ミクロンとの間の厚さを有することがあるが、しかしながら、基板１２及び他の層のドーピング濃度及び厚さは、ＭＯＳＦＥＴ１０Ｐの望まれるパラメータに基づいて変わってもよい。
ドリフト領域１４は、全体にわたって比較的一様にドープされることがある、又はドリフト領域１４のすべて又は一部分にわたって傾斜ドーピングを利用できる。一様にドープされたドリフト領域１４に関して、ドーピング濃度は、デバイスの定格電圧に依存して、１つの実施例では約１×１０１４ｃｍ－３と２×１０１６ｃｍ－３との間であってもよい。例えば、１０，０００ボルトを超える定格電圧を有するデバイス用のドリフト領域１４は、１×１０１４ｃｍ－３付近のドーピング濃度を有することがあり、そして１００ミクロン内外の厚さであってもよく、一方で６５０ボルトの定格電圧を有するデバイスは、１×１０１４ｃｍ－３付近のドーピング濃度を有することがあり、そして６ミクロン内外の厚さであってもよい。
ドリフト領域１４内のドーピング濃度が傾斜である場合には、ドリフト領域１４は、底部のところで１×１０１８ｃｍ－３の最大ドーピングを有することができ、そして最上部近くでデバイス定格に対して必要なレベルまで低下することがある。より高濃度にドープされた領域は、低濃度にドープされたドリフト領域よりも一般にはるかに薄くてもよいはずである。他の実施例では、ドーピング濃度は、ドリフト領域１４の底部から最上部へドリフト領域１４内で増加してもよい。
ドリフト領域１４は、１つ又は複数の部分を含むことができる。多数の部分が設けられる場合には、上側部分が広がり層を表してもよく、そして下側部分がドリフト層を表してもよい。１つ又は複数の上側広がり層及び１つ又は複数の下側ドリフト層を含む実施例では、広がり層は、ドリフト層より直ぐ上に設けられ、電界のさらなる減少を助けそして電流がドリフト層及びドレイン・コンタクト３４に向かって下向きに流れるにつれて電流の広がりを容易にする。広がり層は、電流経路内の抵抗を低下させるようなやり方でドープされる。広がり層の使用は、デバイスのＯＮ抵抗を低下させる、ここではＯＮ抵抗の低下は、高効率デバイスをもたらすことができる。
ある種の実施例では、広がり層は、１×１０１６ｃｍ－３と４×１０１６ｃｍ－３との間のドーピング濃度を有することがあり、そしてほぼ１マイクロメートルから３マイクロメートルの厚さであってもよい。広がり層内のドーピング濃度は、一様であっても傾斜であってもよく、ここでは相対的アクション・ドーピング濃度は、デバイスの望まれる特性に依存して広がり層の底部から最上部まで増加してもよい又は減少してもよい。一様に又は傾斜してドーピングされたドリフト層は、一様な又は傾斜した広がり層と対を形成することがある。本明細書において説明する下記の複数の実施例のうちのいずれかが、ドリフト領域１４内の広がり層及びドリフト層で構成されてもよい。
ゲート絶縁膜２８は、ボディＢの上面に沿って形成され、そして各々のソース領域２４同士の間で横方向に延び、その結果ゲート電極２８の一部分がチャネル領域２２及びソース領域２４の少なくとも一部分を覆って延びる。ゲート（Ｇ）電極３０は、ゲート絶縁膜２８を覆って形成される。ゲート絶縁膜２８及びゲート電極３０のプレーナな性質は、プレーナ型ＭＯＳＦＥＴ１０Ｐというその名前を与える。
ソース（Ｓ）コンタクト３２は、ドリフト領域１４の上面に及びソース領域２４を覆って形成され、その結果ソース・コンタクト３２のうちの各々１つが、ゲート絶縁膜２８又はゲート電極３０とは接触せずにソース領域２４及びコネクタ領域２６の両方の対応する部分と部分的に重なる。ドレイン（Ｄ）コンタクト３４は、ドリフト領域１４の反対の基板１２の底面に設置される。
動作では、バイアス電圧がゲート電極３０に印加されずそしてドレイン・コンタクト３４が正にバイアスされるときには、各々のシールディング領域２０とドリフト領域１４との間のＰ－Ｎ接合は、逆バイアスされ、それによってプレーナ型ＭＯＳＦＥＴ１０ＰをＯＦＦ状態に置く。プレーナ型ＭＯＳＦＥＴ１０ＰのＯＦＦ状態では、ソース・コンタクト３２とドレイン・コンタクト３４との間のいかなる電圧もドリフト領域１４によって維持され、そしてリーク電流だけがこれらのコンタクトの間を流れるだろう。プレーナ型ＭＯＳＦＥＴ１０Ｐの縦構造のために、大きな電圧が、デバイスを損傷せずにソース・コンタクト３２とドレイン・コンタクト３４との間にかけられることがある。
正バイアスがプレーナ型ＭＯＳＦＥＴ１０Ｐのゲート電極３０に印加されるときには、横方向チャネルがゲート電極３０の直下のドリフト領域１４の上面より直ぐ下の各々のチャネル領域２２内に形成され、それによってプレーナ型ＭＯＳＦＥＴ１０ＰをＯＮ状態に置く。ＯＮ状態では、電流（破線により示される）は、それぞれのソース領域２４から、ソース・コンタクト３２を介して、ドリフト領域１４のＪＦＥＴ領域１８へと各々のチャネル領域２２内に形成された横方向チャネルを通って横方向に流れる。とりわけ、電流は、ソース領域２４の一部分を通って横方向に主として流れる。
ＪＦＥＴ領域１８では一旦、電流は、ドレイン・コンタクト３４へ向かってドリフト領域１４を通って下向きに流れる。シールディング領域２０と、チャネル領域２２と、ドリフト領域１４との間に形成されたＰ－Ｎ接合のところに存在する電界は、ＪＦＥＴ領域１８の真ん中を通って電流を流れさせる傾向がある。電流が流れるＪＦＥＴ領域１８の真ん中は、ＪＦＥＴチャネルと呼ばれる。広がり深さ（ｓｐｒｅａｄｉｎｇ ｄｅｐｔｈ）と呼ばれるある深さに達した後で、接合注入部１６により引き起こされた電界が、消滅し始める。消滅する電界は、電流がドレイン・コンタクト３４に向かってドリフト領域１４を通ってさらに下向きに流れるにつれて電流が広がることを可能にする。
ＭＯＳＦＥＴ１０Ｐのようなプレーナ・デバイスに関して、ゲート電極３０は、広いことが必要であり、そしてチャネル領域２２内のチャネルが水平であるようにソース領域２４と横方向に重なる。チャネル長は、図１で特定される横方向ゲート長（ＬＬＧ）により表される。どれだけのゲート電極３０がソース領域２４の各々と重なるかの尺度であるゲート－ソース重なり（ＧＯＬ）もまた水平である。したがって、ＭＯＳＦＥＴ１０Ｐの全体的なゲート構造は、横方向に広がりそして大きな面積を要する、これは一般にコストを上昇させそしてこのようなデバイスを小さくさせる現在起きている要望に逆行する。
プレーナ・デバイスの利点は、ゲート絶縁膜２８が折れ曲がる又はゲート電極を取り囲む角を持たないことである。ゲート絶縁膜２８のこのような折れ曲がり又は角は、動作中に内部で発生する高い電界に起因する経時的な劣化を受け易い。このような劣化は、デバイス性能の低下及び故障に導く。さらに、シールディング領域２０が一般に比較的浅いという理由で、シールディング領域２０を作り出すための非常に深い注入の必要性がない。
図２は、トレンチ型ＭＯＳＦＥＴ１０Ｔと呼ばれるもう１つの従来のＭＯＳＦＥＴ構成を図示する。図１のプレーナ型ＭＯＳＦＥＴ１０Ｐと図２のトレンチ型ＭＯＳＦＥＴ１０Ｔとの間の根本的な違いは、ゲート構造の構成にある。上に記したように、プレーナ型ＭＯＳＦＥＴ１０Ｐは、ゲート絶縁膜２８及びゲート電極３０を有し、これらは両方とも平面状でありボディＢの上面を覆って存在する。トレンチ型ＭＯＳＦＥＴ１０Ｔはこれに反して、ボディＢの上面からボディＢの中へとリセスされる「トレンチ」内に存在するゲート絶縁膜２８及びゲート電極３０を有する。この実施例では、ボディＢの上面からトレンチの底までのトレンチの深さは、典型的には１ｕｍから２ｕｍまでの範囲である。
ソース領域２４は、ゲート電極３０の両側に形成され、ゲート絶縁膜２８によってゲート電極３０とは隔てられる。チャネル領域２２が、ソース領域２４の内側部分より下でシールディング領域２０の一部分とゲート電極３０との間に形成される。ゲート絶縁膜２８は、ソース領域２４、チャネル領域２２、シールディング領域２０、及びＪＦＥＴ領域１８からゲート電極３０を絶縁する。
動作では、バイアス電圧がゲート電極３０に印加されずそしてドレイン・コンタクト３４が正にバイアスされるときには、各々のシールディング領域２０とドリフト領域１４との間のＰ－Ｎ接合は、逆バイアスされ、それによってトレンチ型ＭＯＳＦＥＴ１０ＴをＯＦＦ状態に置く。ＯＦＦ状態では、ソース・コンタクト３２とドレイン・コンタクト３４との間のすべての電圧は、ドリフト領域１４により維持され、そしてリーク電流だけがこれらのコンタクトの間を流れるだろう。
正バイアスが、トレンチ型ＭＯＳＦＥＴ１０ＴをＯＮ状態に置くためにゲート電極３０に印加される。ＯＮ状態では、垂直チャネルが、対応するソース領域２４からＪＦＥＴ領域１８までゲート絶縁膜２８に沿って各々のチャネル領域２２内に形成される。電流（破線により示される）は、各々のチャネル領域２２内に形成された垂直チャネルを通り、それぞれのソース領域２４から、ソース・コンタクト３２を介してドリフト領域１４のＪＦＥＴ領域１８へと縦方向に流れる。ＪＦＥＴ領域１８では一旦、電流はドレイン・コンタクト３４に向かってドリフト領域１４を通り下向きに流れる。
典型的なトレンチ型レイアウトに関して、垂直ゲート長（ＶＬＧ）によって表されるチャネル及びゲート－ソース重なり（ＧＯＬ）の両方は、ゲート構造の幅（すなわち、ピッチ）を減少させるため及び電流密度を増加させるために縦である。炭化ケイ素ＳｉＣデバイスでは、縦方向に向けられたチャネルが、より大きな電子移動度をもたらし、それゆえにより高い電流能力を与える。しかしながら、トレンチ型ＭＯＳＦＥＴ１０Ｔなどのトレンチ型デバイスに関して、シールディング領域２０は、ボディＢの上面より下で１マイクロメートルよりもしばしば大きく、多くの注入装置が典型的に達し得るものよりもはるかに深い。シールディング領域２０は、プレーナ・デバイスの性能に釣り合ったＪＦＥＴ領域１８のシールディングを保つために、ゲート電極３０用のトレンチの深さだけプレーナ・デバイスに対して一般に深くされる。トレンチ型ＭＯＳＦＥＴ１０Ｔなどのトレンチ・デバイスのもう１つの弱点は、トレンチ内のゲート絶縁膜２８の角がＪＦＥＴ領域１８内に露出され、したがって、ブロッキング電流が流れるときに高電界を受けることである。上に記したように、ゲート絶縁膜２８を形成するために使用される酸化物は、高電界に曝されたときに故障しがちである。
次の実施例は、リセス型ゲート構造と少なくとも水平セグメントを有するチャネルとの両方を採用するハイブリッド・ゲート・アーキテクチャを提供することによって上に説明したプレーナ設計及びトレンチ設計よりも改善する。図３を参照して、ハイブリッドＭＯＳＦＥＴ１０Ｈは、ドリフト領域１４の上面からドリフト領域１４の中へとリセスされる「トレンチ」内に存在するゲート絶縁膜２８及びゲート電極３０を有する。ソース領域２４は、ゲート電極３０の両側に設けられ、そしてゲート絶縁膜２８によってゲート電極３０とは隔てられる。チャネル領域２２が、ソース領域２４より下に形成され、そしてゲート電極３０の一部分の下方に延びる。各々のチャネル領域２２の第１の部分は、ゲート電極３０の一部分より下で横方向に重なり、そして各々のチャネル領域２２の第２の部分は、ソース領域２４の少なくとも一部分より下で横方向に重なる。この実施例に関して、チャネル領域２２のどの部分もゲート電極３０のいずれの部分とも縦方向には重ならない。再び、ゲート絶縁膜２８は、ソース領域２４、チャネル領域２２、シールディング領域２０、及びＪＦＥＴ領域１８からゲート電極３０を絶縁する。ボディＢの上面からトレンチの底までのトレンチの深さは、０．２マイクロメートルから１．０マイクロメートルまで、０．２マイクロメートルから０．５マイクロメートル、０．４マイクロメートルから０．８マイクロメートル、０．５ｕｍから１．０ｕｍ、等の範囲にわたる。トレンチの深さは、非限定的である。
動作では、バイアス電圧がゲート電極３０に印加されずそしてドレイン・コンタクト３４が正にバイアスされるときには、各々のシールディング領域２０とドリフト領域１４との間のＰ－Ｎ接合は、逆バイアスされ、それによってハイブリッドＭＯＳＦＥＴ１０ＨをＯＦＦ状態に置く。ＯＦＦ状態では、ソース・コンタクト３２とドレイン・コンタクト３４との間のすべての電圧は、ドリフト領域１４により維持され、そしてリーク電流だけがこれらのコンタクト同士の間を流れるだろう。
正バイアスが、ハイブリッドＭＯＳＦＥＴ１０ＨをＯＮ状態に置くためにゲート電極３０に印加される。ＯＮ状態では、チャネルが、ソース領域２４からＪＦＥＴ領域１８へと流れる電流のために各々のチャネル領域２２内に形成される。ゲート電極３０がドリフト領域１４の中へとリセスされるとしても、各々のチャネルは、ゲート電極３０の一部分と横方向に重なるチャネル領域２２の一部分に水平セグメントを有する。したがって、電流（破線により示される）は、それぞれのソース領域２４から、ソース・コンタクト３２を介して、ドリフト領域１４のＪＦＥＴ領域１８へと各々のチャネル領域２２内に形成された実質的に水平なチャネルを通って流れる。ＪＦＥＴ領域１８では一旦、電流は、基板１２を通ってドレイン・コンタクト３４に向かってドリフト領域１４を通り下向きに流れる。一般に、電流は、ゲート電極３０がチャネル領域２２に隣り合うチャネル領域２２を通って流れるだけである。
この実施例に関するシールディング領域２０は、チャネル領域２２の全部又はほんの一部分と横方向に重なることがある。図示したように、シールディング領域２０は、チャネル領域２２及びコネクタ領域２６のすべてと横方向に重なる。とりわけ、チャネル領域２２及びシールディング領域２０の内部の縦方向境界は、実質的に整列し、そしてＪＦＥＴ領域１８の縦方向境界を共に画定する。
図３の実施例に関して、ソース領域２４同士の間の比較的浅いトレンチ形成は、ゲート－ソース重なり（ＧＯＬ）を縦方向にし、したがってより小さなデバイス・ピッチ（すなわち、より小さな幅）、そしてしたがって、より大きな電流密度を可能にする。シールディング領域２０は、同じブロッキング能力を保つためにシャロー・トレンチ深さの大きさ（例えば、プレーナ・デバイスに対するよりもほぼ０．２から０．４マイクロメートル大きい）だけ深いことだけが必要である。例えば、ゲート電極３０及びゲート絶縁膜２８用のトレンチ深さが０．２ｕｍから０．８ｕｍまでの範囲にわたる場合には、シールディング領域２０の深さは、０．５から２ｕｍまでボディの中へと延びるだろう。結果として、ハイブリッドＭＯＳＦＥＴ１０Ｈは、同等のプレーナ・デバイスに対するよりもゲート－ソース重なりの２倍（２×ＧＯＬ）だけ狭いセル・ピッチを与え、過度に深いシールディング領域２０を必要とせずに同じレイアウト設計ルールに対するより高い電流密度を意味する。ある種の製造プロセスに関して、ボディＢの上面から１．５ミクロンを超えないシールディング領域を有することが好ましい。また、存在する角がチャネル領域２２及びシールディング領域２０によってドリフト領域１４内の電界からシールドされるという理由で、高電界に曝されるゲート絶縁膜には角がない。
ハイブリッドＭＯＳＦＥＴ１０Ｈ’に関する第２の実施例が図４に図示される。ハイブリッドＭＯＳＦＥＴ１０Ｈ’もまた、ドリフト領域１４の上面からドリフト領域１４の中へとリセスされる「トレンチ」内に存在するゲート絶縁膜２８及びゲート電極３０を有する。ソース領域２４は、ゲート電極３０の両側に設けられ、そしてゲート絶縁膜２８によってゲート電極３０とは隔てられる。図３のハイブリッドＭＯＳＦＥＴ１０Ｈと図４のハイブリッドＭＯＳＦＥＴ１０Ｈ’との間の違いは、主としてゲート電極３０に対するチャネル領域２２の構成に存在する。
チャネル領域２２は、ソース領域２４より下に形成され、そしてゲート電極３０の下方の部分に延び、その結果、
・各々のチャネル領域２２の第１の部分が、ゲート電極３０の一部分より下で横方向に重なり、
・各々のチャネル領域の第２の部分が、ソース領域２４より下で少なくとも一部分と横方向に重なり、
・各々のチャネル領域２２の第２の部分が、ゲート電極３０の横で一部分と縦方向に重なる。
図４に図示した構成は、ＭＯＳＦＥＴ１０Ｈ’がＯＮ状態であるときに、チャネル領域２２の各々に垂直セグメント及び水平セグメントの両方を有するチャネルを形成する。各々のチャネルの水平セグメントは、ゲート電極３０の一部分と横方向に重なる各々のチャネル領域２２の第１の部分内に存在する。各々のチャネルの垂直セグメントは、ゲート電極３０の一部分と縦方向に重なる各々のチャネル領域２２の第２の部分内に存在する。したがって、電流は、ソース領域２４からＪＦＥＴ領域１８へと対応するチャネル領域２２を通って流れるだろう（破線により示される）。チャネル領域２２を通って流れるときに、電流は、ゲート電極３０と縦方向に重なるチャネル領域２２の部分のチャネルの垂直セグメントに沿ってソース領域２４から下に向かって流れ、次いでゲート電極３０と横方向に重なるチャネル領域２２の部分のチャネルの水平セグメントを通って水平方向に流れるだろう。ＪＦＥＴ領域１８では一旦、電流は、基板１２を通ってドレイン・コンタクト３４に向かってドリフト領域１４を通って下向きに流れる。図示したように、電流は一般に、ゲート電極３０がチャネル領域２２に隣り合うチャネル領域２２を通って流れるだけである。
バイアス電圧がゲート電極３０に印加されずそしてドレイン・コンタクト３４が正にバイアスされるときには、各々のシールディング領域２０とドリフト領域１４との間のＰ－Ｎ接合は、逆バイアスされ、それによってハイブリッドＭＯＳＦＥＴ１０Ｈ’をＯＦＦ状態に置く。ＯＦＦ状態では、ソース・コンタクト３２とドレイン・コンタクト３４との間のすべての電圧がドリフト領域１４によって維持され、そしてリーク電流だけがこれらのコンタクト同士の間を流れるだろう。
シールディング領域２０は、チャネル領域２２の全部又はほんの一部分と横方向に重なることがある。図４の実施例に関して、シールディング領域２０は、チャネル領域２２の大部分又はすべてと横方向に重なる。したがって、シールディング領域２２の複数の部分は、チャネル領域２２の複数の部分がゲート電極３０とシールディング領域２０との間に存在するにもかかわらず、ゲート電極３０の複数の部分と重なる。とりわけ、チャネル領域２２とシールディング領域２０との内部の垂直な境界は、実質的に整列され、そしてＪＦＥＴ領域１８の垂直な境界を共に画定する。チャネル領域２２とシールディング領域２０との内部境界は、整列される必要がない又は垂直である必要がない。
図４の実施例は、ゲート電極３０及びゲート絶縁膜２８用のわずかに深いトレンチを提供する。例えば、トレンチは、０．３から１．３マイクロメートルの範囲に及んでもよい。図３の実施例に比較してソース領域２４同士の間のこのエリアのわずかに深いトレンチ形成は、垂直ゲート－ソース重なり（ＧＯＬ）を拡張する。さらに、チャネルは、垂直部分及び水平部分を有し、そこではチャネルがＶ＋ＬＬＧ（すなわち、垂直成分及び横方向成分）として表されそして図４に強調された総合的なゲート長を有する。結果は、図４のハイブリッドＭＯＳＦＥＴ１０Ｈ’に関してさらに小さなデバイス・ピッチ及びさらに高い電流密度である。ＳｉＣ（０００１）での垂直チャネルは、同様により大きな電子移動度を有するだろう。シールディング領域２０は、同じブロッキング能力を保つためにトレンチ深さの大きさだけプレーナ・デバイスに対するよりも深い（例えば、プレーナ・デバイスに対するよりもほぼ０．３から０．６マイクロメートル大きい）ことが必要である。ゲート電極３０及びゲート絶縁膜２８用のトレンチ深さは、０．３から１．３マイクロメートルまで、０．５から１．１マイクロメートル、０．７から１．０マイクロメートル、等の範囲に及ぶことがある。ある種の非限定的な実施例では、シールディング領域２０の深さは、０．６から２マイクロメートルまで、０．９から１．７マイクロメートル、又は１．１から１．４マイクロメートルに延びてもよい。
図５は、ハイブリッドＭＯＳＦＥＴ１０Ｈ”のもう１つの実施例を図示する。この実施例では、シールディング領域２０の内部側壁がチャネル領域２２の内部側壁からリセス・バックされ、その結果、チャネル領域２２同士の間のＪＦＥＴ領域１８の部分がシールディング領域２０同士の間のＪＦＥＴ領域１８の部分よりも狭い。図４の実施例と比較してわずかなピッチ密接化があり、これによって類似の又は向上したシールディングそしてより大きな電流密度さえ提供する。チャネル領域２２及びシールディング領域２０に関するこれらの内側側壁は、実質的に垂直であってもよいし、角度を付けられてもよい。側壁の向き並びに相互の重なり及びゲート電極３０に対する重なりの大きさは、望まれる性能特性、サイズ、コスト、等に基づいて変わるだろう。もう１つの実施例では、シールディング領域２０は、チャネル領域２２の内部側壁を通り越して横方向の内側に延びる。
ここで説明した概念は、ＭＯＳＦＥＴ及び絶縁ゲート・バイポーラ・トランジスタなどの他の絶縁ゲート・デバイスに限定されないだけでなく特に有益である。とりわけ、本明細書において使用したようにソース、ゲート及びドレインという用語は、エミッタ、ベース、及びコレクタをそれぞれ含むように見なされ、したがって、別記の特許請求の範囲は、各々の領域又はコンタクトがどのように名前を付けられるかに拘わらずすべてのこのような絶縁ゲート・デバイスをカバーするものである。
当業者は、本開示の好ましい実施例への改善及び修正を認識するだろう。すべてのそのような改善及び修正は、本明細書において開示した概念及び別記の特許請求の範囲の範囲内であると考えられる。

Claims (26)

  1. ・ボディであって、
    ・前記ボディの中へと延びる第１のソース領域及び第２のソース領域と、
    ・前記第１のソース領域より下で横方向に重なる第１のチャネル領域及び前記第２のソース領域より下で横方向に重なる第２のチャネル領域と、
    ・前記第１のチャネル領域と前記第２のチャネル領域との間のＪＦＥＴ領域と
    を備える、ボディと、
    ・前記ボディの中へと延びそして前記第１のソース領域と前記第２のソース領域との間に位置するトレンチ内のゲート電極と、
    ・前記ゲート電極と前記ボディとの間で、前記ゲート電極を前記ボディとは分離するゲート絶縁膜であって、
    ・前記第１のソース領域及び前記第２のソース領域が前記ゲート電極と縦方向に重なり、
    ・前記第１のチャネル領域及び前記第２のチャネル領域が前記ゲート電極の底部と横方向に重なる、
    ゲート絶縁膜と
    を備える、縦型電界効果デバイス。
  2. 前記ＪＦＥＴ領域と前記第１及び第２のソース領域との間の前記第１及び第２のチャネル領域内に形成されたチャネルは、前記第１及び第２のチャネル領域が前記ゲート電極の前記底部と横方向に重なる水平セグメントを有する、請求項１に記載の縦型電界効果デバイス。
  3. 前記第１及び第２のチャネル領域が、前記ゲート電極と縦方向には重ならない、請求項２に記載の縦型電界効果デバイス。
  4. 前記ボディは、前記ＪＦＥＴ領域が第１のシールディング領域と第２のシールディング領域との間にさらに存在するように、前記第１のチャネル領域より下で横方向に重なる第１のシールディング領域と、前記第２のチャネル領域より下で横方向に重なる第２のシールディング領域とをさらに備える、請求項２に記載の縦型電界効果デバイス。
  5. 前記第１及び第２のチャネル領域は、前記第１のチャネル領域と前記第２のチャネル領域との間の前記ＪＦＥＴ領域の一部分が前記第１のシールディング領域と前記第２のシールディング領域との間の前記ＪＦＥＴ領域の一部分よりも狭いように、前記第１及び第２のシールディング領域よりも互いに近接する、請求項４に記載の縦型電界効果デバイス。
  6. 前記第１及び第２のチャネル領域は、前記ＪＦＥＴ領域と前記第１及び第２のソース領域との間の前記第１及び第２のチャネル領域内に形成された前記チャネルが、前記第１及び第２のチャネル領域が前記ゲート電極と縦方向に重なる垂直セグメントを有するように、前記ゲート電極と縦方向に重なる、請求項２に記載の縦型電界効果デバイス。
  7. 前記ゲート電極のどの部分も前記第１及び第２のソース領域と横方向には重ならない、請求項６に記載の縦型電界効果デバイス。
  8. 前記ボディは、前記ＪＦＥＴ領域が第１のシールディング領域と第２のシールディング領域との間にさらに存在するように、前記第１のチャネル領域より下で横方向に重なる第１のシールディング領域と、前記第２のチャネル領域より下で横方向に重なる第２のシールディング領域とをさらに備える、請求項６に記載の縦型電界効果デバイス。
  9. 前記第１及び第２のチャネル領域は、前記第１のチャネル領域と前記第２のチャネル領域との間の前記ＪＦＥＴ領域の一部分が前記第１のシールディング領域と前記第２のシールディング領域との間の前記ＪＦＥＴ領域の一部分よりも狭いように、前記第１及び第２のシールディング領域よりも互いに近接する、請求項８に記載の縦型電界効果デバイス。
  10. 前記第１及び第２のソース領域が、Ｎ型物質でドープされ、前記第１及び第２のチャネル領域がＰ型物質でドープされる、請求項２に記載の縦型電界効果デバイス。
  11. 前記電界効果デバイスが、金属酸化物半導体電界効果デバイスである、請求項２に記載の縦型電界効果デバイス。
  12. 前記電界効果デバイスが、絶縁ゲート・バイポーラ・トランジスタである、請求項２に記載の縦型電界効果デバイス。
  13. 前記ボディが、炭化ケイ素を含む、請求項２に記載の縦型電界効果デバイス。
  14. 前記ボディは、前記ＪＦＥＴ領域がドリフト領域より上の前記ボディの上側部分内に形成されるように、基板と、前記基板を覆うドリフト領域と、前記基板より下のドレイン・コンタクトとを備える、請求項２に記載の縦型電界効果デバイス。
  15. 前記トレンチが、前記ボディに上面から前記トレンチの底まで測定して、０．２ｕｍと０．８ｕｍとの間の深さを有する、請求項２に記載の縦型電界効果デバイス。
  16. 前記ボディは、第１及び第２のシールディング領域が前記トレンチの前記底よりも２マイクロメートル未満深いように、前記第１のチャネル領域より下で横方向に重なる第１のシールディング領域と、前記第２のチャネル領域より下で横方向に重なる第２のシールディング領域とをさらに備える、請求項１５に記載の縦型電界効果デバイス。
  17. 前記電界効果デバイスが、オフ状態では少なくとも３００ボルトを遮断できそしてオン状態では少なくとも１アンペアを伝導できる、請求項２に記載の縦型電界効果デバイス。
  18. ・ボディであって、
    ・前記ボディの中へと延びる第１のソース領域及び第２のソース領域と、
    ・前記第１のソース領域より下で横方向に重なる第１のチャネル領域及び前記第２のソース領域より下で横方向に重なる第２のチャネル領域と、
    ・前記第１のチャネル領域と前記第２のチャネル領域との横方向の間のＪＦＥＴ領域と
    を備える、ボディと、
    ・前記ボディの中へと延びそして前記第１のソース領域と前記第２のソース領域との横方向の間に位置するトレンチ内のゲート電極と、
    ・前記ゲート電極と前記ボディとの間で、前記ゲート電極を前記ボディとは分離するゲート電極であって、
    ・前記第１のソース領域及び前記第２のソース領域が前記ゲート電極と縦方向に重なり、
    ・前記第１のチャネル領域及び前記第２のチャネル領域が前記ゲート電極の底部と横方向に重なり、
    ・前記第１及び第２のチャネル領域が前記ゲート電極の側部と縦方向に重なる、
    ゲート電極と
    を備える、縦型電界効果デバイス。
  19. ・前記ＪＦＥＴ領域と前記第１及び第２のソース領域との間の前記第１及び第２のチャネル領域内に形成されたチャネルは、前記第１及び第２のチャネル領域が前記ゲート電極の前記底部と横方向に重なる水平セグメントを有し、
    ・前記ＪＦＥＴ領域と前記第１及び第２のソース領域との間の前記第１及び第２のチャネル領域内に形成されたチャネルは、前記第１及び第２のチャネル領域が前記ゲート電極と縦方向に重なる垂直セグメントをさらに有する、
    請求項１８に記載の縦型電界効果デバイス。
  20. 前記ボディは、前記ＪＦＥＴ領域が第１のシールディング領域と第２のシールディング領域との間にさらに存在するように、前記第１のチャネル領域より下で横方向に重なる第１のシールディング領域と、前記第２のチャネル領域より下で横方向に重なる第２のシールディング領域とをさらに備える、請求項１９に記載の縦型電界効果デバイス。
  21. 前記第１及び第２のチャネル領域は、前記第１のチャネル領域と前記第２のチャネル領域との間の前記ＪＦＥＴ領域の一部分が前記第１のシールディング領域と前記第２のシールディング領域との間の前記ＪＦＥＴ領域の一部分よりも狭いように、前記第１及び第２のシールディング領域よりも互いに近接する、請求項２０に記載の縦型電界効果デバイス。
  22. 前記ボディが、炭化ケイ素を含む、請求項２０に記載の縦型電界効果デバイス。
  23. 前記トレンチが、前記ボディの上面から前記トレンチの底まで測定して、０．３ｕｍと１．３ｕｍとの間の深さを有する、請求項１９に記載の縦型電界効果デバイス。
  24. 前記ボディは、第１及び第２のシールディング領域が前記トレンチの前記底よりも２マイクロメートル未満深いように、前記第１のチャネル領域より下で横方向に重なる第１のシールディング領域と、前記第２のチャネル領域より下で横方向に重なる第２のシールディング領域とをさらに備える、請求項２３に記載の縦型電界効果デバイス。
  25. 前記電界効果デバイスが、金属酸化物半導体電界効果デバイスである、請求項１９に記載の縦型電界効果デバイス。
  26. 前記電界効果デバイスが、絶縁ゲート・バイポーラ・トランジスタである、請求項１９に記載の縦型電界効果デバイス。
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