KR100381845B1 - 트렌치-게이트형파워mosfet - Google Patents
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Abstract
본 발명은 트렌치-게이트 제어된 파워 MOSFET에 관한 것으로, 트렌치-게이트 제어된 파워 MOSFET은 인접한 게이트 트렌치들 사이의 메사내에 형성되고, 바디 영역(107)의 도핑 농도는 바디 영역(107)이 정상적인 드레인 전압에서 완전히 공핍하지 않도록 설치되며, MOSFET은 또한 바디 영역(107)과 동일한 도전타입의 재료로 도핑되는 게이트(103)를 포함하고, 메사의 폭 및 바디 영역(107) 및 게이트(103)의 도핑 농도는 게이트(103)와 소스-바디 및 드레인-바디 접합부의 결합 효과에 의해 바디 영역(107)이 완전히 공핍되도록 설치되며, 결과적으로, 종래 소스-바디 단락이 제거될 수 있고, MOSFET이 오프상태에 있는 경우 수용가능한 레벨의 누출 전류를 유지하는 동안 더 큰 셀 패킹 밀도 및 낮은 온-저항을 제공하는 것을 특징으로 한다.
Description
파워 MOSFET 스위치에서의 제 1 수행 목적은 주어진 항복전압 정격에 대해 최저의 온-저항값을 달성하는 것이다. 항복전압은 MOSFET이 오프상태에 있을 때 전압에 견디는 MOSFET의 능력의 측정치이고, 온-저항값은 MOSFET이 온상태에 있을 때 최소한의 전력 손실로 전류를 전달하는 MOSFET의 능력의 측정치이다. 온-저항값은 스위치가 온되는 경우 드레인-소스간의 전압 대 드레인 전류의 비로서 정의된다.
구조적으로, 파워 MOSFET은 두 개의 주요 분류로 나눠진다. 횡방향 MOSFET에서, 전류는 기판의 표면상에 형성되는 소스와 드레인 영역 사이에서 주로 "횡방향"으로 흐른다. 수직 MOSFET에서, 전류는 기판의 최상면에 위치된 소스 영역과 기판의 배면에 인접하여 위치된 드레인 영역 사이에서 주로 "수직방향"으로 흐른다. 수직 MOSFET의 하위 분류 중 하나에서, 게이트는 기판의 최상면으로 연장하는 트렌치 내에 형성된다. 트렌치-게이트형 MOSFET은 도 1의 단면도에 예시되어 있고, 도 1은 N+ 소스 영역(11), N++ 기판(13) 및 N- 에피택시얼(epi)층(14)을 포함하는 드레인 영역(12)과, P- 바디 영역(15)을 갖는 MOSFET(10)을 나타내고 있다. 전류는 트렌치형 게이트(16)의 측벽에 인접한 P- 바디 영역(15)내의 채널을 통해 소스 영역(11)과 드레인 영역(12) 사이를 흐른다. 상기한 바와 같이, 트렌치는 MOSFET을 기하학적 셀로 나누는 패턴으로서 나타나 있다. 상기 셀들은 직사각형, 사각형, 육각형, 또는 어떤 다른 형태가 될 수 있다. 평면상의 이중확산된 MOSFET은 도 2에 도시된 MOSFET(20)에 의해 예시되어 있는데, 이 MOSFET(20)은 N+ 소스 영역(21), N++ 기판(23) 및 N- epi층(24)을 포함하는 드레인 영역(22)과, P- 바디 영역(25)을 갖는다. 전류는 게이트(26) 바로 아래의 P- 바디 영역(25)내의 채널을 통해 소스 영역(21)과 드레인 영역(22) 사이를 흐른다.
MOSFET(10) 및 MOSFET(20) 모두에서, 바디 영역(15,25)은 통상 고정 전위에 바이어스된다. 특히, 금속층(17,27)은 바디 영역을 P+ 바디 접촉영역(18,28)을 통해 소스 영역(11,21)에 단락시킨다. 바디 영역(15,25)은 높은 드레인-소스 전위 또는 높은 게이트-드레인 전위에서도 어느 쪽의 바디 영역도 완전히 공핍되지 않는 농도까지 P형 이온으로 도핑된다. 바디 영역이 공핍되지 않고 항상 소스 영역에 단락되기 때문에, MOSFET(10,20)이 오프된 경우 MOSFET(10,20)에 인가된 전압은 드레인-바디 접합부에 걸쳐 나타난다. 공핍 영역은 드레인-바디 접합부 주위, 대부분 접합부 중 약하게 도핑되어 있는 드레인부에 형성된다.
도 3a는 도 1에 도시된 단면 Ⅲ-Ⅲ에 따른 MOSFET(10)의 일부를 나타내고, 도 3b는 제로의 드레인 전압에서 단면 Ⅲ-Ⅲ에 따른 불순물 농도의 프로파일을 나타낸다. 소스-바디 접합부(S/B) 및 드레인-바디 접합부(D/B)를 둘러싸는 공핍 영역이 도 3b에 도시되어 있다. 대응하는 에너지 대역은 도 3c에 도시되어 있고, 도 3c는 평형상태에서 페르미(Fermi) 레벨(Ef)과 함께, 전도 대역(conduction band)(Ec), 가전자 대역(valence band)(Ev), 및 고유 레벨(intrinsic level)(Ei)을 나타내고 있다. 소스-바디 접합부는 전자가 소스로부터 드레인으로 흐르는 것을 방지하는 내부 에너지 장벽(built-in energy barrier)을 형성한다. 도 3d는 전도 대역(Ec)만을 나타내는 유사한 에너지 대역도이다. 소스와 바디 사이의 에너지 장벽은 명백하다. 마지막으로, 도 3e는 드레인에서의 전압이 레벨(VD1> 0)까지 점진적으로 증가하여 레벨(VD2> VD1)까지 증가할 때의 전도 대역에서의 변화를 나타낸다. 도 3b에 도시한 바와 같이, 바디 영역이 완전히 공핍되지 않기 때문에, 드레인과 바디사이의 역방향 바이어스의 인가는 소스-바디 장벽 높이를 낮추지 않는다. 따라서, MOSFET(10)은, 그 바디 영역이 완전히 공핍되는 방지하고, 또한 그 소스-바디의 내부 에너지 장벽을 드레인 전압의 모든 레벨에서 유지함으로써 (소스-바디 및 드레인-바디 접합부 주위의 공핍 영역이 만나는 상태인) 펀치스루 상태를 회피한다. 이러한 속성은 긴 채널 MOSFET의 특징이다.
도 4의 등가 회로도에 도시된 바와 같이, MOSFET(10)의 소스 영역과 바디 영역은 함께 단락되기 때문에, 드레인-바디 접합부에 의해 표시된 PN 다이오드는 "반-평행", 즉 MOSFET(10)을 통한 전류의 일반적인 경로(드레인으로부터 소스까지) 에 평행하지만 방향은 반대로 나타난다. MOSFET(10)내에서 소스-바디 단락을 갖는단점은 양방향 전류 차단 능력의 상실 및 일부 응용에서의 원하지 않는 PN 다이오드의 도통인데, 이 PN 다이오드 도통은 드레인-바디 접합부 근방에서 전하의 축적을 가져오고, 역전위 회복시간이 길어지며, 울리는 현상 등을 일으키게 된다. 또한, 도 4는 기생 바이폴라 트랜지스터가 MOSFET(10)내에 존재하고, MOSFET의 공핍되지 않은 바디 영역이 그 베이스 영역이 되는 것을 나타낸다. 예방조치가 취해지지 않은 경우, 이러한 기생 바이폴라 트랜지스터는 원치않는 작동 상태를 생기게 할 수 있다.
이러한 문제점에도 불구하고, 일반적으로 소스-바디 단락은 여러 가지 이유로 종래의 MOSFET에서 요구된다. 가장 먼저, MOSFET의 임계전압이 제어불가능한 상태로 상하로 이동하는 것을 방지하기 위해 바디 영역은 일정의 전위를 가져야 한다. 예를 들어, 만일 소스-바디 접합부가 역방향으로 바이어스된 경우, 잘 알려진 "바디 작용(body effect)"의 결과로서, 장치의 임계전압은 증가되는 경향이 있다. 둘째로, 소스-바디 단락은 기생 바이폴라 트랜지스터 내의 스냅백(snapback)을 방지하기 위해 필요한데, 이 스냅백은 장치의 오프상태 항복전압(바이폴라 트랜지스터에서는 BVCEO항복이라 함)의 실질적인 감소를 일으키는 바람직하지 않은 현상이다. 기생 바이폴라 트랜지스터의 스냅백 전압이 단지 10 또는 20V일 수 있기 때문에, 이러한 문제는 30V 이상의 항복전압을 갖도록 설계된 MOSFETs에서 특히 심해진다. 예를 들어 500V에서 작동하고 20V의 스냅백이 있는 경우 장치 내에서 파괴전류를 유도하게 된다. 일체형 소스-바디 단락을 갖는 주요 단점은 모든 수직 MOSFET셀에 그것이 포함되어야 하고, 따라서 유용한 영역을 낭비하고 더 큰 셀 피치를 요구하게 된다는 것이다. 큰 셀 피치는 단위 영역당 셀의 수를 감소시키고, 전체 게이트 폭도 짧게 하여, 결국에는 MOSFET의 온-저항값을 증가시킨다. 예를 들어, 도 5a 및 도 5b에 도시된 바와 같이, 평면상 DMOSFET 및 트렌치-게이트형 MOSFET에서의 소스-바디 단락 영역의 최소폭은 약 4㎛가 된다. 게이트의 길이가 적어도 약 4㎛로 제한되는 평면상 DMOSFET에서, 이것은 8㎛의 최소 셀 피치를 의미하고, 트렌치-게이트형 MOSFET에서도, 소스-바디 단락은 셀 피치를 약 5㎛로 제한한다.
트렌치-게이트형 MOSFETs의 두가지 타입이 소스-바디 단락의 필요성을 없애기 위해 제안되어 왔다. 축적 모드 FET 또는 ACCUFET으로 알려진 하나의 타입이 도 6의 단면도에 도시되어 있다. ACCUFET(60)은 하나의 도전형이지만 다른 도핑 농도의 반도체 재료를 이용하는 트렌치-게이트형 장치이다. 그 게이트는, 약하게 도핑된 N- 영역(61)이 게이트가 오프된 경우 완전히 공핍되도록 P형 재료로 도핑된다. 따라서, ACCUFET의 누설 특성은, PN 접합의 내부 전압 보다는 게이트에 의해 생성된 전기적으로 유도된 전위 장벽에 의해 결정되는 장치의 특성이다. 도 7a는 도 6의 단면 Ⅶ-Ⅶ에 의해 취해진 ACCUFET(60)의 일부를 나타낸다. 도 7b 및 도 7c는 단면 Ⅶ-Ⅶ에서, 각각 도핑 농도 프로파일 및 에너지 대역을 나타낸다. 에너지 장벽을 형성하는데 있어서의 게이트의 영향은 도 7c로부터 명확히 알 수 있는데, 약하게 도핑된 영역(61)의 고유 레벨(Ei)은 게이트 작용의 도움이 없으면 페르미 레벨 이하(즉, N형)이지만, 게이트가 높은 레벨로 구동되는 경우 페르미 레벨을 초과하게 된다(전기적으로 유도된 P형 영역처럼 행동). 도 7d는 에너지 장벽이 임의의 드레인-소스 바이어스(VD)의 인가에 의해 거의 즉각적으로 낮아지는 것을 나타내고 있다. ACCUFET은 미국 특허출원 제08/459,054호(1995.6.2.출원)에 좀더 상세히 기술되어 있다.
때때로 펀치스루 FET 또는 PT-FET로 언급되는 제 2 타입의 장치가 도 8의 단면도로 설명되어 있다. PT-FET(80)는 N+ 소스영역(82) 및 N+ 드레인 영역(83)의 반대의 도전형을 갖는 P- 바디 영역(81)을 포함한다. 그러나, 종래의 MOSFET과는 달리, 게이트(84)는 P형 재료로 도핑되고, 게이트 트렌치들 간의 "메사"의 폭은 좁게 되어 있다. 또한, P- 바디 영역(81)의 도핑은 약하게 되어 있어, 약간의 드레인 전압(VD)에 의해서도 바디 영역을 완전히 공핍시킬 수 있다. 이것은 9b 및 도 9c로부터 명확히 알 수 있는데, 이들 도면에는 각각 VD가 0V, 및 0.1-1.0V인 경우의, 도 8에서 단면 Ⅸ-Ⅸ에서의 도핑 프로파일이 도시되어 있다. 도 9b로부터, 바디 영역(81)의 작은 일부분만이 VD= 0V에서 공핍되지 않은 채로 유지된다는 사실과, 도 9c로부터 도시된 바와 같이 바디 영역은 VD = 0.1-1.0V인 경우 완전히 공핍된다는 사실에 주목해야 한다. 바디 영역이 완전히 공핍되기 때문에, 이 영역은 부유상태가 아니며, 임계전압을 정의하고 안정화시키기 위해 어떠한 외부 바디 바이어스도 요구되지 않는다. P- 바디에 있어서는, 외부적으로 정의된 바디 바이어스를 인가하기 위한 "준-중성(quasi neutral)" 영역이 없다. 이러한 방법으로, 임계전압 드리프트 문제는 회피된다.
또한, PT-FET는 오프상태일 때, 소스와 바디 영역사이의 에너지 장벽의 높이를 증가시켜 그 누설 전류를 최소화하기 위해, 게이트 트렌치들 간의 폭이 좁은 메사에서의 P형 바디 재료 상의 P형 게이트의 효과에 의존한다. 이 게이트는 P- 바디 영역의 공핍에는 크게 기여하지 않고 있다. P- 바디 영역에서 공핍영역의 확장은, 거의 그 전체가 바디 영역과 소스 및 드레인 영역과의 사이의 PN 접합의 작용에 의해 발생한다. 그러나, 도 9d에 도시된 바와 같이, 바디 영역이 작은 레벨의 VD에서 완전히 공핍된다는 사실은 P형 게이트 및 좁은 메사에도 불구하고 DIBL(drain-induced barrier lowering)이 작은 레벨의 VD에서 발생한다는 것을 의미한다. DIBL은 전하 캐리어(charge carrier) 속도에 의해 결정된 최대 한도를 갖는 확산 전류를 발생시킨다. 따라서, 경우에 따라 PT-FET는 수용불가능한 높은 수준의 누설 전류를 생기게 하는 문제점이 있게 된다.
미국 특허출원 제08/415,009호(1995.3.31.출원)에서 PT-FET에 대해 좀더 상세히 기술하고 있다.
본 발명은 MOSFETs(metal-oxide-silicon field-effect transistors)에 관한 것으로, 특히 게이트가 트렌치에 형성되는 파워 MOSFET 타입에 관한 것이다.
도 1은 종래의 트렌치-게이트형 MOSFET의 단면도.
도 2는 종래의 평면상의 이중확산된 수직 MOSFET의 단면도.
도 3a은 단면 Ⅲ-Ⅲ에서 얻어진 도 1의 MOSFET의 일부를 나타내는 도면.
도 3b는 도 1의 MOSFET의 불순물 농도 프로파일을 나타내는 그래프.
도 3c는 도 1의 MOSFET의 에너지 대역을 나타내는 그래프.
도 3d는 제로 드레인 전압에서 도 1의 MOSFET의 전도 대역을 나타내는 그래프.
도 3e는 점진적으로 증가하는 드레인 전압 레벨에서 도 1의 MOSFET의 전도 대역을 나타내는 그래프.
도 4는 소스-바디 단락을 갖는 종래 MOSFET의 개략도.
도 5a 및 도 5b는 각각 평면상의 이중확산된 MOSFET 및 트렌치-게이트형 MOSFET의 단면도로서, 소스-바디 단락이 필요한 영역을 나타내는 도면.
도 6은 축적 모드형 MOSFET의 단면도.
도 7a는 단면 Ⅶ-Ⅶ에서 얻어진 도 6의 MOSFET의 일부를 나타내는 도면.
도 7b는 도 6의 MOSFET의 불순물 농도 프로파일을 나타내는 그래프.
도 7c는 게이트가 구동된 경우와 구동되지 않은 경우의 도 6의 MOSFET의 에너지 대역을 나타내는 그래프.
도 7d는 점진적으로 증가하는 드레인 전압 레벨에서 도 6의 MOSFET의 전도 대역을 나타내는 그래프.
도 8은 펀치스루 MOSFET의 단면도.
도 9a는 단면 Ⅸ-Ⅸ에서 얻어진 도 8의 MOSFET의 일부를 나타내는 도면.
도 9b는 제로의 드레인 전압에서 도 8의 MOSFET의 불순물 농도 프로파일 및 공핍 영역을 나타내는 그래프.
도 9c는 드레인 전압이 작은 경우, 도 8의 MOSFET의 불순물 농도 프로파일 및 공핍 영역을 나타내는 그래프.
도 9d는 점진적으로 증가하는 드레인 전압 레벨에서 도 8의 MOSFET의 전도 대역을 나타내는 그래프.
도 10은 본 발명에 따른 긴 채널 MOSFET의 3차원 단면도.
도 11은 도 10에 도시된 MOSFET의 하나의 셀의 상세한 단면도.
본 발명의 MOSFET은 제 1 도전형의 소스 영역 및 드레인 영역과, 이들 사이에 개재되어 있는 제 2 도전형의 바디 영역을 포함하는 수직의 트렌치-게이트형 장치이다. 게이트는 트렌치 내에 형성되고, 소스 영역 및 바디 영역은 게이트 트렌치들 사이의 "메사"에 형성된다.
바디 영역의 도핑 농도 및 프로파일과, 수직 치수(즉, 소스-바디 접합과 드레인-바디 접합간의 거리)는, 게이트 효과가 없는 상태에서 바디 영역이 정상적인 레벨의 소스-드레인 전압(VDS), 및 바람직한 실시예에서 접합 애벌란시 항복이 장치 내에서 발생하게 하는 VDS보다 작은 임의의 전압에서 완전히 공핍되지 않도록 설정된다.
또한, 게이트는 제 1 도전형의 재료로 도핑된다. 바디의 도핑 농도 및 프로파일과, 바디 영역의 수평 치수(즉, 메사의 폭)는, 게이트가 소스와 동일한 전위에서 바이어스되는 경우 바디 영역이 소스-바디 접합 및 드레인-바디 접합과 게이트와의 결합된 작용에 인해 공핍되도록 설정된다(이러한 목적을 위한 "소스"는 N-채널 MOSFET에서 소스/드레인 단자 중 좀더 음극인 것으로서, P-채널 MOSFET에서는 소스/드레인 단자 중 좀더 양극인 것으로서 정의된다).
본 발명의 MOSFET은 일반적으로 ACCUFET 또는 PT-FET 중의 어느 하나의 누설 전류보다 낮은 오프상태 누설 전류를 갖고, 정의된 게이트 전위가 인가되지 않았을 때 통상 디폴트로 "오프"상태에 있는 장치이다. 게이트의 작용이 없는 경우, MOSFET은 "오프"상태의 오픈 베이스 바이폴라 트랜지스터(open base bipolar transistor)처럼 행동한다. 한편, 바디 영역은 게이트의 영향 하에 있는 경우 공핍되기 때문에, 본 발명의 MOSFET은 어떠한 소스-바디 단락도 요구하지 않고, 따라서 이것이 필요한 경우와 비교하여 보다 큰 셀 패킹 밀도로 제조될 수 있다.
본 발명에 따른 MOSFET(100)의 3차원 단면도가 도 10에 도시되어 있다. MOSFET(100)은 N 내지 N+ 에피택시얼(epi)층(102)을 포함하는 농도 짙게 도핑된 N++ 기판(101)에서 형성된다. MOSFET(100)은 기판(101)의 최상면으로부터 아래쪽으로 연장되고 평행한 스트라이프 형상의 패턴으로 배열되는 일련의 트렌치(104) 내에 형성된 게이트(103)를 포함한다. 게이트(103)의 다양한 아암(arm)은 전기적으로 서로 연결된다. 게이트(103)의 각각의 아암은 N형 재료로 도핑된 폴리실리콘으로 형성되고, 산화층(105)에 의해 기판(101)의 반도체 재료로부터 분리된다. MOSFET(100)은 활성 MOSFET 셀(100A,100B,100C)을 위한 항복 보호를 제공하는 다이오드 셀(100D)(후술됨)과 함께 세 개의 활성 MOSFET 셀(100A-100C)을 포함한다.
활성 MOSFET 셀(100A-100C) 각각은 N+ 소스 영역(106) 및 P- 바디 영역(107)을 포함한다. 셀의 N+ 소스 영역은 종래의 방식으로 서로 전기적으로 연결되어 있는데, 이것은 셀의 P- 바디 영역에서도 동일하다. 기판(101)과 함께 에피택시얼 층(102)은 드레인 영역(108)을 형성한다. MOSFET(100)은 긴 채널 MOSFET인데, 이것은 일반적으로 P- 바디 영역이 그 폭(X)보다 큰 길이(Y)를 갖는다는 것을 의미한다.
금속 접촉 수단(도시되지 않음)에 의해 N+ 소스 영역(106)으로의 전기적인 접촉이 이루어진다. 접촉은 마스크를 이용하여 형성되거나, 또는 바람직하게는 자기정합 접촉 공정을 이용하여 형성될 수 있는데, 이 자기정합 접촉공정에서 접촉 에칭시의 게이트 보호는 포토레지스트가 아니라 상층을 이루는 두꺼운 산화물층 또는 질화물층에 의해 이루어 진다.
도 11은 N+ 소스 영역(106)과 P- 바디 영역(107) 사이의 PN 접합부, 및 드레인 영역(108)과 P- 바디 영역(107) 사이의 PN 접합부를 둘러싼 공핍 영역을 나타내는, 활성 셀(100B)의 상세한 도면을 도시하고 있다. 도시되어 있는 바와 같이, P- 바디 영역(107)의 길이(Y)는, 이들 두 개 PN 접합들 만에 의해 생성된 공핍 영역이 P- 바디 영역(107) 전체를 차지하지 않도록 설정된다.
그러나, P- 바디 영역(107)의 폭(X)(도 11에 도시된 게이트(103)의 인접한 아암들 사이의 "메사"의 폭)은 N-도핑된 폴리실리콘으로 형성되는 게이트(103)의 효과가 상기 PN 접합부들의 효과에 추가되는 경우 효과적으로 P- 바디 영역(107)의 전체를 공핍시킬 정도로 충분히 좁다.
다이오드 셀(100D)은 본 명세서에서 참조문헌으로 포함되는 미국 특허출원 제08/459,555호(1995.6.2.출원)에 기술되어 있다. 다이오드 셀(100D)은 P+ 접촉 영역(109) 및 깊은 P+ 영역(110)을 포함한다. 깊은 P+ 영역(110)과 에피택시얼 층(102)사이의 PN 접합부는 활성 셀(100A-100C)의 채널과 평행하게 연결되는 다이오드(D1)를 형성한다. 깊은 P+ 영역(110)(다이오드(D2))은 여러 가지 기능을 지원할 수 있다. 그것은 전계 강도를 제한하여 트렌치(32) 코너 근처의 캐리어 형성을 제한할 수 있고, 따라서 활성셀(100A-100C)에서의 깊은 중앙 확산영역의 필요성을 제거할 수 있다. 또한, 깊은 P+ 영역은 드레인 전압을 클램핑하여 산화층(105)에 과잉의 전계에 기인하는 과부하가 걸리는 것을 방지하고, 활성 셀(100A-100C)에서 접합부에서의 애벌란시 항복이 발생하는 것을 방지한다. 다이오드(D1)의 항복 전압은 깊은 P+ 영역(110)내의 도핑 농도를 적절하게 조정함으로써 설정된다. 바람직하게는, 다이오드 셀은 MOSFET(100)의 셀 전체를 통해 특정 주기로 반복되어 N개의 활성 셀 마다 하나씩의 다이오드 셀이 존재하게 된다.
바디 도핑 농도를 위한 소정의 최소 기준을 만족시킴으로써 MOSFET(100)에서의 펀치스루가 회피된다. MOSFET(100)의 바디 영역(107)과 드레인 영역(108) 사이에 형성된 두 개의 측면을 갖는 접합부에서, 단위 영역당 전하는 다음과 같다:
두 개 영역에서 균일한 도핑을 가정하면, 접합부에서의 피크 전계는 다음과 같다.
접합부의 각각의 측면에서의 전압 강하를 고려하면,
상기 수학식 3 및 수학식 4를 더하면 다음과 같은 전체 전압이 구해진다.
상기 수학식 5에서 Q'D= QD/A이고, 드레인 공핍 영역을 제거하기 위해 수학식 1로부터 XDn을 치환하면 다음과 같은 식이 얻어진다.
상기 수학식 6은 소망의 전압(Vj)과 기본폭(채널 길이)의 함수로서의 2차 방정식을 이용하여, 펀치스루를 피하기 위한 최소 바디 전하가 (대략적으로) 구해질 수 있음을 의미한다. 채널을 길게 하면 바디 전하를 증가시킬 수 있는 반면, 바람직하지 않은 온-저항의 상승이 생기고, 따라서 실제의 장치에서 XDp는 0.5 내지 1.5㎛의 범위로 제한된다. 소정의 드레인 도핑(ND)(예를 들어, 1×1017과 2×1019cm-3사이)에서, 보호 다이오드(D1)의 항복전압은 그 애노드 농도(즉, 깊은 P+ 영역(110)의 불순물 농도)를 조정함으로써 활성 셀(100A-100C)의 펀치스루 전압 보다 약간 낮게 설정되어야 한다.
바디 영역(107)이 0V의 게이트-소스 전압에서 완전히 공핍되는 것을 보장하기 위해, 하나의 메사를 둘러싼 두 개의 트렌치형 게이트의 각각은 바디 영역 내의 전하의 각 50%를 공핍시켜야 한다. 바디 영역에서 전체 전하(Q'D) 및 깊이(XDp)라는 가정하에, 바디 영역 내의 평균 농도는 다음과 같다.
이때, 하나의 게이트로부터의 횡방향 분포 및 횡방향의 전하 공핍은 다음과 같다.
상기 게이트로부터의 횡방향으로(Y 방향으로) 확장되는 공핍 영역은 다음과같은 경우 완전히 공핍된다:
바람직하게는, 메사폭이 트렌치폭 보다 작은 경우, 셀의 기하학적 형상으로서 "스트라이프" 형상이 사용되고, 메사폭이 트렌치폭 보다 큰 경우, 셀의 기하학적 형상으로서 밀폐형이 사용된다.
미국 특허출원 제08/415,009호에 개시된 펀치스루 FET에서, 소스-바디 접합부에서의 에너지 장벽은 메사의 중심근방에서 낮게 되는 점을 갖는 반면, 본 발명의 MOSFET에서의 에너지 장벽은 트렌치의 벽 근방(즉, 게이트 산화물과 실리콘의 경계 부분)에서 낮게 되는 점을 갖는다. 따라서, 펀치스루 FET에서의 전류 누설은 메사의 중심 근방에서 먼저 발생하는 반면, 본 발명의 MOSFET에서의 전류 누설은 트렌치의 벽 근방에서 먼저 발생한다.
본 발명의 원리는 상기에서 언급한 미국 특허출원 제08/459,555호에 개시된 "N중의 1"형 다이오드 클램프와 같은 다른 특징들과 결합될 수 있다. 또한, 본 발명의 MOSFET은 소스 및 드레인이 상호교환가능한 경우, 적절한 범위의 게이트 전압이 제어회로에 의해 유지되는 한, 양방향 전류 차단을 위해 사용될 수 있다. 본 명세서에서 참조문헌으로 포함되는 미국 특허출원 제08/460,336호(1995.6.2.출원)에 기술된 양방향 다이오드 클램프 또한 본 발명에 적용가능하다.
상기한 실시예는 설명을 위한 것이고 이에 제한되지 않는다. 본 발명의 원리에 따른 다수의 추가적인 실시예가 당업자에게 명백할 것이다. 본 발명의 광범위한 범주는 첨부된 청구범위에 의해서만 제한된다.
Claims (6)
- 반도체 기판;트렌치에 위치한 게이트로서, 상기 트렌치가 최상면으로부터 상기 기판 내로 연장되고 제 1 도전형의 재료로 도핑되는 게이트;상기 최상면에 인접한 제 1 도전형의 소스 영역;상기 소스 영역 아래에 있고, 상기 소스 영역과 함께 소스-바디 접합부를 형성하는 상기 제 1 도전형과 반대의 제 2 도전형의 바디 영역; 및상기 바디 영역 아래에 있고, 상기 바디 영역과 함께 드레인-바디 접합부를 형성하는 제 1 도전형의 드레인 영역으로 이루어지고,상기 바디 영역의 도핑 농도 및 프로파일과, 상기 소스-바디 접합부와 상기 드레인-바디 접합부 사이의 거리는, MOSFET에 인가되는 소스-드레인 전압의 정상적인 레벨에서 상기 소스-바디 접합부 및 상기 드레인-바디 접합부의 결합효과는 상기 바디 영역이 공핍되도록 하기에 불충분한 반면에 상기 게이트가 상기 소스 영역에서의 전압과 동일한 전압으로 바이어스되는 경우, 상기 소스-바디 접합부, 상기 드레인-바디 접합부 및 상기 게이트의 결합 효과는 상기 바디 영역이 대체로 공핍되도록 하기에 충분하도록 설정되어 있는 것을 특징으로 하는 트렌치-게이트형 파워 MOSFET.
- 제 1 항에 있어서,상기 소스-바디 접합부와 상기 드레인-바디 접합부 사이에서 측정된 상기 바디 영역의 길이는 상기 길이 방향에 대해 수직인 방향으로 측정된 상기 바디 영역의 폭 보다 긴 것을 특징으로 하는 트렌치-게이트형 파워 MOSFET.
- 제 1 항에 있어서,상기 바디 영역은 메사 내에 형성되고, 상기 메사는 상기 트렌치와 제 2 트렌치 사이에 형성되며, 상기 제 2 트렌치는 상기 트렌치로부터 상기 메사의 반대측에 위치하는 것을 특징으로 하는 트렌치-게이트형 파워 MOSFET.
- 제 1 항에 있어서,상기 기판은 에피택시얼층을 포함하고, 상기 트렌치는 상기 에피택시얼층으로 연장되어 있는 것을 특징으로 하는 트렌치-게이트형 파워 MOSFET.
- 제 1 항에 있어서,북수 개의 상기 트렌치들을 구비하고, 상기 트렌치들은 평행한 스트라이프 형상의 패턴으로 배열되어 있는 것을 특징으로 하는 트렌치-게이트형 파워 MOSFET.
- 제 1 항에 있어서,상기 트렌치는 폴리실리콘으로 이루어져 있는 것을 특징으로 하는 트렌치-게이트형 파워 MOSFET.
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| US6320222B1 (en) * | 1998-09-01 | 2001-11-20 | Micron Technology, Inc. | Structure and method for reducing threshold voltage variations due to dopant fluctuations |
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| GB9820904D0 (en) * | 1998-09-26 | 1998-11-18 | Koninkl Philips Electronics Nv | Bi-directional semiconductor switch and switch circuit for battery-powered equipment |
| US6855983B1 (en) * | 1998-11-10 | 2005-02-15 | Toyota Jidosha Kabushiki Kaisha | Semiconductor device having reduced on resistance |
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| US6777745B2 (en) * | 2001-06-14 | 2004-08-17 | General Semiconductor, Inc. | Symmetric trench MOSFET device and method of making same |
| US20060170053A1 (en) * | 2003-05-09 | 2006-08-03 | Yee-Chia Yeo | Accumulation mode multiple gate transistor |
| JP3744513B2 (ja) * | 2003-05-30 | 2006-02-15 | トヨタ自動車株式会社 | ダイオード |
| KR100616159B1 (ko) * | 2005-06-29 | 2006-08-28 | 주식회사 한국오도텍 | 비닐팩 방향제 및 그 제조방법 |
| US9054183B2 (en) * | 2012-07-13 | 2015-06-09 | United Silicon Carbide, Inc. | Trenched and implanted accumulation mode metal-oxide-semiconductor field-effect transistor |
| US9696736B2 (en) | 2013-03-15 | 2017-07-04 | Fairchild Semiconductor Corporation | Two-terminal current limiter and apparatus thereof |
| US9679890B2 (en) | 2013-08-09 | 2017-06-13 | Fairchild Semiconductor Corporation | Junction-less insulated gate current limiter device |
| US9735147B2 (en) * | 2014-09-15 | 2017-08-15 | Fairchild Semiconductor Corporation | Fast and stable ultra low drop-out (LDO) voltage clamp device |
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|---|---|---|---|---|
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