JP6478316B2 - トレンチゲート構造を備えた半導体装置およびその製造方法 - Google Patents

トレンチゲート構造を備えた半導体装置およびその製造方法 Download PDF

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    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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Description

本発明は、トレンチゲート構造を備えた半導体装置およびその製造方法に関する。
特許文献１には、トレンチが形成された半導体基板と、トレンチに埋め込まれたゲートと、半導体基板の表面部に形成されたソース領域と、ソース領域の下方に形成されたボディ領域と、ボディ領域の下方に形成されたドレイン領域とを含むトレンチゲート型パワーＭＯＳＦＥＴが開示されている。
特表２０００−５１１３５３号公報
本発明の主たる目的は、トレンチゲート構造における温度上昇を抑制でき、優れた信頼性を有する半導体装置およびその製造方法を提供することである。
本発明の他の目的は、複雑な構造を回避でき、低抵抗化を図ることができる半導体装置およびその製造方法を提供することである。
上記目的を達成するための半導体装置は、ゲートトレンチが形成された半導体層と、前記ゲートトレンチの内面に沿って形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記ゲートトレンチに埋設され、中間絶縁膜を挟んで上下に分離された下部電極および上部電極を有するゲート電極と、前記上部電極および前記中間絶縁膜を貫通して、前記下部電極に至るように前記ゲートトレンチ内に形成され、前記下部電極と前記上部電極とを電気的に接続するゲートコンタクトとを含む。
以下、「貫通」とは、ある構成要素が、貫通対象物の中を貫いて反対側に抜けることを意味する他、ある構成要素が、貫通対象物の一部が除去された部分を介して他の構成要素に至ることを意味することとする。
この構成によれば、ゲートトレンチにゲート電極が埋設されたトレンチゲート構造が形成されている。加えて、ゲート電極は、中間絶縁膜を挟んで上下に分離された下部電極および上部電極を含むスプリットゲート構造を有している。
スプリットゲート構造における下部電極および上部電極の接続法の一例として、下部電極および上部電極のそれぞれをゲートトレンチの端部まで引き回して接続させる方式がある。この場合、たとえば、下部電極および上部電極のそれぞれは、中間絶縁膜により電気的に分離された状態を保ちながら、ゲートトレンチの形成方向に沿って、当該ゲートトレンチの端部まで延びるように形成される。
ゲートトレンチの端部には、下部電極のみに接続される下部電極用のコンタクトと、上部電極のみに接続される上部電極用のコンタクトとが形成される。下部電極用のコンタクトおよび上部電極用のコンタクトは、ゲートトレンチの開口側に露出するように形成される。下部電極用のコンタクトおよび上部電極用のコンタクトは、ゲートトレンチ外に形成された電極膜等によって接続される。これにより、下部電極および上部電極は、ゲートトレンチ外の領域で電気的に接続（短絡）される。
しかしながら、このような構成では、ゲートトレンチ内において下部電極と上部電極とが中間絶縁膜により隔てられている。そのため、下部電極で発生した熱を直接上部電極に伝えてゲートトレンチ外に放散させることができない。加えて、下部電極および上部電極の接続部分は、熱の発生源から離れているため、効率的に熱を放散させることができない。そのため、ゲートトレンチ内に熱が籠り易く、信頼性上好ましいとは言えない。したがって、トレンチゲート構造の信頼性、ひいては半導体装置の信頼性を向上させるためには、ゲートトレンチ内の温度上昇を抑制する必要がある。
また、下部電極および上部電極のそれぞれをゲートトレンチの端部まで引き回す構成では、装置の構造が複雑になるだけでなく、下部電極および上部電極の配線長の増加に伴って抵抗値も増加する。また、ゲートトレンチ内の温度上昇に伴って下部電極および上部電極の抵抗値が増加し易くなる。その結果、低抵抗化の妨げになる。
これに対して、本発明の構成によれば、ゲートコンタクトが、上部電極および中間絶縁膜を貫通して下部電極に至るように、ゲートトレンチ内に形成されている。ゲートコンタクトは、ゲートトレンチ内において、下部電極と上部電極とを電気的に接続（短絡）している。しかも、ゲートコンタクトが熱の発生源の近くに形成されているので、当該ゲートコンタクトを放熱材として機能させることができる。
これにより、下部電極で発生した熱を、ゲートコンタクトを介してゲートトレンチ外に放散させることができるので、ゲートトレンチ内における温度上昇を抑制できる。また、本発明の半導体装置を車載用のパワー系スイッチング素子として採用する場合、前記温度上昇の抑制効果によって、優れたダイナミッククランプ耐量を実現できる。よって、本発明の構成によれば、優れた信頼性を有する半導体装置を提供できる。
また、本発明の構成によれば、ゲートコンタクトにより、下部電極および上部電極の電気的接続（短絡）が達成されるので、前述のように、下部電極および上部電極のそれぞれをゲートトレンチの端部まで引き回す必要がない。これにより、装置の構造が複雑になることを回避できる。さらに、下部電極および上部電極の引き回しに伴う抵抗値の増加を防止できる。また、ゲートトレンチ内の温度上昇を抑制できるので、当該温度上昇に伴う下部電極および上部電極の抵抗値の増加も抑制できる。その結果、半導体装置の低抵抗化を図ることができる。
このような効果と同様の効果を奏する半導体装置は、半導体層にゲートトレンチを形成する工程と、前記ゲートトレンチの内面に沿ってゲート絶縁膜を形成する工程と、前記ゲートトレンチの深さ方向途中部まで導電材料を埋設して下部電極を形成する工程と、前記下部電極を絶縁膜で被覆することにより中間絶縁膜を形成する工程と、前記中間絶縁膜上から前記ゲートトレンチを埋め戻すように導電材料を埋設して上部電極を形成する工程と、前記上部電極および前記中間絶縁膜を貫通して前記下部電極に至り、前記下部電極と前記上部電極とを電気的に接続するゲートコンタクトを形成する工程とを含む半導体装置の製造方法を実行することにより製造できる。
前記半導体装置において、前記ゲートコンタクトは、前記ゲートトレンチの長手方向に沿って形成されていることが好ましい。
この構成によれば、ゲートコンタクトが、ゲートトレンチに沿って形成されているので、当該ゲートコンタクトが放熱材として機能する面積を効果的に拡大できる。その結果、ゲートコンタクトによる放熱性を効果的に向上できる。
このような効果と同様の効果を奏する半導体装置は、前記半導体装置の製造方法において、前記ゲートコンタクトを、前記ゲートトレンチの長手方向に沿って形成することにより製造できる。
前記半導体装置において、前記ゲートコンタクトは、前記下部電極の上端部および前記中間絶縁膜に接する底部を有していてもよい。また、前記半導体装置において、前記ゲートコンタクトは、前記下部電極の上端部に接する底部と、前記中間絶縁膜に接する側部とを有していてもよい。ゲートコンタクトの底部を中間絶縁膜よりも下方の深さに位置させることにより、上部電極と下部電極とを良好に電気的に接続（短絡）できる。これらの構成において、前記上部電極は、前記下部電極側に向けて延び、前記中間絶縁膜を挟んで前記下部電極の側部と対向する下端部を有していてもよい。
前記半導体装置において、前記半導体層の表面部に形成された第２導電型のボディ領域と、前記ボディ領域内に形成された第１導電型領域とを含み、前記ゲート絶縁膜は、前記下部電極と接する厚膜部と、前記厚膜部よりも小さい厚さを有し、前記上部電極と前記ボディ領域との間に介在する薄膜部とを含むことが好ましい。
この構成によれば、下部電極は、ゲート絶縁膜の厚膜部を挟んで半導体層と対向しているので、ゲート電極下部の容量成分を低減できる。また、上部電極は、ゲート絶縁膜の薄膜部を挟んでボディ領域と対向している。これにより、チャネルの制御性を向上できる。その結果、半導体装置のスイッチング応答速度を効果的に向上させることができる。
ここで、第１導電型層を有する半導体層が形成され、第１導電型領域がソース領域を含む場合、ＶＤＭＩＳ（Vertical Double Diffused Metal-Insulator-Semiconductor Field-Effect Transistor）を有する半導体装置を提供できる。一方、第２導電型層を有する半導体層が形成され、第１導電型領域がエミッタ領域を含む場合、ＩＧＢＴ（Insulated Gate Bipolar Transistor）を有する半導体装置を提供できる。むろん、第１導電型層をおよび第２導電型層の双方を有する半導体層が形成され、ＶＤＭＩＳおよびＩＧＢＴの両方の特性を有する半導体装置を形成してもよい。
このような効果と同様の効果を奏する半導体装置は、前記半導体装置の製造方法において、前記中間絶縁膜を形成する工程に先立って、前記ゲートトレンチの深さ方向途中部まで前記ゲート絶縁膜を選択的に除去することにより、前記下部電極と接する前記ゲート絶縁膜を厚膜部として残存させる工程を含み、前記中間絶縁膜を形成する工程は、前記ゲート絶縁膜が除去された前記ゲートトレンチの内面に沿って前記厚膜部よりも小さい厚さを有する前記絶縁膜を形成して、前記ゲート絶縁膜としての薄膜部を形成する工程を含み、前記半導体層の表面部に第２導電型の不純物を注入して、前記ゲート絶縁膜の前記薄膜部を挟んで前記上部電極と対向するボディ領域を形成する工程と、前記ボディ領域における前記半導体層の表面部に第１導電型の不純物を注入して、第１導電型領域を形成する工程とを実行することにより製造できる。
前記半導体装置において、前記ゲート絶縁膜の前記薄膜部は、前記ゲート絶縁膜の前記厚膜部に対して、１０分の１以下の厚さを有していることが好ましい。
前記半導体装置において、前記第１導電型領域を貫通して前記ボディ領域に至るように形成された第１導電型領域用コンタクトを含んでいてもよい。
この構成によれば、第１導電型領域用コンタクトは、前述のゲートコンタクトと同様に、放熱材としての機能も有している。これにより、半導体層に生じた熱は、第１導電型領域用コンタクトを介して半導体層外に放散される。その結果、半導体装置全体の放熱性が向上する。また、第１導電型領域用コンタクトが半導体層上に形成される場合に比して、ゲート電極のより一層近くに、第１導電型領域用コンタクトが形成され得る。これにより、チャネルの制御性がより一層向上する。
このような効果と同様の効果を奏する半導体装置は、前記半導体装置の製造方法において、前記第１導電型領域を貫通して前記ボディ領域に至る第１導電型領域用コンタクトを形成する工程を実行することにより製造できる。
前記半導体装置において、前記第１導電型領域用コンタクトは、前記ゲートコンタクトの底部よりも浅い位置に底部を有していてもよい。前記半導体装置において、前記第１導電型領域用コンタクトは、前記ゲートトレンチの長手方向に沿って形成されていることが好ましい。この構成によれば、第１導電型領域用コンタクトが、ゲートトレンチに沿って形成されているので、当該第１導電型領域用コンタクトが放熱材として機能する面積をより一層拡大できる。その結果、当該第１導電型領域用コンタクトによる放熱性をより一層向上できる。
前記半導体装置において、前記第１導電型領域用コンタクトは、タングステンを含むことが好ましい。この構成によれば、優れた熱伝導性を有するタングステンによって、優れた放熱性を有する第１導電型領域用コンタクトが実現される。
このような効果と同様の効果を奏する半導体装置は、前記半導体装置の製造方法において、タングステンを含む前記第１導電型領域用コンタクトを形成することにより製造できる。
前記半導体装置において、前記半導体層上に形成された層間絶縁膜を含み、前記ゲートコンタクトは、前記層間絶縁膜を貫通して形成されていることが好ましい。この構成によれば、ゲートコンタクトが放熱材として機能する面積がより一層拡大する。その結果、ゲートコンタクトの放熱性がより一層向上する。
このような効果と同様の効果を奏する半導体装置は、前記半導体装置の製造方法において、前記上部電極を形成する工程の後、前記ゲートコンタクトを形成する工程に先立って、前記半導体層を覆う層間絶縁膜を形成する工程を含み、前記ゲートコンタクトが、前記層間絶縁膜、前記上部電極、および前記中間絶縁膜を順に貫通して前記下部電極に至るように形成されることにより製造できる。
前記半導体装置において、前記ゲートコンタクトは、タングステンを含むことが好ましい。この構成によれば、優れた熱伝導性を有するタングステンによって、優れた放熱性を有するゲートコンタクトが実現される。
このような効果と同様の効果を奏する半導体装置は、前記半導体装置の製造方法において、タングステンを含む前記ゲートコンタクトが形成されることにより製造できる。
前記半導体装置において、前記半導体層は、ＤＴＩ（Deep Trench Isolation）構造によって電気的に分離された素子領域を含み、前記ＤＴＩ構造は、前記半導体層に形成されたＤＴＩ用トレンチの内面に沿って形成されたＤＴＩ用絶縁膜と、前記ＤＴＩ用絶縁膜を介して前記ＤＴＩ用トレンチに埋設され、ＤＴＩ用中間絶縁膜を挟んで上下に分離されたＤＴＩ用下部電極およびＤＴＩ用上部電極を有するＤＴＩ用電極と、前記ＤＴＩ用上部電極および前記ＤＴＩ用中間絶縁膜を貫通して、前記ＤＴＩ用下部電極に至るように前記ＤＴＩ用トレンチ内に形成され、前記ＤＴＩ用下部電極と前記ＤＴＩ用上部電極とを電気的に接続するＤＴＩ用コンタクトとを含んでいてもよい。
この構成によれば、ＤＴＩ構造は、ＤＴＩ用中間絶縁膜を挟んで上下に分離されたＤＴＩ用下部電極およびＤＴＩ用上部電極を含むスプリット構造を有している。ＤＴＩ構造によって、素子領域が他の領域から電気的に分離される。また、ＤＴＩ構造によれば、ＤＴＩ用コンタクトが、前述のゲートコンタクトと同様に、放熱材としての機能も有している。したがって、素子領域や半導体層で生じた熱は、ＤＴＩ構造によって半導体層外に放散させられる。しかも、このようなＤＴＩ構造は、トレンチゲート構造（スプリットゲート構造）と同一の工程で形成され得る。そのため、ＤＴＩ構造を形成するためだけに、製造工程が増加することがない。前記ＤＴＩ用コンタクトには、グランド電位が印加されていることが好ましい。
前記素子領域は、第１導電型のＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field-Effect Transistor）と、第２導電型のＭＩＳＦＥＴとを有するＣＭＩＳ（Complementary MIS）領域を含んでいてもよい。
この構成によれば、コントロール部としてのＣＭＩＳ領域と、パワー部としてのＶＤＭＩＳ領域が一体的に形成されたＩＰＭ（Intelligent Power Module）構造を有する半導体装置を提供できる。
図１は、本発明の第１実施形態に係る半導体装置の模式的な平面図である。 図２は、図１に示すＶＤＭＩＳ領域の破線に囲まれた領域の斜視断面図であり、半導体層上に形成された構成を取り除いて、当該半導体層の構造を示す斜視断面図である。 図３は、図２に示すIII-III線に沿う断面図である。 図４は、図３に示すトレンチゲート構造周辺の拡大断面図である。 図５は、図１に示すＣＭＩＳ領域を説明するための模式的な断面図であり、図１に示すV-V線に沿う断面図である。 図６Ａは、図１に示す半導体装置に係るＶＤＭＩＳ領域の製造工程の一例を説明するためのフローチャートである。 図６Ｂは、図１に示す半導体装置に係るＣＭＩＳ領域の製造工程の一例を説明するためのフローチャートである。 図７Ａは、図１に示す半導体装置に係るＶＤＭＩＳ領域の製造工程の一例を説明するための断面図であり、図３に対応する断面図である。 図７Ｂは、図７Ａの次の工程を示す断面図である。 図７Ｃは、図７Ｂの次の工程を示す断面図である。 図７Ｄは、図７Ｃの次の工程を示す断面図である。 図７Ｅは、図７Ｄの次の工程を示す断面図である。 図７Ｆは、図７Ｅの次の工程を示す断面図である。 図７Ｇは、図７Ｆの次の工程を示す断面図である。 図７Ｈは、図７Ｇの次の工程を示す断面図である。 図７Ｉは、図７Ｈの次の工程を示す断面図である。 図７Ｊは、図７Ｉの次の工程を示す断面図である。 図７Ｋは、図７Ｊの次の工程を示す断面図である。 図７Ｌは、図７Ｋの次の工程を示す断面図である。 図７Ｍは、図７Ｌの次の工程を示す断面図である。 図７Ｎは、図７Ｍの次の工程を示す断面図である。 図７Ｏは、図７Ｎの次の工程を示す断面図である。 図７Ｐは、図７Ｏの次の工程を示す断面図である。 図７Ｑは、図７Ｐの次の工程を示す断面図である。 図７Ｒは、図７Ｑの次の工程を示す断面図である。 図７Ｓは、図７Ｒの次の工程を示す断面図である。 図７Ｔは、図７Ｓの次の工程を示す断面図である。 図７Ｕは、図７Ｔの次の工程を示す断面図である。 図７Ｖは、図７Ｕの次の工程を示す断面図である。 図７Ｗは、図７Ｖの次の工程を示す断面図である。 図８Ａは、図１に示す半導体装置に係るＣＭＩＳ領域の製造工程の一例を説明するための断面図であり、図５に対応する断面図である。 図８Ｂは、図８Ａの次の工程を示す断面図である。 図８Ｃは、図８Ｂの次の工程を示す断面図である。 図８Ｄは、図８Ｃの次の工程を示す断面図である。 図８Ｅは、図８Ｄの次の工程を示す断面図である。 図８Ｆは、図８Ｅの次の工程を示す断面図である。 図８Ｇは、図８Ｆの次の工程を示す断面図である。 図８Ｈは、図８Ｇの次の工程を示す断面図である。 図８Ｉは、図８Ｈの次の工程を示す断面図である。 図８Ｊは、図８Ｉの次の工程を示す断面図である。 図８Ｋは、図８Ｊの次の工程を示す断面図である。 図８Ｌは、図８Ｋの次の工程を示す断面図である。 図８Ｍは、図８Ｌの次の工程を示す断面図である。 図８Ｎは、図８Ｍの次の工程を示す断面図である。 図８Ｏは、図８Ｎの次の工程を示す断面図である。 図８Ｐは、図８Ｏの次の工程を示す断面図である。 図８Ｑは、図８Ｐの次の工程を示す断面図である。 図８Ｒは、図８Ｑの次の工程を示す断面図である。 図８Ｓは、図８Ｒの次の工程を示す断面図である。 図８Ｔは、図８Ｓの次の工程を示す断面図である。 図８Ｕは、図８Ｔの次の工程を示す断面図である。 図８Ｖは、図８Ｕの次の工程を示す断面図である。 図８Ｗは、図８Ｖの次の工程を示す断面図である。 図９は、本発明の第２実施形態に係る半導体装置の模式的な断面図である。 図１０は、本発明の第３実施形態に係る半導体装置のトレンチゲート構造を示す拡大断面図である。 図１１は、第１変形例に係る半導体装置の模式的な斜視断面図である。 図１２は、第２変形例に係る半導体装置の模式的な斜視断面図である。 図１３は、第３変形例に係る半導体装置のトレンチゲート構造を示す模式的な拡大断面図である。 図１４は、第４変形例に係る半導体装置のトレンチゲート構造を示す模式的な拡大断面図である。 図１５は、本発明および変形例に係る半導体装置が搭載される半導体パッケージの一例を示す上面斜視図である。 図１６は、図１５に示す半導体パッケージの内部構造を示す平面図である。 図１７は、図１６に示すXVII-XVII線に沿う断面図である。 図１８は、本発明および変形例に係る各半導体装置が搭載される半導体パッケージの他の例を示す上面斜視図である。 図１９は、図１８に示す半導体パッケージの下面斜視図である。 図２０は、図１８に示す半導体パッケージの内部構造を示す平面図である。 図２１は、図２０に示すXXI-XXI線に沿う断面図である。
以下では、本発明の実施形態を、添付図面を参照して詳細に説明する。
＜第１実施形態＞
図１は、本発明の第１実施形態に係る半導体装置１の模式的な平面図である。
半導体装置１は、平面視四角形状に形成された微小な半導体チップであり、ＶＤＭＩＳ（Vertical Double Diffused Metal-Insulator-Semiconductor Field-Effect Transistor）を有するＶＤＭＩＳ領域２と、ＣＭＩＳ（Complementary MIS）を有するＣＭＩＳ領域３と、コンデンサや抵抗等の受動素子を有する受動素子領域４とを含む。ＶＤＭＩＳ領域２は、パワー部として形成されている。一方、ＣＭＩＳ領域３は、コントロール部として形成されている。これによって、半導体装置１は、ＩＰＭ（Intelligent Power Module）構造を有している。
ＶＤＭＩＳ領域２の最上層には、たとえばボンディングワイヤ等が接続されるソースパッド６が選択的に設けられている（図１の破線部参照）。本実施形態では、ＶＤＭＩＳ領域２の端部にソースパッドが設けられている例を示している。
ＣＭＩＳ領域３および受動素子領域４のそれぞれは、ＶＤＭＩＳ領域２から間隔を空けて形成されており、平面視四角環状のＤＴＩ（Deep Trench Isolation）構造５に取り囲まれている（クロスハッチング部参照）。ＣＭＩＳ領域３および受動素子領域４のそれぞれは、ＤＴＩ構造５により、ＶＤＭＩＳ領域２から電気的に分離されている。
以下、図２〜図４を参照して、ＶＤＭＩＳ領域２の構成について説明した後、図５を参照して、ＣＭＩＳ領域３の構成について説明する。なお、受動素子領域４の構成については、説明を省略する。
＜ＶＤＭＩＳ領域２＞
図２は、図１に示すＶＤＭＩＳ領域２の破線に囲まれた領域Ｄの斜視断面図である。図３は、図２に示すIII-III線に沿う断面図である。図２では、半導体層１０上に形成された構成を選択的に取り除いて、当該半導体層１０の構造を示している。
半導体装置１は、本発明の半導体層の一例としての半導体層１０を含む。半導体層１０は、ｎ＋型の半導体基板１１と、半導体基板１１上に形成されたｎ−型のエピタキシャル層１２とを含む。半導体基板１１は、たとえば１．０×１０１８ｃｍ−３〜１．０×１０２０ｃｍ−３（本実施形態では、２．０×１０１９ｃｍ−３）の不純物濃度を有している。エピタキシャル層１２は、たとえば１．０×１０１５ｃｍ−３〜１．０×１０１７ｃｍ−３（本実施形態では、１．０×１０１６ｃｍ−３）の不純物濃度を有している。ｎ型の不純物は、たとえば、Ｎ（窒素），Ａｓ（砒素），Ｐ（リン）等である（以下、同じ）。
エピタキシャル層１２には、ＶＤＭＩＳを構成する複数の単位セル１３が形成されている。本実施形態では、複数の単位セル１３がストライプ状に形成されている例を示している。以下、単位セル１３の構成について具体的に説明する。
エピタキシャル層１２には、単位セル１３の一部を構成するゲートトレンチ１４が互いに間隔を空けてストライプ状に複数形成されている。ゲートトレンチ１４の幅は、たとえば０．５μｍ〜１．０μｍ（この実施形態では、０．６μｍ）である。ゲートトレンチ１４の深さは、たとえば４．０μｍ〜５．０μｍ（この実施形態では、４．２μｍ）である。各ゲートトレンチ１４の側部は、エピタキシャル層１２の表面に対して垂直に形成されていてもよい。また、各ゲートトレンチ１４の側部と底部とが交わるエッジ部は、各ゲートトレンチ１４の外方へ向かう湾曲状に形成されていてもよい。
互いに隣り合う各ゲートトレンチ１４の間には、それぞれが単位セル１３の一部を構成するｐ型ボディ領域１５、ｎ型ドリフト領域１６、ｎ型ソース領域１７、およびｐ型コンタクト領域１８が形成されている。ｎ型ソース領域１７は、本発明の第１導電型領域の一例である。
ｐ型ボディ領域１５は、ゲートトレンチ１４のストライプ方向に沿って形成されている。ｐ型ボディ領域１５は、たとえばエピタキシャル層１２の表面から１．０μｍ〜１．５μｍの深さまで形成されている。ｐ型ボディ領域１５は、各ゲートトレンチ１４の側部に露出しており、当該ゲートトレンチ１４の側部の一部を形成している。ｐ型ボディ領域１５は、たとえば１．０×１０１６ｃｍ−３〜１．０×１０１８ｃｍ−３（本実施形態では、３．０×１０１７ｃｍ−３）の不純物濃度を有している。ｐ型の不純物は、たとえば、Ｂ（ホウ素）またはＡｌ（アルミニウム）等である（以下、同じ）。
ｎ型ドリフト領域１６は、ゲートトレンチ１４のストライプ方向に沿うように、ｐ型ボディ領域１５の下方に形成されている。ｎ型ドリフト領域１６は、ｐ型ボディ領域１５の底部と接するように各ゲートトレンチ１４の深さ方向途中部の深さに形成されている。ｎ型ドリフト領域１６は、各ゲートトレンチ１４の側部に露出しており、当該ゲートトレンチ１４の側部の一部を形成している。ｎ型ドリフト領域１６は、エピタキシャル層１２の不純物濃度よりも高い不純物濃度を有していてもよい。
図２および図３に示すように、ｎ型ソース領域１７およびｐ型コンタクト領域１８は、ｐ型ボディ領域１５よりも浅く形成されており、エピタキシャル層１２の表面から露出している。ｎ型ソース領域１７は、各ゲートトレンチ１４の両側部（ストライプ方向に直交する方向の両側部）から露出するように、各ゲートトレンチ１４のストライプ方向に沿って形成されている。ｎ型ソース領域１７は、ゲートトレンチ１４の側部の一部を形成している。ｎ型ソース領域１７は、エピタキシャル層１２の不純物濃度よりも高い不純物濃度を有していてもよい。
一方、ｐ型コンタクト領域１８は、ｎ型ソース領域１７のストライプ方向途中部に介在するように選択的に形成されており、ゲートトレンチ１４の側部から露出している。ｐ型コンタクト領域１８は、ｐ型ボディ領域１５の不純物濃度よりも高い不純物濃度を有していてもよい。ｐ型コンタクト領域１８は、ゲートトレンチ１４の側部の一部を形成している。
ゲートトレンチ１４には、ゲート絶縁膜２０を介してゲート電極２５が埋め込まれている。これによって、トレンチゲート構造１９が形成されている。ゲート電極２５は、中間絶縁膜２４を挟んで上下に分離された下部電極層２６および上部電極層３０を含むスプリットゲート構造を有している。下部電極層２６および上部電極層３０は、たとえばｐ型不純物がドーピングされたポリシリコン層であってもよい。
以下、図４を参照して、トレンチゲート構造１９の構成についてより具体的に説明する。図４は、図３に示すトレンチゲート構造１９の周辺拡大断面図である。
図４に示すように、ゲート絶縁膜２０は、下部電極層２６と接する厚膜部２１と、厚膜部２１よりも小さい厚さを有し、上部電極層３０とｐ型ボディ領域１５との間に介在する第１薄膜部２２とを含む。ゲート絶縁膜２０は、さらに、厚膜部２１よりも小さい厚さを有し、上部電極層３０を覆う第２薄膜部２３を含む。ゲート絶縁膜２０の第１薄膜部２２は、厚膜部２１に対して、１０分の１以下の厚さを有していることが好ましい。ゲート絶縁膜２０の厚膜部２１は、たとえば３０００Å〜５０００Åの厚さを有していてもよい。ゲート絶縁膜２０の第１薄膜部２２は、たとえば２５０Å〜５００Åの厚さを有していてもよい。ゲート絶縁膜２０は、たとえばシリコン酸化膜（ＳｉＯ２）であってもよい。
ゲート電極２５の下部電極層２６は、ゲート絶縁膜２０の厚膜部２１を介してゲートトレンチ１４の深さ方向途中部まで埋め戻すように形成されている。下部電極層２６は、ゲート絶縁膜２０の厚膜部２１を挟んでエピタキシャル層１２と対向する下端部２７（ゲートトレンチ１４の底部側の端部）を有している。また、下部電極層２６は、ゲート絶縁膜２０の厚膜部２１を挟んでｎ型ドリフト領域１６と対向する上端部２８（ゲートトレンチ１４の開口側の端部）を有している。下部電極層２６の上端部２８は、ゲートトレンチ１４の開口側に突出するように形成された凸部２９を含む。
本実施形態では、ゲートトレンチ１４の深さ方向に直交する方向に関して、下部電極層２６の凸部２９が、下部電極層２６の他の部分の幅Ｗ１よりも小さい幅Ｗ２を有する例を示している。しかしながら、凸部２９が下部電極層２６の他の部分と略同一の幅（幅Ｗ１≒幅Ｗ２）で形成されることによって、上端部２８が凸部２９を有していないとみなせる構成としてもよい。この凸部２９を覆うように、中間絶縁膜２４が形成されている。
中間絶縁膜２４は、下部電極層２６の凸部２９に沿って形成されている。中間絶縁膜２４は、ゲート絶縁膜２０の厚膜部２１および第１薄膜部２２と一体的に連なるように、厚膜部２１および第１薄膜部２２の境界部分に形成されている。つまり、中間絶縁膜２４は、ゲート絶縁膜２０の一部を形成している。中間絶縁膜２４は、ゲート絶縁膜２０の厚膜部２１の厚さよりも小さく、ゲート絶縁膜２０の第１薄膜部２２の厚さよりも大きい厚さを有している。中間絶縁膜２４は、５００Å以上、たとえば６００Åの厚さを有していてもよい。中間絶縁膜２４は、たとえばシリコン酸化膜（ＳｉＯ２）であってもよい。
ゲート電極２５の上部電極層３０は、ゲート絶縁膜２０の第１薄膜部２２を介してゲートトレンチ１４を埋め戻すように中間絶縁膜２４上に形成されている。上部電極層３０は、ゲート絶縁膜２０の第１薄膜部２２を挟んでｐ型ボディ領域１５と対向している。より具体的には、上部電極層３０は、下部電極層２６側に向けて延び、ｐ型ボディ領域１５およびｎ型ドリフト領域１６の境界を横切る下端部３１（ゲートトレンチ１４の底部側の端部）を有している。また、上部電極層３０は、ゲートトレンチ１４の開口側に向けて延び、ｐ型ボディ領域１５とｎ型ソース領域１７との境界、およびｐ型ボディ領域１５とｐ型コンタクト領域１８との境界を横切る上端部３２（ゲートトレンチ１４の開口側の端部）を有している（図２も併せて参照）。
上部電極層３０の下端部３１は、ｐ型ボディ領域１５の底部とｎ型ドリフト領域１６の底部との間に位置している。上部電極層３０の下端部３１は、中間絶縁膜２４を挟んで下部電極層２６の側部と対向している。より具体的には、上部電極層３０の下端部３１は、中間絶縁膜２４を挟んで下部電極層２６の凸部２９の側部と対向している。上部電極層３０は、下部電極層２６の上端部２８にオーバラップするように形成されている。
一方、上部電極層３０の上端部３２は、ゲートトレンチ１４の開口とｎ型ソース領域１７（ｐ型コンタクト領域１８）の底部との間に位置している。これにより、上部電極層３０は、上端部３２側から下端部３１側にかけてゲート絶縁膜２０の第１薄膜部２２を挟んでｐ型ボディ領域１５と対向する側部３３を有している。
ｐ型ボディ領域１５における上部電極層３０がゲート絶縁膜２０の第１薄膜部２２を挟んで対向する領域が、ＶＤＭＩＳのチャネル領域３４である。チャネル領域３４におけるチャネルの形成は、ゲート電極２５の上部電極層３０により制御される。
ゲート絶縁膜２０の第２薄膜部２３は、上部電極層３０の上端部３２を覆うように、当該上部電極層３０上からゲートトレンチ１４を埋め戻すように形成されている。ゲート絶縁膜２０の第２薄膜部２３は、ゲートトレンチ１４の側部から露出するｎ型ソース領域１７およびｐ型コンタクト領域１８と接している（図２も併せて参照）。ゲート絶縁膜２０の第２薄膜部２３は、たとえば第１薄膜部２２の厚さと同様の厚さ（２５０Å〜５００Å）を有していてもよい。また、ゲート絶縁膜２０の第２薄膜部２３は、たとえば中間絶縁膜２４っと同様の厚さ（５００Å以上、たとえば６００Å）を有していてもよい。第２薄膜部２３は、第１薄膜部２２と、エピタキシャル層１２上に形成された表面絶縁膜４０と一体的に連なるように形成されている。
表面絶縁膜４０は、たとえばシリコン酸化膜（ＳｉＯ２）であってもよい。表面絶縁膜４０は、ゲート絶縁膜２０の第１薄膜部２２または第２薄膜部２３の厚さと同一の厚さを有していてもよい。
このように、ＶＤＭＩＳ領域２では、ゲートトレンチ１４にゲート電極２５が埋設されることにより、トレンチゲート構造１９が形成されている。ＶＤＭＩＳを構成する単位セル１３は、互いに隣り合う各トレンチゲート構造１９間の中心線（境界）に挟まれた領域で定義される。つまり、１つの単位セル１３は、１つのトレンチゲート構造１９を含む。
図３および図４に示すように、エピタキシャル層１２（表面絶縁膜４０）上には、トレンチゲート構造１９を覆うように層間絶縁膜４２が形成されている。層間絶縁膜４２は、たとえば酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）等を含んでいてもよい。層間絶縁膜４２は、たとえば２０００Å〜５０００Åの厚さを有している。層間絶縁膜４２には、トレンチゲート構造１９に電気的に接続されるゲートコンタクト４３が形成されている。
ゲートコンタクト４３は、ゲートトレンチ１４のストライプ方向に沿って形成されている。ゲートコンタクト４３は、下部電極層２６に至るように、層間絶縁膜４２、ゲート絶縁膜２０の第２薄膜部２３、上部電極層３０、および中間絶縁膜２４を順に貫通して形成されている。ゲートコンタクト４３は、層間絶縁膜４２、ゲート絶縁膜２０の第２薄膜部２３、および上部電極層３０に接する側部と、下部電極層２６の上端部２８（凸部２９）および中間絶縁膜２４に接する底部とを有している。ゲートトレンチ１４内に形成された下部電極層２６および上部電極層３０は、ゲートコンタクト４３によって電気的に接続（短絡）されている。
本実施形態において、「貫通」とは、ある構成要素が、貫通対象物の中を貫いて反対側に抜けることを意味する他、ある構成要素が、貫通対象物の一部が除去された部分を介して他の構成要素に至ることを意味することとする（以下、同じ）。つまり、ゲートコンタクト４３は、層間絶縁膜４２、ゲート絶縁膜２０の第２薄膜部２３、上部電極層３０および中間絶縁膜２４の一部が除去された部分を介して下部電極層２６に至るように形成されていると見なしてもよい。
図４に示すように、ゲートコンタクト４３は、ゲートコンタクトトレンチ４４と、当該ゲートコンタクトトレンチ４４に埋設された導電体層４５とを含むトレンチコンタクト構造を有している。
ゲートコンタクトトレンチ４４は、下部電極層２６に至るように、層間絶縁膜４２、ゲート絶縁膜２０の第２薄膜部２３、上部電極層３０、および中間絶縁膜２４を順に掘り下げて形成されている。ゲートコンタクトトレンチ４４は、層間絶縁膜４２、ゲート絶縁膜２０の第２薄膜部２３、および上部電極層３０が露出する側部と、中間絶縁膜２４および下部電極層２６（凸部２９）が露出する底部とを有している。
ゲートコンタクト４３の導電体層４５は、複数の導電材料が積層された積層構造を有している。より具体的には、ゲートコンタクト４３は、ゲートコンタクトトレンチ４４の内面に沿って形成された第１導電体層４６と、第１導電体層４６の表面に沿って形成された第２導電体層４７とを有している。
第１導電体層４６は、表面および裏面（ゲートコンタクトトレンチ４４側の面）がゲートコンタクトトレンチ４４の内面に沿って形成されている。第２導電体層４７は、第１導電体層４６の厚さよりも大きい厚さを有しており、ゲートコンタクトトレンチ４４を第１導電体層４６上から埋め戻すように形成されている。ゲートコンタクトトレンチ４４に対する第２導電体層４７が占める割合は、ゲートコンタクトトレンチ４４に対する第１導電体層４６が占める割合よりも大きいことが好ましい。第１導電体層４６の導電材料は、たとえばチタン（Ｔｉ）、窒化チタン（ＴｉＮ）等であってもよい。一方、第２導電体層４７の導電材料は、たとえばタングステン（Ｗ）であってもよい。
層間絶縁膜４２には、さらに、層間絶縁膜４２および表面絶縁膜４０を貫通し、ｎ型ソース領域１７に電気的に接続されるソースコンタクト４８が形成されている。ソースコンタクト４８は、各ゲートトレンチ１４間に、当該ゲートトレンチ１４のストライプ方向に沿って形成されている。ソースコンタクト４８は、互いに隣り合う単位セル１３の境界線を横切るように形成されている。
図４に示すように、ソースコンタクト４８は、ソースコンタクトトレンチ４９と、当該ソースコンタクトトレンチ４９に埋設された導電体層５０とを含むトレンチコンタクト構造を有している。
ソースコンタクトトレンチ４９は、層間絶縁膜４２、表面絶縁膜４０、およびエピタキシャル層１２（ｎ型ソース領域１７およびｐ型コンタクト領域１８）を順に掘り下げて形成されている。ソースコンタクトトレンチ４９は、ｐ型ボディ領域１５に至る底部を有している。ソースコンタクトトレンチ４９の側部は、エピタキシャル層１２の表面に対して垂直に形成されていてもよい。ソースコンタクトトレンチ４９の側部と底部とが交わるエッジ部は、ソースコンタクトトレンチ４９の外方へ向かう湾曲状に形成されていてもよい。ｐ型ボディ領域１５におけるソースコンタクトトレンチ４９の側部および底部に沿う部分には、ｐ型エクストラコンタクト領域５１が選択的に形成されている。
ｐ型エクストラコンタクト領域５１は、ｎ型ソース領域１７およびｐ型コンタクト領域１８（図２参照）の各底部からソースコンタクトトレンチ４９の側部および底部に沿って形成されている。ｎ型ソース領域１７、ｐ型コンタクト領域１８（図２参照）、およびｐ型エクストラコンタクト領域５１は、ソースコンタクトトレンチ４９の側部および底部から露出している。つまり、ｎ型ソース領域１７、ｐ型コンタクト領域１８（図２参照）、およびｐ型エクストラコンタクト領域５１は、当該ソースコンタクトトレンチ４９の側部の一部および底部を形成している。ソースコンタクトトレンチ４９の側部は、ｐ型エクストラコンタクト領域５１およびｐ型ボディ領域１５を挟んでゲートトレンチ１４（トレンチゲート構造１９）の側部と対向している。
ソースコンタクト４８の導電体層５０は、前述のゲートコンタクト４３と同様、第１導電体層４６および第２導電体層４７の積層構造を有している。ソースコンタクトトレンチ４９に埋設された導電体層５０は、ｐ型エクストラコンタクト領域５１との間にオーミック接触を形成している。
図３に示すように、層間絶縁膜４２上には、ＵＳＧ（Undoped Silica Glass）からなるＵＳＧ膜５５が形成されている。ＵＳＧ膜５５は、たとえば２０００Å〜５０００Åの厚さを有していてもよい。ＵＳＧ膜５５には、ＵＳＧ膜５５を貫通してソースコンタクト４８に接続されるソースプラグ５６が形成されている。
ソースプラグ５６は、ＵＳＧ膜５５に形成されたプラグ用トレンチ５７と、当該プラグ用トレンチ５７に埋設された導電体層５８とを含む。プラグ用トレンチ５７は、ソースコンタクト４８に沿ってストライプ状に形成されていてもよい。ソースプラグ５６の導電体層５８は、前述のゲートコンタクト４３と同様、第１導電体層４６および第２導電体層４７の積層構造を有している。ＵＳＧ膜５５上には、ソースプラグ５６を覆うようにソース電極膜５９が形成されている。
ソース電極膜５９は、ＵＳＧ膜５５に形成されたソースプラグ５６に電気的に接続されている。ソース電極膜５９は、少なくとも１つのトレンチゲート構造１９（１つの単位セル１３）をオーバラップするように形成されていることが好ましい。本実施形態では、ソース電極膜５９が、ＶＤＭＩＳ領域２の全域、すなわち全ての単位セル１３が形成された領域を覆うように形成されている例を示している。ソース電極膜５９は、たとえば、Ａｌ（アルミニウム）、Ｃｕ（銅）、またはこれらの合金（ＡｌＣｕ）からなることが好ましい（本実施形態では、ＡｌＣｕ）。ソース電極膜５９は、たとえば５μｍ〜１０μｍの厚さを有していてもよい。ソース電極膜５９上には、第２の層間絶縁膜と第２のＵＳＧ膜とがこの順で形成されていてもよい。
ソース電極膜５９には、ソースパッド６（図１参照）が電気的に接続されている。ソースパッド６を介して、ソース電極膜５９にグランド電位（基準電圧）が印加される。ソース電極膜５９に入力された電力は、ソースプラグ５６を介してソースコンタクト４８に伝達される。一方、ゲートコンタクト４３には、図示しないが、他の領域で印加されたゲート電圧を当該ゲートコンタクト４３に伝達するゲート電極膜や、ゲート電極パッド等が電気的に接続されてもよい。ゲート電極パッド等に入力された電力は、ゲートコンタクト４３を介してトレンチゲート構造１９に伝達される。半導体層１０（半導体基板１１）の裏面には、裏面電極としてのドレイン電極６０が形成されている。このようにして、ＶＤＭＩＳ領域２にＶＤＭＩＳが構成されている。
以上のように、ＶＤＭＩＳ領域２には、ゲートトレンチ１４にゲート電極２５が埋設されたトレンチゲート構造１９が形成されている。加えて、ゲート電極２５は、中間絶縁膜２４によって上下に分離された下部電極層２６および上部電極層３０を含むスプリットゲート構造を有している。
スプリットゲート構造における下部電極層２６および上部電極層３０の接続法の一例として、下部電極層２６および上部電極層３０のそれぞれをゲートトレンチ１４の端部まで引き回して接続させる方式がある。この場合、たとえば、下部電極層２６および上部電極層３０のそれぞれは、中間絶縁膜２４により電気的に分離された状態を保ちながら、ストライプ方向に沿って、ゲートトレンチ１４の端部まで延びるように形成される。
ゲートトレンチ１４の端部には、下部電極層２６のみに接続される下部電極層用コンタクトと、上部電極層３０のみに接続される上部電極層用コンタクトとが形成される。下部電極層用コンタクトおよび上部電極層用コンタクトは、ゲートトレンチ１４の開口側で露出するように形成される。下部電極層用コンタクトおよび上部電極層用コンタクトは、ゲートトレンチ１４外に形成された電極膜等によって接続される。これにより、下部電極層２６および上部電極層３０は、ゲートトレンチ１４外の領域で電気的に接続（短絡）される。
しかしながら、このような構成では、ゲートトレンチ１４内において下部電極層２６および上部電極層３０が中間絶縁膜２４により隔てられている。そのため、下部電極層２６で発生した熱を直接上部電極層３０に伝えてゲートトレンチ１４外に放散させることができない。また、下部電極層２６および上部電極層３０の接続部分が、熱の発生源から離れているため、効率的に熱を放散させることができない。そのため、ゲートトレンチ１４内に熱が籠り易く、信頼性上好ましいとは言えない。したがって、トレンチゲート構造の信頼性、ひいては半導体装置の信頼性を向上させるためには、ゲートトレンチ１４内の温度上昇を抑制する必要がある。
また、下部電極層２６および上部電極層３０のそれぞれをゲートトレンチ１４の端部まで引き回す構成では、装置の構造が複雑になるだけでなく、下部電極層２６および上部電極層３０の配線長の増加に伴って抵抗値も増加する。また、ゲートトレンチ１４内の温度上昇に伴って下部電極層２６および上部電極層３０の抵抗値が増加し易くなる。その結果、低抵抗化の妨げにもなる。
これに対して、本実施形態によれば、ゲートコンタクト４３が、上部電極層３０および中間絶縁膜２４を貫通して下部電極層２６に至るように、ゲートトレンチ１４内に形成されている。ゲートコンタクト４３は、ゲートトレンチ１４内において、下部電極層２６と上部電極層３０とを電気的に接続（短絡）している。しかも、ゲートコンタクト４３は、熱伝導率に優れたタングステンを含み、熱の発生源の近くに形成されている。さらに、このようなゲートコンタクト４３が、ゲートトレンチ１４のストライプ方向に沿って、層間絶縁膜４２を貫通するように形成されている。
これにより、広い面積でゲートコンタクト４３を放熱材として機能させることができるので、下部電極層２６で発生した熱を、ゲートコンタクト４３を介してゲートトレンチ１４外に効果的に放散させることができる。その結果、ゲートトレンチ１４内における温度上昇を効果的に抑制できる。また、半導体装置１を車載用のパワー系スイッチング素子として採用する場合、前記温度上昇の抑制効果によって、優れたダイナミッククランプ耐量を実現できる。よって、優れた信頼性を有する半導体装置１を提供できる。
また、本実施形態によれば、ゲートコンタクト４３により、ゲートトレンチ１４内で下部電極層２６および上部電極層３０の電気的接続が達成されるので、前述のように、下部電極層２６および上部電極層３０をゲートトレンチ１４外まで引き回す必要がない。これにより、半導体装置１の構造が複雑になることを回避できる。さらに、下部電極層２６および上部電極層３０の引き回しに伴う抵抗値の増加を防止できる。また、ゲートトレンチ１４内の温度上昇を抑制できるので、温度上昇に伴う下部電極層２６および上部電極層３０の抵抗値の増加も抑制できる。その結果、半導体装置１の低抵抗化を図ることができる。
また、本実施形態によれば、層間絶縁膜４２、表面絶縁膜４０およびエピタキシャル層１２を貫いてｎ型ソース領域１７に電気的に接続されるソースコンタクト４８が形成されている。ソースコンタクト４８は、ゲートコンタクト４３と同様の構成で形成されている。つまり、ソースコンタクト４８は、放熱材としての機能を有している。しかも、ソースコンタクト４８には、少なくとも１つのトレンチゲート構造１９（１つの単位セル１３）を覆うソース電極膜５９が接続されている。これにより、エピタキシャル層１２等で生じた熱を、ソースコンタクト４８およびソース電極膜５９を介して、エピタキシャル層１２外に効果的に放散させることができる。その結果、半導体装置１全体の放熱性を効果的に向上できる。
また、本実施形態によれば、ソースコンタクト４８の側部とゲートトレンチ１４の側部とが、ｐ型ボディ領域１５を挟んで対向している。そのため、エピタキシャル層１２上に層間絶縁膜４２および表面絶縁膜４０のみを貫通し、ｎ型ソース領域１７に接するソースコンタクト４８を形成する場合に比して、チャネル（チャネル領域３４）の制御性がより一層向上する。
また、本実施形態によれば、ゲート絶縁膜２０は、下部電極層２６に接する厚膜部２１と、上部電極層３０に接する第１薄膜部２２とを含む。したがって、下部電極層２６は、ゲート絶縁膜２０の厚膜部２１を挟んでエピタキシャル層１２と対向しているので、トレンチゲート構造１９の下部における容量成分を低減できる。また、上部電極層３０は、ゲート絶縁膜２０の第１薄膜部２２を挟んでｐ型ボディ領域１５と対向している。これにより、チャネル（チャネル領域３４）の制御性を向上できる。その結果、ＶＤＭＩＳのスイッチング応答速度を効果的に向上させることができる。
＜ＣＭＩＳ領域３＞
図５は、図１に示すＣＭＩＳ領域３を説明するための模式的な断面図であり、図１に示すV-V線に沿う断面図である。図５において、前述の図１〜図４に示された各部と対応する部分には同一の参照符号を付して、説明を省略する。
図１および図５に示すように、ＣＭＩＳ領域３は、ＤＴＩ構造５によって互いに電気的に分離されたｎ−ＭＩＳ領域６１と、ｐ−ＭＩＳ領域６２と含む。ｎ−ＭＩＳ領域６１には、ｎ型のＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field-Effect Transistor）が形成され、ｐ−ＭＩＳ領域６２には、ｐ型のＭＩＳＦＥＴが形成されている。
以下、ＤＴＩ構造５の構成について説明した後、ｎ−ＭＩＳ領域６１およびｐ−ＭＩＳ領域６２の各構成について説明する。
＜ＤＴＩ構造５＞
図５に示すように、ＤＴＩ構造５は、エピタキシャル層１２に形成されたＤＴＩ用トレンチ６３を含む。ＤＴＩ用トレンチ６３は、前述のゲートトレンチ１４と同一の深さを有している。一方で、ＤＴＩ用トレンチ６３の幅は、たとえば１μｍ〜２μｍであり（本実施形態では１．８μｍ）、前述のゲートトレンチ１４の幅（０．５μｍ〜１．０μｍ）よりも幅広に形成されている。ＤＴＩ用トレンチ６３には、ＤＴＩ用絶縁膜６４を介してＤＴＩ用電極６８が埋め込まれている。ＤＴＩ用電極６８は、ＤＴＩ用中間絶縁膜６７を挟んで上下に分離されたＤＴＩ用下部電極層６９およびＤＴＩ用上部電極層７０を含むスプリット構造を有している。
ＤＴＩ用絶縁膜６４は、ＤＴＩ用トレンチ６３の内面に沿って形成され、ＤＴＩ用下部電極層６９およびＤＴＩ用上部電極層７０と接する第１部分６５と、ＤＴＩ用上部電極層７０上を覆う第２部分６６とを含む。ＤＴＩ用絶縁膜６４の第１部分６５は、たとえば前述のゲート絶縁膜２０の厚膜部２１と同一厚さ（３０００Å〜５０００Å）を有していてもよい。
ＤＴＩ用電極６８のＤＴＩ用下部電極層６９は、ＤＴＩ用絶縁膜６４の第１部分６５を介してＤＴＩ用トレンチ６３の深さ方向途中部まで埋め戻すように形成されている。このＤＴＩ用下部電極層６９を覆うように、ＤＴＩ用中間絶縁膜６７が形成されている。
ＤＴＩ用中間絶縁膜６７は、第１部分６５と一体的に連なるように形成されている。ＤＴＩ用中間絶縁膜６７は、第１部分６５よりも小さい厚さを有していてもよい。ＤＴＩ用中間絶縁膜６７は、前述の中間絶縁膜２４と同一の厚さ（５００Å以上、たとえば６００Å）を有していてもよい。
ＤＴＩ用電極６８のＤＴＩ用上部電極層７０は、ＤＴＩ用絶縁膜６４の第１部分６５を介してＤＴＩ用中間絶縁膜６７上からＤＴＩ用トレンチ６３を埋め戻すように形成されている。
ＤＴＩ用絶縁膜６４の第２部分６６は、ＤＴＩ用上部電極層７０の上端部を覆うように、当該ＤＴＩ用上部電極層７０上からＤＴＩ用トレンチ６３を埋め戻すように形成されている。第２部分６６は、エピタキシャル層１２上に形成された前述の表面絶縁膜４０と一体的に連なるように形成されている。第２部分６６は、たとえば前述のゲート絶縁膜２０の第２薄膜部２３と同一厚さを有していてもよい。
層間絶縁膜４２には、ＤＴＩ用電極６８に電気的に接続されるＤＴＩ用コンタクト７３が形成されている。ＤＴＩ用コンタクト７３は、ＤＴＩ用トレンチ６３に沿って形成されている。ＤＴＩ用コンタクト７３は、ＤＴＩ用トレンチ６３に沿って平面視四角環状に形成されていてもよいし（図１も併せて参照）、当該平面視四角環状に沿って互いに間隔を空けて形成された複数のコンタクトによって形成されていてもよい。
ＤＴＩ用コンタクト７３は、ＤＴＩ用下部電極層６９に至るように、層間絶縁膜４２、ＤＴＩ用絶縁膜６４の第２部分６６、ＤＴＩ用上部電極層７０、およびＤＴＩ用中間絶縁膜６７を順に貫通して形成されている。ＤＴＩ用コンタクト７３は、ＤＴＩ用中間絶縁膜６７およびＤＴＩ用上部電極層７０と接する側部と、ＤＴＩ用下部電極層６９と接する底部とを有している。ＤＴＩ用トレンチ６３内に形成されたＤＴＩ用下部電極層６９およびＤＴＩ用上部電極層７０は、ＤＴＩ用コンタクト７３によって電気的に接続（短絡）されている。
ＤＴＩ用コンタクト７３は、ＤＴＩ用コンタクトトレンチ７４と、当該ＤＴＩ用コンタクトトレンチ７４に埋設された導電体層７５とを含む。ＤＴＩ用コンタクトトレンチ７４は、ＤＴＩ用下部電極層６９に至るように、層間絶縁膜４２、ＤＴＩ用絶縁膜６４の第２部分６６、ＤＴＩ用上部電極層７０、およびＤＴＩ用中間絶縁膜６７を順に掘り下げて形成されている。ＤＴＩ用コンタクトトレンチ７４は、層間絶縁膜４２、ＤＴＩ用絶縁膜６４の第２部分６６、ＤＴＩ用上部電極層７０、およびＤＴＩ用絶縁膜６４のＤＴＩ用中間絶縁膜６７が露出する側部と、ＤＴＩ用下部電極層６９が露出する底部とを有している。
ＤＴＩ用コンタクト７３の導電体層７５は、前述のゲートコンタクト４３同様、第１導電体層４６および第２導電体層４７の積層構造を有している。ＣＭＩＳ領域３における前述のＵＳＧ膜５５には、さらに、ＵＳＧ膜５５を貫通してＤＴＩ用コンタクト７３に接続されるＤＴＩプラグ７６が形成されている。
ＤＴＩプラグ７６は、ＵＳＧ膜５５に形成されたＤＴＩプラグ用トレンチ７７と、当該ＤＴＩプラグ用トレンチ７７に埋設された導電体層７８とを含む。ＤＴＩプラグ用トレンチ７７は、ＤＴＩ用コンタクト７３に沿って形成されていてもよい。ＤＴＩプラグ７６の導電体層７８は、前述のゲートコンタクト４３と同様、第１導電体層４６および第２導電体層４７の積層構造を有している。ＤＴＩプラグ７６には、たとえば、前述のソース電極膜５９または別のソース電極膜が接続されており、グランド電位が印加されている。
以上のように、ＤＴＩ構造５によって、ＣＭＩＳ領域３とＶＤＭＩＳ領域２とが電気的に分離されている。また、ＣＭＩＳ領域３内では、ＤＴＩ構造５によってｎ−ＭＩＳ領域６１およびｐ−ＭＩＳ領域６２がさらに区画されており、ｎ−ＭＩＳ領域６１およびｐ−ＭＩＳ領域６２の電気的な分離が達成されている。
ＤＴＩ構造５によれば、複数の素子領域（ＶＤＭＩＳ領域２およびＣＭＩＳ領域３）を電気的に分離できるだけでなく、ＣＭＩＳ領域３やエピタキシャル層１２等で生じた熱を、ＤＴＩ構造５（ＤＴＩ用コンタクト７３）によってエピタキシャル層１２外に放散させることができる。しかも、このようなスプリット構造（ＤＴＩ用電極６８）を有するＤＴＩ構造５は、前述のスプリットゲート構造（ゲート電極２５）を有するトレンチゲート構造１９と同一の工程で形成できる。これにより、半導体装置１の放熱性をより一層向上できる。また、ＤＴＩ構造５を形成するためだけに、製造工程が増加することがない。
＜ｎ−ＭＩＳ領域６１／ｐ−ＭＩＳ領域６２＞
図５に示すように、ｎ−ＭＩＳ領域６１におけるエピタキシャル層１２には、ｐ型ウェル領域８１が形成されている。ｐ型ウェル領域８１は、たとえば、エピタキシャル層１２の表面から、ＤＴＩ用絶縁膜６４を挟んでＤＴＩ用下部電極層６９と対向する領域を有する深さまで形成されている。ｐ型ウェル領域８１の内方領域には、ｎ＋型ソース領域８２とｎ＋型ドレイン領域８３とが互いに間隔を空けて選択的に形成されている。
ｎ−ＭＩＳ領域６１におけるエピタキシャル層１２の表面には、表面絶縁膜４０を介してｎ−ＭＩＳ用ゲート電極８４が形成されている。すなわち、ｎ−ＭＩＳ領域６１に形成された表面絶縁膜４０は、ｎ−ＭＩＳ用ゲート絶縁膜８５を兼ねている。ｎ−ＭＩＳ用ゲート電極８４は、その表面がゲート表面絶縁膜８６により覆われている。ゲート表面絶縁膜８６は、たとえば４００Åの厚さを有していてもよい。
ｐ型ウェル領域８１の不純物濃度は、たとえば、１．０×１０１５ｃｍ-３〜１．０×１０１７ｃｍ-３であってもよい。また、ｎ＋型ソース領域８２およびｎ＋型ドレイン領域８３の不純物濃度は、たとえば、１．０×１０１８ｃｍ-３〜１．０×１０２０ｃｍ-３であってもよい。
ｎ＋型ソース領域８２とｎ＋型ドレイン領域８３との間の領域がｎ−ＭＩＳ領域６１のｎ−ＭＩＳ用チャネル領域８７である。ｎ−ＭＩＳ用チャネル領域８７におけるチャネルの形成は、ｎ−ＭＩＳ用ゲート電極８４により制御される。ｎ−ＭＩＳ用ゲート電極８４は、ｎ−ＭＩＳ用ゲート絶縁膜８５を介してｎ−ＭＩＳ用チャネル領域８７に対向するように形成されている。
ｐ−ＭＩＳ領域６２におけるエピタキシャル層１２の表面には、ｎ型ウェル領域９１が形成されている。ｎ型ウェル領域９１は、たとえば、エピタキシャル層１２の表面から、ＤＴＩ用絶縁膜６４を挟んでＤＴＩ用下部電極層６９と対向する領域を有する深さまで形成されている。ｎ型ウェル領域９１の内方領域には、ｐ＋型ソース領域９２とｐ＋型ドレイン領域９３とが互いに間隔を空けて選択的に形成されている。
ｐ−ＭＩＳ領域６２におけるエピタキシャル層１２の表面には、表面絶縁膜４０を介してｐ−ＭＩＳ用ゲート電極９４が形成されている。すなわち、ｐ−ＭＩＳ領域６２に形成された表面絶縁膜４０は、ｐ−ＭＩＳ用ゲート絶縁膜９５を兼ねている。ｐ−ＭＩＳ用ゲート電極９４は、その表面がゲート表面絶縁膜９６により覆われている。ゲート表面絶縁膜９６は、たとえば４００Åの厚さを有していてもよい。
ｎ型ウェル領域９１の不純物濃度は、たとえば、１．０×１０１５ｃｍ-３〜１．０×１０１７ｃｍ-３であってもよい。また、ｐ＋型ソース領域９２およびｐ＋型ドレイン領域９３の不純物濃度は、たとえば、１．０×１０１８ｃｍ-３〜１．０×１０２０ｃｍ-３であってもよい。
ｐ＋型ソース領域９２およびｐ＋型ドレイン領域９３の間の領域がｐ−ＭＩＳ領域６２のｐ−ＭＩＳ用チャネル領域９７である。ｐ−ＭＩＳ用チャネル領域９７におけるチャネルの形成は、ｐ−ＭＩＳ用ゲート電極９４により制御される。ｐ−ＭＩＳ用ゲート電極９４は、ｐ−ＭＩＳ用ゲート絶縁膜９５を介してｐ−ＭＩＳ用チャネル領域９７に対向するように形成されている。
ＣＭＩＳ領域３には、前述のＶＤＭＩＳ領域２と同様に、エピタキシャル層１２を覆うように、層間絶縁膜４２と、ＵＳＧ膜５５とがこの順で形成されている。
層間絶縁膜４２およびＵＳＧ膜５５には、ｎ−ＭＩＳ用ソースコンタクト１００、ｎ−ＭＩＳ用ドレインコンタクト１０１、ｎ−ＭＩＳ用ゲートコンタクト１０２、ｐ−ＭＩＳ用ソースコンタクト１０３、ｐ−ＭＩＳ用ドレインコンタクト１０４、およびｐ−ＭＩＳ用ゲートコンタクト１０５が形成されている。各コンタクト１００〜１０５は、前述のゲートコンタクト４３等と同様に、トレンチに導電体層が埋設された構成を有している。各コンタクト１００〜１０５の具体的な構成については、前述のゲートコンタクト４３等の構成と同様であるので、説明を省略する。
ｎ−ＭＩＳ用ソースコンタクト１００およびｐ−ＭＩＳ用ソースコンタクト１０３は、層間絶縁膜４２、ＵＳＧ膜５５、および表面絶縁膜４０を順に貫通するように形成されている。ｎ−ＭＩＳ用ソースコンタクト１００は、エピタキシャル層１２の表面から露出するｎ＋型ソース領域８２に接続されている。一方、ｐ−ＭＩＳ用ソースコンタクト１０３は、エピタキシャル層１２の表面から露出するｐ＋型ソース領域９２に接続されている。ｎ−ＭＩＳ用ソースコンタクト１００およびｐ−ＭＩＳ用ソースコンタクト１０３には、たとえば前述のソース電極膜５９または別のソース電極膜が接続されており、グランド電位が印加されている。
ｎ−ＭＩＳ用ドレインコンタクト１０１およびｐ−ＭＩＳ用ドレインコンタクト１０４は、層間絶縁膜４２、ＵＳＧ膜５５、および表面絶縁膜４０を順に貫通するように形成されている。ｎ−ＭＩＳ用ドレインコンタクト１０１には、エピタキシャル層１２の表面から露出するｎ＋型ドレイン領域８３と、ＵＳＧ膜５５上に形成されたドレイン電極膜１０７ａとが接続されている。一方、ｐ−ＭＩＳ用ドレインコンタクト１０４には、エピタキシャル層１２の表面から露出するｐ＋型ドレイン領域９３と、ＵＳＧ膜５５上に形成されたドレイン電極膜１０７ｂとが接続されている。
ｎ−ＭＩＳ用ゲートコンタクト１０２およびｐ−ＭＩＳ用ゲートコンタクト１０５は、層間絶縁膜４２、ＵＳＧ膜５５、およびゲート表面絶縁膜８６，９６を順に貫通するように形成されている。ｎ−ＭＩＳ用ゲートコンタクト１０２には、ｎ−ＭＩＳ用ゲート電極８４と、ＵＳＧ膜５５上に形成されたゲート電極膜１０８ａとが接続されている。一方、ｐ−ＭＩＳ用ゲートコンタクト１０５には、ｐ−ＭＩＳ用ゲート電極９４と、ＵＳＧ膜５５上に形成されたゲート電極膜１０８ｂとが接続されている。
以上のように、本実施形態の半導体装置１は、ＶＤＭＩＳ領域２に加えて、ＤＴＩ構造５によってＶＤＭＩＳ領域２から電気に分離されたＣＭＩＳ領域３および受動素子領域４（図１参照）を備えている。これにより、優れた信頼性を有するＩＰＭ（Intelligent Power Module）構造の半導体装置１を提供できる。
＜半導体装置１の製造方法＞
図６Ａおよび図６Ｂは、図１に示す半導体装置１に係るＶＤＭＩＳ領域２およびＣＭＩＳ領域３の製造工程の一例を説明するためのフローチャートである。
ＶＤＭＩＳ領域２およびＣＭＩＳ領域３に係る各構成は、並行して形成される。図６Ａおよび図６Ｂに示すように、半導体基板１１が用意された後（ステップＳ１）、エピタキシャル成長が実行されて（ステップＳ２）、エピタキシャル層１２が形成される。次に、ＶＤＭＩＳ領域２にゲートトレンチ１４が形成され、ＣＭＩＳ領域３にＤＴＩ用トレンチ６３が形成される（ステップＳ３）。次に、ゲートトレンチ１４の内面およびＤＴＩ用トレンチ６３の内面に熱酸化膜が形成される（ステップＳ４）。
次に、ゲートトレンチ１４に下部電極層２６が形成され、ＤＴＩ用トレンチ６３にＤＴＩ用下部電極層６９が形成される（ステップＳ５）。次に、ＶＤＭＩＳ領域２において、ゲートトレンチ１４内に形成された熱酸化膜および下部電極層２６が選択的に除去され、ＣＭＩＳ領域３においてエピタキシャル層１２上に形成された熱酸化膜が選択的に除去される（ステップＳ６）。次に、ＶＤＭＩＳ領域２およびＣＭＩＳ領域３において、表面絶縁膜４０、中間絶縁膜２４およびＤＴＩ用中間絶縁膜６７としての熱酸化膜が形成される（ステップＳ７）。次に、ＣＭＩＳ領域３において、ｐ型ウェル領域８１およびｎ型ウェル領域９１が形成される（ステップＳ８）。
次に、ゲートトレンチ１４内に上部電極層３０が形成され、ＤＴＩ用トレンチ６３内にＤＴＩ用上部電極層７０が形成される（ステップＳ９）。次に、上部電極層３０上およびＤＴＩ用上部電極層７０上に第２薄膜部２３および第２部分６６としての熱酸化膜が形成される（ステップＳ１０）。次に、ＣＭＩＳ領域３において、ゲート電極２５が形成される（ステップＳ１１）。次に、ＶＤＭＩＳ領域２において、ｐ型ボディ領域１５およびｎ型ドリフト領域１６が形成される（ステップＳ１２）。次に、ＣＭＩＳ領域３において、ｎ＋型ソース領域８２およびｎ＋型ドレイン領域８３が形成される（ステップＳ１３）。
次に、ＶＤＭＩＳ領域２において、ｎ型ソース領域１７およびｐ型コンタクト領域１８が形成される（ステップＳ１４）。次に、エピタキシャル層１２上に層間絶縁膜４２が形成される（ステップＳ１５）。次に、ＶＤＭＩＳ領域２において、層間絶縁膜４２を貫通するソースコンタクトトレンチ４９が形成される（ステップＳ１６）。次に、ＶＤＭＩＳ領域２において、層間絶縁膜４２を貫通するゲートコンタクトトレンチ４４が形成され、ＣＭＩＳ領域３において、層間絶縁膜４２を貫通するＤＴＩ用コンタクトトレンチ７４が形成される（ステップＳ１７）。
次に、ＶＤＭＩＳ領域２におけるゲートコンタクトトレンチ４４およびソースコンタクトトレンチ４９、ならびにＣＭＩＳ領域３におけるＤＴＩ用コンタクトトレンチ７４に導電体層４５が形成される（ステップＳ１８）。次に、層間絶縁膜４２上にＵＳＧ膜５５が形成される（ステップＳ１９）。次に、ＶＤＭＩＳ領域２においてＵＳＧ膜５５を貫通するようにソースプラグ５６が形成され、ＣＭＩＳ領域３において、ＤＴＩプラグ７６および各コンタクト１００〜１０５が形成される（ステップＳ２０）。次に、ＵＳＧ膜５５上に、ソース電極膜５９、ドレイン電極膜１０７ａ，１０７ｂおよびゲート電極膜１０８ａ，１０８ｂが形成される（ステップＳ２１）。
以下、図７Ａ〜図７Ｗおよび図８Ａ〜図８Ｗを参照して、半導体装置１の製造方法について、より具体的に説明する。
図７Ａ〜図７Ｗは、図１に示す半導体装置１に係るＶＤＭＩＳ領域２の製造工程の一例を説明するための断面図であり、図３に対応する断面図である。図８Ａ〜図８Ｗは、図１に示す半導体装置１に係るＣＭＩＳ領域３の製造工程の一例を説明するための断面図であり、図５に対応する断面図である。
図７Ａおよび図８Ａに示すように、まず、ｎ型の半導体基板１１が用意される（ステップＳ１）。次に、半導体基板１１がエピタキシャル成長される（ステップＳ２）。エピタキシャル成長時に、たとえばｎ型不純物としてのリン（Ｐ）が注入される。これにより、半導体基板１１上にｎ型のエピタキシャル層１２が形成されて、半導体層１０が得られる。
次に、熱酸化法により、エピタキシャル層１２の表面に熱酸化膜１１０が形成される。熱酸化膜１１０は、たとえば６０００Åの厚さで形成されてもよい。次に、ゲートトレンチ１４およびＤＴＩ用トレンチ６３を形成すべき領域に選択的に開口を有するレジストマスク（図示せず）が形成される。当該レジストマスクを介するエッチング（たとえば、ウエットエッチング）により、熱酸化膜１１０の不要な部分が除去される。その後、レジストマスクは除去される。
次に、熱酸化膜１１０をマスクとして、エピタキシャル層１２がエッチング（たとえば、ドライエッチング）される。これにより、ゲートトレンチ１４およびＤＴＩ用トレンチ６３が形成される（ステップＳ３）。その後、エッチング（たとえば、ウエットエッチング）により熱酸化膜１１０が除去される。
熱酸化膜１１０が除去された後、ゲートトレンチ１４およびＤＴＩ用トレンチ６３を形状を整える成形工程を追加してもよい。具体的には、熱酸化法により、ゲートトレンチ１４およびＤＴＩ用トレンチ６３の各内面を含むエピタキシャル層１２の表面にライナー酸化膜（図示せず）を形成してもよい。ライナー酸化膜は、たとえば１５００Åの厚さで形成されてもよい。ウェットエッチングによってライナー酸化膜を除去することにより、ゲートトレンチ１４およびＤＴＩ用トレンチ６３の形状を整えることができる。
次に、図７Ｂおよび図８Ｂに示すように、熱酸化法により、ゲートトレンチ１４およびＤＴＩ用トレンチ６３の各内面を含むエピタキシャル層１２の表面に、熱酸化膜１１１が形成される（ステップＳ４）。熱酸化膜１１１は、たとえば３０００Å〜５０００Åの厚さで形成されてもよい。次に、たとえばＣＶＤ（Chemical Vapor Deposition）法により、ゲートトレンチ１４およびＤＴＩ用トレンチ６３を埋め戻すように、ポリシリコン層１１２が形成される（ステップＳ５）。
次に、図７Ｃおよび図８Ｃに示すように、ポリシリコン層１１２の不要な部分がエッチバックされて、ゲートトレンチ１４およびＤＴＩ用トレンチ６３の各深さ方向途中部までポリシリコン層１１２が埋設される。ポリシリコン層１１２のエッチバック量は、たとえば、ゲートトレンチ１４の開口から深さ方向に向けて１μｍ程度であってもよい。次に、いわゆるリンデポ法により、ゲートトレンチ１４およびＤＴＩ用トレンチ６３に埋設された各ポリシリコン層１１２にｎ型不純物としてのリン（Ｐ）が拡散される。このとき、リンは各ポリシリコン層１１２の表面から深さ方向に向かって拡散される。これにより、ＶＤＭＩＳ領域２に下部電極層２６が形成され、ＣＭＩＳ領域３にＤＴＩ用下部電極層６９が形成される。
次に、図７Ｄおよび図８Ｄに示すように、ＣＭＩＳ領域３において、ＤＴＩ用トレンチ６３を覆うレジストマスク１１３がエピタキシャル層１２上に選択的に形成される。次に、たとえばレジストマスク１１３を介するウェットエッチングにより、ＶＤＭＩＳ領域２およびＣＭＩＳ領域３に形成された熱酸化膜１１１が選択的に除去される（ステップＳ６）。
ＶＤＭＩＳ領域２では、下部電極層２６の側部が露出するようにゲートトレンチ１４の内面に沿って形成された熱酸化膜１１１が除去される。これにより、ゲートトレンチ１４内では、熱酸化膜１１１がゲート絶縁膜２０の厚膜部２１として残存する。このとき、下部電極層２６の上端部の一部が除去されてもよい。一方、ＣＭＩＳ領域３では、熱酸化膜１１１がＤＴＩ用絶縁膜６４の第１部分６５としてＤＴＩ用トレンチ６３内に残存する。その後、レジストマスク１１３は、除去される。
次に、図７Ｅおよび図８Ｅに示すように、熱酸化法により、ゲートトレンチ１４およびＤＴＩ用トレンチ６３の各内面を含むエピタキシャル層１２の表面に、熱酸化膜としての表面絶縁膜４０が形成される（ステップＳ７）。表面絶縁膜４０は、たとえば２５０Åの厚さで形成されてもよい。また、ＶＤＭＩＳ領域２では、下部電極層２６の表面に中間絶縁膜２４が形成される。また、中間絶縁膜２４の形成に伴って、下部電極層２６には、凸部２９を有する上端部２８が形成される（図４も併せて参照）。一方、ＣＭＩＳ領域３では、ＤＴＩ用下部電極層６９の表面にＤＴＩ用中間絶縁膜６７が形成される。このとき、中間絶縁膜２４およびＤＴＩ用中間絶縁膜６７は、表面絶縁膜４０よりも厚く形成されてもよい。
次に、図７Ｆおよび図８Ｆに示すように、ｐ型ウェル領域８１が形成されるべき領域に選択的に開口１１５ａを有するイオン注入マスク１１５がエピタキシャル層１２上に形成される。次に、イオン注入マスク１１５の開口１１５ａを介して、ｐ型不純物が注入される。ｐ型不純物の注入は、表面絶縁膜４０を介して行われる。ｐ型不純物が注入された後、イオン注入マスク１１５は除去される。
次に、図７Ｇおよび図８Ｇに示すように、ｎ型ウェル領域９１が形成されるべき領域に選択的に開口１１６ａを有する別のイオン注入マスク１１６がエピタキシャル層１２上に形成される。次に、イオン注入マスク１１６の開口１１６ａを介して、ｎ型不純物が注入される。ｎ型不純物の注入は、表面絶縁膜４０を介して行われる。ｎ型不純物が注入された後、イオン注入マスク１１６は除去される。次に、アニール処理が施されて、ＣＭＩＳ領域３にｐ型ウェル領域８１およびｎ型ウェル領域９１が形成される（ステップＳ８）。
次に、図７Ｈおよび図８Ｈに示すように、たとえばＣＶＤ法により、ゲートトレンチ１４およびＤＴＩ用トレンチ６３を埋め戻すように、ポリシリコン層１１７が堆積される（ステップＳ９）。ＶＤＭＩＳ領域２において、ポリシリコン層１１７は、中間絶縁膜２４上から、ゲートトレンチ１４を埋め戻すように形成される。一方、ＣＭＩＳ領域３において、ポリシリコン層１１７は、ＤＴＩ用中間絶縁膜６７上から、ＤＴＩ用トレンチ６３を埋め戻すように形成される。
次に、図７Ｉおよび図８Ｉに示すように、ポリシリコン層１１７の不要な部分がエッチバックされて、ゲートトレンチ１４およびＤＴＩ用トレンチ６３にポリシリコン層１１７が埋設される。次に、いわゆるリンデポ法により、ゲートトレンチ１４およびＤＴＩ用トレンチ６３に埋設された各ポリシリコン層１１７にｎ型不純物としてのリン（Ｐ）が拡散される。このとき、リンは各ポリシリコン層１１７の表面から深さ方向に向かって拡散される。これにより、ＶＤＭＩＳ領域２に上部電極層３０が形成され、ＣＭＩＳ領域３にＤＴＩ用上部電極層７０が形成される。
次に、図７Ｊおよび図８Ｊに示すように、たとえば熱酸化法によって、上部電極層３０を覆うようにゲート絶縁膜２０としての第２薄膜部２３が形成され、ＤＴＩ用上部電極層７０を覆うように、ＤＴＩ用絶縁膜６４としての第２部分６６が形成される（ステップＳ１０）。これにより、ＶＤＭＩＳ領域２では、ゲートトレンチ１４にゲート電極２５（下部電極層２６および上部電極層３０）が埋設されたトレンチゲート構造１９が得られる。一方、ＣＭＩＳ領域３では、ＤＴＩ用トレンチ６３にＤＴＩ用電極６８（ＤＴＩ用下部電極層６９およびＤＴＩ用上部電極層７０）が埋設された構造が得られる。
次に、図７Ｋおよび図８Ｋに示すように、たとえばＣＶＤ法により、ポリシリコン層１１８がエピタキシャル層１２上に形成される（ステップＳ１１）。次に、いわゆるリンデポ法によって、ポリシリコン層１１８にｎ型不純物としてのリン（Ｐ）が拡散される。このとき、リンはポリシリコン層１１８の表面から深さ方向に向かって拡散される。
次に、図７Ｌおよび図８Ｌに示すように、ポリシリコン層１１８の不要な部分が除去されて、ＣＭＩＳ領域３上に、ｎ−ＭＩＳ用ゲート電極８４およびｐ−ＭＩＳ用ゲート電極９４が形成される。次に、たとえば、熱酸化法により、ｎ−ＭＩＳ用ゲート電極８４およびｐ−ＭＩＳ用ゲート電極９４の各表面を覆うようにゲート表面絶縁膜８６，９６が形成される。ゲート表面絶縁膜８６，９６は、たとえば４００Åの厚さで形成されてもよい。
次に、図７Ｍおよび図８Ｍに示すように、ＶＤＭＩＳ領域２を露出させるイオン注入マスク１１９がＣＭＩＳ領域３を覆うように形成される。次に、イオン注入マスク１１９を介して、ｐ型不純物としてのホウ素（Ｂ）が多段階的に注入（この工程では、２段階注入）される。ｐ型不純物が注入された後、引き続きイオン注入マスク１１９を介して、ｎ型不純物としてのリン（Ｐ）が、ｐ型不純物が注入された領域よりも深い位置に、多段階的に注入（この工程では、２段階注入）される。ｎ型不純物が注入された後、イオン注入マスク１１９は除去される。次に、アニール処理が施されて、ｐ型ボディ領域１５およびｎ型ドリフト領域１６が形成される（ステップＳ１２）。
次に、ＣＭＩＳ領域３において、ｎ＋型ソース領域８２およびｎ＋型ドレイン領域８３を形成すべき領域に選択的に開口を有するイオン注入マスク（図示せず）がエピタキシャル層１２上に形成される。次に、イオン注入マスクを介して、ｎ型不純物が注入される。ｎ型不純物の注入後、イオン注入マスクが除去される。
イオン注入マスクの除去後、ｐ＋型ソース領域９２およびｐ＋型ドレイン領域９３を形成すべき領域に選択的に開口を有する別のイオン注入マスク（図示せず）が形成される。次に、当該イオン注入マスクを介して、ｐ型不純物が注入される。ｐ型不純物の注入後、イオン注入マスクが除去される。その後、アニール処理が施されて、ＣＭＩＳ領域３にｎ＋型ソース領域８２、ｎ＋型ドレイン領域８３、ｐ＋型ソース領域９２、およびｐ＋型ドレイン領域９３が形成される（ステップＳ１３）。
次に、図７Ｎおよび図８Ｎに示すように、ＶＤＭＩＳ領域２を選択的に露出させるイオン注入マスク１２０がエピタキシャル層１２上に形成される。次に、イオン注入マスク１２０を介してｎ型不純物としてのヒ素（Ａｓ）が注入される。ｎ型不純物が注入された後、イオン注入マスク１２０は除去される。次に、アニール処理が施されて、ＶＤＭＩＳ領域２にｎ型ソース領域１７が形成される。
次に、ｐ型コンタクト領域１８（図２参照）が形成されるべき領域を選択的に露出させるイオン注入マスク（図示せず）がエピタキシャル層１２上に形成される。次に、当該イオン注入マスクを介してｐ型不純物としてのホウ素（Ｂ）が注入される。ｐ型不純物が注入された後、イオン注入マスクは除去される。次に、アニール処理が施されて、ＶＤＭＩＳ領域２にｐ型コンタクト領域１８が形成される（ステップＳ１４）。
次に、図７Ｏおよび図８Ｏに示すように、たとえばＣＶＤ法によって、窒化シリコンからなる層間絶縁膜４２がエピタキシャル層１２上に形成される（ステップＳ１５）。この工程の後、必要に応じて層間絶縁膜４２の表面を平坦化してもよい。層間絶縁膜４２の平坦化処理は、次の工程によって行ってもよい。たとえば、層間絶縁膜４２上に、ＣＶＤ法によってＵＳＧ膜（図示せず）を形成する。次に、ＣＭＰ（Chemical Mechanical Polishing：化学的機械研磨）法により、層間絶縁膜４２の表面が露出するまでＵＳＧ膜を研削する。これにより、層間絶縁膜４２に生じた凹凸がＵＳＧで埋め戻されて、層間絶縁膜４２の表面が平坦化される。
次に、図７Ｐおよび図８Ｐに示すように、ソースコンタクトトレンチ４９を形成すべき領域に選択的に開口１２１ａを有するレジストマスク１２１が層間絶縁膜４２上に形成される（ステップＳ１６）。次に、レジストマスク１２１を介するドライエッチング（たとえば、ＲＩＥ（Reactive Ion Etching）法）により、層間絶縁膜４２、表面絶縁膜４０、エピタキシャル層１２（ｎ型ソース領域１７、ｐ型コンタクト領域１８およびｐ型ボディ領域１５）が選択的に除去される。これにより、ソースコンタクトトレンチ４９が形成される。次に、レジストマスク１２１をイオン注入マスクとして、ｐ型不純物としてのホウ素（Ｂ）が、ｐ型ボディ領域１５が露出するソースコンタクトトレンチ４９の内面に沿って選択的に注入される。このとき、ｐ型不純物は、ソースコンタクトトレンチ４９の内面に対する斜め照射によって注入されてもよい。これにより、ｐ型エクストラコンタクト領域５１が形成される。ｐ型エクストラコンタクト領域５１が形成された後、レジストマスク１２１が除去される。
次に、図７Ｑおよび図８Ｑに示すように、ゲートコンタクトトレンチ４４およびＤＴＩ用コンタクトトレンチ７４を形成すべき領域に選択的に開口１２２ａを有するレジストマスク１２２が層間絶縁膜４２上に形成される（ステップＳ１７）。このとき、レジストマスク１２２は、ソースコンタクトトレンチ４９を埋め戻すように、層間絶縁膜４２上に形成される。
次に、図７Ｒおよび図８Ｒに示すように、レジストマスク１２２を介するドライエッチング（たとえば、ＲＩＥ法）により、層間絶縁膜４２、ゲート絶縁膜２０の第２薄膜部２３（ＤＴＩ用絶縁膜６４の第２部分６６）、上部電極層３０（ＤＴＩ用上部電極層７０）、中間絶縁膜２４（ＤＴＩ用中間絶縁膜６７）および下部電極層２６（ＤＴＩ用下部電極層６９）が順に除去される。
このような５層エッチングは、エッチングガスの種類を適宜変更して行われる。これにより、ＶＤＭＩＳ領域２では、中間絶縁膜２４を貫通して下部電極層２６の上端部２８（凸部２９）に至る底部を有するゲートコンタクトトレンチ４４が形成される。一方、ＣＭＩＳ領域３では、ＤＴＩ用中間絶縁膜６７を貫通してＤＴＩ用下部電極層６９に至る底部を有するＤＴＩ用コンタクトトレンチ７４が形成される。ゲートコンタクトトレンチ４４およびＤＴＩ用コンタクトトレンチ７４が形成された後、レジストマスク１２２は除去される。
次に、図７Ｓおよび図８Ｓに示すように、各コンタクトトレンチ４４，４９，７４を埋め戻して、層間絶縁膜４２を覆うように導電体層１２３が形成される（ステップＳ１８）。導電体層１２３を形成する工程では、まず、たとえばＣＶＤ法によって、各コンタクトトレンチ４４，４９，７４の内面および層間絶縁膜４２の表面に沿ってチタンまたは窒化チタンを含む第１導電体層１２４が形成される。次に、たとえばＣＶＤ法によって各コンタクトトレンチ４４，４９，７４を埋め戻して層間絶縁膜４２を覆うタングステンを含む第２導電体層１２５が形成される。これにより、第１導電体層１２４および第２導電体層１２５を含む導電体層１２３が形成される。
次に、図７Ｔおよび図８Ｔに示すように、各コンタクトトレンチ４４，４９，７４外の層間絶縁膜４２上に形成された導電体層４５の不要な部分がエッチバックによって除去される。これにより、各コンタクトトレンチ４４，４９，７４内に、導電体層４５，５０，７５が埋設されて、ゲートコンタクト４３、ソースコンタクト４８およびＤＴＩ用コンタクト７３が形成される。
次に、図７Ｕおよび図８Ｕに示すように、各コンタクト４３，４８，７３を覆うように、ＵＳＧ膜５５が層間絶縁膜４２上に形成される（ステップＳ１９）。次に、ソースプラグ５６、ＤＴＩプラグ７６、および各コンタクト１００〜１０５（図５も併せて参照）を形成すべき領域に選択的に開口１２６ａを有するレジストマスク１２６がＵＳＧ膜５５上に形成される（ステップＳ２０）。次に、レジストマスク１２６を介するドライエッチング（たとえば、ＲＩＥ法）により、プラグ用トレンチ５７、ＤＴＩプラグ用トレンチ７７、および各コンタクト１００〜１０５用のトレンチが形成される。その後、レジストマスク１２６は除去される。
次に、図７Ｖおよび図８Ｖに示すように、前述の導電体層４５，５０，７５を形成する工程と同様の方法で、導電体層が各トレンチに埋め込まれる。これにより、ソースプラグ５６、ＤＴＩプラグ７６、および各コンタクト１００〜１０５が形成される。
次に、図７Ｗおよび図８Ｗに示すように、ソースプラグ５６、ＤＴＩプラグ７６、および各コンタクト１００〜１０５を覆うように、たとえばメッキ法により、ＡｌＣｕ膜を含む電極膜がＵＳＧ膜５５上に形成される（ステップＳ２１）。次に、電極膜が選択的に除去されて、ソース電極膜５９、各ドレイン電極膜１０７ａ，１０７ｂ、および各ゲート電極膜１０８ａ，１０８ｂに分離される。その後、半導体基板１１の裏面にドレイン電極６０が形成される。以上の工程を経て、半導体装置１が形成される。
以上の方法によれば、比較的に浅いソースコンタクトトレンチ４９が形成された後（ステップＳ１６：図７Ｐおよび図８Ｐ参照）、当該ソースコンタクトトレンチ４９よりも深いゲートコンタクトトレンチ４４およびＤＴＩ用コンタクトトレンチ７４が形成される（ステップＳ１７：図７Ｒおよび図８Ｒ参照）。
比較的に深いゲートコンタクトトレンチ４４およびＤＴＩ用コンタクトトレンチ７４が形成された後に、比較的に浅いソースコンタクトトレンチ４９が形成される場合、比較的に深いゲートコンタクトトレンチ４４およびＤＴＩ用コンタクトトレンチ７４を埋め戻すように、レジストマスク１２２が形成されなければならない。また、ソースコンタクトトレンチ４９の形成後、ゲートコンタクトトレンチ４４およびＤＴＩ用コンタクトトレンチ７４からレジストマスク１２２が除去されなければならない。そのため、製造工程が難化するだけでなく、製造工程の所要時間も長くなる。
したがって、比較的に浅いソースコンタクトトレンチ４９を先に形成することによって、比較的に深いゲートコンタクトトレンチ４４およびＤＴＩ用コンタクトトレンチ７４にレジストマスク１２２を埋設して除去する工程を回避できる。これにより、ソースコンタクトトレンチ４９、ゲートコンタクトトレンチ４４およびＤＴＩ用コンタクトトレンチ７４を正確に形成できると同時に、製造工程の所要時間を短縮できる。
＜第２実施形態＞
図９は、本発明の第２実施形態に係る半導体装置１３０の模式的な断面図である。半導体装置１３０が前述の半導体装置１と異なる点は、ＶＤＭＩＳ領域２に代えてＩＧＢＴ領域１３１が形成されている点である。半導体装置１３０の主たる構成は、半導体装置１の構成と同様である（図３も併せて参照）。図９において、前述の図１〜図８Ｗに示された各部と対応する部分には同一の参照符号を付して、説明を省略する。
図９に示すように、半導体装置１３０は、ｎ＋型の半導体基板１１に代えてｐ＋型の半導体基板１３２を含む半導体層１０を有している。また、半導体装置１３０は、ＶＤＭＩＳ領域２のｎ型ソース領域１７およびソース電極膜５９に代えて、ｎ型エミッタ領域１３３およびエミッタ電極膜１３４を有している。ｎ型エミッタ領域１３３は、本発明の第１導電型領域の一例である。このようにＩＧＢＴ領域１３１を含む半導体装置１３０によっても前述の半導体装置１と同様の効果を奏することができる。
＜第３実施形態＞
図１０は、本発明の第３実施形態に係る半導体装置１３５のトレンチゲート構造１９を示す拡大断面図である。第３実施形態に係る半導体装置１３５が、前述の半導体装置１と異なる点は、ゲート電極２５に代えてゲート電極１３６が形成されている点、およびゲートコンタクト４３に代えてゲートコンタクト１３７が形成されている点である。その他の点は、前述の半導体装置１の構成と同様である（図３も併せて参照）。図１０において、前述の図１〜図９に示された各部と対応する部分には同一の参照符号を付して、説明を省略する。
図１０に示すように、ゲート電極１３６は、中間絶縁膜２４によって上下に分離された下部電極層１３８および上部電極層１３９を含む。下部電極層１３８の上端部２８は、凸部１４０を含む。下部電極層１３８の凸部１４０が下部電極層１３８の他の部分と略同一の幅（幅Ｗ１≒幅Ｗ２）で形成されることによって、上端部２８が凸部１４０を有していないとみなせる構成としてもよい。
中間絶縁膜２４は、ゲート絶縁膜２０の厚膜部２１および第１薄膜部２２と一体的に連なるように、下部電極層１３８の凸部１４０に沿って形成されている。上部電極層１３９は、中間絶縁膜２４を挟んで下部電極層１３８の凸部１４０（上端部２８）と対向する下端部１４１を有している。上部電極層１３９は、下部電極層２６の凸部１４０にオーバラップするように形成されている。
ゲートコンタクト１３７は、下部電極層１３８に至るように、層間絶縁膜４２、ゲート絶縁膜２０の第２薄膜部２３、上部電極層１３９、および中間絶縁膜２４を順に貫通して形成されている。ゲートコンタクト１３７は、層間絶縁膜４２、ゲート絶縁膜２０の第２薄膜部２３、上部電極層１３９、中間絶縁膜２４および下部電極層１３８に接する側部と、下部電極層２６の凸部１４０（上端部２８）に接する底部とを有している。
ゲートコンタクト１３７は、開口から底部に向けて開口幅が狭まる断面視テーパ状のゲートコンタクトトレンチ１４２と、当該ゲートコンタクトトレンチ１４２に埋設された導電体層４５とを含むトレンチコンタクト構造を有している。
ゲートコンタクトトレンチ１４２は、下部電極層１３８に至るように、層間絶縁膜４２、ゲート絶縁膜２０の第２薄膜部２３、上部電極層１３９、および中間絶縁膜２４を順に掘り下げて形成されている。ゲートコンタクトトレンチ１４２は、層間絶縁膜４２、ゲート絶縁膜２０の第２薄膜部２３、上部電極層１３９、中間絶縁膜２４および下部電極層１３８が露出する側部と、下部電極層１３８が露出する底部とを有している。
ゲートトレンチ１４の深さ方向に直交する方向に関して、ゲートコンタクトトレンチ１４２の底部は、下部電極層１３８の上端部２８（凸部１４０以外の部分）の幅Ｗ１よりも小さい幅Ｗ３を有している。より具体的には、ゲートコンタクトトレンチ１４２の底部は、下部電極層１３８の凸部１４０の幅Ｗ２よりも小さい幅Ｗ３を有している。ゲートコンタクトトレンチ１４２の開口幅は、下部電極層１３８の上端部２８の幅Ｗ１よりも小さくてもよいし、下部電極層１３８の上端部２８の幅Ｗ１よりも大きくてもよい。
以上のように、半導体装置１３５によっても前述の半導体装置１と同様の効果を奏することができる。また、ゲートコンタクト１３７の底部を中間絶縁膜２４よりも下方の深さに位置させることにより、上部電極層１３９と下部電極層１３８とを良好に電気的に接続（短絡）できる。
以上、本発明の実施形態に係る形態について説明したが、本発明はさらに他の形態で実施することもできる。
たとえば、前述の各実施形態では、トレンチゲート構造１９がストライプ状に形成された例について説明したが、図１１に示す構成を採用してもよい。図１１は、第１変形例に係る半導体装置１４３の模式的な斜視断面図である。
なお、図１１では、第１実施形態に係る半導体装置１の変形例として半導体装置１４３を示しているが、むろん、半導体装置１４３の構成は、第２実施形態の半導体装置１３０に係る構成および第３実施形態の半導体装置１３５に係る構成にも適用できる。図１１では、前述の半導体装置１の構成と共通する構成については、同一の符号を付して説明を省略する。
図１１に示すように、トレンチゲート構造１９は、平面視格子状に形成されたゲートトレンチ１４を有してもよい。すなわち、正方行列状に配列されるように複数の単位セル１３が形成されていてもよい。各単位セル１３は、トレンチゲート構造１９の中心を通る直線によって区画される平面視正方行列状の一領域で定義される。
ゲートコンタクト４３は、ゲートトレンチ１４の長手方向に沿って平面視格子状に形成されている。ゲートトレンチ１４によって取り囲まれた平面視四角形状の領域内にソースコンタクト４８（ソースコンタクトトレンチ４９）が形成されている。図１１では図示を省略しているが、ｎ型ソース領域１７およびｐ型コンタクト領域１８は、ソースコンタクトトレンチ４９の側部とゲートトレンチ１４の側部との間の領域に選択的に形成されている。その他の構成は、前述の半導体装置１の構成と同様である。
また、前述の各実施形態では、ゲートコンタクト４３，１３７が、トレンチゲート構造１９に沿ってストライプ状に形成された例を説明したが、図１２に示すような構成を採用してもよい。図１２は、第２変形例に係る半導体装置１４４の模式的な斜視断面図である。
図１２では、第１実施形態に係る半導体装置１の変形例として半導体装置１４４を示しているが、むろん、半導体装置１４４の構成は、第２実施形態の半導体装置１３０に係る構成および第３実施形態の半導体装置１３５に係る構成にも適用できる。図１２では、前述の半導体装置１の構成と共通する構成については、同一の符号を付して説明を省略する。
図１２に示すように、ゲートコンタクト４３は、ゲートトレンチ１４のストライプ方向に沿って、互いに間隔を空けて形成された複数のゲートコンタクト孔１４５と、当該ゲートコンタクト孔１４５に埋設された導電体層４５とを含んでいてもよい。ゲートコンタクト孔１４５は、平面視四角形状や平面視六角形状等の平面視多角形状であってもよい。また、ゲートコンタクト孔１４５は、平面視円形状や平面視楕円形状等であってもよい。
また、前述の各実施形態では、ソースコンタクト４８が、ストライプ状に形成された例を説明したが、図１２に示すように、ソースコンタクト４８は、ゲートトレンチ１４のストライプ方向に沿って、互いに間隔を空けて形成された複数のソースコンタクト孔１４６と、当該ソースコンタクト孔１４６に埋設された導電体層５０とを含んでいてもよい。むろん、このような複数のゲートコンタクト孔１４５および複数のソースコンタクト孔１４６の各構成は、ＤＴＩ用コンタクト７３、ソースプラグ５６、ＤＴＩプラグ７６、および各コンタクト１００〜１０５の各構成に適用されてもよい。
複数のゲートコンタクト孔１４５および複数のソースコンタクト孔１４６のような構成を適用する場合、ゲートコンタクト４３およびソースコンタクト４８等に関して、放熱材として機能する面積が少なくなる。そのため、前述の第１〜第３実施形態に係る構成の方が好ましいと言える。
また、前述の第１および第２実施形態では、ゲートコンタクト４３（ゲートコンタクトトレンチ４４）が下部電極層２６の凸部２９と接する底部を有する例について説明したが、図１３に示すような構成を採用してもよい。図１３は、第３変形例に係る半導体装置１４７のトレンチゲート構造１９を示す模式的な拡大断面図である。
図１３では、第１実施形態に係る半導体装置１の変形例として半導体装置１４７を示しているが、むろん、半導体装置１４７の構成は、第２実施形態の半導体装置１３０に係る構成にも適用できる。図１３では、前述の半導体装置１の構成と共通する構成については、同一の符号を付して説明を省略する。
図１３に示すように、ゲートコンタクトトレンチ４４は、下部電極層２６に至るように、層間絶縁膜４２、ゲート絶縁膜２０の第２薄膜部２３、上部電極層３０、および中間絶縁膜２４を順に掘り下げて形成されている。ゲートコンタクトトレンチ４４は、層間絶縁膜４２、ゲート絶縁膜２０の第２薄膜部２３、上部電極層３０、中間絶縁膜２４、および下部電極層２６が露出する側部と、下部電極層２６が露出する底部とを有している。このような構成であっても、前述の第１実施形態で述べた効果と同様の効果を奏することができる。
また、前述の各実施形態では、ゲート絶縁膜２０が、厚膜部２１および第１薄膜部２２を含む構成について説明したが、ゲート絶縁膜２０は、一様な厚さで形成されていてもよい。この場合、ゲート絶縁膜２０は、図１４に示す構成であってもよい。図１４は、第４変形例に係る半導体装置１４８のトレンチゲート構造１９を示す模式的な拡大断面図である。
図１４では、第１実施形態に係る半導体装置１の変形例として半導体装置１４４を示しているが、むろん、半導体装置１４４の構成は、第２実施形態の半導体装置１３０に係る構成および第３実施形態の半導体装置１３５に係る構成にも適用できる。図１４では、前述の半導体装置１の構成と共通する構成については、同一の符号を付して説明を省略する。
図１４に示すように、ゲート絶縁膜２０は、第１薄膜部２２を有しておらず、ゲートトレンチ１４の内面全域に沿って形成された厚膜部２１を含む。この構成によれば、製造工程において、ゲートトレンチ１４に形成された熱酸化膜１１１および下部電極層２６を選択的に除去する工程（ステップＳ６）を省略できる（図７Ｄ等参照）。これにより、製造工程を簡略化できるので、製造工程の所要時間を短縮できる。ただし、上部電極層３０の側部３３は、厚膜部２１を挟んでｐ型ボディ領域１５と対向するため、チャネルの制御性を鑑みれば、前述の各実施形態の構成の方が好ましいと言える。
むろん、ゲート絶縁膜２０は、厚膜部２１を有しておらず、ゲートトレンチ１４の内面全域に沿って形成された第１薄膜部２２を含む構成であってもよい。この場合、チャネルの制御性が向上する一方で、ゲートトレンチ１４（トレンチゲート構造１９）の下方部における容量値が増加するため、前述の各実施形態の構成の方が好ましいと言える。
また、前述の各実施形態では、エピタキシャル層１２の表面に対して垂直な側部を有するゲートトレンチ１４およびＤＴＩ用トレンチ６３の例について説明したが、ゲートトレンチ１４およびＤＴＩ用トレンチ６３は、開口から底部に向けて開口幅が狭まる断面視テーパ状に形成されていてもよい。
また、前述の第１および第２実施形態では、エピタキシャル層１２の表面に対して垂直な側部を有するゲートコンタクトトレンチ４４の例について説明したが、ゲートコンタクトトレンチ４４は、開口から底部に向けて開口幅が狭まる断面視テーパ状に形成されていてもよい。
また、前述の各実施形態では、エピタキシャル層１２の表面に対して垂直な側部を有するソースコンタクトトレンチ４９の例について説明したが、ソースコンタクトトレンチ４９は、開口から底部に向けて開口幅が狭まる断面視テーパ状に形成されていてもよい。
また、前述の各実施形態では、ｐ型ボディ領域１５に底部を有するソースコンタクトトレンチ４９が形成された例について説明したが、ソースコンタクトトレンチ４９は、ｐ型ボディ領域１５を貫通せずに、ｎ型ソース領域１７に接する底部、またはｎ型ソース領域１７が露出するエピタキシャル層１２の表面に接する底部を有していてもよい。
また、前述の各実施形態において、ゲートトレンチ１４およびソースコンタクトトレンチ４９が、同一深さで形成されていてもよい。この場合、ゲートトレンチ１４およびソースコンタクトトレンチ４９を同一の工程で形成してもよい。
また、前述の各実施形態では、平面視四角環状のＤＴＩ構造５が形成された例について説明したが、ＣＭＩＳ領域３および受動素子領域４をＶＤＭＩＳ領域２から電気的に分離できるのであれば、これに限定されるものではない。したがって、平面視円環状、平面視楕円環状や、平面視三角形状、平面視六角形状等の平面視多角環状のＤＴＩ構造５が形成されていてもよい。
また、前述の各実施形態では、ＣＭＩＳ領域３および受動素子領域４のそれぞれの周囲を取り囲むようにＤＴＩ構造５が形成された例について説明したが、ＶＤＭＩＳ領域２の周囲を取り囲むようにＤＴＩ構造５が形成されていてもよい。また、この場合において、ＣＭＩＳ領域３および受動素子領域４のいずれか一方は、ＤＴＩ構造５により取り囲まれていなくてもよい。
また、前述の第１実施形態および第２実施形態を組み合わせてｎ＋型の不純物領域およびｐ＋型の不純物領域の双方を有する半導体基板１１を形成することにより、ＶＤＭＩＳ（ＭＩＳＦＥＴ）およびＩＧＢＴの双方の特性を有する半導体装置を形成してもよい。
また、前述の半導体装置１，１３０，１３５，１４３，１４４，１４７，１４８において、各半導体部分の導電型が反転された構成が採用されてもよい。つまり、ｐ型の部分がｎ型であり、ｎ型の部分がｐ型であってもよい。
また、前述の各実施形態において、ＣＭＩＳ領域３に代えて、ＢＪＴ（Bipolar Junction Transistor）領域，ＪＦＥＴ（Junction Field Effect Transistor）領域、コントロールゲートおよびフローティングゲートを有する不揮発性メモリ領域等が形成されていてもよい。また、これらの領域がエピタキシャル層１２上に選択的に複数形成されていてもよい。また、これらの領域の組み合わせによって、ＬＳＩ（Large Scale Integration）、ＳＳＩ（Small Scale Integration）、ＭＳＩ（Medium Scale Integration）、ＶＬＳＩ（Very Large Scale Integration）、ＵＬＳＩ（Ultra-Very Large Scale Integration）等の集積回路を構成してもよい。
また、前述の半導体装置１，１３０，１３５，１４３，１４４，１４７，１４８は、半導体パッケージに搭載されていてもよい。この場合、図１５〜図２１に示す例を採用してもよい。
図１５は、前述の半導体装置１，１３０，１３５，１４３，１４４，１４７，１４８が搭載される半導体パッケージ１５１の一例を示す上面斜視図である。図１６は、図１５に示す半導体パッケージ１５１の内部構造を示す平面図である。図１７は、図１６に示すXVII-XVII線に沿う断面図である。以下では、前述の半導体装置１，１３０，１３５，１４３，１４４，１４７，１４８を、単に「半導体チップ１５０」と言う。
図１５〜図１７に示すように、半導体パッケージ１５１は、半導体チップ１５０が接続されたリードフレーム１５２ａ，１５２ｂと、外部端子を構成し、外部からの電力を半導体チップ１５０に供給する複数（この例では、４つ）の入力端子１５３ａ〜１５３ｄと、外部端子を構成し、当該半導体チップ１５０からの電気信号を外部に出力する複数（この例では、４つ）の出力端子１５４ａ〜１５４ｄと、半導体チップ１５０、リードフレーム１５２ａ，１５２ｂ、入力端子１５３ａ〜１５３ｄの一部、および出力端子１５４ａ〜１５４ｄの一部のそれぞれを封止するパッケージ本体１５５とを含む。
図１５に示すように、パッケージ本体１５５は、たとえば４ｍｍ×５ｍｍ程度の略長方体形状に形成されている。パッケージ本体１５５は、当該パッケージ本体１５５の長手方向に沿う一対の第１側部１５５ａおよび第２側部１５５ｂを有している。パッケージ本体１５５は、たとえばエポキシ樹脂等の封止樹脂を含む。
図１６に示すように、パッケージ本体１５５内には、当該パッケージ本体１５５の表面を法線方向から見た平面視（以下、単に「平面視」と言う。）において、略矩形状の一対のリードフレーム１５２ａ，１５２ｂが配置されている。各リードフレーム１５２ａ，１５２ｂは、電気的に分離されるように、パッケージ本体１５５の長手方向に沿って互いに間隔を空けて配置されている。各リードフレーム１５２ａ，１５２ｂは、平面視において、半導体チップ１５０の面積よりも大きい面積を有している。
図１７に示すように、半導体チップ１５０は、裏面側に裏面電極としてのドレイン電極６０（図３も併せて参照）を有する縦型の半導体装置である。各半導体チップ１５０のドレイン電極６０は、半田１５６を介して対応するリードフレーム１５２ａ，１５２ｂに各々接続されている。各半導体チップ１５０は、対応するリードフレーム１５２ａ，１５２ｂ内に収まるように接続されている。
図１５および図１６に示すように、各入力端子１５３ａ〜１５３ｄは、パッケージ本体１５５の第１側部１５５ａ側に配置されている。各入力端子１５３ａ〜１５３ｄは、第１側部１５５ａの長手方向に沿って、電気的に分離されるように互いに間隔を空けて配置されている。また、各入力端子１５３ａ〜１５３ｄは、各リードフレーム１５２ａ，１５２ｂから電気的に分離されるように、各リードフレーム１５２ａ，１５２ｂから間隔を空けて配置されている。
図１６に示すように、入力端子１５３ａおよび入力端子１５３ｂは、一方側のリードフレーム１５２ａに接続された半導体チップ１５０に対して一対の入力端子を構成している。同様に、入力端子１５３ｃおよび入力端子１５３ｄは、他方側のリードフレーム１５２ｂに接続された半導体チップ１５０に対して一対の入力端子を構成している。
入力端子１５３ａおよび入力端子１５３ｃは、ボンディングワイヤ１５７を介して、対応する半導体チップ１５０のＶＤＭＩＳ領域２に設けられたソースパッド６に電気的に各々接続されている。つまり、入力端子１５３ａおよび入力端子１５３ｃは、グランド電位が印加されるグランド端子を構成している。一方、入力端子１５３ｂおよび入力端子１５３ｄは、ボンディングワイヤ１５７を介して、対応する半導体チップ１５０のＣＭＩＳ領域３に電気的に各々接続されている。
各入力端子１５３ａ〜１５３ｄは、いずれも、パッケージ本体１５５内に配置されたインナーリード１５８と、パッケージ本体１５５外に配置されたアウターリード１５９とを一体的に有している。
各インナーリード１５８は、各リードフレーム１５２ａ，１５２ｂの表面に対して略水平に形成された平坦面を有する平板部１６０を含む。各平板部１６０は、各リードフレーム１５２ａ，１５２ｂの表面よりも上方（パッケージ本体１５５の表面側）に位置している。各平板部１６０は、半導体チップ１５０の表面（ドレイン電極６０が形成されていない側の面）と略同一平面上に位置する平坦面を有していてもよい。各平板部１６０は、ボンディングワイヤ１５７を介して、各半導体チップ１５０に電気的に接続されている。
ＶＤＭＩＳ領域２には、比較的に大きな電圧が印加される。抵抗値の増加を抑制または防止する観点から、入力端子１５３ａおよび入力端子１５３ｃは、複数（２つ以上）のボンディングワイヤ１５７を介して、対応する半導体チップ１５０に電気的に接続されてもよい。また、複数のボンディングワイヤ１５７に代えて、当該複数のボンディングワイヤ１５７の各線径の合計値に相当する線径を有する１つの太ワイヤや導電体板等を適用してもよい。ボンディングワイヤ１５７、太ワイヤ、導電体板等は、たとえば金（Ａｕ），銅（Ｃｕ），アルミニウム（Ａｌ）またはこれらの合金のいずれかを含んでいてもよい。
一方、各アウターリード１５９は、インナーリード１５８からパッケージ本体１５５の裏面側に向けて延びる延部１６１と、延部１６１の下端からパッケージ本体１５５の反対側の方向に向けて延びる下端部１６２とを含む。アウターリード１５９の下端部１６２は、パッケージ本体１５５の裏面よりも下方に位置しており、半田等によって、実装基板等に設けられた配線等に接続される。外部からアウターリード１５９に入力された電力は、インナーリード１５８およびボンディングワイヤ１５７を介して半導体チップ１５０に供給される。
他方、図１５〜図１７に示すように、各出力端子１５４ａ〜１５４ｄは、パッケージ本体１５５の第２側部１５５ｂ側に配置されている。各出力端子１５４ａ〜１５４ｄは、第２側部１５５ｂの長手方向に沿って、互いに間隔を空けて配置されている。
出力端子１５４ａおよび出力端子１５４ｂは、一方側のリードフレーム１５２ａおよび半田１５６を介して、半導体チップ１５０のドレイン電極６０に電気的に接続された一対のドレイン端子を構成している。同様に、出力端子１５４ｃおよび出力端子１５４ｄは、他方側のリードフレーム１５２ｂおよび半田１５６を介して、半導体チップ１５０のドレイン電極６０に電気的に接続された一対のドレイン端子を構成している。
図１６に示すように、各出力端子１５４ａ〜１５４ｄは、いずれも、パッケージ本体１５５内に配置されたインナーリード１６３と、パッケージ本体１５５外に配置されたアウターリード１６４とを一体的に有している。
図１７に示すように、各インナーリード１６３は、各リードフレーム１５２ａ，１５２ｂの表面よりも上方（パッケージ本体１５５の表面側）に位置している。各インナーリード１６３は、パッケージ本体１５５内において、パッケージ本体１５５の裏面側に向けて延びる連結部１６５を介して、対応するリードフレーム１５２ａ，１５２ｂと一体的に連なるように形成されている。インナーリード１６３は、連結部１６５、リードフレーム１５２、および半田１５６を介して半導体チップ１５０に電気的に接続されている。
一方、各アウターリード１６４は、インナーリード１６３からパッケージ本体１５５の裏面側に向けて延びる延部１６６と、延部１６６の下端からパッケージ本体１５５とは反対側の方向に向けて延びる下端部１６７とを含む。アウターリード１６４の下端部１６７は、各入力端子１５３ａ〜１５３ｄの下端部１６２と同じ高さに位置しており、半田等によって、実装基板等に設けられた配線等に接続される。半導体チップ１５０からの電気信号は、半田１５６、リードフレーム１５２、およびインナーリード１６３を介してアウターリード１６４から外部に出力される。
図１５を再度参照して、パッケージ本体１５５は、その表面に実装方向を定める指標１６８を有している。指標１６８は、パッケージ本体１５５の裏面側に向かって窪んだ凹部であってもよいし、パッケージ本体１５５の表面に付された標印であってもよい。この例では、凹部が、指標１６８として形成されている。指標１６８は、平面視において、入力端子１５３ａの近傍に位置するパッケージ本体１５５の表面角部に形成されている。これにより、入力端子１５３ａの位置が表されており、半導体パッケージ１５１の実装方向を定めることができる。
以上の構成によれば、一対のリードフレーム１５２ａ，１５２ｂのそれぞれに半導体チップ１５０が接続された２チャンネル型の半導体パッケージ１５１を提供できる。
なお、各リードフレーム１５２ａ，１５２ｂに接続される各半導体チップ１５０は、互いに同一仕様のものであってもよいし、入力電圧、出力信号等が互いに異なる仕様のものであってもよい。また、この例では、２チャンネル型の半導体パッケージ１５１の例について説明したが、多数チャンネル型（３チャンネル以上）の半導体パッケージが採用されてもよい。また、１チャンネル型の半導体パッケージが採用されてもよい。１チャンネル型の半導体パッケージが採用される場合、図１８に示す例を採用してもよい。
図１８は、半導体チップ１５０が搭載される半導体パッケージ１７１を示す上面斜視図である。図１９は、図１８に示す半導体パッケージ１７１の下面斜視図である。図２０は、図１８に示す半導体パッケージ１７１の内部構造を示す平面図である。図２１は、図２０に示すXXI-XXI線に沿う断面図である。
半導体パッケージ１７１が前述の半導体パッケージ１５１と異なる点は、半導体パッケージ１７１が１チャンネル型である点、一対のリードフレーム１５２ａ，１５２ｂに代えて１つのリードフレーム１７２を含む点、入力端子１５３ａ〜１５３ｄに代えて入力端子１７３ａ〜１７３ｄを含む点、出力端子１５４ａ〜１５４ｄに代えて出力端子１７４ａ〜１７４ｄを含む点、およびパッケージ本体１５５に代えてパッケージ本体１７５を含む点である。その他の点は、前述の半導体パッケージ１５１と同様である。図１８〜図２１において、前述の図１５〜図１７に示された部分と対応する部分には同一符号を付して説明を省略する。
図１８〜図２１に示すように、パッケージ本体１７５は、たとえば３ｍｍ×３ｍｍ程度の略長方体形状に形成されている。図２０に示すように、パッケージ本体１７５内には、当該パッケージ本体１７５の表面を法線方向から見た平面視（以下、単に「平面視」と言う。）において、略矩形状のリードフレーム１７２が配置されている。リードフレーム１７２の上面には、半田１５６を介して半導体チップ１５０のドレイン電極６０が接続されている。一方、図１９および図２１に示すように、リードフレーム１７２の下面１７２ａは、パッケージ本体１７５の下面から露出している。リードフレーム１７２の下面１７２ａは、図１９に示すように、パッケージ本体１７５の下面から突出するように露出していてもよい。リードフレーム１７２の下面１７２ａは、パッケージ本体１７５の下面よりもパッケージ本体１７５の内方部側に窪むように露出していてもよい。
各入力端子１７３ａ〜１７３ｄは、パッケージ本体１７５の一方側の側部１７５ａ側に配置されている。各入力端子１７３ａ〜１７３ｄは、一方側の側部１７５ａの長手方向に沿って、電気的に分離されるように互いに間隔を空けて配置されている。また、各入力端子１７３ａ〜１７３ｄは、リードフレーム１７２から電気的に分離されるように、リードフレーム１７２から間隔を空けて配置されている。
各入力端子１７３ａ〜１７３ｄの上部の一部およびリードフレーム１７２側に位置する側部の一部は、パッケージ本体１７５に封止されている。一方、各入力端子１７３ａ〜１７３ｄの底部およびリードフレーム１７２の反対側に位置する側部は、パッケージ本体１７５の一方側の側部１７５ａと下面とが交わる角部から露出している。各入力端子１７３ａ〜１７３ｄは、図１９に示すように、パッケージ本体１７５の下面から突出するように露出していてもよい。各入力端子１７３ａ〜１７３ｄは、パッケージ本体１７５の下面よりもパッケージ本体１７５の内方部側に窪むように露出していてもよい。
入力端子１７３ａは、ボンディングワイヤ１５７を介して、半導体チップ１５０のＶＤＭＩＳ領域２に設けられたソースパッド６に電気的に接続されている。つまり、入力端子１７３ａは、グランド電位が印加されるグランド端子を構成している。一方、入力端子１７３ｃは、ボンディングワイヤ１５７を介して、半導体チップ１５０のＣＭＩＳ領域３に電気的に接続されている。各入力端子１７３ａ〜１７３ｄの露出部は、半田等によって、実装基板等に設けられた配線等に接続される。外部から各入力端子１７３ａ〜１７３ｄに入力された電力は、ボンディングワイヤ１５７を介して半導体チップ１５０に供給される。
この例では、入力端子１７３ｂおよび入力端子１７３ｄが電気的に開放されているが、入力端子１７３ｂおよび入力端子１７３ｄは、それぞれボンディングワイヤ１５７を介してＶＤＭＩＳ領域２またはＣＭＩＳ領域３に電気的に接続されていてもよい。また、入力端子１７３ｂは、パッケージ本体１７５内において、入力端子１７３ａまたは入力端子１７３ｃと一体的に形成されていてもよい。また、入力端子１７３ｄは、パッケージ本体１７５内において、入力端子１７３ｃと一体的に形成されていてもよい。
他方、各出力端子１７４ａ〜１７４ｄは、リードフレーム１７２を挟んでパッケージ本体１７５の一方側の側部１７５ａに対向する他方側の側部１７５ｂ側に配置されている。各出力端子１７４ａ〜１７４ｄは、他方側の側部１７５ｂの長手方向に沿って互いに間隔を空けて配置されている。
各出力端子１７４ａ〜１７４ｄの上部の一部およびリードフレーム１７２側に位置する側部の一部は、パッケージ本体１７５に封止されている。一方、各出力端子１７４ａ〜１７４ｄの底部およびリードフレーム１７２の反対側に位置する側部は、パッケージ本体１７５の他方側の側部１７５ｂと下面とが交わる角部から露出している。各出力端子１７４ａ〜１７４ｄは、図１９に示すように、パッケージ本体１７５の下面から突出するように露出していてもよい。各出力端子１７４ａ〜１７４ｄは、パッケージ本体１７５の下面よりもパッケージ本体１７５の内方部側に窪むように露出していてもよい。
各出力端子１７４ａ〜１７４ｄは、パッケージ本体１７５内において、たとえば連結部１７６を介して、リードフレーム１７２と一体的に連なるように形成されている。半導体チップ１５０からの電気信号は、リードフレーム１７２および連結部１７６を介して各出力端子１７４ａ〜１７４ｄから外部に出力される。各出力端子１７４ａ〜１７４ｄは、連結部１７６に代えて、ボンディングワイヤ等を介してリードフレーム１７２に電気的に接続されていてもよい。各出力端子１７４ａ〜１７４ｄのいずれかは、リードフレーム１７２から電気的に分離されていてもよい。
図１８を再度参照して、パッケージ本体１７５は、その表面に実装方向を定める指標１７７を有している。指標１７７は、平面視において、入力端子１７３ａの近傍に位置するパッケージ本体１７５の表面角部に形成されている。これにより、入力端子１７３ａの位置が表されており、半導体パッケージ１７１の実装方向を定めることができる。
以上の構成によれば、１つのリードフレーム１７２に１つの半導体チップ１５０が接続された１チャンネル型の半導体パッケージ１７１を提供できる。また、半導体パッケージ１７１によれば、リードフレーム１７２の下面１７２ａがパッケージ本体１７５の下面から露出しているので、半導体チップ１５０で発生した熱を効果的に外部に放散できる。前述の半導体パッケージ１５１を参酌して、半導体パッケージ１７１を多数チャンネル型（２チャンネル以上）の半導体パッケージとしてもよい。
前述の半導体チップ１５０（半導体装置１，１３０，１３５，１４３，１４４，１４７，１４８）および半導体パッケージ１５１，１７１は、たとえば、電気自動車（ハイブリッド車を含む）、電車、産業用ロボットなどの動力源として利用される電動モータを駆動するための駆動回路を構成するインバータ回路に用いられるパワーモジュールに組み込むことができる。また、太陽電池、風力発電機その他の発電装置（とくに自家発電装置）が発生する電力を商用電源の電力と整合するように変換するインバータ回路に用いられるパワーモジュールにも組み込むことができる。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
１ 半導体装置
２ ＶＤＭＩＳ領域
３ ＣＭＩＳ領域
５ ＤＴＩ構造
１０ 半導体層
１１ 半導体基板
１２ エピタキシャル層
１４ ゲートトレンチ
１５ ｐ型ボディ領域
１７ ｎ型ソース領域
１９ トレンチゲート構造
２０ ゲート絶縁膜
２１ 厚膜部
２２ 第１薄膜部
２４ 中間絶縁膜
２５ ゲート電極
２６ 下部電極層
２８ 上端部
３０ 上部電極層
４０ 表面絶縁膜
４２ 層間絶縁膜
４３ ゲートコンタクト
４４ ゲートコンタクトトレンチ
４８ ソースコンタクト
４９ ソースコンタクトトレンチ
６３ ＤＴＩ用トレンチ
６４ ＤＴＩ用絶縁膜
６７ ＤＴＩ用中間絶縁膜
６８ ＤＴＩ用電極
６９ ＤＴＩ用下部電極層
７０ ＤＴＩ用上部電極層
７３ ＤＴＩ用コンタクト
７４ ＤＴＩ用コンタクトトレンチ
１３０ 半導体装置
１３１ ＩＧＢＴ領域
１３２ 半導体基板
１３３ ｎ型エミッタ領域
１３５ 半導体装置
１３６ ゲート電極
１３７ ゲートコンタクト
１３８ 下部電極
１３９ 上部電極
１４２ ゲートコンタクトトレンチ
１４３ 半導体装置
１４４ 半導体装置
１４７ 半導体装置
１４８ 半導体装置

Claims (30)

  1. ゲートトレンチが形成された半導体層と、
    前記ゲートトレンチの内面に沿って形成されたゲート絶縁膜と、
    前記ゲート絶縁膜を介して前記ゲートトレンチに埋設され、中間絶縁膜を挟んで上下に分離された下部電極および上部電極を有するゲート電極と、
    前記下部電極に至るように前記上部電極および前記中間絶縁膜を貫通して前記ゲートトレンチ内に形成され、前記下部電極の上端部および前記中間絶縁膜に接する底部を有し、前記下部電極および前記上部電極を電気的に接続するゲートコンタクトと、を含む、半導体装置。
  2. 前記半導体層の表面部に形成された第２導電型のボディ領域と、
    前記ボディ領域内に形成された第１導電型領域と、を含み、
    前記ゲート絶縁膜は、前記下部電極と接する厚膜部、ならびに、前記厚膜部よりも小さい厚さを有し、前記上部電極および前記ボディ領域の間に介在する薄膜部を含む、請求項１に記載の半導体装置。
  3. 前記ゲート絶縁膜の前記薄膜部は、前記ゲート絶縁膜の前記厚膜部に対して、１０分の１以下の厚さを有している、請求項２に記載の半導体装置。
  4. 前記第１導電型領域を貫通して前記ボディ領域に至る第１導電型領域用コンタクトを含む、請求項２または３に記載の半導体装置。
  5. 前記第１導電型領域用コンタクトは、前記ゲートコンタクトの底部よりも浅い位置に底部を有している、請求項４に記載の半導体装置。
  6. 前記第１導電型領域用コンタクトは、前記ゲートトレンチの長手方向に沿って形成されている、請求項４または５に記載の半導体装置。
  7. 前記第１導電型領域用コンタクトは、タングステンを含む、請求項４〜６のいずれか一項に記載の半導体装置。
  8. 前記半導体層においてＤＴＩ（Deep Trench Isolation）構造によって電気的に分離された素子領域をさらに含み、
    前記ＤＴＩ構造は、
    前記半導体層に形成されたＤＴＩ用トレンチと、
    前記ＤＴＩ用トレンチの内面に沿って形成されたＤＴＩ用絶縁膜と、
    前記ＤＴＩ用絶縁膜を介して前記ＤＴＩ用トレンチに埋設され、ＤＴＩ用中間絶縁膜を挟んで上下に分離されたＤＴＩ用下部電極およびＤＴＩ用上部電極を有するＤＴＩ用電極と、
    前記ＤＴＩ用上部電極および前記ＤＴＩ用中間絶縁膜を貫通して前記ＤＴＩ用下部電極に至るように前記ＤＴＩ用トレンチ内に形成され、前記ＤＴＩ用下部電極および前記ＤＴＩ用上部電極を電気的に接続するＤＴＩ用コンタクトと、を含む、請求項１〜７のいずれか一項に記載の半導体装置。
  9. 前記ＤＴＩ用コンタクトには、グランド電位が印加される、請求項８に記載の半導体装置。
  10. 前記素子領域は、第１導電型のＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field-Effect Transistor）および第２導電型のＭＩＳＦＥＴを有するＣＭＩＳ（Complementary MIS）領域を含む、請求項８または９に記載の半導体装置。
  11. ゲートトレンチが形成された半導体層と、
    前記ゲートトレンチの内面に沿って形成されたゲート絶縁膜と、
    前記ゲート絶縁膜を介して前記ゲートトレンチに埋設され、中間絶縁膜を挟んで上下に分離された下部電極および上部電極を有するゲート電極と、
    前記下部電極に至るように前記上部電極および前記中間絶縁膜を貫通して前記ゲートトレンチ内に形成され、前記下部電極および前記上部電極を電気的に接続するゲートコンタクトと、
    前記半導体層の表面部に形成された第２導電型のボディ領域と、
    前記ボディ領域内に形成された第１導電型領域と、
    前記ボディ領域に至るように前記第１導電型領域を貫通し、前記ゲートコンタクトの底部よりも浅い位置に底部を有する第１導電型領域用コンタクトと、を含み、
    前記ゲート絶縁膜は、前記下部電極と接する厚膜部、ならびに、前記厚膜部よりも小さい厚さを有し、前記上部電極および前記ボディ領域の間に介在する薄膜部を含む、半導体装置。
  12. 前記ゲートコンタクトは、前記下部電極に接する底部、および、前記中間絶縁膜に接する側部を有している、請求項１１に記載の半導体装置。
  13. 前記ゲート絶縁膜の前記薄膜部は、前記ゲート絶縁膜の前記厚膜部に対して、１０分の１以下の厚さを有している、請求項１１または１２に記載の半導体装置。
  14. 前記第１導電型領域用コンタクトは、前記ゲートトレンチの長手方向に沿って形成されている、請求項１１〜１３のいずれか一項に記載の半導体装置。
  15. 前記第１導電型領域用コンタクトは、タングステンを含む、請求項１１〜１４のいずれか一項に記載の半導体装置。
  16. 前記半導体層においてＤＴＩ（Deep Trench Isolation）構造によって電気的に分離された素子領域をさらに含み、
    前記ＤＴＩ構造は、
    前記半導体層に形成されたＤＴＩ用トレンチと、
    前記ＤＴＩ用トレンチの内面に沿って形成されたＤＴＩ用絶縁膜と、
    前記ＤＴＩ用絶縁膜を介して前記ＤＴＩ用トレンチに埋設され、ＤＴＩ用中間絶縁膜を挟んで上下に分離されたＤＴＩ用下部電極およびＤＴＩ用上部電極を有するＤＴＩ用電極と、
    前記ＤＴＩ用上部電極および前記ＤＴＩ用中間絶縁膜を貫通して前記ＤＴＩ用下部電極に至るように前記ＤＴＩ用トレンチ内に形成され、前記ＤＴＩ用下部電極および前記ＤＴＩ用上部電極を電気的に接続するＤＴＩ用コンタクトと、を含む、請求項１１〜１５のいずれか一項に記載の半導体装置。
  17. 前記ＤＴＩ用コンタクトには、グランド電位が印加される、請求項１６に記載の半導体装置。
  18. 前記素子領域は、第１導電型のＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field-Effect Transistor）および第２導電型のＭＩＳＦＥＴを有するＣＭＩＳ（Complementary MIS）領域を含む、請求項１６または１７に記載の半導体装置。
  19. ゲートトレンチが形成された半導体層と、
    前記ゲートトレンチの内面に沿って形成されたゲート絶縁膜と、
    前記ゲート絶縁膜を介して前記ゲートトレンチに埋設され、中間絶縁膜を挟んで上下に分離された下部電極および上部電極を有するゲート電極と、
    前記下部電極に至るように前記上部電極および前記中間絶縁膜を貫通して前記ゲートトレンチ内に形成され、前記下部電極および前記上部電極を電気的に接続するゲートコンタクトと、
    前記半導体層においてＤＴＩ（Deep Trench Isolation）構造によって電気的に分離された素子領域と、を含み、
    前記ＤＴＩ構造は、
    前記半導体層に形成されたＤＴＩ用トレンチと、
    前記ＤＴＩ用トレンチの内面に沿って形成されたＤＴＩ用絶縁膜と、
    前記ＤＴＩ用絶縁膜を介して前記ＤＴＩ用トレンチに埋設され、ＤＴＩ用中間絶縁膜を挟んで上下に分離されたＤＴＩ用下部電極およびＤＴＩ用上部電極を有するＤＴＩ用電極と、
    前記ＤＴＩ用上部電極および前記ＤＴＩ用中間絶縁膜を貫通して前記ＤＴＩ用下部電極に至るように前記ＤＴＩ用トレンチ内に形成され、前記ＤＴＩ用下部電極および前記ＤＴＩ用上部電極を電気的に接続するＤＴＩ用コンタクトと、を含む、半導体装置。
  20. 前記ゲートコンタクトは、前記下部電極に接する底部、および、前記中間絶縁膜に接する側部を有している、請求項１９に記載の半導体装置。
  21. 前記半導体層の表面部に形成された第２導電型のボディ領域と、
    前記ボディ領域内に形成された第１導電型領域と、を含み、
    前記ゲート絶縁膜は、前記下部電極と接する厚膜部、ならびに、前記厚膜部よりも小さい厚さを有し、前記上部電極および前記ボディ領域の間に介在する薄膜部を含む、請求項１９または２０に記載の半導体装置。
  22. 前記ゲート絶縁膜の前記薄膜部は、前記ゲート絶縁膜の前記厚膜部に対して、１０分の１以下の厚さを有している、請求項２１に記載の半導体装置。
  23. 前記第１導電型領域を貫通して前記ボディ領域に至る第１導電型領域用コンタクトを含む、請求項２１または２２に記載の半導体装置。
  24. 前記第１導電型領域用コンタクトは、前記ゲートトレンチの長手方向に沿って形成されている、請求項２３に記載の半導体装置。
  25. 前記第１導電型領域用コンタクトは、タングステンを含む、請求項２３または２４に記載の半導体装置。
  26. 前記ＤＴＩ用コンタクトには、グランド電位が印加される、請求項１９〜２５のいずれか一項に記載の半導体装置。
  27. 前記素子領域は、第１導電型のＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field-Effect Transistor）および第２導電型のＭＩＳＦＥＴを有するＣＭＩＳ（Complementary MIS）領域を含む、請求項１９〜２６のいずれか一項に記載の半導体装置。
  28. 前記ゲートコンタクトは、前記ゲートトレンチの長手方向に沿って形成されている、請求項１〜２７のいずれか一項に記載の半導体装置。
  29. 前記半導体層の上に形成された層間絶縁膜を含み、
    前記ゲートコンタクトは、前記層間絶縁膜を貫通している、請求項１〜２８のいずれか一項に記載の半導体装置。
  30. 前記ゲートコンタクトは、タングステンを含む、請求項１〜２９のいずれか一項に記載の半導体装置。
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