DE112019006364T5 - Halbleiterbauelement - Google Patents

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Hajime Okuda
Yoshinori Fukuda
Toru TAKUMA
Shuntaro Takahashi
Naoki Takahashi
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Rohm Co Ltd
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Abstract

Ein Halbleiterbauelement, umfassend: eine Halbleiterschicht, einen ersten Transistor mit isoliertem Gate, der in der Halbleiterschicht ausgebildet ist, einen zweiten Transistor mit isoliertem Gate, der in der Halbleiterschicht ausgebildet ist, und eine Steuerverdrahtung, die auf der Halbleiterschicht so ausgebildet ist, dass sie elektrisch mit dem ersten Transistor und dem zweiten Transistor verbunden ist, und Steuersignale überträgt, die den ersten Transistor und den zweiten Transistor so steuern, dass sich beide Transistoren in einem Normalbetrieb in einem EIN-Zustand befinden und dass sich in einem aktiven Klemmbetrieb der erste Transistor in einem AUS-Zustand befindet und der zweite Transistor sich in einem EIN-Zustand befindet.

Description

  • Technisches Gebiet
  • Die vorliegende Erfindung betrifft ein Halbleiterbauelement mit einem Transistor mit isoliertem Gate.
  • Hintergrund
  • In der Patentliteratur 1 wird ein Halbleiterbauelement mit planarem Gate als ein Beispiel für ein Halbleiterbauelement mit einem Transistor mit isoliertem Gate offenbart. Dieses Halbleiterbauelement enthält eine Halbleiterschicht mit einer Hauptfläche, eine auf der Hauptfläche gebildete Gate-Isolierschicht, eine auf der Gate-Isolierschicht gebildete Gate-Elektrode und einen Kanal, der der Gate-Elektrode über die Gate-Isolierschicht an einem Oberflächenschichtteil der Halbleiterschicht gegenüberliegt.
  • Referenzliste
  • Patentliteratur
  • Patentliteratur 1: Japanische Patentanmeldung Veröffentlichung Nr. 2015-70193
  • Zusammenfassung der Erfindung
  • Technisches Problem
  • Ein Halbleiterbauelement mit einem Transistor mit isoliertem Gate kann beispielsweise zum Anschluss einer induktiven Last verwendet werden. In diesem Fall sind als elektrische Eigenschaften ein hervorragender Durchlasswiderstand (EIN-Widerstand) und eine hervorragende aktive Klemmfähigkeit erforderlich. Der Durchlasswiderstand ist ein Widerstandswert des Halbleiterbauelements im Normalbetrieb. Die aktive Klemmfähigkeit ist eine Fähigkeit des Transistors im aktiven Klemmbetrieb.
  • Insbesondere ist die aktive Klemmfähigkeit eine Fähigkeit des Transistors in Bezug auf eine gegenelektromotorische Kraft, die durch die in der induktiven Last angesammelte Energie im Übergang verursacht wird, wenn der Transistor von einem EIN-Zustand in einen AUS-Zustand geschaltet wird. Der aktive Klemmbetrieb ist ein Transistorbetrieb, bei dem die gegenelektromotorische Kraft vom Transistor verbraucht (absorbiert) wird.
  • Der Durchlasswiderstand und die aktive Klemmfähigkeit werden z. B. über einen Kanalbereich des Transistors eingestellt. Wenn die Fläche des Kanals vergrößert wird, kann im Normalbetrieb ein Strompfad vergrößert werden, so dass der Durchlasswiderstand reduziert werden kann. Allerdings verringert sich in diesem Fall die aktive Klemmfähigkeit durch einen starken Temperaturanstieg aufgrund der gegenelektromotorischen Kraft im aktiven Klemmbetrieb.
  • Im Gegensatz dazu wird in einem Fall, in dem die Fläche des Kanals verkleinert wird, der Strompfad im Normalbetrieb reduziert, so dass sich der Durchlasswiderstand erhöht. Da in diesem Fall jedoch der starke Temperaturanstieg durch die gegenelektromotorische Kraft im aktiven Klemmbetrieb unterdrückt werden kann, kann die aktive Klemmfähigkeit verbessert werden. Wie oben beschrieben, besteht bei der auf der Fläche des Kanals basierenden Anpassungsmethode eine Trade-Off-Beziehung, weshalb es schwierig ist, einen ausgezeichneten Durchlasswiderstand und eine ausgezeichnete aktive Klemmfähigkeit gleichzeitig zu realisieren.
  • Eine bevorzugte Ausführungsform der vorliegenden Erfindung stellt ein Halbleiterbauelement bereit, das in der Lage ist, gleichzeitig einen ausgezeichneten Durchlasswiderstand und eine ausgezeichnete aktive Klemmfähigkeit zu realisieren.
  • Lösung des Problems
  • Ein bevorzugtes Ausführungsbeispiel der vorliegenden Erfindung stellt ein Halbleiterbauelement bereit, umfassend: eine Halbleiterschicht; einen ersten Transistor mit isoliertem Gate, der in der Halbleiterschicht ausgebildet ist; einen zweiten Transistor mit isoliertem Gate, der in der Halbleiterschicht ausgebildet ist; und eine Steuerverdrahtung, die auf der Halbleiterschicht so ausgebildet ist, dass sie elektrisch mit dem ersten Transistor und dem zweiten Transistor verbunden ist, und Steuersignale überträgt, die den ersten Transistor und den zweiten Transistor so steuern, dass sich beide Transistoren in einem Normalbetrieb in einem EIN-Zustand befinden und dass sich in einem aktiven Klemmbetrieb der erste Transistor in einem AUS-Zustand befindet und der zweite Transistor sich in einem EIN-Zustand befindet.
  • Bei diesem Halbleiterbauelement ist es im Normalbetrieb möglich, einen Strom unter Verwendung des ersten Transistors und des zweiten Transistors fließen zu lassen. Dadurch ist es möglich, einen Durchlasswiderstand zu reduzieren. Andererseits fließt im aktiven Klemmbetrieb ein Strom durch den zweiten Transistor, während der erste Transistor gestoppt ist. Dadurch ist es möglich, eine gegenelektromotorische Kraft durch den zweiten Transistor zu verbrauchen (zu absorbieren), während ein starker Temperaturanstieg durch die gegenelektromotorische Kraft unterdrückt wird. Dadurch ist es möglich, eine aktive Klemmfähigkeit zu verbessern. Insgesamt ist es somit möglich, einen hervorragenden Durchlasswiderstand und gleichzeitig eine hervorragende aktive Klemmfähigkeit zu realisieren.
  • Ein bevorzugtes Ausführungsbeispiel der vorliegenden Erfindung stellt ein Halbleiterbauelement bereit, umfassend: eine Halbleiterschicht; einen ersten Transistor mit isoliertem Gate, der in der Halbleiterschicht ausgebildet ist; einen zweiten Transistor mit isoliertem Gate, der in der Halbleiterschicht ausgebildet ist; und eine Steuerschaltung, die in der Halbleiterschicht so ausgebildet ist, dass sie mit dem ersten Transistor und dem zweiten Transistor elektrisch verbunden ist, und die den ersten Transistor und den zweiten Transistor so steuert, dass sich beide Transistoren in einem Normalbetrieb in EIN-Zuständen befinden und dass sich in einem aktiven Klemmbetrieb der erste Transistor in einem AUS-Zustand befindet und der zweite Transistor sich in einem EIN-Zustand befindet.
  • Bei diesem Halbleiterbauelement ist es im Normalbetrieb möglich, einen Strom unter Verwendung des ersten Transistors und des zweiten Transistors fließen zu lassen. Dadurch ist es möglich, einen Durchlasswiderstand zu reduzieren. Andererseits fließt im aktiven Klemmbetrieb, wenn der erste Transistor gestoppt ist, ein Strom durch den zweiten Transistor. Dadurch ist es möglich, eine gegenelektromotorische Kraft durch den zweiten Transistor zu verbrauchen (zu absorbieren), während ein starker Temperaturanstieg durch die gegenelektromotorische Kraft unterdrückt wird. Dadurch ist es möglich, eine aktive Klemmfähigkeit zu verbessern. Insgesamt ist es somit möglich, einen hervorragenden Durchlasswiderstand und gleichzeitig eine hervorragende aktive Klemmfähigkeit zu realisieren.
  • Ein bevorzugtes Ausführungsbeispiel der vorliegenden Erfindung stellt ein Halbleiterbauelement bereit, umfassend: eine Halbleiterschicht; einen ersten Transistor mit isoliertem Gate, der einen ersten Kanal enthält und in der Halbleiterschicht ausgebildet ist; einen zweiten Transistor mit isoliertem Gate, der einen zweiten Kanal enthält und in der Halbleiterschicht ausgebildet ist; und eine Steuerverdrahtung, die auf der Halbleiterschicht so ausgebildet ist, dass sie elektrisch mit dem ersten Transistor und dem zweiten Transistor verbunden ist, und Steuersignale überträgt, die den ersten Transistor und den zweiten Transistor so steuern, dass Nutzungsanteile des ersten Kanals und des zweiten Kanals in einem aktiven Klemmbetrieb größer als null und kleiner als die Nutzungsanteile des ersten Kanals und des zweiten Kanals in einem Normalbetrieb sind.
  • Bei diesem Halbleiterbauelement sind im Normalbetrieb die Nutzungsanteile des ersten Kanals und des zweiten Kanals relativ erhöht. Dadurch wird ein Strompfad relativ vergrößert, und es wird möglich, einen Durchlasswiderstand zu reduzieren. Andererseits sind im aktiven Klemmbetrieb die Nutzungsanteile des ersten Kanals und des zweiten Kanals relativ reduziert. Dadurch ist es möglich, einen starken Temperaturanstieg durch die gegenelektromotorische Kraft zu unterdrücken und somit eine aktive Klemmfähigkeit zu verbessern. Dadurch ist es möglich, einen hervorragenden Durchlasswiderstand und gleichzeitig eine hervorragende aktive Klemmfähigkeit zu realisieren.
  • Ein bevorzugtes Ausführungsbeispiel der vorliegenden Erfindung stellt ein Halbleiterbauelement bereit, umfassend: eine Halbleiterschicht; einen ersten Transistor mit isoliertem Gate, der einen ersten Kanal enthält und in der Halbleiterschicht ausgebildet ist; einen zweiten Transistor mit isoliertem Gate, der einen zweiten Kanal enthält und in der Halbleiterschicht ausgebildet ist; und eine Steuerschaltung, die in der Halbleiterschicht so ausgebildet ist, dass sie elektrisch mit dem ersten Transistor und dem zweiten Transistor verbunden ist, und die den ersten Transistor und den zweiten Transistor so steuert, dass Nutzungsanteile des ersten Kanals und des zweiten Kanals in einem aktiven Klemmbetrieb größer als null und kleiner als Nutzungsanteile des ersten Kanals und des zweiten Kanals in einem Normalbetrieb sind.
  • Bei diesem Halbleiterbauelement sind im Normalbetrieb die Nutzungsanteile des ersten Kanals und des zweiten Kanals relativ erhöht. Dadurch wird ein Strompfad relativ vergrößert, und es wird möglich, einen Durchlasswiderstand zu reduzieren. Andererseits sind im aktiven Klemmbetrieb die Nutzungsanteile des ersten Kanals und des zweiten Kanals relativ reduziert. Dadurch ist es möglich, einen starken Temperaturanstieg durch die gegenelektromotorische Kraft zu unterdrücken und somit eine aktive Klemmfähigkeit zu verbessern. Somit ist es möglich, einen hervorragenden Durchlasswiderstand und gleichzeitig eine hervorragende aktive Klemmfähigkeit zu realisieren.
  • Die vorgenannten oder weiteren Gegenstände, Merkmale und Wirkungen der vorliegenden Erfindung werden durch die nachfolgende Beschreibung bevorzugter Ausführungsformen unter Bezugnahme auf die beigefügten Zeichnungen verdeutlicht.
  • Figurenliste
    • [1] 1 ist eine perspektivische Ansicht eines Halbleiterbauelements gemäß einer ersten bevorzugten Ausführung der vorliegenden Erfindung, das aus einer ersten Richtung betrachtet wird.
    • [2] 2 ist ein Blockschaltbild, das eine elektrische Konfiguration des in 1 dargestellten Halbleiterbauelements zeigt.
    • [3] 3 ist ein Schaltungsdiagramm zur Beschreibung eines Normalbetriebs und eines aktiven Klemmbetriebs des in 1 dargestellten Halbleiterbauelements.
    • [4] 4 ist ein Wellenformdiagramm eines elektrischen Hauptsignals, welches auf das in 3 dargestellte Schaltungsdiagramm angewandt wird.
    • [5] 5 ist eine perspektivische Schnittansicht eines in 1 dargestellten Bereichs V.
    • [6] 6 ist eine perspektivische Schnittansicht, in der eine Elektrode aus 5 entfernt ist.
    • [7] 7 ist eine perspektivische Schnittansicht, in der Strukturen auf einer Halbleiterschicht aus 6 entfernt sind und die eine Kanalstruktur gemäß einem ersten Konfigurationsbeispiel zeigt.
    • [8] 8 ist eine Draufsicht auf die in 7 dargestellte Halbleiterschicht.
    • [9] 9 ist eine vergrößerte Schnittansicht eines Bereichs, der eine erste Gate-Graben-Struktur und eine zweite Gate-Graben-Struktur, wie in 5 dargestellt, enthält.
    • [10] 10 ist eine vergrößerte Schnittansicht der in 5 gezeigten ersten Gate-Graben-Struktur.
    • [11] 11 ist eine vergrößerte Schnittansicht der in 5 gezeigten zweiten Gate-Graben-Struktur.
    • [12A] 12A ist eine perspektivische Schnittansicht eines Bereichs entsprechend 7, die eine Konfiguration mit einer Kanalstruktur gemäß einem zweiten Konfigurationsbeispiel zeigt.
    • [12B] 12 ist eine perspektivische Schnittansicht eines Bereichs entsprechend 7, die eine Konfiguration mit einer Kanalstruktur gemäß einem dritten Konfigurationsbeispiel zeigt.
    • [13] 13 ist ein Diagramm, das durch eine tatsächliche Messung einer Beziehung zwischen einer aktiven Klemmfähigkeit und einem Flächenwiderstand erhalten wird.
    • [14A] 14A ist eine perspektivische Schnittansicht zur Beschreibung eines Normalbetriebs gemäß einem ersten Steuerungsbeispiel des in 1 dargestellten Halbleiterbauelements.
    • [14B] 14B ist eine perspektivische Schnittansicht zur Beschreibung eines aktiven Klemmbetriebs gemäß dem ersten Steuerungsbeispiel des in 1 dargestellten Halbleiterbauelements.
    • [15A] 15A ist eine perspektivische Schnittansicht zur Beschreibung eines Normalbetriebs gemäß einem zweiten Steuerungsbeispiel des in 1 dargestellten Halbleiterbauelements.
    • [15B] 15B ist eine perspektivische Schnittansicht zur Beschreibung eines aktiven Klemmbetriebs gemäß dem zweiten Steuerungsbeispiel des in 1 dargestellten Halbleiterbauelements.
    • [16] 16 ist eine perspektivische Schnittansicht eines Bereichs entsprechend 7, die ein Halbleiterbauelement gemäß einer zweiten bevorzugten Ausführung der vorliegenden Erfindung zeigt.
    • [17A] 17A ist eine perspektivische Schnittansicht zur Beschreibung eines Normalbetriebs gemäß einem ersten Steuerungsbeispiel des in 16 dargestellten Halbleiterbauelements.
    • [17B] 17B ist eine perspektivische Schnittansicht zur Beschreibung eines aktiven Klemmbetriebs gemäß dem ersten Steuerungsbeispiel des in 16 dargestellten Halbleiterbauelements.
    • [18A] 18A ist eine perspektivische Schnittansicht zur Beschreibung eines Normalbetriebs gemäß einem zweiten Steuerungsbeispiel des in 16 dargestellten Halbleiterbauelements.
    • [18B] 18B ist eine perspektivische Schnittansicht zur Beschreibung eines aktiven Klemmbetriebs gemäß dem zweiten Steuerungsbeispiel des in 16 dargestellten Halbleiterbauelements.
    • [19A] 19A ist eine perspektivische Schnittansicht zur Beschreibung eines Normalbetriebs gemäß einem dritten Steuerungsbeispiel des in 16 dargestellten Halbleiterbauelements.
    • [19B] 19B ist eine perspektivische Schnittansicht zur Beschreibung eines aktiven Klemmbetriebs gemäß dem dritten Steuerungsbeispiel des in 16 dargestellten Halbleiterbauelements.
    • [20] 20 ist eine perspektivische Ansicht eines Halbleiterbauelements gemäß einer dritten bevorzugten Ausführung der vorliegenden Erfindung, das aus einer ersten Richtung betrachtet wird.
    • [21] 21 ist eine perspektivische Schnittansicht eines in 20 dargestellten Bereichs XXI.
    • [22] 22 ist eine perspektivische Schnittansicht, in der eine Elektrode aus 21 entfernt ist.
    • [23] 23 ist eine perspektivische Schnittansicht, in der Strukturen auf der Halbleiterschicht aus 22 entfernt sind.
    • [24A] 24A ist eine perspektivische Schnittansicht zur Beschreibung eines Normalbetriebs des in 23 dargestellten Halbleiterbauelements.
    • [24B] 24B ist eine perspektivische Schnittansicht zur Beschreibung eines aktiven Klemmbetriebs des in 23 dargestellten Halbleiterbauelements.
    • [25] 25 ist eine perspektivische Schnittansicht eines Bereichs entsprechend 21, die ein Halbleiterbauelement gemäß einer vierten bevorzugten Ausführung der vorliegenden Erfindung zeigt.
    • [26] 26 ist eine perspektivische Schnittansicht, in der Strukturen auf der Halbleiterschicht aus 25 entfernt sind.
    • [27A] 27A ist eine perspektivische Schnittansicht zur Beschreibung eines Normalbetriebs des in 25 dargestellten Halbleiterbauelements.
    • [27B] 27B ist eine perspektivische Schnittansicht zur Beschreibung eines aktiven Klemmbetriebs des in 25 dargestellten Halbleiterbauelements.
    • [28] 28 ist eine perspektivische Schnittansicht eines Bereichs entsprechend 25, die ein Halbleiterbauelement gemäß einer fünften bevorzugten Ausführung der vorliegenden Erfindung zeigt.
    • [29A] 29A ist eine perspektivische Schnittansicht zur Beschreibung eines Normalbetriebs gemäß einem ersten Steuerungsbeispiel des in 28 dargestellten Halbleiterbauelements.
    • [29B] 29B ist eine perspektivische Schnittansicht zur Beschreibung eines aktiven Klemmbetriebs gemäß dem ersten Steuerungsbeispiel des in 28 dargestellten Halbleiterbauelements.
    • [30A] 30A ist eine perspektivische Schnittansicht zur Beschreibung eines Normalbetriebs gemäß einem zweiten Steuerungsbeispiel des in 28 dargestellten Halbleiterbauelements.
    • [30B] 30B ist eine perspektivische Schnittansicht zur Beschreibung eines aktiven Klemmbetriebs gemäß dem zweiten Steuerungsbeispiel des in 28 dargestellten Halbleiterbauelements.
    • [31] 31 ist eine perspektivische Schnittansicht eines Bereichs entsprechend 7, die ein Halbleiterbauelement gemäß einer sechsten bevorzugten Ausführung der vorliegenden Erfindung zeigt.
    • [32A] 32A ist eine perspektivische Schnittansicht zur Beschreibung eines Normalbetriebs des in 31 dargestellten Halbleiterbauelements.
    • [32B] 32B ist eine perspektivische Schnittansicht zur Beschreibung eines aktiven Klemmbetriebs des in 31 dargestellten Halbleiterbauelements.
    • [33] 33 ist eine perspektivische Schnittansicht eines Bereichs entsprechend 7, die ein Halbleiterbauelement gemäß einer siebten bevorzugten Ausführung der vorliegenden Erfindung zeigt.
    • [34A] 34A ist eine perspektivische Schnittansicht zur Beschreibung eines Normalbetriebs des in 33 dargestellten Halbleiterbauelements.
    • [34B] 34B ist eine perspektivische Schnittansicht zur Beschreibung eines aktiven Klemmbetriebs des in 33 dargestellten Halbleiterbauelements.
    • [35] 35 ist eine perspektivische Schnittansicht eines Bereichs, der 7 entspricht, und ist eine teilweise angeschnittene perspektivische Schnittansicht, die ein Halbleiterbauelement gemäß einer achten bevorzugten Ausführungsform der vorliegenden Erfindung zeigt.
    • [36A] 36A ist eine perspektivische Schnittansicht zur Beschreibung eines Normalbetriebs des in 35 dargestellten Halbleiterbauelements.
    • [36B] 36B ist eine perspektivische Schnittansicht zur Beschreibung eines aktiven Klemmbetriebs des in 35 dargestellten Halbleiterbauelements.
    • [37] 37 ist eine perspektivische Ansicht eines Halbleiterbauelements gemäß einer neunten bevorzugten Ausführung der vorliegenden Erfindung, das aus einer ersten Richtung betrachtet wird.
    • [38] 38 ist ein Blockschaltbild, das eine elektrische Konfiguration des in 37 dargestellten Halbleiterbauelements zeigt.
    • [39] 39 ist ein Schaltungsdiagramm zur Beschreibung eines Normalbetriebs und eines aktiven Klemmbetriebs des in 37 dargestellten Halbleiterbauelements.
    • [40] 40 ist ein Wellenformdiagramm eines elektrischen Hauptsignals, welches auf das in 39 dargestellte Schaltungsdiagramm angewandt wird.
    • [41] 41 ist eine perspektivische Ansicht, die ein Halbleitergehäuse durch ein Dichtungsharz hindurch zeigt.
    • [42] 42 ist eine Draufsicht auf 41.
    • [43] 43 ist eine Draufsicht, die einen Teil eines Schaltungsmoduls gemäß dem ersten Konfigurationsbeispiel zeigt.
    • [44] 44 ist eine Draufsicht, die einen Teil eines Schaltungsmoduls gemäß dem zweiten Konfigurationsbeispiel zeigt.
    • [45] 45 ist eine perspektivische Schnittansicht eines Bereichs entsprechend 26, die ein Modifikationsbeispiel des Halbleiterbauelements gemäß der vierten bevorzugten Ausführung zeigt.
    • [46] 46 ist eine Draufsicht auf einen Hauptteil, der aus einer in 45 gezeigten Halbleiterschicht extrahiert wurde.
    • [47] 47 ist ein Blockschaltbild, das ein Halbleiterbauelement gemäß einer zehnten bevorzugten Ausführung der vorliegenden Erfindung zeigt (= eine elektrische Struktur zur Durchführung einer ersten Halb-EIN-Steuerung eines Leistungs-MISFETs während eines aktiven Klemmvorgangs in einem Fall, in dem das Halbleiterbauelement ein High-Side-Schalter ist).
    • [48] 48 ist ein Ersatzschaltbild, in dem der Leistungs-MISFET aus 47 als ein erster MISFET und ein zweiter MISFET dargestellt ist.
    • [49] 49 ist ein Schaltungsdiagramm, das ein Beispiel für eine Gate-Steuerschaltung und eine aktive Klemmschaltung aus 47 zeigt.
    • [50] 50 ist ein Zeitdiagramm, das einen Zustand der ersten Halb-EIN-Steuerung des Leistungs-MISFETs zeigt, die während eines aktiven Klemmbetriebs durchgeführt wird, wenn das Halbleiterbauelement ein High-Side-Schalter ist.
    • [51] 51 ist ein Blockschaltbild, das ein Halbleiterbauelement gemäß einer elften bevorzugten Ausführung der vorliegenden Erfindung zeigt (= eine elektrische Struktur zur Durchführung einer ersten Halb-EIN-Steuerung eines Leistungs-MISFETs während eines aktiven Klemmbetriebs, wenn das Halbleiterbauelement ein Low-Side-Schalter ist).
    • [52] 52 ist ein Ersatzschaltbild, in dem der Leistungs-MISFET aus 51 als ein erster MISFET und ein zweiter MISFET dargestellt ist.
    • [53] 53 ist ein Schaltungsdiagramm, das ein Beispiel für eine Gate-Steuerschaltung und eine aktive Klemmschaltung aus 51 zeigt.
    • [54] 54 ist ein Zeitdiagramm, das einen Zustand der ersten Halb-EIN-Steuerung des Leistungs-MISFETs zeigt, die während eines aktiven Klemmbetriebs durchgeführt wird, wenn das Halbleiterbauelement ein Low-Side-Schalter ist.
    • [55] 55 ist ein Diagramm, das ein Anlaufverhalten beim Anschluss einer kapazitiven Last zeigt.
    • [56] 56 ist ein Diagramm, das die Leistungsaufnahme zeigt, wenn eine kapazitive Last angeschlossen ist.
    • [57] 57 ist ein Diagramm, das ein Halbleiterbauelement gemäß einer zwölften bevorzugten Ausführung der vorliegenden Erfindung zeigt (= eine elektrische Struktur zur Durchführung einer 3-Modi-Steuerung).
    • [58] 58 ist ein Diagramm, das ein Beispiel für die 3-Modi-Steuerung zeigt.
    • [59] 59 ist ein Diagramm, das ein Beispiel für eine Überstromschutzschaltung zeigt.
  • DETAILLIERTE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGEN
  • 1 ist eine perspektivische Ansicht eines Halbleiterbauelements gemäß einer ersten bevorzugten Ausführung der vorliegenden Erfindung, das aus einer ersten Richtung betrachtet wird. Nachfolgend wird ein Konfigurationsbeispiel beschrieben, bei dem das Halbleiterbauelement 1 ein High-Side-Schaltgerät ist. Das Halbleiterbauelement 1 ist jedoch nicht auf das High-Side-Schaltgerät beschränkt. Das Halbleiterbauelement 1 kann auch als Low-Side-Schaltgerät verwendet werden, indem eine elektrische Anschlusskonfiguration und Funktionen verschiedener Strukturen angepasst werden.
  • Bezug nehmend auf 1 enthält das Halbleiterbauelement 1 eine Halbleiterschicht 2. Die Halbleiterschicht 2 enthält Silizium. Die Halbleiterschicht 2 ist in einer rechteckigen, parallelepipedischen Chipform ausgebildet. Die Halbleiterschicht 2 hat eine erste Hauptfläche 3 auf einer Seite, eine zweite Hauptfläche 4 auf der anderen Seite und Seitenflächen 5A, 5B, 5C und 5D, die die erste Hauptfläche 3 und die zweite Hauptfläche 4 verbinden.
  • Die erste Hauptfläche 3 und die zweite Hauptfläche 4 sind in der Draufsicht jeweils rechteckig geformt, wenn man sie aus einer normalen Richtung Z betrachtet (im Folgenden einfach als „Draufsicht“ bezeichnet). Die Seitenfläche 5A und die Seitenfläche 5C erstrecken sich entlang einer ersten Richtung X und sind einander in einer zweiten Richtung Y, die die erste Richtung X schneidet, zugewandt. Die Seitenfläche 5B und die Seitenfläche 5D erstrecken sich entlang der zweiten Richtung Y und sind einander in der ersten Richtung X zugewandt. Insbesondere ist die zweite Richtung Y orthogonal zur ersten Richtung X.
  • In der Halbleiterschicht 2 sind ein Ausgangsbereich 6 und ein Eingangsbereich 7 definiert. Der Ausgangsbereich 6 ist in einem Bereich auf der Seite der Seitenfläche 5C definiert. Der Eingabebereich 7 ist in einem Bereich auf der Seite der Seitenfläche 5A definiert. In der Draufsicht ist eine Fläche SOUT des Ausgangsbereichs 6 gleich oder größer als eine Fläche SIN des Eingangsbereichs 7 (SIN ≤ SOUT).
  • Das Verhältnis SOUT/SIN der Fläche SOUT zur Fläche SIN kann nicht kleiner als 1 und nicht größer als 10 sein (1 ≤ SOUT/SIN ≤ 10). Das Verhältnis SOUT/SIN kann von nicht weniger als 1 bis nicht mehr als 2, von nicht weniger als 2 bis nicht mehr als 4, von nicht weniger als 4 bis nicht mehr als 6, von nicht weniger als 6 bis nicht mehr als 8, oder von nicht weniger als 8 bis nicht mehr als 10 betragen. Die flächigen Formen des Eingangsbereichs 7 und des Ausgangsbereichs 6 sind beliebig und nicht auf bestimmte Formen beschränkt. Selbstverständlich kann das Verhältnis SOUT/SIN größer als 0 und kleiner als 1 sein.
  • Der Ausgangsbereich 6 enthält einen Leistungs-MISFET (Metall-Isolator-Halbleiter-Feldeffekttransistor) 9 als Beispiel für einen Transistor mit isoliertem Gate. Der Leistungs-MISFET 9 enthält Gate, Drain und Source.
  • Der Eingangsbereich 7 enthält einen Steuer-IC (Integrierte Schaltung) 10 als Beispiel für eine Steuerschaltung. Der Steuer-IC 10 enthält mehrere Typen von Funktionsschaltungen, die verschiedene Funktionen realisieren. Zu den mehreren Arten von Funktionsschaltungen gehört eine Schaltung, die Gate-Steuersignale erzeugt, die den Leistungs-MISFET 9 auf der Grundlage eines externen elektrischen Signals ansteuern und kontrollieren. Der Steuer-IC 10 bildet zusammen mit dem Leistungs-MISFET 9 ein sogenanntes IPD (engl.: Intelligent Power Device). Das IPD wird auch als IPM (engl.: Intelligent Power Module) bezeichnet.
  • Der Eingangsbereich 7 ist vom Ausgangsbereich 6 durch eine Bereichstrennstruktur 8 elektrisch isoliert. In 1 ist die Bereichstrennstruktur 8 durch eine Schraffur angedeutet. Obwohl auf eine spezifische Beschreibung verzichtet werden soll, kann die Bereichstrennstruktur 8 eine Grabenisolierstruktur aufweisen, bei der ein Isolator in den Graben eingebettet ist.
  • Auf der Halbleiterschicht 2 sind mehrere (in dieser Ausführungsform sechs) Elektroden 11, 12, 13, 14, 15 und 16 ausgebildet. In 1 ist die Vielzahl von Elektroden 11 bis 16 durch eine Schraffur gekennzeichnet. Jede der Elektroden 11 bis 16 ist als Anschlusselektrode ausgebildet, die extern über einen Anschlussdraht (z. B. Bonddraht) usw. angeschlossen wird. Die Anzahl, die Anordnung und die Form der Vielzahl von Elektroden 11 bis 16 sind beliebig und nicht auf die in 1 dargestellte Konfiguration beschränkt.
  • Die Anzahl, die Anordnung und die Form der mehreren Elektroden 11 bis 16 sind entsprechend der Spezifikation des Leistungs-MISFET 9 und/oder der Spezifikation des Steuer-IC 10 angepasst. Bei der vorliegenden Ausführungsform umfasst die Vielzahl der Elektroden 11 bis 16 eine Drain-Elektrode 11 (Stromversorgungselektrode), eine Source-Elektrode 12 (Ausgangselektrode), eine Eingangselektrode 13, eine Referenzspannungselektrode 14, eine ENABLE-Elektrode 15 und eine SENSE-Elektrode 16.
  • Die Drain-Elektrode 11 ist auf der zweiten Hauptfläche 4 der Halbleiterschicht 2 ausgebildet. Die Drain-Elektrode 11 ist elektrisch mit der zweiten Hauptfläche 4 der Halbleiterschicht 2 verbunden. Die Drain-Elektrode 11 überträgt eine Versorgungsspannung VB an Drain des Leistungs-MISFETs 9 und an verschiedene Arten von Schaltkreisen des Steuer-ICs 10.
  • Die Drain-Elektrode 11 kann mindestens eine der folgenden Schichten enthalten: eine Ti-Schicht, eine Ni-Schicht, eine Au-Schicht, eine Ag-Schicht und eine Al-Schicht. Die Drain-Elektrode 11 kann einen einschichtigen Aufbau haben, der eine Ti-Schicht, eine Ni-Schicht, eine Au-Schicht, eine Ag-Schicht oder eine Al-Schicht umfasst. Die Drain-Elektrode 11 kann einen geschichteten Aufbau haben, bei dem mindestens zwei von einer Ti-Schicht, einer Ni-Schicht, einer Au-Schicht, einer Ag-Schicht und einer Al-Schicht in beliebiger Weise geschichtet sind.
  • Die Source-Elektrode 12 ist auf dem Ausgangsbereich 6 in der ersten Hauptfläche 3 ausgebildet. Die Source-Elektrode 12 ist elektrisch mit dem Source des Leistungs-MISFET 9 verbunden. Die Source-Elektrode 12 überträgt ein vom Leistungs-MISFET 9 erzeugtes elektrisches Signal nach außen.
  • Die Eingangselektrode 13, die Referenzspannungselektrode 14, die ENABLE-Elektrode 15 und die SENSE-Elektrode 16 sind jeweils auf dem Eingangsbereich 7 in der ersten Hauptfläche 3 ausgebildet. Die Eingangselektrode 13 überträgt eine Eingangsspannung zur Ansteuerung des Steuer-IC 10.
  • Die Referenzspannungselektrode 14 überträgt die Referenzspannung (z. B. eine Massespannung) an den Steuer-IC 10. Die ENABLE-Elektrode 15 überträgt ein elektrisches Signal zur teilweisen oder vollständigen Freigabe oder Sperrung von Funktionen des Steuer-IC 10. Die SENSE-Elektrode 16 sendet ein elektrisches Signal zur Erkennung einer Fehlfunktion des Steuer-IC 10.
  • Ebenso ist eine Gate-Steuerverdrahtung 17 als Beispiel für eine Steuerverdrahtung an beliebiger Stelle auf der Halbleiterschicht 2 ausgebildet. Die Gate-Steuerverdrahtung 17 wird wahlweise auf dem Ausgangsbereich 6 und auf dem Eingangsbereich 7 umgelegt. Die Gate-Steuerverdrahtung 17 ist im Ausgangsbereich 6 elektrisch mit dem Gate des Leistungs-MISFET 9 und im Eingangsbereich 7 elektrisch mit dem Steuer-IC 10 verbunden.
  • Die Gate-Steuerverdrahtung 17 überträgt die vom Steuer-IC 10 erzeugten Gate-Steuersignale an das Gate des Leistungs-MISFET 9. Die Gate-Steuersignale umfassen ein EIN-Signal Von und ein AUS-Signal Voff und steuern einen EIN-Zustand und einen AUS-Zustand des Leistungs-MISFET 9.
  • Das EIN-Signal Von ist nicht kleiner als eine Gate-Schwellenspannung Vth des Leistungs-MISFET 9 (Vth ≤ Von). Das AUS-Signal Voff ist kleiner als die Gate-Schwellenspannung Vth des Leistungs-MISFET 9 (Voff < Vth). Das AUS-Signal Voff kann die Referenzspannung sein (z. B. die Massespannung).
  • Bei der vorliegenden Ausführungsform umfasst die Gate-Steuerverdrahtung 17 eine erste Gate-Steuerverdrahtung 17A, eine zweite Gate-Steuerverdrahtung 17B und eine dritte Gate-Steuerverdrahtung 17C. Die erste Gate-Steuerverdrahtung 17A, die zweite Gate-Steuerverdrahtung 17B und die dritte Gate-Steuerverdrahtung 17C sind elektrisch voneinander isoliert.
  • Bei der vorliegenden Ausführungsform sind zwei erste Gate-Steuerverdrahtungen 17A in unterschiedlichen Bereichen verlegt. Zwei zweite Gate-Steuerverdrahtungen 17B sind ebenfalls in verschiedenen Bereichen verlegt. Weiterhin sind zwei dritte Gate-Steuerverdrahtungen 17C in unterschiedlichen Bereichen verlegt.
  • Die erste Gate-Steuerverdrahtung 17A, die zweite Gate-Steuerverdrahtung 17B und die dritte Gate-Steuerverdrahtung 17C übertragen das gleiche Gate-Steuersignal oder unterschiedliche Gate-Steuersignale an das Gate des Leistungs-MISFET 9. Die Anzahl, die Anordnung und die Form usw. der Gate-Steuerverdrahtung 17 sind beliebig und werden in Abhängigkeit von einer Übertragungsstrecke der Gate-Steuersignale und/oder der Anzahl der zu übertragenden Gate-Steuersignale eingestellt.
  • Die Source-Elektrode 12, die Eingangselektrode 13, die Referenzspannungselektrode 14, die ENABLE-Elektrode 15, die SENSE-Elektrode 16 und die Gate-Steuerverdrahtung 17 können jeweils mindestens eines der folgenden Elemente enthalten: Nickel, Palladium, Aluminium, Kupfer, eine Aluminiumlegierung und/oder eine Kupferlegierung.
  • Die Source-Elektrode 12, die Eingangselektrode 13, die Referenzspannungselektrode 14, die ENABLE-Elektrode 15, die SENSE-Elektrode 16 und die Gate-Steuerverdrahtung 17 können jeweils mindestens eine Al-Si-Cu (Aluminium-Silizium-Kupfer)-Legierung, eine Al-Si (Aluminium-Silizium)-Legierung und/oder eine Al-Cu (Aluminium-Kupfer)-Legierung enthalten.
  • Die Source-Elektrode 12, die Eingangselektrode 13, die Referenzspannungselektrode 14, die ENABLE-Elektrode 15, die SENSE-Elektrode 16 und die Gate-Steuerverdrahtung 17 können die gleiche Art von Elektrodenmaterial enthalten oder ein Elektrodenmaterial, das sich voneinander unterscheidet, enthalten.
  • 2 ist ein Blockschaltbild, das eine elektrische Konfiguration des in 1 dargestellten Halbleiterbauelements zeigt. Nachfolgend wird ein Beispiel beschrieben, bei dem das Halbleiterbauelement 1 in ein Fahrzeug eingebaut ist.
  • Das Halbleiterbauelement 1 enthält eine Drain-Elektrode 11, eine Source-Elektrode 12, eine Eingangselektrode 13, die Referenzspannungselektrode 14, eine ENABLE-Elektrode 15, eine SENSE-Elektrode 16, eine Gate-Steuerverdrahtung 17, einen Leistungs-MISFET 9 und einen Steuer-IC 10.
  • Die Drain-Elektrode 11 ist mit einer Spannungsversorgung verbunden. Die Drain-Elektrode 11 liefert eine Versorgungsspannung VB an den Leistungs-MISFET 9 und den Steuer-IC 10. Die Versorgungsspannung VB kann zwischen mindestens 10 V und höchstens 20 V betragen. Die Source-Elektrode 12 ist mit einer Last verbunden.
  • Die Eingangselektrode 13 kann mit einer MCU (engl.: Micro Controller Unit), einem DC/DC-Wandler, einem LDO (engl.: Low Drop Out) usw. verbunden sein. Die Eingangselektrode 13 liefert eine Eingangsspannung an den Steuer-IC 10. Die Eingangsspannung kann nicht weniger als 1 V und nicht mehr als 10 V betragen. Die Referenzspannungselektrode 14 ist mit der Referenzspannungsverdrahtung verbunden. Die Referenzspannungselektrode 14 liefert die Referenzspannung an den Leistungs-MISFET 9 und den Steuer-IC 10.
  • Die ENABLE-Elektrode 15 kann mit einer MCU verbunden sein. An der ENABLE-Elektrode 15 wird ein elektrisches Signal eingespeist, das Funktionen des Steuer-IC 10 teilweise oder ganz freigibt oder sperrt. Die SENSE-Elektrode 16 kann mit einem Widerstand verbunden sein.
  • Das Gate des Leistungs-MISFET 9 ist über die Gate-Steuerverdrahtung 17 mit dem Steuer-IC 10 verbunden (eine Gate-Steuerschaltung 25, die später beschrieben wird). Drain des Leistungs-MISFET 9 ist mit der Drain-Elektrode 11 verbunden. Source des Leistungs-MISFET 9 ist mit dem Steuer-IC 10 (eine Stromerkennungsschaltung 27 wird später beschrieben) und der Source-Elektrode 12 verbunden.
  • Der Steuer-IC 10 enthält einen Sensor-MISFET 21, eine Eingangsschaltung 22, eine Strom-Spannungs-Steuerschaltung 23, eine Schutzschaltung 24, eine Gate-Steuerschaltung 25, eine aktive Klemmschaltung 26, eine Stromerkennungsschaltung 27, eine Stromversorgungs-Verpolungsschutzschaltung 28 und eine Fehlfunktionserkennungsschaltung 29.
  • Ein Gate des Sensor-MISFET 21 ist mit der Gate-Steuerschaltung 25 verbunden. Drain des Sensor-MISFET 21 ist mit der Drain-Elektrode 11 verbunden. Source des Sensor-MISFET 21 ist mit der Stromerfassungsschaltung 27 verbunden.
  • Die Eingangsschaltung 22 ist mit der Eingangselektrode 13 und dem Strom-Spannungs-Steuerschaltung 23 verbunden. Die Eingangsschaltung 22 kann eine Schmitt-Trigger-Schaltung enthalten. Die Eingangsschaltung 22 formt eine Wellenform eines elektrischen Signals, das an die Eingangselektrode 13 angelegt wird. Das von der Eingangsschaltung 22 erzeugte Signal wird der Strom-Spannungs-Steuerschaltung 23 zugeführt.
  • Die Strom-Spannungs-Steuerschaltung 23 ist mit der Schutzschaltung 24, der Gate-Steuerschaltung 25, der Stromversorgungs-Verpolungsschutzschaltung und der Fehlfunktionserkennungsschaltung 29 verbunden. Der Strom-Spannungs-Steuerschaltung 23 kann eine Logikschaltung enthalten.
  • Die Strom-Spannungs-Steuerschaltung 23 erzeugt verschiedene Spannungen in Abhängigkeit von einem elektrischen Signal der Eingangsschaltung 22 und einem elektrischen Signal der Schutzschaltung 24. Bei der vorliegenden Ausführungsform enthält die Strom-Spannungs-Steuerschaltung 23 eine Treiberspannung-Erzeugungsschaltung zur 30, eine erste Konstantspannung-Erzeugungsschaltung 31, eine zweite Konstantspannung-Erzeugungsschaltung 32 und die Referenzspannungs-/Referenzstrom-Erzeugungsschaltung 33.
  • Die Treiberspannung-Erzeugungsschaltung 30 erzeugt eine Treiberspannung, mit der die Gate-Steuerschaltung 25 angesteuert wird. Die Treiberspannung kann auf einen Wert eingestellt werden, der sich durch Subtraktion eines vorgegebenen Wertes von der Versorgungsspannung VB ergibt. Die Treiberspannung-Erzeugungsschaltung 30 kann eine Treiberspannung von nicht weniger als 5 V bis nicht mehr als 15 V erzeugen, die sich durch Subtraktion von 5 V von der Versorgungsspannung VB ergibt. Die Treiberspannung wird der Gate-Steuerschaltung 25 zugeführt.
  • Die erste Konstantspannung-Erzeugungsschaltung 31 erzeugt eine erste konstante Spannung zur Ansteuerung der Schutzschaltung 24. Die erste Konstantspannung-Erzeugungsschaltung 31 kann eine Zener-Diode und/oder eine Regler-Schaltung (vorliegend die Zener-Diode) enthalten. Die erste konstante Spannung kann zwischen mindestens 1 V und höchstens 5 V liegen. Die erste konstante Spannung wird der Schutzschaltung 24 zugeführt (insbesondere eine noch zu beschreibende Offene-Last-Erkennungsschaltung 35 usw.).
  • Die zweite Konstantspannung-Erzeugungsschaltung 32 erzeugt eine zweite konstante Spannung zur Ansteuerung der Schutzschaltung 24. Die zweite Konstantspannung-Erzeugungsschaltung 32 kann eine Zenerdiode und/oder eine Regler-Schaltung (hier: die Regler-Schaltung) enthalten. Die zweite konstante Spannung kann zwischen mindestens 1 V und höchstens 5 V liegen. Die zweite konstante Spannung der Schutzschaltung 24 zugeführt (insbesondere der Überhitzungsschutzschaltung 36 und einer Unterspannungsstörungsunterdrückungsschaltung 37, die später beschrieben werden).
  • Die Referenzspannungs-/Referenzstrom-Erzeugungsschaltung 33 erzeugt die Referenzspannung und einen Referenzstrom verschiedener Schaltungstypen. Die Referenzspannung kann nicht weniger als 1 V und nicht mehr als 5 V betragen. Der Referenzstrom kann zwischen mindestens 1 mA und höchstens 1 A betragen. Die Referenzspannung und der Referenzstrom werden verschiedenen Arten von Schaltungen zugeführt. In einem Fall, in dem verschiedene Arten von Schaltungen einen Komparator enthalten, können die Referenzspannung und der Referenzstrom dem Komparator zugeführt werden.
  • Die Schutzschaltung 24 ist mit der Strom-Spannungs-Steuerschaltung 23, der Gate-Steuerschaltung 25, der Fehlfunktionserkennungsschaltung 29, Source des Leistungs-MISFET 9 und Source des Sensor-MISFET 21 verbunden. Die Schutzschaltung 24 umfasst eine Überstromschutzschaltung 34, eine Offene-Last-Erkennungsschaltung 35, eine Überhitzungsschutzschaltung 36 und eine Unterspannungsstörungsunterdrückungsschaltung 37.
  • Die Überstromschutzschaltung 34 schützt den Leistungs-MISFET 9 vor einem Überstrom. Die Überstromschutzschaltung 34 ist mit der Gate-Steuerschaltung 25 und Source des Sensor-MISFET 21 verbunden. Die Überstromschutzschaltung 34 kann eine Stromüberwachungsschaltung enthalten. Ein von der Überstromschutzschaltung 34 erzeugtes Signal wird der Gate-Steuerschaltung 25 zugeführt (insbesondere einer später zu beschreibenden Treibersignal-Ausgangsschaltung 40).
  • Die Offene-Last-Erkennungsschaltung 35 erkennt einen Last-Kurzschluss oder einen Last-offen-Zustand. Die Offene-Last-Erkennungsschaltung 35 ist mit dem Strom-Spannungs-Steuerschaltung 23 und Source des Leistungs-MISFET 9 verbunden. Ein von der Offene-Last-Erkennungsschaltung 35 erzeugtes Signal wird der Strom-Spannungs-Steuerschaltung 23 zugeführt.
  • Die Überhitzungsschutzschaltung 36 überwacht eine Temperatur des Leistungs-MISFET 9, um den Leistungs-MISFET 9 vor einem übermäßigen Temperaturanstieg zu schützen. Die Überhitzungsschutzschaltung 36 ist mit der Strom-Spannungs-Steuerschaltung 23 verbunden. Die Überhitzungsschutzschaltung 36 kann ein temperaturempfindliches Bauelement wie eine Diode und einen Thermistor enthalten. Ein von der Überhitzungsschutzschaltung 36 erzeugtes Signal wird der Strom-Spannungs-Steuerschaltung 23 zugeführt.
  • Die Unterspannungsstörungsunterdrückungsschaltung 37 unterdrückt eine Störung des Leistungs-MISFETs 9 in einem Fall, in dem die Versorgungsspannung VB kleiner als ein vorgegebener Wert ist. Die Unterspannungsstörungsunterdrückungsschaltung 37 ist mit der Strom-Spannungs-Steuerschaltung 23 verbunden. Ein von der Unterspannungsstörungsunterdrückungsschaltung 37 erzeugtes Signal wird der Strom-Spannungs-Steuerschaltung 23 zugeführt.
  • Die Gate-Steuerschaltung 25 steuert einen EIN- und einen AUS-Zustand des Leistungs-MISFETs 9 sowie einen EIN- und einen AUS-Zustand des Sensor-MISFETs 21. Die Gate-Steuerschaltung 25 ist mit der Strom-Spannungs-Steuerschaltung 23, der Schutzschaltung 24, dem Gate des Leistungs-MISFET 9 und dem Gate des Sensor-MISFET 21 verbunden.
  • Die Gate-Steuerschaltung 25 erzeugt mehrere Arten von Gate-Steuersignalen entsprechend der Anzahl der Gate-Steuerverdrahtung 17 in Reaktion auf ein elektrisches Signal von der Strom-Spannungs-Steuerschaltung 23 und ein elektrisches Signal von der Schutzschaltung 24. Die mehreren Arten von Gate-Steuersignalen werden jeweils über die Gate-Steuerverdrahtung 17 dem Gate des Leistungs-MISFET 9 und dem Gate des Sensor-MISFET 21 zugeführt.
  • Die Gate-Steuerschaltung 25 kann eine Oszillatorschaltung 38, eine Ladungspumpenschaltung 39 und eine Treibersignal-Ausgangsschaltung 40 enthalten. Die Oszillatorschaltung 38 oszilliert in Reaktion auf das elektrische Signal von der Strom-Spannungs-Steuerschaltung 23, um ein vorgegebenes elektrisches Signal zu erzeugen. Das von der Oszillatorschaltung 38 erzeugte elektrische Signal wird der Ladungspumpenschaltung 39 zugeführt. Die Ladungspumpenschaltung 39 verstärkt das elektrische Signal, das von der Oszillatorschaltung 38 gesendet wird. Das elektrische Signal, das durch die Ladungspumpenschaltung 39 verstärkt wird, wird der Treibersignal-Ausgangsschaltung 40 zugeführt.
  • Die Treibersignal-Ausgangsschaltung 40 erzeugt mehrere Arten von Gate-Steuersignalen in Reaktion auf das elektrische Signal von der Ladungspumpenschaltung 39 und das elektrische Signal von der Schutzschaltung 24 (insbesondere der Überstromschutzschaltung 34). Die verschiedenen Arten von Gate-Steuersignalen werden dem Gate des Leistungs-MISFETs 9 und dem Gate des Sensor-MISFETs 21 über die Gate-Steuerverdrahtung 17 zugeführt. Der Sensor-MISFET 21 und der Leistungs-MISFET 9 werden gleichzeitig von der Gate-Steuerschaltung 25 gesteuert.
  • Die aktive Klemmschaltung 26 schützt den Leistungs-MISFET 9 vor einer elektromotorischen Gegenkraft. Die aktive Klemmschaltung 26 ist mit der Drain-Elektrode 11, dem Gate des Leistungs-MISFET 9 und dem Gate des Sensor-MISFET 21 verbunden. Die aktive Klemmschaltung 26 kann eine Vielzahl von Dioden enthalten.
  • Die aktive Klemmschaltung 26 kann eine Vielzahl von Dioden enthalten, die in einseitiger Orientierung miteinander verbunden sind. Die aktive Klemmschaltung 26 kann eine Vielzahl von Dioden enthalten, die in Sperrrichtung miteinander verbunden sind. Die aktive Klemmschaltung 26 kann eine Vielzahl von Dioden, die in einseitiger Orientierung miteinander verbunden sind, und eine Vielzahl von Dioden, die in Sperr-Richtung miteinander verbunden sind, enthalten.
  • Die Vielzahl der Dioden kann eine pn-Übergangsdiode oder eine Zener-Diode oder eine pn-Übergangsdiode und eine Zener-Diode umfassen. Die aktive Klemmschaltung 26 kann eine Vielzahl von Zenerdioden enthalten, die in einseitiger Orientierung miteinander verbunden sind. Die aktive Klemmschaltung 26 kann eine Zener-Diode und eine pn-Übergangsdiode enthalten, die in Sperrrichtung miteinander verbunden sind.
  • Die Stromerkennungsschaltung 27 erfasst einen Strom, der durch den Leistungs-MISFET 9 und den Sensor-MISFET 21 fließt. Die Stromerkennungsschaltung 27 ist mit der Schutzschaltung 24, der Fehlfunktionserkennungsschaltung 29, Source des Leistungs-MISFET 9 und Source des Sensor-MISFET 21 verbunden. Die Stromerkennungsschaltung 27 erzeugt ein Stromerkennungssignal als Reaktion auf ein elektrisches Signal, das von dem Leistungs-MISFET 9 erzeugt wird, und ein elektrisches Signal, das von dem Sensor-MISFET 21 erzeugt wird. Das Stromerkennungssignal wird der Fehlfunktionserkennungsschaltung 29 zugeführt.
  • Die Stromversorgungs-Verpolungsschutzschaltung 28 schützt die Strom-Spannungs-Steuerschaltung 23, den Leistungs-MISFET 9 usw. vor einer Rückwärtsspannung, wenn eine Stromversorgung verpolt angeschlossen wird. Die Stromversorgungs-Verpolungsschutzschaltung 28 ist mit der Referenzspannungselektrode 14 und der Strom-Spannungs-Steuerschaltung 23 verbunden.
  • Die Fehlfunktionserkennungsschaltung 29 überwacht eine Spannung der Schutzschaltung 24. Die Fehlfunktionserkennungsschaltung 29 ist mit der Strom-Spannungs-Steuerschaltung 23, der Schutzschaltung 24 und der Stromerkennungsschaltung 27 verbunden. Wenn eine Fehlfunktion (Spannungsänderung usw.) in der Überstromschutzschaltung 34, der Offene-Last-Erkennungsschaltung 35, der Überhitzungsschutzschaltung 36 und der Unterspannungsstörungsunterdrückungsschaltung 37 auftritt, erzeugt die Fehlfunktionserkennungsschaltung 29 ein Fehlfunktionserkennungssignal basierend auf einer Spannung der Schutzschaltung 24 und gibt dieses nach außen aus.
  • Genauer gesagt, umfasst die Fehlfunktionserkennungsschaltung 29 eine erste Multiplexerschaltung 41 und eine zweite Multiplexerschaltung 42. Die erste Multiplexerschaltung 41 enthält zwei Eingangsteile, einen Ausgangsteil und einen Auswahlsteuerungseingangsteil. Die Schutzschaltung 24 und die Stromerkennungsschaltung 27 sind jeweils mit den Eingangsteilen der ersten Multiplexerschaltung 41 verbunden. Die zweite Multiplexerschaltung 42 ist mit dem Ausgangsteil der ersten Multiplexerschaltung 41 verbunden. Die Strom-Spannungs-Steuerschaltung 23 ist mit dem Auswahlsteuerungseingangsteil der ersten Multiplexerschaltung 41 verbunden.
  • Die erste Multiplexerschaltung 41 erzeugt ein Störungserkennungssignal in Reaktion auf ein elektrisches Signal von der Strom-Spannungs-Steuerschaltung 23, ein Spannungserkennungssignal von der Schutzschaltung 24 und ein Stromerkennungssignal von der Stromerkennungsschaltung 27. Das von der ersten Multiplexerschaltung 41 erzeugte Fehlfunktionserkennungssignal wird der zweiten Multiplexerschaltung 42 zugeführt.
  • Die zweite Multiplexerschaltung 42 enthält zwei Eingangsteile und einen Ausgangsteil. Der Ausgangsteil der zweiten Multiplexerschaltung 42 und die ENABLE-Elektrode 15 sind jeweils mit den Eingangsteilen der zweiten Multiplexerschaltung 42 verbunden. Die SENSE-Elektrode 16 ist mit dem Ausgangsteil der zweiten Multiplexerschaltung 42 verbunden.
  • Wenn die MCU mit der ENABLE-Elektrode 15 und der Widerstand mit der SENSE-Elektrode 16 verbunden ist, wird ein EIN-Signal von der MCU der ENABLE-Elektrode 15 zugeführt und ein Fehlfunktionserkennungssignal von der SENSE-Elektrode 16 abgegriffen. Das Fehlfunktionserkennungssignal wird durch den an die SENSE-Elektrode 16 angeschlossenen Widerstand in ein elektrisches Signal umgewandelt. Ein Fehlerzustand des Halbleiterbauelements 1 wird anhand des elektrischen Signals erkannt.
  • 3 ist ein Schaltungsdiagramm zur Beschreibung eines aktiven Klemmbetriebs des in 1 dargestellten Halbleiterbauelements. 4 ist ein Wellenformdiagramm eines elektrischen Hauptsignals des in 3 dargestellte Schaltungsdiagramms.
  • Vorliegend wird anhand eines Schaltungsbeispiels, bei dem eine induktive Last L an den Leistungs-MISFET 9 angeschlossen ist, ein Normalbetrieb und ein aktiver Klemmbetrieb des Halbleiterbauelements 1 beschrieben. Ein Gerät, das eine Wicklung (Spule) verwendet, wie z. B. eine Magnetspule, ein Motor, ein Transformator, ein Relais usw., ist ein Beispiel für die induktive Last L. Die induktive Last L wird auch als L-Last bezeichnet.
  • Bezug nehmend auf 3 ist Source des Leistungs-MISFET 9 elektrisch mit der induktiven Last L verbunden. Drain des Leistungs-MISFET 9 ist elektrisch mit der Drain-Elektrode 11 verbunden. Gate und Drain des Leistungs-MISFET 9 sind mit der aktiven Klemmschaltung 26 verbunden. In diesem Schaltungsbeispiel enthält die aktive Klemmschaltung 26 die Anzahl m (m ist eine natürliche Zahl) von Zenerdioden DZ und die Anzahl n (n ist eine natürliche Zahl) von pn-Übergangsdioden D. Die pn-Übergangsdiode D ist mit der Zenerdiode DZ in Sperrrichtung verbunden.
  • Bezug nehmend auf 3 und 4 wird der Leistungs-MISFET 9 vom AUS-Zustand in den EIN-Zustand (Normalbetrieb) geschaltet, wenn ein EIN-Signal Von dem Gate des Leistungs-MISFET 9 im AUS-Zustand zugeführt wird. Das EIN-Signal Von hat eine Spannung, die gleich oder größer ist als die Gate-Schwellenspannung Vth (Vth ≤ Von). Der Leistungs-MISFET 9 wird nur für eine vorgegebene Zeit TON im EIN-Zustand gehalten.
  • Wenn der Leistungs-MISFET 9 in den EIN-Zustand geschaltet wird, fließt ein Drainstrom ID von Drain des Leistungs-MISFET 9 zu Source. Der Drainstrom ID steigt von null auf einen vorbestimmten Wert und geht in Sättigung. Die induktive Last L ermöglicht die Ansammlung elektrischer Energie durch Erhöhung des Drainstroms ID.
  • Wenn ein AUS-Signal Voff dem Gate des Leistungs-MISFET 9 zugeführt wird, wird der Leistungs-MISFET 9 vom EIN-Zustand in den AUS-Zustand geschaltet. Das AUS-Signal Voff hat eine Spannung kleiner als die Gate-Schwellenspannung Vth (Voff < Vth). Das AUS-Signal Voff kann die Referenzspannung sein (z. B. die Massespannung).
  • Beim Übergang, wenn der Leistungs-MISFET 9 vom EIN-Zustand in den AUS-Zustand geschaltet wird, liegt eine induktive Energie der induktiven Last L als gegenelektromotorische Kraft an den Leistungs-MISFET 9 an. Dadurch wird der Leistungs-MISFET 9 in einen aktiven Klemmzustand versetzt (aktiver Klemmbetrieb). Wenn der Leistungs-MISFET 9 in den aktiven Klemmzustand geschaltet wird, sinkt eine Source-Spannung VSS sprunghaft auf eine negative Spannung kleiner als die Referenzspannung (Massespannung).
  • Zu diesem Zeitpunkt ist die Source-Spannung VSS auf eine Spannung begrenzt, die gleich oder größer ist als eine Spannung, die sich durch Subtraktion einer Grenzspannung VL und einer Klemm-EIN-(engl.: Clamp-On)-Spannung VCLP von einer Versorgungsspannung VB aufgrund des Betriebs der aktiven Klemmschaltung 26 ergibt (VSS ≥ VB-VL-VCLP).
  • Mit anderen Worten: Wenn der Leistungs-MISFET 9 in einen aktiven Klemmzustand versetzt wird, steigt eine Drain-Spannung VDS zwischen Drain und Source des Leistungs-MISFET 9 steil bis zu einer Klemmspannung VDSSCL an. Die Klemmenspannung VDSSCL wird durch den Leistungs-MISFET 9 und die aktive Klemmschaltung 26 auf eine Spannung begrenzt, die gleich oder kleiner ist als eine Spannung, die sich aus der Addition einer Klemmbetrieb-EIN-Spannung VCLP und einer Grenzspannung VL (VDS ≤ VCLP+VL) ergibt.
  • Bei der vorliegenden Ausführungsform ist die Grenzspannung VL eine Summe aus einer Spannung zwischen den Anschlüssen VZ einer Zener-Diode DZ und einer Spannung zwischen den Anschlüssen VF einer pn-Übergangsdiode bei der aktiven Klemmschaltung 26 (VL = m·VZ+n·VF).
  • Die Klemmbetrieb-EIN-Spannung VCLP ist eine positive Spannung (d. h. eine Gate-Spannung VGS), die zwischen dem Gate und Source des Leistungs-MISFET 9 angelegt wird. Die Klemmbetrieb-EIN-Spannung VCLP ist gleich oder größer als die Gate-Schwellenspannung Vth (Vth ≤ VCLP). Daher hält der Leistungs-MISFET 9 den EIN-Zustand in einem aktiven Klemmzustand.
  • In einem Fall, in dem die Klemmenspannung VDSSCL eine maximale Drain-Nennspannung VDSS (VDSS < VDSSCL) überschreitet, kommt es in dem Leistungs-MISFET 9 zum Durchbruch. Der Leistungs-MISFET 9 ist so ausgelegt, dass die Klemmspannung VDSSCL gleich oder kleiner als die maximale Nenn-Drainspannung VDSS wird (VDSSCL ≤ VDSS) .
  • In einem Fall, in dem die Klemmenspannung VDSSCL gleich oder kleiner als die maximale Drain-Nennspannung VDSS (VDSSCL ≤ VDSS) ist, fließt kontinuierlich ein Drain-Strom ID von Drain des Leistungs-MISFET 9 zu dessen Source, und eine induktive Energie der induktiven Last L wird im Leistungs-MISFET 9 verbraucht (absorbiert).
  • Durch eine aktive Klemmzeit TAV wird der Drainstrom ID von einem Spitzenwert IAV, der unmittelbar vor dem Übergang des Leistungs-MISFET 9 in den AUS-Zustand liegt, auf null reduziert. Dadurch wird die Gate-Spannung VGS zur Referenzspannung (z. B. die Massespannung) und der Leistungs-MISFET 9 wird vom EIN-Zustand in den AUS-Zustand geschaltet.
  • Die aktive Klemmfähigkeit Eac des Leistungs-MISFET 9 ist definiert durch seine Fähigkeit im aktiven Klemmbetrieb. Konkret ist die aktive Klemmfähigkeit Eac definiert durch die Fähigkeit des Leistungs-MISFET 9 in Bezug auf die gegenelektromotorische Kraft, die durch die induktive Energie der induktiven Last L im Übergang verursacht wird, wenn der Leistungs-MISFET 9 vom EIN-Zustand in den AUS-Zustand geschaltet wird.
  • Noch genauer gesagt, ist die aktive Klemmfähigkeit Eac durch die Fähigkeit des Leistungs-MISFETs 9 in Bezug auf die durch die Klemmspannung VDSSCL verursachte Energie definiert. Zum Beispiel wird die aktive Klemmfähigkeit Eac durch die Formel Eac = (VL+VCLP)×ID×TAV ausgedrückt, mit der Grenzspannung VL, der Klemmbetrieb-EIN-Spannung VCLP, dem Drain-Strom ID und der aktiven Klemmzeit TAV.
  • 5 ist eine perspektivische Schnittansicht eines in 1 dargestellten Bereichs V. 6 ist eine perspektivische Schnittansicht, in der die Source-Elektrode 12 und die Gate-Steuerverdrahtung 17 aus 5 entfernt sind. 7 ist eine perspektivische Schnittansicht, in der eine Zwischenisolierschicht 142 aus 6 entfernt ist, und zeigt eine Konfiguration der Kanalstruktur gemäß dem ersten Konfigurationsbeispiel.
  • 8 ist eine Draufsicht auf die in 7 dargestellte Halbleiterschicht. 9 ist eine vergrößerte Schnittansicht eines Bereichs, der eine erste Gate-Graben-Struktur 60 (erste Gate-Struktur) und eine zweite Gate-Graben-Struktur 70 (zweite Gate-Struktur), wie in 5 dargestellt, enthält. 10 ist eine vergrößerte Schnittansicht der in 5 gezeigten ersten Gate-Graben-Struktur. 11 ist eine vergrößerte Schnittansicht der in 5 gezeigten zweiten Gate-Graben-Struktur.
  • Bezug nehmend auf 5 bis 11 weist die Halbleiterschicht 2 bei der vorliegenden Ausführungsform einen geschichteten Aufbau auf, der ein n+-artiges Halbleitersubstrat 51 und eine n-artige Epitaxieschicht 52 enthält. Die zweite Hauptfläche 4 der Halbleiterschicht 2 wird durch das Halbleitersubstrat 51 gebildet. Die erste Hauptfläche 3 der Halbleiterschicht 2 wird durch die Epitaxieschicht 52 gebildet. Die Seitenflächen 5A bis 5D der Halbleiterschicht 2 werden durch das Halbleitersubstrat 51 und die Epitaxieschicht 52 gebildet.
  • Die Epitaxieschicht 52 hat eine n-artige Verunreinigungskonzentration, die geringer ist als eine n-artige Verunreinigungskonzentration des Halbleitersubstrats 51. Die n-artige Verunreinigungskonzentration des Halbleitersubstrats 51 kann von nicht weniger als 1×1018 cm-3 bis nicht mehr als 1×1018 cm-3 betragen. Die n-artige Verunreinigungskonzentration der Epitaxieschicht 52 kann von nicht weniger als 1×1015 cm-3 bis nicht mehr als 1×1018 cm-3 betragen.
  • Die Epitaxieschicht 52 hat eine Dicke Tepi, die geringer ist als eine Dicke Tsub des Halbleitersubstrats 51 (Tepi < Tsub). Die Dicke Tsub kann zwischen 50 µm und 450 µm liegen. Die Dicke Tsub kann von nicht weniger als 50 µm bis nicht mehr als 150 µm, von nicht weniger als 150 µm bis nicht mehr als 250 µm, von nicht weniger als 250 µm bis nicht mehr als 350 µm, oder von nicht weniger als 350 µm bis nicht mehr als 450 µm betragen.
  • Durch Reduzieren der Dicke Tsub ist es möglich, einen Widerstandswert zu reduzieren. Die Dicke Tsub wird mittels Schleifen eingestellt. In diesem Fall kann die zweite Hauptfläche 4 der Halbleiterschicht 2 eine geschliffene Oberfläche mit Schleifspuren sein.
  • Die Dicke Tepi der Epitaxieschicht 52 ist vorzugsweise nicht mehr als 1/10 der Dicke Tsub. Die Dicke Tepi kann zwischen 5 µm und 20 µm liegen. Die Dicke Tepi kann von nicht weniger als 5 µm bis nicht mehr als 10 µm, von nicht weniger als 10 µm bis nicht mehr als 15 µm oder von nicht weniger als 15 µm bis nicht mehr als 20 µm betragen. Die Dicke Tepi beträgt vorzugsweise nicht weniger als 5 µm bis nicht mehr als 15 µm.
  • Das Halbleitersubstrat 51 ist auf der Seite der zweiten Hauptfläche 4 der Halbleiterschicht 2 als Drainbereich 53 ausgebildet. Die Epitaxieschicht 52 ist in einem Oberflächenschichtteil der ersten Hauptfläche 3 der Halbleiterschicht 2 als Driftbereich 54 (Drain-Driftbereich) ausgebildet. Ein unterer Teil des Driftbereichs 54 ist durch eine Grenze zwischen dem Halbleitersubstrat 51 und der Epitaxialschicht 52 gebildet. Im Folgenden wird die Epitaxieschicht 52 als Driftbereich 54 bezeichnet.
  • Ein p-artiger Körperbereich 55 wird in einem Oberflächenschichtteil der ersten Hauptfläche 3 der Halbleiterschicht 2 in dem Ausgangsteil 6 gebildet. Der Körperbereich 55 ist ein Bereich, der als Basis für den Leistungs-MISFET 9 dient. Die p-artige Verunreinigungskonzentration des Körperbereichs 55 kann nicht weniger als 1×1016 cm-3 bis nicht mehr als 1×1018 cm-3 betragen.
  • Der Körperbereich 55 ist in einem Oberflächenschichtteil des Driftbereichs 54 ausgebildet. Ein Bodenteil des Körperbereichs 55 ist in einem Bereich auf der Seite der ersten Hauptfläche 3 relativ zu dem Bodenteil des Driftbereichs 54 ausgebildet. Eine Dicke des Körperbereichs 55 kann zwischen 0,5 µm und 2 µm betragen. Die Dicke des Körperbereichs 55 kann von nicht weniger als 0,5 µm bis nicht mehr als 1 µm, von nicht weniger als 1 µm bis nicht mehr als 1,5 µm oder von nicht weniger als 1,5 µm bis nicht mehr als 2 µm betragen.
  • Der Leistungs-MISFET 9 enthält einen ersten MISFET 56 (erster Transistor) und einen zweiten MISFET 57 (zweiter Transistor). Der erste MISFET 56 ist vom zweiten MISFET 57 elektrisch getrennt und wird unabhängig gesteuert. Der zweite MISFET 57 ist vom ersten MISFET 56 elektrisch getrennt und wird unabhängig gesteuert.
  • Das heißt, der Leistungs-MISFET 9 ist so konfiguriert, dass er angesteuert wird, wenn der erste MISFET 56 und der zweite MISFET 57 beide im EIN-Zustand sind (Voll-EIN-Steuerung). Der Leistungs-MISFET 9 ist ferner dazu eingerichtet, angesteuert zu werden, wenn sich der erste MISFET 56 in einem EIN-Zustand befindet, während der zweite MISFET 57 in einem AUS-Zustand ist (erste Halb-EIN-Steuerung). Weiterhin ist der Leistungs-MISFET 9 so eingerichtet, angesteuert zu werden, wenn der erste MISFET 56 im AUS-Zustand ist, während der zweite MISFET 57 im EIN-Zustand ist (zweite Halb-EIN-Steuerung).
  • Bei der Voll-EIN-Ansteuerung wird der Leistungs-MISFET 9 in einem Zustand betrieben, in dem alle Strompfade geöffnet sind. Daher ist ein Durchlasswiderstand innerhalb der Halbleiterschicht 2 entsprechend verkleinert. Andererseits wird der Leistungs-MISFET 9 im Fall der ersten Halb-EIN-Steuerung oder der zweiten Halb-EIN-Steuerung in einem Zustand betrieben, in dem einige der Strompfade blockiert sind. Daher ist der Durchlasswiderstand innerhalb der Halbleiterschicht 2 entsprechend erhöht.
  • Insbesondere enthält der erste MISFET 56 eine Vielzahl von ersten FET-Strukturen (Feldeffekttransistor) 58. Die mehreren ersten FET-Strukturen 58 sind beabstandet entlang der ersten Richtung X angeordnet und erstrecken sich in Draufsicht jeweils bandförmig entlang der zweiten Richtung Y. Die Vielzahl der ersten FET-Strukturen 58 sind in der Draufsicht insgesamt streifenförmig ausgebildet.
  • In 5 bis 8 ist ein Bereich der ersten FET-Struktur 58 an einer Endteilseite dargestellt, während ein Bereich der ersten FET-Struktur 58 an der anderen Endteilseite weggelassen worden ist. Der Bereich der ersten FET-Struktur 58 an der anderen Endteilseite ist im Wesentlichen ähnlich aufgebaut wie der Bereich der ersten FET-Struktur 58 an der ersten Endteilseite. Im Folgenden wird die Struktur des Bereichs der ersten FET-Struktur 58 an einer Endteilseite als Beispiel beschrieben, und eine Beschreibung der entsprechenden Struktur an der anderen Endteilseite weggelassen.
  • Bei der vorliegenden Ausführungsform enthält jede der ersten FET-Strukturen 58 eine erste Gate-Graben-Struktur 60. Eine erste Breite WT1 der ersten Gate-Graben-Struktur 60 kann zwischen 0,5 µm und 5 µm betragen. Die erste Breite WT1 ist eine Breite in einer Richtung (erste Richtung X) orthogonal zu einer Richtung (zweite Richtung Y), in der sich die erste Gate-Graben-Struktur 60 erstreckt.
  • Die erste Breite WT1 kann von nicht weniger als 0,5 µm bis nicht mehr als 1 µm, von nicht weniger als 1 µm bis nicht mehr als 1,5 µm, von nicht weniger als 1,5 µm bis nicht mehr als 2 µm, von nicht weniger als 2 µm bis nicht mehr als 2,5 µm, von nicht weniger als 2.5 µm bis nicht mehr als 3 µm, von nicht weniger als 3 µm bis nicht mehr als 3,5 µm, von nicht weniger als 3,5 µm bis nicht mehr als 4 µm, von nicht weniger als 4 µm bis nicht mehr als 4,5 µm oder von nicht weniger als 4,5 µm bis nicht mehr als 5 µm sein. Die erste Breite WT1 beträgt vorzugsweise nicht weniger als 0,8 µm bis nicht mehr als 1,2 µm.
  • Die erste Gate-Graben-Struktur 60 durchdringt den Körperbereich 55 und erreicht den Driftbereich 54. Eine erste Tiefe DT1 der ersten Gate-Graben-Struktur 60 kann zwischen 1 µm bis 10 µm betragen. Die erste Tiefe DT1 kann von nicht weniger als 1 µm bis nicht mehr als 2 µm, von nicht weniger als 2 µm bis nicht mehr als 4 µm, von nicht weniger als 4 µm bis nicht mehr als 6 µm, von nicht weniger als 6 µm bis nicht mehr als 8 µm, oder von nicht weniger als 8 µm bis nicht mehr als 10 µm betragen. Die erste Tiefe DT1 beträgt vorzugsweise nicht weniger als 2 µm bis nicht mehr als 6 µm.
  • Die erste Gate-Graben-Struktur 60 umfasst eine erste Seitenwand 61 auf einer Seite, eine zweite Seitenwand 62 auf der anderen Seite und eine Bodenwand 63, die die erste Seitenwand 61 und die zweite Seitenwand 62 verbindet. Im Folgenden können die erste Seitenwand 61, die zweite Seitenwand 62 und die Bodenwand 63 gemeinsam als „Innenwand“ oder „Außenwand“ bezeichnet werden
  • Ein absoluter Wert eines Winkels (Konuswinkel), der zwischen der ersten Seitenwand 61 und der ersten Hauptfläche 3 innerhalb der Halbleiterschicht 2 gebildet ist, kann mehr als 90° und nicht mehr als 95° (zum Beispiel ungefähr 91°) betragen. Der Absolutwert eines Winkels (Konuswinkel), der zwischen der zweiten Seitenwand 62 und der ersten Hauptfläche 3 im Inneren der Halbleiterschicht 2 gebildet ist, kann mehr als 90° und nicht mehr als 95° (z.B. etwa 91°) betragen. Die erste Gate-Graben-Struktur 60 kann in einer Form (verjüngte Form) geformt sein, sodass die erste Breite WT1 von der Seite der ersten Hauptfläche 3 zur Seite der Bodenwand 63 hin in der Schnittansicht schmaler wird.
  • Die Bodenwand 63 der ersten Gate-Graben-Struktur 60 ist in einem Bereich auf der Seite der ersten Hauptfläche 3 relativ zu dem Bodenteil des Driftbereichs 54 angeordnet. Die Bodenwand 63 der ersten Gate-Graben-Struktur 60 ist zum unteren Teil des Driftbereichs 54 hin konvex gekrümmt (U-Buchstabenform) ausgebildet.
  • Die Bodenwand 63 der ersten Gate-Graben-Struktur 60 ist in einem Bereich auf der Seite der ersten Hauptfläche 3 in einem ersten Abstand IT1 von nicht weniger als 1 µm und nicht mehr als 10 µm vom unteren Abschnitt des Driftbereichs 54 positioniert. Der erste Abstand IT1 kann von nicht weniger als 1 µm bis nicht mehr als 2 µm, von nicht weniger als 2 µm bis nicht mehr als 4 µm, von nicht weniger als 4 µm bis nicht mehr als 6 µm, von nicht weniger als 6 µm bis nicht mehr als 8 µm, oder von nicht weniger als 8 µm bis nicht mehr als 10 µm betragen. Der erste Abstand IT1 beträgt vorzugsweise nicht weniger als 1 µm bis nicht mehr als 5 µm.
  • Bei der vorliegenden Ausführungsform enthält der zweite MISFET 57 eine Vielzahl von zweiten FET-Strukturen 68. Die mehreren ersten FET-Strukturen 68 sind beabstandet entlang der ersten Richtung X angeordnet und erstrecken sich in Draufsicht jeweils bandförmig entlang der zweiten Richtung Y.
  • Die mehreren zweiten FET-Strukturen 68 erstrecken sich in derselben Richtung wie die mehreren ersten FET-Strukturen 58. Die Vielzahl der zweiten FET-Strukturen 68 ist in der Draufsicht insgesamt streifenförmig ausgebildet. Bei der vorliegenden Ausführungsform sind die mehreren zweiten FET-Strukturen 68 abwechselnd mit den mehreren ersten FET-Strukturen 58 so angeordnet, dass immer eine erste FET-Struktur 58 dazwischenliegt.
  • Bei 5 bis 8 ist ein Bereich der zweiten FET-Struktur 68 an einer Endteilseite in der Zeichnung dargestellt, während ein Bereich der zweiten FET-Struktur 68 an der anderen Endteilseite weggelassen worden ist. Der Bereich der zweiten FET-Struktur 68 an der anderen Endteilseite ist im Wesentlichen ähnlich aufgebaut wie der Bereich der zweiten FET-Struktur 68 an der einen Endteilseite. Im Folgenden wird die Struktur des Bereichs der zweiten FET-Struktur 68 an einer Endteilseite als Beispiel beschrieben, und eine Beschreibung der entsprechenden Struktur an der anderen Endteilseite weggelassen.
  • Bei der vorliegenden Ausführungsform enthält jede der zweiten FET-Strukturen 68 eine zweite Gate-Graben-Struktur 70. Eine zweite Breite WT2 der zweiten Gate-Graben-Struktur 70 kann zwischen 0,5 µm und 5 µm betragen. Die zweite Breite WT2 ist eine Breite in einer Richtung (erste Richtung X) orthogonal zu einer Richtung (zweite Richtung Y), in der sich die zweite Gate-Graben-Struktur 70 erstreckt.
  • Die zweite Breite WT2 kann von nicht weniger als 0,5 µm bis nicht mehr als 1 µm, von nicht weniger als 1 µm bis nicht mehr als 1,5 µm, von nicht weniger als 1,5 µm bis nicht mehr als 2 µm, von nicht weniger als 2 µm bis nicht mehr als 2,5 µm, von nicht weniger als 2.5 µm bis nicht mehr als 3 µm, von nicht weniger als 3 µm bis nicht mehr als 3,5 µm, von nicht weniger als 3,5 µm bis nicht mehr als 4 µm, von nicht weniger als 4 µm bis nicht mehr als 4,5 µm oder von nicht weniger als 4,5 µm bis nicht mehr als 5 µm sein. Die zweite Breite WT2 beträgt vorzugsweise nicht weniger als 0,8 µm bis nicht mehr als 1,2 µm.
  • Die zweite Breite WT2 der zweiten Gate-Graben-Struktur 70 kann gleich oder größer sein als die erste Breite WT1 der ersten Gate-Graben-Struktur 60 (WT1 ≤ WT2). Die zweite Breite WT2 kann gleich oder kleiner als die erste Breite WT1 sein (WT1 ≥ WT2). Vorzugsweise ist die zweite Breite WT2 gleich der ersten Breite WT1 (WT1 = WT2).
  • Die zweite Gate-Graben-Struktur 70 durchdringt den Körperbereich 55 und erreicht den Driftbereich 54. Eine zweite Breite WT2 der zweiten Gate-Graben-Struktur 70 kann zwischen 0,5 µm und 5 µm betragen. Die zweite Tiefe DT2 kann von nicht weniger als 1 µm bis nicht mehr als 2 µm, von nicht weniger als 2 µm bis nicht mehr als 4 µm, von nicht weniger als 4 µm bis nicht mehr als 6 µm, von nicht weniger als 6 µm bis nicht mehr als 8 µm, oder von nicht weniger als 8 µm bis nicht mehr als 10 µm betragen. Die zweite Tiefe DT2 beträgt vorzugsweise nicht weniger als 2 µm bis nicht mehr als 6 µm.
  • Die zweite Tiefe DT2 der zweiten Gate-Graben-Struktur 70 kann gleich oder größer sein als die erste Tiefe DT1 der ersten Gate-Graben-Struktur 60 (DT1 ≤ DT2). Die zweite Tiefe DT2 kann gleich oder kleiner als die erste Tiefe DT1 sein (DT1 ≥ DT2). Vorzugsweise ist die zweite Tiefe DT2 gleich der ersten Tiefe DT1 (DT1 = DT2).
  • Die zweite Gate-Graben-Struktur 70 umfasst eine erste Seitenwand 71 auf einer Seite, eine zweite Seitenwand 72 auf der anderen Seite und eine Bodenwand 73, die die erste Seitenwand 71 und die zweite Seitenwand 72 verbindet. Im Folgenden können die erste Seitenwand 71, die zweite Seitenwand 72 und die Bodenwand 73 gemeinsam als „Innenwand“ oder „Außenwand“ bezeichnet werden
  • Ein absoluter Wert eines Winkels (Konuswinkel), der zwischen der ersten Seitenwand 71 und der ersten Hauptfläche 3 innerhalb der Halbleiterschicht 2 gebildet ist, kann mehr als 90° und nicht mehr als 95° (zum Beispiel ungefähr 91°) betragen. Der Absolutwert eines Winkels (Konuswinkel), der zwischen der zweiten Seitenwand 72 und der ersten Hauptfläche 3 im Inneren der Halbleiterschicht 2 gebildet ist, kann mehr als 90° und nicht mehr als 95° (z.B. etwa 91°) betragen. Die erste Gate-Graben-Struktur 70 kann in einer Form (verjüngte Form) geformt sein, sodass die zweite Breite WT2 von der Seite der ersten Hauptfläche 3 zur Seite der Bodenwand 73 hin in der Schnittansicht schmaler wird.
  • Die Bodenwand 73 der zweiten Gate-Graben-Struktur 70 ist in einem Bereich auf der Seite der ersten Hauptfläche 3 relativ zu dem Bodenteil des Driftbereichs 54 angeordnet. Die Bodenwand 73 der ersten Gate-Graben-Struktur 70 ist zum unteren Teil des Driftbereichs 54 hin konvex gekrümmt (U-Buchstabenform) ausgebildet.
  • Die Bodenwand 73 der zweiten Gate-Graben-Struktur 70 ist in einem Bereich auf der Seite der ersten Hauptfläche 3 in einem zweiten Abstand IT2 von nicht weniger als 1 µm und nicht mehr als 10 µm vom unteren Abschnitt des Driftbereichs 54 positioniert. Die zweite Tiefe IT2 kann von nicht weniger als 1 µm bis nicht mehr als 2 µm, von nicht weniger als 2 µm bis nicht mehr als 4 µm, von nicht weniger als 4 µm bis nicht mehr als 6 µm, von nicht weniger als 6 µm bis nicht mehr als 8 µm, oder von nicht weniger als 8 µm bis nicht mehr als 10 µm betragen. Der zweite Abstand IT2 beträgt vorzugsweise nicht weniger als 1 µm bis nicht mehr als 5 um.
  • Die Zellenbereiche 75 sind jeweils in Bereichen zwischen der Vielzahl der ersten Gate-Graben-Strukturen 60 und der Vielzahl der zweiten Gate-Graben-Strukturen 70 definiert. Die mehreren Zellenbereiche 75 sind beabstandet entlang der ersten Richtung X angeordnet und erstrecken sich in Draufsicht jeweils bandförmig entlang der zweiten Richtung Y. Die mehreren Zellenbereiche 75 erstrecken sich entlang der gleichen Richtung wie die erste Gate-Graben-Struktur 60 und die zweite Gate-Graben-Struktur 70. Die mehreren Zellenbereiche 75 sind in der Draufsicht insgesamt streifenförmig ausgebildet.
  • Eine erste Verarmungsschicht breitet sich innerhalb der Driftregion 54 von einer Außenwand der ersten Gate-Graben-Struktur 60 aus. Die erste Verarmungsschicht breitet sich in einer Richtung entlang der ersten Hauptfläche 3 von der Außenwand der ersten Gate-Graben-Struktur 60 und in Richtung der Normalenrichtung Z aus. In ähnlicher Weise breitet sich eine zweite Verarmungsschicht innerhalb des Driftbereichs 54 von der Außenwand der zweiten Gate-Graben-Struktur 70 aus. Die zweite Verarmungsschicht breitet sich in einer Richtung entlang der ersten Hauptfläche 3 von der Außenwand der zweiten Gate-Graben-Struktur 70 und in Richtung der Normalenrichtung Z aus.
  • Die zweite Gate-Graben-Struktur 70 ist in einem Abstand von der ersten Gate-Graben-Struktur 60 so angeordnet, dass sich die zweite Verarmungsschicht mit der ersten Verarmungsschicht überlappt. Das heißt, die zweite Verarmungsschicht überlappt sich mit der ersten Verarmungsschicht in einem Bereich auf der Seite der ersten Hauptfläche 3 relative zu der Bodenwand 73 der zweiten Gate-Graben-Struktur 70 in einem Zellenbereich 75. Da es gemäß der oben beschriebenen Struktur möglich ist, eine Konzentration eines elektrischen Feldes innerhalb der ersten Gate-Graben-Struktur 60 und der zweiten Gate-Graben-Struktur 70 zu unterbinden, kann eine Minderung der Spannungsfestigkeit verhindert werden.
  • Vorzugsweise überlappt die zweite Verarmungsschicht die erste Verarmungsschicht in einem Bereich an der Seite des Bodenteils des Driftbereichs 54 relativ zu der Bodenwand 73 der zweiten Gate-Graben-Struktur 70. Gemäß der oben beschriebenen Struktur ist es möglich, eine Konzentration des elektrischen Feldes in der Bodenwand 63 der ersten Gate-Graben-Struktur 60 und der Bodenwand 73 der zweiten Gate-Graben-Struktur 70 zu unterdrücken, sodass eine Verringerung der Durchbruchsspannung entsprechend verhindert werden kann.
  • Ein Pitch PS zwischen einer Seitenwand der ersten Gate-Graben-Struktur 60 und derjenigen der zweiten Gate-Graben-Struktur 70 kann nicht weniger als 0,2 µm bis nicht mehr als 2 µm betragen. Der Pitch PS ist ein Abstand in einer Richtung (erste Richtung X) orthogonal zu einer Richtung (zweite Richtung Y), in der sich die erste Gate-Graben-Struktur 60 und die zweite Gate-Graben-Struktur 70 zwischen der ersten Seitenwand 61 (zweiten Seitenwand 62) der ersten Gate-Graben-Struktur 60 und der zweiten Seitenwand 72 (ersten Seitenwand 71) der zweiten Gate-Graben-Struktur 70 erstrecken.
  • Der Pitch PS kann von nicht weniger als 0,2 µm bis nicht mehr als 0,4 µm, von nicht weniger als 0,4 µm bis nicht mehr als 0,6 µm, von nicht weniger als 0,6 µm bis nicht mehr als 0,8 µm, von nicht weniger als 0,8 µm bis nicht mehr als 1,0 µm, von nicht weniger als 1.0 µm bis höchstens 1,2 µm, von nicht weniger als 1,2 µm bis höchstens 1,4 µm, von nicht weniger als 1,4 µm bis höchstens 1,6 µm, von nicht weniger als 1,6 µm bis höchstens 1,8 µm, oder von nicht weniger als 1,8 µm bis höchstens 2,0 µm betragen. Die Pitch PS beträgt vorzugsweise nicht weniger als 0,3 µm bis nicht mehr als 1,5 µm.
  • Der Pitch PC zwischen einem Zentralteil der ersten Gate-Graben-Struktur 60 und dem der zweiten Gate-Graben-Struktur 70 kann nicht weniger als 1 µm und nicht mehr als 7 µm betragen. Der Pitch PC ist ein Abstand in einer Richtung (der ersten Richtung X) orthogonal zu einer Richtung (der zweiten Richtung Y), in der sich die erste Gate-Graben-Struktur 60 und die zweite Gate-Graben-Struktur 70 zwischen dem Zentralteil der ersten Gate-Graben-Struktur 60 und dem Zentralteil der zweiten Gate-Graben-Struktur 70 erstrecken.
  • Der Pitch PC kann von nicht weniger als 1 µm bis nicht mehr als 2 µm, von nicht weniger als 2 µm bis nicht mehr als 3 µm, von nicht weniger als 3 µm bis nicht mehr als 4 µm, von nicht weniger als 4 µm bis nicht mehr als 5 µm, von nicht weniger als 5 µm bis nicht mehr als 6 µm, oder von nicht weniger als 6 µm bis nicht mehr als 7 µm betragen. Der Pitch PC beträgt vorzugsweise nicht weniger als 1 µm bis nicht mehr als 3 µm.
  • Bezug nehmend auf 9 und 10 umfasst die erste Gate-Graben-Struktur 60 insbesondere einen ersten Gate-Graben 81, eine erste Isolierschicht 82 und eine erste Elektrode 83. Der erste Gate-Graben 81 wird durch Graben in die erste Hauptfläche 3 in Richtung der zweiten Hauptfläche 4 gebildet.
  • Der erste Gate-Graben 81 definiert die erste Seitenwand 61, die zweite Seitenwand 62 und die Bodenwand 63 der ersten Gate-Graben-Struktur 60. Im Folgenden werden die erste Seitenwand 61, die zweite Seitenwand 62 und die Bodenwand 63 der ersten Gate-Graben-Struktur 60 auch als erste Seitenwand 61, zweite Seitenwand 62 und Bodenwand 63 des ersten Gate-Grabens 81 bezeichnet.
  • Die erste Isolierschicht 82 ist in filmartig entlang einer Innenwand des ersten Gate-Grabens 81 ausgebildet. Die erste Isolierschicht 82 definiert einen konkaven Raum innerhalb des ersten Gate-Grabens 81. Ein Teil, der die Bodenwand 63 des ersten Gate-Grabens 81 in der ersten Isolierschicht 82 abdeckt, ist konform entlang der Bodenwand 63 des ersten Gate-Grabens 81 geformt. Dadurch definiert die erste Isolierschicht 82 einen U-förmigen Raum, der innerhalb des ersten Gate-Grabens 81 vertieft ist.
  • Die erste Isolierschicht 82 enthält mindestens eines der folgenden Materialien: Siliziumoxid (SiO2), Siliziumnitrid (SiN), Aluminiumoxid (Al2O3), Zirkoniumoxid (ZrO2) und Tantaloxid (Ta2 O3) .
  • Die erste Isolierschicht 82 kann einen geschichteten Aufbau mit einer SiN-Schicht und einer SiO2-Schicht haben, die in dieser Reihenfolge von der Seite der Halbleiterschicht 2 aus geformt sind. Die erste Isolierschicht 82 kann einen geschichteten Aufbau mit einer SiO2-Schicht und einer SiN-Schicht aufweisen, die in dieser Reihenfolge von der Seite der Halbleiterschicht 2 aus geformt sind. Die erste Isolierschicht 82 kann einen einlagigen Aufbau aus einer SiO2-Schicht oder einer SiN-Schicht haben. Bei der vorliegenden Ausführungsform hat die erste Isolierschicht 82 einen einlagigen Aufbau aus einer SiO2-Schicht.
  • Die erste Isolierschicht 82 umfasst eine erste bodenseitige Isolierschicht 84 und eine erste öffnungsseitige Isolierschicht 85, die in dieser Reihenfolge von der Seite der Bodenwand 63 des ersten Gate-Grabens 81 zur Seite der ersten Hauptfläche 3 gebildet werden.
  • Die erste bodenseitige Isolierschicht 84 bedeckt die Innenwand des ersten Gate-Grabens 81 auf der Seite der Bodenwand 63. Insbesondere bedeckt die erste bodenseitige Isolierschicht 84 die Innenwand des ersten Gate-Grabens 81 an der Seite der Bodenwand 63 relativ zu dem Bodenteil des Körperbereichs 55. Die erste bodenseitige Isolierschicht 84 definiert einen U-förmigen Raum auf der Seite der Bodenwand 63 des ersten Gate-Grabens 81. Die erste bodenseitige Isolierschicht 84 hat eine glatte Innenwandfläche, die den U-förmigen Raum definiert. Die erste bodenseitige Isolierschicht 84 ist in Kontakt mit dem Driftbereich 54. Ein Teil der ersten bodenseitigen Isolierschicht 84 kann in Kontakt mit dem Körperbereich 55 sein.
  • Die erste öffnungsseitige Isolierschicht 85 bedeckt die Innenwand des ersten Gate-Grabens 81 an der Öffnungsseite. Insbesondere bedeckt die erste öffnungsseitige Isolierschicht 85 die erste Seitenwand 61 und die zweite Seitenwand 62 des ersten Gate-Grabens 81 in einem Bereich an der Öffnungsseite des ersten Gate-Grabens 81 relativ zu dem unteren Teil des Körperbereichs 55. Die erste öffnungsseitige Isolierschicht 85 ist in Kontakt mit dem Körperbereich 55. Ein Teil der ersten öffnungsseitigen Isolierschicht 85 kann in Kontakt mit dem Driftbereich 54 sein.
  • Die erste bodenseitige Isolierschicht 84 hat eine erste Dicke T1. Die erste öffnungsseitige Dämmschicht 85 hat eine zweite Dicke T2, die geringer ist als die erste Dicke T1 (T2 < T1) . Die erste Dicke T1 ist eine Dicke der ersten bodenseitigen Isolierschicht 84 entlang einer Normalenrichtung der Innenwand des ersten Gate-Grabens 81. Die zweite Dicke T2 ist eine Dicke der ersten öffnungsseitigen Isolierschicht 85 entlang der Normalenrichtung der Innenwand des ersten Gate-Grabens 81.
  • Ein erstes Verhältnis T1/WT1 der ersten Dicke T1 relativ zu der ersten Breite WT1 des ersten Gate-Grabens 81 kann zwischen 0,1 und 0,4 betragen. Das erste Verhältnis T1/WT1 kann von nicht weniger als 0,1 bis nicht mehr als 0,15, von nicht weniger als 0,15 bis nicht mehr als 0,2, von nicht weniger als 0,2 bis nicht mehr als 0,25, von nicht weniger als 0,25 bis nicht mehr als 0,3, von nicht weniger als 0,3 bis nicht mehr als 0,35, oder von nicht weniger als 0,35 bis nicht mehr als 0,4 betragen. Das erste Verhältnis T1/WT1 beträgt vorzugsweise nicht weniger als 0,25 bis nicht mehr als 0,35.
  • Die erste Dicke T1 der ersten bodenseitigen Isolierschicht 84 kann zwischen 1500 Ä und 4000 Ä betragen. Die erste Dicke T1 kann von nicht weniger als 1500 Ä bis nicht mehr als 2000 Ä, von nicht weniger als 2000 Ä bis nicht mehr als 2500 Ä, von nicht weniger als 2500 Ä bis nicht mehr als 3000 Ä, von nicht weniger als 3000 Ä bis nicht mehr als 3500 Ä, oder von nicht weniger als 3500 Ä bis nicht mehr als 4000 Ä betragen. Die erste Dicke T1 beträgt vorzugsweise nicht weniger als 1800 Ä bis nicht mehr als 3500 Ä.
  • Die erste Dicke T1 kann in einem Bereich von nicht weniger als 4000 Ä bis nicht mehr als 12000 Ä entsprechend der ersten Breite WT1 des ersten Gate-Grabens 81 eingestellt werden. Die erste Dicke T1 kann von nicht weniger als 4000 Ä bis nicht mehr als 5000 Ä, von nicht weniger als 5000 Ä bis nicht mehr als 6000 Ä, von nicht weniger als 6000 Ä bis nicht mehr als 7000 Ä, von nicht weniger als 7000 Ä bis nicht mehr als 8000 Ä betragen, von nicht weniger als 8000 Ä bis nicht mehr als 9000 Ä, von nicht weniger als 9000 Ä bis nicht mehr als 10000 Ä, von nicht weniger als 10000 Å bis nicht mehr als 11000 Ä, oder von nicht weniger als 11000 Å bis nicht mehr als 12000 Ä betragen. In diesem Fall wird es durch Vergrößerung der Dicke der ersten bodenseitigen Isolierschicht 84 möglich, eine Spannungsfestigkeit des Halbleiterbauelements 1 zu erhöhen.
  • Die zweite Dicke T2 der ersten öffnungsseitigen Isolierschicht 85 kann nicht weniger als 1/100 bis nicht mehr als 1/10 der ersten Dicke T1 der ersten bodenseitigen Isolierschicht 84 betragen. Die zweite Dicke T2 kann von nicht weniger als 100 Ä bis nicht mehr als 500 Ä betragen. Die zweite Dicke T2 kann von nicht weniger als 100 Ä bis nicht mehr als 200 Ä, von nicht weniger als 200 Ä bis nicht mehr als 300 Ä, von nicht weniger als 300 Ä bis nicht mehr als 400 Ä, oder von nicht weniger als 400 Ä bis nicht mehr als 500 Ä betragen. Die zweite Dicke T2 beträgt vorzugsweise nicht weniger als 200 Ä bis nicht mehr als 400 Ä.
  • Die erste bodenseitige Isolierschicht 84 ist so ausgebildet, dass sich die erste Dicke T1 von einem Teil, der die erste Seitenwand 61 und die zweite Seitenwand 62 des ersten Gate-Grabens 81 bedeckt, zu einem Teil, der die Bodenwand 63 des ersten Gate-Grabens 81 bedeckt, verkleinert.
  • Der Teil, der die Bodenwand 63 des ersten Gate-Grabens 81 in der ersten bodenseitigen Isolierschicht 84 bedeckt, hat eine geringere Dicke als der Teil, der die erste Seitenwand 61 und die zweite Seitenwand 62 des ersten Gate-Grabens 81 in der ersten bodenseitigen Isolierschicht 84 bedeckt. Eine Öffnungsbreite des U-förmigen Raums auf Seiten der Bodenwand, die durch die erste bodenseitige Isolierschicht 84 definiert ist, wird um den Betrag einer Reduzierung der ersten Dicke T1 vergrößert. Dadurch wird eine Verjüngung des U-förmigen Raums unterdrückt. Der oben beschriebene U-förmige Raum wird z. B. durch ein Ätzverfahren (z. B. ein Nassätzverfahren) an der Innenwand der ersten bodenseitigen Isolierschicht 84 gebildet.
  • Die erste Elektrode 83 ist in den ersten Gate-Graben 81 durch die erste Isolierschicht 82 eingebettet. Erste Gate-Steuersignale (erste Steuersignale) einschließlich eines EIN-Signals Von und eines AUS-Signals Voff werden an die erste Elektrode 83 angelegt. Bei der vorliegenden Ausführungsform hat die erste Elektrode 83 eine Struktur mit einer durch Isolation geteilten Elektrode, die eine erste bodenseitige Elektrode 86, eine erste öffnungsseitige Elektrode 87 und eine erste Zwischenisolierschicht 88 umfasst.
  • Die erste bodenseitige Elektrode 86 ist auf der Seite der Bodenwand 63 des ersten Gate-Grabens 81 durch die erste Isolierschicht 82 eingebettet. Insbesondere ist die erste bodenseitige Elektrode 86 durch die erste bodenseitigen Isolierschicht 84 auf der Seite der Bodenwand 63 des ersten Gate-Grabens 81 eingebettet. Die erste bodenseitige Elektrode 86 ist über die erste bodenseitige Isolierschicht 84 dem Driftbereich 54 zugewandt. Ein Teil der ersten bodenseitigen Elektrode 86 kann über die erste bodenseitige Isolierschicht 84 dem Körperbereich 55 zugewandt sein.
  • Die erste bodenseitige Elektrode 86 umfasst einen ersten oberen Endteil 86A, einen ersten unteren Endteil 86B und einen ersten Wandteil 86C. Der erste obere Endteil 86A befindet sich an der Öffnungsseite des ersten Gate-Grabens 81. Der erste untere Endteil 86B befindet sich auf der Seite der Bodenwand 63 des ersten Gate-Grabens 81. Der erste Wandteil 86C verbindet den ersten oberen Endteil 86A und den ersten unteren Endteil 86B und erstreckt sich in einer Wandform entlang der Innenwand des ersten Gate-Grabens 81.
  • Der erste obere Endteil 86A ist von der ersten bodenseitigen Isolierschicht 84 freigelegt. Der erste obere Endteil 86A ragt relativ zu der ersten bodenseitigen Isolierschicht 84 zu der ersten Hauptfläche 3 hin hervor. Dadurch definiert die erste bodenseitige Elektrode 86 in Schnittansicht eine umgekehrte konkave Ausnehmung zwischen der ersten bodenseitigen Isolierschicht 84 und der ersten öffnungsseitigen Isolierschicht 85 an der Öffnungsseite des ersten Gate-Grabens 81. Eine Breite des ersten oberen Endteils 86A ist geringer als eine Breite des ersten Wandteils 86C.
  • Der erste untere Endteil 86B ist in Richtung der Bodenwand 63 des ersten Gate-Grabens 81 konvex gebogen. Insbesondere ist der erste untere Endteil 86B konform entlang der Bodenwand des U-förmigen Raums geformt, der durch die erste bodenseitige Isolierschicht 84 definiert ist, und in einer glatten, konvex gebogenen Form in Richtung der Bodenwand 63 des ersten Gate-Grabens 81 geformt.
  • Gemäß der oben beschriebenen Struktur ist es möglich, eine lokale Konzentration des elektrischen Feldes auf der ersten bodenseitigen Elektrode 86 zu unterdrücken, wodurch eine Minderung der Spannungsfestigkeit verhindert werden kann. Insbesondere durch die Einbettung der ersten bodenseitigen Elektrode 86 in einen erweiterten U-förmigen Raum der ersten bodenseitigen Isolierschicht 84 ist es möglich, eine Verjüngung der ersten bodenseitigen Elektrode 86 vom ersten oberen Endteil 86A zum ersten unteren Endteil 86B in geeigneter Weise zu verhindern. Dadurch ist es möglich, eine lokale Konzentration des elektrischen Feldes am ersten unteren Endabschnitt 86B der ersten bodenseitigen Elektrode 86 in geeigneter Weise zu unterdrücken.
  • Die erste bodenseitige Elektrode 86 kann mindestens eines der folgenden Elemente enthalten: leitfähiges Polysilizium, Wolfram, Aluminium, Kupfer, eine Aluminiumlegierung oder eine Kupferlegierung. Bei der vorliegenden Ausführungsform enthält die erste bodenseitige Elektrode 86 leitfähiges Polysilizium. Das leitende Polysilizium kann eine n-artige Verunreinigung oder eine p-artige Verunreinigung enthalten. Das leitfähige Polysilizium enthält vorzugsweise eine n-artige Verunreinigung.
  • Die erste öffnungsseitige Elektrode 87 ist auf der Öffnungsseite des ersten Gate-Grabens 81 durch die erste Isolierschicht 82 eingebettet. Insbesondere ist die erste öffnungsseitige Elektrode 87 in die umgekehrte konkave Ausnehmung eingebettet, die an der Öffnungsseite des ersten Gate-Grabens 81 über die erste öffnungsseitige Isolierschicht 85 definiert ist. Die erste öffnungsseitige Elektrode 87 ist dem Körperbereich 55 über die erste öffnungsseitige Isolierschicht 85 zugewandt. Ein Teil der ersten öffnungsseitigen Elektrode 87 kann dem Driftbereich 54 über die erste öffnungsseitige Isolierschicht 85 zugewandt sein.
  • Die erste öffnungsseitige Elektrode 87 kann mindestens eines der folgenden Elemente enthalten: leitfähiges Polysilizium, Wolfram, Aluminium, Kupfer, eine Aluminiumlegierung und eine Kupferlegierung. Die erste öffnungsseitige Elektrode 87 enthält vorzugsweise die gleiche Art von leitfähigem Material wie die erste bodenseitige Elektrode 86. Bei der vorliegenden Ausführungsform enthält die erste öffnungsseitige Elektrode 87 leitfähiges Polysilizium. Das leitende Polysilizium kann eine n-artige Verunreinigung oder eine p-artige Verunreinigung enthalten. Das leitfähige Polysilizium enthält vorzugsweise eine n-artige Verunreinigung.
  • Die erste Zwischenisolierschicht 88 ist zwischen der ersten bodenseitigen Elektrode 86 und der ersten öffnungsseitigen Elektrode 87 eingefügt, um die erste bodenseitige Elektrode 86 und die erste öffnungsseitige Elektrode 87 elektrisch zu isolieren. Insbesondere bedeckt die erste Zwischenisolierschicht 88 die erste bodenseitige Elektrode 86, die von der ersten bodenseitigen Isolierschicht 84 in einem Bereich zwischen der ersten bodenseitigen Elektrode 86 und der ersten öffnungsseitigen Elektrode 87 freiliegend ist. Die erste Zwischenisolierschicht 88 bedeckt den ersten oberen Endteil 86A (genauer gesagt den vorstehenden Teil) der ersten bodenseitigen Elektrode 86. Die erste Zwischenisolierschicht 88 ist durchgängig zu der ersten Isolierschicht 82 (erste bodenseitige Isolierschicht 84).
  • Die erste Zwischenisolierschicht 88 hat eine dritte Dicke T3. Die dritte Dicke T3 ist geringer als die erste Dicke T1 der ersten bodenseitigen Isolierschicht 84 (T3 < T1) . Die dritte Dicke T3 kann nicht weniger als 1/100 bis nicht mehr als 1/10 der Dicke T1 betragen. Die dritte Dicke T3 kann zwischen 100 Ä und 500 Ä betragen. Die dritte Dicke T3 kann von nicht weniger als 100 Ä bis nicht mehr als 200 Ä, von nicht weniger als 200 Ä bis nicht mehr als 300 Ä, von nicht weniger als 300 Ä bis nicht mehr als 400 Ä, oder von nicht weniger als 400 Ä bis nicht mehr als 500 Ä betragen. Die dritte Dicke T3 beträgt vorzugsweise nicht weniger als 200 Ä bis nicht mehr als 400 Ä.
  • Die erste Zwischenisolierschicht 88 enthält mindestens eines der folgenden Materialien: Siliziumoxid (SiO2), Siliziumnitrid (SiN), Aluminiumoxid (Al2O3), Zirkoniumoxid (ZrO2) und Tantaloxid (Ta2O3). Bei der vorliegenden Ausführungsform hat die erste Zwischenisolierschicht 88 einen einschichtigen Aufbau, der aus einer SiO2-Schicht besteht.
  • Bei der vorliegenden Ausführungsform ist ein freiliegender Teil, der von dem ersten Gate-Graben 81 bei der ersten öffnungsseitigen Elektrode 87 freiliegend ist, an der Seite der Bodenwand 63 des ersten Gate-Grabens 81 relativ zu der ersten Hauptfläche 3 positioniert. Der freiliegende Teil der ersten öffnungsseitigen Elektrode 87 ist in Richtung der Bodenwand 63 des ersten Gate-Grabens 81 gekrümmt ausgebildet.
  • Der freiliegende Teil der ersten öffnungsseitigen Elektrode 87 ist mit einer ersten Kappenisolierschicht 89 bedeckt, die in Form eines Films ausgebildet ist. Die erste Kappenisolierschicht 89 ist innerhalb des ersten Gate-Grabens 81 durchgängig zu der ersten Isolierschicht 82 (erste öffnungsseitige Isolierschicht 85) ausgebildet. Die erste Kappenisolierschicht 89 kann Siliziumoxid (SiO2) enthalten.
  • Jede der ersten FET-Strukturen 58 enthält außerdem einen ersten p-artigen Kanalbereich 91 (erster Kanal). Der erste Kanalbereich 91 ist in einem Bereich ausgebildet, der der ersten Elektrode 83 (erste öffnungsseitige Elektrode 87) über der ersten Isolierschicht 82 (erste öffnungsseitige Isolierschicht 85) im Körperbereich 55 gegenüberliegt.
  • Der erste Kanalbereich 91 ist entlang der ersten Seitenwand 61 oder der zweiten Seitenwand 62 der ersten Gate-Graben-Struktur 60 oder entlang der ersten Seitenwand 61 und der zweiten Seitenwand 62 davon ausgebildet. Bei der vorliegenden Ausführungsform ist der erste Kanalbereich 91 entlang der ersten Seitenwand 61 und der zweiten Seitenwand 62 der ersten Gate-Graben-Struktur 60 ausgebildet.
  • Jede der ersten FET-Strukturen 58 enthält außerdem einen ersten n+-artigen Source-Bereich 92, der in einem Oberflächenschichtteil des Körperbereichs 55 ausgebildet ist. Der erste Source-Bereich 92 grenzt den ersten Kanalbereich 91 von dem Driftbereich 54 innerhalb des Körperbereichs 55 ab. Eine n-artige Verunreinigungskonzentration des ersten Source-Bereichs 92 ist größer als eine n-artige Verunreinigungskonzentration Driftbereichs 54. Die n-artige Verunreinigungskonzentration des ersten Source-Bereichs 92 kann zwischen 1×1019 cm-3 und 1×1021 cm-3 betragen.
  • Bei der vorliegenden Ausführungsform enthält jede der ersten FET-Strukturen 58 die Vielzahl der ersten Source-Bereiche 92. Die mehreren ersten Source-Bereiche 92 sind in dem Oberflächenschichtteil des Körperbereichs 55 beabstandet entlang der ersten Gate-Graben-Struktur 60 ausgebildet. Insbesondere sind die mehreren ersten Source-Bereiche 92 entlang der ersten Seitenwand 61 oder der zweiten Seitenwand 62 der ersten Gate-Graben-Struktur 60 oder entlang der ersten Seitenwand 61 und der zweiten Seitenwand 62 davon ausgebildet. Bei der vorliegenden Ausführungsform sind die mehreren ersten Source-Bereiche 92 beabstandet entlang der ersten Seitenwand 61 und der zweiten Seitenwand 62 der ersten Gate-Strukturen 60 ausgebildet.
  • Die Bodenteile der mehreren ersten Source-Bereiche 92 sind in einem Bereich an der Seite der ersten Hauptfläche 3 relativ zu dem Bodenteil des Körperbereichs 55 angeordnet. Dabei sind die mehreren ersten Source-Bereiche 92 der ersten Elektrode 83 (erste öffnungsseitige Elektrode 87) über die erste Isolierschicht 82 (erste öffnungsseitige Isolierschicht 85) hinweg zugewandt. Damit ist der erste Kanalbereich 91 des ersten MISFET 56 in einem Bereich gebildet, der zwischen der Vielzahl der ersten Source-Bereiche 92 und dem Driftbereich 54 im Körperbereich 55 liegt.
  • Jede der ersten FET-Strukturen 58 enthält außerdem einen ersten p+-artigen Kontaktbereich 93, der im Oberflächenschichtteil des Körperbereichs 55 ausgebildet ist. Die p-artige Verunreinigungskonzentration des ersten Kontaktbereichs 93 ist höher als die p-artige Verunreinigungskonzentration des Körperbereichs 55. Die p-artige Verunreinigungskonzentration des ersten Kontaktbereichs 93 kann von nicht weniger als 1×1019 cm-3 bis nicht mehr als 1×1021 cm-3 betragen.
  • Bei der vorliegenden Ausführungsform enthält jede der ersten FET-Strukturen 58 die Vielzahl der ersten Kontaktbereiche 93. Die mehreren ersten Kontaktbereiche 93 sind in dem Oberflächenschichtteil des Körperbereichs 55 beabstandet entlang der ersten Gate-Graben-Struktur 60 ausgebildet. Insbesondere sind die mehreren ersten Kontaktbereiche 93 entlang der ersten Seitenwand 61 oder der zweiten Seitenwand 62 der ersten Gate-Graben-Struktur 60 oder entlang der ersten Seitenwand 61 und der zweiten Seitenwand 62 davon ausgebildet.
  • Bei der vorliegenden Ausführungsform sind die mehreren ersten Kontaktbereiche 93 beabstandet entlang der ersten Seitenwand 61 und der zweiten Seitenwand 62 der ersten Gate-Strukturen 60 ausgebildet. Insbesondere sind die mehreren ersten Kontaktbereiche 93 in dem Oberflächenschichtteil des Körperbereichs 55 so ausgebildet, dass die mehreren ersten Kontaktbereiche 93 abwechselnd mit den mehreren ersten Quellbereichen 92 angeordnet sind. Die Bodenteile der mehreren ersten Kontaktbereiche 93 sind in einem Bereich an der Seite der ersten Hauptfläche 3 relativ zu dem Bodenteil des Körperbereichs 55 angeordnet.
  • Bezug nehmend auf 9 und 11 umfasst die zweite Gate-Graben-Struktur 70 einen zweiten Gate-Graben 101, eine zweite Isolierschicht 102 und eine zweite Elektrode 103. Der zweite Gate-Graben 101 wird durch Graben in die erste Hauptfläche 3 in Richtung der zweiten Hauptfläche 4 gebildet.
  • Der zweite Gate-Graben 101 definiert die erste Seitenwand 71, die zweite Seitenwand 72 und die Bodenwand 73 der zweiten Gate-Graben-Struktur 70. Im Folgenden werden die erste Seitenwand 71, die zweite Seitenwand 72 und die Bodenwand 73 der zweiten Gate-Graben-Struktur 70 auch als erste Seitenwand 71, zweite Seitenwand 72 und Bodenwand 73 des zweiten Gate-Grabens 101 bezeichnet.
  • Die zweite Isolierschicht 102 ist entlang einer Innenwand des zweiten Gate-Grabens 101 filmartig ausgebildet. Die zweite Isolierschicht 102 definiert einen konkaven Raum innerhalb des zweiten Gate-Grabens 101. Ein Teil, der die Bodenwand 73 des zweiten Gate-Grabens 101 in der zweiten Isolierschicht 102 abdeckt, ist konform entlang der Bodenwand 73 des zweiten Gate-Grabens 101 ausgebildet. Dadurch definiert die zweite Isolierschicht 102 einen U-förmig ausgesparten Raum innerhalb des zweiten Gate-Grabens 101.
  • Die zweite Isolierschicht 102 enthält mindestens eines der folgenden Materialien: Siliziumoxid (SiO2), Siliziumnitrid (SiN), Aluminiumoxid (Al2O3), Zirkoniumoxid (ZrO2) und Tantaloxid (Ta2O3) .
  • Die zweite Isolierschicht 102 kann einen geschichteten Aufbau mit einer SiN-Schicht und einer SiO2-Schicht haben, die in dieser Reihenfolge von der Seite der Halbleiterschicht 2 aus geformt sind. Die zweite Isolierschicht 102 kann einen geschichteten Aufbau mit einer SiO2-Schicht und einer SiN-Schicht aufweisen, die in dieser Reihenfolge von der Seite der Halbleiterschicht 2 aus geformt sind. Die zweite Isolierschicht 102 kann einen einlagigen Aufbau aus einer SiO2-Schicht oder einer SiN-Schicht haben. Bei der vorliegenden Ausführungsform hat die zweite Isolierschicht 102 einen einlagigen Aufbau aus einer SiO2-Schicht.
  • Die zweite Isolierschicht 102 umfasst eine zweite bodenseitige Isolierschicht 104 und eine zweite öffnungsseitige Isolierschicht 105, die in dieser Reihenfolge von der Seite der Bodenwand 73 des zweiten Gate-Grabens 101 zur Seite der ersten Hauptfläche 3 hin gebildet werden.
  • Die zweite bodenseitige Isolierschicht 104 bedeckt die Innenwand des zweiten Gate-Grabens 101 auf der Seite der Bodenwand 73. Insbesondere bedeckt die erste bodenseitige Isolierschicht 104 die Innenwand des ersten Gate-Grabens 101 an der Seite der Bodenwand 73 relativ zu dem Bodenteil des Körperbereichs 55. Die zweite bodenseitige Isolierschicht 104 definiert einen U-förmigen Raum an der Bodenwand 73 des zweiten Gate-Grabens 101. Die zweite bodenseitige Isolierschicht 104 hat eine glatte Innenwandfläche, die den U-förmigen Raum definiert. Die zweite bodenseitige 104 ist in Kontakt mit dem Driftbereich 54. Ein Teil der zweiten bodenseitigen Isolierschicht 104 kann in Kontakt mit dem Körperbereich 55 sein.
  • Die zweite öffnungsseitige Isolierschicht 105 bedeckt die Innenwand des zweiten Gate-Grabens 101 an der Öffnungsseite. Insbesondere bedeckt die zweite öffnungsseitige Isolierschicht 105 die erste Seitenwand 71 und die zweite Seitenwand 72 des zweiten Gate-Grabens 101 in einem Bereich des zweiten Gate-Grabens 101 an der Öffnungsseite relativ zu dem Bodenteil des Körperbereichs 55. Die zweite öffnungsseitige Isolierschicht 105 ist in Kontakt mit dem Körperbereich 55. Ein Teil der zweiten öffnungsseitigen Isolierschicht 105 kann in Kontakt mit dem Driftbereich 54 sein.
  • Die zweite bodenseitige Isolierschicht 104 hat eine vierte Dicke T4. Die zweite öffnungsseitige Isolierschicht 105 hat eine fünfte Dicke T5, die geringer ist als die vierte Dicke T4 (T5 < T4). Die vierte Dicke T4 ist eine Dicke der zweiten bodenseitigen Isolierschicht 104 entlang einer Normalenrichtung der Innenwand des zweiten Gate-Grabens 101. Die fünfte Dicke T5 ist eine Dicke der zweiten öffnungsseitigen Isolierschicht 105 entlang der Normalenrichtung der Innenwand des zweiten Gate-Grabens 101.
  • Ein zweites Verhältnis T4/WT2 der vierten Dicke T4 in Bezug auf die zweite Breite WT2 des zweiten Gate-Grabens 101 kann von nicht weniger als 0,1 bis nicht mehr als 0,4 betragen. Das zweite Verhältnis T4/WT2 kann von nicht weniger als 0,1 bis nicht mehr als 0,15, von nicht weniger als 0,15 bis nicht mehr als 0,2, von nicht weniger als 0,2 bis nicht mehr als 0,25, von nicht weniger als 0,25 bis nicht mehr als 0,3, von nicht weniger als 0,3 bis nicht mehr als 0,35, oder von nicht weniger als 0,35 bis nicht mehr als 0,4 betragen. Das zweite Verhältnis T4/WT2 beträgt vorzugsweise nicht weniger als 0,25 bis nicht mehr als 0,35.
  • Das zweite Verhältnis T4/WT2 kann gleich oder kleiner als das erste Verhältnis T1/WT1 sein (T4/WT2 ≤ T1/WT1). Das zweite Verhältnis T4/WT2 kann gleich oder größer als das erste Verhältnis T1/WT1 sein (T4/WT2 ≥ T1/WT1). Das zweite Verhältnis T4/WT2 kann gleich dem ersten Verhältnis T1/WT1 sein (T4/WT2 = T1/WT1).
  • Die vierte Dicke T4 der zweiten bodenseitigen Isolierschicht 104 kann nicht weniger als 1500 Ä bis nicht mehr als 4000 Ä betragen. Die vierte Dicke T4 kann von nicht weniger als 1500 Ä bis nicht mehr als 2000 Ä, von nicht weniger als 2000 Ä bis nicht mehr als 2500 Ä, von nicht weniger als 2500 Ä bis nicht mehr als 3000 Ä, von nicht weniger als 3000 Ä bis nicht mehr als 3500 Ä, oder von nicht weniger als 3500 Ä bis nicht mehr als 4000 Ä betragen. Die vierte Dicke T4 beträgt vorzugsweise nicht weniger als 1800 Ä bis nicht mehr als 3500 Ä.
  • Die vierte Dicke T4 kann nicht weniger als 4000 Å bis nicht mehr als 12000 Ä betragen, in Abhängigkeit der zweiten Breite WT2 des zweiten Gate-Grabens 101. Die vierte Dicke T4 kann von nicht weniger als 4000 Ä bis nicht mehr als 5000 Ä, von nicht weniger als 5000 Ä bis nicht mehr als 6000 Ä, von nicht weniger als 6000 Ä bis nicht mehr als 7000 Ä, von nicht weniger als 7000 Ä bis nicht mehr als 8000 Ä betragen, von nicht weniger als 8000 Ä bis nicht mehr als 9000 Ä, von nicht weniger als 9000 Ä bis nicht mehr als 10000 Ä, von nicht weniger als 10000 Å bis nicht mehr als 11000 Ä, oder von nicht weniger als 11000 Å bis nicht mehr als 12000 Ä. In diesem Fall wird es durch Vergrößerung der Dicke der zweiten bodenseitigen Isolierschicht 104 möglich, eine Stehspannung des Halbleiterbauelements 1 zu erhöhen.
  • Die vierte Dicke T4 kann gleich oder kleiner als die erste Dicke T1 sein (T4 ≤ T1). Die vierte Dicke T4 kann gleich der oder größer als die erste Dicke T1 sein (T4 ≥ T1) . Die vierte Dicke T4 kann gleich der ersten Dicke T1 sein (T4 = T1) .
  • Die fünfte Dicke T5 der zweiten öffnungsseitigen Isolierschicht 105 ist geringer als die vierte Dicke T4 der zweiten bodenseitigen Isolierschicht 104 (T5 < T4). Die fünfte Dicke T5 kann nicht weniger als 1/100 und nicht mehr als 1/10 der vierten Dicke T4 betragen. Die fünfte Dicke T5 kann nicht weniger als 100 Ä und nicht mehr als 500 Ä betragen. Die fünfte Dicke T5 kann von nicht weniger als 100 Ä bis nicht mehr als 200 Ä, von nicht weniger als 200 Ä bis nicht mehr als 300 Ä, von nicht weniger als 300 Ä bis nicht mehr als 400 Ä oder von nicht weniger als 400 Ä bis nicht mehr als 500 Ä betragen. Die fünfte Dicke T5 beträgt vorzugsweise nicht weniger als 200 Ä bis nicht mehr als 400 Ä.
  • Die fünfte Dicke T5 kann gleich oder kleiner als die zweite Dicke T2 sein (T5 ≤ T2). Die fünfte Dicke T5 kann gleich oder größer als die zweite Dicke T2 sein (T5 ≥ T2). Die fünfte Dicke T5 kann gleich der zweiten Dicke T2 sein (T5 = T2).
  • Die zweite bodenseitige Isolierschicht 104 ist so ausgebildet, dass sich die vierte Dicke T4 von einem Teil, der die erste Seitenwand 71 und die zweite Seitenwand 72 des zweiten Gate-Grabens 101 bedeckt, zu einem Teil, der die Bodenwand 73 des zweiten Gate-Grabens 101 bedeckt, verkleinert.
  • Der Teil, der die Bodenwand 73 des zweiten Gate-Grabens 101 in der zweiten bodenseitigen Isolierschicht 104 bedeckt, hat eine geringere Dicke als der Teil, der die erste Seitenwand 71 und die zweite Seitenwand 72 des zweiten Gate-Grabens 101 in der zweiten bodenseitigen Isolierschicht 104 bedeckt. Eine Öffnungsbreite des U-förmigen Raums, der durch die zweite bodenseitige Isolierschicht 104 an der Seite der Bodenwand definiert ist, wird um den Betrag einer Verringerung der vierten Dicke T4 vergrößert. Dadurch wird eine Verjüngung des U-förmigen Raums unterdrückt. Der oben beschriebene U-förmige Raum wird z. B. durch ein Ätzverfahren (z. B. ein Nassätzverfahren) an der Innenwand der ersten bodenseitigen Isolierschicht 104 gebildet.
  • Die zweite Elektrode 103 ist in den zweiten Gate-Graben 101 durch die zweite Isolierschicht 102 eingebettet. Zweite Gate-Steuersignale (zweite Steuersignale) einschließlich eines EIN-Signals Von und eines AUS-Signals Voff werden an die zweite Elektrode 103 angelegt.
  • Bei der vorliegenden Ausführungsform hat die zweite Elektrode 103 eine Struktur mit einer durch Isolation geteilten Elektrode, die eine zweite bodenseitige Elektrode 106, eine zweite öffnungsseitige Elektrode 107 und eine zweite Zwischenisolierschicht 108 umfasst. Bei der vorliegenden Ausführungsform ist die zweite bodenseitige Elektrode 106 elektrisch mit der ersten bodenseitigen Elektrode 86 verbunden. Die zweite öffnungsseitige Elektrode 107 ist von der ersten öffnungsseitigen Elektrode 87 elektrisch isoliert.
  • Die zweite bodenseitige Elektrode 106 ist auf der Seite der Bodenwand 73 des zweiten Gate-Grabens 101 durch die zweite Isolierschicht 102 eingebettet. Insbesondere ist die zweite bodenseitige Elektrode 106 durch die zweite bodenseitige Isolierschicht 104 auf der Seite der Bodenwand 73 des zweiten Gate-Grabens 101 eingebettet. Die zweite bodenseitige Elektrode 106 ist dem Driftbereich 54 über die zweite bodenseitige Isolierschicht 104 zugewandt. Ein Teil der zweiten bodenseitigen Elektrode 106 kann über die zweite bodenseitige Isolierschicht 104 dem Körperbereich 55 zugewandt sein.
  • Die zweite bodenseitige Elektrode 106 umfasst einen zweiten oberen Endteil 106A, einen zweiten unteren Endteil 106B und einen zweiten Wandteil 106C. Der zweite obere Endteil 106A ist an einer Öffnungsseite des zweiten Gate-Grabens 101 positioniert. Der zweite untere Endteil 106B befindet sich auf der Seite der Bodenwand 73 des zweiten Gate-Grabens 101. Der zweite Wandteil 106C verbindet den zweiten oberen Endteil 106A und den zweiten unteren Endteil 106B und erstreckt sich in einer Wandform entlang der Innenwand des zweiten Gate-Grabens 101.
  • Der zweite obere Endteil 106A ist von der zweiten bodenseitigen Isolierschicht 104 freigelegt. Der zweite obere Endteil 106A ragt zu der Seite der ersten Hauptfläche 3 relativ zu der zweiten bodenseitigen Isolierschicht 104 hin hervor. Dadurch definiert die zweite bodenseitige Elektrode 106 in Schnittansicht eine umgekehrte konkave Ausnehmung zwischen der zweiten bodenseitigen Isolierschicht 104 und der zweiten öffnungsseitigen Isolierschicht 105 an der Öffnungsseite des zweiten Gate-Grabens 101. Eine Breite des zweiten oberen Endteils 106A ist geringer als eine Breite des zweiten Wandteils 106C.
  • Der zweite untere Endteil 106B ist in Richtung der Bodenwand 73 des zweiten Gate-Grabens 101 konvex gebogen. Insbesondere ist der zweite untere Endteil 106B konform entlang der Bodenwand des U-förmigen Raums geformt, der durch die zweite bodenseitige Isolierschicht 104 definiert ist, und in einer glatten, konvex gebogenen Form in Richtung der Bodenwand 73 des ersten Gate-Grabens 101 geformt.
  • Gemäß der oben beschriebenen Struktur ist es möglich, eine lokale Konzentration des elektrischen Feldes auf der zweiten bodenseitigen Elektrode 106 zu unterdrücken, wodurch eine Minderung der Spannungsfestigkeit verhindert werden kann. Insbesondere durch die Einbettung der zweiten bodenseitigen Elektrode 106 in einen U-förmigen Raum, der durch die zweite bodenseitigen Isolierschicht 104 erweitert ist, ist es möglich, eine Verjüngung der ersten bodenseitigen Elektrode 106 vom ersten oberen Endteil 86A zum ersten unteren Endteil 86B in geeigneter Weise zu verhindern. Dadurch ist es möglich, eine lokale elektrische Feldkonzentration am zweiten unteren Endteil 106B der zweiten bodenseitigen Elektrode 106 in geeigneter Weise zu unterdrücken.
  • Die zweite bodenseitige Elektrode 106 kann mindestens eines der folgenden Elemente enthalten: leitfähiges Polysilizium, Wolfram, Aluminium, Kupfer, eine Aluminiumlegierung oder eine Kupferlegierung. Bei der vorliegenden Ausführungsform enthält die zweite bodenseitige Elektrode 106 leitfähiges Polysilizium. Das leitende Polysilizium kann eine n-artige Verunreinigung oder eine p-artige Verunreinigung enthalten. Das leitfähige Polysilizium enthält vorzugsweise eine n-artige Verunreinigung.
  • Die zweite öffnungsseitige Elektrode 107 ist in die Öffnungsseite des zweiten Gate-Grabens 101 durch die zweite Isolierschicht 102 eingebettet. Insbesondere ist die zweite öffnungsseitige Elektrode 107 in die umgekehrte konkave Vertiefung eingebettet, die an der Öffnungsseite des zweiten Gate-Grabens 101 durch die zweite öffnungsseitigen Isolierschicht 105 definiert ist. Die zweite öffnungsseitige Elektrode 107 ist dem Körperbereich 55 über die zweite öffnungsseitige Isolierschicht 105 zugewandt. Ein Teil der zweiten öffnungsseitigen Elektrode 107 kann dem Driftbereich 54 über die zweite öffnungsseitige Isolierschicht 105 zugewandt sein.
  • Die zweite öffnungsseitige Elektrode 107 kann mindestens eines der folgenden Elemente enthalten: leitfähiges Polysilizium, Wolfram, Aluminium, Kupfer, eine Aluminiumlegierung und eine Kupferlegierung. Die zweite öffnungsseitige Elektrode 107 enthält vorzugsweise die gleiche Art von leitfähigem Material wie die zweite bodenseitige Elektrode 106. Bei der vorliegenden Ausführungsform enthält die zweite öffnungsseitige Elektrode 107 leitfähiges Polysilizium. Das leitende Polysilizium kann eine n-artige Verunreinigung oder eine p-artige Verunreinigung enthalten. Das leitfähige Polysilizium enthält vorzugsweise eine n-artige Verunreinigung.
  • Die zweite Zwischenisolierschicht 108 ist zwischen der zweiten bodenseitigen Elektrode 106 und der zweiten öffnungsseitigen Elektrode 107 eingefügt, um die zweite bodenseitige Elektrode 106 und die zweite öffnungsseitige Elektrode 107 elektrisch zu isolieren. Insbesondere bedeckt die zweite Zwischenisolierschicht 108 die zweite bodenseitige Elektrode 106, die von der zweiten bodenseitigen Isolierschicht 104 in einem Bereich zwischen der zweiten bodenseitigen Elektrode 106 und der zweiten öffnungsseitigen Elektrode 107 freiliegend ist. Die zweite Zwischenisolierschicht 108 bedeckt den zweiten oberen Endteil 106A der zweiten bodenseitigen Elektrode 106 (genauer gesagt, einen hervorstehenden Teil). Die zweite Zwischenisolierschicht 108 ist durchgängig mit der zweiten Isolierschicht 102 (zweite bodenseitige Isolierschicht 104).
  • Die zweite Zwischenisolierschicht 108 hat eine sechste Dicke T6. Die sechste Dicke T6 ist geringer als die vierte Dicke T4 der zweiten bodenseitigen Isolierschicht 104 (T6 < T4). Die sechste Dicke T6 kann nicht weniger als 1/100 und nicht mehr als 1/10 der vierten Dicke T4 betragen. Die sechte Dicke T6 kann nicht weniger als 100 Ä und nicht mehr als 500 Ä betragen. Die sechte Dicke T6 kann von nicht weniger als 100 Ä bis nicht mehr als 200 Ä, von nicht weniger als 200 Ä bis nicht mehr als 300 Ä, von nicht weniger als 300 Ä bis nicht mehr als 400 Ä, oder von nicht weniger als 400 Ä bis nicht mehr als 500 Ä betragen. Die sechste Dicke T6 beträgt vorzugsweise nicht weniger als 200 Å bis nicht mehr als 400 Ä.
  • Die sechste Dicke T6 kann gleich oder kleiner als die dritte Dicke T3 sein (T6 ≤ T3). Die sechste Dicke T6 kann gleich oder größer als die dritte Dicke T3 sein (T6 ≥ T3). Die sechste Dicke T6 kann gleich der dritten Dicke T3 sein (T6 = T3).
  • Die zweite Zwischenisolierschicht 108 enthält mindestens eines der folgenden Materialien: Siliziumoxid (SiO2), Siliziumnitrid (SiN), Aluminiumoxid (Al2O3), Zirkoniumoxid (ZrO2) und Tantaloxid (Ta2O3). Bei der vorliegenden Ausführungsform hat die zweite Zwischenisolierschicht 108 einen einschichtigen Aufbau, der aus einer SiO2-Schicht besteht.
  • Bei der vorliegenden Ausführungsform ist ein freiliegender Teil, der von dem zweiten Gate-Graben 101 bei der zweiten öffnungsseitigen Elektrode 107 freiliegend ist, an der Seite der Bodenwand 73 des zweiten Gate-Grabens 101 relativ zu der ersten Hauptfläche 3 positioniert. Der freiliegende Teil der zweiten öffnungsseitigen Elektrode 107 ist in Richtung der Bodenwand 73 des zweiten Gate-Grabens 101 gekrümmt ausgebildet.
  • Der freiliegende Teil der zweiten öffnungsseitigen Elektrode 107 ist von einer zweiten Kappenisolierschicht 109 bedeckt, die in Form eines Films ausgebildet ist. Die zweite Kappenisolierschicht 109 ist innerhalb des zweiten Gate-Grabens 101 durchgängig mit der zweiten Isolierschicht 102 (zweite öffnungsseitige Isolierschicht 105). Die zweite Kappenisolierschicht 109 kann Siliziumoxid (SiO2) enthalten.
  • Jede der zweiten FET-Strukturen 68 enthält außerdem einen zweiten p-artigen Kanalbereich 111 (zweiter Kanal). Insbesondere ist der zweite Kanalbereich 111 in einem Bereich ausgebildet, der der zweiten Elektrode 103 (zweite öffnungsseitige Elektrode 107) über die zweite Isolierschicht 102 (zweite öffnungsseitige Isolierschicht 105) im Körperbereich 55 gegenüberliegt.
  • Insbesondere ist der zweite Kanalbereich 111 entlang der ersten Seitenwand 71 oder der zweiten Seitenwand 72 der zweiten Gate-Graben-Struktur 70 oder entlang der ersten Seitenwand 71 und der zweiten Seitenwand 72 davon ausgebildet. Bei der vorliegenden Ausführungsform ist der zweite Kanalbereich 111 entlang der ersten Seitenwand 71 und der zweiten Seitenwand 72 der zweiten Gate-Graben-Struktur 70 ausgebildet.
  • Jede der zweiten FET-Strukturen 68 enthält außerdem einen zweiten n+-artigen Source-Bereich 112, der im Oberflächenschichtteil des Körperbereichs 55 ausgebildet ist. Der zweite Source-Bereich 112 grenzt den zweiten Kanalbereich 111 mit dem Driftbereich 54 innerhalb des Körperbereichs 55 ab.
  • Eine n-artige Verunreinigungskonzentration des zweiten Source-Bereichs 112 ist größer als eine n-artige Verunreinigungskonzentration Driftbereichs 54. Die n-artige Verunreinigungskonzentration des zweiten Source-Bereichs 112 kann zwischen 1×1019 cm-3 und 1×1021 cm-3 betragen. Vorzugsweise ist die n-artige Verunreinigungskonzentration des zweiten Source-Bereichs 112 gleich der n-artigen Verunreinigungskonzentration des ersten Source-Bereichs 92.
  • Bei der vorliegenden Ausführungsform enthält jede der zweiten FET-Strukturen 68 die Vielzahl der zweiten Source-Bereiche 112. Die mehreren zweiten Source-Bereiche 112 sind in dem Oberflächenschichtteil des Körperbereichs 55 beabstandet entlang der zweiten Gate-Graben-Struktur 70 ausgebildet. Insbesondere sind die mehreren zweiten Source-Bereiche 112 entlang der ersten Seitenwand 71 oder der zweiten Seitenwand 72 der zweiten Gate-Graben-Struktur 70 oder entlang der ersten Seitenwand 71 und der zweiten Seitenwand 72 davon ausgebildet. Bei der vorliegenden Ausführungsform sind die mehreren zweiten Source-Bereiche 112 beabstandet entlang der ersten Seitenwand 71 und der zweiten Seitenwand 72 der zweiten Gate-Graben-Struktur 70 ausgebildet.
  • Bei der vorliegenden Ausführungsform ist jeder der zweiten Source-Bereiche 112 jedem der ersten Source-Bereiche 92 entlang der ersten Richtung X zugewandt. 7 und 8 zeigen, dass der erste Source-Bereich 92 und der zweite Source-Bereich 112 durch eine Begrenzungslinie voneinander abgegrenzt sind. In Wirklichkeit gibt es jedoch keine klare Grenzlinie in einem Bereich zwischen dem ersten Source-Bereich 92 und dem zweiten Source-Bereich 112.
  • Die zweiten Source-Bereiche 112 können jeweils so ausgebildet sein, dass sie von jedem der ersten Source-Bereiche 92 in der zweiten Richtung Y so versetzt sind, dass sie einigen oder allen der ersten Source-Bereichen 92 entlang der ersten Richtung X nicht gegenüberliegen. Das heißt, die mehreren ersten Source-Bereiche 92 und die mehreren zweiten Source-Bereiche 112 können in der Draufsicht versetzt angeordnet sein.
  • Die Bodenteile der mehreren zweiten Source-Bereiche 112 sind in einem Bereich an der Seite der ersten Hauptfläche 3 relativ zu dem Bodenteil des Körperbereichs 55 angeordnet. Dadurch sind die mehreren zweiten Source-Bereiche 112 der zweiten Elektrode 103 (zweite öffnungsseitige Elektrode 107) über die zweite Isolierschicht 102 (zweite öffnungsseitige Isolierschicht 105) hinweg zugewandt. So wird der zweite Kanalbereich 111 des zweiten MISFET 57 in einem Bereich gebildet, der zwischen den mehreren zweiten Source-Bereichen 112 und dem Driftbereich 54 im Körperbereich 55 liegt.
  • Jede der zweiten FET-Strukturen 68 enthält außerdem einen zweiten p+-artigen Kontaktbereich 113, der im Oberflächenschichtteil des Körperbereichs 55 ausgebildet ist. Die p-artige Verunreinigungskonzentration des zweiten Kontaktbereichs 113 ist höher als die p-artige Verunreinigungskonzentration des Körperbereichs 55. Die p-artige Verunreinigungskonzentration des zweiten Kontaktbereichs 113 kann von nicht weniger als 1×1019 cm-3 bis nicht mehr als 1×1021 cm-3 betragen. Vorzugsweise ist die p-artige Verunreinigungskonzentration des zweiten Kontaktbereichs 113 gleich der p-artigen Verunreinigungskonzentration des ersten Kontaktbereichs 93.
  • Bei der vorliegenden Ausführungsform enthält jede der zweiten FET-Strukturen 68 die Vielzahl der zweiten Kontaktbereiche 113. Die mehreren zweiten Kontaktbereiche 113 sind in dem Oberflächenschichtteil des Körperbereichs 55 beabstandet entlang der zweiten Gate-Graben-Struktur 70 ausgebildet. Insbesondere sind die mehreren zweiten Kontaktbereiche 113 entlang der ersten Seitenwand 71 oder der zweiten Seitenwand 72 der zweiten Gate-Graben-Struktur 70 oder entlang der ersten Seitenwand 71 und der zweiten Seitenwand 72 davon ausgebildet. Die Bodenteile der mehreren zweiten Kontaktbereiche 113 sind in einem Bereich an der Seite der ersten Hauptfläche 3 relativ zu dem Bodenteil des Körperbereichs 55 angeordnet.
  • Bei der vorliegenden Ausführungsform sind die mehreren zweiten Kontaktbereiche 113 beabstandet entlang der ersten Seitenwand 71 und der zweiten Seitenwand 72 der zweiten Gate-Graben-Struktur 70 ausgebildet. Insbesondere sind die mehreren zweiten Kontaktbereiche 113 in dem Oberflächenschichtteil des Körperbereichs 55 so ausgebildet, dass die mehreren zweiten Kontaktbereiche 113 abwechselnd mit den mehreren zweiten Quellbereichen 112 angeordnet sind.
  • Bezug nehmend auf 7 und 8 ist bei der vorliegenden Ausführungsform jeder der zweiten Kontaktbereiche 113 jedem der ersten Kontaktbereiche 93 entlang der ersten Richtung X zugewandt.
  • Um den ersten Kontaktbereich 93 und den zweiten Kontaktbereich 113 von dem ersten Source-Bereich 92 und dem zweiten Source-Bereich 112 zu unterscheiden, sind in 7 der erste Kontaktbereich 93 und der zweite Kontaktbereich 113 gemeinsam durch Bezugszeichen „p+“ gekennzeichnet. Weiterhin ist in 8 dargestellt, dass der erste Kontaktbereich 93 vom zweiten Kontaktbereich 113 durch eine Grenzlinie unterschieden wird. In Wirklichkeit gibt es jedoch keine klare Grenzlinie in einem Bereich zwischen dem ersten Kontaktbereich 93 und dem zweiten Kontaktbereich 113.
  • Jeder der zweiten Kontaktbereiche 113 kann so geformt sein, dass er von jedem der ersten Kontaktbereiche 93 in der zweiten Richtung Y verschoben ist, so dass er einigen oder allen der ersten Kontaktbereiche 93 entlang der ersten Richtung X nicht gegenüberliegt. Das heißt, die mehreren ersten Kontaktbereiche 93 und die mehreren zweiten Kontaktbereiche 113 können in der Draufsicht versetzt angeordnet sein.
  • Bezug nehmend auf 7 und 8 ist bei der vorliegenden Ausführungsform der Körperbereich 55 von einem Bereich zwischen einem ersten Endteil der ersten Gate-Graben-Struktur 60 und einem ersten Endteil der zweiten Gate-Graben-Struktur 70 in der ersten Hauptfläche 3 der Halbleiterschicht 2 freigelegt. Der erste Source-Bereich 92, der erste Kontaktbereich 93, der zweite Source-Bereich 112 und der zweite Kontaktbereich 113 ist nicht in dem Bereich ausgebildet, der zwischen einem Endteil der ersten Gate-Graben-Struktur 60 und einem Endteil der zweiten Gate-Graben-Struktur 70 in der ersten Hauptfläche 3 liegt.
  • In ähnlicher Weise, obwohl hier in den Zeichnungen nicht dargestellt, wird in dieser Ausführungsform der Körperbereich 55 von einem Bereich zwischen dem anderen Endteil der ersten Gate-Graben-Struktur 60 und dem anderen Endteil der zweiten Gate-Graben-Struktur 70 in der ersten Hauptfläche 3 der Halbleiterschicht 2 freigelegt. Der erste Source-Bereich 92, der erste Kontaktbereich 93, der zweite Source-Bereich 112 und der zweite Kontaktbereich 113 sind nicht in dem Bereich ausgebildet, der zwischen dem anderen Endteil der ersten Gate-Graben-Struktur 60 und dem anderen Endteil der zweiten Gate-Graben-Struktur liegt.
  • Bezug nehmend auf 5 bis 8 sind in der ersten Hauptfläche 3 der Halbleiterschicht 2 mehrere (in dieser Ausführungsform zwei) Kontakt-Graben-Strukturen 120 ausgebildet. Die mehreren Kontakt-Graben-Strukturen 120 umfassen eine Kontakt-Graben-Struktur 120 an einer Seite und eine Kontakt-Graben-Struktur 120 an der anderen Seite.
  • Die Kontakt-Graben-Struktur 120 ist an einer Seite in einem Bereich seitlich eines Endteils der ersten Gate-Graben-Struktur 60 und eines Endteils der zweiten Gate-Graben-Struktur 70 angeordnet. Die Kontakt-Graben-Struktur 120 auf der anderen Seite ist in einem Bereich auf der Seite des anderen Endteils der ersten Gate-Graben-Struktur 60 und des anderen Endteils der zweiten Gate-Graben-Struktur 70 angeordnet.
  • Die Kontakt-Graben-Struktur 120 auf der anderen Seite ist im Wesentlichen ähnlich aufgebaut wie die Kontakt-Graben-Struktur 120 auf der ersten Seite. Nachfolgend wird beispielhaft ein Aufbau der Kontakt-Graben-Struktur 120 auf der einen Seite beschrieben, und eine spezifische Beschreibung eines Aufbaus der Kontakt-Graben-Struktur 120 auf der anderen Seite weggelassen.
  • Die Kontakt-Graben-Struktur 120 ist mit einem Endteil der ersten Gate-Graben-Struktur 60 und einem Endteil der zweiten Gate-Graben-Struktur 70 verbunden. Bei der vorliegenden Ausführungsform erstreckt sich die Kontakt-Graben-Struktur 120 in Draufsicht bandförmig entlang der ersten Richtung X.
  • Eine Breite WTC der Kontakt-Graben-Struktur 120 kann von nicht weniger als 0,5 µm bis nicht mehr als 5 µm betragen. Die Breite WTC ist eine Breite in einer Richtung (zweite Richtung Y) orthogonal zu einer Richtung (erste Richtung X), in der sich die Kontakt-Graben-Struktur 120 erstreckt.
  • Die Breite WTC kann von nicht weniger als 0,5 µm bis nicht mehr als 1 µm, von nicht weniger als 1 µm bis nicht mehr als 1,5 µm, von nicht weniger als 1,5 µm bis nicht mehr als 2 µm, von nicht weniger als 2 µm bis nicht mehr als 2,5 µm, von nicht weniger als 2.5 µm bis nicht mehr als 3 µm, von nicht weniger als 3 µm bis nicht mehr als 3,5 µm, von nicht weniger als 3,5 µm bis nicht mehr als 4 µm, von nicht weniger als 4 µm bis nicht mehr als 4,5 µm oder von nicht weniger als 4,5 µm bis nicht mehr als 5 µm sein. Die Breite WTC beträgt vorzugsweise nicht weniger als 0,8 µm bis nicht mehr als 1,2 µm.
  • Vorzugsweise ist die Breite WTC gleich der ersten Breite WT1 der ersten Gate-Graben-Struktur 60 (WTC = WT1). Vorzugsweise ist die Breite WTC gleich der zweiten Breite WT2 der zweiten Gate-Graben-Struktur 70 (WTC = WT2).
  • Die Kontakt-Graben-Struktur 120 durchdringt den Körperbereich 55 und erreicht den Driftbereich 54. Die Tiefe DTC der Kontakt-Graben-Struktur 120 kann nicht weniger als 1 µm und nicht mehr als 10 µm betragen. Die Tiefe DTC kann von nicht weniger als 1 µm bis nicht mehr als 2 µm, von nicht weniger als 2 µm bis nicht mehr als 4 µm, von nicht weniger als 4 µm bis nicht mehr als 6 µm, von nicht weniger als 6 µm bis nicht mehr als 8 µm, oder von nicht weniger als 8 µm bis nicht mehr als 10 µm betragen. Die Tiefe DTC beträgt vorzugsweise nicht weniger als 2 µm bis nicht mehr als 6 µm.
  • Vorzugsweise ist die Tiefe DTC gleich der ersten Tiefe DT1 der ersten Gate-Graben-Struktur 60 (DTC = DT1). Vorzugsweise ist die Tiefe DTC gleich der zweiten Tiefe DT2 der zweiten Gate-Graben-Struktur 70 (DTC = DT2).
  • Die Kontakt-Graben-Struktur 120 umfasst eine erste Seitenwand 121 auf einer Seite, eine zweite Seitenwand 122 auf der anderen Seite und eine Bodenwand 123, die die erste Seitenwand 121 und die zweite Seitenwand 122 miteinander verbindet. Im Folgenden können die erste Seitenwand 121, die zweite Seitenwand 122 und die Bodenwand 123 gemeinsam als „eine Innenwand“ bezeichnet werden. Die erste Seitenwand 121 ist eine Verbindungsfläche, die mit der ersten Gate-Graben-Struktur 60 und der zweiten Gate-Graben-Struktur 70 verbunden ist.
  • Die erste Seitenwand 121, die zweite Seitenwand 122 und die Bodenwand 123 befinden sich innerhalb des Driftbereichs 54. Die erste Seitenwand 121 und die zweite Seitenwand 122 erstrecken sich entlang der Normalenrichtung Z. Die erste Seitenwand 121 und die zweite Seitenwand 122 können senkrecht zur ersten Hauptfläche 3 ausgebildet sein.
  • Ein absoluter Wert eines Winkels (Konuswinkel), der zwischen der ersten Seitenwand 121 und der ersten Hauptfläche 3 innerhalb der Halbleiterschicht 2 gebildet ist, kann mehr als 90° und nicht mehr als 95° (zum Beispiel ungefähr 91°) betragen. Der Absolutwert eines Winkels (Konuswinkel), der zwischen der zweiten Seitenwand 122 und der ersten Hauptfläche 3 im Inneren der Halbleiterschicht 2 gebildet ist, kann mehr als 90° und nicht mehr als 95° (z.B. etwa 91°) betragen. Die Kontakt-Graben-Struktur 120 kann in einer Form (verjüngte Form) ausgebildet sein, sodass die Breite WTC von der Seite der ersten Hauptfläche 3 der Halbleiterschicht 2 zu der Seite der Bodenwand 123 in der Schnittansicht schmaler wird.
  • Die Bodenwand 123 befindet sich in einem Bereich auf der Seite der ersten Hauptfläche 3 relativ zu dem Bodenteil des Driftbereichs 54. Die Bodenwand 123 ist zum Bodenteile des Driftbereichs 54 hin konvex gekrümmt. Die Bodenwand 123 befindet sich in einem Bereich auf der Seite der ersten Hauptfläche 3 mit einem Abstand ITC von nicht weniger als 1 µm bis nicht mehr als 10 µm vom Bodenteil des Driftbereichs 54. Der Abstand ITC kann von nicht weniger als 1 µm bis nicht mehr als 2 µm, von nicht weniger als 2 µm bis nicht mehr als 4 µm, von nicht weniger als 4 µm bis nicht mehr als 6 µm, von nicht weniger als 6 µm bis nicht mehr als 8 µm, oder von nicht weniger als 8 µm bis nicht mehr als 10 µm betragen. Das Abstand ITC beträgt vorzugsweise nicht weniger als 1 µm bis nicht mehr als 5 µm.
  • Vorzugsweise ist der Abstand ITC gleich dem ersten Anstand IT1 der ersten Gate-Graben-Struktur 60 (ITC = IT1). Vorzugsweise ist der Abstand ITC gleich dem zweiten Abstand IT2 der zweiten Gate-Graben-Struktur 70 (ITC = IT2).
  • Die Kontakt-Graben-Struktur 120 umfasst einen Kontakt-Graben 131, eine Kontaktisolierschicht 132 und eine Kontaktelektrode 133. Der Kontakt-Graben 131 wird durch Graben in die erste Hauptfläche 3 der Halbleiterschicht 2 in Richtung zur Seite der zweiten Hauptfläche 4 gebildet.
  • Der Kontakt-Graben 131 definiert die erste Seitenwand 121, die zweite Seitenwand 122 und die Bodenwand 123 der Kontakt-Graben-Struktur 120. Im Folgenden werden die erste Seitenwand 121, die zweite Seitenwand 122 und die Bodenwand 123 der Kontakt-Graben-Struktur 120 auch als erste Seitenwand 121, die zweite Seitenwand 122 und die Bodenwand 123 des Kontakt-Grabens 131 bezeichnet.
  • Die erste Seitenwand 121 des Kontakt-Grabens 131 steht in Verbindung mit der ersten Seitenwand 61 und der zweiten Seitenwand 62 des ersten Gate-Grabens 81. Die erste Seitenwand 121 des Kontakt-Grabens 131 steht in Verbindung mit der ersten Seitenwand 71 und der zweiten Seitenwand 72 des zweiten Gate-Grabens 101. Der Kontakt-Graben 131 bildet einen Graben mit dem ersten Gate-Graben 81 und dem zweiten Gate-Graben 101.
  • Die Kontaktisolierschicht 132 ist filmartig entlang einer Innenwand des Kontakt-Grabens 131 ausgebildet. Die Kontaktisolierschicht 132 definiert einen konkaven Raum innerhalb des Kontakt-Grabens 131. Ein Teil, der die Bodenwand 123 des Kontakt-Grabens 131 in der Kontaktisolierschicht 132 abdeckt, ist konform entlang der Bodenwand 123 des Kontakt-Grabens 131 ausgebildet.
  • Die Kontaktisolierschicht 132 definiert einen U-förmig ausgesparten Raum innerhalb des Kontakt-Grabens 131 in ähnlicher Weise wie die erste bodenseitige Isolierschicht 84 (zweite bodenseitige Isolierschicht 104). Das heißt, die Kontaktisolierschicht 132 definiert einen U-förmigen Raum, in dem ein Bereich des Kontakt-Grabens 131 an der Seite der Bodenwand 123 ausgeweitet und gegen Verjüngung gesichert ist. Der oben beschriebene U-förmigen Raum wird z. B. durch ein Ätzverfahren (z. B. ein Nassätzverfahren) an der Innenwand der Kontaktisolierschicht 132 gebildet.
  • Die Kontaktisolierschicht 132 hat eine siebte Dicke T7. Die siebte Dicke T7 kann zwischen 1500 Ä und 4000 Ä betragen. Die siebte Dicke T7 kann von nicht weniger als 1500 Ä bis nicht mehr als 2000 Ä, von nicht weniger als 2000 Ä bis nicht mehr als 2500 Ä, von nicht weniger als 2500 Ä bis nicht mehr als 3000 Ä, von nicht weniger als 3000 Ä bis nicht mehr als 3500 Ä, oder von nicht weniger als 3500 Ä bis nicht mehr als 4000 Ä betragen. Die siebte Dicke T7 beträgt vorzugsweise nicht weniger als 1800 Ä bis nicht mehr als 3500 Ä.
  • Die siebte Dicke T7 kann von nicht weniger als 4000 Ä bis nicht mehr als 12000 Ä entsprechend der Breite WTC der Kontakt-Graben-Struktur 120 betragen. Die siebte Dicke T7 kann von nicht weniger als 4000 Ä bis nicht mehr als 5000 Ä, von nicht weniger als 5000 Ä bis nicht mehr als 6000 Ä, von nicht weniger als 6000 Ä bis nicht mehr als 7000 Ä, von nicht weniger als 7000 Ä bis nicht mehr als 8000 Ä betragen, von nicht weniger als 8000 Ä bis nicht mehr als 9000 Ä, von nicht weniger als 9000 Ä bis nicht mehr als 10000 Ä, von nicht weniger als 10000 Å bis nicht mehr als 11000 Ä, oder von nicht weniger als 11000 Å bis nicht mehr als 12000 Ä. In diesem Fall wird es durch die Erhöhung der Dicke der Kontaktisolierschicht 132 möglich, eine Spannungsfestigkeit des Halbleiterbauelements 1 zu erhöhen.
  • Vorzugsweise ist die siebte Dicke T7 gleich der ersten Dicke T1 der ersten bodenseitigen Isolierschicht 84 (T7 = T1). Vorzugsweise ist die siebte Dicke T7 gleich der vierten Dicke T4 der zweiten bodenseitigen Isolierschicht 104 (T7 = T4).
  • Die Kontaktisolierschicht 132 enthält mindestens eines der folgenden Materialien: Siliziumoxid (SiO2), Siliziumnitrid (SiN), Aluminiumoxid (Al2O3), Zirkoniumoxid (ZrO2) und Tantaloxid (Ta2O3) .
  • Die Kontaktisolierschicht 132 kann einen geschichteten Aufbau mit einer SiN-Schicht und einer SiO2-Schicht haben, die in dieser Reihenfolge von der Seite der Halbleiterschicht 2 aus geformt sind. Die Kontaktisolierschicht 132 kann einen geschichteten Aufbau mit einer SiO2-Schicht und einer SiN-Schicht aufweisen, die in dieser Reihenfolge von der Seite der Halbleiterschicht 2 aus geformt sind. Die Kontaktisolierschicht 132 kann einen einlagigen Aufbau aus einer SiO2-Schicht oder einer SiN-Schicht haben. Bei der vorliegenden Ausführungsform hat die Kontaktisolierschicht 132 einen einlagigen Aufbau aus einer SiO2-Schicht. Die Kontaktisolierschicht 132 besteht vorzugsweise aus dem gleichen Isoliermaterial wie die erste Isolierschicht 82 (zweite Isolierschicht 102).
  • Die Kontaktisolierschicht 132 ist einstückig mit der ersten Isolierschicht 82 in einem Verbindungsabschnitt zwischen dem ersten Gate-Graben 81 und dem Kontakt-Graben 131 ausgebildet. Die Kontaktisolierschicht 132 ist einstückig mit der zweiten Isolierschicht 102 in einem Verbindungsabschnitt zwischen dem zweiten Gate-Graben 101 und dem Kontakt-Graben131 ausgebildet.
  • Bei der vorliegenden Ausführungsform hat die Kontaktisolierschicht 132 eine Herausführungsisolierschicht 132A, die zu einem Endteil des ersten Gate-Grabens 81 und einem Endteil des zweiten Gate-Grabens 101 herausgeführt ist. Die Herausführungsisolierschicht 132A durchquert den Verbindungsabschnitt, um eine Innenwand eines Endteils des ersten Gate-Grabens 81 zu bedecken. Die Herausführungsisolierschicht 132A durchquert den Verbindungsabschnitt, um eine Innenwand eines Endteils des zweiten Gate-Grabens 101 zu bedecken.
  • Die Herausführungsisolierschicht 132A ist einstückig mit der ersten bodenseitigen Isolierschicht 84 und der ersten öffnungsseitigen Isolierschicht 85 innerhalb des ersten Gate-Grabens 81 ausgebildet. Die Herausführungsisolierschicht 132A definiert zusammen mit der ersten bodenseitigen Isolierschicht 84 einen U-förmigen Raum an der Innenwand eines Endteils des ersten Gate-Grabens 81.
  • Die Herausführungsisolierschicht 132A ist einstückig mit der zweiten bodenseitigen Isolierschicht 104 und der zweiten öffnungsseitigen Isolierschicht 105 innerhalb des zweiten Gate-Grabens 101 ausgebildet. Die Herausführungsisolierschicht 132A definiert zusammen mit der zweiten bodenseitigen Isolierschicht 104 einen U-förmigen Raum an der Innenwand eines Endteils des ersten Gate-Grabens 101.
  • Die Kontaktelektrode 133 ist in dem Kontakt-Graben 131 durch die Kontaktisolierschicht 132 eingebettet. Die Kontaktelektrode 133 ist im Gegensatz zur ersten Elektrode 83 und der zweiten Elektrode 103 als integriertes Element in den Kontakt-Graben 131 eingebettet. Die Kontaktelektrode 133 hat einen oberen Endteil, der aus dem Kontakt-Graben 131 herausragt, und einen unteren Endteil, der in Kontakt mit der Kontaktisolierschicht 132 steht.
  • Der untere Endteil der Kontaktelektrode 133 ist ähnlich wie bei der ersten bodenseitigen Elektrode 86 (zweite bodenseitige Elektrode 106) zur Bodenwand 123 des Kontakt-Grabens 131 hin konvex gekrümmt ausgebildet. Insbesondere ist der untere Endteil der Kontaktelektrode 133 entlang der Bodenwand des U-förmigen Raums, der durch die Kontaktisolierschicht 132 definiert ist, konform geformt und in einer glatten konvexen gekrümmten Form zur Bodenwand 123 hin ausgebildet.
  • Gemäß der oben beschriebenen Struktur ist es möglich, eine lokale Konzentration des elektrischen Feldes auf der Kontaktelektrode 133 zu unterdrücken, wodurch eine Verringerung der Spannungsfestigkeit verhindert werden kann. Insbesondere durch die Einbettung der Kontaktelektrode 133 in den erweiterten U-förmigen Raum der Kontaktisolierschicht 132 ist es möglich, eine Verjüngung der Kontaktelektrode 133 vom oberen Endteil zum unteren Endteil in geeigneter Weise zu verhindern. Dadurch ist es möglich, eine lokale Konzentration des elektrischen Feldes auf dem unteren Endteil der Kontaktisolierschicht 132 angemessen zu unterdrücken.
  • Die Kontaktelektrode 133 ist mit der ersten bodenseitigen Elektrode 86 an dem Verbindungsabschnitt zwischen dem ersten Gate-Graben 81 und dem Kontakt-Graben 131 elektrisch verbunden. Die Kontaktelektrode 133 ist mit der zweiten bodenseitigen Elektrode 106 an dem Verbindungsabschnitt zwischen dem zweiten Gate-Graben 101 und dem Kontakt-Graben 131 elektrisch verbunden. Dadurch ist die zweite bodenseitige Elektrode 106 elektrisch mit der ersten bodenseitigen Elektrode 86 verbunden.
  • Insbesondere hat die Kontaktelektrode 133 eine Herausführungselektrode 133A, die zu einem Endteil des ersten Gate-Grabens 81 und einem Endteil des zweiten Gate-Grabens 101 herausgeführt ist. Die Herausführungselektrode 133A kreuzt den Verbindungsabschnitt zwischen dem ersten Gate-Graben 81 und dem Kontakt-Graben 131 und befindet sich innerhalb des ersten Gate-Grabens 81. Die Herausführungselektrode 133A kreuzt ebenfalls den Verbindungsabschnitt zwischen dem zweiten Gate-Graben 101 und dem Kontakt-Graben 131 und ist innerhalb des zweiten Gate-Grabens 101 positioniert.
  • Die Herausführungselektrode 133A ist in einen U-förmigen Raum eingebettet, der durch die Kontaktisolierschicht 132 innerhalb des ersten Gate-Grabens 81 definiert ist. Die Herausführungselektrode 133A ist einstückig mit der ersten bodenseitigen Elektrode 86 innerhalb des ersten Gate-Grabens 81 ausgebildet. Dadurch ist die Kontaktelektrode 133 elektrisch mit der ersten bodenseitigen Elektrode 86 verbunden.
  • Die erste Zwischenisolierschicht 88 ist zwischen der Kontaktelektrode 133 und der ersten öffnungsseitigen Elektrode 87 innerhalb des ersten Gate-Grabens 81 angeordnet. Dadurch ist die Kontaktelektrode 133 von der ersten öffnungsseitigen Elektrode 87 innerhalb des ersten Gate-Grabens 81 elektrisch isoliert.
  • Die Herausführungselektrode 133A ist in einen U-förmigen Raum eingebettet, der durch die Kontaktisolierschicht 132 innerhalb des zweiten Gate-Grabens 101 definiert ist. Die Herausführungselektrode 133A ist einstückig mit der zweiten bodenseitigen Elektrode 106 innerhalb des zweiten Gate-Grabens 101 ausgebildet. Dadurch ist die Kontaktelektrode 133 elektrisch mit der zweiten bodenseitigen Elektrode 106 verbunden.
  • Die zweite Zwischenisolierschicht 108 ist zwischen der Kontaktelektrode 133 und der zweiten öffnungsseitigen Elektrode 107 innerhalb des zweiten Gate-Grabens 101 angeordnet. Dadurch ist die Kontaktelektrode 133 von der zweiten öffnungsseitigen Elektrode 107 innerhalb des zweiten Gate-Grabens 101 elektrisch isoliert.
  • Die Kontaktelektrode 133 kann mindestens eines der folgenden Elemente enthalten: leitfähiges Polysilizium, Wolfram, Aluminium, Kupfer, eine Aluminiumlegierung und eine Kupferlegierung. Bei der vorliegenden Ausführungsform kann die Kontaktelektrode 133 leitfähiges Polysilizium enthalten. Das leitende Polysilizium kann eine n-artige Verunreinigung oder eine p-artige Verunreinigung enthalten. Das leitfähige Polysilizium enthält vorzugsweise eine n-artige Verunreinigung. Vorzugsweise enthält die Kontaktelektrode 133 das gleiche leitfähige Material wie die erste bodenseitige Elektrode 86 und die zweite bodenseitige Elektrode 106.
  • Bei der vorliegenden Ausführungsform ist ein freiliegender Abschnitt, der aus dem Kontakt-Graben 131 in der Kontaktelektrode 133 freiliegt, an der Seite der Bodenwand 123 des Kontakt-Grabens 131 relativ zu der ersten Hauptfläche 3 angeordnet. Der freiliegende Teil der Kontaktelektrode 133 ist in Richtung der Bodenwand 123 des Kontakt-Grabens 131 gekrümmt ausgebildet.
  • Der freiliegende Teil der Kontaktelektrode 133 ist von einer dritten Kappenisolierschicht 139 bedeckt, die filmartig ausgebildet ist. Die dritte Kappenisolierschicht 139 ist innerhalb des Kontakt-Grabens 131 durchgängig mit der Kontaktisolierschicht 132 verbunden. Die dritte Kappenisolierschicht 139 kann Siliziumoxid (SiO2) enthalten.
  • Bezug nehmend auf 5 bis 11 enthält das Halbleiterbauelement 1 eine Hauptflächenisolierschicht 141, die auf der ersten Hauptfläche 3 der Halbleiterschicht 2 ausgebildet ist. Die Hauptflächenisolierschicht 141 bedeckt selektiv die erste Hauptfläche 3. Die Hauptflächenisolierschicht 141 ist durchgängig mit der ersten Isolierschicht 82, der zweiten Isolierschicht 102 und der Kontaktisolierschicht 132 ausgebildet. Die Hauptflächenisolierschicht 141 enthält mindestens eines der folgenden Materialien: Siliziumoxid (SiO2), Siliziumnitrid (SiN), Aluminiumoxid (Al2O3), Zirkoniumoxid (ZrO2) und Tantaloxid (Ta2O3) .
  • Die Hauptflächenisolierschicht 141 kann einen geschichteten Aufbau mit einer SiN-Schicht und einer SiO2-Schicht aufweisen, die in dieser Reihenfolge von der Seite der Halbleiterschicht 2 aus gebildet werden. Die Hauptflächenisolierschicht 141 kann einen geschichteten Aufbau mit einer SiO2-Schicht und einer SiN-Schicht aufweisen, die in dieser Reihenfolge von der Seite der Halbleiterschicht 2 aus gebildet werden. Die Hauptflächenisolierschicht 141 kann einen einschichtigen Aufbau aus einer SiO2-Schicht oder einer SiN-Schicht haben. Bei der vorliegenden Ausführungsform hat die Hauptflächenisolierschicht 141 einen einschichtigen Aufbau aus einer SiO2-Schicht. Bei der vorliegenden Ausführungsform hat die Hauptflächenisolierschicht 141 einen einschichtigen Aufbau aus einer SiO2-Schicht. Die Hauptflächenisolierschicht 141 besteht vorzugsweise aus dem gleichen Isoliermaterial wie die erste Isolierschicht 82, die zweite Isolierschicht 102 und die Kontaktisolierschicht 132.
  • Das Halbleiterbauelement 1 enthält eine Zwischenisolierschicht 142, die auf der Hauptflächenisolierschicht 141 ausgebildet ist. Die Zwischenisolierschicht 142 kann eine Dicke aufweisen, die größer ist als die Dicke der Hauptflächenisolierschicht 141. Die Zwischenisolierschicht 142 bedeckt einen im Wesentlichen gesamten Bereich der Hauptflächenisolierschicht 141. Die Zwischenisolierschicht 142 enthält mindestens eines der folgenden Materialien: Siliziumoxid (SiO2), Siliziumnitrid (SiN), Aluminiumoxid (Al2O3), Zirkoniumoxid (ZrO2) und Tantaloxid (Ta2O3) .
  • Bei der vorliegenden Ausführungsform enthält die Zwischenisolierschicht 142 eine USG-Schicht (Undotiertes Quarzglas) als Beispiel für Siliziumoxid. Die Zwischenisolierschicht 142 kann einen einschichtigen Aufbau aus einer USG-Schicht haben. Die Zwischenisolierschicht 142 kann eine abgeflachte Hauptfläche haben. Die Hauptfläche der Zwischenisolierschicht 142 kann eine geschliffene Oberfläche sein, die durch ein CMP-Verfahren (Chemical Mechanical Polishing) geschliffen wird.
  • Die Zwischenisolierschicht 142 kann beispielsweise PSG (Phosphorsilikatglas) und/oder BPSG (Borphosphorsilikatglas) enthalten. Die Zwischenisolierschicht 142 kann einen geschichteten Aufbau haben, der eine PSG-Schicht und eine BPSG-Schicht enthält, die in dieser Reihenfolge von der Seite der Halbleiterschicht 2 geschichtet werden. Die Zwischenschicht-Isolierlage 142 kann einen geschichteten Aufbau mit einer BPSG-Schicht und einer PSG-Schicht haben, die in dieser Reihenfolge von der Seite der ersten Hauptfläche 3 aus geschichtet sind.
  • Bezug nehmend auf 5 und 6 sind im Ausgangsbereich 6 eine erste Steckelektrode 143, eine zweite Steckelektrode 144, eine dritte Steckelektrode 145 und eine vierte Steckelektrode 146 in die Zwischenisolierschicht 142 eingebettet. Bei der vorliegenden Ausführungsform sind die Vielzahl der ersten Steckelektroden 143, die Vielzahl der zweiten Steckelektroden 144, die Vielzahl der dritten Steckelektroden 145 und die Vielzahl der vierten Steckelektroden 146 in die Zwischenisolierschicht 142 eingebettet. Die erste Steckelektrode 143, die zweite Steckelektrode 144, die dritte Steckelektrode 145 und die vierte Steckelektrode 146 können jeweils Wolfram enthalten.
  • Die mehreren ersten Steckelektroden 143 sind jeweils in einen Teil eingebettet, der die erste öffnungsseitige Elektrode 87 der ersten Gate-Graben-Strukturen 60 in der Zwischenisolierschicht 142 abdeckt. Bei der vorliegenden Ausführungsform durchdringen die mehreren ersten Steckelektroden 143 die Zwischenisolierschicht 142 in einem Bereich der ersten Gate-Graben-Struktur 60 an einer Endteilseite und sind mit den mehreren ersten öffnungsseitigen Elektroden 87 in einer Eins-zu-Eins-Entsprechung verbunden.
  • Selbstverständlich kann die Vielzahl von ersten Steckelektroden 143 auch mit einer ersten öffnungsseitigen Elektrode 87 verbunden sein. Obwohl in der Zeichnung nicht dargestellt, sind die mehreren ersten Steckelektroden 143 auch in einen Teil eingebettet, der einen Bereich der ersten Gate-Graben-Struktur 60 an der anderen Endteilseite der Zwischenisolierschicht 142 in ähnlicher Weise abdeckt wie ein Bereich an der ersten Endteilseite.
  • Bei der vorliegenden Ausführungsform sind die mehreren ersten Steckelektroden 143 in einer Linie beabstandet entlang der ersten Richtung X angeordnet. Jede der ersten Steckelektroden 143 kann in einer polygonalen Form, wie z. B. einer dreieckigen Form, einer rechteckigen Form, einer fünfeckigen Form, einer sechseckigen Form usw., oder in einer kreisförmigen Form oder einer elliptischen Form in der Draufsicht ausgebildet sein. Bei der vorliegenden Ausführungsform ist jede der ersten Steckelektroden 143 in der Draufsicht rechteckig geformt.
  • Die mehreren zweiten Steckelektroden 144 sind jeweils in einen Teil eingebettet, der die zweite öffnungsseitige Elektrode 107 der zweiten Gate-Graben-Struktur 70 in der Zwischenisolierschicht 142 abdeckt. Bei der vorliegenden Ausführungsform durchdringen die mehreren zweiten Steckelektroden 144 die Zwischenisolierschicht 142 in einem Bereich der zweiten Gate-Graben-Struktur 70 an einer Endteilseite und sind mit den mehreren zweiten öffnungsseitigen Elektroden 107 in einer Eins-zu-Eins-Entsprechung verbunden.
  • Selbstverständlich kann die Vielzahl von zweiten Steckelektroden 144 auch mit einer ersten zweiten öffnungsseitigen Elektrode 107 verbunden sein. Obwohl in der Zeichnung nicht dargestellt, sind die mehreren zweiten Steckelektroden 144 auch in einen Teil eingebettet, der einen Bereich der zweiten Gate-Graben-Struktur 70 an der anderen Endteilseite der Zwischenisolierschicht 142 in ähnlicher Weise abdeckt wie ein Bereich an der ersten Endteilseite.
  • Bei der vorliegenden Ausführungsform sind die mehreren zweiten Steckelektroden 144 in einer Linie beabstandet entlang der ersten Richtung X angeordnet. Jede der ersten Steckelektroden 144 kann in einer polygonalen Form, wie z. B. einer dreieckigen Form, einer rechteckigen Form, einer fünfeckigen Form, einer sechseckigen Form usw., oder in einer kreisförmigen Form oder einer elliptischen Form in der Draufsicht ausgebildet sein. Bei der vorliegenden Ausführungsform ist die zweite Steckelektrode 144 in der Draufsicht rechteckig geformt.
  • Die mehreren dritten Steckelektroden 145 sind jeweils in einen Teil eingebettet, der die Kontaktelektrode 133 in der Zwischenisolierschicht 142 abdeckt. Die mehreren dritten Steckelektroden 145 durchdringen die Zwischenisolierschicht 142 und sind mit der Kontaktelektrode 133 verbunden.
  • Obwohl in der Zeichnung nicht dargestellt, sind die mehreren dritten Steckelektroden 145 auch in einem Teil eingebettet, der die Kontaktelektrode 133 der Kontakt-Graben-Struktur 120 auf der anderen Seite der Zwischenisolierschicht 142 in ähnlicher Weise abdeckt wie ein Bereich davon an einer ersten Endteilseite.
  • Bei der vorliegenden Ausführungsform sind die mehreren dritten Steckelektroden 145 in einer Linie beabstandet entlang der ersten Richtung X angeordnet. Jede der dritten Steckelektroden 145 kann in einer polygonalen Form, wie z. B. einer dreieckigen Form, einer rechteckigen Form, einer fünfeckigen Form, einer sechseckigen Form usw., oder in einer kreisförmigen Form oder einer elliptischen Form in der Draufsicht ausgebildet sein. Bei der vorliegenden Ausführungsform ist jede der dritten Steckelektroden 145 in der Draufsicht rechteckig geformt.
  • Die mehreren vierten Steckelektroden 146 sind jeweils in Teile eingebettet, die die mehreren Zellenbereich 75 in der Zwischenisolierschicht 142 abdecken. Jede der vierten Steckelektroden 146 durchdringt die Zwischenisolierschicht 142 und ist mit jedem der Zellenbereiche 75 verbunden. Insbesondere ist jede der vierten Steckelektroden 146 elektrisch mit dem ersten Source-Bereich 92, dem ersten Kontaktbereich 93, dem zweiten Source-Bereich 112 und dem zweiten Kontaktbereich 113 in jedem der Zellenbereiche 75 verbunden.
  • Jede der vierten Steckelektroden 146 ist bandförmig ausgebildet und erstreckt sich in der Draufsicht entlang der jeweiligen Zellenbereiche 75. Eine Länge jeder vierten Steckelektrode 146 in der zweiten Richtung Y kann kleiner sein als eine Länge jedes Zellenbereichs 75 in der zweiten Richtung Y.
  • Selbstverständlich kann die Vielzahl der vierten Steckelektroden 146 mit jedem der Zellenbereiche 75 verbunden sein. In diesem Fall sind die mehreren vierten Steckelektroden 146 beabstandet entlang jedes Zellenbereichs 75 ausgebildet. Weiterhin kann in diesem Fall jede der vierten Steckelektroden 146 in einer polygonalen Form, wie z. B. einer dreieckigen Form, einer rechteckigen Form, einer fünfeckigen Form, einer sechseckigen Form usw., oder in einer kreisförmigen Form oder einer elliptischen Form in der Draufsicht ausgebildet sein.
  • Die Source-Elektrode 12 und die bereits erwähnte Gate-Steuerverdrahtung 17 sind auf der Zwischenisolierschicht 142 im Ausgangsbereich 6 ausgebildet. Die Source-Elektrode 12 ist elektrisch mit den mehreren vierten Steckelektroden 146 verbunden, die gemeinsam auf der Zwischenisolierschicht 142 liegen. Die Referenzspannung (z. B. die Massespannung) liegt an der Source-Elektrode 12 an. Die Referenzspannung wird an den ersten Source-Bereich 92, den ersten Kontaktbereich 93, den zweiten Source-Bereich 112 und den zweiten Kontaktbereich 113 durch die Vielzahl der vierten Steckelektroden 146 übertragen.
  • Die erste Gate-Steuerverdrahtung 17A der Gate-Steuerverdrahtung 17 ist elektrisch mit der Vielzahl der ersten Steckelektroden 143 auf der Zwischenisolierschicht 142 verbunden. Das Gate-Steuersignal des Steuer-ICs 10 wird der ersten Gate-Steuerverdrahtung 17A zugeführt. Das Gate-Steuersignal wird über die erste Gate-Steuerverdrahtung 17A und die Vielzahl der ersten Steckelektroden 143 an die erste öffnungsseitige Elektrode 87 übertragen.
  • Die zweite Gate-Steuerverdrahtung 17B der Gate-Steuerverdrahtung 17 ist elektrisch mit der Vielzahl der zweiten Steckelektroden 144 auf der Zwischenisolierschicht 142 verbunden. Das Gate-Steuersignal des Steuer-ICs 10 wird der zweiten Gate-Steuerverdrahtung 17A zugeführt. Das Gate-Steuersignal wird über die zweite Gate-Steuerverdrahtung 17B und die Vielzahl der zweiten Steckelektroden 144 an die zweite öffnungsseitige Elektrode 107 übertragen.
  • Die dritte Gate-Steuerverdrahtung 17C der Gate-Steuerverdrahtung 17 ist elektrisch mit der Vielzahl der dritten Steckelektroden 145 auf der Zwischenisolierschicht 142 verbunden. Das Gate-Steuersignal des Steuer-ICs 10 wird der dritten Gate-Steuerverdrahtung 17A zugeführt. Das Gate-Steuersignal wird über die dritte Gate-Steuerverdrahtung 17C und die Vielzahl der dritten Steckelektroden 145 an die Kontaktelektrode 133 übertragen. Das heißt, das Gate-Steuersignal des Steuer-ICs 10 wird über die Kontaktelektrode 133 an die erste bodenseitige Elektrode 86 und die zweite bodenseitige Elektrode 106 übertragen.
  • In einem Fall, in dem der erste MISFET 56 (erste Gate-Graben-Struktur 60) und der zweite MISFET 57 (zweite Gate-Graben-Struktur 70) beide so gesteuert werden, dass sie sich in den AUS-Zuständen befinden, werden der erste Kanalbereich 91 und der zweite Kanalbereich 111 beide so gesteuert, dass sie sich in den AUS-Zuständen befinden.
  • In einem Fall, in dem der erste MISFET 56 und der zweite MISFET 57 beide so gesteuert werden, dass sie sich in den EIN-Zuständen befinden, werden der erste Kanalbereich 91 und der zweite Kanalbereich 111 beide so gesteuert, dass sie sich in den EIN-Zuständen befinden (Voll-EIN-Steuerung).
  • In einem Fall, in dem der erste MISFET 56 so gesteuert wird, dass er sich im EIN-Zustand befindet, während der zweite MISFET 57 so gesteuert wird, dass er sich im AUS-Zustand befindet, wird der erste Kanalbereich 91 so gesteuert, dass er sich im EIN-Zustand befindet, und der zweite Kanalbereich 111 wird so gesteuert, dass er sich im AUS-Zustand befindet (erste Halb-EIN-Steuerung).
  • In einem Fall, in dem der erste MISFET 56 so gesteuert wird, dass er sich im AUS-Zustand befindet, während der zweite MISFET 57 so gesteuert wird, dass er sich im EIN-Zustand befindet, wird der erste Kanalbereich 91 so gesteuert, dass er sich im AUS-Zustand befindet, und der zweite Kanalbereich 111 wird so gesteuert, dass er sich im EIN-Zustand befindet (zweite Halb-EINSteuerung).
  • Wie oben beschrieben, werden in dem Leistungs-MISFET 9 der erste MISFET 56 und der zweite MISFET 57, die in einem Ausgangsbereich 6 ausgebildet sind, verwendet, um mehrere Arten der Steuerung zu realisieren, einschließlich Voll-EIN-Steuerung, erste Halb-EIN-Steuerung und zweite Halb-EIN-Steuerung.
  • Wenn der erste MISFET 56 angesteuert wird (d. h. wenn das Gate so gesteuert wird, dass es sich im EIN-Zustand befindet), kann das EIN-Signal Von an die erste bodenseitige Elektrode 86 und das EIN-Signal Von an die erste öffnungsseitige Elektrode 87 angelegt sein. In diesem Fall fungieren die erste bodenseitige Elektrode 86 und die erste öffnungsseitige Elektrode 87 jeweils als Gate-Elektrode.
  • Dadurch ist es möglich, einen Spannungsabfall zwischen der ersten bodenseitigen Elektrode 86 und der ersten öffnungsseitigen Elektrode 87 zu unterdrücken und somit eine Konzentration eines elektrischen Feldes zwischen der ersten bodenseitigen Elektrode 86 und der ersten öffnungsseitigen Elektrode 87 zu unterdrücken. Ebenso ist es möglich, einen Durchlasswiderstand der Halbleiterschicht 2 zu verringern und dadurch den Stromverbrauch zu reduzieren.
  • Wenn der erste MISFET 56 angesteuert wird (d. h. wenn das Gate so gesteuert wird, dass es sich im EIN-Zustand befindet), kann das AUS-Signal Voff (z. B. die Referenzspannung) an die erste bodenseitige Elektrode 86 und das EIN-Signal Von an die erste öffnungsseitige Elektrode 87 angelegt werden. Während die erste bodenseitige Elektrode 86 in diesem Fall als Feldelektrode fungiert, fungiert die erste öffnungsseitige Elektrode 87 als Gate-Elektrode. Dadurch ist es möglich, eine parasitäre Kapazität zu reduzieren und somit eine Schaltgeschwindigkeit zu verbessern.
  • Wenn der zweite MISFET 57 angesteuert wird (d. h. wenn das Gate so gesteuert wird, dass es sich im EIN-Zustand befindet), kann das EIN-Signal Von an die zweite unterseitige Elektrode 106 und das EIN-Signal Von an die zweite öffnungsseitige Elektrode 107 angelegt werden. In diesem Fall fungieren die zweite bodenseitige Elektrode 106 und die zweite öffnungsseitige Elektrode 107 jeweils als Gate-Elektrode.
  • Dadurch ist es möglich, einen Spannungsabfall zwischen der zweiten bodenseitigen Elektrode 106 und der zweiten öffnungsseitigen Elektrode 107 zu unterdrücken und somit eine Konzentration eines elektrischen Feldes zwischen der zweiten bodenseitigen Elektrode 106 und der zweiten öffnungsseitigen Elektrode 107 zu unterdrücken. Ebenso ist es möglich, einen Durchlasswiderstand der Halbleiterschicht 2 zu verringern und dadurch den Stromverbrauch zu reduzieren.
  • Wenn der zweite MISFET 57 angesteuert wird (d. h. wenn das Gate in den EIN-Zustand gesteuert wird), kann das AUS-Signal Voff (Referenzspannung) an die zweite bodenseitige Elektrode 106 und das EIN-Signal Von an die zweite öffnungsseitige Elektrode 107 angelegt werden. Während die zweite bodenseitige Elektrode 106 in diesem Fall als Feldelektrode fungiert, fungiert die zweite öffnungsseitige Elektrode 107 als Gate-Elektrode. Dadurch ist es möglich, eine parasitäre Kapazität zu reduzieren und somit eine Schaltgeschwindigkeit zu verbessern.
  • Bezug nehmend auf 7 und 8 ist der erste Kanalbereich 91 in jedem der Zellenbereiche 75 in einer ersten Kanalfläche S1 ausgebildet. Die erste Kanalfläche S1 wird durch eine gesamte ebene Fläche der mehreren ersten Source-Bereiche 92 definiert, die in jedem der Zellenbereiche 75 gebildet werden.
  • Der erste Kanalbereich 91 wird in jedem der Zellenbereiche 75 mit einem ersten Kanalanteil R1 (erster Anteil) gebildet. Der erste Kanalanteil R1 ist ein Anteil, der von der ersten Kanalfläche S1 in jedem Zellenbereich 75 belegt wird, wenn eine ebene Fläche jedes Zellenbereichs 75 100 % entspricht.
  • Der erste Kanalanteil R1 wird in einem Bereich von nicht weniger als 0 % bis nicht mehr als 50 % eingestellt. Der erste Kanalanteil R1 kann von nicht weniger als 0 % bis nicht mehr als 5 %, von nicht weniger als 5 % bis nicht mehr als 10 %, von nicht weniger als 10 % bis nicht mehr als 15 %, von nicht weniger als 15 % bis nicht mehr als 20 %, von nicht weniger als 20 % bis nicht mehr als 25 %, von nicht weniger als 25 % bis nicht mehr als 30 %, von nicht weniger als 30 % bis nicht mehr als 35 %, von nicht weniger als 35 % bis nicht mehr als 40 %, von nicht weniger als 40 % bis nicht mehr als 45 %, oder von nicht weniger als 45 % bis nicht mehr als 50 % betragen. Der erste Kanalanteil R1 beträgt vorzugsweise nicht weniger als 10 % bis nicht mehr als 35 %.
  • In einem Fall, in dem der erste Kanalanteil R1 50 % beträgt, ist der erste Source-Bereich 92 in einem im Wesentlichen gesamten Bereich der ersten Seitenwand 61 und der zweiten Seitenwand 62 der ersten Gate-Graben-Struktur 60 ausgebildet. In diesem Fall wird kein erster Kontaktbereich 93 an der Seite der ersten Seitenwand 61 oder der zweiten Seitenwand 62 der ersten Gate-Graben-Struktur 60 gebildet. Der erste Kanalanteil R1 ist vorzugsweise kleiner als 50 %.
  • In einem Fall, in dem der erste Kanalanteil R1 0 % beträgt, ist in der ersten Seitenwandseite 61 oder der zweiten Seitenwandseite 62 der ersten Gate-Graben-Struktur 60 kein erster Source-Bereich 92 ausgebildet. In diesem Fall sind nur der Körperbereich 55 und/oder der erste Kontaktbereich 93 auf der Seite der ersten Seitenwand 61 und der Seite der zweiten Seitenwand 62 der ersten Gate-Graben-Struktur 60 ausgebildet. Der erste Kanalanteil R1 ist vorzugsweise größer als 0 %. Bei der vorliegenden Ausführungsform ist ein Beispiel dargestellt, in dem der erste Kanalanteil R1 25 % beträgt.
  • Der zweite Kanalbereich 111 wird in jedem der Zellenbereiche 75 mit einer zweiten Kanalfläche S2 gebildet. Die zweite Kanalfläche S2 wird durch eine gesamte ebene Fläche der mehreren zweiten Source-Bereiche 112 definiert, die in jedem der Zellenbereiche 75 gebildet werden.
  • Der zweite Kanalbereich 111 wird in jedem der Zellenbereiche 75 mit einem zweiten Kanalanteil R2 (zweiter Anteil) gebildet. Der zweite Kanalanteil R2 ist ein Anteil, der von der zweiten Kanalfläche S2 in jedem der Zellenbereich 75 belegt wird, wenn eine ebene Fläche jedes der Zellenbereiche 75 100 % entspricht.
  • Der zweite Kanalanteil R2 wird auf einen Bereich von nicht weniger als 0 % bis nicht mehr als 50 % eingestellt. Der zweite Kanalanteil R2 kann von nicht weniger als 0 % bis nicht mehr als 5 %, von nicht weniger als 5 % bis nicht mehr als 10 %, von nicht weniger als 10 % bis nicht mehr als 15 %, von nicht weniger als 15 % bis nicht mehr als 20 %, von nicht weniger als 20 % bis nicht mehr als 25 %, von nicht weniger als 25 % bis nicht mehr als 30 %, von nicht weniger als 30 % bis nicht mehr als 35 %, von nicht weniger als 35 % bis nicht mehr als 40 %, von nicht weniger als 40 % bis nicht mehr als 45 %, oder von nicht weniger als 45 % bis nicht mehr als 50 % betragen. Der zweite Kanalanteil R2 beträgt vorzugsweise nicht weniger als 10 % bis nicht mehr als 35 %.
  • In einem Fall, in dem der zweite Kanalanteil R2 50 % beträgt, wird der zweite Source-Bereich 112 in einem im Wesentlichen gesamten Bereich der Seite der ersten Seitenwand 71 und der Seite der zweiten Seitenwand 72 der zweiten Gate-Graben-Struktur 70 gebildet. In diesem Fall wird kein zweiter Kontaktbereich 113 an der Seite der ersten Seitenwand 71 oder an der Seite der zweiten Seitenwand 72 der zweiten Gate-Graben-Struktur 70 gebildet. Der zweite Kanalanteil R2 ist vorzugsweise kleiner als 50 %.
  • In einem Fall, in dem der zweite Kanalanteil R2 0 % beträgt, wird auf der Seite der ersten Seitenwand 71 oder der Seite der zweiten Seitenwand 72 der zweiten Gate-Graben-Struktur 70 kein zweiter Source-Bereich 112 gebildet. In diesem Fall sind nur der Körperbereich 55 und/oder der zweite Kontaktbereich 113 auf der Seite der ersten Seitenwand 71 und der Seite der zweiten Seitenwand 72 der ersten Gate-Graben-Struktur 70 ausgebildet. Der zweite Kanalanteil R2 ist vorzugsweise größer als 0 %. Bei der vorliegenden Ausführungsform ist ein Beispiel dargestellt, in dem der zweite Kanalanteil R2 25 % beträgt.
  • Wie oben beschrieben, werden der erste Kanalbereich 91 und der zweite Kanalbereich 111 in jedem der Zellenbereiche 75 mit einem Gesamtkanalanteil RT (RT = R1+R2) von nicht weniger als 0 % bis nicht mehr als 100 % (vorzugsweise über 0 % bis weniger als 100 %) gebildet.
  • Bei der vorliegenden Ausführungsform beträgt der Gesamtkanalanteil RT in jedem der Zellenbereiche 75 50 %. Bei der vorliegenden Ausführungsform sind die Gesamtkanalanteile RT alle auf einen gleichen Wert eingestellt. Daher wird ein Durchschnittskanalanteil RAV innerhalb des Ausgangsbereichs 6 (Flächeneinheit) mit 50% angegeben. Der Durchschnittskanalanteil RAV ergibt sich aus der Summe aller Gesamtkanalanteile RT geteilt durch eine Gesamtzahl der Gesamtkanalanteile RT.
  • Nachfolgend ist in 12A und 12B ein Konfigurationsbeispiel dargestellt, in dem der Durchschnittskanalanteil RAV eingestellt ist. 12A ist eine perspektivische Schnittansicht eines Bereichs entsprechend 7, die eine Konfiguration mit einer Kanalstruktur gemäß einem zweiten Konfigurationsbeispiel zeigt. 12 ist eine perspektivische Schnittansicht eines Bereichs entsprechend 7, die eine Konfiguration mit einer Kanalstruktur gemäß einem dritten Konfigurationsbeispiel zeigt.
  • In 12A ist ein Konfigurationsbeispiel dargestellt, in dem der Durchschnittskanalanteil RAV auf ca. 66 % eingestellt ist. Der Gesamtkanalanteil RT jedes Zellenbereichs 75 beträgt ca. 66 %. In 12B ist ein Konfigurationsbeispiel dargestellt, in dem der Durchschnittskanalanteil RAV auf 33 % eingestellt ist. Der Gesamtkanalanteil RT jedes Zellenbereichs 75 beträgt 33 %.
  • Der Gesamtkanalanteil RT kann für jeden Zellenbereich 75 eingestellt werden. Das heißt, mehrere Gesamtkanalanteile RT, die sich im Wert voneinander unterscheiden, können jeweils auf jeden der Zellenbereiche 75 angewendet werden. Der Gesamtkanalanteil RT steht in einem Verhältnis zu einer Temperaturerhöhung der Halbleiterschicht 2. Eine Erhöhung des Gesamtkanalanteils RT führt z. B. leicht zu einer Temperaturerhöhung der Halbleiterschicht 2. Andererseits führt eine Verringerung des Gesamtkanalanteils RT dazu, dass ein Temperaturanstieg der Halbleiterschicht 2 nicht so leicht auftritt.
  • Berücksichtigt man dies, kann der Gesamtkanalanteil RT entsprechend einer Temperaturverteilung der Halbleiterschicht 2 eingestellt werden. Zum Beispiel kann der Gesamtkanalanteil RT eines Bereichs, in dem ein Temperaturanstieg in der Halbleiterschicht 2 leicht auftritt, relativ klein gehalten werden, und der Gesamtkanalanteil RT eines Bereichs, in dem ein Temperaturanstieg in der Halbleiterschicht 2 nicht leicht auftritt, kann relativ groß gehalten werden.
  • Ein Beispiel für einen Bereich, in dem es leicht zu einem Temperaturanstieg in der Halbleiterschicht 2 kommt, ist der zentrale Teil des Ausgangsbereichs 6. Ein Beispiel für einen Bereich, in dem ein Temperaturanstieg in der Halbleiterschicht 2 nicht ohne weiteres auftritt, ist der periphere Teil des Ausgangsbereichs 6. Selbstverständlich kann auch der Durchschnittskanalanteil RAV eingestellt werden, während der Gesamtkanalanteil RT in Abhängigkeit von einer Temperaturverteilung der Halbleiterschicht 2 eingestellt wird.
  • Die Vielzahl der Zellenbereiche 75 mit einem Gesamtkanalanteil RT von nicht weniger als 20 % bis nicht mehr als 40 % (z. B. 25 %) kann in einem Bereich konzentriert werden, in dem es leicht zu einem Temperaturanstieg kommt (z. B. in einem zentralen Bereich). Die Vielzahl der Zellenbereiche 75 mit einem Gesamtkanalanteil RT von nicht weniger als 60 % bis nicht mehr als 80 % (z. B. 75 %) kann in einem Bereich konzentriert werden, in dem es nicht leicht zu einem Temperaturanstieg kommt (z. B. in einem peripheren Bereich). Die Vielzahl der Zellenbereiche 75 mit einem Gesamtkanalanteil RT von mehr als 40 % und weniger als 60 % (z. B. 50 %) kann zwischen einem Bereich, in dem ein Temperaturanstieg leicht auftritt, und einem Bereich, in dem ein Temperaturanstieg nicht leicht auftritt, konzentriert sein.
  • Ferner kann der Gesamtkanalanteil RT von nicht weniger als 20 % bis nicht mehr als 40 %, der Gesamtkanalanteil RT von nicht weniger als 40 % bis nicht mehr als 60 % und der Gesamtkanalanteil RT von nicht weniger als 60 % bis nicht mehr als 80 % in regelmäßiger Anordnung bei der Vielzahl der Zellenbereiche 75 angewendet werden.
  • Als Beispiel können drei Arten von Gesamtkanalanteilen RT, die sich sequentiell in einem Muster von 25 % (niedrig) → 50 % (mittel) →75 % (hoch) wiederholen, auf die Vielzahl von Zellenbereichen 75 angewendet werden. In diesem Fall kann der Durchschnittskanalanteil RAV auf 50 % eingestellt werden. Bei der oben beschriebenen Struktur ist es möglich, mit einem relativ einfachen Aufbau eine einseitige Temperaturverteilung in der zu bildenden Halbleiterschicht 2 zu verhindern. Eine spezifische Konfiguration, auf die die obige Struktur angewendet wird, ist in der nächsten bevorzugten Ausführungsform dargestellt.
  • 13 ist ein Diagramm, das sich bei einer Messung der Beziehung zwischen der aktiven Klemmfähigkeit Eac und einem Flächenwiderstand Ron·A ergibt. Das Diagramm in 13 zeigt die Kennlinien, bei denen der erste MISFET 56 und der zweite MISFET 57 gleichzeitig in den EIN-Zustand und in den AUS-Zustand gesteuert werden.
  • In 13 zeigt die vertikale Achse die aktive Klemmfähigkeit Eac [mJ/mm2], während die horizontale Achse den Flächenwiderstand Ron·A [mΩ·mm2] angibt. Wie in 3 beschrieben, ist die aktive Klemmfähigkeit Eac die Fähigkeit im Verhältnis zu einer elektromotorischen Gegenkraft. Der Flächenwiderstand Ron·A drückt den Durchlasswiderstand innerhalb der Halbleiterschicht 2 im Normalbetrieb aus.
  • In 13 sind ein erster Plotpunkt P1, ein zweiter Plotpunkt P2, ein dritter Plotpunkt P3 und ein vierter Plotpunkt P4 dargestellt. Der erste Plotpunkt P1, der zweite Plotpunkt P2, der dritte Plotpunkt P3 und der vierte Plotpunkt P4 zeigen die jeweiligen Kennlinien, bei denen der Durchschnittskanalanteil RAV (d.h. eine in jedem der Zellenbereiche 75 belegter Gesamtkanalanteil RT) auf 66%, 50%, 33% und 25% eingestellt ist.
  • In einem Fall, in dem der Durchschnittskanalanteil RAV erhöht wurde, wurde der Flächenwiderstand Ron·A im Normalbetrieb und die aktive Klemmfähigkeit Eac im aktiven Klemmbetrieb reduziert. Im Gegensatz dazu wurde bei reduziertem Durchschnittskanalanteil RAV der Flächenwiderstand Ron·A im Normalbetrieb erhöht und die aktive Klammerfähigkeit Eac im aktiven Klammerbetrieb verbessert.
  • In Anbetracht des Flächenwiderstandes Ron·A beträgt der Durchschnittskanalanteil RAV vorzugsweise nicht weniger als 33 % (konkret: nicht weniger als 33 % bis weniger als 100 %). Im Hinblick auf die aktive Klemmfähigkeit Eac ist der Durchschnittskanalanteil RAV vorzugsweise kleiner als 33% (genauer gesagt größer als 0% und kleiner als 33%).
  • Der Flächenwiderstand Ron·A wurde durch eine Erhöhung des Durchschnittskanalanteils RAV reduziert, da sich ein Strompfad vergrößerte. Die aktive Klemmfähigkeit Eac wurde durch eine Erhöhung des Durchschnittskanalanteils RAV reduziert, was auf einen starken Temperaturanstieg durch die gegenelektromotorische Kraft zurückzuführen ist.
  • Insbesondere in einem Fall, in dem der Durchschnittskanalanteil RAV (Gesamtkanalanteil RT) relativ groß ist, ist es wahrscheinlicher, dass ein lokaler und starker Temperaturanstieg in einem Bereich zwischen der ersten Gate-Graben-Struktur 60 und der zweiten Gate-Graben-Struktur 70, die einander benachbart sind, auftreten kann. Es wird davon ausgegangen, dass die aktive Klemmfähigkeit Eac aufgrund dieser Art von Temperaturanstieg reduziert wurde.
  • Andererseits wurde der Flächenwiderstand Ron·A aufgrund einer Verringerung des Durchschnittskanalanteils RAV erhöht, was auf eine Schrumpfung des Strompfades zurückzuführen ist. Die aktive Klemmfähigkeit Eac wurde durch eine Verringerung des Durchschnittskanalanteils RAV verbessert. Dies ist darauf zurückzuführen, dass der Durchschnittskanalanteil RAV (Gesamtkanalanteil RT) relativ klein gemacht wurde und so ein lokaler und starker Temperaturanstieg unterdrückt wurde.
  • Aus den Ergebnissen des Diagramms in 13 geht hervor, dass eine Anpassungsmethode, die auf dem Durchschnittskanalanteil RAV (Gesamtkanalanteil RT) basiert, eine Trade-Off-Beziehung aufweist und es daher schwierig ist, unabhängig von der Trade-Off-Beziehung einen hervorragenden Flächenwiderstand Ron·A und eine hervorragende aktive Klemmfähigkeit Eac gleichzeitig zu realisieren.
  • Andererseits geht aus den Ergebnissen des Diagramms in 13 hervor, dass es möglich ist, einen ausgezeichneten Flächenwiderstand Ron·A und eine ausgezeichnete aktive Klemmfähigkeit Eac gleichzeitig zu realisieren, indem der Leistungs-MISFET 9 so betrieben wird, dass er sich im Normalbetrieb dem ersten Plotpunkt P1 (RAV = 66 %) nähert und so betrieben wird, dass er sich im aktiven Klemmbetrieb dem vierten Plotpunkt P4 (RAV = 25 %) nähert. Daher wird bei der vorliegenden Ausführungsform die folgende Steuerung durchgeführt.
  • 14A ist eine perspektivische Schnittansicht zur Beschreibung eines Normalbetriebs gemäß einem ersten Steuerungsbeispiel des in 1 dargestellten Halbleiterbauelements 1. 14B ist eine perspektivische Schnittansicht zur Beschreibung des aktiven Klemmbetriebs gemäß dem ersten Steuerungsbeispiel des in 1 dargestellten Halbleiterbauelements. In 14A und 14B sind zur Vereinfachung der Beschreibung Strukturen in der ersten Hauptfläche 3 weggelassen und die Gate-Steuerverdrahtung 17 ist vereinfacht dargestellt.
  • Bezug nehmend auf 14A wird, wenn sich der Leistungs-MISFET 9 im Normalbetrieb befindet, ein erstes EIN-Signal Von1 der ersten Gate-Steuerverdrahtung 17A zugeführt, ein zweites EIN-Signal Von2 der zweiten Gate-Steuerverdrahtung 17B zugeführt und ein drittes EIN-Signal Von3 der dritten Gate-Steuerverdrahtung 17C zugeführt.
  • Das erste EIN-Signal Von1, das zweite EIN-Signal Von2 und das dritte EIN-Signal Von3 werden jeweils von dem Steuer-IC 10 zugeführt. Das erste EIN-Signal Von1, das zweite EIN-Signal Von2 und das dritte EIN-Signal Von3 haben jeweils eine Spannung, die gleich oder höher ist als die Gate-Schwellenspannung Vth. Das erste EIN-Signal Von1, das zweite EIN-Signal Von2 und das dritte EIN-Signal Von3 können jeweils gleicher Spannung sein.
  • In diesem Fall werden die erste öffnungsseitige Elektrode 87, die zweite öffnungsseitige Elektrode 107, die erste bodenseitige Elektrode 86 und die zweite bodenseitige Elektrode 106 jeweils in den EIN-Zustand versetzt. Das heißt, die erste öffnungsseitige Elektrode 87, die zweite öffnungsseitige Elektrode 107, die erste bodenseitige Elektrode 86 und die zweite bodenseitige Elektrode 106 fungieren jeweils als Gate-Elektrode.
  • Dadurch werden der erste Kanalbereich 91 und der zweite Kanalbereich 111 so gesteuert, dass sie sich beide im EIN-Zustand befinden. In 14A sind der erste Kanalbereich 91 und der zweite Kanalbereich 111 in den EIN-Zuständen durch gestrichelte Schraffuren gekennzeichnet.
  • Im Ergebnis werden sowohl der erste MISFET 56 als auch der zweite MISFET 57 angesteuert (Voll-EIN-Steuerung). Ein Kanalnutzungsanteil RU im Normalbetrieb beträgt 100 %. Ein charakteristischer Kanalanteil RC im Normalbetrieb beträgt 50%. Der Kanalnutzungsanteil RU entspricht einem Anteil des ersten Kanalbereichs 91 und des zweiten Kanalbereichs 111, die im EIN-Zustand gesteuert werden.
  • Der charakteristische Kanalanteil RC ist ein Wert, der sich aus der Multiplikation des Durchschnittskanalanteils RAV mit einem Kanalnutzungsanteil RU ergibt (RC = RAV×RU). Die Eigenschaften (der Flächenwiderstand Ron·A und die aktive Klemmfähigkeit Eac) des Leistungs-MISFET 9 werden anhand des charakteristischen Kanalanteils RC bestimmt. Dadurch nähert sich der Flächenwiderstand Ron·A dem Flächenwiderstand Ron·A, der durch den zweiten Plotpunkt P2 im Diagramm von 13 dargestellt ist.
  • Andererseits wird mit Bezug auf 14B, wenn sich der Leistungs-MISFET 9 im aktiven Klemmbetrieb befindet, ein AUS-Signal Voff der ersten Gate-Steuerverdrahtung 17A zugeführt, ein erstes Klemmbetrieb-EIN-Signal VCon1 der zweiten Gate-Steuerverdrahtung 17B zugeführt, und ein zweites Klemmbetrieb-EIN-Signal VCon2 der dritten Gate-Steuerverdrahtung 17C zugeführt.
  • Das AUS-Signal Voff, das erste Klemmbetrieb-EIN-Signal VCon1 und das zweite Klemmbetrieb-EIN-Signal VCon2 werden jeweils vom Steuer-IC 10 zugeführt. Das AUS-Signal Voff hat eine Spannung kleiner als die Gate-Schwellenspannung Vth (z. B. die Referenzspannung). Das erste Klemmbetrieb-EIN-Signal VCon1 und das zweite Klammer-EIN-Signal VCon2 haben jeweils eine Spannung, die gleich oder höher ist als die Gate-Schwellenspannung Vth. Das erste Klemmbetrieb-EIN-SignalVConl und das zweite Klammer-EIN-Signal VCon2 können jeweils eine gleiche Spannung haben. Das erste Klemmbetrieb-EIN-Signal VCon1 und das zweite Klemmbetrieb-EIN-Signal VCon2 können eine Spannung haben, die nicht größer oder kleiner ist als eine Spannung im Normalbetrieb.
  • In diesem Fall wird die erste öffnungsseitige Elektrode 87 in den AUS-Zustand versetzt, und die erste bodenseitige Elektrode 86, die zweite bodenseitige Elektrode 106 und die zweite öffnungsseitige Elektrode 107 werden jeweils in den EIN-Zustand versetzt. Dadurch wird der erste Kanalbereich 91 so gesteuert, dass er sich im AUS-Zustand befindet, und der zweite Kanalbereich 111 wird so gesteuert, dass er sich im EIN-Zustand befindet. In 14B ist der erste Kanalbereich 91 im AUS-Zustand durch eine ausgefüllte Schraffur und der zweite Kanalbereich 111 im EIN-Zustand durch eine gepunktete Schraffur gekennzeichnet.
  • Dadurch wird, während der erste MISFET 56 in den AUS-Zustand gesteuert wird, der zweite MISFET 57 in den EIN-Zustand gesteuert (zweite Halb-Ein-Steuerung). Dadurch ist der Kanalnutzungsanteil RU im aktiven Klemmbetrieb größer als null und kleiner als der Kanalnutzungsanteil RU im Normalbetrieb.
  • Der Kanalnutzungsanteil RU im aktiven Klemmbetrieb beträgt 50 %. Und der charakteristische Kanalanteil RC im aktiven Klemmbetrieb beträgt 25 %. Dadurch nähert sich die aktive Klemmfähigkeit Eac der aktiven Klemmfähigkeit Eac, die durch den vierten Plotpunkt P4 im Diagramm von 13 dargestellt wird.
  • Im ersten Steuerungsbeispiel wurde ein Beispiel beschrieben, bei dem die zweite Halb-EIN-Steuerung im aktiven Klemmbetrieb angewendet wird. Die erste Halb-EIN-Steuerung kann jedoch auch im aktiven Klemmbetrieb angewendet werden.
  • 15A ist eine perspektivische Schnittansicht zur Beschreibung des Normalbetriebs gemäß einem zweiten Steuerungsbeispiel des in 1 dargestellten Halbleiterbauelements 1. 15B ist eine perspektivische Schnittansicht zur Beschreibung des aktiven Klemmbetriebs gemäß dem zweiten Steuerungsbeispiel des in 1 dargestellten Halbleiterbauelements 1. In 15A und 15B sind zur Vereinfachung der Beschreibung Strukturen in der ersten Hauptfläche 3 weggelassen und die Gate-Steuerverdrahtung 17 ist vereinfacht dargestellt.
  • Bezug nehmend auf 15A wird, wenn sich der Leistungs-MISFET 9 im Normalbetrieb befindet, ein erstes EIN-Signal Von1 der ersten Gate-Steuerverdrahtung 17A zugeführt, ein zweites EIN-Signal Von2 der zweiten Gate-Steuerverdrahtung 17B zugeführt und ein AUS-Signal Voff der dritten Gate-Steuerverdrahtung 17C zugeführt.
  • Das erste EIN-Signal Von1, das zweite EIN-Signal Von2 und das AUS-Signal Voff werden jeweils von dem Steuer-IC 10 zugeführt. Das erste EIN-Signal Von1 und das zweite EIN-Signal Von2 haben jeweils eine Spannung, die nicht kleiner ist als die Gate-Schwellenspannung Vth. Das erste EIN-Signal Von1 und das zweite EIN-Signal Von2 können jeweils gleicher Spannung sein. Das AUS-Signal Voff hat eine Spannung kleiner als die Gate-Schwellenspannung Vth (z. B. die Referenzspannung).
  • In diesem Fall werden die erste öffnungsseitige Elektrode 87 und die zweite öffnungsseitige Elektrode 107 jeweils in den EIN-Zustand versetzt und die erste bodenseitige Elektrode 86 und die zweite bodenseitige Elektrode 106 jeweils in den AUS-Zustand versetzt. Das heißt, während die erste öffnungsseitige Elektrode 87 und die zweite öffnungsseitige Elektrode 107 jeweils als Gate-Elektrode fungieren, fungieren die erste bodenseitige Elektrode 86 und die zweite bodenseitige Elektrode 106 jeweils als Feldelektrode.
  • Dadurch werden der erste Kanalbereich 91 und der zweite Kanalbereich 111 so gesteuert, dass sie sich beide im EIN-Zustand befinden. In 15A sind der erste Kanalbereich 91 und der zweite Kanalbereich 111 in den EIN-Zuständen durch gestrichelte Schraffuren gekennzeichnet.
  • Im Ergebnis werden sowohl der erste MISFET 56 als auch der zweite MISFET 57 angesteuert (Voll-EIN-Steuerung). Ein Kanalnutzungsanteil RU im Normalbetrieb beträgt 100 %. Ein charakteristischer Kanalanteil RC im Normalbetrieb beträgt 50%. Dadurch nähert sich der Flächenwiderstand Ron·A dem Flächenwiderstand Ron·A, der durch den zweiten Plotpunkt P2 im Diagramm von 13 dargestellt ist.
  • Andererseits wird, Bezug nehmend auf 15B, wenn sich der Leistungs-MISFET 9 im aktiven Klemmbetrieb befindet, ein erstes AUS-Signal Voff1 der ersten Gate-Steuerverdrahtung 17A zugeführt, ein Klemmbetrieb-EIN-Signal VCon der zweiten Gate-Steuerverdrahtung 17B zugeführt und ein zweites AUS-Signal Voff2 der dritten Gate-Steuerverdrahtung 17C zugeführt.
  • Das erste AUS-Signal Voff1, das Klemmbetrieb-EIN-Signal VCon und das zweite AUS-Signal Voff2 werden jeweils vom Steuer-IC 10 zugeführt. Das erste AUS-Signal Voff1 hat eine Spannung, die kleiner ist als die Gate-Schwellenspannung Vth (z. B. die Referenzspannung). Das Klemmbetrieb-EIN-Signal VCon hat eine Spannung nicht kleiner als die Gate-Schwellenspannung Vth. Das Klemmbetrieb-EIN-Signal VCon kann eine Spannung haben, die nicht größer oder kleiner ist als eine Spannung im Normalbetrieb. Das zweite AUS-Signal Voff2 hat einen Spannungswert, der kleiner ist als die Gate-Schwellenspannung Vth (z. B. die Referenzspannung).
  • In diesem Fall werden die erste öffnungsseitige Elektrode 87, die erste bodenseitige Elektrode 86 und die zweite bodenseitige Elektrode 106 jeweils in den AUS-Zustand versetzt, und die zweite öffnungsseitige Elektrode 107 wird in den EIN-Zustand versetzt. Dadurch wird der erste Kanalbereich 91 so gesteuert, dass er sich im AUS-Zustand befindet, und der zweite Kanalbereich 111 wird so gesteuert, dass er sich im EIN-Zustand befindet. In 15B ist der erste Kanalbereich 91 im AUS-Zustand durch eine ausgefüllte Schraffur und der zweite Kanalbereich 111 im EIN-Zustand durch eine gepunktete Schraffur gekennzeichnet.
  • Dadurch wird, während der erste MISFET 56 in den AUS-Zustand gesteuert wird, der zweite MISFET 57 in den EIN-Zustand gesteuert (zweite Halb-Ein-Steuerung). Dadurch ist der Kanalnutzungsanteil RU im aktiven Klemmbetrieb größer als null und kleiner als der Kanalnutzungsanteil RU im Normalbetrieb.
  • Der Kanalnutzungsanteil RU im aktiven Klemmbetrieb beträgt 50 %. Und der charakteristische Kanalanteil RC im aktiven Klemmbetrieb beträgt 25 %. Dadurch nähert sich die aktive Klemmfähigkeit Eac der aktiven Klemmfähigkeit Eac, die durch den vierten Plotpunkt P4 im Diagramm von 13 dargestellt wird.
  • Im zweiten Steuerungsbeispiel wurde ein Beispiel beschrieben, bei dem die zweite Halb-EIN-Steuerung im aktiven Klemmbetrieb angewendet wird. Im aktiven Klemmbetrieb kann jedoch auch die erste Halb-EIN-Steuerung angewendet werden.
  • Wie oben beschrieben, enthält das Halbleiterbauelement 1 das IPD (Intelligent Power Device), das in der Halbleiterschicht 2 ausgebildet ist. Das IPD enthält den Leistungs-MISFET 9 und den Steuer-IC 10, der den Leistungs-MISFET 9 steuert. Genauer gesagt, umfasst der Leistungs-MISFET 9 den ersten MISFET 56 und den zweiten MISFET 57. Der Steuer-IC 10 steuert den ersten MISFET 56 und den zweiten MISFET 57 einzeln an.
  • Insbesondere steuert der Steuer-IC 10 den ersten MISFET 56 und den zweiten MISFET 57 so, dass sie sich im (während des) Normalbetrieb im EIN-Zustand befinden, und der Steuer-IC steuert im (während des) aktiven Klemmbetrieb den ersten MISFET 56 so, dass er sich im AUS-Zustand befindet, und den zweiten MISFET 57 so, dass er sich im EIN-Zustand befindet.
  • Daher fließt im Normalbetrieb ein Strom durch den ersten MISFET 56 und den zweiten MISFET 57. Dadurch ist es möglich, den Flächenwiderstand Ron·A (Durchlasswiderstand) zu reduzieren.
  • Andererseits wird im aktiven Klemmbetrieb ein Stromfluss ermöglicht, indem der zweite MISFET 57 in einem Zustand verwendet wird, in dem der erste MISFET 56 gestoppt ist. Daher kann die gegenelektromotorische Kraft durch den zweiten MISFET 57 verbraucht (absorbiert) werden. Dadurch ist es möglich, einen starken Temperaturanstieg durch die gegenelektromotorische Kraft zu unterdrücken und somit die aktive Klemmfähigkeit zu verbessern.
  • Insbesondere umfasst das Halbleiterbauelement 1 den ersten MISFET 56, der die erste FET-Struktur 58 enthält, und den zweiten MISFET 57, der die zweite FET-Struktur 68 enthält. Die erste FET-Struktur 58 umfasst die erste Gate-Graben-Struktur 60 und den ersten Kanalbereich 91. Die zweite FET-Struktur 68 umfasst die zweite Gate-Graben-Struktur 70 und den zweiten Kanalbereich 111.
  • In diesem Fall steuert der Steuer-IC 10 den ersten MISFET 56 und den zweiten MISFET 57 so an, dass ein unterschiedlicher charakteristischer Kanalanteil RC (Bereich des Kanals) zwischen dem Normalbetrieb oder dem aktiven Klemmbetrieb zur Anwendung kommen kann. Insbesondere steuert der Steuer-IC 10 den ersten MISFET 56 und den zweiten MISFET 57 so an, dass der Kanalnutzungsanteil RU im aktiven Klammerbetrieb größer als null und kleiner als der Kanalnutzungsanteil RU im Normalbetrieb wird.
  • Daher erhöht sich im Normalbetrieb der charakteristische Kanalanteil RC relativ. Dadurch wird ein Strompfad relativ vergrößert, und es wird möglich, den Flächenwiderstand Ron·A (Durchlasswiderstand) zu verringern. Andererseits reduziert sich der charakteristische Kanalanteil RC relativ im aktiven Klemmbetrieb. Dadurch ist es möglich, einen starken Temperaturanstieg durch die gegenelektromotorische Kraft zu unterdrücken und somit die aktive Klemmfähigkeit zu verbessern.
  • Somit ist es möglich, das Halbleiterbauelement 1 bereitzustellen, das in der Lage ist, sowohl einen ausgezeichneten Flächenwiderstand Ron·A als auch eine ausgezeichnete aktive Klemmfähigkeit Eac zu realisieren, unabhängig von der in 13 gezeigten Trade-off-Beziehung.
  • 16 ist eine perspektivische Schnittansicht eines Bereichs entsprechend 7, die ein Halbleiterbauelement gemäß einer zweiten bevorzugten Ausführung der vorliegenden Erfindung zeigt. Nachfolgend werden Strukturen, die den beschriebenen Strukturen für das Halbleiterbauelement 1 entsprechen, mit den gleichen Referenzzeichen versehen und deren Beschreibung weggelassen.
  • Bei dem Halbleiterbauelement 1 sind die mehreren ersten FET-Strukturen 58 und die mehreren zweiten FET-Strukturen 68 so ausgebildet, dass eine erste FET-Struktur 58 und eine zweite FET-Struktur 68 abwechselnd angeordnet sind. Im Gegensatz dazu sind bei dem Halbleiterbauelement 151 die mehreren ersten FET-Strukturen 58 und die mehreren zweiten FET-Strukturen 68 so ausgebildet, dass eine Gruppe von mehreren (in dieser Ausführungsform zwei) ersten FET-Strukturen 58 und eine Gruppe von mehreren (in dieser Ausführungsform zwei) zweiten FET-Strukturen 68 abwechselnd angeordnet sind.
  • Ferner ist bei dem Halbleiterbauelement 1 der zweite Kanalanteil R2 (zweite Kanalfläche S2) gleich dem ersten Kanalanteil R1 (erste Kanalfläche S1). Im Gegensatz dazu ist bei dem Halbleiterbauelement 151 der zweite Kanalanteil R2 verschieden von dem ersten Kanalanteil R1 (R1 ≠ R2). Insbesondere ist der zweite Kanalanteil R2 kleiner als der erste Kanalanteil R1 (R2 < R1). Nachfolgend wird der Aufbau des Halbleiterbauelements 151 im Einzelnen beschrieben.
  • Bezug nehmend auf 16 sind bei dieser Ausführung die mehreren Zellenbereiche 75 jeweils definiert als ein Bereich zwischen zwei ersten FET-Strukturen 58, die einander benachbart sind, ein Bereich zwischen einer ersten FET-Struktur 58 und einer zweiten FET-Struktur 68, die einander benachbart sind, und ein Bereich zwischen zwei zweiten FET-Strukturen 68, die einander benachbart sind.
  • Bei der vorliegenden Ausführungsform werden drei Arten von Gesamtkanalanteilen RT, die sich in ihrem Wert voneinander unterscheiden, auf die Vielzahl von Zellenbereichen 75 angewendet. Die drei Arten von Gesamtkanalanteilen RT umfassen einen ersten Gesamtkanalanteil RT1, einen zweiten Gesamtkanalanteil RT2 und einen dritten Gesamtkanalanteil RT3.
  • Der erste Gesamtkanalanteil RT1 wird auf den Bereich zwischen zwei ersten FET-Strukturen 58 angewandt, die einander benachbart sind. Im Bereich zwischen zwei ersten FET-Strukturen 58, die einander benachbart sind, wird somit strukturbedingt kein zweiter Kanalbereich 111 gebildet.
  • Der erste Gesamtkanalanteil RT1 ist die Summe des ersten Kanalanteils R1 von zwei ersten FET-Strukturen 58, die einander benachbart sind. Der erste Gesamtkanalanteil RT1 kann z. B. in einem Bereich von nicht weniger als 60 % bis nicht mehr als 80 % eingestellt werden. Bei der vorliegenden Ausführungsform ist der erste Gesamtkanalanteil RT1 auf 75 % eingestellt. Bei dem ersten Gesamtkanalanteil RT1 beträgt der erste Kanalanteil R1 auf der einen Seite und der erste Kanalanteil R1 auf der anderen Seite jeweils 37,5 %.
  • Der zweite Gesamtkanalanteil RT2 wird auf den Bereich zwischen einer ersten FET-Struktur 58 und einer zweiten FET-Struktur 68 angewendet, die einander benachbart sind. In dem Bereich zwischen einer ersten FET-Struktur 58 und einer zweiten FET-Struktur 68, die aneinandergrenzen, werden strukturbedingt somit ein erster Kanalbereich 91 und ein zweiter Kanalbereich 111 gebildet.
  • Der zweite Gesamtkanalanteil RT2 ist die Summe aus dem ersten Kanalanteil R1 und dem zweiten Kanalanteil R2. Der zweite Gesamtkanalanteil RT2 kann z. B. in einem Bereich von mehr als 40 % und weniger als 60 % eingestellt werden. Bei der vorliegenden Ausführungsform ist der zweite Gesamtkanalanteil RT2 auf 50 % eingestellt. Bei dem zweiten Gesamtkanalanteil RT2 beträgt der erste Kanalanteil R1 25 % und der zweite Kanalanteil R2 25 %.
  • Der dritte Gesamtkanalanteil RT3 wird auf den Bereich zwischen zwei zweiten FET-Strukturen 68 angewandt, die einander benachbart sind. Im Bereich zwischen zwei benachbarten zweiten FET-Strukturen 68 wird somit strukturbedingt kein erster Kanalbereich 91 gebildet.
  • Der dritte Gesamtkanalanteil RT3 ist die Summe der zweiten Kanalanteile R2 der zwei zweiten FET-Strukturen 68, die einander benachbart sind. Der dritte Gesamtkanalanteil RT3 kann z. B. in einem Bereich von nicht weniger als 20 % bis nicht mehr als 40 % eingestellt werden. Bei der vorliegenden Ausführungsform ist der dritte Gesamtkanalanteil RT3 auf 25 % eingestellt. Bei dem dritten Gesamtkanalanteil RT3 beträgt der zweite Kanalanteil R2 auf der einen Seite und der zweite Kanalanteil R2 auf der anderen Seite jeweils 12,5 %.
  • Der erste Kanalbereich 91 belegt einen Anteil von mehr als 50 % (1/2) eines Gesamtkanals. Bei der vorliegenden Ausführungsform nimmt der erste Kanalbereich 91 62,5 % des gesamten Kanals ein, und der zweite Kanalbereich 111 nimmt 37,5 % des gesamten Kanals ein. Das heißt, der zweite Kanalanteil R2 ist kleiner als der erste Kanalanteil R1 (R2 < R1). Bei der vorliegenden Ausführungsform beträgt der Durchschnittskanalanteil RAV 50 %. Andere Strukturen des Halbleiterbauelements 151 sind ähnlich wie die des Halbleiterbauelements 1. Bei der vorliegenden Ausführung wird eine Steuerung durchgeführt, die im Folgenden beschrieben wird.
  • 17A ist eine perspektivische Schnittansicht zur Beschreibung eines Normalbetriebs gemäß einem ersten Steuerungsbeispiel des in 1 dargestellten Halbleiterbauelements 151. 17B ist eine perspektivische Schnittansicht zur Beschreibung des aktiven Klemmbetriebs gemäß dem ersten Steuerungsbeispiel des in 1 dargestellten Halbleiterbauelements 151. In 17A und 17B sind zur Vereinfachung der Beschreibung Strukturen in der ersten Hauptfläche 3 weggelassen, um die Gate-Steuerverdrahtung 17 zu vereinfachen.
  • Bezug nehmend auf 17A wird, wenn sich der Leistungs-MISFET 9 im Normalbetrieb befindet, ein erstes EIN-Signal Von1 der ersten Gate-Steuerverdrahtung 17A zugeführt, ein zweites EIN-Signal Von2 der zweiten Gate-Steuerverdrahtung 17B zugeführt und ein drittes EIN-Signal Von3 der dritten Gate-Steuerverdrahtung 17C zugeführt.
  • Das erste EIN-Signal Von1, das zweite EIN-Signal Von2 und das dritte EIN-Signal Von3 werden jeweils von dem Steuer-IC 10 zugeführt. Das erste EIN-Signal Von1, das zweite EIN-Signal Von2 und das dritte EIN-Signal Von3 haben jeweils eine Spannung, die gleich oder höher ist als die Gate-Schwellenspannung Vth. Das erste EIN-Signal Von1, das zweite EIN-Signal Von2 und das dritte EIN-Signal Von3 können jeweils gleicher Spannung sein.
  • In diesem Fall werden die erste öffnungsseitige Elektrode 87, die zweite öffnungsseitige Elektrode 107, die erste bodenseitige Elektrode 86 und die zweite bodenseitige Elektrode 106 jeweils in den EIN-Zustand versetzt. Das heißt, die erste öffnungsseitige Elektrode 87, die zweite öffnungsseitige Elektrode 107, die erste bodenseitige Elektrode 86 und die zweite bodenseitige Elektrode 106 fungieren jeweils als Gate-Elektrode.
  • Dadurch werden der erste Kanalbereich 91 und der zweite Kanalbereich 111 so gesteuert, dass sie sich beide im EIN-Zustand befinden. In 17A sind der erste Kanalbereich 91 und der zweite Kanalbereich 111 in den EIN-Zuständen durch gestrichelte Schraffuren gekennzeichnet.
  • Im Ergebnis werden sowohl der erste MISFET 56 als auch der zweite MISFET 57 angesteuert (Voll-EIN-Steuerung). Ein Kanalnutzungsanteil RU im Normalbetrieb beträgt 100 %. Ein charakteristischer Kanalanteil RC im Normalbetrieb beträgt 50%. Dadurch nähert sich der Flächenwiderstand Ron·A dem Flächenwiderstand Ron·A an, der durch den zweiten Plotpunkt P2 im Diagramm von 13 dargestellt ist.
  • Andererseits wird mit Bezug auf 17B, wenn sich der Leistungs-MISFET 9 im aktiven Klemmbetrieb befindet, ein AUS-Signal Voff der ersten Gate-Steuerverdrahtung 17A zugeführt, ein erstes Klemmbetrieb-EIN-Signal VCon1 der zweiten Gate-Steuerverdrahtung 17B zugeführt, und ein zweites Klemmbetrieb-EIN-Signal VCon2 der dritten Gate-Steuerverdrahtung 17C zugeführt.
  • Das AUS-Signal Voff, das erste Klemmbetrieb-EIN-Signal VCon1 und das zweite Klemmbetrieb-EIN-Signal VCon2 werden jeweils vom Steuer-IC 10 zugeführt. Das AUS-Signal Voff hat eine Spannung kleiner als die Gate-Schwellenspannung Vth (z. B. die Referenzspannung). Das erste Klemmbetrieb-EIN-Signal VCon1 und das zweite Klammer-EIN-Signal VCon2 haben jeweils eine Spannung, die gleich oder höher ist als die Gate-Schwellenspannung Vth. Das erste Klemmbetrieb-EIN-SignalVConl und das zweite Klammer-EIN-Signal VCon2 können jeweils eine gleiche Spannung haben. Das erste Klemmbetrieb-EIN-Signal VCon1 und das zweite Klemmbetrieb-EIN-Signal VCon2 können eine Spannung haben, die nicht größer oder kleiner ist als eine Spannung im Normalbetrieb.
  • In diesem Fall wird die erste öffnungsseitige Elektrode 87 in den AUS-Zustand versetzt, und die zweite öffnungsseitige Elektrode 107, die erste bodenseitige Elektrode 86 und die zweite bodenseitige Elektrode 106 werden in den EIN-Zustand versetzt. Dadurch wird der erste Kanalbereich 91 so gesteuert, dass er sich im AUS-Zustand befindet, und der zweite Kanalbereich 111 wird so gesteuert, dass er sich im EIN-Zustand befindet. In 17B ist der erste Kanalbereich 91 im AUS-Zustand durch eine ausgefüllte Schraffur und der zweite Kanalbereich 111 im EIN-Zustand durch eine gepunktete Schraffur gekennzeichnet.
  • Dadurch wird, während der erste MISFET 56 in den AUS-Zustand gesteuert wird, der zweite MISFET 57 in den EIN-Zustand gesteuert (zweite Halb-Ein-Steuerung). Dadurch ist der Kanalnutzungsanteil RU im aktiven Klemmbetrieb größer als null und kleiner als der Kanalnutzungsanteil RU im Normalbetrieb. Insbesondere wird der erste Kanalbereich 91, dessen erster Kanalanteil R1 (R2 < R1) den zweiten Kanalanteil R2 übersteigt, so gesteuert, dass er sich im AUS-Zustand befindet, und der Kanalnutzungsanteil RU im aktiven Klammerbetrieb wird daher kleiner als die Hälfte (1/2) des Kanalnutzungsanteils RU im Normalbetrieb.
  • Der Kanalnutzungsanteil RU im aktiven Klemmbetrieb beträgt 37,5 %. Weiterhin beträgt der charakteristische Kanalanteil RC im aktiven Klemmbetrieb 18,75 %. Dabei nähert sich die aktive Klemmfähigkeit Eac der aktiven Klemmfähigkeit Eac, die durch den vierten Plotpunkt P4 im Diagramm von 13 dargestellt wird, an oder überschreitet die betreffende aktive Klemmfähigkeit Eac.
  • 18A ist eine perspektivische Schnittansicht zur Beschreibung des Normalbetriebs gemäß einem zweiten Steuerungsbeispiel des in 1 dargestellten Halbleiterbauelements 151. 18B ist eine perspektivische Schnittansicht zur Beschreibung des aktiven Klemmbetriebs gemäß dem zweiten Steuerungsbeispiel des in 16 dargestellten Halbleiterbauelements 151. In 18A und 18B sind zur Vereinfachung der Beschreibung Strukturen in der ersten Hauptfläche 3 weggelassen, um die Gate-Steuerverdrahtung 17 zu vereinfachen.
  • Bezug nehmend auf 18A wird, wenn sich der Leistungs-MISFET 9 im Normalbetrieb befindet, ein erstes EIN-Signal Von1 der ersten Gate-Steuerverdrahtung 17A zugeführt, ein zweites EIN-Signal Von2 der zweiten Gate-Steuerverdrahtung 17B zugeführt und ein AUS-Signal Voff der dritten Gate-Steuerverdrahtung 17C zugeführt.
  • Das erste EIN-Signal Von1, das zweite EIN-Signal Von2 und das AUS-Signal Voff werden jeweils von dem Steuer-IC 10 zugeführt. Das erste EIN-Signal Von1 und das zweite EIN-Signal Von2 haben jeweils eine Spannung, die nicht kleiner ist als die Gate-Schwellenspannung Vth. Das erste EIN-Signal Von1 und das zweite EIN-Signal Von2 können jeweils gleicher Spannung sein. Das AUS-Signal Voff kann die Referenzspannung sein.
  • In diesem Fall werden die erste öffnungsseitige Elektrode 87 und die zweite öffnungsseitige Elektrode 107 jeweils in den EIN-Zustand versetzt und die erste bodenseitige Elektrode 86 und die zweite bodenseitige Elektrode 106 jeweils in den AUS-Zustand versetzt. Das heißt, während die erste öffnungsseitige Elektrode 87 und die zweite öffnungsseitige Elektrode 107 jeweils als Gate-Elektrode fungieren, fungieren die erste bodenseitige Elektrode 86 und die zweite bodenseitige Elektrode 106 jeweils als Feldelektrode.
  • Dadurch werden der erste Kanalbereich 91 und der zweite Kanalbereich 111 so gesteuert, dass sie sich beide im EIN-Zustand befinden. In 18A sind der erste Kanalbereich 91 und der zweite Kanalbereich 111 in den EIN-Zuständen durch gestrichelte Schraffuren gekennzeichnet.
  • Im Ergebnis werden sowohl der erste MISFET 56 als auch der zweite MISFET 57 angesteuert (Voll-EIN-Steuerung). Ein Kanalnutzungsanteil RU im Normalbetrieb beträgt 100 %. Ein charakteristischer Kanalanteil RC im Normalbetrieb beträgt 50%. Dadurch nähert sich der Flächenwiderstand Ron·A dem Flächenwiderstand Ron·A, der durch den zweiten Plotpunkt P2 im Diagramm von 13 dargestellt ist.
  • Andererseits wird, Bezug nehmend auf 18B, wenn sich der Leistungs-MISFET 9 im aktiven Klemmbetrieb befindet, ein erstes AUS-Signal Voff1 der ersten Gate-Steuerverdrahtung 17A zugeführt, ein Klemmbetrieb-EIN-Signal VCon der zweiten Gate-Steuerverdrahtung 17B zugeführt und ein zweites AUS-Signal Voff2 der dritten Gate-Steuerverdrahtung 17C zugeführt.
  • Das erste AUS-Signal Voff1, das Klemmbetrieb-EIN-Signal VCon und das zweite AUS-Signal Voff2 werden jeweils vom Steuer-IC 10 zugeführt. Das erste AUS-Signal Voff1 hat eine Spannung, die kleiner ist als die Gate-Schwellenspannung Vth (z. B. die Referenzspannung). Das Klemmbetrieb-EIN-Signal VCon hat eine Spannung nicht kleiner als die Gate-Schwellenspannung Vth. Das Klemmbetrieb-EIN-Signal VCon kann eine Spannung haben, die nicht größer oder kleiner ist als eine Spannung im Normalbetrieb. Das zweite AUS-Signal Voff2 kann die Referenzspannung sein.
  • In diesem Fall werden die erste öffnungsseitige Elektrode 87, die erste bodenseitige Elektrode 86 und die zweite bodenseitige Elektrode 106 jeweils in den AUS-Zustand versetzt, und die zweite öffnungsseitige Elektrode 107 wird in den EIN-Zustand versetzt. Dadurch wird der erste Kanalbereich 91 so gesteuert, dass er sich im AUS-Zustand befindet, und der zweite Kanalbereich 111 wird so gesteuert, dass er sich im EIN-Zustand befindet. In 18B ist der erste Kanalbereich 91 im AUS-Zustand durch eine ausgefüllte Schraffur und der zweite Kanalbereich 111 im EIN-Zustand durch eine gepunktete Schraffur gekennzeichnet.
  • Dadurch wird, während der erste MISFET 56 in den AUS-Zustand gesteuert wird, der zweite MISFET 57 in den EIN-Zustand gesteuert (zweite Halb-Ein-Steuerung). Dadurch ist der Kanalnutzungsanteil RU im aktiven Klemmbetrieb größer als null und kleiner als der Kanalnutzungsanteil RU im Normalbetrieb. Insbesondere wird der erste Kanalbereich 91, dessen erster Kanalanteil R1 (R2 < R1) den zweiten Kanalanteil R2 übersteigt, so gesteuert, dass er sich im AUS-Zustand befindet, und der Kanalnutzungsanteil RU im aktiven Klammerbetrieb wird daher kleiner als die Hälfte (1/2) des Kanalnutzungsanteils RU im Normalbetrieb.
  • Der Kanalnutzungsanteil RU im aktiven Klemmbetrieb beträgt 37,5 %. Weiterhin beträgt der charakteristische Kanalanteil RC im aktiven Klemmbetrieb 18,75 %. Dabei nähert sich die aktive Klemmfähigkeit Eac der aktiven Klemmfähigkeit Eac, die durch den vierten Plotpunkt P4 im Diagramm von 13 dargestellt wird, an oder überschreitet die betreffende aktive Klemmfähigkeit Eac.
  • 19A ist eine perspektivische Schnittansicht zur Beschreibung eines Normalbetriebs gemäß einem dritten Steuerungsbeispiel des in 16 dargestellten Halbleiterbauelements 151. 19B ist eine perspektivische Schnittansicht zur Beschreibung eines aktiven Klemmbetriebs gemäß dem dritten Steuerungsbeispiel des in 16 dargestellten Halbleiterbauelements 151. In 19A und 19B sind zur Vereinfachung der Beschreibung Strukturen in der ersten Hauptfläche 3 weggelassen, um die Gate-Steuerverdrahtung 17 zu vereinfachen.
  • Bezug nehmend auf 19A wird, wenn sich der Leistungs-MISFET 9 im Normalbetrieb befindet, ein EIN-Signal Von der ersten Gate-Steuerverdrahtung 17A zugeführt, ein erstes AUS-Signal Voff1 wird der zweiten Gate-Steuerverdrahtung 17B zugeführt und ein zweites AUS-Signal Voff2 wird der dritten Gate-Steuerverdrahtung 17C zugeführt.
  • Das EIN-Signal Von, das erste AUS-Signal Voff1 und das zweite AUS-Signal Voff2 werden jeweils vom Steuer-IC 10 zugeführt. Das EIN-Signal Von hat eine Spannung, die nicht kleiner ist als die Gate-Schwellenspannung Vth. Das erste AUS-Signal Voff1 und das zweite AUS-Signal Voff2 können jeweils eine Spannung (z. B. Referenzspannung) haben, die kleiner ist als die Gate-Schwellenspannung Vth.
  • In diesem Fall wird die erste öffnungsseitige Elektrode 87 in den AUS-Zustand versetzt, und die erste bodenseitige Elektrode 86, die zweite bodenseitige Elektrode 106 und die zweite öffnungsseitige Elektrode 107 werden jeweils in den EIN-Zustand versetzt. Das heißt, während die erste öffnungsseitige Elektrode 87 als Gate-Elektrode fungiert, fungieren die erste bodenseitige Elektrode 86 und die zweite bodenseitige Elektrode 106 jeweils als Feldelektrode.
  • Dadurch wird der erste Kanalbereich 91 so gesteuert, dass er sich im EIN-Zustand befindet, und der zweite Kanalbereich 111 wird so gesteuert, dass er sich im AUS-Zustand befindet. In 19A ist der erste Kanalbereich 91 im EIN-Zustand durch eine gestrichelte Schraffur und der zweite Kanalbereich 111 im AUS-Zustand durch eine ausgefüllte Schraffur gekennzeichnet.
  • Dadurch wird, während der erste MISFET 56 in den EIN-Zustand gesteuert wird, der zweite MISFET 57 in den AUS-Zustand gesteuert (erste Halb-EIN-Steuerung). Dadurch wird der zweite Kanalbereich 111, dessen zweiter Kanalanteil R2 (R2 < R1) kleiner als der erste Kanalanteil R1 ist, so gesteuert, dass er sich im AUS-Zustand befindet, und der charakteristische Kanalanteil RC wird daher im Normalbetrieb kleiner als der Durchschnittskanalanteil RAV.
  • Ein Kanalnutzungsanteil RU im Normalbetrieb beträgt 62,5 %. Weiterhin beträgt der charakteristische Kanalanteil RC im Normalbetrieb 31,25 %. Dadurch nähert sich der Flächenwiderstand Ron·A dem Flächenwiderstand Ron·A, der durch den dritten Plotpunkt P3 im Diagramm von 13 dargestellt ist.
  • Andererseits wird, Bezug nehmend auf 19B, wenn sich der Leistungs-MISFET 9 im aktiven Klemmbetrieb befindet, ein erstes AUS-Signal Voff1 der ersten Gate-Steuerverdrahtung 17A zugeführt, ein Klemmbetrieb-EIN-Signal VCon der zweiten Gate-Steuerverdrahtung 17B zugeführt und ein zweites AUS-Signal Voff2 der dritten Gate-Steuerverdrahtung 17C zugeführt.
  • Das erste AUS-Signal Voff1, das Klemmbetrieb-EIN-Signal VCon und das zweite AUS-Signal Voff2 werden jeweils vom Steuer-IC 10 zugeführt. Das erste AUS-Signal Voff1 hat eine Spannung, die kleiner ist als die Gate-Schwellenspannung Vth (z. B. die Referenzspannung). Das Klemmbetrieb-EIN-Signal VCon hat eine Spannung nicht kleiner als die Gate-Schwellenspannung Vth. Das Klemmbetrieb-EIN-Signal VCon kann eine Spannung haben, die nicht größer oder kleiner ist als eine Spannung im Normalbetrieb. Das zweite AUS-Signal Voff2 kann die Referenzspannung sein.
  • In diesem Fall wird die zweite öffnungsseitige Elektrode 107 in den EIN-Zustand versetzt, und die erste bodenseitige Elektrode 86, die erste öffnungsseitige Elektrode 87 und die zweite bodenseitige Elektrode 106 werden jeweils in den AUS-Zustand versetzt. Das heißt, während die zweite öffnungsseitige Elektrode 107 als Gate-Elektrode fungiert, fungieren die erste bodenseitige Elektrode 86 und die zweite bodenseitige Elektrode 106 jeweils als Feldelektrode.
  • Dadurch wird der erste Kanalbereich 91 so gesteuert, dass er sich im AUS-Zustand befindet, und der zweite Kanalbereich 111 wird so gesteuert, dass er sich im EIN-Zustand befindet. In 19B ist der erste Kanalbereich 91 im AUS-Zustand durch eine ausgefüllte Schraffur und der zweite Kanalbereich 111 im EIN-Zustand durch eine gepunktete Schraffur gekennzeichnet.
  • Dadurch wird, während der erste MISFET 56 in den AUS-Zustand gesteuert wird, der zweite MISFET 57 in den EIN-Zustand gesteuert (zweite Halb-Ein-Steuerung). Dadurch wird der erste Kanalbereich 91, dessen erster Kanalanteil R1 (R2 < R1) den zweiten Kanalanteil R2 übersteigt, in den AUS-Zustand gesteuert, und der Kanalnutzungsanteil RU im aktiven Klammerbetrieb wird daher größer als null und kleiner als der Kanalnutzungsanteil RU im Normalbetrieb.
  • Der Kanalnutzungsanteil RU im aktiven Klemmbetrieb beträgt 37,5 %. Weiterhin beträgt der charakteristische Kanalanteil RC im aktiven Klemmbetrieb 18,75 %. Dabei nähert sich die aktive Klemmfähigkeit Eac der aktiven Klemmfähigkeit Eac, die durch den zweiten Plotpunkt P2 im Diagramm von 13 dargestellt wird, an oder überschreitet die betreffende aktive Klemmfähigkeit Eac.
  • Im dritten Steuerungsbeispiel wird im Normalbetrieb und im aktiven Klemmbetrieb das AUS-Signal Voff der dritten Gate-Steuerverdrahtung 17C zugeführt. Im Normalbetrieb und im aktiven Klemmbetrieb kann jedoch auch das EIN-Signal Von der dritten Gate-Steuerverdrahtung 17C zugeführt werden.
  • Wie oben beschrieben, können die gleichen Effekte, wie sie für das Halbleiterbauelement 1 beschrieben wurden, auch bei dem Halbleiterbauelement 151 erreicht werden. Insbesondere ist gemäß dem Halbleiterbauelement 151 der zweite Kanalanteil R2 verschieden von dem ersten Kanalanteil R1 (R1 ≠ R2). Insbesondere ist der zweite Kanalanteil R2 kleiner als der erste Kanalanteil R1 (R2 < R1) .
  • Bei der oben beschriebenen Struktur steuert der Steuer-IC 10 den ersten MISFET 56 und den zweiten MISFET 57 so an, dass der Kanalnutzungsanteil RU im aktiven Klemmbetrieb größer als null und kleiner als der Kanalnutzungsanteil RU im Normalbetrieb ist. Insbesondere steuert der Steuer-IC 10 den ersten Kanalbereich 91 in den AUS-Zustand und steuert den zweiten Kanalbereich 111 in den EIN-Zustand im aktiven Klemmbetrieb. Dadurch ist es möglich, die Effekte zur Verbesserung der aktiven Klemmfähigkeit Eac zu verstärken.
  • Ferner kann gemäß dem Halbleiterbauelement 151, wie im dritten Steuerungsbeispiel gezeigt, die erste Halb-EIN-Steuerung im Normalbetrieb und die zweite Halb-EIN-Steuerung im aktiven Klemmbetrieb angewendet werden. Weiterhin kann gemäß dem Halbleiterbauelement 151 die zweite Halb-EIN-Steuerung im Normalbetrieb und die erste Halb-EIN-Steuerung im aktiven Klemmbetrieb angewendet werden.
  • Daher ist es gemäß dem Halbleiterbauelement 151 möglich, durch die bloße Änderung eines Steuermusters verschiedene Arten von Flächenwiderstand Ron·A und aktiver Klemmfähigkeit Eac zu realisieren, während der gleiche Durchschnittskanalanteil RAV vorliegt.
  • Ferner sind bei dem Halbleiterbauelement 151 die Gruppe der mehreren (in dieser Ausführungsform zwei) ersten FET-Strukturen 58 und die Gruppe der mehreren (in dieser Ausführungsform zwei) zweiten FET-Strukturen 68 abwechselnd angeordnet.
  • Gemäß einer Struktur, bei der die mehreren ersten FET-Strukturen 58 nebeneinanderliegen, kann der erste Kanalbereich 91, ohne mit dem zweiten Kanalbereich 111 verbunden zu sein, in dem Bereich zwischen den mehreren nebeneinanderliegenden ersten FET-Strukturen 58 gebildet werden. Daher ist es möglich, den ersten Kanalbereich 91 en zu bilden und den ersten Kanalanteil R1 angemessen einzustellen.
  • In ähnlicher Weise kann gemäß einer Struktur, bei der die mehreren zweiten FET-Strukturen 68 nebeneinanderliegen, der zweite Kanalbereich 111, ohne mit dem ersten Kanalbereich 91 verbunden zu sein, in dem Bereich zwischen den mehreren nebeneinanderliegenden zweiten FET-Strukturen 68 ausgebildet sein. Daher ist es möglich, den zweiten Kanalbereich 111 angemessen zu bilden und den zweiten Kanalanteil R2 angemessen einzustellen. Dadurch können der Durchschnittskanalanteil RAV und der charakteristische Kanalanteil RC entsprechend angepasst werden.
  • 20 ist eine perspektivische Ansicht eines Halbleiterbauelements 161 gemäß einer dritten bevorzugten Ausführung der vorliegenden Erfindung, das aus einer ersten Richtung betrachtet wird. 21 ist eine perspektivische Schnittansicht eines in 20 dargestellten Bereichs XXI. 22 ist eine perspektivische Schnittansicht, in der die Source-Elektrode 12 und eine Gate-Steuerverdrahtung 17 aus 21 entfernt sind. 23 ist eine perspektivische Schnittansicht, bei der eine Zwischenisolierschicht 142 aus 22 entfernt ist. Nachfolgend werden Strukturen, die den beschriebenen Strukturen für das Halbleiterbauelement 1 entsprechen, mit den gleichen Referenzzeichen versehen und deren Beschreibung weggelassen.
  • Bei dem Halbleiterbauelement 1 umfasst die Gate-Steuerverdrahtung 17 die erste Gate-Steuerverdrahtung 17A, die zweite Gate-Steuerverdrahtung 17B und die dritte Gate-Steuerverdrahtung 17C. Im Gegensatz dazu umfasst bei dem Halbleiterbauelement 161 die Gate-Steuerverdrahtung 17 keine dritte Gate-Steuerverdrahtung 17C, sondern nur die erste Gate-Steuerverdrahtung 17A und die zweite Gate-Steuerverdrahtung 17B.
  • Weiterhin ist bei dem Halbleiterbauelement 1 die zweite bodenseitige Elektrode 106 mit der ersten bodenseitigen Elektrode 86 elektrisch verbunden. Im Gegensatz dazu ist bei dem Halbleiterbauelement 161 die zweite bodenseitige Elektrode 106 von der ersten bodenseitigen Elektrode 86 elektrisch isoliert.
  • Insbesondere enthält das Halbleiterbauelement 161 mehrere Kontakt-Graben-Strukturen 120, die jeweils mit der ersten Gate-Graben-Struktur 60 und der zweiten Gate-Graben-Struktur 70 so verbunden sind, dass die erste Gate-Graben-Struktur 60 und die zweite Gate-Graben-Struktur 70 elektrisch voneinander isoliert sind.
  • Ein Bereich, der sich an der Seite des anderen Endteils einer ersten FET-Struktur 58 und an der Seite des anderen Endteils einer zweiten FET-Struktur 68 befindet, ist ähnlich aufgebaut wie ein Bereich, der sich an der Seite des ersten Endteils der ersten FET-Struktur 58 und an der Seite des ersten Endteils der zweiten FET-Struktur 68 befindet. Im Folgenden wird beispielhaft die Struktur des Bereichs beschrieben, der sich auf der Seite des einen Endteils der ersten FET-Struktur 58 und auf der Seite des einen Endteils der zweiten FET-Struktur 68 befindet, und eine Beschreibung der Struktur des Bereichs, der sich auf der Seite des anderen Endteils der ersten FET-Struktur 58 und auf der Seite des anderen Endteils der zweiten FET-Struktur 68 befindet, wird weggelassen.
  • Bezug nehmend auf 20 bis 23 umfasst die mehreren Kontakt-Graben-Strukturen 120 eine mehrere erste Kontakt-Graben-Strukturen 162 und mehrere zweite Kontakt-Graben-Strukturen 163. Jede der ersten Kontakt-Graben-Strukturen 162 ist mit einem Endteil einer entsprechenden ersten der mehreren ersten Gate-Graben-Strukturen 60 in einem Abstand von den mehreren zweiten Gate-Graben-Strukturen 70 verbunden. Bei der vorliegenden Ausführungsform sind die ersten Kontakt-Graben-Strukturen 162 mit den entsprechenden ersten Gate-Graben-Strukturen 60 in einer Eins-zu-Eins-Entsprechung verbunden.
  • Jede der zweiten Kontakt-Graben-Strukturen 163 ist mit einem Endteil einer entsprechenden ersten der mehreren der zweiten Gate-Graben-Strukturen 70 in einem Abstand von den mehreren ersten Grabengatterstrukturen 60 verbunden. Bei der vorliegenden Ausführungsform sind die zweiten Kontakt-Graben-Strukturen 163 mit den entsprechenden zweiten Gate-Graben-Strukturen 70 in einer Eins-zu-Eins-Entsprechung verbunden.
  • Jede der ersten Kontakt-Graben-Strukturen 162 umfasst einen ersten Kontakt-Graben 164, eine erste Kontaktisolierschicht 165 und eine erste Kontaktelektrode 166. Der erste Kontakt-Graben 164, die erste Kontaktisolierschicht 165 und die erste Kontaktelektrode 166 entsprechen jeweils dem oben erwähnten Kontakt-Graben 131, der Kontaktisolierschicht 132 und der Kontaktelektrode 133.
  • Der erste Kontakt-Graben 164 steht in Verbindung mit einem Endteil eines ersten Gate-Grabens 81. In Bezug auf die erste Richtung X ist eine Breite WTC1 des ersten Kontakt-Grabens 164 gleich einer ersten Breite WT1 des ersten Gate-Grabens 81 (WTC1 = WT1). Der erste Kontakt-Graben 164 bildet mit dem ersten Gate-Graben 81 einen Graben, der sich entlang der zweiten Richtung Y erstreckt.
  • Die erste Kontaktisolierschicht 165 ist einstückig mit der ersten Isolierschicht 82 in einem Verbindungsabschnitt zwischen dem ersten Gate-Graben 81 und dem ersten Kontakt-Graben 164 ausgebildet. Insbesondere enthält die erste Kontaktisolierschicht 165 eine Herausführungsisolierschicht 165A, die zur Innenseite des ersten Gate-Grabens 81 herausgeführt ist. Die Herausführungsisolierschicht 165A entspricht der zuvor erwähnten Herausführungsisolierschicht 132A. Das heißt, die erste Kontaktisolierschicht 165 kreuzt den Verbindungsabschnitt und ist einstückig mit der ersten bodenseitigen Isolierschicht 84 und der ersten öffnungsseitigen Isolierschicht 85 innerhalb des ersten Gate-Grabens 81 ausgebildet.
  • Die erste Kontaktelektrode 166 ist einstückig mit der ersten bodenseitigen Elektrode 86 in dem Verbindungsabschnitt zwischen dem ersten Gate-Graben 81 und dem ersten Kontakt-Graben 164 ausgebildet. Insbesondere enthält die erste Kontaktelektrode 166 eine Herausführungselektrode 166A, die zur Innenseite des ersten Gate-Grabens 81 herausgeführt ist. Die Herausführungselektrode 166A entspricht der zuvor erwähnten Herausführungselektrode 133A.
  • Das heißt, die erste Kontaktelektrode 166 kreuzt den Verbindungsabschnitt und ist elektrisch mit der ersten bodenseitigen Elektrode 86 innerhalb des ersten Gate-Grabens 81 verbunden. Innerhalb des ersten Gate-Grabens 81 ist die erste Zwischenisolierschicht 88 zwischen der ersten Kontaktelektrode 166 und der ersten öffnungsseitigen Elektrode 87 angeordnet.
  • Jede der zweiten Kontakt-Graben-Strukturen 163 umfasst einen zweiten Kontakt-Graben 167, eine zweite Kontaktisolierschicht 168 und eine zweite Kontaktelektrode 169. Der zweite Kontakt-Graben 167, die zweite Kontaktisolierschicht 168 und die zweite Kontaktelektrode 169 entsprechen jeweils dem oben erwähnten Kontakt-Graben 131, der Kontaktisolierschicht 132 und der Kontaktelektrode 133.
  • Der zweite Kontakt-Graben 167 steht in Verbindung mit einem Endteil des zweiten Gate-Grabens 101. In Bezug auf die erste Richtung X ist eine Breite WTC2 des zweiten Kontakt-Grabens 167 gleich einer zweiten Breite WT2 des zweiten Gate-Grabens 101 (WTC2 = WT2). Der zweite Kontakt-Graben 167 bildet mit dem zweiten Gate-Graben 101 einen Graben, der sich entlang der zweiten Richtung Y erstreckt.
  • Die zweite Kontaktisolierschicht 168 ist einstückig mit der zweiten Isolierschicht 102 in einem Verbindungsabschnitt zwischen dem zweiten Gate-Graben 101 und dem zweiten Kontakt-Graben 167 ausgebildet. Insbesondere enthält die zweite Kontaktisolierschicht 168 eine Herausführungsisolierschicht 168A, die zur Innenseite des zweiten Gate-Grabens 101 herausgeführt ist. Die Herausführungsisolierschicht 168A entspricht der zuvor erwähnten Herausführungsisolierschicht 132A. Das heißt, die zweite Kontaktisolierschicht 168 kreuzt den Verbindungsabschnitt und ist einstückig mit der zweiten bodenseitigen Isolierschicht 104 und der zweiten öffnungsseitigen Isolierschicht 105 innerhalb des zweiten Gate-Grabens 101 ausgebildet.
  • Die zweite Kontaktelektrode 169 ist einstückig mit der zweiten bodenseitigen Elektrode 106 in dem Verbindungsabschnitt zwischen dem zweiten Gate-Graben 101 und dem zweiten Kontakt-Graben 167 ausgebildet. Insbesondere enthält die zweite Kontaktelektrode 169 eine Herausführungselektrode 169A, die zur Innenseite des zweiten Gate-Grabens 101 herausgeführt ist. Die Herausführungselektrode 169A entspricht der bereits erwähnten Herausführungselektrode 133A.
  • Das heißt, die zweite Kontaktelektrode 169 kreuzt den Verbindungsabschnitt und ist elektrisch mit der zweiten bodenseitigen Elektrode 106 innerhalb des zweiten Gate-Grabens 101 verbunden. Innerhalb des zweiten Gate-Grabens 101 ist die zweite Zwischenisolierschicht 108 zwischen der zweiten Kontaktelektrode 169 und der zweiten öffnungsseitigen Elektrode 107 angeordnet.
  • Die zweite Kontaktelektrode 169 ist von der ersten Kontaktelektrode 166 elektrisch isoliert. Dadurch ist die zweite bodenseitige Elektrode 106 von der ersten bodenseitige Elektrode 86 elektrisch isoliert. Das heißt, die erste bodenseitige Elektrode 86 und die zweite bodenseitige Elektrode 106 sind so konfiguriert, dass sie unabhängig voneinander angesteuert werden können.
  • Bei der vorliegenden Ausführungsform umfasst die mehreren dritten Steckelektroden 145 eine Vielzahl von dritten Steckelektroden 145A und eine Vielzahl von dritten Steckelektroden 145B. Die mehreren dritten Steckelektroden 145A sind jeweils in einen Teil eingebettet, der die erste Kontaktelektrode 166 der ersten Kontakt-Graben-Struktur 162 in einer Zwischenisolierschicht 142 abdeckt. Die mehreren dritten Steckelektroden 145B durchdringen die Zwischenisolierschicht 142 und sind mit der Kontaktelektrode 166 verbunden.
  • Die mehreren dritten Steckelektroden 145B sind jeweils in einen Teil eingebettet, der die zweite Kontaktelektrode 169 der zweiten Kontakt-Graben-Struktur 163 in einer Zwischenisolierschicht 142 abdeckt. Die mehreren dritten Steckelektroden 145B durchdringen die Zwischenisolierschicht 142 und sind mit der Kontaktelektrode 169 verbunden.
  • Die erste Gate-Steuerverdrahtung 17A der Gate-Steuerverdrahtung 17 ist elektrisch mit der ersten bodenseitigen Elektrode 86 und der ersten öffnungsseitigen Elektrode 87 verbunden. Insbesondere ist die erste Gate-Steuerverdrahtung 17A elektrisch mit der Vielzahl der ersten Steckelektroden 143 und der Vielzahl der dritten Steckelektroden 145A in der Zwischenisolierschicht 142 verbunden. Das Verdrahtungsmuster der ersten Gate-Steuerverdrahtung 17A ist frei wählbar.
  • Das Gate-Steuersignal des Steuer-ICs 10 wird der ersten Gate-Steuerverdrahtung 17A zugeführt. Das Gate-Steuersignal wird über die mehreren ersten Steckelektroden 143 und die mehreren dritten Steckelektroden 145A an die erste bodenseitige Elektrode 86 und die erste öffnungsseitige Elektrode 87 übertragen.
  • Daher werden in dieser Ausführung die erste bodenseitige Elektrode 86 und die erste öffnungsseitige Elektrode 87 gleichzeitig auf die gleiche Spannung gesteuert. Dadurch ist es möglich, eine Potentialdifferenz, die sich zwischen der ersten bodenseitigen Elektrode 86 und der ersten öffnungsseitigen Elektrode 87 ausbildet, in geeigneter Weise zu unterdrücken und somit eine Konzentration eines elektrischen Feldes auf der ersten Zwischenisolationsschicht 88 in geeigneter Weise zu unterdrücken. Dadurch ist es möglich, eine Spannungsfestigkeit der ersten Trench-Gate-Struktur 60 zu erhöhen.
  • Die zweite Gate-Steuerverdrahtung 17B der Gate-Steuerverdrahtung 17 ist elektrisch mit der zweiten bodenseitigen Elektrode 106 und der zweiten öffnungsseitigen Elektrode 107 verbunden. Insbesondere ist die zweite Gate-Steuerverdrahtung 17B elektrisch mit der Vielzahl der zweiten Steckelektroden 144 und der Vielzahl der dritten Steckelektroden 145B in der Zwischenisolierschicht 142 verbunden. Das Verdrahtungsmuster der zweiten Gate-Steuerverdrahtung 17B ist frei wählbar.
  • Das Gate-Steuersignal des Steuer-ICs 10 wird der zweiten Gate-Steuerverdrahtung 17A zugeführt. Das Gate-Steuersignal wird über die Vielzahl der ersten Steckelektroden 143 und die Vielzahl der dritten Steckelektroden 145B an die zweite bodenseitige Elektrode 106 und die zweite öffnungsseitige Elektrode 107 übertragen.
  • Daher werden in dieser Ausführung die zweite bodenseitige Elektrode 106 und die zweite öffnungsseitige Elektrode 107 gleichzeitig auf die gleiche Spannung gesteuert. Dadurch ist es möglich, eine Potentialdifferenz, die sich zwischen der zweiten bodenseitigen Elektrode 106 und der zweiten öffnungsseitigen Elektrode 107 ausbildet, in geeigneter Weise zu unterdrücken und somit eine Konzentration eines elektrischen Feldes auf der zweiten Zwischenisolierschicht 108 in geeigneter Weise zu unterdrücken. Dadurch ist es möglich, eine Spannungsfestigkeit der zweiten Gate-Graben-Struktur 70 zu erhöhen.
  • 24A ist eine perspektivische Schnittansicht zur Beschreibung eines Normalbetriebs des in 23 dargestellten Halbleiterbauelements. 24B ist eine perspektivische Schnittansicht zur Beschreibung eines aktiven Klemmbetriebs des in 23 dargestellten Halbleiterbauelements. In 24A und 24B sind zur Vereinfachung der Beschreibung Strukturen in der ersten Hauptfläche 3 weggelassen, um die Gate-Steuerverdrahtung 17 zu vereinfachen.
  • Bezug nehmend auf 24A wird, wenn sich der Leistungs-MISFET 9 im Normalbetrieb befindet, ein erstes EIN-Signal Von1 der ersten Gate-Steuerverdrahtung 17A und ein zweites EIN-Signal Von2 der zweiten Gate-Steuerverdrahtung 17B zugeführt. Das erste EIN-Signal Von1 und das zweite EIN-Signal Von2 werden jeweils von dem Steuer-IC 10 zugeführt.
  • Das erste EIN-Signal Von1 und das zweite EIN-Signal Von2 haben jeweils eine Spannung, die nicht kleiner ist als die Gate-Schwellenspannung Vth. Das erste EIN-Signal Von1 und das zweite EIN-Signal Von2 können jeweils gleicher Spannung sein.
  • In diesem Fall werden die erste öffnungsseitige Elektrode 87, die zweite öffnungsseitige Elektrode 107, die erste bodenseitige Elektrode 86 und die zweite bodenseitige Elektrode 106 jeweils in den EIN-Zustand versetzt. Das heißt, die erste öffnungsseitige Elektrode 87, die zweite öffnungsseitige Elektrode 107, die erste bodenseitige Elektrode 86 und die zweite bodenseitige Elektrode 106 fungieren jeweils als Gate-Elektrode.
  • Dadurch werden der erste Kanalbereich 91 und der zweite Kanalbereich 111 so gesteuert, dass sie sich beide im EIN-Zustand befinden. In 24A sind der erste Kanalbereich 91 und der zweite Kanalbereich 111 in den EIN-Zuständen durch gestrichelte Schraffuren gekennzeichnet.
  • Im Ergebnis werden sowohl der erste MISFET 56 als auch der zweite MISFET 57 angesteuert (Voll-EIN-Steuerung). Ein Kanalnutzungsanteil RU im Normalbetrieb beträgt 100 %. Ein charakteristischer Kanalanteil RC im Normalbetrieb beträgt 50%. Dadurch nähert sich der Flächenwiderstand Ron·A dem Flächenwiderstand Ron·A, der durch den zweiten Plotpunkt P2 im Diagramm von 13 dargestellt ist.
  • Andererseits wird mit Bezug auf 24B, wenn sich der Leistungs-MISFET 9 im aktiven Klemmbetrieb befindet, ein AUS-Signal Voff der ersten Gate-Steuerverdrahtung 17A zugeführt, und ein Klemmbetrieb-EIN-Signal VCon wird der zweiten Gate-Steuerverdrahtung 17B zugeführt.
  • Das AUS-Signal Voff und das Klammer-EIN-Signal VCon werden jeweils von dem Steuer-IC 10 zugeführt. Das AUS-Signal Voff hat eine Spannung (z. B. die Referenzspannung), die kleiner ist als die Gate-Schwellenspannung Vth. Das Klemmbetrieb-EIN-Signal VCon hat eine Spannung nicht kleiner als die Gate-Schwellenspannung Vth. Das Klemmbetrieb-EIN-Signal VCon kann eine Spannung haben, die nicht größer oder kleiner ist als eine Spannung im Normalbetrieb.
  • In diesem Fall werden die erste bodenseitige Elektrode 86 und die erste öffnungsseitige Elektrode 87 jeweils in den AUS-Zustand und die zweite bodenseitige Elektrode 106 und die zweite öffnungsseitige Elektrode 107 jeweils in den EIN-Zustand versetzt. Dadurch wird der erste Kanalbereich 91 so gesteuert, dass er sich im AUS-Zustand befindet, und der zweite Kanalbereich 111 wird so gesteuert, dass er sich im EIN-Zustand befindet. In 24B ist der erste Kanalbereich 91 im AUS-Zustand durch eine ausgefüllte Schraffur und der zweite Kanalbereich 111 im EIN-Zustand durch eine gepunktete Schraffur gekennzeichnet.
  • Dadurch wird, während der erste MISFET 56 in den AUS-Zustand gesteuert wird, der zweite MISFET 57 in den EIN-Zustand gesteuert (zweite Halb-Ein-Steuerung). Dadurch ist der Kanalnutzungsanteil RU im aktiven Klemmbetrieb größer als null und kleiner als der Kanalnutzungsanteil RU im Normalbetrieb.
  • Der Kanalnutzungsanteil RU im aktiven Klemmbetrieb beträgt 50 %. Und der charakteristische Kanalanteil RC im aktiven Klemmbetrieb beträgt 25 %. Dadurch nähert sich die aktive Klemmfähigkeit Eac der aktiven Klemmfähigkeit Eac, die durch den vierten Plotpunkt P4 im Diagramm von 13 dargestellt wird.
  • In diesem Steuerungsbeispiel wurde ein Beispiel beschrieben, bei dem die zweite Halb-EIN-Steuerung im aktiven Klemmbetrieb angewendet wird. Die erste Halb-EIN-Steuerung kann jedoch auch im aktiven Klemmbetrieb angewendet werden.
  • Wie oben beschrieben, können die gleichen Effekte, wie sie für das Halbleiterbauelement 1 beschrieben wurden, auch bei dem Halbleiterbauelement 161 erreicht werden. Insbesondere ist gemäß dem Halbleiterbauelement 161 die zweite bodenseitige Elektrode 106 von der ersten bodenseitigen Elektrode 86 elektrisch isoliert, und die zweite öffnungsseitige Elektrode 107 ist von der ersten öffnungsseitigen Elektrode 87 elektrisch isoliert.
  • In der oben beschriebenen Struktur steuert der Steuer-IC 10 die erste bodenseitige Elektrode 86 und die erste öffnungsseitige Elektrode 87 des ersten MISFET 56 auf die gleiche Spannung zur gleichen Zeit. Dadurch ist es möglich, eine zwischen der ersten bodenseitigen Elektrode 86 und der ersten öffnungsseitigen Elektrode 87 gebildete Potentialdifferenz im Normalbetrieb und im aktiven Klemmbetrieb entsprechend zu unterdrücken. Im Ergebnis ist es möglich, eine Konzentration eines elektrischen Feldes auf der ersten Zwischenisolierschicht 88 in geeigneter Weise zu unterdrücken und somit eine Spannungsfestigkeit der ersten Gate-Graben-Struktur 60 zu erhöhen.
  • Weiterhin steuert der Steuer-IC 10 die zweite bodenseitige Elektrode 106 und die zweite öffnungsseitige Elektrode 107 des zweiten MISFET 57 auf die gleiche Spannung zur gleichen Zeit. Dadurch ist es möglich, eine zwischen der zweiten bodenseitigen Elektrode 106 und der zweiten öffnungsseitigen Elektrode 107 gebildete Potentialdifferenz im Normalbetrieb und im aktiven Klemmbetrieb entsprechend zu unterdrücken. Im Ergebnis ist es möglich, eine Konzentration eines elektrischen Feldes auf der zweiten Zwischenisolierschicht 108 in geeigneter Weise zu unterdrücken und somit eine Spannungsfestigkeit der zweiten Gate-Graben-Struktur 70 zu erhöhen.
  • 25 ist eine perspektivische Schnittansicht eines Bereichs entsprechend 21, die ein Halbleiterbauelement gemäß einer vierten bevorzugten Ausführung der vorliegenden Erfindung zeigt. 26 ist eine perspektivische Schnittansicht, in der Strukturen auf der Halbleiterschicht 2 aus 25 entfernt sind. Nachfolgend werden Strukturen, die den beschriebenen Strukturen für das Halbleiterbauelement 161 entsprechen, mit den gleichen Referenzzeichen versehen und deren Beschreibung weggelassen.
  • Im Folgenden wird beispielhaft die Struktur des Bereichs beschrieben, der sich auf der Seite des einen Endteils der ersten FET-Struktur 58 und auf der Seite des einen Endteils der zweiten FET-Struktur 68 befindet, und eine Beschreibung der Struktur des Bereichs, der sich auf der Seite des anderen Endteils der ersten FET-Struktur 58 und auf der Seite des anderen Endteils der zweiten FET-Struktur 68 befindet, wird weggelassen.
  • Bei dem Halbleiterbauelement 161 sind die mehreren ersten FET-Strukturen 58 und die mehreren zweiten FET-Strukturen 68 so ausgebildet, dass eine erste FET-Struktur 58 und eine zweite FET-Struktur 68 abwechselnd angeordnet sind. Im Gegensatz dazu sind bei dem Halbleiterbauelement 171 die mehreren ersten FET-Strukturen 58 und die mehreren zweiten FET-Strukturen 68 so ausgebildet, dass eine Gruppe von mehreren (in dieser Ausführungsform zwei) ersten FET-Strukturen 58 und eine Gruppe von mehreren (in dieser Ausführungsform zwei) zweiten FET-Strukturen 68 abwechselnd angeordnet sind.
  • Ferner sind bei dem Halbleiterbauelement 161 die mehreren ersten Kontakt-Graben-Strukturen 162 mit den entsprechenden ersten Gate-Graben-Strukturen 60 in einer Eins-zu-Eins-Entsprechung verbunden. Im Gegensatz dazu sind bei dem Halbleiterbauelement 171 die mehreren ersten Kontakt-Graben-Strukturen 162 jeweils mit der Gruppe der mehreren (in dieser Ausführungsform zwei) ersten Gate-Graben-Strukturen 60 verbunden, die einander benachbart sind. Die Vielzahl der ersten Kontakt-Graben-Strukturen 162 sind in der Draufsicht bogenförmig ausgebildet.
  • Ferner sind bei dem Halbleiterbauelement 161 die mehreren zweiten Kontakt-Graben-Strukturen 163 mit den entsprechenden zweiten Gate-Graben-Strukturen 70 in einer Eins-zu-Eins-Entsprechung verbunden. Im Gegensatz dazu sind bei dem Halbleiterbauelement 171 die mehreren zweiten Kontakt-Graben-Strukturen 163 jeweils mit der Gruppe der mehreren (in dieser Ausführungsform zwei) zweiten Gate-Graben-Strukturen 70 verbunden, die einander benachbart sind. Die Vielzahl der zweiten Kontakt-Graben-Strukturen 163 sind in der Draufsicht bogenförmig ausgebildet. Nachfolgend wird der Aufbau des Halbleiterbauelements 171 im Einzelnen beschrieben.
  • Bezug nehmend auf 25 and 26 sind bei dieser Ausführung die mehreren Zellenbereiche 75 jeweils definiert als ein Bereich zwischen zwei ersten FET-Strukturen 58, die einander benachbart sind, ein Bereich zwischen einer ersten FET-Struktur 58 und einer zweiten FET-Struktur 68, die einander benachbart sind, und ein Bereich zwischen zwei zweiten FET-Strukturen 68, die einander benachbart sind.
  • Bei der vorliegenden Ausführungsform sind drei Arten von Gesamtkanalanteilen RT auf die mehreren Zellenbereiche 75 angewendet. Die drei Arten von Gesamtkanalanteilen RT umfassen einen ersten Gesamtkanalanteil RT1, einen zweiten Gesamtkanalanteil RT2 und einen dritten Gesamtkanalanteil RT3.
  • Der erste Gesamtkanalanteil RT1 wird auf den Bereich zwischen zwei ersten FET-Strukturen 58 angewandt, die einander benachbart sind. Im Bereich zwischen zwei ersten FET-Strukturen 58, die einander benachbart sind, wird somit strukturbedingt kein zweiter Kanalbereich 111 gebildet.
  • Der erste Gesamtkanalanteil RT1 ist die Summe des ersten Kanalanteils R1 von zwei ersten FET-Strukturen 58, die einander benachbart sind. Der erste Gesamtkanalanteil RT1 kann auf einen Bereich von nicht weniger als 0 % bis nicht mehr als 100 % (vorzugsweise mehr als 0 % und weniger als 100 %) eingestellt werden. Bei der vorliegenden Ausführungsform ist der erste Gesamtkanalanteil RT1 auf 50 % eingestellt. Bei dem ersten Gesamtkanalanteil RT1 beträgt der erste Kanalanteil R1 auf der einen Seite und der erste Kanalanteil R1 auf der anderen Seite jeweils 25 %.
  • Der zweite Gesamtkanalanteil RT2 wird auf den Bereich zwischen einer ersten FET-Struktur 58 und einer zweiten FET-Struktur 68 angewendet, die einander benachbart sind. In dem Bereich zwischen einer ersten FET-Struktur 58 und einer zweiten FET-Struktur 68, die aneinandergrenzen, werden strukturbedingt somit ein erster Kanalbereich 91 und ein zweiter Kanalbereich 111 gebildet.
  • Der zweite Gesamtkanalanteil RT2 ist die Summe aus dem ersten Kanalanteil R1 und dem zweiten Kanalanteil R2. Der zweite Gesamtkanalanteil RT2 kann z. B. in einem Bereich von mehr als 40 % und weniger als 60 % eingestellt werden. Bei der vorliegenden Ausführungsform ist der zweite Gesamtkanalanteil RT2 auf 50 % eingestellt. Bei dem zweiten Gesamtkanalanteil RT2 beträgt der erste Kanalanteil R1 25 % und der zweite Kanalanteil R2 25 %.
  • Der dritte Gesamtkanalanteil RT3 wird auf den Bereich zwischen zwei zweiten FET-Strukturen 68 angewandt, die einander benachbart sind. Im Bereich zwischen zwei benachbarten zweiten FET-Strukturen 68 wird somit strukturbedingt kein erster Kanalbereich 91 gebildet.
  • Der dritte Gesamtkanalanteil RT3 ist die Summe der zweiten Kanalanteile R2 der zwei zweiten FET-Strukturen 68, die einander benachbart sind. Der dritte Gesamtkanalanteil RT3 kann auf einen Bereich von nicht weniger als 0 % bis nicht mehr als 100 % (vorzugsweise mehr als 0 % und weniger als 100 %) eingestellt werden. Bei der vorliegenden Ausführungsform ist der dritte Gesamtkanalanteil RT3 auf 50 % eingestellt. Bei dem dritten Gesamtkanalanteil RT3 beträgt der zweite Kanalanteil R2 auf der einen Seite und der zweite Kanalanteil R2 auf der anderen Seite jeweils 25 %.
  • Der erste Kanalbereich 91 belegt die Hälfte (50%) eines Gesamtkanals, und der zweite Kanalbereich 111 belegt die Hälfte (50%) des Gesamtkanals. Bei der vorliegenden Ausführungsform beträgt der Durchschnittskanalanteil RAV 50 %.
  • In jeder der ersten Kontakt-Graben-Strukturen 162 steht der erste Kontakt-Graben 164 mit einem Endteil der Vielzahl von ersten Gate-Gräben 81, die einander benachbart sind, in Verbindung. Die erste Kontaktisolierschicht 165 ist einstückig mit der ersten Isolierschicht 82 in dem Verbindungsabschnitt zwischen dem ersten Gate-Graben 81 und dem ersten Kontakt-Graben 164 ausgebildet.
  • Insbesondere umfasst die erste Kontaktisolierschicht 165 die Herausführungsisolierschicht 165A, die zur Innenseite jedes der ersten Gate-Gräben 81 herausgeführt ist, den Verbindungsabschnitt kreuzt und einstückig mit der ersten bodenseitigen Isolierschicht 84 und der ersten öffnungsseitigen Isolierschicht 85 innerhalb jedes der ersten Gate-Gräben 81 ausgebildet ist.
  • Die erste Kontaktelektrode 166 ist einstückig mit der ersten bodenseitigen Elektrode 86 in dem Verbindungsabschnitt zwischen jedem der ersten Gate-Gräben 81 und dem ersten Kontakt-Graben 164 ausgebildet. Insbesondere umfasst die erste Kontaktelektrode 166 die Herausführungselektrode 166A, die zur Innenseite jedes der ersten Gate-Gräben 81 herausgeführt ist, den Verbindungsabschnitt kreuzt und elektrisch mit der ersten bodenseitigen Elektrode 86 innerhalb jedes der ersten Gate-Gräben 81 verbunden ist. Innerhalb jedes der ersten Gate-Gräben 81 ist die erste Zwischenisolierschicht 88 zwischen der ersten Kontaktelektrode 166 und der ersten öffnungsseitigen Elektrode 87 angeordnet.
  • In jeder der zweiten Gate-Graben-Strukturen 70 steht der zweite Kontakt-Graben 167 mit einem Endteil der Vielzahl der zweiten Gate-Gräben 101, die einander benachbart sind, in Verbindung. Die zweite Kontaktisolierschicht 168 ist einstückig mit der zweiten Isolierschicht 102 in dem Verbindungsabschnitt zwischen dem zweiten Gate-Graben 101 und dem zweiten Kontakt-Graben 167 ausgebildet.
  • Insbesondere umfasst die zweite Kontaktisolierschicht 168 die Herausführungsisolierschicht 168A, die zur Innenseite jedes der zweiten Gate-Gräben 101 herausgeführt ist, den Verbindungsabschnitt kreuzt und einstückig mit der zweiten bodenseitigen Isolierschicht 104 und der zweiten öffnungsseitigen Isolierschicht 105 innerhalb jedes der zweiten Gate-Gräben 101 ausgebildet ist.
  • Die zweite Kontaktelektrode 169 ist einstückig mit der zweiten bodenseitigen Elektrode 106 in dem Verbindungsabschnitt zwischen jedem der zweiten Gate-Gräben 101 und dem zweiten Kontakt-Graben 167 ausgebildet. Insbesondere umfasst die zweite Kontaktelektrode 169 die Herausführungselektrode 169A, die zur Innenseite jedes der zweiten Gate-Gräben 101 herausgeführt ist, den Verbindungsabschnitt kreuzt und elektrisch mit der zweiten bodenseitigen Elektrode 106 innerhalb jedes der zweiten Gate-Gräben 101 verbunden ist. Innerhalb des zweiten Gate-Grabens 101 ist die zweite Zwischenisolierschicht 108 zwischen der zweiten Kontaktelektrode 169 und der zweiten öffnungsseitigen Elektrode 107 angeordnet.
  • 27A ist eine perspektivische Schnittansicht zur Beschreibung eines Normalbetriebs des in 25 dargestellten Halbleiterbauelements 171. 27B ist eine perspektivische Schnittansicht zur Beschreibung eines aktiven Klemmbetriebs des in 25 dargestellten Halbleiterbauelements 171. In 27A und 27B sind zur Vereinfachung der Beschreibung Strukturen in der ersten Hauptfläche 3 weggelassen, um die Gate-Steuerverdrahtung 17 zu vereinfachen.
  • Bezug nehmend auf 27A wird, wenn sich der Leistungs-MISFET 9 im Normalbetrieb befindet, ein erstes EIN-Signal Von1 der ersten Gate-Steuerverdrahtung 17A und ein zweites EIN-Signal Von2 der zweiten Gate-Steuerverdrahtung 17B zugeführt. Das erste EIN-Signal Von1 und das zweite EIN-Signal Von2 werden jeweils von dem Steuer-IC 10 zugeführt.
  • Das erste EIN-Signal Von1 und das zweite EIN-Signal Von2 haben jeweils eine Spannung, die nicht kleiner ist als die Gate-Schwellenspannung Vth. Das erste EIN-Signal Von1 und das zweite EIN-Signal Von2 können jeweils gleicher Spannung sein.
  • In diesem Fall werden die erste öffnungsseitige Elektrode 87, die zweite öffnungsseitige Elektrode 107, die erste bodenseitige Elektrode 86 und die zweite bodenseitige Elektrode 106 jeweils in den EIN-Zustand versetzt. Das heißt, die erste öffnungsseitige Elektrode 87, die zweite öffnungsseitige Elektrode 107, die erste bodenseitige Elektrode 86 und die zweite bodenseitige Elektrode 106 fungieren jeweils als Gate-Elektrode.
  • Dadurch werden der erste Kanalbereich 91 und der zweite Kanalbereich 111 so gesteuert, dass sie sich beide im EIN-Zustand befinden. In 27A sind der erste Kanalbereich 91 und der zweite Kanalbereich 111 in den EIN-Zuständen durch gestrichelte Schraffuren gekennzeichnet.
  • Im Ergebnis werden sowohl der erste MISFET 56 als auch der zweite MISFET 57 angesteuert (Voll-EIN-Steuerung). Ein Kanalnutzungsanteil RU im Normalbetrieb beträgt 100 %. Ein charakteristischer Kanalanteil RC im Normalbetrieb beträgt 50%. Dadurch nähert sich der Flächenwiderstand Ron·A dem Flächenwiderstand Ron·A an, der durch den zweiten Plotpunkt P2 im Diagramm von 13 dargestellt ist.
  • Andererseits wird mit Bezug auf 27B, wenn sich der Leistungs-MISFET 9 im aktiven Klemmbetrieb befindet, ein AUS-Signal Voff der ersten Gate-Steuerverdrahtung 17A zugeführt, und ein Klemmbetrieb-EIN-Signal VCon wird der zweiten Gate-Steuerverdrahtung 17B zugeführt.
  • Das AUS-Signal Voff und das Klammer-EIN-Signal VCon werden jeweils von dem Steuer-IC 10 zugeführt. Das AUS-Signal Voff hat eine Spannung (z. B. die Referenzspannung), die kleiner ist als die Gate-Schwellenspannung Vth. Das Klemmbetrieb-EIN-Signal VCon ist eine Spannung nicht kleiner als die Gate-Schwellenspannung Vth. Das Klemmbetrieb-EIN-Signal VCon kann eine Spannung haben, die nicht größer oder kleiner ist als eine Spannung im Normalbetrieb.
  • In diesem Fall werden die erste bodenseitige Elektrode 86 und die erste öffnungsseitige Elektrode 87 jeweils in den AUS-Zustand und die zweite bodenseitige Elektrode 106 und die zweite öffnungsseitige Elektrode 107 jeweils in den EIN-Zustand versetzt. Dadurch wird der erste Kanalbereich 91 so gesteuert, dass er sich im AUS-Zustand befindet, und der zweite Kanalbereich 111 wird so gesteuert, dass er sich im EIN-Zustand befindet. In 27B ist der erste Kanalbereich 91 im AUS-Zustand durch eine ausgefüllte Schraffur und der zweite Kanalbereich 111 im EIN-Zustand durch eine gepunktete Schraffur gekennzeichnet.
  • Dadurch wird, während der erste MISFET 56 in den AUS-Zustand gesteuert wird, der zweite MISFET 57 in den EIN-Zustand gesteuert (zweite Halb-Ein-Steuerung). Dadurch ist der Kanalnutzungsanteil RU im aktiven Klemmbetrieb größer als null und kleiner als der Kanalnutzungsanteil RU im Normalbetrieb.
  • Der Kanalnutzungsanteil RU im aktiven Klemmbetrieb beträgt 50 %. Und der charakteristische Kanalanteil RC im aktiven Klemmbetrieb beträgt 25 %. Dadurch nähert sich die aktive Klemmfähigkeit Eac der aktiven Klemmfähigkeit Eac, die durch den vierten Plotpunkt P4 im Diagramm von 13 dargestellt wird.
  • In diesem Steuerungsbeispiel wurde ein Beispiel beschrieben, bei dem die zweite Halb-EIN-Steuerung im aktiven Klemmbetrieb angewendet wird. Die erste Halb-EIN-Steuerung kann jedoch auch im aktiven Klemmbetrieb angewendet werden.
  • Wie oben beschrieben, können die gleichen Effekte, wie sie für das Halbleiterbauelement 161 beschrieben wurden, auch bei dem Halbleiterbauelement 171 erreicht werden. Ferner sind bei dem Halbleiterbauelement 171 die mehreren ersten FET-Strukturen 58 und die mehreren zweiten FET-Strukturen 68 so ausgebildet, dass eine Gruppe von mehreren (in dieser Ausführungsform zwei) ersten FET-Strukturen 58 und eine Gruppe von mehreren (in dieser Ausführungsform zwei) zweiten FET-Strukturen 68 abwechselnd angeordnet sind.
  • Gemäß einer Struktur, bei der die mehreren ersten FET-Strukturen 58 nebeneinanderliegen, kann der erste Kanalbereich 91, ohne mit dem zweiten Kanalbereich 111 verbunden zu sein, in dem Bereich zwischen den mehreren nebeneinanderliegenden ersten FET-Strukturen 58 gebildet werden. Daher ist es möglich, den ersten Kanalbereich 91 en zu bilden und den ersten Kanalanteil R1 angemessen einzustellen.
  • In ähnlicher Weise kann gemäß einer Struktur, bei der die mehreren zweiten FET-Strukturen 68 nebeneinanderliegen, der zweite Kanalbereich 111, ohne mit dem ersten Kanalbereich 91 verbunden zu sein, in dem Bereich zwischen den mehreren nebeneinanderliegenden zweiten FET-Strukturen 68 ausgebildet sein. Daher ist es möglich, den zweiten Kanalbereich 111 angemessen zu bilden und den zweiten Kanalanteil R2 angemessen einzustellen. Dadurch können der Durchschnittskanalanteil RAV und der charakteristische Kanalanteil RC entsprechend angepasst werden.
  • 28 ist eine perspektivische Schnittansicht eines Bereichs entsprechend 25, die ein Halbleiterbauelement gemäß einer fünften bevorzugten Ausführung der vorliegenden Erfindung zeigt. Nachfolgend werden Strukturen, die den beschriebenen Strukturen für das Halbleiterbauelement 171 entsprechen, mit den gleichen Referenzzeichen versehen und deren Beschreibung weggelassen.
  • In dieser Ausführung werden der erste Gesamtkanalanteil RT1, der zweite Gesamtkanalanteil RT2 und der dritte Gesamtkanalanteil RT3, die jeweils einen unterschiedlichen Wert haben, auf die mehreren Zellenbereiche 75 angewendet.
  • Der erste Gesamtkanalanteil RT1 kann z. B. in einem Bereich von nicht weniger als 60 % bis nicht mehr als 80 % eingestellt werden. Bei der vorliegenden Ausführungsform ist der erste Gesamtkanalanteil RT1 auf 75 % eingestellt. Bei dem ersten Gesamtkanalanteil RT1 beträgt der erste Kanalanteil R1 auf der einen Seite und der erste Kanalanteil R1 auf der anderen Seite jeweils 37,5 %.
  • Der zweite Gesamtkanalanteil RT2 kann z. B. in einem Bereich von mehr als 40 % und weniger als 60 % eingestellt werden. Bei der vorliegenden Ausführungsform ist der zweite Gesamtkanalanteil RT2 auf 50 % eingestellt. Bei dem zweiten Gesamtkanalanteil RT2 beträgt der erste Kanalanteil R1 25 % und der zweite Kanalanteil R2 25 %.
  • Der dritte Gesamtkanalanteil RT3 kann z. B. in einem Bereich von nicht weniger als 20 % bis nicht mehr als 40 % eingestellt werden. Bei der vorliegenden Ausführungsform ist der dritte Gesamtkanalanteil RT3 auf 25 % eingestellt. Bei dem dritten Gesamtkanalanteil RT3 beträgt der zweite Kanalanteil R2 auf der einen Seite und der zweite Kanalanteil R2 auf der anderen Seite jeweils 12,5 %.
  • Der erste Kanalbereich 91 belegt einen Anteil von mehr als 50 % (1/2) eines Gesamtkanals. Bei der vorliegenden Ausführungsform nimmt der erste Kanalbereich 91 62,5 % des gesamten Kanals ein, und der zweite Kanalbereich 111 nimmt 37,5 % des gesamten Kanals ein. Das heißt, der zweite Kanalanteil R2 ist kleiner als der erste Kanalanteil R1 (R2 < R1). Bei der vorliegenden Ausführungsform beträgt der Durchschnittskanalanteil RAV 50 %. Andere Strukturen des Halbleiterbauelements 181 sind ähnlich wie die des Halbleiterbauelements 171. Bei der vorliegenden Ausführung wird eine Steuerung durchgeführt, die im Folgenden beschrieben wird.
  • 29A ist eine perspektivische Schnittansicht zur Beschreibung eines Normalbetriebs gemäß einem ersten Steuerungsbeispiel des in 28 dargestellten Halbleiterbauelements 181. 29B ist eine perspektivische Schnittansicht zur Beschreibung des aktiven Klemmbetriebs gemäß dem ersten Steuerungsbeispiel des in 28 dargestellten Halbleiterbauelements 181. In 29A und 29B sind zur Vereinfachung der Beschreibung Strukturen in der ersten Hauptfläche 3 weggelassen, um die Gate-Steuerverdrahtung 17 zu vereinfachen.
  • Bezug nehmend auf 29A wird, wenn sich der Leistungs-MISFET 9 im Normalbetrieb befindet, ein erstes EIN-Signal Von1 der ersten Gate-Steuerverdrahtung 17A und ein zweites EIN-Signal Von2 der zweiten Gate-Steuerverdrahtung 17B zugeführt. Das erste EIN-Signal Von1 und das zweite EIN-Signal Von2 werden jeweils von dem Steuer-IC 10 zugeführt.
  • Das erste EIN-Signal Von1 und das zweite EIN-Signal Von2 haben jeweils eine Spannung, die nicht kleiner ist als die Gate-Schwellenspannung Vth. Das erste EIN-Signal Von1 und das zweite EIN-Signal Von2 können jeweils gleicher Spannung sein.
  • In diesem Fall werden die erste öffnungsseitige Elektrode 87, die zweite öffnungsseitige Elektrode 107, die erste bodenseitige Elektrode 86 und die zweite bodenseitige Elektrode 106 jeweils in den EIN-Zustand versetzt. Das heißt, die erste öffnungsseitige Elektrode 87, die zweite öffnungsseitige Elektrode 107, die erste bodenseitige Elektrode 86 und die zweite bodenseitige Elektrode 106 fungieren jeweils als Gate-Elektrode.
  • Dadurch werden der erste Kanalbereich 91 und der zweite Kanalbereich 111 so gesteuert, dass sie sich beide im EIN-Zustand befinden. In 29A sind der erste Kanalbereich 91 und der zweite Kanalbereich 111 in den EIN-Zuständen durch gestrichelte Schraffuren gekennzeichnet.
  • Im Ergebnis werden sowohl der erste MISFET 56 als auch der zweite MISFET 57 angesteuert (Voll-EIN-Steuerung). Ein Kanalnutzungsanteil RU im Normalbetrieb beträgt 100 %. Ein charakteristischer Kanalanteil RC im Normalbetrieb beträgt 50%. Dadurch nähert sich der Flächenwiderstand Ron·A dem Flächenwiderstand Ron·A, der durch den zweiten Plotpunkt P2 im Diagramm von 13 dargestellt ist.
  • Andererseits wird mit Bezug auf 29B, wenn sich der Leistungs-MISFET 9 im aktiven Klemmbetrieb befindet, ein AUS-Signal Voff der ersten Gate-Steuerverdrahtung 17A zugeführt, und ein Klemmbetrieb-EIN-Signal VCon wird der zweiten Gate-Steuerverdrahtung 17B zugeführt.
  • Das AUS-Signal Voff und das Klammer-EIN-Signal VCon werden jeweils von dem Steuer-IC 10 zugeführt. Das AUS-Signal Voff hat eine Spannung (z. B. die Referenzspannung), die kleiner ist als die Gate-Schwellenspannung Vth. Das Klemmbetrieb-EIN-Signal VCon hat eine Spannung nicht kleiner als die Gate-Schwellenspannung Vth. Das Klemmbetrieb-EIN-Signal VCon kann eine Spannung haben, die nicht größer oder kleiner ist als eine Spannung im Normalbetrieb.
  • In diesem Fall werden die erste bodenseitige Elektrode 86 und die erste öffnungsseitige Elektrode 87 jeweils in den AUS-Zustand und die zweite bodenseitige Elektrode 106 und die zweite öffnungsseitige Elektrode 107 jeweils in den EIN-Zustand versetzt. Dadurch wird der erste Kanalbereich 91 so gesteuert, dass er sich im AUS-Zustand befindet, und der zweite Kanalbereich 111 wird so gesteuert, dass er sich im EIN-Zustand befindet. In 29B ist der erste Kanalbereich 91 im AUS-Zustand durch eine ausgefüllte Schraffur und der zweite Kanalbereich 111 im EIN-Zustand durch eine gepunktete Schraffur gekennzeichnet.
  • Dadurch wird, während der erste MISFET 56 in den AUS-Zustand gesteuert wird, der zweite MISFET 57 in den EIN-Zustand gesteuert (zweite Halb-Ein-Steuerung). Dadurch ist der Kanalnutzungsanteil RU im aktiven Klemmbetrieb größer als null und kleiner als der Kanalnutzungsanteil RU im Normalbetrieb. Insbesondere ist der Kanalnutzungsanteil RU im aktiven Klammerbetrieb kleiner als die Hälfte (1/2) des Kanalnutzungsanteils RU im Normalbetrieb.
  • Der Kanalnutzungsanteil RU im aktiven Klemmbetrieb beträgt 37,5 %. Weiterhin beträgt der charakteristische Kanalanteil RC im aktiven Klemmbetrieb 18,75 %. Dabei nähert sich die aktive Klemmfähigkeit Eac der aktiven Klemmfähigkeit Eac, die durch den vierten Plotpunkt P4 im Diagramm von 13 dargestellt wird, an oder überschreitet die betreffende aktive Klemmfähigkeit Eac.
  • 30A ist eine perspektivische Schnittansicht zur Beschreibung des Normalbetriebs gemäß einem zweiten Steuerungsbeispiel des in 28 dargestellten Halbleiterbauelements 181. 30B ist eine perspektivische Schnittansicht zur Beschreibung des aktiven Klemmbetriebs gemäß dem zweiten Steuerungsbeispiel des in 28 dargestellten Halbleiterbauelements 181. In 30A und 30B sind zur Vereinfachung der Beschreibung Strukturen in der ersten Hauptfläche 3 weggelassen, um die Gate-Steuerverdrahtung 17 zu vereinfachen.
  • Bezug nehmend auf 30A wird, wenn sich der Leistungs-MISFET 9 im Normalbetrieb befindet, ein EIN-Signal Von der ersten Gate-Steuerverdrahtung 17A und ein AUS-Signal Voff der zweiten Gate-Steuerverdrahtung 17B zugeführt. Das EIN-Signal Von und das AUS-Signal Voff werden jeweils von dem Steuer-IC 10 zugeführt. Das EIN-Signal Von hat eine Spannung, die nicht kleiner ist als die Gate-Schwellenspannung Vth. Das AUS-Signal Voff hat eine Spannung (z. B. die Referenzspannung), die kleiner ist als die Gate-Schwellenspannung Vth.
  • In diesem Fall werden die erste bodenseitige Elektrode 86 und die erste öffnungsseitige Elektrode 87 jeweils in den EIN-Zustand und die zweite bodenseitige Elektrode 106 und die zweite öffnungsseitige Elektrode 107 jeweils in den AUS-Zustand versetzt. Das heißt, während die erste bodenseitige Elektrode 86 und die erste öffnungsseitige Elektrode 87 jeweils als Gate-Elektrode fungieren, fungieren die zweite bodenseitige Elektrode 106 und die zweite öffnungsseitige Elektrode 107 jeweils als Feldelektrode.
  • Dadurch wird der erste Kanalbereich 91 so gesteuert, dass er sich im EIN-Zustand befindet, und der zweite Kanalbereich 111 wird so gesteuert, dass er sich im AUS-Zustand befindet. In 30A ist der erste Kanalbereich 91 im EIN-Zustand durch eine gestrichelte Schraffur und der zweite Kanalbereich 111 im AUS-Zustand durch eine ausgefüllte Schraffur gekennzeichnet.
  • Dadurch wird, während der erste MISFET 56 in den EIN-Zustand gesteuert wird, der zweite MISFET 57 in den AUS-Zustand gesteuert (erste Halb-EIN-Steuerung). Dadurch wird der zweite Kanalbereich 111, dessen zweiter Kanalanteil R2 (R2 < R1) kleiner als der erste Kanalanteil R1 ist, so gesteuert, dass er sich im AUS-Zustand befindet, und der charakteristische Kanalanteil RC wird daher im Normalbetrieb kleiner als der Durchschnittskanalanteil RAV.
  • Ein Kanalnutzungsanteil RU im Normalbetrieb beträgt 62,5 %. Weiterhin beträgt der charakteristische Kanalanteil RC im Normalbetrieb 31,25 %. Dadurch nähert sich der Flächenwiderstand Ron·A dem Flächenwiderstand Ron·A, der durch den dritten Plotpunkt P3 im Diagramm von 13 dargestellt ist.
  • Andererseits wird mit Bezug auf 30B, wenn sich der Leistungs-MISFET 9 im aktiven Klemmbetrieb befindet, ein AUS-Signal Voff der ersten Gate-Steuerverdrahtung 17A zugeführt, und ein Klemmbetrieb-EIN-Signal VCon wird der zweiten Gate-Steuerverdrahtung 17B zugeführt. Das AUS-Signal Voff und das Klammer-EIN-Signal VCon werden beide von dem Steuer-IC 10 zugeführt.
  • Das AUS-Signal Voff hat eine Spannung (z. B. die Referenzspannung), die kleiner ist als die Gate-Schwellenspannung Vth. Das Klemmbetrieb-EIN-Signal VCon hat eine Spannung nicht kleiner als die Gate-Schwellenspannung Vth. Das Klemmbetrieb-EIN-Signal VCon kann eine Spannung haben, die nicht größer oder kleiner ist als eine Spannung im Normalbetrieb.
  • In diesem Fall werden die erste bodenseitige Elektrode 86 und die erste öffnungsseitige Elektrode 87 jeweils in den AUS-Zustand und die zweite bodenseitige Elektrode 106 und die zweite öffnungsseitige Elektrode 107 jeweils in den EIN-Zustand versetzt. Das heißt, während die erste bodenseitige Elektrode 86 und die erste öffnungsseitige Elektrode 87 jeweils als Feldelektrode fungieren, fungieren die zweite bodenseitige Elektrode 106 und die zweite öffnungsseitige Elektrode 107 jeweils als Gate-Elektrode.
  • Dadurch wird der erste Kanalbereich 91 so gesteuert, dass er sich im AUS-Zustand befindet, und der zweite Kanalbereich 111 wird so gesteuert, dass er sich im EIN-Zustand befindet. In 30B ist der erste Kanalbereich 91 im AUS-Zustand durch eine ausgefüllte Schraffur und der zweite Kanalbereich 111 im EIN-Zustand durch eine gepunktete Schraffur gekennzeichnet.
  • Dadurch wird, während der erste MISFET 56 in den AUS-Zustand gesteuert wird, der zweite MISFET 57 in den EIN-Zustand gesteuert (zweite Halb-Ein-Steuerung). Der zweite Kanalbereich 111 mit dem zweiten Kanalanteil R2, der kleiner ist als der erste Kanalanteil R1 (R2 < R1), wird so gesteuert, dass er sich im EIN-Zustand befindet, und der Kanalnutzungsanteil RU im aktiven Klammerbetrieb wird daher größer als null und kleiner als der Kanalnutzungsanteil RU im Normalbetrieb.
  • Der Kanalnutzungsanteil RU im aktiven Klemmbetrieb beträgt 37,5 %. Weiterhin beträgt der charakteristische Kanalanteil RC im aktiven Klemmbetrieb 18,75 %. Dabei nähert sich die aktive Klemmfähigkeit Eac der aktiven Klemmfähigkeit Eac, die durch den zweiten Plotpunkt P2 im Diagramm von 13 dargestellt wird, an oder überschreitet die betreffende aktive Klemmfähigkeit Eac.
  • Wie oben beschrieben, können die gleichen Effekte, wie sie für das Halbleiterbauelement 171 beschrieben wurden, auch bei dem Halbleiterbauelement 181 erreicht werden. Insbesondere ist gemäß dem Halbleiterbauelement 181 der zweite Kanalanteil R2 verschieden von dem ersten Kanalanteil R1 (R1 ≠ R2). Insbesondere ist der zweite Kanalanteil R2 kleiner als der erste Kanalanteil R1 (R2 < R1) .
  • Bei der oben beschriebenen Struktur steuert der Steuer-IC 10 den ersten MISFET 56 und den zweiten MISFET 57 so an, dass der Kanalnutzungsanteil RU im aktiven Klemmbetrieb größer als null und kleiner als der Kanalnutzungsanteil RU im Normalbetrieb ist. Dadurch ist es möglich, die Effekte zur Verbesserung der aktiven Klemmfähigkeit Eac zu verstärken.
  • Ferner kann gemäß dem Halbleiterbauelement 181, wie im zweiten Steuerungsbeispiel gezeigt, die erste Halb-EIN-Steuerung im Normalbetrieb und die zweite Halb-EIN-Steuerung im aktiven Klemmbetrieb angewendet werden. Weiterhin kann gemäß dem Halbleiterbauelement 181 die zweite Halb-EIN-Steuerung im Normalbetrieb und die erste Halb-EIN-Steuerung im aktiven Klemmbetrieb angewendet werden. Das heißt, es ist gemäß dem Halbleiterbauelement 181 möglich, durch die bloße Änderung eines Steuermusters verschiedene Arten von Flächenwiderstand Ron·A und aktiver Klemmfähigkeit Eac zu realisieren, während der gleiche Durchschnittskanalanteil RAV vorliegt.
  • 31 ist eine perspektivische Schnittansicht eines Bereichs entsprechend 7 und ist eine perspektivische Schnittansicht eines Halbleiterbauelements 191 gemäß einer sechsten bevorzugten Ausführung der vorliegenden Erfindung. Nachfolgend werden Strukturen, die den beschriebenen Strukturen für das Halbleiterbauelement 1 entsprechen, mit den gleichen Referenzzeichen versehen und deren Beschreibung weggelassen.
  • Gemäß dem Halbleiterbauelement 1 umfasst die erste Isolierschicht 82 die erste bodenseitige Isolierschicht 84 und die erste öffnungsseitige Isolierschicht 85 in der ersten Gate-Graben-Struktur 60, und die erste Elektrode 83 umfasst die erste bodenseitige Elektrode 86, die erste öffnungsseitige Elektrode 87 und die erste Zwischenisolierschicht 88.
  • Im Gegensatz dazu enthält bei dem Halbleiterbauelement 191 die erste Isolierschicht 82 nicht die erste bodenseitige Isolierschicht 84, und die erste Elektrode 83 enthält nicht die erste bodenseitige Elektrode 86 und die erste Zwischenisolierschicht 88. Das heißt, bei dem Halbleiterbauelement 191 enthält die erste Isolierschicht 82 eine erste Gate-Isolierschicht 192, die der ersten öffnungsseitigen Isolierschicht 85 entspricht, und die erste Elektrode 83 enthält eine erste Gate-Elektrode 193, die der ersten öffnungsseitigen Elektrode 87 entspricht.
  • Ferner enthält gemäß dem Halbleiterbauelement 1 die zweite Isolierschicht 102 die zweite bodenseitige Isolierschicht 104 und die zweite öffnungsseitige Isolierschicht 105 in der zweiten Gate-Graben-Strukturen 70, und die zweite Elektrode 103 enthält die zweite bodenseitige Elektrode 106, die zweite öffnungsseitige Elektrode 107 und die zweite Zwischenisolierschicht 108.
  • Im Gegensatz dazu enthält bei dem Halbleiterbauelement 191 die zweite Isolierschicht 102 nicht die zweite bodenseitige Isolierschicht 104, und die zweite Elektrode 103 enthält nicht die zweite bodenseitige Elektrode 106 und die zweite Zwischenisolierschicht 108. Das heißt, bei dem Halbleiterbauelement 191 enthält die zweite Isolierschicht 102 eine zweite Gate-Isolierschicht 194, die der zweiten öffnungsseitigen Isolierschicht 105 entspricht, und die zweite Elektrode 103 enthält eine zweite Gate-Elektrode 195, die der zweiten öffnungsseitigen Elektrode 107 entspricht.
  • Ferner hat das Halbleiterbauelement 1 die Kontakt-Graben-Struktur 120. Im Gegensatz dazu besitzt das Halbleiterbauelement 191 keine Kontakt-Graben-Struktur 120. Nachfolgend wird der Aufbau des Halbleiterbauelements 191 im Einzelnen beschrieben.
  • Bei der ersten Gate-Graben-Struktur 60 ist die erste Gate-Isolierschicht 192 filmartig entlang der Innenwand des ersten Gate-Grabens 81 ausgebildet. Die erste Isolierschicht 192 definiert einen konkaven Raum innerhalb des ersten Gate-Grabens 81.
  • Ein Teil, der die Bodenwand 63 des ersten Gate-Grabens 81 in der ersten Gate-Isolierschicht 192 bedeckt, kann eine größere Dicke aufweisen als ein Teil, der die erste Seitenwand 61 und die zweite Seitenwand 62 des ersten Gate-Grabens 81 in der ersten Gate-Isolierschicht 192 bedeckt. Selbstverständlich kann die erste Gate-Isolierschicht 192 auch eine einheitliche Dicke haben.
  • Die erste Gate-Elektrode 193 ist in den ersten Gate-Graben 81 durch die erste Gate-Isolierschicht 192 eingebettet. Insbesondere ist die erste Gate-Elektrode 193 als integriertes Element in den konkaven Raum eingebettet, der durch die erste Gate-Isolierschicht 192 im ersten Gate-Graben 81 definiert ist. Das erste Gate-Steuersignal (erste Steuersignale) einschließlich eines EIN-Signals Von und eines AUS-Signals Voff werden an die erste Elektrode 193 angelegt.
  • Die erste Gate-Elektrode 193 kann mindestens eines der folgenden Elemente enthalten: leitfähiges Polysilizium, Wolfram, Aluminium, Kupfer, eine Aluminiumlegierung und eine Kupferlegierung. Bei der vorliegenden Ausführungsform enthält die erste Gate-Elektrode 193 leitfähiges Polysilizium. Das leitende Polysilizium kann eine n-artige Verunreinigung oder eine p-artige Verunreinigung enthalten. Das leitfähige Polysilizium enthält vorzugsweise eine n-artige Verunreinigung.
  • In der zweiten Gate-Graben-Struktur 70 ist die zweite Gate-Isolierschicht 194 filmartig entlang einer Innenwand des zweiten Gate-Grabens 101 ausgebildet. Die zweite Gate-Isolierschicht 194 definiert einen konkaven Raum innerhalb des zweiten Gate-Grabens 101.
  • Bei der zweiten Gate-Isolierschicht 194 kann ein Teil, der die Bodenwand 73 des zweiten Gate-Grabens 101 bedeckt, eine größere Dicke aufweisen als ein Teil, der die erste Seitenwand 71 und die zweite Seitenwand 72 in der zweiten Gate-Isolierschicht 194 bedeckt. Selbstverständlich kann die zweite Gate-Isolierschicht 194 auch eine einheitliche Dicke haben.
  • Die zweite Gate-Elektrode 195 ist in den zweiten Gate-Graben 101 durch die zweite Gate-Isolierschicht 194 eingebettet. Insbesondere ist die zweite Gate-Elektrode 195 als integriertes Element in den durch die zweite Gate-Isolierschicht 194 definierten konkaven Raum im zweiten Gate-Graben 101 eingebettet. Das zweite Gate-Steuersignal (zweite Steuersignale) einschließlich eines EIN-Signals Von und eines AUS-Signals Voff werden an die zweite Elektrode 195 angelegt.
  • Die zweite Gate-Elektrode 195 kann mindestens eines der folgenden Elemente enthalten: leitfähiges Polysilizium, Wolfram, Aluminium, Kupfer, eine Aluminiumlegierung und eine Kupferlegierung. Vorzugsweise enthält die zweite Gate-Elektrode 195 das gleiche leitende Material wie die erste Gate-Elektrode 193. Bei der vorliegenden Ausführungsform enthält die zweite Gate-Elektrode 195 leitfähiges Polysilizium. Das leitende Polysilizium kann eine n-artige Verunreinigung oder eine p-artige Verunreinigung enthalten. Das leitfähige Polysilizium enthält vorzugsweise eine n-artige Verunreinigung.
  • Obwohl in der Zeichnung nicht ausdrücklich dargestellt, ist die erste Gate-Steuerverdrahtung 17A elektrisch mit der ersten Gate-Elektrode 193 verbunden, und die zweite Gate-Steuerverdrahtung 17B ist elektrisch mit der zweiten Gate-Elektrode 195 verbunden.
  • 32A ist eine perspektivische Schnittansicht zur Beschreibung eines Normalbetriebs des in 31 dargestellten Halbleiterbauelements 191. 32B ist eine perspektivische Schnittansicht zur Beschreibung eines aktiven Klemmbetriebs des in 31 dargestellten Halbleiterbauelements 191.
  • Bezug nehmend auf 32A wird, wenn sich der Leistungs-MISFET 9 im Normalbetrieb befindet, ein erstes EIN-Signal Von1 der ersten Gate-Steuerverdrahtung 17A und ein zweites EIN-Signal Von2 der zweiten Gate-Steuerverdrahtung 17B zugeführt. Das erste EIN-Signal Von1 und das zweite EIN-Signal Von2 werden jeweils von dem Steuer-IC 10 zugeführt.
  • Das erste EIN-Signal Von1 und das zweite EIN-Signal Von2 haben jeweils eine Spannung, die nicht kleiner ist als die Gate-Schwellenspannung Vth. Das erste EIN-Signal Von1 und das zweite EIN-Signal Von2 können jeweils gleicher Spannung sein.
  • In diesem Fall werden die erste Gate-Elektrode 193 und die zweite Gate-Elektrode 195 jeweils in den EIN-Zustand versetzt. Dadurch werden der erste Kanalbereich 91 und der zweite Kanalbereich 111 so gesteuert, dass sie sich beide im EIN-Zustand befinden. In 32A sind der erste Kanalbereich 91 und der zweite Kanalbereich 111 in den EIN-Zuständen durch gestrichelte Schraffuren gekennzeichnet.
  • Im Ergebnis werden sowohl der erste MISFET 56 als auch der zweite MISFET 57 angesteuert (Voll-EIN-Steuerung). Ein Kanalnutzungsanteil RU im Normalbetrieb beträgt 100 %. Ein charakteristischer Kanalanteil RC im Normalbetrieb beträgt 50%. Dadurch wird der Flächenwiderstand Ron·A im Vergleich zu einem Fall, in dem der charakteristische Kanalanteil RC weniger als 50 % beträgt, gesenkt.
  • Andererseits wird mit Bezug auf 32B, wenn sich der Leistungs-MISFET 9 im aktiven Klemmbetrieb befindet, das AUS-Signal Voff der ersten Gate-Steuerverdrahtung 17A zugeführt, und ein Klemmbetrieb-EIN-Signal VCon wird der zweiten Gate-Steuerverdrahtung 17B zugeführt.
  • Das AUS-Signal Voff und das Klammer-EIN-Signal VCon werden jeweils von dem Steuer-IC 10 zugeführt. Das AUS-Signal Voff hat eine Spannung (z. B. die Referenzspannung), die kleiner ist als die Gate-Schwellenspannung Vth. Das Klemmbetrieb-EIN-Signal VCon hat eine Spannung nicht kleiner als die Gate-Schwellenspannung Vth. Das Klemmbetrieb-EIN-Signal VCon kann eine Spannung haben, die nicht größer oder kleiner ist als eine Spannung im Normalbetrieb.
  • In diesem Fall wird die erste Gate-Elektrode 193 in den AUS-Zustand und die zweite Gate-Elektrode 195 in den EIN-Zustand versetzt. Dadurch wird der erste Kanalbereich 91 so gesteuert, dass er sich im AUS-Zustand befindet, und der zweite Kanalbereich 111 wird so gesteuert, dass er sich im EIN-Zustand befindet. In 32B ist der erste Kanalbereich 91 im AUS-Zustand durch eine ausgefüllte Schraffur und der zweite Kanalbereich 111 im EIN-Zustand durch eine gepunktete Schraffur gekennzeichnet.
  • Dadurch wird, während der erste MISFET 56 in den AUS-Zustand gesteuert wird, der zweite MISFET 57 in den EIN-Zustand gesteuert (zweite Halb-Ein-Steuerung). Dadurch ist der Kanalnutzungsanteil RU im aktiven Klemmbetrieb größer als null und kleiner als der Kanalnutzungsanteil RU im Normalbetrieb.
  • Der Kanalnutzungsanteil RU im aktiven Klemmbetrieb beträgt 50 %. Weiterhin beträgt der charakteristische Kanalanteil RC im aktiven Klemmbetrieb 25 %. Dadurch verbessert sich die aktive Klemmfähigkeit Eac im Vergleich zu einem Fall, in dem der charakteristische Kanalanteil RC über 25 % liegt.
  • In diesem Steuerungsbeispiel wurde ein Beispiel beschrieben, bei dem die zweite Halb-EIN-Steuerung im aktiven Klemmbetrieb angewendet wird. Die erste Halb-EIN-Steuerung kann jedoch auch im aktiven Klemmbetrieb angewendet werden.
  • Wie oben beschrieben, können die gleichen Effekte, wie sie für das Halbleiterbauelement 1 beschrieben wurden, auch bei dem Halbleiterbauelement 191 erreicht werden. Bei der vorliegenden Ausführungsform ist ein Beispiel dargestellt, bei dem der zweite Kanalanteil R2 (zweite Kanalfläche S2) gleich dem ersten Kanalanteil R1 (erste Kanalfläche S1) ist. Der zweite Kanalanteil R2 kann sich jedoch von dem ersten Kanalanteil R1 unterscheiden (R1 ≠ R2), wie in einem Fall der zweiten bevorzugten Ausführungsform (siehe 16). Der zweite Kanalanteil R2 kann kleiner sein als der erste Kanalanteil R1 (R2 < R1).
  • 33 ist eine perspektivische Schnittansicht eines Bereichs entsprechend 31, die ein Halbleiterbauelement 201 gemäß einer siebten bevorzugten Ausführung der vorliegenden Erfindung zeigt. Nachfolgend werden Strukturen, die den beschriebenen Strukturen für das Halbleiterbauelement 191 entsprechen, mit den gleichen Referenzzeichen versehen und deren Beschreibung weggelassen.
  • Bei dem Halbleiterbauelement 191 sind die mehreren ersten FET-Strukturen 58 und die mehreren zweiten FET-Strukturen 68 so ausgebildet, dass eine erste FET-Struktur 58 und eine zweite FET-Struktur 68 abwechselnd angeordnet sind. Im Gegensatz dazu sind bei dem Halbleiterbauelement 201 die mehreren ersten FET-Strukturen 58 und die mehreren zweiten FET-Strukturen 68 so ausgebildet, dass eine Gruppe von mehreren (in dieser Ausführungsform zwei) ersten FET-Strukturen 58 und eine Gruppe von mehreren (in dieser Ausführungsform zwei) zweiten FET-Strukturen 68 abwechselnd angeordnet sind.
  • Ferner hat das Halbleiterbauelement 191 keine Kontakt-Graben-Struktur 120. Im Gegensatz dazu hat das Halbleiterbauelement 201 die Kontakt-Graben-Struktur 120. Insbesondere enthält das Halbleiterbauelement 201 mehrere Kontakt-Graben-Strukturen 120, die jeweils mit der ersten Gate-Graben-Struktur 60 und der zweiten Gate-Graben-Struktur 70 so verbunden sind, dass die erste Gate-Graben-Struktur 60 und die zweite Gate-Graben-Struktur 70 elektrisch voneinander isoliert sind.
  • Ferner ist bei dem Halbleiterbauelement 191 der zweite Kanalanteil R2 (zweite Kanalfläche S2) gleich dem ersten Kanalanteil R1 (erste Kanalfläche S1). Im Gegensatz dazu ist bei dem Halbleiterbauelement 201 der zweite Kanalanteil R2 verschieden von dem ersten Kanalanteil R1 (R1 ≠ R2). Insbesondere ist der zweite Kanalanteil R2 kleiner als der erste Kanalanteil R1 (R2 < R1). Nachfolgend wird der Aufbau des Halbleiterbauelements 201 im Einzelnen beschrieben.
  • Bezug nehmend auf 33 sind die mehreren Zellenbereiche 75 jeweils definiert als ein Bereich zwischen zwei ersten FET-Strukturen 58, die einander benachbart sind, ein Bereich zwischen einer ersten FET-Struktur 58 und einer zweiten FET-Struktur 68, die einander benachbart sind, und ein Bereich zwischen zwei zweiten FET-Strukturen 68, die einander benachbart sind.
  • Bei der vorliegenden Ausführungsform werden drei Arten von Gesamtkanalanteilen RT, die sich in ihrem Wert voneinander unterscheiden, auf die Vielzahl von Zellenbereichen 75 angewendet. Die drei Arten von Gesamtkanalanteilen RT umfassen einen ersten Gesamtkanalanteil RT1, einen zweiten Gesamtkanalanteil RT2 und einen dritten Gesamtkanalanteil RT3.
  • Der erste Gesamtkanalanteil RT1 wird auf den Bereich zwischen zwei ersten FET-Strukturen 58 angewandt, die einander benachbart sind. Im Bereich zwischen zwei ersten FET-Strukturen 58, die einander benachbart sind, wird somit strukturbedingt kein zweiter Kanalbereich 111 gebildet.
  • Der erste Gesamtkanalanteil RT1 ist die Summe des ersten Kanalanteils R1 von zwei ersten FET-Strukturen 58, die einander benachbart sind. Der erste Gesamtkanalanteil RT1 kann z. B. in einem Bereich von nicht weniger als 60 % bis nicht mehr als 80 % eingestellt werden. Bei der vorliegenden Ausführungsform ist der erste Gesamtkanalanteil RT1 auf 75 % eingestellt. Bei dem ersten Gesamtkanalanteil RT1 beträgt der erste Kanalanteil R1 auf der einen Seite und der erste Kanalanteil R1 auf der anderen Seite jeweils 37,5 %.
  • Der zweite Gesamtkanalanteil RT2 wird auf den Bereich zwischen einer ersten FET-Struktur 58 und einer zweiten FET-Struktur 68 angewendet, die einander benachbart sind. In dem Bereich zwischen einer ersten FET-Struktur 58 und einer zweiten FET-Struktur 68, die aneinandergrenzen, werden strukturbedingt somit ein erster Kanalbereich 91 und ein zweiter Kanalbereich 111 gebildet.
  • Der zweite Gesamtkanalanteil RT2 ist die Summe aus dem ersten Kanalanteil R1 und dem zweiten Kanalanteil R2. Der zweite Gesamtkanalanteil RT2 kann z. B. in einem Bereich von mehr als 40 % und weniger als 60 % eingestellt werden. Bei der vorliegenden Ausführungsform ist der zweite Gesamtkanalanteil RT2 auf 50 % eingestellt. Bei dem zweiten Gesamtkanalanteil RT2 beträgt der erste Kanalanteil R1 25 % und der zweite Kanalanteil R2 25 %.
  • Der dritte Gesamtkanalanteil RT3 wird auf den Bereich zwischen zwei zweiten FET-Strukturen 68 angewandt, die einander benachbart sind. Im Bereich zwischen zwei benachbarten zweiten FET-Strukturen 68 wird somit strukturbedingt kein erster Kanalbereich 91 gebildet.
  • Der dritte Gesamtkanalanteil RT3 ist die Summe der zweiten Kanalanteile R2 der zwei zweiten FET-Strukturen 68, die einander benachbart sind. Der dritte Gesamtkanalanteil RT3 kann z. B. in einem Bereich von nicht weniger als 20 % bis nicht mehr als 40 % eingestellt werden. Bei der vorliegenden Ausführungsform ist der dritte Gesamtkanalanteil RT3 auf 25 % eingestellt. Bei dem dritten Gesamtkanalanteil RT3 beträgt der zweite Kanalanteil R2 auf der einen Seite und der zweite Kanalanteil R2 auf der anderen Seite jeweils 12,5 %.
  • Der erste Kanalbereich 91 belegt einen Anteil von mehr als 50 % (1/2) eines Gesamtkanals. Bei der vorliegenden Ausführungsform nimmt der erste Kanalbereich 91 62,5 % des gesamten Kanals ein, und der zweite Kanalbereich 111 nimmt 37,5 % des gesamten Kanals ein. Das heißt, der zweite Kanalanteil R2 ist kleiner als der erste Kanalanteil R1 (R2 < R1). Bei der vorliegenden Ausführungsform beträgt der Durchschnittskanalanteil RAV 50 %.
  • Die Vielzahl der Kontakt-Graben-Strukturen 120 umfassen eine Vielzahl von ersten Kontakt-Graben-Strukturen 202 und eine Vielzahl von zweiten Kontakt-Graben-Strukturen 203. Jede der ersten Kontakt-Graben-Strukturen 202 ist mit einem Endteil einer entsprechenden ersten der mehreren ersten Gate-Graben-Strukturen 60 in einem Abstand von den mehreren zweiten Gate-Graben-Strukturen 70 verbunden. Die Vielzahl der ersten Kontakt-Graben-Strukturen 202 sind in der Draufsicht bogenförmig ausgebildet.
  • Jede der zweiten Kontakt-Graben-Strukturen 203 ist mit einem Endteil einer entsprechenden ersten der mehreren der zweiten Gate-Graben-Strukturen 70 in einem Abstand von den mehreren ersten Grabengatterstrukturen 60 verbunden. Die Vielzahl der zweiten Kontakt-Graben-Strukturen 203 sind in der Draufsicht bogenförmig ausgebildet.
  • Jede der ersten Kontakt-Graben-Strukturen 202 umfasst einen ersten Kontakt-Graben 204, eine erste Kontaktisolierschicht 205 und eine erste Kontaktelektrode 206. Bei der vorliegenden Ausführungsform haben der erste Kontakt-Graben 204, die erste Kontaktisolierschicht 205 und die erste Kontaktelektrode 206 Strukturen, die jeweils dem ersten Gate-Graben 81, der ersten Gate-Isolierschicht 192 und der ersten Gate-Elektrode 193 entsprechen.
  • In jeder der ersten Kontakt-Graben-Strukturen 202 steht der erste Kontakt-Graben 204 mit einem Endteil der Vielzahl von ersten Gate-Gräben 81, die einander benachbart sind, in Verbindung. Die erste Kontaktisolierschicht 205 ist einstückig mit der ersten Isolierschicht 192 in dem Verbindungsabschnitt zwischen dem ersten Gate-Graben 81 und dem ersten Kontakt-Graben 204 ausgebildet. Die erste Kontaktelektrode 206 ist einstückig mit der ersten Gate-Elektrode 193 an dem Verbindungsabschnitt zwischen jedem der ersten Gate-Gräben 81 und dem ersten Kontakt-Graben 204 ausgebildet.
  • Jede der zweiten Kontakt-Graben-Strukturen 203 umfasst einen zweiten Kontakt-Graben 207, eine zweite Kontaktisolierschicht 208 und eine zweite Kontaktelektrode 209. Bei der vorliegenden Ausführungsform haben der zweite Kontakt-Graben 207, die zweite Kontaktisolierschicht 208 und die zweite Kontaktelektrode 209 Strukturen, die jeweils dem zweiten Gate-Graben 101, der zweiten Gate-Isolierschicht 194 und der zweiten Gate-Elektrode 195 entsprechen.
  • In jeder der zweiten Gate-Graben-Struktur 203 steht der zweite Kontakt-Graben 207 mit einem Endteil der Vielzahl der zweiten Gate-Gräben 101, die einander benachbart sind, in Verbindung. Die zweite Kontaktisolierschicht 208 ist einstückig mit der zweiten Isolierschicht 194 in dem Verbindungsabschnitt zwischen jedem der zweiten Gate-Gräben 101 und dem zweiten Kontakt-Graben 207 ausgebildet. Die zweite Kontaktelektrode 209 ist einstückig mit der zweiten Gate-Elektrode 195 an dem Verbindungsabschnitt zwischen jedem der zweiten Gate-Gräben 101 und dem zweiten Kontakt-Graben 207 ausgebildet.
  • Obwohl in der Zeichnung nicht ausdrücklich dargestellt, ist die erste Gate-Steuerverdrahtung 17A elektrisch mit der ersten Gate-Elektrode 193 und der ersten Kontaktelektrode 206 verbunden, und die zweite Gate-Steuerverdrahtung 17B ist elektrisch mit der zweiten Gate-Elektrode 195 und der zweiten Kontaktelektrode 209 verbunden.
  • 34A ist eine perspektivische Schnittansicht zur Beschreibung eines Normalbetriebs des in 33 dargestellten Halbleiterbauelements 201. 34B ist eine perspektivische Schnittansicht zur Beschreibung eines aktiven Klemmbetriebs des in 33 dargestellten Halbleiterbauelements 201. In 34A und 34B sind zur Vereinfachung der Beschreibung Strukturen in der ersten Hauptfläche 3 weggelassen, um die Gate-Steuerverdrahtung 17 zu vereinfachen.
  • Bezug nehmend auf 34A wird, wenn sich der Leistungs-MISFET 9 im Normalbetrieb befindet, ein erstes EIN-Signal Von1 der ersten Gate-Steuerverdrahtung 17A und ein zweites EIN-Signal Von2 der zweiten Gate-Steuerverdrahtung 17B zugeführt. Das erste EIN-Signal Von1 und das zweite EIN-Signal Von2 werden jeweils von dem Steuer-IC 10 zugeführt.
  • Das erste EIN-Signal Von1 und das zweite EIN-Signal Von2 haben jeweils eine Spannung, die nicht kleiner ist als die Gate-Schwellenspannung Vth. Das erste EIN-Signal Von1 und das zweite EIN-Signal Von2 können jeweils gleicher Spannung sein.
  • In diesem Fall werden die erste Gate-Elektrode 193 und die zweite Gate-Elektrode 195 jeweils in den EIN-Zustand versetzt. Dadurch werden der erste Kanalbereich 91 und der zweite Kanalbereich 111 so gesteuert, dass sie sich beide im EIN-Zustand befinden. In 34A sind der erste Kanalbereich 91 und der zweite Kanalbereich 111 in den EIN-Zuständen durch gestrichelte Schraffuren gekennzeichnet.
  • Im Ergebnis werden sowohl der erste MISFET 56 als auch der zweite MISFET 57 angesteuert (Voll-EIN-Steuerung). Ein Kanalnutzungsanteil RU im Normalbetrieb beträgt 100 %. Ein charakteristischer Kanalanteil RC im Normalbetrieb beträgt 50%. Dadurch wird der Flächenwiderstand Ron·A im Vergleich zu einem Fall, in dem der charakteristische Kanalanteil RC weniger als 50 % beträgt, gesenkt.
  • Andererseits wird mit Bezug auf 34B, wenn sich der Leistungs-MISFET 9 im aktiven Klemmbetrieb befindet, ein AUS-Signal Voff der ersten Gate-Steuerverdrahtung 17A zugeführt, und ein Klemmbetrieb-EIN-Signal VCon wird der zweiten Gate-Steuerverdrahtung 17B zugeführt. Das AUS-Signal Voff und das Klammer-EIN-Signal VCon werden jeweils von dem Steuer-IC 10 zugeführt.
  • Das AUS-Signal Voff hat eine Spannung (z. B. die Referenzspannung), die kleiner ist als die Gate-Schwellenspannung Vth. Das Klemmbetrieb-EIN-Signal VCon hat eine Spannung nicht kleiner als die Gate-Schwellenspannung Vth. Das Klemmbetrieb-EIN-Signal VCon kann eine Spannung haben, die nicht größer oder kleiner ist als eine Spannung im Normalbetrieb.
  • In diesem Fall wird die erste Gate-Elektrode 193 in den AUS-Zustand und die zweite Gate-Elektrode 195 in den EIN-Zustand versetzt. Dadurch wird der erste Kanalbereich 91 so gesteuert, dass er sich im AUS-Zustand befindet, und der zweite Kanalbereich 111 wird so gesteuert, dass er sich im EIN-Zustand befindet. In 34B ist der erste Kanalbereich 91 im AUS-Zustand durch eine ausgefüllte Schraffur und der zweite Kanalbereich 111 im EIN-Zustand durch eine gepunktete Schraffur gekennzeichnet.
  • Dadurch wird, während der erste MISFET 56 in den AUS-Zustand gesteuert wird, der zweite MISFET 57 in den EIN-Zustand gesteuert (zweite Halb-Ein-Steuerung). Dadurch ist der Kanalnutzungsanteil RU im aktiven Klemmbetrieb größer als null und kleiner als der Kanalnutzungsanteil RU im Normalbetrieb. Insbesondere ist der Kanalnutzungsanteil RU im aktiven Klammerbetrieb kleiner als die Hälfte (1/2) des Kanalnutzungsanteils RU im Normalbetrieb.
  • Der Kanalnutzungsanteil RU im aktiven Klemmbetrieb beträgt 37,5 %. Weiterhin beträgt der charakteristische Kanalanteil RC im aktiven Klemmbetrieb 18,75 %. Dadurch verbessert sich die aktive Klemmfähigkeit Eac im Vergleich zu einem Fall, in dem der charakteristische Kanalanteil RC über 18,75 % liegt.
  • Wie oben beschrieben, können die gleichen Effekte, wie sie für das Halbleiterbauelement 191 beschrieben wurden, auch bei dem Halbleiterbauelement 201 erreicht werden. Ferner sind bei dem Halbleiterbauelement 201 die mehreren ersten FET-Strukturen 58 und die mehreren zweiten FET-Strukturen 68 so ausgebildet, dass eine Gruppe von mehreren (in dieser Ausführungsform zwei) ersten FET-Strukturen 58 und eine Gruppe von mehreren (in dieser Ausführungsform zwei) zweiten FET-Strukturen 68 abwechselnd angeordnet sind.
  • Gemäß einer Struktur, bei der die mehreren ersten FET-Strukturen 58 nebeneinanderliegen, kann der erste Kanalbereich 91, ohne mit dem zweiten Kanalbereich 111 verbunden zu sein, in dem Bereich zwischen den mehreren nebeneinanderliegenden ersten FET-Strukturen 58 gebildet werden. Daher ist es möglich, den ersten Kanalbereich 91 en zu bilden und den ersten Kanalanteil R1 angemessen einzustellen.
  • In ähnlicher Weise kann gemäß einer Struktur, bei der die mehreren zweiten FET-Strukturen 68 nebeneinanderliegen, der zweite Kanalbereich 111, ohne mit dem ersten Kanalbereich 91 verbunden zu sein, in dem Bereich zwischen den mehreren nebeneinanderliegenden zweiten FET-Strukturen 68 ausgebildet sein. Daher ist es möglich, den zweiten Kanalbereich 111 angemessen zu bilden und den zweiten Kanalanteil R2 angemessen einzustellen. Dadurch können der Durchschnittskanalanteil RAV und der charakteristische Kanalanteil RC entsprechend angepasst werden.
  • 35 ist eine perspektivische Schnittansicht eines Bereichs, der 7 entspricht, und ist eine teilweise angeschnittene perspektivische Schnittansicht, die ein Halbleiterbauelement 211 gemäß einer achten bevorzugten Ausführungsform der vorliegenden Erfindung zeigt. Nachfolgend werden Strukturen, die den beschriebenen Strukturen für das Halbleiterbauelement 1 entsprechen, mit den gleichen Referenzzeichen versehen und deren Beschreibung weggelassen.
  • Das Halbleiterbauelement 1 enthält die ersten Gate-Graben-Typ-FET-Strukturen 58 und die zweiten Gate-Graben-Typ-FET-Strukturen 68. Im Gegensatz dazu enthält das Halbleiterbauelement 211 eine FET-Struktur mit planarem Gate 58 und eine zweite FET-Struktur mit planarem Gate 68. Nachfolgend wird ein spezifischer Aufbau des Halbleiterbauelements 211 beschrieben.
  • Bezug nehmend auf 35 sind im Oberflächenschichtteil der ersten Hauptfläche 3 der Halbleiterschicht 2 eine Vielzahl von Körperbereichen 55 ausgebildet. Die mehreren Körperbereiche 55 sind Bereiche, die als Basis des Leistungs-MISFET 9 dienen. Die mehreren Körperbereiche 55 sind beabstandet entlang der ersten Richtung X ausgebildet und erstrecken sich jeweils bandförmig entlang der zweiten Richtung Y. Die mehreren Körperbereiche 55 sind in der Draufsicht insgesamt streifenförmig ausgebildet.
  • Jede der ersten FET-Strukturen 58 enthält den ersten Source-Bereich 92, der im Oberflächenschichtteil jedes der Körperbereiche 55 ausgebildet ist. Der erste Source-Bereich 92 erstreckt sich bandförmig entlang der zweiten Richtung Y. Jede der zweiten FET-Strukturen 68 enthält den zweiten Source-Bereich 112, der in dem Oberflächenschichtabschnitt jedes der Körperbereiche 55 ausgebildet ist. Insbesondere wird der zweite Source-Bereich 112 mit einem Abstand entlang der ersten Richtung X gebildet und erstreckt sich bandförmig entlang der zweiten Richtung Y.
  • Jede der ersten FET-Strukturen 58 und jede der zweiten FET-Strukturen 68 enthält den p+-artigen Kontaktbereich 212, der im Oberflächenschichtteil jedes der Körperbereiche 55 ausgebildet ist. Der Kontaktbereich 212 wird von der ersten FET-Struktur 58 und der zweiten FET-Struktur 68 gemeinsam genutzt. Der Kontaktbereich 212 wird in einem Bereich zwischen dem ersten Source-Bereich 92 und dem zweiten Source-Bereich 112 gebildet. Der Kontaktbereich 212 erstreckt sich bandförmig entlang der zweiten Richtung Y.
  • Die erste FET-Struktur 58 umfasst eine erste planare Gate-Struktur 213, die auf der ersten Hauptfläche 3 der Halbleiterschicht 2 ausgebildet ist. Die erste planare Gate-Struktur 213 erstreckt sich bandförmig entlang der zweiten Richtung Y und ist dem Driftbereich 54, dem Körperbereich 55 und dem ersten Source-Bereich 92 zugewandt.
  • Insbesondere enthält jede der ersten planaren Gate-Strukturen 213 eine erste Gate-Isolierschicht 214 und eine erste Gate-Elektrode 215. Die erste Gate-Isolierschicht 214 ist auf der ersten Hauptfläche 3 ausgebildet. Die erste Gate-Isolierschicht 214 bedeckt den Driftbereich 54, den Körperbereich 55 und den ersten Source-Bereich 92 auf der ersten Hauptfläche 3. Die erste Gate-Elektrode 215 ist über die erste Gate-Isolierschicht 214 dem Driftbereich 54, dem Körperbereich 55 und dem ersten Source-Bereich 92 zugewandt.
  • Bei der vorliegenden Ausführungsform ist der erste Kanalbereich 91 des ersten MISFET 56 in einem Bereich zwischen dem Driftbereich 54 und dem ersten Source-Bereich 92 im Körperbereich 55 ausgebildet. Der erste Kanalbereich 91 ist der ersten Gate-Elektrode 215 über die erste Gate-Isolierschicht 214 zugewandt.
  • Die zweite FET-Struktur 68 umfasst eine zweite planare Gate-Struktur 223, die auf der zweiten Hauptfläche 4 der Halbleiterschicht 2 ausgebildet ist. Die zweite planare Gate-Struktur 223 erstreckt sich bandförmig entlang der zweiten Richtung Y und ist dem Driftbereich 54, dem Körperbereich 55 und dem zweiten Source-Bereich 112 zugewandt.
  • Insbesondere enthält jede der zweiten planaren Gate-Strukturen 223 eine zweite Gate-Isolierschicht 224 und eine zweite Gate-Elektrode 225. Die zweite Gate-Isolierschicht 224 ist auf der zweiten Hauptfläche 4 ausgebildet. Die zweite Gate-Isolierschicht 224 bedeckt den Driftbereich 54, den Körperbereich 55 und den zweiten Source-Bereich 112 auf der zweiten Hauptfläche 4. Die zweite Gate-Elektrode 225 ist über die zweite Gate-Isolierschicht 224 dem Driftbereich 54, dem Körperbereich 55 und dem zweiten Source-Bereich 112 zugewandt.
  • Bei der vorliegenden Ausführungsform ist der zweite Kanalbereich 111 des zweiten MISFET 57 in einem Bereich zwischen dem Driftbereich 54 und dem zweiten Source-Bereich 112 im Körperbereich 55 ausgebildet. Der zweite Kanalbereich 111 ist der zweiten Gate-Elektrode 225 über die zweite Gate-Isolierschicht 224 zugewandt.
  • Die Zwischenisolierschicht 142 ist auf der ersten Hauptfläche 3 ausgebildet. In der Zwischenisolierschicht 142 ist eine Vielzahl von Source-Öffnungen 230 ausgebildet. Die Source-Öffnungen 230 sind jeweils in einem Teil ausgebildet, der einen Bereich zwischen der ersten planaren Gate-Struktur 213 und der zweiten planaren Gate-Struktur 223 abdeckt, die in der Zwischenisolierschicht 142 aneinandergrenzen. Die Source-Öffnungen 230 legen jeweils den ersten Source-Bereich 92, den zweiten Source-Bereich 112 und den Kontaktbereich 212 frei.
  • Obwohl in der Zeichnung nicht ausdrücklich dargestellt, ist die Source-Elektrode 12 auf der Zwischenisolierschicht 142 so ausgebildet, dass sie in jede der Source-Öffnungen 230 eintritt. Die Source-Elektrode 12 ist elektrisch mit dem ersten Source-Bereich 92, dem zweiten Source-Bereich 112 und dem Kontaktbereich 212 innerhalb jeder der Source-Öffnung 230 verbunden. Ferner, obwohl in der Zeichnung nicht ausdrücklich dargestellt, ist die erste Gate-Steuerverdrahtung 17A elektrisch mit der ersten Gate-Elektrode 193 verbunden, und die zweite Gate-Steuerverdrahtung 17B ist elektrisch mit der zweiten Gate-Elektrode 195 verbunden.
  • 36A ist eine perspektivische Schnittansicht zur Beschreibung eines Normalbetriebs des in 35 dargestellten Halbleiterbauelements 211. 36B ist eine perspektivische Schnittansicht zur Beschreibung eines aktiven Klemmbetriebs des in 35 dargestellten Halbleiterbauelements 211.
  • Bezug nehmend auf 36A wird, wenn sich der Leistungs-MISFET 9 im Normalbetrieb befindet, ein erstes EIN-Signal Von1 der ersten Gate-Steuerverdrahtung 17A und ein zweites EIN-Signal Von2 der zweiten Gate-Steuerverdrahtung 17B zugeführt. Das erste EIN-Signal Von1 und das zweite EIN-Signal Von2 werden jeweils von dem Steuer-IC 10 zugeführt.
  • Das erste EIN-Signal Von1 und das zweite EIN-Signal Von2 haben jeweils eine Spannung, die nicht kleiner ist als die Gate-Schwellenspannung Vth. Das erste EIN-Signal Von1 und das zweite EIN-Signal Von2 können eine gleiche Spannung haben.
  • In diesem Fall werden die erste Gate-Elektrode 193 und die zweite Gate-Elektrode 195 jeweils in den EIN-Zustand versetzt. Dadurch werden der erste Kanalbereich 91 und der zweite Kanalbereich 111 so gesteuert, dass sie sich beide im EIN-Zustand befinden.
  • Im Ergebnis werden sowohl der erste MISFET 56 als auch der zweite MISFET 57 angesteuert (Voll-EIN-Steuerung). Ein Kanalnutzungsanteil RU im Normalbetrieb beträgt 100 %. Ein charakteristischer Kanalanteil RC im Normalbetrieb beträgt 50%. Dadurch wird der Flächenwiderstand Ron·A im Vergleich zu einem Fall, in dem der charakteristische Kanalanteil RC weniger als 50 % beträgt, gesenkt.
  • Andererseits wird mit Bezug auf 36B, wenn sich der Leistungs-MISFET 9 im aktiven Klemmbetrieb befindet, das AUS-Signal Voff der ersten Gate-Steuerverdrahtung 17A zugeführt, und ein Klemmbetrieb-EIN-Signal VCon wird der zweiten Gate-Steuerverdrahtung 17B zugeführt. Das AUS-Signal Voff und das Klammer-EIN-Signal VCon werden jeweils von dem Steuer-IC 10 zugeführt.
  • Das AUS-Signal Voff hat eine Spannung (z. B. die Referenzspannung), die kleiner ist als die Gate-Schwellenspannung Vth. Das Klemmbetrieb-EIN-Signal VCon hat eine Spannung nicht kleiner als die Gate-Schwellenspannung Vth. Das Klemmbetrieb-EIN-Signal VCon kann eine Spannung haben, die nicht größer oder kleiner ist als eine Spannung im Normalbetrieb.
  • In diesem Fall wird die erste Gate-Elektrode 193 in den AUS-Zustand und die zweite Gate-Elektrode 195 in den EIN-Zustand versetzt. Dadurch wird der erste Kanalbereich 91 so gesteuert, dass er sich im AUS-Zustand befindet, und der zweite Kanalbereich 111 wird so gesteuert, dass er sich im EIN-Zustand befindet.
  • Dadurch wird, während der erste MISFET 56 in den AUS-Zustand gesteuert wird, der zweite MISFET 57 in den EIN-Zustand gesteuert (zweite Halb-Ein-Steuerung). Dadurch ist der Kanalnutzungsanteil RU im aktiven Klemmbetrieb größer als null und kleiner als der Kanalnutzungsanteil RU im Normalbetrieb. Der Kanalnutzungsanteil RU im aktiven Klemmbetrieb beträgt 50 %. Weiterhin beträgt der charakteristische Kanalanteil RC im aktiven Klemmbetrieb 25 %. Dadurch verbessert sich die aktive Klemmfähigkeit Eac im Vergleich zu einem Fall, in dem der charakteristische Kanalanteil RC über 25 % liegt.
  • Wie oben beschrieben, können die gleichen Effekte, wie sie für das Halbleiterbauelement 1 beschrieben wurden, auch bei dem Halbleiterbauelement 211 erreicht werden.
  • 37 ist eine perspektivische Ansicht eines Halbleiterbauelements 241 gemäß einer neunten bevorzugten Ausführung der vorliegenden Erfindung, das aus einer ersten Richtung betrachtet wird. Nachfolgend werden Strukturen, die den beschriebenen Strukturen für das Halbleiterbauelement 1 entsprechen, mit den gleichen Referenzzeichen versehen und deren Beschreibung weggelassen.
  • In der vorgenannten ersten bevorzugten Ausführungsform wurde ein Konfigurationsbeispiel beschrieben, bei dem das Halbleiterbauelement 1 das High-Side-Schaltgerät ist. Das Halbleiterbauelement 1 kann jedoch auch als Low-Side-Schaltgerät ausgeführt sein. Hier, soll nun ein Ausführungsbeispiel des Halbleiterbauelements 1, das als Low-Side-Schaltgerät gefertigt ist, als Halbleiterbauelement 241 gemäß der neunten bevorzugten Ausführungsform beschrieben werden.
  • Als Struktur (Steuerungsbeispiel) des Leistungs-MISFETs 9, der in das Halbleiterbauelement 241 eingebaut ist, können, ohne auf die Struktur (Steuerungsbeispiel) des Leistungs-MISFETs 9 gemäß der ersten bevorzugten Ausführung beschränkt zu sein, jede der in der zweiten bevorzugten Ausführung, dritten bevorzugten Ausführung, vierten bevorzugten Ausführung, fünften bevorzugten Ausführung, sechsten bevorzugten Ausführung, siebten bevorzugten Ausführung und achten bevorzugten Ausführung gezeigten Strukturen (Steuerungsbeispiele) der Leistungs-MISFETs 9 verwendet werden. Eine Beschreibung einer der Strukturen (Steuerungsbeispiele) der Leistungs-MISFETs 9 gemäß der ersten bis achten bevorzugten Ausführungsform ist mit Modifikationen auf eine Beschreibung der Struktur (Steuerungsbeispiel) des Leistungs-MISFETs 9 des Halbleiterbauelements 241 anwendbar und eine entsprechende Beschreibung derselben entfällt.
  • Bezug nehmend auf 37 enthält das Halbleiterbauelement 241 die Halbleiterschicht 2, wie bei der ersten bevorzugten Ausführung, usw.. Der Ausgangsbereich 6 und der Eingangsbereich 7 sind, wie bei der ersten bevorzugten Ausführungsform, usw., in der Halbleiterschicht 2 definiert. Der Ausgangsbereich 6 umfasst den Leistungs-MISFET 9. Der Eingangsbereich 7 enthält den Steuer-IC 10.
  • Die Vielzahl (in dieser Ausführungsform drei) von Elektroden 11, 12 und 13 sind auf der Halbleiterschicht 2 ausgebildet. In 37 ist die Vielzahl der Elektroden 11 bis 13 durch Schraffuren dargestellt. Die Anzahl, die Anordnung und die flächige Form der mehreren Elektroden 11 bis 13 sind beliebig und nicht auf die in 37 dargestellte Konfiguration beschränkt.
  • Die Anzahl, die Anordnung und die Form der mehreren Elektroden 11 bis 13 sind entsprechend der Spezifikation des Leistungs-MISFET 9 und/oder der Spezifikation des Steuer-IC 10 angepasst. Bei der vorliegenden Ausführungsform umfasst die Vielzahl der Elektroden 11 bis 13 die Drain-Elektrode 11 (Ausgangselektrode), die Source-Elektrode 12 (Referenzspannungselektrode) und die Eingangselektrode 13.
  • Die Drain-Elektrode 11 ist, wie bei der ersten bevorzugten Ausführungsform, usw., auf der zweiten Hauptfläche 4 der Halbleiterschicht 2 ausgebildet. Die Drain-Elektrode 11 überträgt ein durch den Leistungs-MISFET 9 erzeugtes elektrisches Signal nach außen.
  • Die Source-Elektrode 12 ist, wie bei der ersten bevorzugten Ausführung usw., im Ausgangsbereich 6 auf der ersten Hauptfläche 3 ausgebildet. Die Source-Elektrode 12 liefert die Referenzspannung (z. B. die Massespannung) an den Leistungs-MISFET 9 und/oder verschiedene Funktionsschaltungen des Steuer-ICs 10.
  • Die Eingangselektrode 13 ist, wie bei der ersten bevorzugten Ausführungsform, usw., im Eingangsbereich 7 auf der ersten Hauptfläche 3 ausgebildet. Die Eingangselektrode 13 überträgt eine Eingangsspannung zur Ansteuerung des Steuer-ICs 10.
  • Die Gate-Steuerverdrahtung 17 als ein Beispiel für die Steuerverdrahtung ist, wie bei der ersten bevorzugten Ausführungsform usw., auf der Halbleiterschicht 2 ausgebildet. In dieser Ausführungsform umfasst die Gate-Steuerverdrahtung 17 die erste Gate-Steuerverdrahtung 17A, die zweite Gate-Steuerverdrahtung 17B und die dritte Gate-Steuerverdrahtung 17C. Die G17 wird wahlweise auf dem Ausgangsbereich 6 und auf dem Eingangsbereich 7 umgelegt. Die Gate-Steuerverdrahtung 17 ist im Ausgangsbereich 6 elektrisch mit dem Gate des Leistungs-MISFET 9 und im Eingangsbereich 7 elektrisch mit dem Steuer-IC 10 verbunden.
  • 38 ist ein Blockschaltbild, das eine elektrische Konfiguration des in 37 dargestellten Halbleiterbauelements 241 zeigt. Nachfolgend wird ein Beispiel beschrieben, bei dem das Halbleiterbauelement 241 in ein Fahrzeug eingebaut wird.
  • Das Halbleiterbauelement 241 enthält die Drain-Elektrode 11 als Ausgangselektrode, die Source-Elektrode 12 als Referenzspannungselektrode, die Eingangselektrode 13, die Gate-Steuerverdrahtung 17, den Leistungs-MISFET 9 und den Steuer-IC 10.
  • Die Drain-Elektrode 11 ist elektrisch mit Drain des Leistungs-MISFET 9 verbunden. Die Drain-Elektrode 11 ist mit einem Verbraucher (Last) verbunden. Die Source-Elektrode 12 ist elektrisch mit dem Source des Leistungs-MISFET 9 verbunden. Die Source-Elektrode 12 liefert die Referenzspannung an den Leistungs-MISFET 9 und den Steuer-IC 10.
  • Die Eingangselektrode 13 kann mit einer MCU, einem DC/DC-Wandler, einem LDO usw. verbunden sein. Die Eingangselektrode 13 liefert eine Eingangsspannung an den Steuer-IC 10. Das Gate des Leistungs-MISFET 9 ist über die Gate-Steuerverdrahtung 25 mit dem Steuer-IC 17 verbunden (eine Gate-Steuerschaltung 10, die später beschrieben wird).
  • Bei der vorliegenden Ausführungsform enthält der Steuer-IC 10 die Strom-Spannungs-Steuerschaltung 23, die Schutzschaltung 24, die Gate-Steuerschaltung 25 und die aktive Klemmschaltung 26.
  • Die Strom-Spannungs-Steuerschaltung 23 ist mit der Source-Elektrode 12, der Eingangselektrode 13, der Schutzschaltung 24 und der Gate-Steuerschaltung 25 verbunden. Die Strom-Spannungs-Steuerschaltung 23 erzeugt verschiedene Spannungen basierend auf einem elektrischen Signal der Eingangselektrode 13 und einem elektrischen Signal der Schutzschaltung 24. Bei der vorliegenden Ausführungsform enthält die Strom-Spannungs-Steuerschaltung 23 eine Treiberspannung-Erzeugungsschaltung zur 30, eine erste Konstantspannung-Erzeugungsschaltung 31, eine zweite Konstantspannung-Erzeugungsschaltung 32 und die Referenzspannungs-/Referenzstrom-Erzeugungsschaltung 33.
  • Die Treiberspannung-Erzeugungsschaltung 30 erzeugt die Treiberspannung zur Ansteuerung der Gate-Steuerschaltung 25. Die von der Treiberspannung-Erzeugungsschaltung 30 erzeugte Treiberspannung wird der Gate-Steuerschaltung 25 zugeführt.
  • Die erste Konstantspannung-Erzeugungsschaltung 31 erzeugt eine erste konstante Spannung zur Ansteuerung der Schutzschaltung 24. Die erste Konstantspannung-Erzeugungsschaltung 31 kann eine Zenerdiode und/oder eine Regler-Schaltung enthalten. Die erste konstante Spannung wird der Schutzschaltung 24 (z. B. der Überstromschutzschaltung 34) zugeführt.
  • Die zweite Konstantspannung-Erzeugungsschaltung 32 erzeugt eine zweite konstante Spannung zur Ansteuerung der Schutzschaltung 24. Die zweite Konstantspannung-Erzeugungsschaltung 32 kann eine Zenerdiode und/oder eine Regler-Schaltung enthalten. Eine zweite konstante Spannung wird der Schutzschaltung 24 (z. B. der Überhitzungsschutzschaltung 36) zugeführt.
  • Die Referenzspannungs-/Referenzstrom-Erzeugungsschaltung 33 erzeugt die Referenzspannung und einen Referenzstrom für verschiedene Schaltungstypen. Die Referenzspannung und der Referenzstrom werden verschiedenen Arten von Schaltungen zugeführt. In einem Fall, in dem die verschiedenen Arten von Schaltungen einen Komparator enthalten, können die Referenzspannung und der Referenzstrom dem Komparator zugeführt werden.
  • Die Schutzschaltung 24 ist mit der Strom-Spannungs-Steuerschaltung 23, der Gate-Steuerschaltung 25 und Source des Leistungs-MISFET 9 verbunden. Die Schutzschaltung 24 umfasst die Überstromschutzschaltung 34 und die Überhitzungsschutzschaltung 36.
  • Die Überstromschutzschaltung 34 schützt den Leistungs-MISFET 9 vor einem Überstrom. Die Überstromschutzschaltung 34 ist mit der Gate-Steuerschaltung 25 verbunden. Die Überstromschutzschaltung 34 kann die Stromüberwachungsschaltung enthalten. Ein von der Überstromschutzschaltung 34 erzeugtes Signal wird der Gate-Steuerschaltung 25 zugeführt (insbesondere der später zu beschreibenden Treibersignal-Ausgangsschaltung 40).
  • Die Überhitzungsschutzschaltung 36 schützt den Leistungs-MISFET 9 vor einem übermäßigen Temperaturanstieg. Die Überhitzungsschutzschaltung 36 ist mit der Strom-Spannungs-Steuerschaltung 23 verbunden. Die Überhitzungsschutzschaltung 36 überwacht eine Temperatur des Halbleiterbauelements 241. Die Überhitzungsschutzschaltung 36 kann ein temperaturempfindliches Bauelement wie eine Diode und einen Thermistor enthalten. Ein von der Überhitzungsschutzschaltung 36 erzeugtes Signal wird der Strom-Spannungs-Steuerschaltung 23 zugeführt.
  • Die Gate-Steuerschaltung 25 steuert den EIN- und den AUS-Zustand des Leistungs-MISFET 9. Die Gate-Steuerschaltung 25 ist mit der Strom-Spannungs-Steuerschaltung 23, der Schutzschaltung 24 und dem Gate des Leistungs-MISFET 9 verbunden.
  • Die Gate-Steuerschaltung 25 erzeugt mehrere Arten von Gate-Steuersignalen entsprechend der Anzahl der Gate-Steuerverdrahtung 17 in Reaktion auf ein elektrisches Signal von der Strom-Spannungs-Steuerschaltung 23 und ein elektrisches Signal von der Schutzschaltung 24. Die verschiedenen Arten von Gate-Steuersignalen werden über die Gate-Steuerverdrahtung 17 dem Gate des Leistungs-MISFET 9 zugeführt.
  • Im Einzelnen umfasst die Gate-Steuerschaltung 25 die Oszillatorschaltung 38, die Ladungspumpenschaltung 39 und die Treibersignal-Ausgangsschaltung 40. Die Oszillatorschaltung 38 oszilliert in Reaktion auf das elektrische Signal von der Strom-Spannungs-Steuerschaltung 23, um ein vorgegebenes elektrisches Signal zu erzeugen. Das von der Oszillatorschaltung 38 erzeugte elektrische Signal wird der Ladungspumpenschaltung 39 zugeführt. Die Ladungspumpenschaltung 39 verstärkt das elektrische Signal, das von der Oszillatorschaltung 38 gesendet wird. Das elektrische Signal, das durch die Ladungspumpenschaltung 39 verstärkt wird, wird der Treibersignal-Ausgangsschaltung 40 zugeführt.
  • Die Treibersignal-Ausgangsschaltung 40 erzeugt mehrere Arten von Gate-Steuersignalen in Reaktion auf das elektrische Signal von der Ladungspumpenschaltung 39 und das elektrische Signal von der Schutzschaltung 24 (insbesondere der Überstromschutzschaltung 34). Die verschiedenen Arten von Gate-Steuersignalen werden über die Gate-Steuerverdrahtung 17 dem Gate des Leistungs-MISFET 9 zugeführt. Dadurch wird der Leistungs-MISFET 9 angesteuert und kontrolliert.
  • Die aktive Klemmschaltung 26 schützt den Leistungs-MISFET 9 vor der elektromotorischen Gegenkraft. Die aktive Klemmschaltung 26 ist mit der Drain-Elektrode 11 und dem Gate des Leistungs-MISFET 9 verbunden.
  • 39 ist ein Schaltungsdiagramm zur Beschreibung des Normalbetriebs und des aktiven Klemmbetriebs des in 37 dargestellten Halbleiterbauelements 241. 40 ist ein Wellenformdiagramm eines elektrischen Hauptsignals, welches auf das in 39 dargestellte Schaltungsdiagramm angewandt wird.
  • Vorliegend wird anhand eines Schaltungsbeispiels, bei dem die induktive Last L an den Leistungs-MISFET 9 angeschlossen ist, der Normalbetrieb und der aktive Klemmbetrieb des Halbleiterbauelements 241 beschrieben. Ein Gerät, das eine Magnetspule, einen Motor, einen Transformator und eine Wicklung (Spule) verwendet, wie z. B. ein Relais usw., kann ein Beispiel für die induktive Last L sein. Die induktive Last L wird auch als L-Last bezeichnet.
  • Bezug nehmend auf 39 ist Source des Leistungs-MISFET 9 mit Masse verbunden. Drain des Leistungs-MISFET 9 ist elektrisch mit der induktiven Last L verbunden. Das Gate und Drain des Leistungs-MISFET 9 sind mit der aktiven Klemmschaltung 26 verbunden. Das Gate und Source des Leistungs-MISFET 9 sind mit einem Widerstand R verbunden. In diesem Schaltungsbeispiel enthält die aktive Klemmschaltung 26 die Anzahl k (k ist eine natürliche Zahl) von Zenerdioden DZ, die in einseitiger Orientierung miteinander verbunden sind.
  • Bezug nehmend auf 39 und 40 wird der Leistungs-MISFET 9 vom AUS-Zustand in den EIN-Zustand (Normalbetrieb) geschaltet, wenn ein EIN-Signal Von dem Gate des Leistungs-MISFET 9 im AUS-Zustand zugeführt wird. Das EIN-Signal Von hat eine Spannung, die gleich oder größer ist als die Gate-Schwellenspannung Vth (Vth ≤ Von). Der Leistungs-MISFET 9 wird nur für eine vorgegebene EIN-Zeit TON im EIN-Zustand gehalten.
  • Wenn der Leistungs-MISFET 9 in den EIN-Zustand geschaltet wird, fließt ein Drainstrom ID von Drain des Leistungs-MISFET 9 zu Source. Der Drainstrom ID wird entsprechend der Einschaltdauer TON des Leistungs-MISFET 9 proportional erhöht. Die induktive Last L ermöglicht die Ansammlung elektrischer Energie durch Erhöhung des Drainstroms ID.
  • Wenn das AUS-Signal Voff dem Gate des Leistungs-MISFET 9 zugeführt wird, wird der Leistungs-MISFET 9 vom EIN-Zustand in den AUS-Zustand geschaltet. Das AUS-Signal Voff hat eine Spannung kleiner als die Gate-Schwellenspannung Vth (Voff < Vth). Das AUS-Signal Voff kann die Referenzspannung sein (z. B. die Massespannung). Wenn der Leistungs-MISFET 9 in den AUS-Zustand geschaltet wird, trifft eine induktive Energie der induktiven Last L als gegenelektromotorische Kraft auf den Leistungs-MISFET 9.
  • Dadurch wird der Leistungs-MISFET 9 in einen aktiven Klemmzustand versetzt (aktiver Klemmbetrieb). Wenn der LeistungsMISFET 9 in den aktiven Klemmzustand geschaltet wird, wird eine Drain-Spannung VDS abrupt auf eine Klemmspannung VDSSCL angehoben.
  • In einem Fall, in dem die Klemmenspannung VDSSCL eine maximale Drain-Nennspannung VDSS (VDSS < VDSSCL) überschreitet, kommt es in dem Leistungs-MISFET 9 zum Durchbruch. Der Leistungs-MISFET 9 ist so ausgelegt, dass die Klemmspannung VDSSCL gleich oder kleiner als die maximale Nenn-Drainspannung VDSS wird (VDSSCL ≤ VDSS) .
  • In einem Fall, in dem die Klemmspannung VDSSCL gleich oder kleiner als die maximale Nenn-Drainspannung VDSS (VDSSCL ≤ VDSS) ist, fließt ein Rückstrom IZ in die aktive Klemmschaltung 26. Dadurch wird eine Grenzspannung VL zwischen den Anschlüssen der aktiven Klemmschaltung 26 gebildet. Bei der vorliegenden Ausführungsform ist die Grenzspannung VL eine Summe der Spannungen an den Anschlüssen VZ der Zenerdioden DZ der aktiven Klemmschaltung 26 (VL = k-VZ).
  • Weiterhin fließt der Rückstrom IZ durch den Widerstand R und erreicht Masse. Dadurch bildet sich eine Spannung VR zwischen den Anschlüssen des Widerstandes R. Die Spannung VR zwischen den Anschlüssen des Widerstandes R (= IZ×R) wird auf eine Spannung eingestellt, die nicht kleiner ist als die Gate-Schwellenspannung Vth (Vth ≤ VR). Die Spannung VR zwischen den Anschlüssen liegt zwischen Gate und Source des Leistungs-MISFET 9 als Klemmbetrieb-EIN-Spannung VCLP an. Daher hält der Leistungs-MISFET 9 den EIN-Zustand in einem aktiven Klemmzustand. Die Klemmen-EIN-Spannung VCLP (Spannung VR zwischen den Klemmen) kann eine geringere Spannung als das EIN-Signal Von haben.
  • Dadurch wird die induktive Energie der induktiven Last L im Leistungs-MISFET 9 verbraucht (absorbiert). Nach einer aktiven Klemmzeit TAV wird der Drainstrom ID von einem Spitzenwert IAV, der unmittelbar vor dem Übergang des Leistungs-MISFET 9 in den AUS-Zustand liegt, auf null reduziert. Dadurch wird die Gate-Spannung VGS zur Massespannung und die Drain-Spannung VDS zur Versorgungsspannung VB, und der Leistungs-MISFET 9 wird vom EIN-Zustand in den AUS-Zustand geschaltet.
  • Die aktive Klemmfähigkeit Eac des Leistungs-MISFET 9 ist durch die Fähigkeit im aktiven Klemmbetrieb definiert. Konkret ist die aktive Klemmfähigkeit Eac definiert durch die Fähigkeit des Leistungs-MISFET 9 in Bezug auf die gegenelektromotorische Kraft, die durch die induktive Energie der induktiven Last L im Übergang verursacht wird, wenn der Leistungs-MISFET 9 vom EIN-Zustand in den AUS-Zustand geschaltet wird.
  • Genauer gesagt ist die aktive Klemmfähigkeit Eac durch eine Fähigkeit in Bezug auf eine durch die Klemmspannung VDSSCL verursachte Energie definiert, wie aus dem Schaltungsbeispiel von 36 ersichtlich.
  • Wie oben beschrieben, können die gleichen Effekte, wie sie für das Halbleiterbauelement 1 beschrieben wurden, auch bei dem Halbleiterbauelement 241 erreicht werden.
  • Während die bevorzugten Ausführungsformen der vorliegenden Erfindung oben beschrieben wurden, kann die vorliegende Erfindung in noch anderen Ausführungsformen umgesetzt werden.
  • In jeder der vorgenannten bevorzugten Ausführungen kann in einem Fall, in dem die erste bodenseitige Elektrode 86 und die zweite bodenseitige Elektrode 106, die elektrisch mit der dritten Gate-Steuerverdrahtung 17C verbunden sind, jeweils als Feldelektrode fungieren, die dritte Gate-Steuerverdrahtung 17C anstelle des Steuer-ICs elektrisch mit der Source-Elektrode 12 verbunden sein.
  • In diesem Fall kann die dritte Gate-Steuerverdrahtung 17C aus der Source-Elektrode 12 herausgeführt werden. Daher wird die Referenzspannung (z. B. die Massespannung) von der Source-Elektrode 12 über die dritte Gate-Steuerverdrahtung 17C an die erste unterseitige Elektrode 86 und die zweite unterseitige Elektrode 106 übertragen. Die gleichen Effekte, wie sie für das Halbleiterbauelement 1 usw. beschrieben wurden, können auch durch die oben beschriebene Struktur erzielt werden.
  • In jeder der vorgenannten bevorzugten Ausführungsformen können die mehreren ersten FET-Strukturen 58 und die mehreren zweiten FET-Strukturen 68 in beliebiger Weise angeordnet werden, solange der Kanalnutzungsanteil RU im aktiven Klemmbetrieb und der Kanalnutzungsanteil RU im Normalbetrieb in geeigneter Weise gesteuert werden können.
  • Beispielsweise können die mehreren zweiten FET-Strukturen 68 abwechselnd mit der Vielzahl der ersten FET-Strukturen 58 angeordnet werden, sodass die ersten FET-Strukturen 58 zwischen ihnen liegen. Die mehreren zweiten FET-Strukturen 68 können abwechselnd mit der Vielzahl der ersten FET-Strukturen 58 angeordnet werden, sodass 2, 3, 4, 5, 6, 7, 8, 9 oder 10 der ersten FET-Strukturen 58 zwischen ihnen liegen.
  • In ähnlicher Weise können die mehreren ersten FET-Strukturen 58 abwechselnd mit der Vielzahl der zweiten FET-Strukturen 68 angeordnet werden, sodass die zweiten FET-Strukturen 68 zwischen ihnen liegen. Die mehreren ersten FET-Strukturen 58 können abwechselnd mit der Vielzahl der zweiten FET-Strukturen 68 angeordnet werden, sodass 2, 3, 4, 5, 6, 7, 8, 9 oder 10 der zweiten FET-Strukturen 68 zwischen ihnen liegen.
  • Selbstverständlich können eine Gruppe der Vielzahl (zwei oder mehr) von ersten FET-Strukturen 58 und eine Gruppe der Vielzahl (zwei oder mehr) von zweiten FET-Strukturen 68 abwechselnd miteinander angeordnet sein. Ferner können die mehreren ersten FET-Strukturen 58 und die mehreren zweiten FET-Strukturen 68 so ausgebildet sein, dass eine Gruppe der mehreren ersten FET-Strukturen 58 und eine zweite FET-Struktur 68 abwechselnd angeordnet sind. Ferner können die mehreren ersten FET-Strukturen 58 und die mehreren zweiten FET-Strukturen 68 so ausgebildet sein, dass eine erste FET-Struktur 58 und eine Gruppe der mehreren zweiten FET-Strukturen 68 abwechselnd angeordnet ist.
  • In einem Fall, in dem die mehreren ersten FET-Strukturen 58 und/oder die mehreren zweiten FET-Strukturen 68 in einer Gruppe angeordnet sind, bildet sich jedoch leicht eine einseitige Temperaturverteilung in der Halbleiterschicht 2. Daher ist es bevorzugt, dass nicht mehr als vier der ersten FET-Strukturen 58 und/oder nicht mehr als vier der zweiten FET-Strukturen 68 in einer Gruppe angeordnet sind.
  • In jeder der vorgenannten bevorzugten Ausführungsformen kann, solange der Kanalnutzungsanteil RU im aktiven Klammerbetrieb und der Kanalnutzungsanteil RU im Normalbetrieb angemessen gesteuert werden können, ein Wert des Gesamtkanalanteils RT in jedem Zellenbereich75 jeden beliebigen Wert annehmen.
  • Beispielweise wurde in einigen der oben genannten bevorzugten Ausführungsformen ein Beispiel beschrieben, bei dem ein Gesamtkanalanteil RT, der den ersten Gesamtkanalanteil RT1, den zweiten Gesamtkanalanteil RT2 und den dritten Gesamtkanalanteil RT3 umfasst, auf die mehreren Zellenbereiche 75 angewendet wird.
  • Es können jedoch mehrere (zwei oder mehr) Arten von Gesamtkanalanteilen RT, die sich im Wert voneinander unterscheiden, auf die Vielzahl der Zellenbereiche 75 angewendet werden. Zum Beispiel können 2, 3, 4, 5 oder 6 oder mehr Gesamtkanalanteile RT, die sich im Wert voneinander unterscheiden, auf die mehreren Zellenbereiche 75 angewendet werden.
  • Ferner wurde in jeder der vorgenannten bevorzugten Ausführungsformen ein Beispiel beschrieben, in dem der Leistungs-MISFET 9 den ersten MISFET 56 und den zweiten MISFET 57 umfasst. Der Leistungs-MISFET 9 kann jedoch 2, 3, 4, 5 oder 6 oder mehr der MISFETs enthalten, die in einem voneinander unabhängigen Modus gesteuert werden können. Die Vielzahl (zwei oder mehr) der MISFETs kann durch Änderung lediglich der Anzahl der mit den Gate-Graben-Strukturen verbundenen Gate-Steuerverdrahtung 17 gebildet werden.
  • In diesem Fall steuert der Steuer-IC 10 die Mehrzahl (zwei oder mehr) der MISFETs so an, dass der Kanalnutzungsanteil RU im aktiven Klemmbetrieb größer als null und kleiner als der Kanalnutzungsanteil RU im Normalbetrieb wird.
  • In jeder der vorgenannten bevorzugten Ausführungsformen kann die Gate-Steuerverdrahtung 17 in einer Schicht ausgebildet sein, die sich von der Drain-Elektrode 11, der Source-Elektrode 12, der Eingangselektrode 13, der Referenzspannungselektrode 14, der ENABLE-Elektrode 15 oder der SENSE-Elektrode 16 unterscheidet, oder sie kann in der gleichen Schicht ausgebildet sein. Ferner können in der Gate-Steuerverdrahtung 17 die erste Gate-Steuerverdrahtung 17A, die zweite Gate-Steuerverdrahtung 17B und die dritte Gate-Steuerverdrahtung 17C in einer voneinander verschiedenen Schicht oder in derselben Schicht ausgebildet sein.
  • In jeder der vorgenannten bevorzugten Ausführungsformen kann ein p-artiger Halbleiterteil ein n-artiger Halbleiterteil und ein n-artiger Halbleiterteil ein p-artiger Halbleiterteil sein. In diesem Fall wird in der Beschreibung jeder der vorgenannten bevorzugten Ausführungsformen ein „n-artiger“-Teil als „p-artig“ und ein „p-artiger“-Teil als „n-artig“ gelesen
  • Die Halbleiterbauelemente 1, 151, 161, 171, 181, 191, 201, 211 und 241 gemäß jeder der vorgenannten bevorzugten Ausführungsformen können in ein Halbleitergehäuse eingebaut werden, wie in 41 und 42 gezeigt. 41 ist eine perspektivische Ansicht, die ein Halbleitergehäuse durch ein Versiegelungsharz hindurch zeigt. 42 ist eine Draufsicht auf 41.
  • Bezug nehmend auf 41 und 42 ist in dieser Ausführung das Halbleitergehäuse 301 ein sogenanntes SOP (engl.: Small Outline Package). Das Halbleitergehäuse 301 enthält ein Die-Pad 302, einen Halbleiterchip 303, ein leitfähiges Bondingmaterial 304, eine Vielzahl (in dieser Ausführungsform acht) Anschlusselektroden 305A bis 305H, eine Vielzahl (in dieser Ausführungsform acht) Anschlussdrähte 306A bis 306H und das Versiegelungsharz 307.
  • Das Die-Pad 302 besteht aus einer Metallplatte, die die Form eines rechteckigen Parallelepipeds hat. Das Die-Pad 302 kann aus Eisen, Aluminium oder Kupfer bestehen. Der Halbleiterchip 303 besteht aus einem der Halbleiterbauelemente 1, 151, 161, 171, 181, 191, 201, 211 und 241 gemäß der ersten bis neunten bevorzugten Ausführung. Hier besteht der Halbleiterchip 303 aus dem Halbleiterbauelement 1 gemäß der ersten bevorzugten Ausführungsform.
  • Der Halbleiterchip 303 ist auf dem Die-Pad 302 so angeordnet, dass die zweite Hauptfläche 4 dem Die-Pad 302 zugewandt ist. Die Drain-Elektrode 11 des Halbleiterchips 303 ist über das leitende Bondmaterial 304 mit dem Die-Pad 302 verbunden. Das leitfähige Bondingmaterial 304 kann eine Metallpaste oder Lot sein.
  • Die mehreren Anschlusselektroden 305A bis 305H umfassen eine erste Anschlusselektrode 305A, eine zweite Anschlusselektrode 305B, eine dritte Anschlusselektrode 305C, eine vierte Anschlusselektrode 305D, eine fünfte Anschlusselektrode 305E, eine sechste Anschlusselektrode 305F, eine siebte Anschlusselektrode 305G und eine achte Anschlusselektrode 305H. Die Anzahl der Anschlusselektroden wird entsprechend den Funktionen des Halbleiterchips 303 gewählt und ist nicht auf die in 41 und 42 gezeigte Anzahl beschränkt.
  • Die Vielzahl der Anschlusselektroden 305A bis 305H kann Eisen, Aluminium oder Kupfer enthalten. Die Vielzahl der Anschlusselektroden 305A bis 305H ist um das Die-Pad 302 in einem Abstand vom Die-Pad 302 angeordnet.
  • Insbesondere sind die vier Anschlusselektroden 305A bis 305D beabstandet entlang einer Seite des Die-Pads 302 angeordnet. Die verbleibenden vier Anschlusselektroden 305E bis 305H sind beabstandet entlang einer Seite angeordnet, die der Seite zugewandt ist, an der die Anschlusselektroden 305A bis 305D auf dem Die-Pad 302 angeordnet sind.
  • Die mehreren Anschlusselektroden 305A bis 305H sind jeweils bandförmig ausgebildet und erstrecken sich entlang einer Richtung orthogonal zu einer Anordnungsrichtung. Die Vielzahl der Anschlusselektroden 305A bis 305H haben einen Endteil, der dem Die-Pad 302 zugewandt ist, und einen anderen Endteil, der die gegenüberliegende Seite bildet. Die einen Endteile der Vielzahl von Anschlusselektroden 305A bis 305H sind intern mit dem Halbleiterchip 303 verbunden. Die anderen Endteile der Vielzahl von Anschlusselektroden 305A bis 305H sind extern mit Anschlusszielen wie einem Montagesubstrat usw. verbunden.
  • Die Vielzahl der Anschlussdrähte 306A bis 306H umfassen einen ersten Anschlussdraht 306A, einen zweiten Anschlussdraht 306B, einen dritten Anschlussdraht 306C, einen vierten Anschlussdraht 306D, einen fünften Anschlussdraht 306E, einen sechsten Anschlussdraht 306F, einen siebten Anschlussdraht 306G und einen achten Anschlussdraht 306H. Die Anzahl der Anschlussdrähte wird entsprechend den Funktionen des Halbleiterchips 303 (Halbleiterbauelement) gewählt und ist nicht auf die in 41 und 42 gezeigte Anzahl beschränkt.
  • Der erste Anschlussdraht 306A ist elektrisch mit einem Endteil der ersten Anschlusselektrode 305A und der Quellelektrode 12 verbunden. Bei der vorliegenden Ausführungsform ist der erste Anschlussdraht 306A eine Metallklammer. Der erste Anschlussdraht 306A kann Eisen, Gold, Aluminium oder Kupfer enthalten. Der erste Anschlussdraht 306A führt die im Leistungs-MISFET 9 erzeugte Wärme effektiv nach außen ab. Selbstverständlich kann der erste Anschlussdraht 306A auch ein Bonddraht sein.
  • Der zweite Anschlussdraht 306B ist elektrisch mit einem Endteil der zweiten Anschlusselektrode 305B und der Referenzspannungselektrode 14 verbunden. Der dritte Anschlussdraht 306C ist elektrisch mit einem Endteil der dritten Anschlusselektrode 305C und der ENABLE-Elektrode 15 verbunden. Der vierte Anschlussdraht 306D ist elektrisch mit einem Endteil der vierten Anschlusselektrode 305D und der SENSE-Elektrode 16 verbunden.
  • Der fünfte Anschlussdraht 306E ist elektrisch mit einem Endteil der fünften Anschlusselektrode 305E und dem Die-Pad 302 verbunden. Der sechste Anschlussdraht 306F ist elektrisch mit einem Endteil der sechsten Anschlusselektrode 305F und dem Die-Pad 302 verbunden. Der siebte Anschlussdraht 306G ist elektrisch mit einem Endteil der siebten Anschlusselektrode 305G und der Eingangselektrode 13 verbunden. Der achte Anschlussdraht 306H ist elektrisch mit einem Endteil der achten Anschlusselektrode 305H und dem Die-Pad 302 verbunden.
  • Bei der vorliegenden Ausführungsform sind der zweite bis achte Anschlussdraht 306B bis 306H Bonddrähte. Der zweite bis achte Anschlussdraht 306B bis 306H kann jeweils Gold, Aluminium oder Kupfer enthalten. Die Anschlusskonfiguration der mehreren Anschlussdrähte 306A bis 306H an den Halbleiterchip 303 und die mehreren Anschlusselektroden 305A bis 305H sind beliebig und nicht auf die in 41 und 42 gezeigte Anschlusskonfiguration beschränkt.
  • Das Versiegelungsharz 307 versiegelt den Halbleiterchip 303, das Die-Pad 302, die einen Endteile der Vielzahl von Anschlusselektroden 305A bis 305H und die Vielzahl von Anschlussdrähten 306A bis 306H so, dass die anderen Endteile der Vielzahl von Anschlusselektroden 305A bis 305H freigelegt sind. Das Versiegelungsharz 307 ist in einer rechteckigen Parallelepipedform geformt. Das Versiegelungsharz 307 kann ein Epoxidharz sein.
  • Die Konfiguration des Halbleitergehäuses 301 ist nicht auf SOP beschränkt. Als Halbleitergehäuse 301 können TO (Transistor Outline), QFN (Quad For Non Lead Package), DFP (Dual Flat Package), DIP (Dual Inline Package), QFP (Quad Flat Package), SIP (Single Inline Package), SOJ (Small Outline J-leaded Package) oder eine beliebige von verschiedenen ähnlichen Konfigurationen verwendet werden.
  • Das Halbleitergehäuse 301 (Halbleiterbauelemente 1, 151, 161, 171, 181, 191, 201, 211 oder 241) kann in ein Schaltungsmodul eingebaut werden, wie in 43 gezeigt. 43 ist eine Draufsicht, die einen Teil eines Schaltungsmoduls 311 gemäß dem ersten Konfigurationsbeispiel zeigt.
  • Bezug nehmend auf 43 enthält das Schaltungsmodul 311 ein Montagesubstrat 312, eine Vielzahl von Verdrahtungen 313, das Halbleitergehäuse 301 (Halbleiterbauelement 1, 151, 161, 171, 181, 191, 201, 211 oder 241) und ein leitfähiges Bondingmaterial 314.
  • Das Montagesubstrat 312 umfasst eine Hauptfläche 315. Die Vielzahl von Verdrahtungen 313 sind auf der Hauptfläche 315 des Montagesubstrats 312 ausgebildet. Das Halbleitergehäuse 301 (Halbleiterbauelement 1, 151, 161, 171, 181, 191, 201, 211 oder 241) wird auf dem Montagesubstrat 312 so montiert, dass es über ein leitfähiges Bondingmaterial 314 mit der Vielzahl von Verdrahtungen 313 elektrisch verbunden ist. Das leitfähige Bondingmaterial 314 kann eine Metallpaste oder Lot sein.
  • In jeder der vorgenannten bevorzugten Ausführungsformen wurde ein Beispiel beschrieben, bei dem das Halbleiterbauelement 1, 151, 161, 171, 181, 191, 201, 211 oder 241 einstückig mit dem Leistungs-MISFET 9 und dem Steuer-IC 10 ausgebildet ist.
  • Denkbar ist jedoch auch das Halbleiterbauelement 1, 151, 161, 171, 181, 191, 201, 211 oder 241, das nur den Leistungs-MISFET 9 aufweist. Ferner kann das Halbleiterbauelement 1, 151, 161, 171, 181, 191, 201, 211 oder 241, das nur den Leistungs-MISFET 9 aufweist, in das oben genannte Halbleitergehäuse 301 eingebaut werden.
  • Wie in 44 gezeigt, kann das Halbleitergehäuse 301 (Halbleiterbauelement 1, 151, 161, 171, 181, 191, 201, 211 oder 241), das nur den Leistungs-MISFET 9 aufweist, in ein Schaltungsmodul eingebaut werden. 44 ist eine Draufsicht, die einen Teil eines Schaltungsmoduls 321 gemäß dem zweiten Konfigurationsbeispiel zeigt.
  • Bezug nehmend auf 44 enthält das Schaltungsmodul 321 ein Montagesubstrat 322, eine Vielzahl von Verdrahtungen 323, das Halbleitergehäuse 301 (Halbleiterbauelement 1, 151, 161, 171, 181, 191, 201, 211 oder 241), ein erstes leitfähiges Bondingmaterial 324, ein Steuer-IC-Bauelement 325 und ein zweites leitfähiges Bondingmaterial 326.
  • Das Montagesubstrat 322 umfasst eine Hauptfläche 327. Die Vielzahl von Verdrahtungen 323 sind auf der Hauptfläche 327 des Montagesubstrats 322 ausgebildet. Das Halbleitergehäuse 301 ist auf dem Montagesubstrat 322 montiert. Das Halbleitergehäuse 301 ist über das erste leitende Bondingmaterial 324 elektrisch mit der Vielzahl der Verdrahtungen 323 verbunden. Das erste leitfähige Klebematerial 324 kann Metallpaste oder Lot sein.
  • Das Steuer-IC-Bauelement 325 enthält den Steuer-IC 10 (siehe 2 und 38). Das Steuer-IC-Bauelement 325 ist auf dem Montagesubstrat 322 montiert. Das Steuer-IC-Bauelement 325 ist über das zweite leitende Bondingmaterial 326 elektrisch mit der Vielzahl von Verdrahtungen 323 verbunden. Das Steuer-IC-Bauelement 325 ist ebenfalls über die Vielzahl von Verdrahtungen 323 elektrisch mit dem Halbleitergehäuse 301 verbunden.
  • Das Steuer-IC-Bauelement 325 ist elektrisch mit dem Halbleitergehäuse 301 in ähnlicher Weise wie in 2 dargestellt verbunden. Das Steuer-IC-Bauelement 325 steuert das Halbleiterpaket 301 (Halbleiterbaustein 1, 151, 161, 171, 181, 191, 201, 211 oder 241) von außen an.
  • Die gleichen Effekte, wie sie in jeder der vorgenannten bevorzugten Ausführungsformen beschrieben sind, können auch mit der oben beschriebenen Struktur erzielt werden. In dieser Ausführungsform wurde ein Beispiel beschrieben, bei dem das Ein-Chip-Steuer-IC-Bauelement 325 einschließlich des Steuer-IC 10 auf dem Montagesubstrat 322 montiert ist.
  • Anstelle des Steuer-IC-Bauelements 325 kann jedoch auch ein Schaltungsnetzwerk, das ähnliche Funktionen wie der Steuer-IC 10 hat, auf dem Montagesubstrat 322 angeordnet werden. Das Schaltungsnetzwerk, das ähnliche Funktionen wie der Steuer-IC 10 hat, kann durch Montage einer Vielzahl von diskreten Bauelementen und IC-Chips mit beliebigen Funktionen auf dem Montagesubstrat 322 konfiguriert werden.
  • Selbstverständlich können der Steuer-IC 10 in jeder der vorgenannten bevorzugten Ausführungsformen und das Schaltungsnetzwerk, das ähnliche Funktionen wie der Steuer-IC 10 hat, in jeder erdenklichen Weise konfiguriert werden, und es ist nicht notwendig, alle Funktionsschaltungen (d.h. den Sensor-MISFET 21, die Eingangsschaltung 22, (d.h. der Sensor-MISFET 21, die Eingangsschaltung 22, die Strom-Spannungs-Steuerschaltung 23, die Schutzschaltung 24, die Gate-Steuerschaltung 25, die aktive Klemmschaltung 26, die Stromerkennungsschaltung 27, die Stromversorgungs-Verpolungsschutzschaltung 28 und die Fehlfunktionserkennungsschaltung 29) zu implementieren, und einige der Funktionsschaltungen können weggelassen werden.
  • 45 ist eine perspektivische Schnittansicht eines Bereichs entsprechend 26, die ein Modifikationsbeispiel des Halbleiterbauelements 171 gemäß der vierten bevorzugten Ausführung zeigt. 46 ist eine Draufsicht auf einen Hauptteil, der aus einer in 45 gezeigten Halbleiterschicht 2 extrahiert wurde. Nachfolgend werden Strukturen, die den beschriebenen Strukturen für das Halbleiterbauelement 171 entsprechen, mit den gleichen Referenzzeichen versehen und deren Beschreibung weggelassen. In 45 sind die Gate-Steuerverdrahtungen 17 (erste Gate-Steuerverdrahtung 17A und zweite Gate-Steuerverdrahtung 17B) in vereinfachter Form dargestellt.
  • Bei dem Halbleiterbauelement 171 gemäß der vierten bevorzugten Ausführungsform sind die mehreren ersten Kontakt-Graben-Strukturen 162 in Draufsicht jeweils bogenförmig ausgebildet und mit der Gruppe der mehreren ersten Gate-Graben-Strukturen 60 verbunden, die einander benachbart sind. Darüber hinaus sind bei dem Halbleiterbauelement 171 gemäß der vierten bevorzugten Ausführungsform die mehreren zweiten Kontakt-Graben-Strukturen 163 in Draufsicht jeweils bogenförmig ausgebildet und mit der Gruppe der mehreren zweiten Gate-Graben-Strukturen 70 verbunden, die einander benachbart sind.
  • Im Gegensatz dazu, unter Bezugnahme auf 45 und 46, sind bei dem Halbleiterbauelement 171 gemäß dem Modifikationsbeispiel die Vielzahl der ersten FET-Strukturen 58 und die Vielzahl der zweiten FET-Strukturen 68 in einer Weise ausgebildet, dass eine erste FET-Struktur 58 und eine zweite FET-Struktur 68 abwechselnd angeordnet sind.
  • Darüber hinaus ist bei dem Halbleiterbauelement 171 gemäß dem Modifikationsbeispiel eine oder eine Vielzahl von (in diesem Beispiel eine) erste Kontakt-Graben-Struktur 162 bogenförmig in der Draufsicht ausgebildet und mit einem Endteil der Vielzahl von ersten Gate-Graben-Strukturen 60 in einem Abstand von einem Endteil der Vielzahl von zweiten Gate-Graben-Strukturen 70 verbunden. Darüber hinaus ist bei dem Halbleiterbauelement 171 gemäß dem Modifikationsbeispiel eine oder eine Vielzahl von (in diesem Beispiel eine) zweite Kontakt-Graben-Struktur 163 in Draufsicht bogenförmig ausgebildet und mit den anderen Endteilen der Vielzahl von zweiten Gate-Graben-Strukturen 70 in einem Abstand von den anderen Endteilen der Vielzahl von ersten Gate-Graben-Strukturen 60 verbunden.
  • Dadurch werden eine erste Grabenstruktur 172, die die Vielzahl der ersten Gate-Graben-Strukturen 60 und die erste Kontakt-Graben-Struktur 162 einschließt, und eine zweite Grabenstruktur 173, die die Vielzahl der zweiten Gate-Graben-Strukturen 70 und die zweite Kontakt-Graben-Struktur 163 einschließt, gebildet. Die erste Grabenstruktur 172 ist in der Draufsicht kammzahnförmig ausgebildet. Die zweite Grabenstruktur 173 ist kammzahnförmig ausgebildet und greift in der Draufsicht in die erste Grabenstruktur 172 ein.
  • In einem Bereich der Vielzahl der ersten Gate-Graben-Strukturen 60 an einer Seite eines Endteils stehen der erste Kontakt-Graben 164 der ersten Kontakt-Graben-Struktur 162 mit ersten Endteilen der Vielzahl der ersten Gate-Gräben 81 in Verbindung. Die erste Kontaktisolierschicht 165 ist einstückig mit der ersten Isolierschicht 82 an dem Verbindungsabschnitt zwischen dem ersten Gate-Graben 81 und dem ersten Kontakt-Graben 164 ausgebildet.
  • Insbesondere umfasst die erste Kontaktisolierschicht 165 die Herausführungsisolierschicht 165A, die zur Innenseite jedes der ersten Gate-Gräben 81 herausgeführt ist, den Verbindungsabschnitt kreuzt und einstückig mit der ersten bodenseitigen Isolierschicht 84 und der ersten öffnungsseitigen Isolierschicht 85 innerhalb jedes der ersten Gate-Gräben 81 ausgebildet ist.
  • Die erste Kontaktelektrode 166 ist einstückig mit der ersten bodenseitigen Elektrode 86 an dem Verbindungsabschnitt zwischen jedem der ersten Gate-Gräben 81 und dem ersten Kontakt-Graben 164 ausgebildet. Insbesondere umfasst die erste Kontaktelektrode 166 die Herausführungselektrode 166A, die zur Innenseite jedes der ersten Gate-Gräben 81 herausgeführt ist, den Verbindungsabschnitt kreuzt und elektrisch mit der ersten bodenseitigen Elektrode 86 innerhalb jedes der ersten Gate-Gräben 81 verbunden ist. Innerhalb jedes der ersten Gate-Gräben 81 ist die erste Zwischenisolierschicht 88 zwischen der ersten Kontaktelektrode 166 und der ersten öffnungsseitigen Elektrode 87 angeordnet.
  • In einem Bereich der Vielzahl von zweiten Gate-Graben-Strukturen 70 an der anderen Seite des Endteils stehen der zweite Kontakt-Graben 167 der zweiten Graben-Kontaktstruktur 163 mit den anderen Endteilen der Vielzahl von zweiten Gate-Gräben 101 in Verbindung. Die zweite Kontaktisolierschicht 168 ist einstückig mit der zweiten Isolierschicht 102 an dem Verbindungsabschnitt zwischen dem zweiten Gate-Graben 101 und dem zweiten Kontakt-Graben 167 ausgebildet.
  • Insbesondere umfasst die zweite Kontaktisolierschicht 168 die Herausführungsisolierschicht 168A, die zur Innenseite jedes der zweiten Gate-Gräben 101 herausgeführt ist, den Verbindungsabschnitt kreuzt und einstückig mit der zweiten bodenseitigen Isolierschicht 104 und der zweiten öffnungsseitigen Isolierschicht 105 innerhalb jedes der zweiten Gate-Gräben 101 ausgebildet ist.
  • Die zweite Kontaktelektrode 169 ist einstückig mit der zweiten bodenseitigen Elektrode 106 an dem Verbindungsabschnitt zwischen jedem der zweiten Gate-Gräben 101 und dem zweiten Kontakt-Graben 167 ausgebildet. Insbesondere umfasst die zweite Kontaktelektrode 169 die Herausführungselektrode 169A, die zur Innenseite jedes der zweiten Gate-Gräben 101 herausgeführt ist, den Verbindungsabschnitt kreuzt und elektrisch mit der zweiten bodenseitigen Elektrode 106 innerhalb jedes der zweiten Gate-Gräben 101 verbunden ist. Innerhalb des zweiten Gate-Grabens 101 ist die zweite Zwischenisolierschicht 108 zwischen der zweiten Kontaktelektrode 169 und der zweiten öffnungsseitigen Elektrode 107 angeordnet.
  • In diesem Beispiel sind die mehreren Zellenbereiche 75 jeweils in einem Bereich zwischen einer ersten FET-Struktur 58 und einer zweiten FET-Struktur 68, die einander benachbart sind, definiert. In diesem Beispiel beträgt der Gesamtkanalanteil RT jedes der Zellenbereichs 75 50 %. Selbstverständlich ist der Gesamtkanalanteil RT jedes der Zellenbereiche 75 willkürlich und wird, wie in anderen bevorzugten Ausführungsformen, gemäß einem zu erreichenden Flächenwiderstand Ron·A und einer aktiven Klemmfähigkeit Eac entsprechend eingestellt.
  • Das Halbleiterbauelement 171 gemäß dem Modifikationsbeispiel enthält eine Vielzahl von Zellverbindungsabschnitten 174, die die Mehrzahl von Zellenbereiche 75 verbinden, die in einem Bereich der ersten Gate-Graben-Struktur 60 an einer ersten Seite eines Endteils und einem Bereich der zweiten Gate-Graben-Struktur 70 an der ersten Seite des Endteil benachbart sind. Die Vielzahl der Zellverbindungsabschnitte 174 erstrecken sich in einer Richtung orthogonal zu der Vielzahl der Zellenbereiche 75. Die Vielzahl der Zellverbindungsabschnitte 174 legen jeweils den Körperbereich 55 von der ersten Hauptfläche 3 frei. Insbesondere umfasst die Vielzahl der Zellenverbindungsabschnitte 174 eine Vielzahl von ersten Zellenverbindungsabschnitten 174A und eine Vielzahl von zweiten Zellenverbindungsabschnitten 174B.
  • Jeder der mehreren ersten Zellenverbindungsabschnitte 174A ist zwischen einem Endteil der zweiten Gate-Graben-Struktur 70 und der ersten Kontakt-Graben-Struktur 162 angeordnet. Jeder der mehreren zweiten Zellenverbindungsabschnitte 174B ist zwischen dem anderen Endteil der ersten Gate-Graben-Struktur 60 und der zweiten Kontakt-Graben-Struktur 163 angeordnet. Dabei verbinden die mehreren Zellverbindungsabschnitte 174 die mehreren Zellenbereiche 75 in der Draufsicht mäanderförmig (zickzackförmig).
  • Die Breite des Zellverbindungsabschnitts 174 kann nicht weniger als 0,2 µm und nicht mehr als 2 µm betragen. Die Breite des Zellenverbindungsabschnitts 174 ist eine Breite in einer Richtung orthogonal zu der Richtung, in der sich der Zellenverbindungsabschnitt 174 erstreckt. Die Breite des Zellverbindungsabschnitts174 kann von nicht weniger als 0,2 µm bis nicht mehr als 0,4 µm, von nicht weniger als 0,4 µm bis nicht mehr als 0,6 µm, von nicht weniger als 0,6 µm bis nicht mehr als 0,8 µm, von nicht weniger als 0,8 µm bis nicht mehr als 1.0 µm, von nicht weniger als 1,0 µm bis nicht mehr als 1,2 µm, von nicht weniger als 1,2 µm bis nicht mehr als 1,4 µm, von nicht weniger als 1,4 µm bis nicht mehr als 1,6 µm, von nicht weniger als 1,6 µm bis nicht mehr als 1,8 µm, oder von nicht weniger als 1,8 um bis nicht mehr als 2,0 µm betragen. Ein Zellenverhältnis der Breite des Zellenverbindungsabschnitts 174 in Bezug auf eine Breite des Zellenbereichs 75 (Teilung PS) liegt vorzugsweise bei nicht weniger als 0,1 bis nicht mehr als 1,5. Das Zellenverhältnis liegt vorzugsweise bei nicht weniger als 0,5 bis nicht mehr als 1.
  • Bei dem Halbleiterbauelement 171 gemäß dem Modifikationsbeispiel wird die gleiche Steuerung wie die unter Verwendung von 27A und 27B beschriebene Steuerung durchgeführt. Die Beschreibung gemäß 27A und 27B wird mit Modifikationen auf eine Beschreibung der Steuerung des Halbleiterbauelements 171 gemäß dem Modifikationsbeispiel angewendet. Wie oben beschrieben, können die gleichen Effekte, wie sie für das Halbleiterbauelement 171 gemäß der vierten bevorzugten Ausführungsform beschrieben wurden, auch von dem Halbleiterbauelement 171 gemäß dem Modifikationsbeispiel erreicht werden.
  • Mit 45 und 46 wurde ein Beispiel beschrieben, bei dem die Vielzahl der ersten FET-Strukturen 58 und die Vielzahl der zweiten FET-Strukturen 68 so ausgebildet sind, dass eine erste FET-Struktur 58 und eine zweite FET-Struktur 68 abwechselnd angeordnet sind. Wie bei dem Halbleiterbauelement 171 gemäß der vierten bevorzugten Ausführungsform können jedoch die mehreren ersten FET-Strukturen 58 und die mehreren zweiten FET-Strukturen 68 so ausgebildet sein, dass eine Gruppe aus mehreren ersten FET-Strukturen 58 und eine Gruppe aus mehreren zweiten FET-Strukturen 68 abwechselnd angeordnet sind. Der Aufbau der Halbleiteranordnung 171 gemäß dem Modifikationsbeispiel kann auch bei dem Halbleiterbauelement 181 gemäß der fünften bevorzugten Ausführungsform der vorliegenden Erfindung angewendet werden.
  • Die vorliegende Beschreibung ist nicht auf eine Kombination der Merkmale, die mit der ersten bis neunten bevorzugten Ausführungsform dargestellt sind, beschränkt. Die erste bis neunte bevorzugte Ausführungsform können untereinander auf jede Art oder in jeder Konfiguration kombiniert werden. Das heißt, dass ein Halbleiterbauelement, in dem die mit der ersten bis neunten bevorzugten Ausführungsform dargestellten Merkmale in beliebige Art oder in einer beliebigen Konfiguration kombiniert sind, denkbar ist.
  • Im Folgenden wird eine elektrische Struktur zur Durchführung der ersten Halb-EIN-Steuerung (oder zweiten Halb-EIN-Steuerung) des Leistungs-MISFET 9 während eines aktiven Klemmbetriebs anhand konkreter Beispiele beschrieben.
  • 47 ist ein Blockschaltbild, das ein Halbleiterbauelement gemäß einer zehnten bevorzugten Ausführungsform der vorliegenden Erfindung zeigt (= eine elektrische Struktur zur Durchführung einer ersten Halb-EIN-Steuerung eines Leistungs-MISFETs während eines aktiven Klemmbetriebs in einem Fall, in dem das Halbleiterbauelement 1 ein High-Side-Schalter ist (siehe z.B. 1 bis 4)). 48 ist ein Ersatzschaltbild, in dem der Leistungs-MISFET aus 47 als ein erster MISFET und ein zweiter MISFET dargestellt ist.
  • Das Halbleiterbauelement X1 gemäß der vorliegenden bevorzugten Ausführungsform hat eine Drain-Elektrode 11 (=Versorgungselektrode VBB), die Source-Elektrode 12 (=Ausgangselektrode OUT), den Leistungs-MISFET 9, die Gate-Steuerschaltung 25 und die aktive Klemmschaltung 26. Bereits erwähnte Komponenten sind mit den gleichen Symbolen versehen wie zuvor.
  • Ferner ist in diesen Figuren zur Vereinfachung der Beschreibung nur ein Teil der Komponenten durch Ausschnitte dargestellt; es versteht sich jedoch, dass das Halbleiterbauelement X1 im Wesentlichen die gleichen Komponenten wie die des vorangehenden Halbleiterbauelements 1 (siehe 2) enthält.
  • Der Leistungs-MISFET 9 ist ein Bauelement mit geteiltem Gate, dessen Aufbau bisher anhand verschiedener Arten von bevorzugten Ausführungsformen beispielhaft beschrieben wurde. Das heißt, wie in 48 gezeigt, kann der Leistungs-MISFET 9 äquivalent als ein erster MISFET 56 und ein zweiter MISFET 57 (= die jeweils dem ersten Transistor und dem zweiten Transistor entsprechen) dargestellt werden, die in Parallelschaltung sind.
  • Es versteht sich, dass aus einem anderen Blickwinkel, der erste MISFET 56 und der zweite MISFET 57, die jeweils unabhängig voneinander angesteuert werden, integral als der Leistungs-MISFET 9 ausgebildet sind, der ein einzelnes Bauelement mit geteiltem Gate ist.
  • Die Gate-Steuerschaltung 25 führt eine Gate-Steuerung des Leistungs-MISFET 9 (und folglich eine Gate-Steuerung jedes der ersten MISFET 56 und des zweiten MISFET 57) aus. Beispielsweise erzeugt die Gate-Steuerschaltung 25 Gate-Signale G1 und G2 für den ersten MISFET 56 bzw. den zweiten MISFET 57, um in einem Freigabezustand (= der einem ersten Betriebszustand entspricht), bei dem ein Freigabesignal EN auf einen hohen Pegel gebracht ist, sowohl den ersten MISFET 56 als auch den zweiten MISFET 57 einzuschalten, und in einem Sperrzustand (= der einem zweiten Betriebszustand entspricht), in dem das Freigabesignal EN auf einen niedrigen Pegel gebracht ist, sowohl den ersten MISFET 56 als auch der zweiten MISFET 57 auszuschalten.
  • Ferner akzeptiert die Gate-Steuerschaltung 25 das Hinzuführen einer internen Knotenspannung Vx von der aktiven Klemmschaltung 26 und hat eine Funktion zum Kurzschließen von Gate und Source des zweiten MISFET 57 nach dem Übergang vom Freigabezustand (EN = H) zum Sperrzustand (EN = L) und bevor die aktive Klemmschaltung 26 arbeitet (= bevor eine Ausgangsspannung VOUT geklemmt wird), d.h. eine Funktion zum Realisieren der ersten Halb-EIN-Steuerung des Leistungs-MISFET 9 durch vollständiges Stoppen des zweiten MISFET 57, indem G2 = VOUT gesetzt wird.
  • Die aktive Klemmschaltung 26 ist zwischen Drain und Gate des ersten MISFET 56 angeschlossen und begrenzt eine Drain-Source-Spannung (= VB - VOUT) sowohl des ersten MISFET 56 als auch des zweiten MISFET 57 so, dass sie gleich oder kleiner als eine vorbestimmte Klemmspannung Vclp ist, indem der erste MISFET 56 zwangsweise eingeschaltet wird (nicht vollständig ausgeschaltet wird), wenn die Ausgangsspannung VOUT der Source-Elektrode 12 eine negative Spannung erreicht hat. Da der zweite MISFET 57 nicht zum aktiven Klemmbetrieb beiträgt, ist keine aktive Klemmschaltung 26 zwischen Drain und Gate des zweiten MISFET 57 angeschlossen.
  • 49 ist ein Schaltungsdiagramm, das ein Beispiel für die Gate-Steuerschaltung 25 und die aktive Klemmschaltung 26 aus 47 zeigt.
  • Zunächst wird ein spezifischer Aufbau der aktiven Klemmschaltung 26 beschrieben. Die aktive Klemmschaltung 26 des vorliegenden Beispiels enthält eine m-stufige (z. B. m = 8) Zenerdiodenanordnung 261, eine n-stufige (z. B. n = 3) Diodenanordnung 262 und einen N-Kanal-Typ MISFET 263 (= der einem dritten Transistor entspricht).
  • Eine Kathode der Zenerdiodenanordnung 261 und Drain des MISFET 263 sind zusammen mit dem Drain des ersten MISFET 56 und des zweiten MISFET 57 mit der Drain-Elektrode 11 (= die der Stromversorgungselektrode VBB entspricht, an die die Versorgungsspannung VB angelegt wird) verbunden. Eine Anode der Zenerdiodenanordnung 261 ist mit einer Anode der Diodenanordnung 262 verbunden. Eine Kathode der Diodenanordnung 262 ist mit einem Gate des MISFET 263 verbunden. Source des MISFET 263 ist mit dem Gate des ersten MISFET 56 (=Anschluss des Gate-Signals G1) verbunden. Ein Back-Gate des MISFET 263 ist mit der Source-Elektrode 12 (= die der Ausgangselektrode OUT entspricht, an die die Ausgangsspannung VOUT angelegt wird) zusammen mit Source des ersten MISFET 56 und des zweiten MISFET 57 verbunden. Wie in den vorangehenden 47 und 48 gezeigt, kann die Source-Elektrode 12 mit der induktiven Last L, wie z. B. einer Spule, einem Solenoid usw., verbunden sein.
  • Nachfolgend wird ein Aufbau der Gate-Steuerschaltung 25 konkret beschrieben. Die Gate-Steuerschaltung 25 des vorliegenden Beispiels umfasst die Stromquellen 251 bis 254, eine Steuerung 255 und einen N-Kanal-Typ MISFET 256 (= entspricht einem vierten Transistor).
  • Die Stromquelle 251 ist zwischen einem Anlegeanschluss einer Boost-Spannung VG (=Ladungspumpenausgang) und dem Gate des ersten MISFET 56 angeschlossen und erzeugt einen Quellstrom IH1.
  • Die Stromquelle 252 ist zwischen einem Anlegeanschluss der Boost-Spannung VG und dem Gate des zweiten MISFET 57 angeschlossen und erzeugt einen Quellstrom IH2.
  • Die Stromquelle 253 ist zwischen dem Gate des ersten MISFET 56 und einem Anlegeanschluss der Ausgangsspannung VOUT (= Source-Elektrode 12) angeschlossen und erzeugt einen Senkenstrom IL1.
  • Die Stromquelle 254 ist zwischen dem Gate des zweiten MISFET 57 und dem Anlegeanschluss der Ausgangsspannung VOUT angeschlossen und erzeugt einen Senkenstrom IL2.
  • Die Steuerung 255 schaltet die Stromquellen 251 und 252 ein und die Stromquellen 253 und 254 im Freigabezustand (EN = H) aus. Durch die oben beschriebene Stromsteuerung fließt jeder der Quellströme IH1 und IH2 in das Gate des ersten MISFET 56 und des zweiten MISFET 57.
  • Andererseits schaltet der Controller 255 im Sperrzustand (EN = L) die Stromquellen 251 und 252 aus und die Stromquellen 253 und 254 ein. Durch die oben beschriebene Stromsteuerung fließt jeder der Senkenströme IL1 und IL2 aus dem Gate des ersten MISFET 56 und des zweiten MISFET 57 heraus.
  • Der MISFET 256 ist zwischen Gate und Source des zweiten MISFET 57 geschaltet und wird entsprechend der internen Knotenspannung Vx der aktiven Klemmschaltung 26 ein/ausgeschaltet. Als interne Knotenspannung Vx, wie in dieser Abbildung dargestellt, wird z. B. eine Gate-Spannung des MISFET 263 vorteilhaft hinzugeführt. Die interne Knotenspannung Vx ist jedoch nicht darauf beschränkt, und es ist z. B. auch möglich, eine Anodenspannung einer beliebigen der n-stufigen Dioden, die die Diodenanordnung 262 bilden, als interne Knotenspannung Vx zu verwenden.
  • Weiterhin sind bei dem Halbleiterbauelement X1 neben den oben beschriebenen Bauelementen Zenerdioden ZD1 bis ZD3, Dioden D1 und D2 sowie ein Absenkungs-N-Kanal-Typ MISFET DN1 als elektrostatische Durchschlagsschutzeinrichtungen vorgesehen. Der Zusammenhang zwischen den einzelnen Komponenten wird kurz beschrieben.
  • Eine Kathode jeder der Zenerdioden ZD1 und ZD2 ist mit dem Gate jedes der ersten MISFETs 56 und der zweiten MISFETs 57 verbunden. Eine Anode jeder der Zenerdioden ZD1 und ZD2 ist mit einer Anode jeder der Dioden D1 und D2 verbunden. Eine Kathode der Zenerdiode ZD3 und Drain des MISFET DN1 sind mit dem Gate des MISFET 263 verbunden. Eine Kathode jeder der Dioden D1 und D2, eine Anode der Zenerdiode ZD3 und Source, Gate und ein Back-Gate des MISFET DN1 sind mit dem Anlegeanschluss der Ausgangsspannung VOUT verbunden.
  • Nachfolgend wird die erste Halb-EIN-Steuerung des Leistungs-MISFETs 9 im aktiven Klemmbetrieb beschrieben, bei der die Gate-Source-Spannung des ersten MISFETs 56 Vgs1 beträgt, die Gate-Source-Spannung des MISFETs 263 Vgs2 beträgt, die Gate-Source-Spannung des MISFETs 256 Vgs3 beträgt, die Durchbruchspannung der Zenerdiodenanordnung 261 mVZ beträgt und die Durchlassspannung der Diodenanordnung 262 nVF beträgt.
  • 50 ist ein Zeitdiagramm, das einen Zustand der ersten Halb-EIN-Steuerung des Leistungs-MISFETs 9, die während eines aktiven Klemmbetriebs bei dem Halbleiterbauelement X1 durchgeführt wird, zeigt, bei dem in der Reihenfolge von oben ein Freigabesignal EN, eine Ausgangsspannung VOUT (durchgezogene Linie), ein Gate-Signal G1 (abwechselnd lange und kurze gestrichelte Linie), ein Gate-Signal G2 (gestrichelte Linie) und ein Ausgangsstrom IOUT dargestellt sind. In dieser Abbildung wird angenommen, dass die induktive Last L an der Source-Elektrode 12 (Ausgangselektrode OUT) angeschlossen ist.
  • Wenn das Freigabesignal EN zum Zeitpunkt t1 auf einen hohen Pegel (= Logikpegel beim Einschalten des Leistungs-MISFETs 9) angehoben wird, steigen die Gate-Signale G1 und G2 auf hohe Pegel (≈ VG), und der erste MISFET 56 und der zweite MISFET 57 werden beide eingeschaltet. Infolgedessen fließt der Ausgangsstrom IOUT, so dass die Ausgangsspannung VOUT auf nahezu die Versorgungsspannung VB erhöht wird. Dieser Zustand entspricht einem Voll-EIN-Zustand des Leistungs-MISFET 9.
  • Danach, wenn das Freigabesignal EN zum Zeitpunkt t2 auf einen niedrigen Pegel (= Logikpegel beim Ausschalten des Leistungs-MISFET 9) fällt, fallen die Gate-Signale G1 und G2 auf niedrige Pegel (≈ VOUT), um sowohl den ersten MISFET 56 als auch den zweiten MISFET 57 auszuschalten.
  • Zu diesem Zeitpunkt lässt die induktive Last L weiterhin den Ausgangsstrom IOUT fließen, bis sie die während der EIN-Periode des Leistungs-MISFET 9 angesammelte Energie abgegeben hat. Infolgedessen wird der Ausgang VOUT abrupt auf eine negative Spannung gesenkt, die niedriger als die Massespannung GND ist.
  • Wenn jedoch die Ausgangsspannung VOUT auf eine untere Grenzspannung VB - α (z.B. VB - 50V) reduziert wird, die um einen vorbestimmten Wert α (= mVZ + nVF + Vgs1 + Vgs2) niedriger ist als die Versorgungsspannung VB zum Zeitpunkt t4, wird der erste (nicht vollständig ausgeschaltete) MISFET 56 durch den Betrieb der aktiven Klemmschaltung 26 eingeschaltet, so dass der Ausgangsstrom IOUT durch den ersten MISFET 56 entladen wird. Somit wird die Ausgangsspannung VOUT so begrenzt, dass sie gleich oder größer als die untere Grenzspannung VB - α ist.
  • Das heißt, die aktive Klemmschaltung 26 begrenzt eine Drain-Source-Spannung Vds (= VB - VOUT) des Leistungs-MISFET 9 so, dass sie gleich oder kleiner als die vorgegebene Klemmspannung Vclp (= α) ist, indem sie die Ausgangsspannung VOUT basierend auf einer Referenz der Versorgungsspannung VB begrenzt. Der oben beschriebene aktive Klemmbetrieb wird bis zum Zeitpunkt t5 beibehalten, an dem die in der induktiven Last L gespeicherte Energie vollständig abgebaut ist und der Ausgangsstrom IOUT nicht mehr fließt.
  • Andererseits wird in Bezug auf den zweiten MISFET 57 nach dem Übergang von einem Freigabezustand (EN = H) in einen Sperrzustand (EN = L), wenn die Ausgangsspannung VOUT auf eine Kanalschaltspannung VB - β (> VB - α) reduziert wird, die um einen vorgegebenen Wert β (= mVZ + nVF + Vgs3) niedriger ist als die Versorgungsspannung VB zum Zeitpunkt t3, wird die interne Knotenspannung Vx höher als die Gate-Source-Spannung Vgs3, so dass der MISFET 256 eingeschaltet wird, um einen Kurzschluss (G2 = VOUT) zwischen Gate und Source des zweiten MISFET 57 herzustellen.
  • Das heißt, der zweite MISFET 57 wird durch den Betrieb des MISFET 256 vollständig angehalten, bevor die aktive Klemmschaltung 26 arbeitet (vor der Zeit t4). Dieser Zustand entspricht einem ersten Halb-EIN-Zustand des Leistungs-MISFET 9.
  • Wie oben beschrieben, wird durch das Umschalten vom Voll-EIN-Zustand in den ersten Halb-EIN-Zustand der Kanalnutzungsanteil RU im aktiven Klammerbetrieb (= Zeit t4 bis t5) größer als null und kleiner als der Kanalnutzungsanteil RU im Normalbetrieb (= Zeit t1 bis t2).
  • Somit erhöht sich der charakteristische Kanalanteil RC im Normalbetrieb relativ (z. B. RC = 50 %). Dadurch wird ein Strompfad relativ vergrößert, und es wird möglich, den Flächenwiderstand Ron·A (Durchlasswiderstand) zu verringern. Andererseits reduziert sich der charakteristische Kanalanteil RC im aktiven Klemmbetrieb relativ (z. B. RC = 25 %). Dadurch ist es möglich, einen starken Temperaturanstieg durch die gegenelektromotorische Kraft der induktiven Last L zu unterdrücken und somit die aktive Klemmfähigkeit Eac zu verbessern.
  • Somit ist es möglich, ein Halbleiterbauelement 1 bereitzustellen, das unabhängig von der in 13 dargestellten Trade-off-Beziehung gleichzeitig einen hervorragenden Flächenwiderstand Ron·A und eine hervorragende aktive Klemmfähigkeit Eac realisieren kann. Gerade im Bereich der IPDs ist die aktive Klemmfähigkeit Eac eine der Eigenschaften, die für den Antrieb einer größeren induktiven Last L entscheidend ist.
  • Mit 47 bis 50 wurde ein Beispiel beschrieben, bei dem die erste Halb-EIN-Steuerung im aktiven Klemmbetrieb angewendet wird. Im aktiven Klemmbetrieb kann jedoch auch die zweite Halb-EIN-Steuerung angewendet werden. In diesem Fall reicht es zum Verständnis aus, den ersten MISFET 56 und den zweiten MISFET 57 miteinander zu ersetzen.
  • 51 ist ein Blockschaltbild, das ein Halbleiterbauelement gemäß einer elften bevorzugten Ausführungsform der vorliegenden Erfindung zeigt (= eine elektrische Struktur zur Durchführung einer ersten Halb-EIN-Steuerung eines Leistungs-MISFETs während eines aktiven Klemmbetriebs in einem Fall, in dem das Halbleiterbauelement 1 ein Low-Side-Schalter ist (siehe z.B. 1 bis 4)). 52 ist ein Ersatzschaltbild, in dem der Leistungs-MISFET aus 51 als ein erster MISFET und ein zweiter MISFET dargestellt ist.
  • Das Halbleiterbauelement X2 gemäß der vorliegenden bevorzugten Ausführungsform hat die Drain-Elektrode 11 (= Stromversorgungselektrode OUT), die Source-Elektrode 12 (= Masseelektrode GND), den Leistungs-MISFET 9, die Gate-Steuerschaltung 25 und die aktive Klemmschaltung 26. Bereits erwähnte Komponenten sind mit den gleichen Symbolen versehen wie zuvor.
  • Ferner ist in diesen Figuren zur Vereinfachung der Beschreibung nur ein Teil der Komponenten durch Ausschnitte dargestellt; es versteht sich jedoch, dass das Halbleiterbauelement X2 im Wesentlichen die gleichen Komponenten wie die des vorangehenden Halbleiterbauelements 241 (siehe 38) enthält.
  • Der Leistungs-MISFET 9 ist ein Bauelement mit geteiltem Gate, dessen Aufbau bisher anhand verschiedener Arten von bevorzugten Ausführungsformen beispielhaft beschrieben wurde. Das heißt, wie in 52 gezeigt, kann der Leistungs-MISFET 9 äquivalent als ein erster MISFET 56 und ein zweiter MISFET 57 (= die jeweils dem ersten Transistor und dem zweiten Transistor entsprechen) dargestellt werden, die in Parallelschaltung sind.
  • Es versteht sich, dass aus einem anderen Blickwinkel, der erste MISFET 56 und der zweite MISFET 57, die jeweils unabhängig voneinander angesteuert werden, integral als der Leistungs-MISFET 9 ausgebildet sind, der ein einzelnes Bauelement mit geteiltem Gate ist.
  • Die Gate-Steuerschaltung 25 führt eine Gate-Steuerung des Leistungs-MISFET 9 (und folglich eine Gate-Steuerung jedes der ersten MISFET 56 und des zweiten MISFET 57) aus. Beispielsweise erzeugt die Gate-Steuerschaltung 25 Gate-Signale G1 und G2 für den ersten MISFET 56 bzw. den zweiten MISFET 57, um in einem Freigabezustand (= der einem ersten Betriebszustand entspricht), bei dem ein Steuersignal IN auf einen hohen Pegel gebracht ist, sowohl den ersten MISFET 56 als auch den zweiten MISFET 57 einzuschalten, und in einem Sperrzustand (= der einem zweiten Betriebszustand entspricht), in dem das Steuersignal IN auf einen niedrigen Pegel gebracht ist, sowohl den ersten MISFET 56 als auch der zweiten MISFET 57 auszuschalten.
  • Bei dem Halbleiterbauelement X2, das als Low-Side-Schalter verwendet wird, fungiert das externe Steuersignal IN nicht nur als Ein/Aus-Steuersignal des Leistungs-MISFET 9, sondern kann auch als Versorgungsspannung des Halbleiterbauelements X2 verwendet werden.
  • Ferner akzeptiert die Gate-Steuerschaltung 25 das Hinzuführen einer internen Knotenspannung Vy von der aktiven Klemmschaltung 26 und die Gate-Steuerschaltung hat eine Funktion zum Kurzschließen von Gate und Source des zweiten MISFET 57 nach dem Übergang vom Freigabezustand (IN = H) zum Sperrzustand (IN = L) und bevor die aktive Klemmschaltung 26 arbeitet (= bevor eine Ausgangsspannung VOUT geklemmt wird), d.h. eine Funktion zum Realisieren der ersten Halb-EIN-Steuerung des Leistungs-MISFET 9 durch vollständiges Stoppen des zweiten MISFET 57, indem G2 = GND gesetzt wird.
  • Die aktive Klemmschaltung 26 ist zwischen Drain und Gate des ersten MISFET 56 angeschlossen und begrenzt eine Drain-Source-Spannung (= VB - VOUT) sowohl des ersten MISFET 56 als auch des zweiten MISFET 57 so, dass sie gleich oder kleiner als eine vorbestimmte Klemmspannung Vclp ist, indem der erste MISFET 56 zwangsweise eingeschaltet wird (nicht vollständig ausgeschaltet wird), wenn die Ausgangsspannung VOUT der Drain-Elektrode 11 eine Überspannung erreicht hat. Da der zweite MISFET 57 nicht zum aktiven Klemmbetrieb beiträgt, ist keine aktive Klemmschaltung 26 zwischen Drain und Gate des zweiten MISFET 57 angeschlossen.
  • 53 ist ein Schaltungsdiagramm, das ein Beispiel für die Gate-Steuerschaltung 25 und die aktive Klemmschaltung 26 aus 51 zeigt.
  • Zunächst wird ein spezifischer Aufbau der aktiven Klemmschaltung 26 beschrieben. Die aktive Klemmschaltung 26 des vorliegenden Beispiels umfasst eine m-stufige (z. B. m = 8) Zenerdiodenanordnung 264 und eine n-stufige (z. B. n = 3) Diodenanordnung 265.
  • Eine Kathode der Zenerdiodenanordnung 264 ist mit der Drain-Elektrode 11 (= die der Ausgangselektrode OUT entspricht, an der die Ausgangsspannung VOUT anliegt) zusammen mit dem Drain des ersten MISFET 56 und des zweiten MISFET 57 verbunden. Wie in den vorangehenden 51 und 52 gezeigt, kann die Drain-Elektrode 11 mit der induktiven Last L, wie z. B. einer Spule, einem Solenoid usw., verbunden sein. Die Anode der Zenerdiodenanordnung 264 ist mit der Anode der Diodenanordnung 265 verbunden. Eine Kathode der Diodenanordnung 265 ist mit dem Gate des ersten MISFET 56 (=Anlegeanschluss des Gate-Signale G1) verbunden.
  • Nachfolgend wird ein Aufbau der Gate-Steuerschaltung 25 konkret beschrieben. Die Gate-Steuerschaltung 25 des vorliegenden Beispiels enthält die P-Kanal-Typ-MOS-Feldeffekttransistoren M1 und M2, einen N-Kanal-Typ-MOS-Feldeffekttransistor M3, die Widerstände R1H und R1L, die Widerstände R2H und R2L, einen Widerstand R3 und die Schalter SW1 bis SW3.
  • Der Schalter SW1 ist zwischen der Eingangselektrode 13 und einem ersten Anschluss des Widerstands R1H (= der einem ersten oberen Widerstand entspricht) angeschlossen und wird entsprechend einem invertierten Unterspannungserkennungssignal UVLOB (= Signal, bei dem ein Unterspannungserkennungssignal UVLO im Logikpegel invertiert ist) ein-/ausgeschaltet. Genauer gesagt ist der Schalter SW1 eingeschaltet, wenn UVLOB = H (UVLO = L), und ausgeschaltet, wenn UVLOB = L (UVLO = H).
  • Der Schalter SW2 ist zwischen der Eingangselektrode 13 und einem ersten Anschluss des Widerstands R2H (= der einem zweiten oberen Widerstand entspricht) angeschlossen und wird entsprechend dem invertierten Unterspannungserkennungssignal UVLOB ein-/ausgeschaltet. Genauer gesagt ist der Schalter SW2 eingeschaltet, wenn UVLOB = H (UVLO = L), und ausgeschaltet, wenn UVLOB = L (UVLO = H).
  • Der Schalter SW3 ist zwischen einem Anlegeanschluss der internen Knotenspannung Vy in der aktiven Klemmschaltung 26 (= z. B. einem Verbindungsknoten der Zenerdiodenanordnung 264 und der Diodenanordnung 265) und einem ersten Anschluss des Widerstands R3 angeschlossen und wird entsprechend dem Unterspannungserkennungssignal UVLO ein-/ausgeschaltet. Genauer gesagt ist der Schalter SW3 eingeschaltet, wenn UVLO = H (UVLOB = L), und ausgeschaltet, wenn UVLO = L (UVLOB = H). Der Anlegeanschluss der internen Knotenspannung Vy ist nicht auf den oben beschriebenen Anlegeanschluss beschränkt; es ist beispielsweise auch möglich, eine Anodenspannung einer beliebigen der n Stufen von Dioden, die die Diodenanordnung 265 bilden, als interne Knotenspannung Vy zu verwenden.
  • Der logische Pegel des Unterspannungserkennungssignals UVLO und des invertierten Unterspannungserkennungssignals UVLOB wird entsprechend eines Vergleichsergebnisses des externen Steuersignals IN (= das der Versorgungsspannung des Halbleiterbauelements X2 entspricht) mit einer Unterspannungserkennungsschwelle Vuvlo geschaltet. Genauer gesagt, wenn IN < Vuvlo, UVLO = H und UVLOB = L (Logikpegel zum Zeitpunkt der UVLO-Erkennung) vorhanden sind, werden die Schalter SW1 und SW2 ausgeschaltet und der Schalter SW3 eingeschaltet. Umgekehrt werden bei IN > Vuvlo, UVLO = L und UVLOB = H (Logikpegel zum Zeitpunkt der UVLO-Aufhebung) die Schalter SW1 und SW2 eingeschaltet und der Schalter SW3 ausgeschaltet. Wie oben beschrieben, werden die Schalter SW1 und SW2 und der Schalter SW3 komplementär ein-/ausgeschaltet.
  • Ein zweiter Anschluss des Widerstands R1H sowie Source und Back-Gate des Transistors M1 sind mit dem Gate des ersten MISFET 56 verbunden. Drain des Transistors M1 ist mit einem ersten Anschluss des Widerstandes R1L (= der einem ersten unteren Widerstand entspricht) verbunden. Ein zweiter Anschluss des Widerstandes R1L ist mit der Source-Elektrode 12 verbunden (= die der Masseelektrode GND entspricht, an der die Massespannung GND anliegt). Ein Gate des Transistors M1 ist mit der Eingangselektrode 13 verbunden.
  • Ein zweiter Anschluss des Widerstands R2H sowie Source und Back-Gate des Transistors M1 sind mit dem Gate des ersten MISFET 57 verbunden. Drain des Transistors M2 ist mit einem ersten Anschluss des Widerstandes R2L (= der einem ersten unteren Widerstand entspricht) verbunden. Ein zweiter Anschluss des Widerstands R2L ist mit der Source-Elektrode 12 (= die der Masseelektrode GND entspricht) verbunden. Ein Gate des Transistors M2 ist mit der Eingangselektrode 13 verbunden.
  • Drain des Transistors M3 ist mit dem Gate des zweiten MISFET 57 verbunden. Ein Gate des Transistors M3 ist mit dem ersten Anschluss des Widerstands R3 verbunden. Source- und Back-Gate des Transistors M3 und ein zweites Gate des Widerstandes R3 sind mit der Source-Elektrode 12 verbunden.
  • Nachfolgend wird die erste Halb-EIN-Steuerung des Leistungs-MISFETs 9 im aktiven Klemmbetrieb beschrieben, bei der die Gate-Source-Spannung des ersten MISFETs 56 Vgs1 beträgt, eine EIN-Schwellenspannung des Transistors M3 Vth beträgt, eine Durchbruchspannung der Zenerdiodenanordnung 264 mVZ beträgt und eine Durchlassspannung der Diodenanordnung 265 nVF beträgt.
  • 54 ist ein Zeitdiagramm, das einen Zustand der ersten Halb-EIN-Steuerung des Leistungs-MISFETs 9, die während eines aktiven Klemmbetriebs bei dem Halbleiterbauelement X2 durchgeführt wird, zeigt, bei dem in der Reihenfolge von oben ein externes Steuersignal IN, ein Unterspannungserkennungssignal UVLO und ein invertiertes Unterspannungserkennungssignal UVLOB, ein Gate-Signal G1 (durchgezogene Linie), ein Gate-Signal G2 (gestrichelte Linie), eine Ausgangsspannung VOUT und ein Ausgangsstrom IOUT dargestellt sind. In dieser Abbildung wird angenommen, dass die induktive Last L an der Drain-Elektrode 12(Ausgangselektrode OUT) angeschlossen ist.
  • Zum Zeitpunkt t11 beginnt das externe Steuersignal IN von einem Low-Pegel (= logischer Pegel beim Ausschalten des Leistungs-MISFET 9) auf einen High-Pegel (= logischer Pegel beim Einschalten des Leistungs-MISFET 9) zu wechseln. Da jedoch zu diesem Zeitpunkt IN < Vuvlo ist, ist UVLO = H und UVLOB = L. Dementsprechend wird in der Gate-Steuerschaltung 25 ein Zustand herbeigeführt, in dem die Schalter SW1 und SW2 ausgeschaltet sind und der Schalter SW3 eingeschaltet ist, und die Gate-Signale G1 und G2 werden auf niedrigen Pegeln gehalten, so dass der erste MISFET 56 und der zweite MISFET 57 beide ausgeschaltet bleiben. Infolgedessen fließt kein Ausgangsstrom IOUT und es ergibt sich VOUT ≈ VB.
  • Wenn das externe Steuersignal zum Zeitpunkt t12 IN > Vuvlo erreicht, sind UVLO = L und UVLOB = H. Dementsprechend wird in der Gate-Steuerschaltung 25 ein Zustand herbeigeführt, in dem die Schalter SW1 und SW2 eingeschaltet und der Schalter SW3 ausgeschaltet ist. Da zu diesem Zeitpunkt das Gate des ersten MISFET 56 und des zweiten MISFET 57 und die Eingangselektrode 13 zueinander leitend gemacht werden, steigen die Gate-Signale G1 und G2 auf hohe Pegel an, und der erste MISFET 56 und der zweite MISFET 57 werden beide eingeschaltet. Infolgedessen fließt der Ausgangsstrom IOUT, so dass die Ausgangsspannung VOUT auf nahezu die Massespannung GND reduziert wird. Dieser Zustand entspricht einem Voll-EIN-Zustand des Leistungs-MISFET 9. Die Anstiegsgeschwindigkeiten der beiden Gate-Signale G1 und G2 (= Anstiegsgeschwindigkeit zum Einschaltzeitpunkt) können über die Widerstandswerte der beiden Widerstände R1H und R2H eingestellt werden.
  • Ferner, da der Schalter SW3 ausgeschaltet ist, wird die Knotenspannung Vy der aktiven Klemmschaltung 26 nicht an das Gate des Transistors M3 angelegt, und der Transistor M3 wird nicht unerwartet eingeschaltet.
  • Danach, zum Zeitpunkt t13, beginnt das externe Steuersignal IN vom High-Pegel auf den Low-Pegel zu wechseln. Dadurch werden die Transistoren M1 und M2 eingeschaltet, und das Gate des ersten MISFET 56 und des zweiten MISFET 57 und die Source-Elektrode 12 (= Masseelektrode GND) werden miteinander verbunden, so dass die Gate-Signale G1 und G2 abgesenkt werden und der erste MISFET 56 und der zweite MISFET 57 von EIN auf AUS geschaltet werden. Die Abfallraten der beiden Gate-Signale G1 und G2 (= Anstiegsgeschwindigkeit zum Ausschaltzeitpunkt) können entsprechend den Widerstandswerten der beiden Widerstände R1L und R2L eingestellt werden.
  • Zu diesem Zeitpunkt lässt die induktive Last L weiterhin den Ausgangsstrom IOUT fließen, bis sie die während der EIN-Periode des Leistungs-MISFET 9 angesammelte Energie abgegeben hat. Dadurch wird der Ausgang VOUT abrupt auf eine Spannung angehoben, die höher als die Versorgungsspannung VB ist.
  • Wenn jedoch die Ausgangsspannung VOUT zum Zeitpunkt t15 auf die Klemmspannung Vclp (= Vgs1 + nVF + mVZ) erhöht wird, wird der erste (nicht vollständig ausgeschaltete) MISFET 56 durch den Betrieb der aktiven Klemmschaltung 26 eingeschaltet, so dass der Ausgangsstrom IOUT durch den ersten MISFET 56 entladen wird. Somit ist die Ausgangsspannung VOUT so begrenzt, dass sie gleich oder kleiner als die Klemmenspannung Vclp ist. Der oben beschriebene aktive Klemmbetrieb wird bis zum Zeitpunkt t16 beibehalten, an dem die in der induktiven Last L gespeicherte Energie vollständig abgebaut ist und der Ausgangsstrom IOUT nicht mehr fließt.
  • Andererseits, in Bezug auf den zweiten MISFET 57 erreicht das externe Steuersignal IN < Vuvlo zum Zeitpunkt t14, und der Schalter SW3 wird zu dem Zeitpunkt eingeschaltet, an dem das Unterspannungserkennungssignal UVLO von dem niedrigen Pegel auf den hohen Pegel angestiegen ist, so dass ein Zustand herbeigeführt wird, in dem die Knotenspannung Vy (> Vth) der aktiven Klemmschaltung 26 an dem Gate des Transistors M3 anliegt. Dementsprechend wird der Transistor M3 eingeschaltet, um einen Kurzschluss (G2 = VOUT) zwischen dem Gate und Source des zweiten MISFET 57 herzustellen.
  • Das heißt, der zweite MISFET 57 wird durch den Betrieb des Transistors M3 vollständig abgeschaltet, bevor die aktive Klemmschaltung 26 arbeitet (vor der Zeit t15). Dieser Zustand entspricht einem ersten Halb-EIN-Zustand des Leistungs-MISFET 9.
  • Wie oben beschrieben, wird durch das Umschalten vom Voll-EIN-Zustand in den ersten Halb-EIN-Zustand der Kanalnutzungsanteil RU im aktiven Klammerbetrieb (= Zeit t15 bis t16) größer als null und kleiner als der Kanalnutzungsanteil RU im Normalbetrieb (= Zeit t11 bis t13) .
  • Somit erhöht sich der charakteristische Kanalanteil RC im Normalbetrieb relativ (z. B. RC = 50 %). Dadurch wird ein Strompfad relativ vergrößert, und es wird möglich, den Flächenwiderstand Ron·A (Durchlasswiderstand) zu verringern. Andererseits reduziert sich der charakteristische Kanalanteil RC im aktiven Klemmbetrieb relativ (z. B. RC = 25 %). Dadurch ist es möglich, einen starken Temperaturanstieg durch die gegenelektromotorische Kraft der induktiven Last L zu unterdrücken und somit die aktive Klemmfähigkeit Eac zu verbessern.
  • Somit ist es möglich, ein Halbleiterbauelement 1 bereitzustellen, das unabhängig von der in 13 dargestellten Trade-off-Beziehung gleichzeitig einen hervorragenden Flächenwiderstand Ron·A und eine hervorragende aktive Klemmfähigkeit Eac realisieren kann. Gerade im Bereich der IPDs ist die aktive Klemmfähigkeit Eac eine der Eigenschaften, die für den Antrieb einer größeren induktiven Last L entscheidend ist.
  • Mit 51 bis 54 wurde ein Beispiel beschrieben, bei dem die erste Halb-EIN-Steuerung im aktiven Klemmbetrieb angewendet wird. Im aktiven Klemmbetrieb kann jedoch auch die zweite Halb-EIN-Steuerung angewendet werden. In diesem Fall reicht es zum Verständnis aus, den ersten MISFET 56 und den zweiten MISFET 57 miteinander zu ersetzen.
  • Nachfolgend wird ein Fall besprochen, in dem eine kapazitive Last angeschlossen ist. 55 ist ein Diagramm, das ein Anlaufverhalten beim Anschluss einer kapazitiven Last zeigt, bei dem in der Reihenfolge von oben ein externes Steuersignal IN, eine Ausgangsspannung VOUT und ein Ausgangsstrom IOUT dargestellt sind.
  • Wenn die kapazitive Last an die Source-Elektrode 12 (Ausgangselektrode OUT) des Halbleiterbauelements 1 angeschlossen ist, fließt zum Zeitpunkt des Starts des Halbleiterbauelements 1 (= im EIN-Übergang des Leistungs-MISFET 9) ein Rush-Strom (siehe Zeit t21 bis t22 und Zeit t23 bis t24). Somit erzeugt der Leistungs-MISFET 9 augenblicklich Wärme.
  • Das Halbleiterbauelement 1 besitzt die vorgenannte Überstromschutzschaltung 36. Die Überstromschutzschaltung 36 schaltet den Leistungs-MISFET 9 zwangsweise ab, wenn eine Temperatur Tj des Leistungs-MISFET 9 einen vorgegebenen oberen Grenzwert erreicht hat oder wenn eine Temperaturdifferenz ΔTj des Leistungs-MISFET 9 zu einem anderen Schaltungsblock (z. B. einer Logikschaltung, die kaum Wärme erzeugt) einen vorgegebenen oberen Grenzwert erreicht hat.
  • Insbesondere wird zum Zeitpunkt des Starts des Halbleiterbauelements 1 aufgrund der augenblicklichen Wärmeentwicklung des Leistungs-MISFETs 9, die durch den oben beschriebenen Rush-Strom verursacht wird, der letztgenannte Überhitzungsschutz (ΔTj-Schutz) leicht ausgelöst. Somit besteht die Möglichkeit, dass der Leistungs-MISFET 9 in der Mitte des Starts zwangsweise abgeschaltet wird, um die Startzeit des Halbleiterbauelements 1 zu verlängern (siehe Zeit t22 bis t23 und Zeit t24 bis t25) .
  • 56 ist ein Diagramm, das die Leistungsaufnahme bei Anschluss einer kapazitiven Last zeigt, bei dem in der Reihenfolge von oben eine Ausgangsspannung VOUT und eine Leistungsaufnahme W dargestellt sind.
  • Die Leistungsaufnahme W des Leistungs-MISFET 9 wird durch IOUT × RON2 ausgedrückt (wobei RON ein Durchlasswiderstand des Leistungs-MISFET 9 ist). Folglich, ist in einer Periode, in der der Durchlasswiderstand RON des Leistungs-MISFETs 9 höher wird als in einem Voll-Ein-Zustand (= ansteigende Periode (Zeit t31 bis t33) der Ausgangsspannung VOUT und eine abfallende Periode (Zeit t34 bis t36) der Ausgangsspannung VOUT), die Leistungsaufnahme W des Leistungs-MISFETs 9 (und folglich eine Wärmeerzeugungsmenge des Leistungs-MISFETs 9) groß, so dass der oben erwähnte Überhitzungsschutz (insbesondere der ΔTj-Schutz) ausgelöst werden kann.
  • In Anbetracht der oben beschriebenen Diskussion werden im Folgenden neue bevorzugte Ausführungsformen vorgeschlagen, bei denen die Anlaufzeit des Halbleiterbauelements 1 durch Unterdrückung der Wärmeerzeugung (insbesondere der Wärmeerzeugung beim EIN-Übergang) des Leistungs-MISFET 9 verringert werden kann.
  • 57 ist ein Diagramm, das eine zwölfte bevorzugte Ausführungsform eines Halbleiterbauelements (= eine elektrische Struktur zur Durchführung einer 3-Modi-Steuerung) zeigt. Das Halbleiterbauelement X3 gemäß der vorliegenden bevorzugten Ausführungsform hat die Drain-Elektrode 11 (=Versorgungselektrode VBB), die Source-Elektrode 12 (=Ausgangselektrode OUT), den Leistungs-MISFET 9, die Gate-Steuerschaltung 25, die aktive Klemmschaltung 26 und die Ausgangsspannungsüberwachungsschaltung 27.
  • Wie in dieser Abbildung gezeigt, kann jede der ohmschen Last R, der kapazitiven Last C und der induktiven Last L an die Quellenelektrode 12 angeschlossen werden.
  • Bereits erwähnte Komponenten sind mit den gleichen Symbolen versehen wie zuvor. Ferner ist in diesen Figuren zur Vereinfachung der Beschreibung nur ein Teil der Komponenten durch Ausschnitte dargestellt; es versteht sich jedoch, dass das Halbleiterbauelement X3 im Wesentlichen die gleichen Komponenten wie die des vorangehenden Halbleiterbauelements 1 (siehe 2) enthält.
  • Der Leistungs-MISFET 9 ist ein Transistor mit geteiltem Gate, dessen Aufbau bisher anhand verschiedener Arten von bevorzugten Ausführungsformen beispielhaft beschrieben wurde. Die Anzahl der Gates des Leistungs-MISFETs 9, die konventionell 2 beträgt, wird jedoch auf 3 erhöht (G11 bis G13), um eine später zu beschreibende 3-Modi-Steuerung zu realisieren. Das heißt, der Leistungs-MISFET 9 hat ein erstes Gate, dem ein Gate-Signal G11 zugeführt wird, ein zweites Gate, dem ein Gate-Signal G12 zugeführt wird, und ein drittes Gate, dem ein Gate-Signal G13 zugeführt wird. Darüber hinaus wird der Durchlasswiderstand RON des Leistungs-MISFET 9 durch individuelle Steuerung der mehreren Gate-Signale G11 bis G13 auf drei Arten verändert.
  • Wie in dieser Abbildung in Klammern dargestellt, kann der Leistungs-MISFET 9 äquivalent als drei MISFETs dargestellt werden, die parallelgeschaltet sind. Es versteht sich, dass aus einem anderen Blickwinkel, die drei jeweils unabhängig voneinander angesteuerten MISFETs integral als Leistungs-MISFET 9 ausgebildet sind, der ein einzelnes Bauelement mit geteiltem Gate ist.
  • Die Gate-Steuerschaltung 25 führt eine Gate-Steuerung des Leistungs-MISFET 9 durch (= Ansteuerung und Kontrolle jedes der Gate-Signale G11 bis G13). Basically, the gate control circuit 25 makes all of the gate signals G11 to G13 high levels when the enable signal EN is high level, while making all of the gate signals G11 to G13 low levels when the enable signal EN is low level.
  • Ferner akzeptiert die Gate-Steuerschaltung 25 eine interne Knotenspannung Vx der aktiven Klemmschaltung 26 und Überwachungsergebnisse (= Ansteuersignal Sc) der Ausgangsspannungsüberwachungsschaltung 27 und die Gate-Steuerschaltung hat zudem die Funktion, jedes der Gate-Signale G11 bis G13 einzeln zu steuern, um den Durchlasswiderstand RON des Leistungs-MISFET 9 in einem EIN-Übergang und in einem AUS-Übergang des Leistungs-MISFET 9 zu schalten. Der interne Aufbau und die Funktionsweise der Gate-Steuerschaltung 25 werden später detailliert beschrieben.
  • Die aktive Klemmschaltung 26 ist zwischen einem dritten Gate (= Anlegeanschluss des Gate-Signals G13) und Drain des Leistungs-MISFETs 9 angeschlossen und begrenzt die Drain-Source-Spannung (= VB - VOUT) des Leistungs-MISFETs 9 auf einen Wert, der gleich oder kleiner als die vorgegebene Klemmspannung Vclp ist, indem der Leistungs-MISFET 9 zwangsweise eingeschaltet wird (nicht vollständig ausgeschaltet wird), wenn die Ausgangsspannung VOUT der Source-Elektrode 12 eine negative Spannung erreicht hat. Da weder ein erstes noch ein zweites Gate des Leistungs-MISFET 9 zum aktiven Klemmbetrieb beiträgt, ist keine aktive Klemmschaltung 26 angeschlossen. Der interne Aufbau der aktiven Klemmschaltung 26 ist wie oben beschrieben, daher wird auf eine übergreifende Beschreibung verzichtet.
  • Die Ausgangsspannungsüberwachungsschaltung 27 ist ein Schaltungsblock, der die Ausgangsspannung VOUT überwacht und die Überwachungsergebnisse (Spannungssignal Sc) an die Gate-Steuerschaltung 25 ausgibt, umfassend: einen Schwellenspannungserzeugungsteil 271, einen Komparator 272, einen Verzögerungsteil 273, einen Pegelschieber 274.
  • Der Schwellenspannungserzeugungsteil 271 erzeugt eine Schwellenspannung Vth (VthH/VthL) mit einer Hysterese zwischen der Versorgungsspannung VB und einer konstanten Spannung VREG (z. B. VREG = VB - 5 V). Genauer gesagt, der Schwellenspannungserzeugungsteil 271 erzeugt Vth = VthH (z. B. VthH = VB - 100 mV), wenn ein später zu beschreibendes Vergleichssignal Sa einen niedrigen Pegel hat, und erzeugt Vth = VthL (z. B. VthL = VB - 200 mV), wenn das Vergleichssignal Sa einen hohen Pegel hat.
  • Der Komparator 272 erzeugt das Vergleichssignal Sa, indem er die Ausgangsspannung VOUT am Eingang mit einem nicht invertierten Eingangsanschluss (+) und die Schwellenspannung Vth am Eingang mit einem invertierten Eingangsanschluss (-) vergleicht. Das Vergleichssignal Sa nimmt den Low-Pegel (≈ VREG) an, wenn VOUT < Vth, and den High-Pegel (≈ VB) wenn VOUT >Vth.
  • Der Verzögerungsteil 273 erzeugt ein Verzögerungssignal Sb, indem er einer steigenden Flanke des Vergleichssignals Sa eine vorgegebene Verzögerung zufügt. Genauer gesagt, hebt der Verzögerungsteil 273 das Verzögerungssignal Sb auf den hohen Pegel (≈ VREG) nach Ablauf einer vorgegebenen Verzögerungszeit Td an, nachdem das Vergleichssignal Sa auf den hohen Pegel gestiegen ist, und bringt andererseits das Verzögerungssignal Sb ohne Verzögerung auf den niedrigen Pegel (≈ VREG), wenn das Vergleichssignal Sa auf den niedrigen Pegel gefallen ist. Vorzugsweise wird die Verzögerungszeit Td so eingestellt, dass sie gleich oder größer ist als eine Zeit, die die Ausgangsspannung VOUT nach Überschreiten der Schwellenspannung VthH benötigt, um die Versorgungsspannung VB zu erreichen. Außerdem kann die Verzögerungszeit Td ein variabler Wert sein, der beliebig eingestellt werden kann.
  • Der Pegelschieber 274 verschiebt den Pegel des Verzögerungssignals Vb, um das Ansteuersignal Sc zu erzeugen. Das Treibersignal Sc nimmt den High-Pegel (≥VOUT + Vgs, wobei Vgs eine EIN-Schwellenspannung eines nachfolgenden MISFET 25h ist) an, wenn das Verzögerungssignal Vb den High-Pegel hat, den Low-Pegel (≈ VOUT), wenn das Verzögerungssignal Vb den Low-Pegel hat.
  • Nachfolgend wird ein Aufbau der Gate-Steuerschaltung 25 konkret beschrieben. Die Gate-Steuerschaltung 25 des vorliegenden Beispiels umfasst Stromquellen 25a bis 25f, eine Steuerung 25g und N-Kanal-Typ MISFETs 25h bis 25j.
  • Die Stromquelle 25a ist zwischen einem Anlegeanschluss der Boost-Spannung VG (= Ausgang der Ladungspumpe) und dem ersten Gate des Leistungs-MISFET 9 (= Anlegeanschluss des Gate-Signals G11) angeschlossen und erzeugt einen Quellstrom IH1.
  • Die Stromquelle 25b ist zwischen einem Anlegeanschluss der Boost-Spannung VG und dem zweiten Gate des Leistungs-MISFET 9 (= Anlegeanschluss des Gate-Signals G12) angeschlossen und erzeugt einen Quellstrom IH2.
  • Die Stromquelle 25c ist zwischen einem Anlegeanschluss der Boost-Spannung VG und dem dritten Gate des Leistungs-MISFET 9 (= Anlegeanschluss des Gate-Signals G13) angeschlossen und erzeugt einen Quellstrom IH3.
  • Die Stromquelle 25d ist zwischen dem ersten Gate des Leistungs-MISFETs 9 und einem Anlegeanschluss der Ausgangsspannung VOUT (= Source-Elektrode 12) angeschlossen und erzeugt einen Senkenstrom IL1.
  • Die Stromquelle 25e ist zwischen dem zweiten Gate des Leistungs-MISFET 9 und dem Anlegeanschluss der Ausgangsspannung VOUT angeschlossen und erzeugt einen Senkenstrom IL2.
  • Die Stromquelle 25f ist zwischen dem dritten Gate des Leistungs-MISFET 9 und dem Anlegeanschluss der Ausgangsspannung VOUT angeschlossen und erzeugt einen Senkenstrom IL3.
  • Die Steuerung 25g schaltet die Stromquellen 25a, 25b und 25c ein und schaltet die Stromquellen 25d, 25e und 25f aus, wenn das Freigabesignal EN einen High-Pegel hat. Durch die oben beschriebene Stromsteuerung fließen zum ersten Gate, zum zweiten Gate und zum dritten Gate des Leistungs-MISFET 9 die Quellströme IH1, IH2 bzw. IH3. Infolgedessen werden die Gate-Signale G11, G12 und G13 jeweils auf hohe Pegel angehoben.
  • Andererseits schaltet die Steuerung 25g die Stromquellen 25a, 25b und 25c aus und die Stromquellen 25d, 25e und 25f ein, wenn das Freigabesignal EN einen niedrigen Pegel hat. Durch die oben beschriebene Stromregelung fließen aus dem ersten Gate, dem zweiten Gate und dem dritten Gate des Leistungs-MISFET 9 die Senkenströme 1L1, 1L2 bzw. IL3 heraus. Dadurch werden die Gate-Signale G11, G12 und G13 jeweils auf einen niedrigen Pegel gebracht.
  • Der MISFET 25h (= der einem ersten Schalter entspricht) ist zwischen dem ersten Gate und Source des Leistungs-MISFET 9 angeschlossen und wird entsprechend dem Treibersignal Sc (= Überwachungsergebnisse der Ausgangsspannungsüberwachungsschaltung 27), das dem Gate zugeführt wird, ein-/ausgeschaltet.
  • Der MISFET 25i (= der einem zweiten Schalter entspricht) ist zwischen dem ersten Gate und Source des Leistungs-MISFET 9 angeschlossen und wird entsprechend der internen Knotenspannung Vx der aktiven Klemmschaltung 26, die dem Gate zugeführt wird, ein/ausgeschaltet.
  • Der MISFET 25j (= der einem dritten Schalter entspricht) ist zwischen dem zweiten Gate und Source des Leistungs-MISFET 9 angeschlossen und wird entsprechend der internen Knotenspannung Vx der aktiven Klemmschaltung 26, die dem Gate zugeführt wird, ein/ausgeschaltet.
  • Beispielsweise, ist als interne Knotenspannung Vx, wie in dieser Abbildung dargestellt, das Zuführen einer Gate-Spannung des MISFET 263 wünschenswert. Die interne Knotenspannung Vx ist jedoch nicht darauf beschränkt, und es ist z. B. auch möglich, eine Anodenspannung einer beliebigen der n-stufigen Dioden, die die Diodenanordnung 262 bilden, als interne Knotenspannung Vx zu verwenden.
  • 58 ist ein Diagramm, das ein Beispiel für die 3Modi-Steuerung zeigt, und bei dem in der Reihenfolge von oben ein Freigabesignal VOUT, eine Ausgangsspannung VOUT (durchgezogene Linie), ein Gate-Signal G11 (abwechselnd lange und kurze gestrichelte Linie), ein Gate-Signal G12 (abwechselnd lange und zwei kurze gestrichelte Linien), ein Gate-Signal (gestrichelte Linie), ein Vergleichssignal Sa, Verzögerungssignale (und folglich ein Treibersignal Sc), ein EIN/AUS-Zustand des MISFET 25h und ein EIN/AUS-Zustand jedes der MISFETs 25i und 25j dargestellt sind. In dieser Abbildung wird davon ausgegangen, dass zumindest die induktive Last L (z. B. eine Induktivitätskomponente eines Kabelbaums) an die Source-Elektrode 12 angeschlossen ist.
  • Wenn das Freigabesignal EN zum Zeitpunkt t41 auf einen High-Pegel angehoben wird, wird das Laden der Gate-Signale G11, G12 und G13 gestartet, so dass die Ausgangsspannung VOUT zu steigen beginnt. Zu diesem Zeitpunkt ist jedoch VOUT < VthH, Sa = L und folglich auch Sb (= Sc) = L. Daher ist der MISFET 25h ausgeschaltet. Außerdem sind die MISFETs 25i und 25j ebenfalls ausgeschaltet. Dadurch wird ein offener Zustand zwischen jedem der ersten und zweiten Gates und Source des Leistungs-MISFET 9 hergestellt. Zu diesem Zeitpunkt erreicht der charakteristische Kanalanteil RC des Leistungs-MISFET 9 einen Maximalwert (z. B. 75 %) .
  • Wenn zum Zeitpunkt t42 VOUT > VthH erreicht, steigt das Vergleichssignal Sa auf den High-Pegel. Da jedoch das Verzögerungssignal Sb (und folglich das Treibersignal Sc) auf niedrigem Pegel gehalten wird, bis die Verzögerungszeit Td verstrichen ist, bleibt der MISFET 25h ausgeschaltet. Weiterhin bleiben auch die MISFETs 25i und 25j ausgeschaltet. Dementsprechend wird der charakteristische Kanalanteil RC des Leistungs-MISFET 9 auf dem maximalen Wert (z. B. 75 %) gehalten.
  • Wenn die Verzögerungszeit Td ab dem Anstiegszeitpunkt des Vergleichssignals Sa verstrichen ist, steigt zum Zeitpunkt t43 das Verzögerungssignal Sb (und folglich das Treibersignal Sc) auf den High-Pegel. Entsprechend wird der MISFET 25h eingeschaltet, so dass ein Kurzschlusszustand (G11 = VOUT) zwischen dem ersten Gate und Source des Leistungs-MISFET 9 hergestellt wird. Dadurch wird der charakteristische Kanalanteil RC des Leistungs-MISFET 9 von dem Maximalwert auf einen stationären Wert (z. B. RC = 50 %) reduziert.
  • Anschließend, wenn das Freigabesignal EN zum Zeitpunkt t44 auf einen niedrigen Pegel fällt, da die Entladung der Gate-Signale G11, G12 und G13 gestartet wird, beginnt die Ausgangsspannung VOUT von der Versorgungsspannung VB abzufallen.
  • Wenn zum Zeitpunkt t45 VOUT < VthL erreicht, fällt das Vergleichssignal Sa auf den Low-Pegel, und das Verzögerungssignal Sb (und damit das Treibersignal Sc) fällt ebenfalls ohne Verzögerung auf den Low-Pegel. Entsprechend wird der MISFET 25h ausgeschaltet, so dass zwischen dem ersten Gate und Source des Leistungs-MISFET wieder ein offener Zustand hergestellt wird. Dadurch wird charakteristische Kanalanteil des Leistungs-MISFET 9 von dem stationären Wert auf den Maximalwert erhöht (z. B. RC = 75 %) .
  • Auch, wenn der Leistungs-MISFET 9 ausgeschaltet ist, lässt die induktive Last L weiterhin den Ausgangsstrom IOUT fließen, bis sie die während der EIN-Periode des Leistungs-MISFET 9 angesammelte Energie abgegeben hat. Infolgedessen wird der Ausgang VOUT abrupt auf eine negative Spannung gesenkt, die niedriger als die Massespannung GND ist.
  • Wenn jedoch die Ausgangsspannung VOUT zum Zeitpunkt t47 auf die untere Grenzspannung VB - α (z. B. VB - 50V) reduziert wird, wird der Leistungs-MISFET 9 durch den Betrieb der aktiven Klemmschaltung 26 (nicht vollständig ausgeschaltet) eingeschaltet, so dass der Ausgangsstrom IOUT durch den Leistungs-MISFET 9 entladen wird. Somit wird die Ausgangsspannung VOUT so begrenzt, dass sie gleich oder größer als die untere Grenzspannung VB - α ist.
  • Das heißt, die aktive Klemmschaltung 26 begrenzt die Drain-Source-Spannung Vds (= VB - VOUT) des Leistungs-MISFET 9 so, dass sie gleich oder kleiner als die vorgegebene Klemmspannung Vclp (= α) ist, indem sie die Ausgangsspannung VOUT basierend auf einer Referenz der Versorgungsspannung VB begrenzt. Der oben beschriebene aktive Klemmbetrieb wird bis zum Zeitpunkt t48 beibehalten, an dem die in der induktiven Last L gespeicherte Energie vollständig abgebaut ist und der Ausgangsstrom IOUT nicht mehr fließt.
  • Andererseits wird in Bezug auf die Gate-Signale G11 und G12 nach dem Übergang vom Freigabezustand (EN = H) in den Sperrzustand (EN = L), wenn die Ausgangsspannung VOUT zum Zeitpunkt t46 auf die Kanalschaltspannung VB - β (> VB - α) reduziert wird, die interne Knotenspannung Vx höher als eine EIN-Schwellenspannung jedes der MISFETs 25i und 25j. Dementsprechend werden die MISFETs 25i und 25j beide eingeschaltet, so dass ein Kurzschlusszustand zwischen jedem ersten und zweiten Gate und Source des Leistungs-MISFET 9 hergestellt wird (G11 = G12 = VOUT). Dadurch wird der charakteristische Kanalanteil des Leistungs-MISFET 9 von dem stationären Wert auf einen Minimalwert (z. B. RC = 25 %) reduziert.
  • Die oben beschriebene Folge von Vorgängen wird wie folgt zusammengefasst. Zunächst werden in einer ersten Periode T11 (= Zeit t41 bis t43), die unmittelbar nach dem EIN-Übergang des Leistungs-MISFETs 9 liegt, die MISFETs 25h bis 25j der Gate-Steuerschaltung 25 ausgeschaltet, und daher wird der charakteristische Kanalanteil des Leistungs-MISFETs 9 auf den Maximalwert (z. B. RC = 75 %) gesetzt.
  • Das heißt, zum Zeitpunkt des Einschaltens des Halbleiterbauelements X3 wird der Durchlasswiderstand RON des Leistungs-MISFET 9 in einen Zustand gebracht, in dem er auf einen niedrigeren Wert als einen stationären Wert reduziert ist. Daher kann selbst in der Situation, in der zum Zeitpunkt des Starts möglicherweise ein zu großer Rush-Strom fließt (wenn eine kapazitive Last angeschlossen ist), die Leistungsaufnahme W (siehe Zeit t31 bis t33 in 56) des Leistungs-MISFET 9 unterdrückt werden, so dass ein Überstromschutz (insbesondere der ΔTj-Schutz) voraussichtlich nicht zur Anwendung kommt. Dadurch ist es möglich, die Anlaufzeit des Halbleiterbauelements X3 zu verringern.
  • Als Nächstes wird in einer zweiten Periode T12 (= Zeit t43 bis t45), die nach dem Abschluss des EIN-Übergangs des Leistungs-MISFETs 9 liegt, der MISFET 25h der Gate-Steuerschaltung 25 eingeschaltet, und somit der charakteristische Kanalanteil RC des Leistungs-MISFETs 9 auf den stationären Wert (z.B. RC = 50%) gesetzt.
  • Das heißt, nach dem Start des Halbleiterbauelements X3 wird der Durchlasswiderstand RON des Leistungs-MISFET 9 in einen Zustand gebracht, in dem der Wert dem stationären Wert entspricht. Wenn z.B. ein großer Unterschied zwischen dem Rush-Strom (z.B. einige zehn Amper (A)) unmittelbar nach dem Start und einem stationären Strom (einige A) nach Beendigung des Starts besteht, ist es wünschenswert, dass der Durchlasswiderstand RON des Leistungs-MISFETs 9 auf den stationären Wert zurückgeführt wird, ohne ihn verringert zu belassen, indem der Überstromschutz gegenüber einer Verringerung der Leistungsaufnahme W priorisiert wird.
  • Als Nächstes wird in einer dritten Periode T13 (= Zeit t45 bis t46), die nach dem AUS-Übergang des Leistungs-MISFETs 9 liegt, der MISFET 25h der Gate-Steuerschaltung 25 wieder ausgeschaltet, und somit der charakteristische Kanalanteil des Leistungs-MISFETs 9 auf den Maximalwert (z. B. RC = 75%) gesetzt.
  • Das heißt, zum Zeitpunkt des Anhaltens des Halbleiterbauelements X3 wird der Durchlasswiderstand RON des Leistungs-MISFET 9 in einen Zustand gebracht, in dem der Durchlasswiderstand auf einen niedrigeren Wert als den stationären Wert reduziert ist. Daher kann die Leistungsaufnahme W (siehe Zeit t34 bis t36 von 56) des Leistungs-MISFET 9 unterdrückt werden, so dass es möglich wird, die Sicherheit des Halbleiterbauelements X3 zu erhöhen.
  • Als Nächstes werden in einer vierten Periode T14 (= Zeit t46 bis t48), während des aktiven Klemmbetriebes, die MISFETs 25i und 25j der Gate-Steuerschaltung 25 beide eingeschaltet, und somit der charakteristische Kanalanteil des Leistungs-MISFET 9 auf den Minimalwert (z. B. RC = 25 %) gesetzt.
  • Das heißt, im aktiven Klemmbetrieb des Halbleiterbauelements X3 wird der Durchlasswiderstand RON des Leistungs-MISFET 9 in einen Zustand gebracht, in dem er über den stationären Wert hinaus erhöht ist. Dadurch ist es möglich, einen starken Temperaturanstieg durch die gegenelektromotorische Kraft der kapazitiven Last L zu unterdrücken und somit die aktive Klemmfähigkeit Eac zu verbessern.
  • Es ist möglich, die oben beschriebene 3-Modi-Steuerung (z. B. RC = 25 %, 50 % und 75 %) nicht nur auf einen High-Side-Schalter-IC, sondern auch auf einen Low-Side-Schalter-IC anzuwenden.
  • 59 ist ein Diagramm, das ein Beispiel für die Überstromschutzschaltung zeigt. Die Überstromschutzschaltung 34 des vorliegenden Beispiels ist ein Schaltungsblock, der den Ausgangsstrom IOUT, der zum Leistungs-MISFET 9 fließt, detektiert und ein Überstromschutzsignal S34 erzeugt, um den Ausgangsstrom IOUT auf weniger als einen vorgegebenen oberen Grenzwert Iocp zu begrenzen. Die Überstromschutzschaltung 34 umfasst N-Kanal-Typ MISFETs 341 und 342, Widerstände 343 und 344 sowie Stromquellen 345 und 346.
  • Die ersten Anschlüsse jeder der Stromquellen 345 und 346 sind beide mit dem Anlegeanschluss der Boost-Spannung VG verbunden. Ein zweiter Anschluss der Stromquelle 345 ist mit Drain des MISFET 341 verbunden. Ein zweiter Anschluss der Stromquelle 346 ist mit Drain des MISFET 342 verbunden. Drain des MISFET 342 ist ebenfalls mit der Gate-Steuerschaltung 25 als Ausgangsanschluss für das Überstromschutzsignal S34 verbunden. Die Gates der beiden MISFETs 341 und 342 sind beide mit Drain des MISFET 341 verbunden.
  • Source des MISFET 341 ist mit einem ersten Anschluss des Widerstandes 343 verbunden (Widerstandswert: Rref). Source des MISFET 342 ist mit einem ersten Anschluss des Widerstandes 344 (Widerstandswert: Rs) zusammen mit Source (= Ausgangsanschluss eines Messstroms Is entsprechend dem Ausgangsstrom IOUT (wobei Is : IOUT = 1 : α)) eines Sensor-MISFET 21 verbunden. Drain des Sensor-MISFET 21 ist mit der Drain-Elektrode 11 verbunden. Ein Gate des Sensor-MISFETs 21 ist vorzugsweise mit dem dritten Gate (= Vollzeit-Treiber-Gate, mit dem die MISFETs 25h bis 25j nicht verbunden sind) des Leistungs-MISFETs 9 verbunden. Die zweiten Anschlüsse der Widerstände 343 und 344 sind jeweils mit den Anschlüssen der Ausgangsspannung VOUT verbunden.
  • In der Überstromschutzschaltung 34, die aus dem oben beschriebenen Aufbau besteht, wird an Source des MISFET 341 eine Referenzspannung Vref (= Iref × Rref + VOUT) erzeugt. Andererseits wird an Source des MISFET 342 eine Messspannung Vs (= (Iref + Is) × Rs + VOUT) erzeugt. Dementsprechend wird das Überstromschutzsignal S34 zu einem niedrigen Pegel (= logischer Pegel, wenn eine Anomalie nicht erkannt wurde), wenn die Messspannung Vs niedriger als die Referenzspannung Vref ist, und wird zu einem hohen Pegel (= logischer Pegel, wenn eine Anomalie erkannt wurde), wenn die Messspannung Vs höher als die Referenzspannung Vref ist.
  • Wenn der Durchlasswiderstand RON des Leistungs-MISFETs 9 einen variablen Wert und ein Durchlasswiderstand RON2 des Sensor-MISFETs 21 einen festen Wert hat, ändert sich ein Stromverhältnis α (> 0) zwischen dem Messstrom Is und dem Ausgangsstrom IOUT entsprechend der Schaltsteuerung des Durchlasswiderstand RON. Dadurch wird der obere Grenzwert Iocp des Ausgangsstroms IOUT entsprechend dem Durchlasswiderstand RON automatisch geschaltet.
  • Wenn z. B. zum Zeitpunkt des Starts des Halbleiterbauelements X3 der Durchlasswiderstand RON so reduziert wurde, dass er niedriger als der stationäre Wert ist, wird der obere Grenzwert Iocp des Ausgangsstroms IOUT hoch, da das Stromverhältnis α zwischen dem Messstrom Is und dem Ausgangsstrom IOUT groß ist. Dadurch ist die Anwendung des Überstromschutzes bei einem transienten Rush-Strom erschwert, so dass ein sanftes Einschalten des Halbleiterbausteins X3 möglich ist.
  • Andererseits wird nach Beendigung des Anlaufs des Halbleiterbauelements X3 und wenn der Durchlasswiderstand RON auf den stationären Wert zurückgegangen ist, da das oben beschriebene Stromverhältnis α klein wird, der obere Grenzwert Iocp des Ausgangsstroms IOUT niedrig. Dadurch wird es möglich, die Sicherheit des Halbleiterbauelements X3 in dem stationären Zustand zu erhöhen.
  • Beispiele für die aus der Beschreibung und den Zeichnungen entnommenen Merkmale werden im Folgenden gezeigt.
  • [A1] Ein Halbleiterbauelement, umfassend: eine Halbleiterschicht, einen ersten Transistor mit isoliertem Gate, der in der Halbleiterschicht ausgebildet ist, einen zweiten Transistor mit isoliertem Gate, der in der Halbleiterschicht ausgebildet ist, und eine Steuerverdrahtung, die auf der Halbleiterschicht so ausgebildet ist, dass sie elektrisch mit dem ersten Transistor und dem zweiten Transistor verbunden ist, und Steuersignale überträgt, die den ersten Transistor und den zweiten Transistor so steuern, dass sie sich in (während) einem Normalbetrieb in einem EIN-Zustand befinden und dass sich in (während) einem aktiven Klemmbetrieb der erste Transistor in einem AUS-Zustand befindet und der zweite Transistor sich in einem EIN-Zustand befindet.
  • Bei diesem Halbleiterbauelement ist es im Normalbetrieb möglich, einen Strom unter Verwendung des ersten Transistors und des zweiten Transistors fließen zu lassen. Dadurch ist es möglich, einen Durchlasswiderstand zu reduzieren. Andererseits fließt im aktiven Klemmbetrieb ein Strom durch den zweiten Transistor, während der erste Transistor gestoppt ist. Dadurch ist es möglich, eine gegenelektromotorische Kraft durch den zweiten Transistor zu verbrauchen (zu absorbieren), während ein starker Temperaturanstieg durch die gegenelektromotorische Kraft unterdrückt wird. Dadurch ist es möglich, eine aktive Klemmfähigkeit zu verbessern. Dadurch ist es möglich, einen hervorragenden Durchlasswiderstand und gleichzeitig eine hervorragende aktive Klemmfähigkeit zu realisieren.
  • [A2] Das Halbleiterbauelement nach A1, wobei die Steuerverdrahtung eine erste Steuerverdrahtung, die elektrisch mit dem ersten Transistor verbunden ist, und eine zweite Steuerverdrahtung, die elektrisch mit dem zweiten Transistor in einem Zustand verbunden ist, in dem sie vom ersten Transistor elektrisch isoliert ist, umfasst.
  • [A3] Ein Halbleiterbauelement, umfassend: eine Halbleiterschicht, einen ersten Transistor mit isoliertem Gate, der in der Halbleiterschicht ausgebildet ist, einen zweiten Transistor mit isoliertem Gate, der in der Halbleiterschicht ausgebildet ist, und eine Steuerschaltung, die auf der Halbleiterschicht so ausgebildet ist, dass sie elektrisch mit dem ersten Transistor und dem zweiten Transistor verbunden ist, und die den ersten Transistor und den zweiten Transistor so steuert, dass sie sich in (während) einem Normalbetrieb in einem EIN-Zustand befinden und dass sich in (während) einem aktiven Klemmbetrieb der erste Transistor in einem AUS-Zustand befindet und der zweite Transistor sich in einem EIN-Zustand befindet.
  • Bei diesem Halbleiterbauelement ist es im Normalbetrieb möglich, einen Strom unter Verwendung des ersten Transistors und des zweiten Transistors fließen zu lassen. Dadurch ist es möglich, einen Durchlasswiderstand zu reduzieren. Andererseits fließt im aktiven Klemmbetrieb, wenn der erste Transistor gestoppt ist, ein Strom durch den zweiten Transistor. Dadurch ist es möglich, eine gegenelektromotorische Kraft durch den zweiten Transistor zu verbrauchen (zu absorbieren), während ein starker Temperaturanstieg durch die gegenelektromotorische Kraft unterdrückt wird. Dadurch ist es möglich, eine aktive Klemmfähigkeit zu verbessern. Dadurch ist es möglich, einen hervorragenden Durchlasswiderstand und gleichzeitig eine hervorragende aktive Klemmfähigkeit zu realisieren.
  • [A4] Ein Halbleiterbauelement, umfassend: eine Halbleiterschicht; einen ersten Transistor mit isoliertem Gate, der einen ersten Kanal enthält und in der Halbleiterschicht ausgebildet ist; einen zweiten Transistor mit isoliertem Gate, der einen zweiten Kanal enthält und in der Halbleiterschicht ausgebildet ist; und eine Steuerverdrahtung, die auf der Halbleiterschicht so ausgebildet ist, dass sie elektrisch mit dem ersten Transistor und dem zweiten Transistor verbunden ist, und Steuersignale überträgt, die den ersten Transistor und den zweiten Transistor so steuern, dass Nutzungsanteile des ersten Kanals und des zweiten Kanals in einem aktiven Klemmbetrieb größer als null und kleiner als Nutzungsanteile des ersten Kanals und des zweiten Kanals in einem Normalbetrieb sind.
  • Bei diesem Halbleiterbauelement sind im Normalbetrieb die Nutzungsanteile des ersten Kanals und des zweiten Kanals relativ erhöht. Dadurch wird ein Strompfad relativ vergrößert, und es wird möglich, einen Durchlasswiderstand zu reduzieren. Andererseits sind im aktiven Klemmbetrieb die Nutzungsanteile des ersten Kanals und des zweiten Kanals relativ reduziert. Dadurch ist es möglich, einen starken Temperaturanstieg durch die gegenelektromotorische Kraft zu unterdrücken und somit eine aktive Klemmfähigkeit zu verbessern. Dadurch ist es möglich, einen hervorragenden Durchlasswiderstand und gleichzeitig eine hervorragende aktive Klemmfähigkeit zu realisieren.
  • [A5] Das Halbleiterbauelement gemäß A4, wobei die Steuerverdrahtung eine erste Steuerverdrahtung, die elektrisch mit dem ersten Transistor verbunden ist, und eine zweite Steuerverdrahtung, die elektrisch mit dem zweiten Transistor in einem Zustand verbunden ist, in dem sie vom ersten Transistor elektrisch isoliert ist, umfasst.
  • [A6] Ein Halbleiterbauelement, umfassend: eine Halbleiterschicht; einen ersten Transistor mit isoliertem Gate, der einen ersten Kanal enthält und in der Halbleiterschicht ausgebildet ist; einen zweiten Transistor mit isoliertem Gate, der einen zweiten Kanal enthält und in der Halbleiterschicht ausgebildet ist; und eine Steuerschaltung, die auf der Halbleiterschicht so ausgebildet ist, dass sie elektrisch mit dem ersten Transistor und dem zweiten Transistor verbunden ist, und die den ersten Transistor und den zweiten Transistor so steuert, dass Nutzungsanteile des ersten Kanals und des zweiten Kanals in einem aktiven Klemmbetrieb größer als null und kleiner als Nutzungsanteile des ersten Kanals und des zweiten Kanals in einem Normalbetrieb sind.
  • Bei diesem Halbleiterbauelement sind im Normalbetrieb die Nutzungsanteile des ersten Kanals und des zweiten Kanals relativ erhöht. Dadurch wird ein Strompfad relativ vergrößert, und es wird möglich, einen Durchlasswiderstand zu reduzieren. Andererseits sind im aktiven Klemmbetrieb die Nutzungsanteile des ersten Kanals und des zweiten Kanals relativ reduziert. Dadurch ist es möglich, einen starken Temperaturanstieg durch die gegenelektromotorische Kraft zu unterdrücken und somit eine aktive Klemmfähigkeit zu verbessern. Dadurch ist es möglich, einen hervorragenden Durchlasswiderstand und gleichzeitig eine hervorragende aktive Klemmfähigkeit zu realisieren.
  • [A7] Das Halbleiterbauelement nach einem von A4 bis A6, wobei der erste Kanal in der Draufsicht in einem ersten Anteil ausgebildet ist und der zweite Kanal in der Draufsicht in einem zweiten Anteil, der sich vom ersten Anteil unterscheidet, ausgebildet ist.
  • [A8] Das Halbleiterbauelement nach A7, wobei der zweite Kanal in einem zweiten Anteil ausgebildet ist, der geringer ist als der erste Anteil.
  • [A9] Das Halbleiterbauelement nach einem von A1 bis A8, wobei der erste Transistor eine erste Gate-Struktur, die der Halbleiterschicht über die erste Isolierschicht gegenüberliegt, aufweist, und wobei der zweite Transistor eine zweite Gate-Struktur, die eine zweite Isolierschicht in Kontakt mit der Halbleiterschicht und eine zweite Elektrode, die der Halbleiterschicht über die zweite Isolierschicht gegenüberliegt, aufweist.
  • [A10] Das Halbleiterbauelement nach A9, wobei der erste Transistor mehrere erste Gate-Strukturen und der zweite Transistor mehrere zweite Gate-Strukturen umfasst.
  • [A11] Das Halbleiterbauelement nach A10, wobei die mehreren zweiten Gate-Strukturen abwechselnd mit den mehreren ersten Gate-Strukturen in einer Weise angeordnet sind, dass eine oder mehrere der ersten Gate-Strukturen dazwischenliegen.
  • [A12] Das Halbleiterbauelement nach A10 oder A11, wobei die mehreren ersten Gate-Strukturen beabstandet entlang einer ersten Richtung ausgebildet sind und sich jeweils bandförmig entlang einer zweiten Richtung erstrecken, die die erste Richtung schneidet, und wobei die mehreren zweiten Gate-Strukturen beabstandet entlang der ersten Richtung ausgebildet sind und sich jeweils bandförmig entlang der zweiten Richtung erstrecken.
  • [A13] Das Halbleiterbauelement nach einem von A9 bis A12, wobei die Halbleiterschicht eine Hauptoberfläche aufweist, die erste Gate-Struktur eine erste Gate-Graben-Struktur aufweist, die einen in der Hauptfläche ausgebildeten ersten Graben, die erste Isolierschicht entlang einer Innenwand des ersten Grabens und die erste Elektrode, die in dem ersten Graben durch die erste Isolierschicht eingebettet ist, umfasst, und wobei die zweite Gate-Struktur eine zweite Gate-Graben-Struktur aufweist, die einen in der Hauptfläche ausgebildeten zweiten Graben, die zweite Isolierschicht entlang einer Innenwand des zweiten Grabens und die zweite Elektrode, die in dem zweiten Graben durch die zweite Isolierschicht eingebettet ist, umfasst.
  • [A14] Das Halbleiterbauelement nach A13, wobei die erste Elektrode eine Struktur mit geteilter, isolierter Elektrode aufweist, die eine erste bodenseitige Elektrode, die an einer des ersten Grabens durch die erste Isolierschicht eingebettet ist, eine erste öffnungsseitige Elektrode, die an einer Öffnungsseite des ersten Grabens gegenüber der ersten Isolierschicht eingebettet ist, und eine erste Zwischenisolierschicht, die zwischen der ersten bodenseitigen Elektrode und der ersten öffnungsseitigen Elektrode angeordnet ist, umfasst, und wobei die zweite Elektrode eine Isolier-Trenn-Typ-Elektrodenstruktur aufweist, die eine zweite bodenseitige Elektrode, die an einer Bodenwandseite des zweiten Grabens durch die zweite Isolierschicht eingebettet ist, eine zweite öffnungsseitige Elektrode, die an einer Öffnungsseite des zweiten Grabens durch die zweite Isolierschicht eingebettet ist, und eine zweite Zwischenisolierschicht, die zwischen der zweiten bodenseitigen Elektrode und der zweiten öffnungsseitigen Elektrode angeordnet ist, umfasst.
  • [A15] Das Halbleiterbauelement nach A14, wobei die zweite öffnungsseitige Elektrode von der ersten öffnungsseitigen Elektrode elektrisch isoliert ist.
  • [A16] Das Halbleiterbauelement nach A14 oder A15, wobei die zweite bodenseitige Elektrode elektrisch mit der ersten bodenseitigen Elektrode verbunden ist.
  • [A17] Das Halbleiterbauelement nach A14 oder A15, wobei die zweite bodenseitige Elektrode von der ersten bodenseitigen Elektrode elektrisch isoliert ist.
  • [A18] Das Halbleiterbauelement nach A13, wobei die erste Elektrode als integriertes Element in den ersten Graben eingebettet ist und die zweite Elektrode als integriertes Element in den zweiten Graben eingebettet ist.
  • [A19] Ein Schaltungsmodul, umfassend: ein Montagesubstrat; und das Halbleiterbauelement nach einem von A1 bis A18, das auf dem Montagesubstrat montiert ist.
  • [B1] Eine Halbleiterschaltung, umfassend: einen Transistor mit geteiltem Gate, dessen Durchlasswiderstand sich durch individuelle Steuerung einer Vielzahl von Gate-Signalen ändert; und einer Gate-Steuerschaltung, die die Vielzahl von Gate-Signalen einzeln steuert, um den Durchlasswiderstand so zu verringern, dass er bei einem EIN-Übergang des Transistors mit geteiltem Gate einen niedrigeren Wert als einen stationären Wert annimmt.
  • [B2] Die Halbleiterschaltung nach B1, ferner umfassend: eine aktive Klemmschaltung, die eine Anschluss-zu-Anschluss-Spannung des Transistors mit geteiltem Gate so begrenzt, dass sie gleich oder kleiner als eine Klemmspannung ist, wobei die Gate-Steuerschaltung die mehreren Gate-Signale einzeln steuert, um den Durchlasswiderstand so zu verringern, dass er einen niedrigeren Wert als den stationären Wert vor dem Betrieb der aktiven Klemmschaltung annimmt.
  • [B3] Die Halbleiterschaltung nach B1 oder B2, ferner umfassend: eine Überstromschutzschaltung, die den Strom begrenzt, der zum Transistor mit geteiltem Gate fließt.
  • [B4] Die Halbleiterschaltung nach einem von B1 bis B3, ferner umfassend: eine Überstromschutzschaltung, die den Transistor mit geteiltem Gate in Abhängigkeit von einer Temperatur des Transistors mit geteiltem Gate oder einer Temperaturdifferenz zwischen dem Transistor mit geteiltem Gate und einem anderen Schaltungsblock zwangsweise abschaltet.
  • [B5] Ein elektronisches Gerät, umfassend: die Halbleiterschaltung nach einem von B1 bis B4; und eine Last, die mit der Halbleiterschaltung verbunden ist.
  • [B6] Ein Halbleiterbauelement, umfassend: eine Halbleiterschicht; und die Halbleiterschaltung nach einem von B1 bis B4, die in der Halbleiterschicht ausgebildet ist.
  • [B7] Ein elektronisches Gerät, umfassend: die Halbleiterschaltung nach B6; und eine Last, die mit der Halbleiterschaltung verbunden ist.
  • [C1] Ein Halbleiterbauelement, umfassend: eine Halbleiterschicht; eine Vielzahl von Transistoren mit isoliertem Gate, die in der Halbleiterschicht ausgebildet sind; und einer Steuerschaltung, die in der Halbleiterschicht ausgebildet ist und eine Ansteuerung durchführt, um die Vielzahl von Transistoren so ein- und auszuschalten, dass sich ein Durchlasswiderstand in einem aktiven Klemmbetrieb von einem Durchlasswiderstand in einem Normalbetrieb unterscheidet.
  • [C2] Das Halbleiterbauelement nach C1, wobei die Steuerschaltung eine Steuerung durchführt, um die Vielzahl von Transistoren so ein- und auszuschalten, dass ein Durchlasswiderstand in einem aktiven Klemmbetrieb einen Durchlasswiderstand in einem Normalbetrieb übersteigt.
  • [D1] Ein Halbleiterbauelement, umfassend: eine Halbleiterschicht; eine Vielzahl von Transistoren mit isoliertem Gate, die in der Halbleiterschicht ausgebildet sind; und eine Vielzahl von Steuerverdrahtungen, die irgendwo oberhalb der Halbleiterschicht ausgebildet sind, so dass sie mit der Vielzahl von Transistoren elektrisch verbunden sind und jeden der Vielzahl von Transistoren einzeln steuern.
  • [D2] Das Halbleiterbauelement nach D1, wobei die Vielzahl von Steuerverdrahtungen Steuersignale übertragen, die eine Ansteuerung durchführen, um die Vielzahl von Transistoren so ein- und auszuschalten, dass sich eine Anzahl der Transistoren in einem EIN-Zustand in einem aktiven Klemmbetrieb von einer Anzahl der Transistoren in einem EIN-Zustand in einem Normalbetrieb unterscheidet.
  • [D3] Das Halbleiterbauelement nach D1 oder D2, wobei die Vielzahl von Steuerverdrahtungen Steuersignale übertragen, die eine Ansteuerung durchführen, um die Vielzahl von Transistoren so ein- und auszuschalten, dass eine Anzahl der Transistoren in einem EIN-Zustand in einem aktiven Klemmbetrieb kleiner ist als eine Anzahl der Transistoren in einem EIN-Zustand in einem Normalbetrieb.
  • [D4] Das Halbleiterbauelement nach einem von D1 bis D3, wobei die Vielzahl von Steuerverdrahtungen Steuersignale übertragen, die eine Ansteuerung durchführen, um die Vielzahl von Transistoren so ein- und auszuschalten, dass sich ein Kanalnutzungsanteil in einem aktiven Klemmbetrieb von einem Kanalnutzungsanteil in einem Normalbetrieb unterscheidet.
  • [D5] Das Halbleiterbauelement nach einem von D1 bis D4, wobei die Vielzahl von Steuerverdrahtungen Steuersignale übertragen, die eine Ansteuerung durchführen, um die Vielzahl von Transistoren so ein- und auszuschalten, dass eine Anzahl der Transistoren in einem EIN-Zustand in einem aktiven Klemmbetrieb kleiner ist als eine Anzahl der Transistoren in einem EIN-Zustand in einem Normalbetrieb.
  • [E1] Ein Halbleiterbauelement, umfassend: eine Halbleiterschicht mit einer Hauptfläche; eine erste Gate-Graben-Struktur, die einen in der Hauptfläche ausgebildeten ersten Graben, eine erste Isolierschicht entlang einer Innenwand des ersten Grabens, eine erste bodenseitige Elektrode, die an einer Bodenwandseite des ersten Grabens durch die erste Isolierschicht eingebettet ist, eine erste öffnungsseitige Elektrode, die an einer Öffnungsseite des ersten Grabens durch die erste Isolierschicht eingebettet ist, und eine erste Zwischenisolierschicht, die zwischen der ersten bodenseitigen Elektrode und der ersten öffnungsseitigen Elektrode angeordnet ist, umfasst; eine zweite Gate-Graben-Struktur, die einen in der Hauptfläche ausgebildeten zweiten Graben, eine zweite Isolierschicht entlang einer Innenwand des zweiten Grabens, eine zweite bodenseitige Elektrode, die an einer Bodenwandseite des zweiten Grabens durch die zweite Isolierschicht eingebettet ist, eine zweite öffnungsseitige Elektrode, die in einer Öffnungsseite des zweiten Grabens durch die zweite Isolierschicht eingebettet ist, und eine zweite Zwischenisolierschicht, die zwischen der zweiten bodenseitigen Elektrode und der zweiten öffnungsseitigen Elektrode angeordnet ist, umfasst; einen ersten Kanal, der angrenzend an die erste Gate-Graben-Struktur in der Halbleiterschicht ausgebildet ist und von der ersten Gate-Graben-Strukturen gesteuert wird; und einen zweiten Kanal, der angrenzend an die zweite Gate-Graben-Struktur in der Halbleiterschicht ausgebildet ist und von der zweiten Gate-Graben-Struktur gesteuert wird.
  • [E2] Das Halbleiterbauelement nach E1, ferner umfassend: eine erste Steuerverdrahtung, die elektrisch mit der ersten öffnungsseitigen Elektrode auf der Halbleiterschicht verbunden ist; eine zweite Steuerverdrahtung, die elektrisch mit der zweiten öffnungsseitigen Elektrode auf der Halbleiterschicht verbunden ist; und eine dritte Steuerverdrahtung, die elektrisch mit der ersten bodenseitigen Elektrode und der zweiten bodenseitigen Elektrode auf der Halbleiterschicht verbunden ist.
  • [E3] Das Halbleiterbauelement nach E1, ferner umfassend: eine erste Steuerverdrahtung, die elektrisch mit der ersten bodenseitigen Elektrode und der ersten öffnungsseitigen Elektrode auf der Halbleiterschicht verbunden ist; und eine zweite Steuerverdrahtung, die elektrisch mit der zweiten bodenseitigen Elektrode und der zweiten öffnungsseitigen Elektrode auf der Halbleiterschicht verbunden ist.
  • [E4] Das Halbleiterbauelement nach einem von E1 bis E3, ferner umfassend: eine Steuerschaltung, die in der Halbleiterschicht ausgebildet ist und jede der ersten Gate-Graben-Strukturen und der zweiten Gate-Graben-Strukturen einzeln steuert.
  • [F1] Eine Halbleiterbauelement, umfassend: eine Halbleiterschicht; eine Vielzahl von Transistoren mit isoliertem Gate, die in der Halbleiterschicht ausgebildet sind; und einer Steuerschaltung, die in der Halbleiterschicht so ausgebildet ist, dass sie elektrisch mit der Vielzahl von Transistoren verbunden ist, und jeden der Vielzahl von Transistoren einzeln steuert.
  • [F2] Das Halbleiterbauelement nach F1, wobei die Steuerschaltung eine Ansteuerung durchführt, um die Vielzahl von Transistoren so ein- und auszuschalten, dass sich eine Anzahl der Transistoren in einem EIN-Zustand in einem aktiven Klemmbetrieb von einer Anzahl der Transistoren in einem EIN-Zustand in einem Normalbetrieb unterscheidet.
  • [F3] Das Halbleiterbauelement nach F1 oder F2, wobei die Steuerschaltung eine Ansteuerung durchführt, um die Vielzahl von Transistoren so ein- und auszuschalten, dass eine Anzahl der Transistoren in einem EIN-Zustand in einem aktiven Klemmbetrieb kleiner ist als eine Anzahl der Transistoren in einem EIN-Zustand in einem Normalbetrieb.
  • [F4] Das Halbleiterbauelement nach einem von F1 bis F3, wobei die Steuerschaltung eine Ansteuerung durchführt, um die Vielzahl von Transistoren so ein- und auszuschalten, dass sich ein Kanalnutzungsanteil in einem aktiven Klemmbetrieb von einem Kanalnutzungsanteil in einem Normalbetrieb unterscheidet.
  • [F5] Das Halbleiterbauelement nach einem von F1 bis F4, wobei die Steuerschaltung eine Ansteuerung durchführt, um die Vielzahl von Transistoren so ein- und auszuschalten, dass ein Kanalnutzungsanteil in einem aktiven Klemmbetrieb kleiner ist als ein Kanalnutzungsanteil in einem Normalbetrieb.
  • [G1] Ein Halbleiterbauelement, umfassend: eine Halbleiterschicht mit einer ersten Hauptfläche auf einer Seite und einer zweiten Hauptfläche auf der anderen Seite; einen Driftbereich eines ersten Leitfähigkeitstyps, der in einem Oberflächenschichtteil der ersten Hauptfläche ausgebildet ist; einen Drain-Bereich eines ersten Leitfähigkeitstyps, der in einem Bereich auf der Seite der zweiten Hauptfläche in Bezug auf den Driftbereich in der Halbleiterschicht ausgebildet ist und eine Verunreinigungskonzentration aufweist, die über einer Verunreinigungskonzentration des Driftbereichs liegt; eine erste Gate-Graben-Struktur, die in der ersten Hauptfläche ausgebildet ist; eine zweite Gate-Graben-Struktur, die von der ersten Gate-Graben-Struktur beabstandet ausgebildet ist; einen ersten Kanal, der in dem Driftbereich angrenzend zu der ersten Gate-Graben-Struktur ausgebildet ist und der von der ersten Gate-Graben-Struktur angesteuert wird; und einen zweiten Kanal, der in der Driftregion angrenzend zu der zweiten Gate-Graben-Struktur ausgebildet ist und der von der zweiten Gate-Graben-Struktur elektrisch unabhängig von dem ersten Kanal angesteuert wird.
  • [G2] Das Halbleiterbauelement nach G1, ferner umfassend: einen Körperbereich eines zweiten Leitfähigkeitstyps, der in einem Oberflächenschichtteil des Driftbereichs ausgebildet ist; einen ersten Source-Bereich eines ersten Leitfähigkeitstyps, der in einem Oberflächenschichtteil des Körperbereichs angrenzend zu der ersten Gate-Graben-Struktur ausgebildet ist, um den ersten Kanal mit dem Driftbereich zu definieren, und der eine Verunreinigungskonzentration aufweist, die über einer Verunreinigungskonzentration des Driftbereichs liegt; und einen zweiten Source-Bereich eines ersten Leitfähigkeitstyps, der in einem Oberflächenschichtteil des Körperbereichs angrenzend zu der zweiten Gate-Graben-Struktur ausgebildet ist, um den zweiten Kanal mit dem Driftbereich zu definieren, und der eine Verunreinigungskonzentration aufweist, die über einer Verunreinigungskonzentration des Driftbereichs liegt.
  • [G3] Das Halbleiterbauelement nach G2, ferner umfassend: einen ersten Kontaktbereich eines zweiten Leitfähigkeitstyps, der in dem Oberflächenschichtteil des Körperbereichs angrenzend zu der ersten Gate-Graben-Struktur ausgebildet ist und eine Verunreinigungskonzentration aufweist, die über einer Verunreinigungskonzentration des Körperbereichs liegt; und einen zweiten Kontaktbereich eines zweiten Leitfähigkeitstyps, der in dem Oberflächenschichtteil des Körperbereichs angrenzend zu der zweiten Gate-Graben-Struktur ausgebildet ist und eine Verunreinigungskonzentration aufweist, die über einer Verunreinigungskonzentration des Körperbereichs liegt.
  • [G4] Das Halbleiterbauelement nach einem von G1 bis G3, ferner umfassend: eine Zwischenisolierschicht, die die Halbleiterschicht auf der ersten Hauptfläche bedeckt; und mehrere Steuerverdrahtungen, die auf der Zwischenisolierschicht ausgebildet sind, die Zwischenisolierschicht durchdringen und die mit der ersten Gate-Graben-Struktur und der zweiten Gate-Graben-Struktur elektrisch verbunden sind.
  • [G5] Das Halbleiterbauelement nach einem von G1 bis G4, wobei der Drain-Bereich eine Dicke hat, die größer ist als die Dicke des Driftbereichs.
  • [G6] Das Halbleiterbauelement nach einem von G1 bis G5, wobei die erste Gate-Graben-Struktur in der ersten Hauptfläche in einem ersten Abstand von einem unteren Teil des Driftbereichs zu der Seite der ersten Hauptfläche hin ausgebildet ist; und wobei die zweite Gate-Graben-Struktur in der ersten Hauptfläche in einem zweiten Abstand von dem unteren Teil des Driftbereichs zu der Seite der ersten Hauptfläche ausgebildet ist.
  • [G7] Das Halbleiterbauelement nach G6, wobei der Driftbereich eine Dicke von nicht weniger als 5 µm und nicht mehr als 20 um hat, und sowohl der erste Abstand und der zweite Abstand nicht weniger als 1 µm nicht mehr als 10 µm betragen.
  • [H1] Ein Halbleiterbauelement, umfassend: eine Halbleiterschicht; eine Vielzahl von Transistoren mit isoliertem Gate, die in der Halbleiterschicht ausgebildet sind; eine Steuerschaltung, die in der Halbleiterschicht so ausgebildet ist, dass sie mit der Vielzahl von Transistoren elektrisch verbunden ist, und die Steuersignale erzeugt, die jeden einzelnen der Vielzahl von Transistoren einzeln steuern; und mehrere Steuerverdrahtungen, die an beliebiger Stelle oberhalb der Halbleiterschicht so ausgebildet sind, dass sie mit der Vielzahl von Transistoren und der Steuerschaltung elektrisch verbunden sind, und die von der Steuerschaltung erzeugten Steuersignale an die Vielzahl von Transistoren weiterleiten.
  • [H2] Das Halbleiterbauelement nach H1, wobei die Steuerschaltung Steuersignale erzeugt, die eine Ansteuerung durchführen, um die Vielzahl von Transistoren so ein- und auszuschalten, dass sich eine Anzahl der Transistoren in einem EIN-Zustand in einem aktiven Klammerbetrieb von einer Anzahl der Transistoren in einem EIN-Zustand in einem Normalbetrieb unterscheidet.
  • [H3] Das Halbleiterbauelement nach H1 oder H2, wobei die Steuerschaltung Steuersignale erzeugt, die eine Ansteuerung durchführen, um die Vielzahl von Transistoren so ein- und auszuschalten, dass eine Anzahl der Transistoren in einem EIN-Zustand in einem aktiven Klemmbetrieb kleiner ist als eine Anzahl der Transistoren in einem EIN-Zustand in einem Normalbetrieb.
  • [H4] Das Halbleiterbauelement nach einem von H1 bis H3, wobei die Steuerschaltung Steuersignale erzeugt, die eine Ansteuerung durchführen, um die Vielzahl von Transistoren so ein- und auszuschalten, dass sich ein Kanalnutzungsanteil in einem aktiven Klemmbetrieb von einem Kanalnutzungsanteil in einem Normalbetrieb unterscheidet.
  • [H5] Das Halbleiterbauelement nach einem von H1 bis H4, wobei die Steuerschaltung Steuersignale erzeugt, die eine Ansteuerung durchführen, um die Vielzahl von Transistoren so ein- und auszuschalten, dass ein Kanalnutzungsanteil in einem aktiven Klemmbetrieb geringer ist als ein Kanalnutzungsanteil in einem Normalbetrieb.
  • [I1] Ein Halbleiterbauelement, umfassend: eine Halbleiterschicht; eine erste Gate-Graben-Struktur, die in der Halbleiterschicht ausgebildet ist; eine zweite Gate-Graben-Struktur, die in der Halbleiterschicht beabstandet von der ersten Gate-Graben-Struktur ausgebildet ist; einen Zellenbereich, der als ein Bereich zwischen der ersten Gate-Graben-Struktur und der zweiten Gate-Graben-Struktur bei dem Halbleiterbauelement definiert ist; einen ersten Kanal, der in dem Zellenbereich angrenzend zu der ersten Gate-Graben-Struktur ausgebildet ist und der von der ersten Gate-Graben-Struktur angesteuert wird; und einen zweiten Kanal, der in dem Zellenbereich angrenzend zu der zweiten Gate-Graben-Struktur ausgebildet ist und der von der zweiten Gate-Graben-Struktur elektrisch unabhängig von dem ersten Kanal angesteuert wird.
  • [I2] Das Halbleiterbauelement nach II, wobei die mehreren ersten Gate-Graben-Strukturen beabstandet voneinander in der Halbleiterschicht ausgebildet sind; die mehreren zweiten Gate-Graben-Strukturen beabstandet voneinander und abwechselnd mit den mehreren ersten Gate-Graben-Strukturen in der Halbleiterschicht ausgebildet sind; die mehreren Zellenbereiche jeweils einen Bereich zwischen den entsprechenden ersten Gate-Graben-Strukturen und den entsprechenden zweiten Gate-Graben-Strukturen definieren; der erste Kanal in jedem an die erste Gate-Graben-Struktur anliegenden Zellenbereiche ausgebildet ist; und der zweite Kanal in jedem an die zweite Gate-Graben-Struktur anliegenden Zellenbereiche ausgebildet ist.
  • [I3] Das Halbleiterbauelement nach I1 oder 12, wobei die ersten Kanäle jeweils in den mehreren Zellenbereichen mit voneinander verschiedenen ersten Kanalflächen gebildet werden; und die zweiten Kanäle jeweils in den mehreren Zellenbereichen mit voneinander verschiedenen zweiten Kanalflächen ausgebildet sind.
  • [J1] Ein Halbleiterbauelement, umfassend: eine Halbleiterschicht; einen Ausgangsbereich, der in der Halbleiterschicht definiert ist; einen Eingangsbereich, der in der Halbleiterschicht definiert ist; eine Vielzahl von Transistoren mit isoliertem Gate, die im Ausgangsbereich ausgebildet sind; und eine Steuerschaltung, die in dem Eingangsbereich ausgebildet ist und eine Steuerung durchführt, um die Vielzahl von Transistoren durch ein Verfahren ein-/auszuschalten, das zwischen einem Normalbetrieb und einem aktiven Klemmbetrieb unterscheidet.
  • [J2] Das Halbleiterbauelement nach J1, wobei die mehreren Transistoren einen ersten Transistor und einen zweiten Transistor, der elektrisch unabhängig von dem ersten Transistor ist, umfassen; und die Steuerschaltung gleichzeitig eine Vielzahl von Steuersignalen erzeugt, die den ersten Transistor und den zweiten Transistor einzeln ansteuern.
  • [J3] Halbleiterbauelement nach J1 oder J2, ferner umfassend: mehrere Steuerverdrahtungen, die an beliebiger Stelle oberhalb der Halbleiterschicht so ausgebildet sind, dass sie mit den Gates der mehreren Transistoren im Ausgangsbereich verbunden sind und elektrisch mit der Steuerschaltung im Ausgangsbereich verbunden sind.
  • [J4] Das Halbleiterbauelement nach einem von 58 bis 60, wobei der Eingangsbereich eine planare Fläche hat, die kleiner ist als eine planare Fläche des Ausgangsbereichs.
  • [K1] Ein Halbleiterbauelement, umfassend: eine Halbleiterschicht mit einer Hauptfläche; eine Gate-Graben-Struktur, die einen in der Hauptfläche ausgebildeten Graben, eine Isolierschicht entlang einer Innenwand des Grabens, eine bodenseitige Elektrode, die auf einer Bodenwandseite des Grabens durch die Isolierschicht eingebettet ist, eine öffnungsseitige Elektrode, die an einer Öffnungsseite des Grabens durch die Isolierschicht eingebettet ist, und eine zwischen der bodenseitigen Elektrode und der öffnungsseitigen Elektrode angeordnete Zwischenisolierschicht enthält; und eine Kontakt-Graben-Struktur, die einen Kontakt-Graben, der in der Hauptfläche so ausgebildet ist, dass er sich in einer Richtung erstreckt, um den Graben zu schneiden und mit dem Graben in Verbindung zu stehen, eine Kontaktisolierschicht entlang einer Innenwand des Kontakt-Grabens und eine Kontaktelektrode, die in dem Kontakt-Graben durch die Kontaktisolierschicht so eingebettet ist, dass sie mit der bodenseitigen Elektrode verbunden ist, umfasst.
  • [K2] Das Halbleiterbauelement nach K1, wobei die Kontaktisolierschicht aus dem Kontakt-Graben in das Innere des Grabens geführt und mit der Isolierschicht und der Zwischenisolierschicht im Inneren des Grabens verbunden ist, und wobei die Kontaktelektrode aus dem Kontakt-Graben in das Innere des Grabens geführt und mit der bodenseitigen Elektrode in dem Graben verbunden ist.
  • [L1] Eine Halbleiterschaltung, umfassend: ein Halbleiterbauelement, das einen Transistor mit geteiltem Gate enthält, dessen Durchlasswiderstand sich durch individuelle Steuerung einer Vielzahl von Gate-Signalen ändert; und eine Gate-Steuerschaltung, die elektrisch mit dem Halbleiterbauelement verbunden ist und die mehreren Gate-Signale einzeln steuert, um den Durchlasswiderstand so zu verringern, dass er bei einem EIN-Übergang des Transistors mit geteiltem Gate einen niedrigeren Wert als einen stationären Wert annimmt.
  • [L2] Die Halbleiterschaltung nach L1, ferner umfassend: eine aktive Klemmschaltung, die eine Anschluss-zu-Anschluss-Spannung des Transistors mit geteiltem Gate so begrenzt, dass sie gleich oder kleiner als eine Klemmspannung ist, wobei die Gate-Steuerschaltung die mehreren Gate-Signale einzeln steuert, um den Durchlasswiderstand so zu erhöhen, dass er einen höheren Wert als den stationären Wert vor dem Betrieb der aktiven Klemmschaltung annimmt.
  • [L3] Die Halbleiterschaltung nach L1 oder L2, ferner umfassend: eine Überstromschutzschaltung, die den Strom begrenzt, der zum Transistor mit geteiltem Gate fließt.
  • [L4] Die Halbleiterschaltung nach einem von L1 bis L3, ferner umfassend: eine Überstromschutzschaltung, die den Transistor mit geteiltem Gate in Abhängigkeit von einer Temperatur des Transistors mit geteiltem Gate oder einer Temperaturdifferenz zwischen dem Transistor mit geteiltem Gate und einem anderen Schaltungsblock zwangsweise abschaltet.
  • [L5] Ein elektronisches Gerät, umfassend: die Halbleiterschaltung nach einem von L1 bis L4; und eine Last, die an die Halbleiterschaltung angeschlossen ist.
  • [M1] Ein Halbleiterbauelement, umfassend: eine Halbleiterschicht; eine erste Gate-Struktur, die in der Halbleiterschicht ausgebildet ist; eine zweite Gate-Struktur, die in der Halbleiterschicht ausgebildet ist; einen ersten Kanal, der mit einer ersten Kanalfläche, die an der ersten Gate-Struktur anliegt, in der Halbleiterschicht ausgebildet ist und von der ersten Gate-Struktur gesteuert wird; und einen zweiten Kanal, der mit einer zweiten Kanalfläche, die sich von der ersten Kanalfläche unterscheidet und an der zweiten Gate-Struktur anliegt, in der Halbleiterschicht ausgebildet ist und von der zweiten Gate-Struktur gesteuert wird.
  • [M2] Das Halbleiterbauelement nach Anspruch M1, wobei die zweite Gate-Struktur elektrisch unabhängig von der ersten Gate-Struktur ist; und der zweite Kanal elektrisch unabhängig von dem ersten Kanal gesteuert wird.
  • [N1] Ein Halbleiterbauelement, umfassend: einen Transistor mit geteiltem Gate, dessen Durchlasswiderstand sich durch individuelle Steuerung einer Vielzahl von Gate-Signalen ändert; und eine Gate-Steuerschaltung, die die Vielzahl von Gate-Signalen einzeln steuert.
  • [N2] Das Halbleiterbauelement nach N1, wobei die Gate-Steuerschaltung den Durchlasswiderstand so reduziert, dass er bei einem EIN-Übergang des Transistors mit geteiltem Gate einen niedrigeren Wert als einen stationären Wert annimmt.
  • [N3] Das Halbleiterbauelement nach N1 oder N2, ferner umfassend: eine aktive Klemmschaltung, die eine Anschluss-zu-Anschluss-Spannung des Transistors mit geteiltem Gate so begrenzt, dass sie gleich oder kleiner als eine Klemmspannung ist, wobei die Gate-Steuerschaltung die mehreren Gate-Signale einzeln steuert, um den Durchlasswiderstand so zu verringern, dass er einen niedrigeren Wert als den stationären Wert vor dem Betrieb der aktiven Klemmschaltung annimmt.
  • [N4] Das Halbleiterbauelement nach N3, wobei der Gategeteilte Transistor ein erstes Gate und ein zweites Gate und ein drittes Gate hat, an das die aktive Klemmschaltung angeschlossen ist, und die Gate-Steuerschaltung umfasst: einen ersten Schalter, der zwischen dem ersten Gate und Source des Transistors mit geteiltem Gate geschaltet ist und ausgeschaltet wird, wenn der Durchlasswiderstand auf einen niedrigeren Wert als den stationären Wert sinkt, und einen zweiten Schalter und einen dritten Schalter, die zwischen dem ersten Gate und dem zweiten Gate bzw. Source des Transistors mit geteiltem Gate geschaltet sind und eingeschaltet werden, wenn der Durchlasswiderstand auf einen höheren Wert als den stationären Wert steigt.
  • [N5] Das Halbleiterbauelement nach N4, ferner umfassend: eine Ausgangsspannungsüberwachungsschaltung, die eine Ausgangsspannung des Transistors mit geteiltem Gate überwacht und ein Ansteuersignal des ersten Schalters erzeugt.
  • [N6] Das Halbleiterbauelement nach N5, wobei die Schaltung zur Überwachung der Ausgangsspannung umfasst: einen Schwellenspannungserzeugungsteil, der eine vorbestimmte Schwellenspannung erzeugt; einen Komparator, der die Ausgangsspannung und die Schwellenspannung vergleicht, um ein Vergleichssignal zu erzeugen; einen Verzögerungsteil, der dem Vergleichssignal eine vorbestimmte Verzögerung verleiht, um ein Verzögerungssignal zu erzeugen; und einem Pegelschieber, der das Verzögerungssignal im Pegel verschiebt, um das Ansteuersignal zu erzeugen.
  • [N7] Das Halbleiterbauelement nach einem von N4 bis N6, wobei der zweite Schalter und der dritte Schalter jeweils in Abhängigkeit von einer internen Knotenspannung der aktiven Klemmschaltung ein-/ausgeschaltet werden.
  • [N8] Das Halbleiterbauelement nach einem von N4 bis N7, wobei die aktive Klemmschaltung umfasst: eine Zener-Diode, deren Kathode mit Drain des Transistors mit geteiltem Gate verbunden ist; eine Diode, deren Anode mit einer Anode der Zener-Diode verbunden ist; und einen Transistor, dessen Drain mit Drain des Transistors mit geteiltem Gate, dessen Source mit dem dritten Gate des Transistors mit geteiltem Gate, und dessen Gate mit einer Kathode der Diode verbunden ist.
  • [N9] Das Halbleiterbauelement nach einem von N1 bis N8, ferner umfassend: eine Überstromschutzschaltung, die einen Ausgangsstrom, der zu dem Transistor mit geteiltem Gate fließt, erfasst und begrenzt, so dass er kleiner als ein vorbestimmter oberer Grenzwert ist.
  • [N10] Das Halbleiterbauelement nach einem von N1 bis N9, das ferner umfasst: eine Überstromschutzschaltung, die den Transistor mit geteiltem Gate vor einem Temperaturanstieg schützt.
  • [N11] Das Halbleiterbauelement nach N10, ferner umfassend: die Überstromschutzschaltung, die den Transistor mit geteiltem Gate zwangsweise abschaltet, wenn eine Temperatur des Transistors mit geteiltem Gate einen vorbestimmten oberen Grenzwert erreicht hat oder wenn eine Temperaturdifferenz zwischen dem Transistor mit geteiltem Gate und einem anderen Schaltungsblock einen vorbestimmten oberen Grenzwert erreicht hat.
  • [N12] Ein elektronisches Gerät, umfassend: das Halbleiterbauelement nach einem von N1 bis N11, und eine Last, die mit dem Halbleiterbauelement verbunden ist.
  • Diese Anmeldung beansprucht die Priorität der japanischen Patentanmeldung Nr. 2018-240076 , eingereicht am 21. Dezember 2018, und der japanischen Patentanmeldung Nr. 2019-026833 , eingereicht am 18. Februar 2019. Der gesamte Inhalt dieser Anmeldung ist hiermit durch Bezugnahme aufgenommen. Während bevorzugte Ausführungsformen der vorliegenden Erfindung vorstehend beschrieben wurden, versteht es sich, dass dem Fachmann Variationen und Modifikationen Fachmann offensichtlich sind, ohne vom Umfang und Geist der vorliegenden Erfindung abzuweichen. Der Umfang der vorliegenden Erfindung wird daher ausschließlich durch die folgenden Ansprüche bestimmt.
  • Bezugszeichenliste
    • 1
    Halbleiterbauelement
    2
    Halbleiterschicht
    3
    Erste Hauptfläche der Halbleiterschicht
    10
    Steuer-IC
    17
    Gate-Steuerverdrahtung
    17A
    Erste Gate-Steuerverdrahtung
    17B
    Zweite Gate-Steuerverdrahtung
    17C
    Dritte Gate-Steuerverdrahtung
    56
    Erster MISFET
    57
    Zweiter MISFET
    58
    Erste FET-Struktur
    60
    Erste Gate-Graben-Struktur
    68
    Zweite FET-Struktur
    70
    Zweite Gate-Graben-Struktur
    81
    Erster Gate-Graben
    82
    Erste Isolierschicht
    83
    Erste Elektrode
    86
    Erste bodenseitige Elektrode
    87
    Erste öffnungsseitige Elektrode
    88
    Erste Zwischenisolierschicht
    91
    Erster Kanalbereich
    101
    Zweiter Gate-Graben
    102
    Zweite Isolierschicht
    103
    Zweite Elektrode
    106
    Zweite bodenseitige Elektrode
    107
    Zweite öffnungsseitige Elektrode
    108
    Zweite Zwischenisolierschicht
    111
    Zweiter Kanalbereich
    151
    Halbleiterbauelement
    161
    Halbleiterbauelement
    171
    Halbleiterbauelement
    181
    Halbleiterbauelement
    191
    Halbleiterbauelement
    201
    Halbleiterbauelement
    211
    Halbleiterbauelement
    213
    Erste planare Gate-Struktur
    223
    Zweite planare Gate-Struktur
    241
    Halbleiterbauelement
    311
    Schaltungsmodul
    312
    Montagesubstrat
    321
    Schaltungsmodul
    322
    Montagesubstrat
    325
    Steuer-IC-Gerät
    R1
    Erster Kanalanteil
    R2
    Zweite Kanalanteil
    RU
    Kanalnutzungsanteil
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • JP 201570193 [0003]
    • JP 2018240076 [0921]
    • JP 2019026833 [0921]

Claims (80)

  1. Ein Halbleiterbauelement, umfassend: eine Halbleiterschicht; einen ersten Transistor mit isoliertem Gate, der in der Halbleiterschicht ausgebildet ist; einen zweiten Transistor mit isoliertem Gate, der in der Halbleiterschicht ausgebildet ist; und eine Steuerverdrahtung, die auf der Halbleiterschicht so ausgebildet ist, dass sie mit dem ersten Transistor und dem zweiten Transistor elektrisch verbunden ist, und Steuersignale überträgt, die den ersten Transistor und den zweiten Transistor so steuern, dass sich beide Transistoren in einem Normalbetrieb in EIN-Zuständen befinden und dass sich in einem aktiven Klemmbetrieb der erste Transistor in einem AUS-Zustand befindet und der zweite Transistor sich in einem EIN-Zustand befindet.
  2. Das Halbleiterbauelement nach Anspruch 1, wobei die Steuerverdrahtung eine erste Steuerverdrahtung umfasst, die elektrisch mit dem ersten Transistor verbunden ist, und eine zweite Steuerverdrahtung, die elektrisch mit dem zweiten Transistor in einem Zustand verbunden ist, in dem sie vom ersten Transistor elektrisch isoliert ist.
  3. Ein Halbleiterbauelement, umfassend: eine Halbleiterschicht; einen ersten Transistor mit isoliertem Gate, der in der Halbleiterschicht ausgebildet ist; einen zweiten Transistor mit isoliertem Gate, der in der Halbleiterschicht ausgebildet ist; und eine Steuerschaltung, die in der Halbleiterschicht so ausgebildet ist, dass sie mit dem ersten Transistor und dem zweiten Transistor elektrisch verbunden ist, und die den ersten Transistor und den zweiten Transistor so steuert, dass sich beide Transistoren in einem Normalbetrieb in EIN-Zuständen befinden und dass sich in einem aktiven Klemmbetrieb der erste Transistor in einem AUS-Zustand befindet und der zweite Transistor sich in einem EIN-Zustand befindet.
  4. Ein Halbleiterbauelement, umfassend: eine Halbleiterschicht; einen ersten Transistor mit isoliertem Gate, der einen ersten Kanal enthält und in der Halbleiterschicht ausgebildet ist; einen zweiten Transistor mit isoliertem Gate, der einen zweiten Kanal enthält und in der Halbleiterschicht ausgebildet ist; und eine Steuerverdrahtung, die auf der Halbleiterschicht so ausgebildet ist, dass sie elektrisch mit dem ersten Transistor und dem zweiten Transistor verbunden ist, und Steuersignale überträgt, die den ersten Transistor und den zweiten Transistor so steuern, dass Nutzungsanteile des ersten Kanals und des zweiten Kanals in einem aktiven Klemmbetrieb größer als null und kleiner als Nutzungsanteile des ersten Kanals und des zweiten Kanals in einem Normalbetrieb sind.
  5. Das Halbleiterbauelement nach Anspruch 4, wobei die Steuerverdrahtung eine erste Steuerverdrahtung umfasst, die elektrisch mit dem ersten Transistor verbunden ist, und eine zweite Steuerverdrahtung, die elektrisch mit dem zweiten Transistor in einem Zustand verbunden ist, in dem sie vom ersten Transistor elektrisch isoliert ist.
  6. Ein Halbleiterbauelement, umfassend: eine Halbleiterschicht; einen ersten Transistor mit isoliertem Gate, der einen ersten Kanal enthält und in der Halbleiterschicht ausgebildet ist; einen zweiten Transistor mit isoliertem Gate, der einen zweiten Kanal enthält und in der Halbleiterschicht ausgebildet ist; und eine Steuerschaltung, die in der Halbleiterschicht so ausgebildet ist, dass sie elektrisch mit dem ersten Transistor und dem zweiten Transistor verbunden ist, und die den ersten Transistor und den zweiten Transistor so steuert, dass Nutzungsanteile des ersten Kanals und des zweiten Kanals in einem aktiven Klemmbetrieb größer als null und kleiner als Nutzungsanteile des ersten Kanals und des zweiten Kanals in einem Normalbetrieb sind.
  7. Das Halbleiterbauelement nach einem der Ansprüche 4 bis 6, wobei der erste Kanal in der Draufsicht in einem ersten Anteil ausgebildet ist, und der zweite Kanal in einem zweiten Anteil ausgebildet ist, der sich von dem ersten Anteil in der Draufsicht unterscheidet.
  8. Das Halbleiterbauelement nach Anspruch 7, wobei der zweite Kanal in dem zweiten Anteil ausgebildet, der kleiner ist als der erste Anteil.
  9. Halbleiterbauelement nach einem der Ansprüche 1 bis 8, wobei der erste Transistor eine erste Gate-Struktur enthält, die eine erste Isolierschicht in Kontakt mit der Halbleiterschicht und eine erste Elektrode, die der Halbleiterschicht über die erste Isolierschicht gegenüberliegt, aufweist, und wobei der zweite Transistor eine zweite Gate-Struktur, die eine zweite Isolierschicht in Kontakt mit der Halbleiterschicht und eine zweite Elektrode, die der Halbleiterschicht über die zweite Isolierschicht gegenüberliegt, aufweist.
  10. Das Halbleiterbauelement nach Anspruch 9, wobei der erste Transistor mehrere erste Gate-Strukturen enthält, und wobei der zweite Transistor mehrere zweite Gate-Strukturen enthält.
  11. Das Halbleiterbauelement nach Anspruch 10, wobei die mehreren zweiten Gate-Strukturen abwechselnd mit den mehreren ersten Gate-Strukturen in einer Weise angeordnet sind, dass eine oder mehrere der ersten Gate-Strukturen dazwischenliegen.
  12. Das Halbleiterbauelement nach Anspruch 10 oder 11, wobei die mehreren ersten Gate-Strukturen beabstandet entlang einer ersten Richtung ausgebildet sind und sich jeweils bandförmig entlang einer zweiten Richtung erstrecken, die die erste Richtung schneidet, und wobei die mehreren zweiten Gate-Strukturen beabstandet entlang der ersten Richtung ausgebildet sind und sich jeweils bandförmig entlang der zweiten Richtung erstrecken.
  13. Das Halbleiterbauelement nach einem der Ansprüche 9 bis 12, wobei die Halbleiterschicht eine Hauptfläche aufweist, die erste Gate-Struktur eine erste Gate-Graben-Struktur aufweist, die einen in der Hauptfläche ausgebildeten ersten Graben, die erste Isolierschicht entlang einer Innenwand des ersten Grabens und die erste Elektrode, die in dem ersten Graben durch die erste Isolierschicht eingebettet ist, umfasst, und wobei die zweite Gate-Struktur eine zweite Gate-Graben-Struktur aufweist, die einen in der Hauptfläche ausgebildeten zweiten Graben, die zweite Isolierschicht entlang einer Innenwand des zweiten Grabens und die zweite Elektrode, die in dem zweiten Graben durch die zweite Isolierschicht eingebettet ist, umfasst.
  14. Das Halbleiterbauelement nach Anspruch 13, wobei die erste Elektrode eine Struktur mit geteilter, isolierter Elektrode aufweist, die eine erste bodenseitige Elektrode, die an einer Bodenwandseite des ersten Grabens durch die erste Isolierschicht eingebettet ist, eine erste öffnungsseitige Elektrode, die an einer Öffnungsseite des ersten Grabens durch die erste Isolierschicht eingebettet ist, und eine erste Zwischenisolierschicht, die zwischen der ersten bodenseitigen Elektrode und der ersten öffnungsseitigen Elektrode angeordnet ist, umfasst, und wobei die zweite Elektrode eine Struktur mit geteilter, isolierter Elektrode aufweist, die eine zweite bodenseitige Elektrode, die an einer Bodenwandseite des zweiten Grabens durch die zweite Isolierschicht eingebettet ist, eine zweite öffnungsseitige Elektrode, die an einer Öffnungsseite des zweiten Grabens durch die zweite Isolierschicht eingebettet ist, und eine zweite Zwischenisolierschicht, die zwischen der zweiten bodenseitigen Elektrode und der zweiten öffnungsseitigen Elektrode angeordnet ist, umfasst.
  15. Das Halbleiterbauelement nach Anspruch 14, wobei die zweite öffnungsseitige Elektrode von der ersten öffnungsseitigen Elektrode elektrisch isoliert ist.
  16. Das Halbleiterbauelement nach Anspruch 14 oder 15, wobei die zweite bodenseitige Elektrode elektrisch mit der ersten bodenseitigen Elektrode verbunden ist.
  17. Das Halbleiterbauelement nach Anspruch 14 oder 15, wobei die zweite bodenseitige Elektrode von der ersten bodenseitigen Elektrode elektrisch isoliert ist.
  18. Das Halbleiterbauelement nach Anspruch 13, wobei die erste Elektrode als integriertes Element in den ersten Graben eingebettet ist, und die zweite Elektrode als integriertes Element in den zweiten Graben eingebettet ist.
  19. Ein Schaltungsmodul, umfassend: ein Montagesubstrat; und das Halbleiterbauelement nach einem der Ansprüche 1 bis 18, welches auf dem Montagesubstrat montiert ist.
  20. Eine Halbleiterschaltung, umfassend: einen Transistor mit geteiltem Gate, dessen Durchlasswiderstand sich durch individuelle Steuerung einer Vielzahl von Gate-Signalen ändert; und eine Gate-Steuerschaltung, die die Vielzahl von Gate-Signalen einzeln steuert, um den Durchlasswiderstand so zu verringern, dass er bei einem EIN-Übergang des Transistors mit geteiltem Gate einen niedrigeren Wert als einen stationären Wert annimmt.
  21. Die Halbleiterschaltung nach Anspruch 20, ferner umfassend: eine aktive Klemmschaltung, die eine Anschluss-zu-Anschluss-Spannung des Transistors mit geteiltem Gate so begrenzt, dass sie gleich oder kleiner als eine Klemmspannung ist, wobei die Gate-Steuerschaltung die mehreren Gate-Signale einzeln steuert, um den Durchlasswiderstand so zu reduzieren, dass er einen niedrigeren Wert als den stationären Wert vor dem Betrieb der aktiven Klemmschaltung annimmt.
  22. Die Halbleiterschaltung nach Anspruch 20 oder 21, ferner umfassend: eine Überstromschutzschaltung, die den Strom begrenzt, der zum Transistor mit geteiltem Gate fließt.
  23. Die Halbleiterschaltung nach einem der Ansprüche 20 bis 23, ferner umfassend: eine Überstromschutzschaltung, die den Transistor mit geteiltem Gate in Abhängigkeit von einer Temperatur des Transistors mit geteiltem Gate oder einer Temperaturdifferenz zwischen dem Transistor mit geteiltem Gate und einem anderen Schaltungsblock zwangsweise abschaltet.
  24. Ein elektronisches Gerät, umfassend: die Halbleiterschaltung nach einem der Ansprüche 20 bis 23; und eine Last, die an die Halbleiterschaltung angeschlossen ist.
  25. Ein Halbleiterbauelement, umfassend: eine Halbleiterschicht; und die Halbleiterschaltung nach einem der Ansprüche 20 bis 23, die in der Halbleiterschicht ausgebildet ist.
  26. Ein elektronisches Gerät, umfassend: die Halbleiterschaltung nach Anspruch 25; und eine Last, die an die Halbleiterschaltung angeschlossen ist.
  27. Ein Halbleiterbauelement, umfassend: eine Halbleiterschicht; eine Vielzahl von Transistoren mit isoliertem Gate, die in der Halbleiterschicht ausgebildet sind; und eine Steuerschaltung, die in der Halbleiterschicht ausgebildet ist und eine Ansteuerung durchführt, um die Vielzahl von Transistoren so ein- und auszuschalten, dass sich ein Durchlasswiderstand in einem aktiven Klemmbetrieb von einem Durchlasswiderstand in einem Normalbetrieb unterscheidet.
  28. Das Halbleiterbauelement nach Anspruch 27, wobei die Steuerschaltung eine Ansteuerung durchführt, um die Vielzahl von Transistoren so ein- und auszuschalten, dass ein Durchlasswiderstand in einem aktiven Klemmbetrieb einen Durchlasswiderstand in einem Normalbetrieb übersteigt.
  29. Ein Halbleiterbauelement, umfassend: eine Halbleiterschicht; eine Vielzahl von Transistoren mit isoliertem Gate, die in der Halbleiterschicht ausgebildet sind; und eine Vielzahl von Steuerverdrahtungen, die an beliebiger Stelle oberhalb der Halbleiterschicht so ausgebildet sind, dass sie mit der Vielzahl von Transistoren elektrisch verbunden sind und jeden der Vielzahl von Transistoren einzeln steuern.
  30. Das Halbleiterbauelement nach Anspruch 29, wobei die Vielzahl von Steuerverdrahtungen Steuersignale übertragen, die eine Ansteuerung durchführen, um die Vielzahl von Transistoren so ein- und auszuschalten, dass sich eine Anzahl der Transistoren in einem EIN-Zustand in einem aktiven Klammerbetrieb von einer Anzahl der Transistoren in einem EIN-Zustand in einem Normalbetrieb unterscheidet.
  31. Das Halbleiterbauelement nach Anspruch 29 oder 30, wobei die Vielzahl von Steuerverdrahtungen Steuersignale übertragen, die eine Ansteuerung durchführen, um die Vielzahl von Transistoren so ein- und auszuschalten, dass eine Anzahl der Transistoren in einem EIN-Zustand in einem aktiven Klemmbetrieb kleiner ist als eine Anzahl der Transistoren in einem EIN-Zustand in einem Normalbetrieb.
  32. Das Halbleiterbauelement nach einem der Ansprüche 29 bis 31, wobei die Vielzahl von Steuerverdrahtungen Steuersignale übertragen, die eine Ansteuerung durchführen, um die Vielzahl von Transistoren so ein- und auszuschalten, dass sich ein Kanalnutzungsanteil in einem aktiven Klemmbetrieb von einem Kanalnutzungsanteil in einem Normalbetrieb unterscheidet.
  33. Das Halbleiterbauelement nach einem der Ansprüche 29 bis 32, wobei die Vielzahl von Steuerverdrahtungen Steuersignale übertragen, die eine Ansteuerung durchführen, um die Vielzahl von Transistoren so ein- und auszuschalten, dass eine Anzahl der Transistoren in einem EIN-Zustand in einem aktiven Klemmbetrieb kleiner ist als eine Anzahl der Transistoren in einem EIN-Zustand in einem Normalbetrieb.
  34. Ein Halbleiterbauelement, umfassend: eine Halbleiterschicht mit einer Hauptfläche; eine erste Gate-Graben-Struktur, die einen in der Hauptfläche ausgebildeten ersten Graben, eine erste Isolierschicht entlang einer Innenwand des ersten Grabens, eine erste bodenseitige Elektrode, die an einer Bodenwandseite des ersten Grabens durch die erste Isolierschicht eingebettet ist, eine erste öffnungsseitige Elektrode, die an einer Öffnungsseite des ersten Grabens durch die erste Isolierschicht eingebettet ist, und eine erste Zwischenisolierschicht, die zwischen der ersten bodenseitigen Elektrode und der ersten öffnungsseitigen Elektrode angeordnet ist, umfasst; eine zweite Gate-Graben-Struktur, die einen in der Hauptfläche ausgebildeten zweiten Graben, eine zweite Isolierschicht entlang einer Innenwand des zweiten Grabens, eine zweite bodenseitige Elektrode, die an einer Bodenwandseite des zweiten Grabens durch die zweite Isolierschicht eingebettet ist, eine zweite öffnungsseitige Elektrode, die in einer Öffnungsseite des zweiten Grabens durch die zweite Isolierschicht eingebettet ist, und eine zweite Zwischenisolierschicht, die zwischen der zweiten bodenseitigen Elektrode und der zweiten öffnungsseitigen Elektrode angeordnet ist, umfasst; einen ersten Kanal, der angrenzend an die erste Gate-Graben-Struktur in der Halbleiterschicht ausgebildet ist und von den ersten Gate-Graben-Strukturen gesteuert wird; und einen zweiten Kanal, der angrenzend an die zweite Gate-Graben-Struktur in der Halbleiterschicht ausgebildet ist und von der zweiten Gate-Graben-Struktur gesteuert wird.
  35. Das Halbleiterbauelement nach Anspruch 34, ferner umfassend: eine erste Steuerverdrahtung, die elektrisch mit der ersten öffnungsseitigen Elektrode auf der Halbleiterschicht verbunden ist; eine zweite Steuerverdrahtung, die elektrisch mit der zweiten öffnungsseitigen Elektrode auf der Halbleiterschicht verbunden ist; und eine dritte Steuerverdrahtung, die elektrisch mit der ersten bodenseitigen Elektrode und der zweiten bodenseitigen Elektrode auf der Halbleiterschicht verbunden ist.
  36. Das Halbleiterbauelement nach Anspruch 34, ferner umfassend: eine erste Steuerverdrahtung, die elektrisch mit der ersten bodenseitigen Elektrode und der ersten öffnungsseitigen Elektrode auf der Halbleiterschicht verbunden ist; und eine zweite Steuerverdrahtung, die elektrisch mit der zweiten bodenseitigen Elektrode und der zweiten öffnungsseitigen Elektrode auf der Halbleiterschicht verbunden ist.
  37. Das Halbleiterbauelement nach einem der Ansprüche 34 bis 36, ferner umfassend: eine Steuerschaltung, die in der Halbleiterschicht ausgebildet ist und jede der ersten Gate-Graben-Struktur und der zweiten Gate-Graben-Struktur einzeln steuert.
  38. Ein Halbleiterbauelement, umfassend: eine Halbleiterschicht; eine Vielzahl von Transistoren mit isoliertem Gate, die in der Halbleiterschicht ausgebildet sind; und eine Steuerschaltung, die in der Halbleiterschicht so ausgebildet ist, dass sie mit der Vielzahl von Transistoren elektrisch verbunden ist, und jeden der Vielzahl von Transistoren einzeln steuert.
  39. Das Halbleiterbauelement nach Anspruch 38, wobei die Steuerschaltung eine Ansteuerung durchführt, um die Vielzahl von Transistoren so ein- und auszuschalten, dass sich eine Anzahl der Transistoren in einem EIN-Zustand in einem aktiven Klemmbetrieb von einer Anzahl der Transistoren in einem EIN-Zustand in einem Normalbetrieb unterscheidet.
  40. Das Halbleiterbauelement nach Anspruch 38 oder 39, wobei die Steuerschaltung eine Ansteuerung durchführt, um die Vielzahl von Transistoren so ein- und auszuschalten, dass eine Anzahl der Transistoren in einem EIN-Zustand in einem aktiven Klemmbetrieb kleiner ist als eine Anzahl der Transistoren in einem EIN-Zustand in einem Normalbetrieb.
  41. Das Halbleiterbauelement nach einem der Ansprüche 38 bis 40, wobei die Steuerschaltung eine Ansteuerung durchführt, um die Vielzahl von Transistoren so ein- und auszuschalten, dass sich ein Kanalnutzungsanteil in einem aktiven Klemmbetrieb von einem Kanalnutzungsanteil in einem Normalbetrieb unterscheidet.
  42. Das Halbleiterbauelement nach einem der Ansprüche 38 bis 41, wobei die Steuerschaltung eine Ansteuerung durchführt, um die Vielzahl von Transistoren so ein- und auszuschalten, dass ein Kanalnutzungsanteil in einem aktiven Klemmbetrieb kleiner ist als ein Kanalnutzungsanteil in einem Normalbetrieb.
  43. Ein Halbleiterbauelement, umfassend: eine Halbleiterschicht mit einer ersten Hauptfläche auf einer Seite und einer zweiten Hauptfläche auf der anderen Seite; einen Driftbereich eines ersten Leitfähigkeitstyps, der in einem Oberflächenschichtteil der ersten Hauptfläche ausgebildet ist; einen Drain-Bereich eines ersten Leitfähigkeitstyps, der in einem Bereich auf der Seite der zweiten Hauptfläche in Bezug auf den Driftbereich in der Halbleiterschicht ausgebildet ist und eine Verunreinigungskonzentration aufweist, die über einer Verunreinigungskonzentration des Driftbereichs liegt; eine erste Gate-Graben-Struktur, die in der ersten Hauptfläche ausgebildet ist; eine zweite Gate-Graben-Struktur, die von der ersten Gate-Graben-Struktur beabstandet ausgebildet ist; einen ersten Kanal, der in dem Driftbereich angrenzend zu der ersten Gate-Graben-Struktur ausgebildet ist und der von der ersten Gate-Graben-Struktur angesteuert wird; und einen zweiten Kanal, der in der Driftregion angrenzend zu der zweiten Gate-Graben-Struktur ausgebildet ist und der von der zweiten Gate-Graben-Struktur elektrisch unabhängig von dem ersten Kanal angesteuert wird.
  44. Das Halbleiterbauelement nach Anspruch 43, ferner umfassend: einen Körperbereich eines zweiten Leitfähigkeitstyps, der in einem Oberflächenschichtteil des Driftbereichs ausgebildet ist; einen ersten Source-Bereich eines ersten Leitfähigkeitstyps, der in einem Oberflächenschichtteil des Körperbereichs angrenzend zu der ersten Gate-Graben-Struktur ausgebildet ist, um den ersten Kanal mit dem Driftbereich zu definieren, und der eine Verunreinigungskonzentration aufweist, die über einer Verunreinigungskonzentration des Driftbereichs liegt; und einen zweiten Source-Bereich eines ersten Leitfähigkeitstyps, der in einem Oberflächenschichtteil des Körperbereichs angrenzend zu der zweiten Gate-Graben-Struktur ausgebildet ist, um den zweiten Kanal mit dem Driftbereich zu definieren, und der eine Verunreinigungskonzentration aufweist, die über einer Verunreinigungskonzentration des Driftbereichs liegt.
  45. Das Halbleiterbauelement nach Anspruch 44, ferner umfassend: einen ersten Kontaktbereich eines zweiten Leitfähigkeitstyps, der in dem Oberflächenschichtteil des Körperbereichs angrenzend zu der ersten Gate-Graben-Struktur ausgebildet ist und eine Verunreinigungskonzentration aufweist, die über einer Verunreinigungskonzentration des Körperbereichs liegt; und einen zweiten Kontaktbereich eines zweiten Leitfähigkeitstyps, der in dem Oberflächenschichtteil des Körperbereichs angrenzend zu der zweiten Gate-Graben-Struktur ausgebildet ist und eine Verunreinigungskonzentration aufweist, die über einer Verunreinigungskonzentration des Körperbereichs liegt.
  46. Das Halbleiterbauelement nach einem der Ansprüche 43 bis 45, ferner umfassend: eine Zwischenisolierschicht, die die Halbleiterschicht auf der ersten Hauptfläche bedeckt; und mehrere Steuerverdrahtungen, die auf der Zwischenisolierschicht ausgebildet sind, die Zwischenisolierschicht durchdringen und die mit der ersten Gate-Graben-Struktur und der zweiten Gate-Graben-Struktur elektrisch verbunden sind.
  47. Das Halbleiterbauelement nach einem der Ansprüche 43 bis 46, wobei der Drain-Bereich eine Dicke hat, die größer ist als die Dicke des Driftbereichs.
  48. Das Halbleiterbauelement nach einem der Ansprüche 43 bis 47, wobei die erste Gate-Graben-Struktur in der ersten Hauptfläche in einem ersten Abstand von einem unteren Teil des Driftbereichs zu der Seite der ersten Hauptfläche hin ausgebildet ist; und wobei die zweite Gate-Graben-Struktur in der ersten Hauptfläche in einem zweiten Abstand von dem unteren Teil des Driftbereichs zu der Seite der ersten Hauptfläche hin ausgebildet ist.
  49. Das Halbleiterbauelement nach Anspruch 48, wobei der Driftbereich eine Dicke von nicht weniger als 5 um und nicht mehr als 20 µm hat, und sowohl der erste Abstand und der zweite Abstand nicht weniger als 1 µm nicht mehr als 10 µm betragen.
  50. Ein Halbleiterbauelement, umfassend: eine Halbleiterschicht; eine Vielzahl von Transistoren mit isoliertem Gate, die in der Halbleiterschicht ausgebildet sind; eine Steuerschaltung, die in der Halbleiterschicht so ausgebildet ist, dass sie mit der Vielzahl von Transistoren elektrisch verbunden ist, und die Steuersignale erzeugt, die jeden einzelnen der Vielzahl von Transistoren einzeln steuern; und mehrere Steuerverdrahtungen, die an beliebiger Stelle oberhalb der Halbleiterschicht so ausgebildet sind, dass sie mit der Vielzahl von Transistoren und der Steuerschaltung elektrisch verbunden sind, und die von der Steuerschaltung erzeugten Steuersignale an die Vielzahl von Transistoren weiterleiten.
  51. Das Halbleiterbauelement nach Anspruch 50, wobei die Steuerschaltung Steuersignale erzeugt, die eine Ansteuerung durchführen, um die Vielzahl von Transistoren so ein- und auszuschalten, dass sich eine Anzahl der Transistoren in einem EIN-Zustand in einem aktiven Klammerbetrieb von einer Anzahl der Transistoren in einem EIN-Zustand in einem Normalbetrieb unterscheidet.
  52. Das Halbleiterbauelement nach Anspruch 50 oder 51, wobei die Steuerschaltung Steuersignale erzeugt, die eine Ansteuerung durchführen, um die Vielzahl von Transistoren so ein- und auszuschalten, dass eine Anzahl der Transistoren in einem EIN-Zustand in einem aktiven Klemmbetrieb kleiner ist als eine Anzahl der Transistoren in einem EIN-Zustand in einem Normalbetrieb.
  53. Das Halbleiterbauelement nach einem der Ansprüche 50 bis 52, wobei die Steuerschaltung Steuersignale erzeugt, die eine Ansteuerung durchführen, um die Vielzahl von Transistoren so ein- und auszuschalten, dass sich ein Kanalnutzungsanteil in einem aktiven Klemmbetrieb von einem Kanalnutzungsanteil in einem Normalbetrieb unterscheidet.
  54. Das Halbleiterbauelement nach einem der Ansprüche 50 bis 53, wobei die Steuerschaltung Steuersignale erzeugt, die eine Ansteuerung durchführen, um die Vielzahl von Transistoren so ein- und auszuschalten, dass ein Kanalnutzungsanteil in einem aktiven Klemmbetrieb geringer ist als ein Kanalnutzungsanteil in einem Normalbetrieb.
  55. Ein Halbleiterbauelement, umfassend: eine Halbleiterschicht; eine erste Gate-Graben-Struktur, die in der Halbleiterschicht ausgebildet ist; eine zweite Gate-Graben-Struktur, die in der Halbleiterschicht beabstandet von der ersten Gate-Graben-Struktur ausgebildet ist; einen Zellenbereich, der als ein Bereich zwischen der ersten Gate-Graben-Struktur und der zweiten Gate-Graben-Struktur bei dem Halbleiterbauelement definiert ist; einen ersten Kanal, der in dem Zellenbereich angrenzend zu der ersten Gate-Graben-Struktur ausgebildet ist und der von der ersten Gate-Graben-Struktur angesteuert wird; und einen zweiten Kanal, der in dem Zellenbereich angrenzend zu der zweiten Gate-Graben-Struktur ausgebildet ist und der von der zweiten Gate-Graben-Struktur elektrisch unabhängig von dem ersten Kanal angesteuert wird.
  56. Das Halbleiterbauelement nach Anspruch 55, wobei die mehreren ersten Gate-Graben-Strukturen beabstandet voneinander in der Halbleiterschicht ausgebildet sind; die mehreren zweiten Gate-Graben-Strukturen beabstandet voneinander und abwechselnd mit den mehreren ersten Gate-Graben-Strukturen in der Halbleiterschicht ausgebildet sind; die mehreren Zellenbereiche jeweils einen Bereich zwischen den entsprechenden ersten Gate-Graben-Strukturen und den entsprechenden zweiten Gate-Graben-Strukturen definieren; der erste Kanal in jedem an die erste Gate-Graben-Struktur anliegenden Zellenbereiche ausgebildet ist; und der zweite Kanal in jedem an die zweite Gate-Graben-Struktur anliegenden Zellenbereiche ausgebildet ist.
  57. Das Halbleiterbauelement nach Anspruch 56, wobei die ersten Kanäle jeweils in den mehreren Zellenbereichen mit voneinander verschiedenen ersten Kanalflächen gebildet werden; und die zweiten Kanäle jeweils in den mehreren Zellenbereichen mit voneinander verschiedenen zweiten Kanalflächen ausgebildet sind.
  58. Ein Halbleiterbauelement, umfassend: eine Halbleiterschicht; einen Ausgangsbereich, der in der Halbleiterschicht definiert ist; einen Eingangsbereich, der in der Halbleiterschicht definiert ist; eine Vielzahl von Transistoren mit isoliertem Gate, die im Ausgangsbereich ausgebildet sind; und eine Steuerschaltung, die in dem Eingangsbereich ausgebildet ist und eine Steuerung durchführt, um die Vielzahl von Transistoren durch ein Verfahren ein-/auszuschalten, das zwischen einem Normalbetrieb und einem aktiven Klemmbetrieb unterscheidet.
  59. Das Halbleiterbauelement nach Anspruch 58, wobei die mehreren Transistoren einen ersten Transistor und einen zweiten Transistor, der elektrisch unabhängig von dem ersten Transistor ist, umfassen; und die Steuerschaltung gleichzeitig eine Vielzahl von Steuersignalen erzeugt, die den ersten Transistor und den zweiten Transistor einzeln ansteuern.
  60. Halbleiterbauelement nach Anspruch 58 oder 59, ferner umfassend: mehrere Steuerverdrahtungen, die an beliebiger Stelle oberhalb der Halbleiterschicht so ausgebildet sind, dass sie mit den Gates der mehreren Transistoren im Ausgangsbereich verbunden sind und elektrisch mit der Steuerschaltung im Ausgangsbereich verbunden sind.
  61. Das Halbleiterbauelement nach einem der Ansprüche 58 bis 60, wobei der Eingangsbereich eine planare Fläche hat, die kleiner ist als eine planare Fläche des Ausgangsbereichs.
  62. Ein Halbleiterbauelement, umfassend: eine Halbleiterschicht mit einer Hauptfläche; eine Gate-Graben-Struktur, die einen in der Hauptfläche ausgebildeten Graben, eine Isolierschicht entlang einer Innenwand des Grabens, eine bodenseitige Elektrode, die auf einer Bodenwandseite des Grabens durch die Isolierschicht eingebettet ist, eine öffnungsseitige Elektrode, die an einer Öffnungsseite des Grabens durch die Isolierschicht eingebettet ist, und eine zwischen der bodenseitigen Elektrode und der öffnungsseitigen Elektrode angeordnete Zwischenisolierschicht enthält; und eine Kontakt-Graben-Struktur, die einen Kontakt-Graben, der in der Hauptfläche so ausgebildet ist, dass er sich in einer Richtung erstreckt, um den Graben zu schneiden und mit dem Graben in Verbindung zu stehen, eine Kontaktisolierschicht entlang einer Innenwand des Kontakt-Grabens und eine Kontaktelektrode, die in dem Kontakt-Graben durch die Kontaktisolierschicht so eingebettet ist, dass sie mit der bodenseitigen Elektrode verbunden ist, umfasst.
  63. Das Halbleiterbauelement nach Anspruch 62, wobei die Kontaktisolierschicht aus dem Kontakt-Graben in das Innere des Grabens geführt und mit der Isolierschicht und der Zwischenisolierschicht im Inneren des Grabens verbunden ist, und wobei die Kontaktelektrode aus dem Kontakt-Graben in das Innere des Grabens geführt und mit der bodenseitigen Elektrode in dem Graben verbunden ist.
  64. Eine Halbleiterschaltung, umfassend: ein Halbleiterbauelement, das einen Transistor mit geteiltem Gate enthält, dessen Durchlasswiderstand sich durch individuelle Steuerung einer Vielzahl von Gate-Signalen ändert; und eine Gate-Steuerschaltung, die elektrisch mit dem Halbleiterbauelement verbunden ist und die mehreren Gate-Signale einzeln steuert, um den Durchlasswiderstand so zu verringern, dass er bei einem EIN-Übergang des Transistors mit geteiltem Gate einen niedrigeren Wert als einen stationären Wert annimmt.
  65. Die Halbleiterschaltung nach Anspruch 64, ferner umfassend: eine aktive Klemmschaltung, die eine Anschluss-zu-Anschluss-Spannung des Transistors mit geteiltem Gate so begrenzt, dass sie gleich oder kleiner als eine Klemmspannung ist, wobei die Gate-Steuerschaltung die mehreren Gate-Signale einzeln steuert, um den Durchlasswiderstand so zu erhöhen, dass er einen höheren Wert als den stationären Wert vor dem Betrieb der aktiven Klemmschaltung annimmt.
  66. Die Halbleiterschaltung nach Anspruch 64 oder 65, ferner umfassend: eine Überstromschutzschaltung, die den Strom begrenzt, der zum Transistor mit geteiltem Gate fließt.
  67. Die Halbleiterschaltung nach einem der Ansprüche 64 bis 66, ferner umfassend: eine Überstromschutzschaltung, die den Transistor mit geteiltem Gate in Abhängigkeit von einer Temperatur des Transistors mit geteiltem Gate oder einer Temperaturdifferenz zwischen dem Transistor mit geteiltem Gate und einem anderen Schaltungsblock zwangsweise abschaltet.
  68. Ein elektronisches Gerät, umfassend: die Halbleiterschaltung nach einem der Ansprüche 64 bis 67; und eine Last, die an die Halbleiterschaltung angeschlossen ist.
  69. Ein Halbleiterbauelement, umfassend: eine Halbleiterschicht; eine erste Gate-Struktur, die in der Halbleiterschicht ausgebildet ist; eine zweite Gate-Struktur, die in der Halbleiterschicht ausgebildet ist; einen ersten Kanal, der mit einer ersten Kanalfläche, die an der ersten Gate-Struktur anliegt, in der Halbleiterschicht ausgebildet ist und von der ersten Gate-Struktur gesteuert wird; und einen zweiten Kanal, der mit einer zweiten Kanalfläche, die sich von der ersten Kanalfläche unterscheidet und an der zweiten Gate-Struktur anliegt, in der Halbleiterschicht ausgebildet ist und von der zweiten Gate-Struktur gesteuert wird.
  70. Das Halbleiterbauelement nach Anspruch 69, wobei die zweite Gate-Struktur elektrisch unabhängig von der ersten Gate-Struktur ist; und der zweite Kanal elektrisch unabhängig von dem ersten Kanal gesteuert wird.
  71. Ein Halbleiterbauelement, umfassend: einen Transistor mit geteiltem Gate, dessen Durchlasswiderstand sich durch individuelle Steuerung einer Vielzahl von Gate-Signalen ändert; und eine Gate-Steuerschaltung, die die Vielzahl von Gate-Signalen einzeln steuert, um den Durchlasswiderstand so zu verringern, dass er bei einem EIN-Übergang des Transistors mit geteiltem Gate einen niedrigeren Wert als einen stationären Wert annimmt.
  72. Das Halbleiterbauelement nach Anspruch 71, ferner umfassend: eine aktive Klemmschaltung, die eine Anschluss-zu-Anschluss-Spannung des Transistors mit geteiltem Gate so begrenzt, dass sie gleich oder kleiner als eine Klemmspannung ist, wobei die Gate-Steuerschaltung die mehreren Gate-Signale einzeln steuert, um den Durchlasswiderstand so zu reduzieren, dass er einen niedrigeren Wert als den stationären Wert vor dem Betrieb der aktiven Klemmschaltung annimmt.
  73. Das Halbleiterbauelement nach Anspruch 72, wobei der Gate-geteilte Transistor ein erstes Gate und ein zweites Gate und ein drittes Gate hat, an das die aktive Klemmschaltung angeschlossen ist, und die Gate-Steuerschaltung umfasst: einen ersten Schalter, der zwischen dem ersten Gate und Source des Transistors mit geteiltem Gate geschaltet ist und ausgeschaltet wird, wenn der Durchlasswiderstand auf einen niedrigeren Wert als den stationären Wert sinkt, und einen zweiten Schalter und einen dritten Schalter, die zwischen dem ersten Gate und dem zweiten Gate bzw. Source des Transistors mit geteiltem Gate geschaltet sind und eingeschaltet werden, wenn der Durchlasswiderstand auf einen höheren Wert als den stationären Wert steigt.
  74. Das Halbleiterbauelement nach Anspruch 73, ferner umfassend: eine Ausgangsspannungsüberwachungsschaltung, die eine Ausgangsspannung des Transistors mit geteiltem Gate überwacht und ein Ansteuersignal des ersten Schalters erzeugt.
  75. Das Halbleiterbauelement nach Anspruch 74, wobei die Schaltung zur Überwachung der Ausgangsspannung umfasst: einen Schwellenspannungserzeugungsteil, der eine vorbestimmte Schwellenspannung erzeugt; einen Komparator, der die Ausgangsspannung und die Schwellenspannung vergleicht, um ein Vergleichssignal zu erzeugen; einen Verzögerungsteil, der dem Vergleichssignal eine vorbestimmte Verzögerung verleiht, um ein Verzögerungssignal zu erzeugen; und einem Pegelschieber, der das Verzögerungssignal im Pegel verschiebt, um das Ansteuersignal zu erzeugen.
  76. Das Halbleiterbauelement nach einem der Ansprüche 73 bis 75, wobei der zweite Schalter und der dritte Schalter jeweils in Abhängigkeit von einer internen Knotenspannung der aktiven Klemmschaltung ein-/ausgeschaltet werden.
  77. Das Halbleiterbauelement nach einem der Ansprüche 73 bis 76, wobei die aktive Klemmschaltung umfasst: eine Zener-Diode, deren Kathode mit Drain des Transistors mit geteiltem Gate verbunden ist; eine Diode, deren Anode mit einer Anode der Zener-Diode verbunden ist; und einen Transistor, dessen Drain mit Drain des Transistors mit geteiltem Gate, dessen Source mit dem dritten Gate des Transistors mit geteiltem Gate, und dessen Gate mit einer Kathode der Diode verbunden ist.
  78. Das Halbleiterbauelement nach einem der Ansprüche 71 bis 77, ferner umfassend: eine Überstromschutzschaltung, die einen Ausgangsstrom, der zu dem Transistor mit geteiltem Gate fließt, erfasst und begrenzt, so dass er kleiner als ein vorbestimmter oberer Grenzwert ist.
  79. Das Halbleiterbauelement nach einem der Ansprüche 71 bis 78, ferner umfassend: eine Überstromschutzschaltung, die den Transistor mit geteiltem Gate zwangsweise abschaltet, wenn eine Temperatur des Transistors mit geteiltem Gate einen vorbestimmten oberen Grenzwert erreicht hat oder wenn eine Temperaturdifferenz zwischen dem Transistor mit geteiltem Gate und einem anderen Schaltungsblock einen vorbestimmten oberen Grenzwert erreicht hat.
  80. Ein elektronisches Gerät, umfassend: das Halbleiterbauelement nach einem der Ansprüche 71 bis 79, und eine Last, die mit dem Halbleiterbauelement verbunden ist.
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