JP2021044578A - 半導体装置 - Google Patents
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Abstract
Description
オン抵抗およびアクティブクランプ耐量は、一例として、トランジスタのチャネルの面積によって調整される。チャネルの面積を増加させた場合、通常動作時において電流経路を増加させることができるから、オン抵抗を低下させることができる。しかし、この場合、アクティブクランプ動作時において逆起電力に起因する急激な温度上昇によってアクティブクランプ耐量が低下する。
第1主面3および第2主面4は、それらの法線方向Zから見た平面視(以下、単に「平面視」という。)において四角形状に形成されている。側面5Aおよび側面5Cは、第1方向Xに沿って延び、第1方向Xに交差する第2方向Yに互いに対向している。側面5Bおよび側面5Dは、第2方向Yに沿って延び、第1方向Xに互いに対向している。第2方向Yは、具体的には、第1方向Xに直交している。
面積SINに対する面積SOUTの比SOUT/SINは、1以上10以下であってもよい(1≦SOUT/SIN≦10)。比SOUT/SINは、1以上2以下、2以上4以下、4以上6以下、6以上8以下、または、8以上10以下であってもよい。入力領域7の平面形状および出力領域6の平面形状は、任意であり、特定の形状に限定されない。むろん、比SOUT/SINは、0を超えて1未満であってもよい。
入力領域7は、制御回路の一例としてのコントロールIC(Integrated Circuit)10を含む。コントロールIC10は、種々の機能を実現する複数種の機能回路を含む。複数種の機能回路は、外部からの電気信号に基づいてパワーMISFET9を駆動制御するゲート制御信号を生成する回路を含む。コントロールIC10は、パワーMISFET9と共に所謂IPD(Intelligent Power Device)を形成している。IPDは、IPM(Intelligent Power Module)とも称される。
半導体層2の上には、複数(この形態では6つ)の電極11、12、13、14、15、16が形成されている。図1では、ハッチングによって複数の電極11〜16が示されている。複数の電極11〜16は、導線(たとえばボンディングワイヤ)等によって外部接続される端子電極として形成されている。複数の電極11〜16の個数、配置および平面形状は任意であり、図1に示される形態に限定されない。
ドレイン電極11は、半導体層2の第2主面4の上に形成されている。ドレイン電極11は、半導体層2の第2主面4に電気的に接続されている。ドレイン電極11は、パワーMISFET9のドレインや、コントロールIC10の各種回路に電源電圧VBを伝達する。
入力電極13、基準電圧電極14、ENABLE電極15およびSENSE電極16は、第1主面3において入力領域7の上にそれぞれ形成されている。入力電極13は、コントロールIC10を駆動するための入力電圧を伝達する。
半導体層2の上には、制御配線の一例としてのゲート制御配線17がさらに形成されている。ゲート制御配線17は、出力領域6および入力領域7に選択的に引き回されている。ゲート制御配線17は、出力領域6においてパワーMISFET9のゲートに電気的に接続され、入力領域7においてコントロールIC10に電気的に接続されている。
オン信号Vonは、パワーMISFET9のゲート閾値電圧Vth以上(Vth<Von)である。オフ信号Voffは、パワーMISFET9のゲート閾値電圧Vth未満(Voff<Vth)である。オフ信号Voffは、基準電圧(たとえばグランド電圧)であってもよい。
この形態では、2つの第1ゲート制御配線17Aが異なる領域に引き回されている。また、2つの第2ゲート制御配線17Bが異なる領域に引き回されている。また、2つの第3ゲート制御配線17Cが異なる領域に引き回されている。
ソース電極12、入力電極13、基準電圧電極14、ENABLE電極15、SENSE電極16およびゲート制御配線17は、ニッケル、パラジウム、アルミニウム、銅、アルミニウム合金および銅合金のうちの少なくとも1種をそれぞれ含んでいてもよい。
ソース電極12、入力電極13、基準電圧電極14、ENABLE電極15、SENSE電極16およびゲート制御配線17は、同一種の電極材料を含んでいてもよいし、互いに異なる電極材料を含んでいてもよい。
半導体装置1は、ドレイン電極11、ソース電極12、入力電極13、基準電圧電極14、ENABLE電極15、SENSE電極16、ゲート制御配線17、パワーMISFET9およびコントロールIC10を含む。
入力電極13は、MCU(Micro Controller Unit)、DC/DCコンバータ、LDO(Low Drop Out)等に接続されてもよい。入力電極13は、コントロールIC10に入力電圧を提供する。入力電圧は、1V以上10V以下であってもよい。基準電圧電極14は、基準電圧配線に接続される。基準電圧電極14は、パワーMISFET9およびコントロールIC10に基準電圧を提供する。
パワーMISFET9のゲートは、ゲート制御配線17を介してコントロールIC10(後述するゲート制御回路25)に接続されている。パワーMISFET9のドレインは、ドレイン電極11に接続されている。パワーMISFET9のソースは、コントロールIC10(後述する電流検出回路27)およびソース電極12に接続されている。
センサMISFET21のゲートは、ゲート制御回路25に接続されている。センサMISFET21のドレインは、ドレイン電極11に接続されている。センサMISFET21のソースは、電流検出回路27に接続されている。
電流・電圧制御回路23は、保護回路24、ゲート制御回路25、電源逆接続保護回路28および異常検出回路29に接続されている。電流・電圧制御回路23は、ロジック回路を含んでいてもよい。
駆動電圧生成回路30は、ゲート制御回路25を駆動するための駆動電圧を生成する。駆動電圧は、電源電圧VBから所定値を差し引いた値に設定されてもよい。駆動電圧生成回路30は、電源電圧VBから5Vを差し引いた5V以上15V以下の駆動電圧を生成してもよい。駆動電圧は、ゲート制御回路25に入力される。
保護回路24は、電流・電圧制御回路23、ゲート制御回路25、異常検出回路29、パワーMISFET9のソースおよびセンサMISFET21のソースに接続されている。保護回路24は、過電流保護回路34、負荷オープン検出回路35、過熱保護回路36および低電圧誤動作抑制回路37を含む。
過熱保護回路36は、パワーMISFET9の温度を監視し、過度な温度上昇からパワーMISFET9を保護する。過熱保護回路36は、電流・電圧制御回路23に接続されている。過熱保護回路36は、感温ダイオードやサーミスタ等の感温デバイスを含んでいてもよい。過熱保護回路36によって生成された信号は、電流・電圧制御回路23に入力される。
ゲート制御回路25は、パワーMISFET9のオン状態およびオフ状態、ならびに、センサMISFET21のオン状態およびオフ状態を制御する。ゲート制御回路25は、電流・電圧制御回路23、保護回路24、パワーMISFET9のゲートおよびセンサMISFET21のゲートに接続されている。
ゲート制御回路25は、具体的には、発振回路38、チャージポンプ回路39および駆動信号出力回路40を含む。発振回路38は、電流・電圧制御回路23からの電気信号に応じて発振し、所定の電気信号を生成する。発振回路38によって生成された電気信号は、チャージポンプ回路39に入力される。チャージポンプ回路39は、発振回路38からの電気信号を昇圧させる。チャージポンプ回路39によって昇圧された電気信号は、駆動信号出力回路40に入力される。
アクティブクランプ回路26は、互いにバイアス接続された複数のダイオードを含んでいてもよい。アクティブクランプ回路26は、互いに逆バイアス接続された複数のダイオードを含んでいてもよい。アクティブクランプ回路26は、互いにバイアス接続された複数のダイオード、および、互いに逆バイアス接続された複数のダイオードを含んでいてもよい。
異常検出回路29は、保護回路24の電圧を監視する。異常検出回路29は、電流・電圧制御回路23、保護回路24および電流検出回路27に接続されている。過電流保護回路34、負荷オープン検出回路35、過熱保護回路36および低電圧誤動作抑制回路37のいずれかに異常(電圧の変動等)が生じた場合、異常検出回路29は、保護回路24の電圧に応じた異常検出信号を生成し、外部に出力する。
第2マルチプレクサ回路42は、2つの入力部および1つの出力部を含む。第2マルチプレクサ回路42の入力部には、第2マルチプレクサ回路42の出力部およびENABLE電極15がそれぞれ接続されている。第2マルチプレクサ回路42の出力部には、SENSE電極16が接続されている。
ここでは、パワーMISFET9に誘導性負荷Lが接続された回路例を用いて、半導体装置1の通常動作およびアクティブクランプ動作を説明する。ソレノイド、モータ、トランス、リレー等の巻線(コイル)を利用したデバイスが、誘導性負荷Lとして例示される。誘導性負荷Lは、L負荷とも称される。
パワーMISFET9がオン状態に切り替わると、ドレイン電流IDが、パワーMISFET9のドレインからソースに向けて流れ始める。ドレイン電流IDは、零から所定の値まで増加し、飽和する。誘導性負荷Lは、ドレイン電流IDの増加に起因して誘導性エネルギを蓄積させる。
パワーMISFET9がオン状態からオフ状態に切り替わる遷移時では、誘導性負荷Lの誘導性エネルギが、逆起電力としてパワーMISFET9に印加される。これにより、パワーMISFET9がアクティブクランプ状態になる(アクティブクランプ動作)。パワーMISFET9がアクティブクランプ状態になると、ソース電圧VSSが、基準電圧(グランド電圧)未満の負電圧まで急激に下降する。
換言すると、パワーMISFET9がアクティブクランプ状態になると、パワーMISFET9のドレイン・ソース間のドレイン電圧VDSは、クランプ電圧VDSSCLまで急激に上昇する。クランプ電圧VDSSCLは、パワーMISFET9およびアクティブクランプ回路26によって、クランプオン電圧VCLPおよび制限電圧VLを加算した電圧以下の電圧(VDS≦VCLP+VL)に制限される。
クランプオン電圧VCLPは、パワーMISFET9のゲート・ソース間に印加される正電圧(つまり、ゲート電圧VGS)である。クランプオン電圧VCLPは、ゲート閾値電圧Vth以上(Vth≦VCLP)である。したがって、パワーMISFET9は、アクティブクランプ状態においてオン状態を維持する。
クランプ電圧VDSSCLが最大定格ドレイン電圧VDSS以下の場合(VDSSCL≦VDSS)、ドレイン電流IDがパワーMISFET9のドレインからソースに向けて流れ続け、誘導性負荷Lの誘導性エネルギがパワーMISFET9において消費(吸収)される。
パワーMISFET9のアクティブクランプ耐量Eacは、アクティブクランプ動作時におけるパワーMISFET9の耐量によって定義される。アクティブクランプ耐量Eacは、具体的には、パワーMISFET9のオン状態からオフ状態への遷移時において、誘導性負荷Lの誘導性エネルギに起因して生じる逆起電力に対するパワーMISFET9の耐量によって定義される。
図8は、図7に示す半導体層2の平面図である。図9は、図5に示す第1トレンチゲート構造60(第1ゲート構造)および第2トレンチゲート構造70(第2ゲート構造)を含む領域の拡大断面図である。図10は、図5に示す第1トレンチゲート構造60の拡大断面図である。図11は、図5に示す第2トレンチゲート構造70の拡大断面図である。
エピタキシャル層52は、半導体基板51の厚さTsub未満の厚さTepi(Tepi<Tsub)を有している。厚さTsubは、50μm以上450μm以下であってもよい。厚さTsubは、50μm以上150μm以下、150μm以上250μm以下、250μm以上350μm以下、または、350μm以上450μm以下であってもよい。
エピタキシャル層52の厚さTepiは、厚さTsubの1/10以下であることが好ましい。厚さTepiは、5μm以上20μm以下であってもよい。厚さTepiは、5μm以上10μm以下、10μm以上15μm以下、または、15μm以上20μm以下であってもよい。厚さTepiは、5μm以上15μm以下であることが好ましい。
ボディ領域55は、ドリフト領域54の表層部に形成されている。ボディ領域55の底部は、ドリフト領域54の底部に対して第1主面3側の領域に形成されている。ボディ領域55の厚さは、0.5μm以上2μm以下であってもよい。ボディ領域55の厚さは、0.5μm以上1μm以下、1μm以上1.5μm以下、または、1.5μm以上2μm以下であってもよい。
つまり、パワーMISFET9は、第1MISFET56および第2MISFET57の双方がオン状態において駆動するように構成されている(Full−ON制御)。また、パワーMISFET9は、第1MISFET56がオン状態である一方で第2MISFET57がオフ状態で駆動するように構成されている(第1Half−ON制御)。さらに、パワーMISFET9は、第1MISFET56がオフ状態である一方で第2MISFET57がオン状態で駆動するように構成されている(第2Half−ON制御)。
図5〜図8では、第1FET構造58の一端部側の領域を図示し、第1FET構造58の他端部側の領域の図示を省略している。第1FET構造58の他端部側の領域の構造は、第1FET構造58の一端部側の領域の構造とほぼ同様である。以下では、第1FET構造58の一端部側の領域の構造を例にとって説明し、第1FET構造58の他端部側の領域の構造についての説明は省略する。
第1幅WT1は、0.5μm以上1μm以下、1μm以上1.5μm以下、1.5μm以上2μm以下、2μm以上2.5μm以下、2.5μm以上3μm以下、3μm以上3.5μm以下、3.5μm以上4μm以下、4μm以上4.5μm以下、または、4.5μm以上5μm以下であってもよい。第1幅WT1は、0.8μm以上1.2μm以下であることが好ましい。
半導体層2内において第1側壁61が第1主面3との間で成す角度(テーパ角)の絶対値は、90°を超えて95°以下(たとえば91°程度)であってもよい。半導体層2内において第2側壁62が第1主面3との間で成す角度(テーパ角)の絶対値は、90°を超えて95°以下(たとえば91°程度)であってもよい。第1トレンチゲート構造60は、断面視において第1主面3側から底壁63側に向けて第1幅WT1が狭まる先細り形状(テーパ形状)に形成されていてもよい。
第1トレンチゲート構造60の底壁63は、ドリフト領域54の底部に対して1μm以上10μm以下の第1間隔IT1を空けて第1主面3側の領域に位置している。第1間隔IT1は、1μm以上2μm以下、2μm以上4μm以下、4μm以上6μm以下、6μm以上8μm以下、または、8μm以上10μm以下であってもよい。第1間隔IT1は、1μm以上5μm以下であることが好ましい。
複数の第2FET構造68は、複数の第1FET構造58と同一方向に沿って延びている。複数の第2FET構造68は、平面視において全体としてストライプ状に形成されている。複数の第2FET構造68は、この形態では、1個の第1FET構造58を挟む態様で複数の第1FET構造58と交互に配列されている。
第2幅WT2は、0.5μm以上1μm以下、1μm以上1.5μm以下、1.5μm以上2μm以下、2μm以上2.5μm以下、2.5μm以上3μm以下、3μm以上3.5μm以下、3.5μm以上4μm以下、4μm以上4.5μm以下、または、4.5μm以上5μm以下であってもよい。第2幅WT2は、0.8μm以上1.2μm以下であることが好ましい。
第2トレンチゲート構造70は、ボディ領域55を貫通し、ドリフト領域54に達している。第2トレンチゲート構造70の第2深さDT2は、1μm以上10μm以下であってもよい。第2深さDT2は、1μm以上2μm以下、2μm以上4μm以下、4μm以上6μm以下、6μm以上8μm以下、または、8μm以上10μm以下であってもよい。第2深さDT2は、2μm以上6μm以下であることが好ましい。
第2トレンチゲート構造70は、一方側の第1側壁71、他方側の第2側壁72、ならびに、第1側壁71および第2側壁72を接続する底壁73を含む。以下では、第1側壁71、第2側壁72および底壁73を纏めて「内壁」または「外壁」ということがある。
第2トレンチゲート構造70の底壁73は、ドリフト領域54の底部に対して1μm以上10μm以下の第2間隔IT2を空けて第1主面3側の領域に位置している。第2間隔IT2は、1μm以上2μm以下、2μm以上4μm以下、4μm以上6μm以下、6μm以上8μm以下、または、8μm以上10μm以下であってもよい。第2間隔IT2は、1μm以上5μm以下であることが好ましい。
第1トレンチゲート構造60および第2トレンチゲート構造70の側壁間のピッチPSは、0.2μm以上2μm以下であってもよい。ピッチPSは、第1トレンチゲート構造60の第1側壁61(第2側壁62)および第2トレンチゲート構造70の第2側壁72(第1側壁71)の間において、第1トレンチゲート構造60および第2トレンチゲート構造70が延びる方向(第2方向Y)に直交する方向(第1方向X)の距離である。
図9および図10を参照して、第1トレンチゲート構造60は、具体的には、第1ゲートトレンチ81、第1絶縁層82および第1電極83を含む。第1ゲートトレンチ81は、第1主面3を第2主面4側に向けて掘り下げることによって形成されている。
第1絶縁層82は、第1ゲートトレンチ81の内壁に沿って膜状に形成されている。第1絶縁層82は、第1ゲートトレンチ81内において凹状の空間を区画している。第1絶縁層82において第1ゲートトレンチ81の底壁63を被覆する部分は、第1ゲートトレンチ81の底壁63に倣って形成されている。これにより、第1絶縁層82は、第1ゲートトレンチ81内においてU字状に窪んだU字空間を区画している。
第1絶縁層82は、半導体層2側からこの順に積層されたSiN層およびSiO2層を含む積層構造を有していてもよい。第1絶縁層82は、半導体層2側からこの順に積層されたSiO2層およびSiN層を含む積層構造を有していてもよい。第1絶縁層82は、SiO2層またはSiN層からなる単層構造を有していてもよい。第1絶縁層82は、この形態では、SiO2層からなる単層構造を有している。
第1底側絶縁層84は、第1ゲートトレンチ81の底壁63側の内壁を被覆している。第1底側絶縁層84は、具体的には、ボディ領域55の底部に対して第1ゲートトレンチ81の底壁63側の内壁を被覆している。第1底側絶縁層84は、第1ゲートトレンチ81の底壁63側においてU字空間を区画している。第1底側絶縁層84は、U字空間を区画する平滑な内壁面を有している。第1底側絶縁層84は、ドリフト領域54に接している。第1底側絶縁層84の一部は、ボディ領域55に接していてもよい。
第1底側絶縁層84において第1ゲートトレンチ81の底壁63を被覆する部分の厚さは、第1底側絶縁層84において第1ゲートトレンチ81の第1側壁61および第2側壁62を被覆する部分の厚さよりも小さい。第1底側絶縁層84によって区画されたU字空間の底壁側の開口幅は、第1厚さT1の減少分だけ拡張されている。これにより、U字空間の先細りが抑制されている。このようなU字空間は、たとえば、第1底側絶縁層84の内壁に対するエッチング法(たとえばウエットエッチング法)によって形成される。
このような構造によれば、第1底側電極86に対する局所的な電界集中を抑制できるから、ブレークダウン電圧の低下を抑制できる。特に、第1底側絶縁層84の拡張されたU字空間に第1底側電極86を埋設することにより、第1底側電極86が第1上端部86Aから第1下端部86Bに向けて先細り形状になることを適切に抑制できる。これにより、第1底側電極86の第1下端部86Bに対する局所的な電界集中を適切に抑制できる。
第1開口側電極87において第1ゲートトレンチ81から露出する露出部は、この形態では、第1主面3に対して第1ゲートトレンチ81の底壁63側に位置している。第1開口側電極87の露出部は、第1ゲートトレンチ81の底壁63に向かう湾曲状に形成されている。
各第1FET構造58は、p型の第1チャネル領域91(第1チャネル)をさらに含む。第1チャネル領域91は、ボディ領域55において第1絶縁層82(第1開口側絶縁層85)を挟んで第1電極83(第1開口側電極87)に対向する領域に形成される。
各第1FET構造58は、ボディ領域55の表層部に形成されたn+型の第1ソース領域92をさらに含む。第1ソース領域92は、ボディ領域55内においてドリフト領域54との間で第1チャネル領域91を画定する。第1ソース領域92のn型不純物濃度は、ドリフト領域54のn型不純物濃度を超えている。第1ソース領域92のn型不純物濃度は、1×1019cm−3以上1×1021cm−3以下であってもよい。
各第1FET構造58は、この形態では、複数の第1コンタクト領域93を含む。複数の第1コンタクト領域93は、ボディ領域55の表層部において第1トレンチゲート構造60に沿って間隔を空けて形成されている。複数の第1コンタクト領域93は、具体的には、第1トレンチゲート構造60の第1側壁61もしくは第2側壁62、または、第1側壁61および第2側壁62に沿って形成されている。
第2ゲートトレンチ101は、第2トレンチゲート構造70の第1側壁71、第2側壁72および底壁73を区画している。以下では、第2トレンチゲート構造70の第1側壁71、第2側壁72および底壁73を、第2ゲートトレンチ101の第1側壁71、第2側壁72および底壁73ともいう。
第2絶縁層102は、半導体層2側からこの順に積層されたSiN層およびSiO2層を含む積層構造を有していてもよい。第2絶縁層102は、半導体層2側からこの順に積層されたSiO2層およびSiN層を含む積層構造を有していてもよい。第2絶縁層102は、SiO2層またはSiN層からなる単層構造を有していてもよい。第2絶縁層102は、この形態では、SiO2層からなる単層構造を有している。
第2底側絶縁層104は、第2ゲートトレンチ101の底壁73側の内壁を被覆している。第2底側絶縁層104は、具体的には、ボディ領域55の底部に対して第2ゲートトレンチ101の底壁73側の内壁を被覆している。第2底側絶縁層104は、第2ゲートトレンチ101の底壁73側においてU字空間を区画している。第2底側絶縁層104は、U字空間を区画する平滑な内壁面を有している。第2底側絶縁層104は、ドリフト領域54に接している。第2底側絶縁層104の一部は、ボディ領域55に接していてもよい。
第2底側絶縁層104の第4厚さT4は、1500Å以上4000Å以下であってもよい。第4厚さT4は、1500Å以上2000Å以下、2000Å以上2500Å以下、2500Å以上3000Å以下、3000Å以上3500Å以下、または、3500Å以上4000Å以下であってもよい。第4厚さT4は、1800Å以上3500Å以下であることが好ましい。
第2開口側絶縁層105の第5厚さT5は、第2底側絶縁層104の第4厚さT4未満(T5<T4)である。第5厚さT5は、第4厚さT4の1/100以上1/10以下であってもよい。100Å以上500Å以下であってもよい。第5厚さT5は、100Å以上200Å以下、200Å以上300Å以下、300Å以上400Å以下、または、400Å以上500Å以下であってもよい。第5厚さT5は、200Å以上400Å以下であることが好ましい。
第2底側絶縁層104は、第2ゲートトレンチ101の第1側壁71および第2側壁72を被覆する部分から第2ゲートトレンチ101の底壁73を被覆する部分に向けて第4厚さT4が減少する態様で形成されている。
第2電極103は、この形態では、第2底側電極106、第2開口側電極107および第2中間絶縁層108を含む絶縁分離型のスプリット電極構造を有している。第2底側電極106は、この形態では、第1底側電極86に電気的に接続されている。第2開口側電極107は、第1開口側電極87から電気的に絶縁されている。
このような構造によれば、第2底側電極106に対する局所的な電界集中を抑制できるから、ブレークダウン電圧の低下を抑制できる。特に、第2底側絶縁層104の拡張されたU字空間に第2底側電極106を埋設することにより、第2底側電極106が第2上端部106Aから第2下端部106Bに向けて先細り形状になることを適切に抑制できる。これにより、第2底側電極106の第2下端部106Bに対する局所的な電界集中を適切に抑制できる。
第2中間絶縁層108は、酸化シリコン(SiO2)、窒化シリコン(SiN)、酸化アルミニウム(Al2O3)、酸化ジルコニウム(ZrO2)および酸化タンタル(Ta2O3)のうちの少なくとも1種を含む。第2中間絶縁層108は、この形態では、SiO2層からなる単層構造を有している。
第2開口側電極107の露出部は、膜状に形成された第2キャップ絶縁層109によって被覆されている。第2キャップ絶縁層109は、第2ゲートトレンチ101内において第2絶縁層102(第2開口側絶縁層105)に連なっている。第2キャップ絶縁層109は、酸化シリコン(SiO2)を含んでいてもよい。
第2チャネル領域111は、具体的には、第2トレンチゲート構造70の第1側壁71もしくは第2側壁72、または、第1側壁71および第2側壁72に沿って形成されている。第2チャネル領域111は、この形態では、第2トレンチゲート構造70の第1側壁71および第2側壁72に沿って形成されている。
第2ソース領域112のn型不純物濃度は、ドリフト領域54のn型不純物濃度を超えている。第2ソース領域112のn型不純物濃度は、1×1019cm−3以上1×1021cm−3以下であってもよい。第2ソース領域112のn型不純物濃度は、第1ソース領域92のn型不純物濃度と等しいことが好ましい。
複数の第2ソース領域112の底部は、ボディ領域55の底部に対して第1主面3側の領域に位置している。これにより、複数の第2ソース領域112は、第2絶縁層102(第2開口側絶縁層105)を挟んで第2電極103(第2開口側電極107)に対向している。このようにして、第2MISFET57の第2チャネル領域111が、ボディ領域55において複数の第2ソース領域112およびドリフト領域54に挟まれた領域に形成される。
図7および図8を参照して、各第2コンタクト領域113は、この形態では、第1方向Xに沿って各第1コンタクト領域93と対向している。各第2コンタクト領域113は、各第1コンタクト領域93と一体を成している。
図7および図8を参照して、半導体層2の第1主面3において第1トレンチゲート構造60の一端部および第2トレンチゲート構造70の一端部の間の領域からは、この形態では、ボディ領域55が露出している。第1ソース領域92、第1コンタクト領域93、第2ソース領域112および第2コンタクト領域113は、第1主面3において第1トレンチゲート構造60の一端部および第2トレンチゲート構造70の一端部に挟まれた領域に形成されていない。
一方側のトレンチコンタクト構造120は、第1トレンチゲート構造60の一端部および第2トレンチゲート構造70の一端部側の領域に位置する。他方側のトレンチコンタクト構造120は、第1トレンチゲート構造60の他端部および第2トレンチゲート構造70の他端部側の領域に位置する。
トレンチコンタクト構造120は、第1トレンチゲート構造60の一端部および第2トレンチゲート構造70の一端部に接続されている。トレンチコンタクト構造120は、この形態では、平面視において第1方向Xに沿って帯状に延びている。
幅WTCは、0.5μm以上1μm以下、1μm以上1.5μm以下、1.5μm以上2μm以下、2μm以上2.5μm以下、2.5μm以上3μm以下、3μm以上3.5μm以下、3.5μm以上4μm以下、4μm以上4.5μm以下、または、4.5μm以上5μm以下であってもよい。幅WTCは、0.8μm以上1.2μm以下であることが好ましい。
トレンチコンタクト構造120は、ボディ領域55を貫通し、ドリフト領域54に達している。トレンチコンタクト構造120の深さDTCは、1μm以上10μm以下であってもよい。深さDTCは、1μm以上2μm以下、2μm以上4μm以下、4μm以上6μm以下、6μm以上8μm以下、または、8μm以上10μm以下であってもよい。深さDTCは、2μm以上6μm以下であることが好ましい。
トレンチコンタクト構造120は、一方側の第1側壁121、他方側の第2側壁122、ならびに、第1側壁121および第2側壁122を接続する底壁123を含む。以下では、第1側壁121、第2側壁122および底壁123を纏めて「内壁」ということがある。第1側壁121は、第1トレンチゲート構造60および第2トレンチゲート構造70に接続された接続面である。
半導体層2内において第1側壁121が第1主面3との間で成す角度(テーパ角)の絶対値は、90°を超えて95°以下(たとえば91°程度)であってもよい。半導体層2内において第2側壁122が第1主面3との間で成す角度(テーパ角)の絶対値は、90°を超えて95°以下(たとえば91°程度)であってもよい。トレンチコンタクト構造120は、断面視において半導体層2の第1主面3側から底壁123側に向けて幅WTCが狭まる先細り形状(テーパ形状)に形成されていてもよい。
トレンチコンタクト構造120は、コンタクトトレンチ131、コンタクト絶縁層132およびコンタクト電極133を含む。コンタクトトレンチ131は、半導体層2の第1主面3を第2主面4側に向けて掘り下げることによって形成されている。
コンタクトトレンチ131の第1側壁121は、第1ゲートトレンチ81の第1側壁61および第2側壁62に連通している。コンタクトトレンチ131の第1側壁121は、第2ゲートトレンチ101の第1側壁71および第2側壁72に連通している。コンタクトトレンチ131は、第1ゲートトレンチ81および第2ゲートトレンチ101との間で1つのトレンチを形成している。
コンタクト絶縁層132は、第1底側絶縁層84(第2底側絶縁層104)と同様の態様で、コンタクトトレンチ131内においてU字状に窪んだU字空間を区画している。つまり、コンタクト絶縁層132は、コンタクトトレンチ131の底壁123側の領域が拡張され、先細りが抑制されたU字空間を区画している。このようなU字空間は、たとえば、コンタクト絶縁層132の内壁に対するエッチング法(たとえばウエットエッチング法)によって形成される。
コンタクト絶縁層132は、酸化シリコン(SiO2)、窒化シリコン(SiN)、酸化アルミニウム(Al2O3)、酸化ジルコニウム(ZrO2)および酸化タンタル(Ta2O3)のうちの少なくとも1種を含む。
コンタクト絶縁層132は、この形態では、第1ゲートトレンチ81の一端部および第2ゲートトレンチ101の一端部に引き出された引き出し絶縁層132Aを有している。引き出し絶縁層132Aは、連通部を横切って第1ゲートトレンチ81の一端部の内壁を被覆している。引き出し絶縁層132Aは、連通部を横切って第2ゲートトレンチ101の一端部の内壁を被覆している。
引き出し絶縁層132Aは、第2ゲートトレンチ101内において第2底側絶縁層104および第2開口側絶縁層105と一体を成している。引き出し絶縁層132Aは、第2ゲートトレンチ101の一端部の内壁において、第2底側絶縁層104と共にU字空間を区画している。
第1ゲートトレンチ81内においてコンタクト電極133および第1開口側電極87の間には、第1中間絶縁層88が介在している。これにより、コンタクト電極133は、第1ゲートトレンチ81内において第1開口側電極87から電気的に絶縁されている。
第2ゲートトレンチ101内においてコンタクト電極133および第2開口側電極107の間には、第2中間絶縁層108が介在している。これにより、コンタクト電極133は、第2ゲートトレンチ101内において第2開口側電極107から電気的に絶縁されている。
コンタクト電極133の露出部は、膜状に形成された第3キャップ絶縁層139によって被覆されている。第3キャップ絶縁層139は、コンタクトトレンチ131内においてコンタクト絶縁層132に連なっている。第3キャップ絶縁層139は、酸化シリコン(SiO2)を含んでいてもよい。
複数の第1プラグ電極143は、この形態では、第1方向Xに沿って一列に間隔を空けて配列されている。各第1プラグ電極143は、平面視において三角形状、四角形状、五角形状、六角形状等の多角形状、円形状または楕円形状に形成されていてもよい。各第1プラグ電極143は、この形態では、平面視において四角形状に形成されている。
複数の第2プラグ電極144は、この形態では、第1方向Xに沿って一列に間隔を空けて配列されている。各第2プラグ電極144は、平面視において三角形状、四角形状、五角形状、六角形状等の多角形状、円形状または楕円形状に形成されていてもよい。各第2プラグ電極144は、この形態では、平面視において四角形状に形成されている。
図示は省略されるが、複数の第3プラグ電極145は、一端部側の領域と同様の態様で、層間絶縁層142において他方側のトレンチコンタクト構造120のコンタクト電極133を被覆する部分にも埋め込まれている。
複数の第4プラグ電極146は、層間絶縁層142において複数のセル領域75を被覆する部分にそれぞれ埋め込まれている。各第4プラグ電極146は、層間絶縁層142を貫通し、各セル領域75にそれぞれ接続されている。各第4プラグ電極146は、具体的には、各セル領域75において、第1ソース領域92、第1コンタクト領域93、第2ソース領域112および第2コンタクト領域113に電気的に接続されている。
むろん、各セル領域75には、複数の第4プラグ電極146が接続されていてもよい。この場合、複数の第4プラグ電極146は、各セル領域75に沿って間隔を空けて形成される。さらにこの場合、各第4プラグ電極146は、平面視において三角形状、四角形状、五角形状、六角形状等の多角形状、円形状または楕円形状に形成されていてもよい。
第1MISFET56および第2MISFET57が共にオン状態に制御される場合、第1チャネル領域91および第2チャネル領域111は共にオン状態に制御される(Full−ON制御)。
第1MISFET56がオフ状態に制御される一方で、第2MISFET57がオン状態に制御される場合、第1チャネル領域91はオフ状態に制御され、第2チャネル領域111はオン状態に制御される(第2Half−ON制御)。
第1MISFET56を駆動させるとき(つまり、ゲートのオン制御時)、第1底側電極86にオン信号Vonが印加され、第1開口側電極87にオン信号Vonが印加されてもよい。この場合、第1底側電極86および第1開口側電極87は、ゲート電極として機能する。
第1MISFET56を駆動させるとき(つまり、ゲートのオン制御時)、第1底側電極86にオフ信号Voff(たとえば基準電圧)が印加され、第1開口側電極87にオン信号Vonが印加されてもよい。この場合、第1底側電極86がフィールド電極として機能する一方で、第1開口側電極87がゲート電極として機能する。これにより、寄生容量を低下させることができるから、スイッチング速度の向上を図ることができる。
これにより、第2底側電極106および第2開口側電極107の間の電圧降下を抑制できるから、第2底側電極106および第2開口側電極107の間の電界集中を抑制できる。また、半導体層2のオン抵抗を低下させることができるから、消費電力の低減を図ることができる。
第1チャネル領域91は、各セル領域75において第1チャネル割合R1(第1割合)で形成されている。第1チャネル割合R1は、各セル領域75の平面面積を100%としたとき、各セル領域75において第1チャネル面積S1が占める割合である。
第1チャネル割合R1が0%の場合、第1トレンチゲート構造60の第1側壁61および第2側壁62に第1ソース領域92は形成されない。この場合、第1トレンチゲート構造60の第1側壁61および第2側壁62にボディ領域55および/または第1コンタクト領域93だけが形成される。第1チャネル割合R1は、0%を超えることが好ましい。この形態では、第1チャネル割合R1が25%である例が示されている。
第2チャネル領域111は、各セル領域75において第2チャネル割合R2(第2割合)で形成されている。第2チャネル割合R2は、各セル領域75の平面面積を100%としたとき、各セル領域75において第2チャネル面積S2が占める割合である。
第2チャネル割合R2が0%の場合、第2トレンチゲート構造70の第1側壁71および第2側壁72に第2ソース領域112は形成されない。この場合、第2トレンチゲート構造70の第1側壁71および第2側壁72にボディ領域55および/または第2コンタクト領域113だけが形成される。第2チャネル割合R2は、0%を超えることが好ましい。この形態では、第2チャネル割合R2が25%である例が示されている。
各セル領域75における総チャネル割合RTは、この形態では、50%である。この形態では、全ての総チャネル割合RTが等しい値に設定されている。したがって、出力領域6内(単位面積)における平均チャネル割合RAVは50%となる。平均チャネル割合RAVは、全ての総チャネル割合RTの和を、総チャネル割合RTの総数で除したものである。
図12Aでは、平均チャネル割合RAVが約66%に調整された場合の形態例が示されている。各セル領域75の総チャネル割合RTは、約66%である。図12Bでは、平均チャネル割合RAVが33%に調整された場合の形態例が示されている。各セル領域75の総チャネル割合RTは、33%である。
半導体層2において温度が高まり易い領域として、出力領域6の中央部を例示できる。半導体層2において温度が高まり難い領域として、出力領域6の周縁部を例示できる。むろん、半導体層2の温度分布に応じて総チャネル割合RTを調整しながら、平均チャネル割合RAVが調整されてもよい。
一例として、25%(low)→50%(middle)→75%(high)の順に繰り返す3種の総チャネル割合RTが、複数のセル領域75に適用されてもよい。この場合、平均チャネル割合RAVは、50%に調整されてもよい。このような構造の場合、比較的簡単な設計で、半導体層2の温度分布に偏りが形成されるのを抑制できる。このような構造を適用した具体的な形態は、次の実施形態に示される。
図13において、縦軸はアクティブクランプ耐量Eac[mJ/mm2]を示し、横軸は面積抵抗率Ron・A[mΩ・mm2]を示している。アクティブクランプ耐量Eacは、図3において述べた通り、逆起電力に対する耐量である。面積抵抗率Ron・Aは、通常動作時における半導体層2内のオン抵抗を表している。
平均チャネル割合RAVの増加に起因して面積抵抗率Ron・Aが低下したのは、電流経路が増加したためである。平均チャネル割合RAVの増加に起因してアクティブクランプ耐量Eacが低下したのは、逆起電力に起因する急激な温度上昇が引き起こされたためである。
一方、平均チャネル割合RAVの低下に起因して面積抵抗率Ron・Aが増加したのは、電流経路が縮小したためである。平均チャネル割合RAVの低下に起因してアクティブクランプ耐量Eacが向上したのは、平均チャネル割合RAV(総チャネル割合RT)が比較的小さくなり、局所的かつ急激な温度上昇が抑制されたためと考えられる。
この一方、図13のグラフの結果から、パワーMISFET9において、通常動作時に第1プロット点P1(RAV=66%)に近づく動作をさせ、アクティブクランプ動作時に第4プロット点P4(RAV=25%)に近づく動作をさせることにより、優れた面積抵抗率Ron・Aおよび優れたアクティブクランプ耐量Eacを両立できることが分かる。そこで、この形態では、以下の制御が実施される。
図14Aを参照して、パワーMISFET9の通常動作時では、第1ゲート制御配線17Aに第1オン信号Von1が入力され、第2ゲート制御配線17Bに第2オン信号Von2が入力され、第3ゲート制御配線17Cに第3オン信号Von3が入力される。
これにより、第1チャネル領域91および第2チャネル領域111は共にオン状態に制御される。図14Aでは、オン状態の第1チャネル領域91および第2チャネル領域111がドット状のハッチングによって示されている。
オフ信号Voff、第1クランプオン信号VCon1および第2クランプオン信号VCon2は、コントロールIC10からそれぞれ入力される。オフ信号Voffは、ゲート閾値電圧Vth未満の電圧(たとえば基準電圧)を有している。第1クランプオン信号VCon1および第2クランプオン信号VCon2は、ゲート閾値電圧Vth以上の電圧をそれぞれ有している。第1クランプオン信号VCon1および第2クランプオン信号VCon2は、それぞれ等しい電圧を有していてもよい。第1クランプオン信号VCon1および第2クランプオン信号VCon2は、通常動作時の電圧以下または未満の電圧を有していてもよい。
アクティブクランプ動作時のチャネル利用率RUは、50%である。また、アクティブクランプ動作時の特性チャネル割合RCは、25%である。これにより、アクティブクランプ耐量Eacは、図13のグラフにおいて第4プロット点P4で示されたアクティブクランプ耐量Eacに近づく。
図15Aは、図1に示す半導体装置1の第2制御例に係る通常動作を説明するための断面斜視図である。図15Bは、図1に示す半導体装置1の第2制御例に係るアクティブクランプ動作を説明するための断面斜視図である。図15Aおよび図15Bでは、説明の便宜上、第1主面3の上の構造を省略し、ゲート制御配線17を簡略化している。
第1オン信号Von1、第2オン信号Von2およびオフ信号Voffは、コントロールIC10からそれぞれ入力される。第1オン信号Von1および第2オン信号Von2は、ゲート閾値電圧Vth以上の電圧をそれぞれ有している。第1オン信号Von1および第2オン信号Von2は、それぞれ等しい電圧を有していてもよい。オフ信号Voffは、ゲート閾値電圧Vth未満の電圧(たとえば基準電圧)を有している。
これにより、第1チャネル領域91および第2チャネル領域111は共にオン状態に制御される。図15Aでは、オン状態の第1チャネル領域91および第2チャネル領域111がドット状のハッチングによって示されている。
一方、図15Bを参照して、パワーMISFET9のアクティブクランプ動作時では、第1ゲート制御配線17Aに第1オフ信号Voff1が入力され、第2ゲート制御配線17Bにクランプオン信号VConが入力され、第3ゲート制御配線17Cに第2オフ信号Voff2が入力される。
アクティブクランプ動作時のチャネル利用率RUは、50%である。また、アクティブクランプ動作時の特性チャネル割合RCは、25%である。これにより、アクティブクランプ耐量Eacは、図13のグラフにおいて第4プロット点P4で示されたアクティブクランプ耐量Eacに近づく。
以上、半導体装置1は、半導体層2に形成されたIPD(Intelligent Power Device)を含む。IPDは、パワーMISFET9、および、パワーMISFET9を制御するコントロールIC10を含む。パワーMISFET9は、具体的には、第1MISFET56および第2MISFET57を含む。コントロールIC10は、第1MISFET56および第2MISFET57を個別に制御する。
したがって、通常動作時には、第1MISFET56および第2MISFET57を利用して電流を流すことができる。これにより、面積抵抗率Ron・A(オン抵抗)の低減を図ることができる。
半導体装置1は、具体的には、第1FET構造58を含む第1MISFET56、および、第2FET構造68を含む第2MISFET57を有している。第1FET構造58は、第1トレンチゲート構造60および第1チャネル領域91を含む。第2FET構造68は、第2トレンチゲート構造70および第2チャネル領域111を含む。
図16は、図7に対応する領域の断面斜視図であって、本発明の第2実施形態に係る半導体装置151を示す斜視図である。以下では、半導体装置1に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
複数のセル領域75には、この形態では、互いに異なる値を有する3種の総チャネル割合RTが適用されている。3種の総チャネル割合RTは、第1総チャネル割合RT1、第2総チャネル割合RT2および第3総チャネル割合RT3を含む。
第1総チャネル割合RT1は、互いに隣り合う2個の第1FET構造58の第1チャネル割合R1の合計値である。第1総チャネル割合RT1は、一例として60%以上80%以下に調整されていてもよい。第1総チャネル割合RT1は、この形態では、75%に調整されている。第1総チャネル割合RT1において、一方側の第1チャネル割合R1および他方側の第1チャネル割合R1は、それぞれ37.5%である。
第2総チャネル割合RT2は、第1チャネル割合R1および第2チャネル割合R2の合計値である。第2総チャネル割合RT2は、一例として40%を超えて60%未満に調整されていてもよい。第2総チャネル割合RT2は、この形態では、50%に調整されている。第2総チャネル割合RT2において、第1チャネル割合R1は25%であり、第2チャネル割合R2は25%である。
第3総チャネル割合RT3は、互いに隣り合う2個の第2FET構造68の第2チャネル割合R2の合計値である。第3総チャネル割合RT3は、一例として20%以上40%以下に調整されていてもよい。第3総チャネル割合RT3は、この形態では、25%に調整されている。第3総チャネル割合RT3において、一方側の第2チャネル割合R2および他方側の第2チャネル割合R2は、それぞれ12.5%である。
図17Aを参照して、パワーMISFET9の通常動作時では、第1ゲート制御配線17Aに第1オン信号Von1が入力され、第2ゲート制御配線17Bに第2オン信号Von2が入力され、第3ゲート制御配線17Cに第3オン信号Von3が入力される。
これにより、第1チャネル領域91および第2チャネル領域111は共にオン状態に制御される。図17Aでは、オン状態の第1チャネル領域91および第2チャネル領域111がドット状のハッチングによって示されている。
一方、図17Bを参照して、パワーMISFET9のアクティブクランプ動作時では、第1ゲート制御配線17Aにオフ信号Voffが入力され、第2ゲート制御配線17Bに第1クランプオン信号VCon1が入力され、第3ゲート制御配線17Cに第2クランプオン信号VCon2が入力される。
第1オン信号Von1、第2オン信号Von2およびオフ信号Voffは、コントロールIC10からそれぞれ入力される。第1オン信号Von1および第2オン信号Von2は、ゲート閾値電圧Vth以上の電圧をそれぞれ有している。第1オン信号Von1および第2オン信号Von2は、それぞれ等しい電圧を有していてもよい。オフ信号Voffは、基準電圧であってもよい。
これにより、第1チャネル領域91および第2チャネル領域111は共にオン状態に制御される。図18Aでは、オン状態の第1チャネル領域91および第2チャネル領域111がドット状のハッチングによって示されている。
一方、図18Bを参照して、パワーMISFET9のアクティブクランプ動作時では、第1ゲート制御配線17Aに第1オフ信号Voff1が入力され、第2ゲート制御配線17Bにクランプオン信号VConが入力され、第3ゲート制御配線17Cに第2オフ信号Voff2が入力される。
オン信号Von、第1オフ信号Voff1および第2オフ信号Voff2は、コントロールIC10からそれぞれ入力される。オン信号Vonは、ゲート閾値電圧Vth以上の電圧を有している。第1オフ信号Voff1および第2オフ信号Voff2は、ゲート閾値電圧Vth未満の電圧(たとえば基準電圧)をそれぞれ有していてもよい。
これにより、第1チャネル領域91がオン状態に制御されると共に第2チャネル領域111がオフ状態に制御される。図19Aでは、オン状態の第1チャネル領域91がドット状のハッチングによって示され、オフ状態の第2チャネル領域111が塗りつぶしハッチングによって示されている。
一方、図19Bを参照して、パワーMISFET9のアクティブクランプ動作時では、第1ゲート制御配線17Aに第1オフ信号Voff1が入力され、第2ゲート制御配線17Bにクランプオン信号VConが入力され、第3ゲート制御配線17Cに第2オフ信号Voff2が入力される。
これにより、第1チャネル領域91がオフ状態に制御されると共に第2チャネル領域111がオン状態に制御される。図19Bでは、オフ状態の第1チャネル領域91が塗りつぶしハッチングによって示され、オン状態の第2チャネル領域111がドット状のハッチングによって示されている。
以上、半導体装置151によっても半導体装置1に対して述べた効果と同様の効果を奏することができる。とりわけ、半導体装置151によれば、第2チャネル割合R2が、第1チャネル割合R1とは異なっている(R1≠R2)。第2チャネル割合R2は、具体的には、第1チャネル割合R1未満である(R1>R2)。
したがって、半導体装置151によれば、制御法を変更するだけで、同一の平均チャネル割合RAVを有していながら、種々の面積抵抗率Ron・Aおよびアクティブクランプ耐量Eacを実現できる。
複数の第1FET構造58が互いに隣り合う構造では、互いに隣り合う複数の第1FET構造58の間の領域において第2チャネル領域111に接続させることなく第1チャネル領域91を形成できる。したがって、第1チャネル領域91を適切に形成できるから、第1チャネル割合R1を適切に調整できる。
また、半導体装置1では、第2底側電極106が、第1底側電極86に電気的に接続されている。これに対して、半導体装置161では、第2底側電極106が第1底側電極86から電気的に絶縁されている。
第1FET構造58の他端部および第2FET構造68の他端部側の領域の構造は、第1FET構造58の一端部および第2FET構造68の一端部側の領域の構造と同様である。以下では、第1FET構造58の一端部および第2FET構造68の一端部側の領域の構造を例にとって説明し、第1FET構造58の他端部および第2FET構造68の他端部側の領域の構造についての説明は省略する。
各第1トレンチコンタクト構造162は、第1コンタクトトレンチ164、第1コンタクト絶縁層165および第1コンタクト電極166を含む。第1コンタクトトレンチ164、第1コンタクト絶縁層165および第1コンタクト電極166は、前述のコンタクトトレンチ131、コンタクト絶縁層132およびコンタクト電極133にそれぞれ対応している。
つまり、第1コンタクト電極166は、連通部を横切って第1ゲートトレンチ81内において第1底側電極86に電気的に接続されている。第1ゲートトレンチ81内において第1コンタクト電極166および第1開口側電極87の間には、第1中間絶縁層88が介在している。
つまり、第2コンタクト電極169は、連通部を横切って第2ゲートトレンチ101内において第2底側電極106に電気的に接続されている。第2ゲートトレンチ101内において第2コンタクト電極169および第2開口側電極107の間には、第2中間絶縁層108が介在している。
複数の第3プラグ電極145は、この形態では、複数の第3プラグ電極145Aおよび複数の第3プラグ電極145Bを含む。複数の第3プラグ電極145Aは、層間絶縁層142において第1トレンチコンタクト構造162の第1コンタクト電極166を被覆する部分にそれぞれ埋め込まれている。複数の第3プラグ電極145Aは、層間絶縁層142を貫通し、第1コンタクト電極166に接続されている。
ゲート制御配線17のうちの第1ゲート制御配線17Aは、第1底側電極86および第1開口側電極87に電気的に接続されている。第1ゲート制御配線17Aは、具体的には、層間絶縁層142の上において複数の第1プラグ電極143および複数の第3プラグ電極145Aに電気的に接続されている。第1ゲート制御配線17Aの配線パターンは任意である。
したがって、第1底側電極86および第1開口側電極87は、この形態では、同時に同電圧に制御される。これにより、第1底側電極86および第1開口側電極87の間に電位差が形成されることを適切に抑制できるから、第1中間絶縁層88に対する電界集中を適切に抑制できる。その結果、第1トレンチゲート構造60の耐圧を高めることができる。
したがって、第2底側電極106および第2開口側電極107は、この形態では、同時に同電圧に制御される。これにより、第2底側電極106および第2開口側電極107の間に電位差が形成されることを適切に抑制できるから、第2中間絶縁層108に対する電界集中を適切に抑制できる。その結果、第2トレンチゲート構造70の耐圧を高めることができる。
図24Aを参照して、パワーMISFET9の通常動作時では、第1ゲート制御配線17Aに第1オン信号Von1が入力され、第2ゲート制御配線17Bに第2オン信号Von2が入力される。第1オン信号Von1および第2オン信号Von2は、コントロールIC10からそれぞれ入力される。
この場合、第1開口側電極87、第2開口側電極107、第1底側電極86および第2底側電極106がそれぞれオン状態になる。つまり、第1開口側電極87、第2開口側電極107、第1底側電極86および第2底側電極106は、ゲート電極としてそれぞれ機能する。
その結果、第1MISFET56および第2MISFET57の双方が駆動される(Full−ON制御)。通常動作時のチャネル利用率RUは、100%である。通常動作時の特性チャネル割合RCは、50%である。これにより、面積抵抗率Ron・Aは、図13のグラフにおいて第2プロット点P2で示された面積抵抗率Ron・Aに近づく。
オフ信号Voffおよびクランプオン信号VConは、コントロールIC10からそれぞれ入力される。オフ信号Voffは、ゲート閾値電圧Vth未満の電圧(たとえば基準電圧)を有している。クランプオン信号VConは、ゲート閾値電圧Vth以上の電圧を有している。クランプオン信号VConは、通常動作時の電圧以下または未満の電圧を有していてもよい。
アクティブクランプ動作時のチャネル利用率RUは、50%である。また、アクティブクランプ動作時の特性チャネル割合RCは、25%である。これにより、アクティブクランプ耐量Eacは、図13のグラフにおいて第4プロット点P4で示されたアクティブクランプ耐量Eacに近づく。
以上、半導体装置161によっても半導体装置1に対して述べた効果と同様の効果を奏することができる。とりわけ、半導体装置161によれば、第2底側電極106が第1底側電極86から電気的に絶縁されており、第2開口側電極107が第1開口側電極87から電気的に絶縁されている。
以下では、第1FET構造58の一端部および第2FET構造68の一端部側の領域の構造を例にとって説明し、第1FET構造58の他端部および第2FET構造68の他端部側の領域の構造についての説明は省略する。
複数のセル領域75には、この形態では、3種の総チャネル割合RTが適用されている。3種の総チャネル割合RTは、第1総チャネル割合RT1、第2総チャネル割合RT2および第3総チャネル割合RT3を含む。
第1総チャネル割合RT1は、互いに隣り合う2個の第1FET構造58の第1チャネル割合R1の合計値である。第1総チャネル割合RT1は、0%以上100%以下(好ましくは0%を超えて100%未満)に調整されていてもよい。第1総チャネル割合RT1は、この形態では、50%に調整されている。第1総チャネル割合RT1において、一方側の第1チャネル割合R1および他方側の第1チャネル割合R1は、それぞれ25%である。
第2総チャネル割合RT2は、第1チャネル割合R1および第2チャネル割合R2の合計値である。第2総チャネル割合RT2は、0%以上100%以下(好ましくは0%を超えて100%未満)に調整されていてもよい。第2総チャネル割合RT2は、この形態では、50%に調整されている。第2総チャネル割合RT2において、第1チャネル割合R1は25%であり、第2チャネル割合R2は25%である。
第3総チャネル割合RT3は、互いに隣り合う2個の第2FET構造68の第2チャネル割合R2の合計値である。第3総チャネル割合RT3は、0%以上100%以下(好ましくは0%を超えて100%未満)に調整されていてもよい。第3総チャネル割合RT3は、この形態では、50%に調整されている。第3総チャネル割合RT3において、一方側の第2チャネル割合R2および他方側の第2チャネル割合R2は、それぞれ25%である。
各第1トレンチコンタクト構造162において第1コンタクトトレンチ164は、互いに隣り合う複数の第1ゲートトレンチ81の一端部に連通している。第1コンタクト絶縁層165は、各第1ゲートトレンチ81および第1コンタクトトレンチ164の間の連通部において第1絶縁層82と一体を成している。
第1コンタクト電極166は、各第1ゲートトレンチ81および第1コンタクトトレンチ164の間の連通部において第1底側電極86と一体を成している。第1コンタクト電極166は、具体的には、各第1ゲートトレンチ81内に引き出された引き出し電極166Aを含み、連通部を横切って各第1ゲートトレンチ81内において第1底側電極86に電気的に接続されている。各第1ゲートトレンチ81内において第1コンタクト電極166および第1開口側電極87の間には、第1中間絶縁層88が介在している。
第2コンタクト絶縁層168は、具体的には、各第2ゲートトレンチ101内に引き出された引き出し絶縁層168Aを含み、連通部を横切って各第2ゲートトレンチ101内において第2底側絶縁層104および第2開口側絶縁層105と一体を成している。
図27Aを参照して、パワーMISFET9の通常動作時では、第1ゲート制御配線17Aに第1オン信号Von1が入力され、第2ゲート制御配線17Bに第2オン信号Von2が入力される。第1オン信号Von1および第2オン信号Von2は、コントロールIC10からそれぞれ入力される。
この場合、第1開口側電極87、第2開口側電極107、第1底側電極86および第2底側電極106がそれぞれオン状態になる。つまり、第1開口側電極87、第2開口側電極107、第1底側電極86および第2底側電極106は、ゲート電極としてそれぞれ機能する。
その結果、第1MISFET56および第2MISFET57の双方が駆動される(Full−ON制御)。通常動作時のチャネル利用率RUは、100%である。通常動作時の特性チャネル割合RCは、50%である。これにより、面積抵抗率Ron・Aは、図13のグラフにおいて第2プロット点P2で示された面積抵抗率Ron・Aに近づく。
オフ信号Voffおよびクランプオン信号VConは、コントロールIC10からそれぞれ入力される。オフ信号Voffは、ゲート閾値電圧Vth未満の電圧(たとえば基準電圧)である。クランプオン信号VConは、ゲート閾値電圧Vth以上の電圧を有している。クランプオン信号VConは、通常動作時の電圧以下または未満の電圧を有していてもよい。
アクティブクランプ動作時のチャネル利用率RUは、50%である。また、アクティブクランプ動作時の特性チャネル割合RCは、25%である。これにより、アクティブクランプ耐量Eacは、図13のグラフにおいて第4プロット点P4で示されたアクティブクランプ耐量Eacに近づく。
以上、半導体装置171によっても半導体装置161に対して述べた効果と同様の効果を奏することができる。また、半導体装置171では、複数(この形態では2個)の第1FET構造58の群および複数(この形態では2個)の第2FET構造68の群が交互に配列される態様で、複数の第1FET構造58および複数の第2FET構造68が形成されている。
同様に、複数の第2FET構造68が互いに隣り合う構造では、互いに隣り合う複数の第2FET構造68の間の領域において第1チャネル領域91に接続させることなく第2チャネル領域111を形成できる。したがって、第2チャネル領域111を適切に形成できるから、第2チャネル割合R2を適切に調整できる。これにより、平均チャネル割合RAVおよび特性チャネル割合RCを適切に調整できる。
複数のセル領域75には、この形態では、互いに異なる値を有する第1総チャネル割合RT1、第2総チャネル割合RT2および第3総チャネル割合RT3が適用されている。
第2総チャネル割合RT2は、一例として40%を超えて60%未満に調整されていてもよい。第2総チャネル割合RT2は、この形態では、50%に調整されている。第2総チャネル割合RT2において、第1チャネル割合R1は25%であり、第2チャネル割合R2は25%である。
第1チャネル領域91は、全チャネルのうちの50%(1/2)を超える割合を占めている。この形態では、第1チャネル領域91は全チャネルのうちの62.5%を占め、第2チャネル領域111は全チャネルのうちの37.5%を占めている。つまり、第2チャネル割合R2は、第1チャネル割合R1未満(R2<R1)である。平均チャネル割合RAVは、この形態では、50%である。半導体装置181における他の構造は、半導体装置171と同様である。この形態では、以下に説明される制御が実施される。
第1オン信号Von1および第2オン信号Von2は、ゲート閾値電圧Vth以上の電圧をそれぞれ有している。第1オン信号Von1および第2オン信号Von2は、それぞれ等しい電圧を有していてもよい。
これにより、第1チャネル領域91および第2チャネル領域111は共にオン状態に制御される。図29Aでは、オン状態の第1チャネル領域91および第2チャネル領域111がドット状のハッチングによって示されている。
一方、図29Bを参照して、パワーMISFET9のアクティブクランプ動作時では、第1ゲート制御配線17Aにオフ信号Voffが入力され、第2ゲート制御配線17Bにクランプオン信号VConが入力される。
これにより、第1チャネル領域91がオン状態に制御されると共に第2チャネル領域111がオフ状態に制御される。図30Aでは、オン状態の第1チャネル領域91がドット状のハッチングによって示され、オン状態の第2チャネル領域111が塗りつぶしハッチングによって示されている。
一方、図30Bを参照して、パワーMISFET9のアクティブクランプ動作時では、第1ゲート制御配線17Aにオフ信号Voffが入力され、第2ゲート制御配線17Bにクランプオン信号VConが入力される。オフ信号Voffおよびクランプオン信号VConは、コントロールIC10からそれぞれ入力される。
この場合、第1底側電極86および第1開口側電極87がそれぞれオフ状態になり、第2底側電極106および第2開口側電極107がそれぞれオン状態になる。つまり、第1底側電極86および第1開口側電極87がフィールド電極として機能する一方で、第2底側電極106および第2開口側電極107がゲート電極として機能する。
その結果、第1MISFET56がオフ状態に制御される一方で、第2MISFET57がオン状態に制御される(第2Half−ON制御)。アクティブクランプ動作時のチャネル利用率RUは、第1チャネル割合R1未満の第2チャネル割合R2(R2<R1)を有する第2チャネル領域111がオン状態に制御されるから、零を超えて通常動作時のチャネル利用率RU未満になる。
コントロールIC10は、このような構造において、アクティブクランプ動作時におけるチャネル利用率RUが、零を超えて通常動作時におけるチャネル利用率RU未満となるように第1MISFET56および第2MISFET57を制御する。これにより、アクティブクランプ耐量Eacの向上効果を高めることができる。
半導体装置1では、第1トレンチゲート構造60において、第1絶縁層82が第1底側絶縁層84および第1開口側絶縁層85を含み、第1電極83が第1底側電極86、第1開口側電極87および第1中間絶縁層88を含む。
これに対して、半導体装置191では、第2絶縁層102が第2底側絶縁層104を含まず、第2電極103が第2底側電極106および第2中間絶縁層108を含まない。つまり、半導体装置191では、第2絶縁層102が第2開口側絶縁層105に相当する第2ゲート絶縁層194を含み、第2電極103が第2開口側電極107に相当する第2ゲート電極195を含む。
第1トレンチゲート構造60において、第1ゲート絶縁層192は、第1ゲートトレンチ81の内壁に沿って膜状に形成されている。第1ゲート絶縁層192は、第1ゲートトレンチ81内において凹状の空間を区画している。
第1ゲート電極193は、第1ゲート絶縁層192を挟んで第1ゲートトレンチ81に埋め込まれている。第1ゲート電極193は、具体的には、第1ゲートトレンチ81において第1ゲート絶縁層192によって区画された凹状の空間に一体物として埋め込まれている。第1ゲート電極193にはオン信号Vonおよびオフ信号Voffを含む第1ゲート制御信号(第1制御信号)が印加される。
第2ゲート絶縁層194において第2ゲートトレンチ101の底壁73を被覆する部分の厚さは、第2ゲート絶縁層194において第2ゲートトレンチ101の第2側壁72および第2側壁72を被覆する部分の厚さよりも大きくてもよい。むろん、第2ゲート絶縁層194は、一様な厚さを有していてもよい。
図32Aは、図31に示す半導体装置191の通常動作を説明するための断面斜視図である。図32Bは、図31に示す半導体装置191のアクティブクランプ動作を説明するための断面斜視図である。
第1オン信号Von1および第2オン信号Von2は、ゲート閾値電圧Vth以上の電圧をそれぞれ有している。第1オン信号Von1および第2オン信号Von2は、それぞれ等しい電圧を有していてもよい。
その結果、第1MISFET56および第2MISFET57の双方が駆動される(Full−ON制御)。通常動作時のチャネル利用率RUは、100%である。通常動作時の特性チャネル割合RCは、50%である。これにより、面積抵抗率Ron・Aは、特性チャネル割合RCが50%未満である場合に比べて低下する。
オフ信号Voffおよびクランプオン信号VConは、コントロールIC10からそれぞれ入力される。オフ信号Voffは、ゲート閾値電圧Vth未満の電圧(たとえば基準電圧)を有している。クランプオン信号VConは、ゲート閾値電圧Vth以上の電圧を有している。クランプオン信号VConは、通常動作時の電圧以下または未満の電圧を有していてもよい。
アクティブクランプ動作時のチャネル利用率RUは、50%である。また、アクティブクランプ動作時の特性チャネル割合RCは、25%である。これにより、アクティブクランプ耐量Eacは、特性チャネル割合RCが25%を超える場合に比べて向上する。
以上、半導体装置191によっても半導体装置1に対して述べた効果と同様の効果を奏することができる。この形態では、第2チャネル割合R2(第2チャネル面積S2)が、第1チャネル割合R1(第1チャネル面積S1)と等しい例を示した。しかし、第2チャネル割合R2は、第2実施形態(図16参照)の場合と同様に、第1チャネル割合R1と異なっていてもよい(R1≠R2)。第2チャネル割合R2は、第1チャネル割合R1未満(R2<R1)であってもよい。
半導体装置191では、1個の第1FET構造58および1個の第2FET構造68が交互に配列される態様で、複数の第1FET構造58および複数の第2FET構造68が形成されている。これに対して、半導体装置201では、複数(この形態では2個)の第1FET構造58の群および複数(この形態では2個)の第2FET構造68の群が交互に配列される態様で、複数の第1FET構造58および複数の第2FET構造68が形成されている。
複数のセル領域75には、この形態では、互いに異なる値を有する3種の総チャネル割合RTが適用されている。3種の総チャネル割合RTは、第1総チャネル割合RT1、第2総チャネル割合RT2および第3総チャネル割合RT3を含む。
第1総チャネル割合RT1は、互いに隣り合う2個の第1FET構造58の第1チャネル割合R1の合計値である。第1総チャネル割合RT1は、一例として60%以上80%以下に調整されていてもよい。第1総チャネル割合RT1は、この形態では、75%に調整されている。第1総チャネル割合RT1において、一方側の第1チャネル割合R1および他方側の第1チャネル割合R1は、それぞれ37.5%である。
第2総チャネル割合RT2は、第1チャネル割合R1および第2チャネル割合R2の合計値である。第2総チャネル割合RT2は、一例として40%を超えて60%未満に調整されていてもよい。第2総チャネル割合RT2は、この形態では、50%に調整されている。第2総チャネル割合RT2において、第1チャネル割合R1は25%であり、第2チャネル割合R2は25%である。
第3総チャネル割合RT3は、互いに隣り合う2個の第2FET構造68の第2チャネル割合R2の合計値である。第3総チャネル割合RT3は、一例として20%以上40%以下に調整されていてもよい。第3総チャネル割合RT3は、この形態では、25%に調整されている。第3総チャネル割合RT3において、一方側の第2チャネル割合R2および他方側の第2チャネル割合R2は、それぞれ12.5%である。
各第1トレンチコンタクト構造202は、第1コンタクトトレンチ204、第1コンタクト絶縁層205および第1コンタクト電極206を含む。第1コンタクトトレンチ204、第1コンタクト絶縁層205および第1コンタクト電極206は、この形態では、第1ゲートトレンチ81、第1ゲート絶縁層192および第1ゲート電極193に対応した構造をそれぞれ有している。
図34Aは、図33に示す半導体装置201の通常動作を説明するための断面斜視図である。図34Bは、図33に示す半導体装置201のアクティブクランプ動作を説明するための断面斜視図である。図34Aおよび図34Bでは、説明の便宜上、第1主面3の上の構造を省略し、ゲート制御配線17を簡略化している。
第1オン信号Von1および第2オン信号Von2は、ゲート閾値電圧Vth以上の電圧をそれぞれ有している。第1オン信号Von1および第2オン信号Von2は、それぞれ等しい電圧を有していてもよい。
その結果、第1MISFET56および第2MISFET57の双方が駆動される(Full−ON制御)。通常動作時のチャネル利用率RUは、100%である。通常動作時の特性チャネル割合RCは、50%である。これにより、面積抵抗率Ron・Aは、特性チャネル割合RCが50%未満である場合に比べて低下する。
オフ信号Voffは、ゲート閾値電圧Vth未満の電圧(たとえば基準電圧)を有している。クランプオン信号VConは、ゲート閾値電圧Vth以上の電圧を有している。クランプオン信号VConは、通常動作時の電圧以下または未満の電圧を有していてもよい。
以上、半導体装置201によっても半導体装置191に対して述べた効果と同様の効果を奏することができる。また、半導体装置201では、複数(この形態では2個)の第1FET構造58の群および複数(この形態では2個)の第2FET構造68の群が交互に配列される態様で、複数の第1FET構造58および複数の第2FET構造68が形成されている。
同様に、複数の第2FET構造68が互いに隣り合う構造では、互いに隣り合う複数の第2FET構造68の間の領域において第1チャネル領域91に接続させることなく第2チャネル領域111を形成できる。したがって、第2チャネル領域111を適切に形成できるから、第2チャネル割合R2を適切に調整できる。これにより、平均チャネル割合RAVおよび特性チャネル割合RCを適切に調整できる。
半導体装置1は、トレンチゲート型の第1FET構造58およびトレンチゲート型の第2FET構造68を含む。これに対して、半導体装置211は、プレーナゲート型の第1FET構造58およびプレーナゲート型の第2FET構造68を含む。以下、半導体装置211の具体的な構造について説明する。
各第1プレーナゲート構造213は、具体的には、第1ゲート絶縁層214および第1ゲート電極215を含む。第1ゲート絶縁層214は、第1主面3の上に形成されている。第1ゲート絶縁層214は、第1主面3の上においてドリフト領域54、ボディ領域55および第1ソース領域92を被覆している。第1ゲート電極215は、第1ゲート絶縁層214を挟んでドリフト領域54、ボディ領域55および第1ソース領域92に対向している。
第2FET構造68は、半導体層2の第2主面4の上に形成された第2プレーナゲート構造223を含む。第2プレーナゲート構造223は、第2方向Yに沿って帯状に延び、ドリフト領域54、ボディ領域55および第2ソース領域112に対向している。
第1主面3の上には、層間絶縁層142が形成されている。層間絶縁層142には、複数のソース開口230が形成されている。各ソース開口230は、層間絶縁層142において互いに隣り合う第1プレーナゲート構造213および第2プレーナゲート構造223の間の領域を被覆する部分に形成されている。各ソース開口230は、第1ソース領域92、第2ソース領域112およびコンタクト領域212を露出させている。
図36Aを参照して、パワーMISFET9の通常動作時では、第1ゲート制御配線17Aに第1オン信号Von1が入力され、第2ゲート制御配線17Bに第2オン信号Von2が入力される。第1オン信号Von1および第2オン信号Von2は、コントロールIC10からそれぞれ入力される。
この場合、第1ゲート電極193および第2ゲート電極195がそれぞれオン状態になる。これにより、第1チャネル領域91および第2チャネル領域111は共にオン状態に制御される。
一方、図36Bを参照して、パワーMISFET9のアクティブクランプ動作時では、第1ゲート制御配線17Aにオフ信号Voffが入力され、第2ゲート制御配線17Bにクランプオン信号VConが入力される。オフ信号Voffおよびクランプオン信号VConは、コントロールIC10からそれぞれ入力される。
この場合、第1ゲート電極193がオフ状態となり、第2ゲート電極195がオン状態になる。これにより、第1チャネル領域91がオフ状態に制御されると共に第2チャネル領域111がオン状態に制御される。
図37は、本発明の第9実施形態に係る半導体装置241を1つの方向から見た斜視図である。以下では、半導体装置1に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
半導体層2の上には、複数(この形態では3つ)の電極11、12、13が形成されている。図37では、ハッチングによって複数の電極11〜13が示されている。複数の電極11〜13の個数、配置および平面形状は任意であり、図37に示される形態に限定されない。
ドレイン電極11は、第1実施形態等と同様に、半導体層2の第2主面4の上に形成されている。ドレイン電極11は、パワーMISFET9によって生成された電気信号を外部に伝達する。
入力電極13は、第1実施形態等と同様に、第1主面3において入力領域7の上に形成されている。入力電極13は、コントロールIC10を駆動するための入力電圧を伝達する。
半導体装置241は、出力電極としてのドレイン電極11、基準電圧電極としてのソース電極12、入力電極13、ゲート制御配線17、パワーMISFET9およびコントロールIC10を含む。
入力電極13は、MCU、DC/DCコンバータ、LDO等に接続されてもよい。入力電極13は、コントロールIC10に入力電圧を提供する。パワーMISFET9のゲートは、ゲート制御配線17を介してコントロールIC10(後述するゲート制御回路25)に接続されている。
電流・電圧制御回路23は、ソース電極12、入力電極13、保護回路24およびゲート制御回路25に接続されている。電流・電圧制御回路23は、入力電極13からの電気信号および保護回路24からの電気信号に応じて、種々の電圧を生成する。電流・電圧制御回路23は、この形態では、駆動電圧生成回路30、第1定電圧生成回路31、第2定電圧生成回路32および基準電圧・基準電流生成回路33を含む。
第1定電圧生成回路31は、保護回路24を駆動するための第1定電圧を生成する。第1定電圧生成回路31は、ツェナーダイオードやレギュレータ回路を含んでいてもよい。第1定電圧は、保護回路24(たとえば過電流保護回路34)に入力される。
基準電圧・基準電流生成回路33は、各種回路の基準電圧および基準電流を生成する。基準電圧および基準電流は、各種回路に入力される。各種回路がコンパレータを含む場合、基準電圧および基準電流は、当該コンパレータに入力されてもよい。
過電流保護回路34は、過電流からパワーMISFET9を保護する。過電流保護回路34は、ゲート制御回路25に接続されている。過電流保護回路34は、電流モニタ回路を含んでいてもよい。過電流保護回路34によって生成された信号は、ゲート制御回路25(具体的には、後述する駆動信号出力回路40)に入力される。
ゲート制御回路25は、電流・電圧制御回路23からの電気信号および保護回路24からの電気信号に応じて、ゲート制御配線17の個数に応じた複数種のゲート制御信号を生成する。複数種のゲート制御信号は、ゲート制御配線17を介してパワーMISFET9のゲートに入力される。
アクティブクランプ回路26は、逆起電力からパワーMISFET9を保護する。アクティブクランプ回路26は、ドレイン電極11、パワーMISFET9のゲートに接続されている。
ここでは、パワーMISFET9に誘導性負荷Lが接続された回路例を用いて、半導体装置241の通常動作およびアクティブクランプ動作を説明する。ソレノイド、モータ、トランス、リレー等の巻線(コイル)を利用したデバイスが、誘導性負荷Lとして例示される。誘導性負荷Lは、L負荷とも称される。
パワーMISFET9のゲートにオフ信号Voffが入力されると、パワーMISFET9がオン状態からオフ状態に切り替わる。オフ信号Voffは、ゲート閾値電圧Vth未満の電圧(Voff<Vth)を有している。オフ信号Voffは、基準電圧(たとえばグランド電圧)であってもよい。パワーMISFET9がオフ状態に切り替わると、誘導性負荷Lの誘導性エネルギが、逆起電力としてパワーMISFET9に印加される。
クランプ電圧VDSSCLが最大定格ドレイン電圧VDSSを超えた場合(VDSS<VDSSCL)、パワーMISFET9は破壊に至る。パワーMISFET9は、クランプ電圧VDSSCLが最大定格ドレイン電圧VDSS以下(VDSSCL≦VDSS)になるように設計される。
アクティブクランプ耐量Eacは、さらに具体的には、図36の回路例で明らかにされたように、クランプ電圧VDSSCLに起因して生じるエネルギに対する耐量によって定義される。
本発明の実施形態について説明したが、本発明はさらに他の形態で実施することもできる。
前述の各実施形態において、第3ゲート制御配線17Cに電気的に接続される第1底側電極86および第2底側電極106がフィールド電極として機能する場合、第3ゲート制御配線17Cは、コントロールICに代えてソース電極12に電気的に接続されていてもよい。
たとえば、複数の第2FET構造68は、複数の第1FET構造58を挟む態様で複数の第1FET構造58と交互に配列されていてもよい。複数の第2FET構造68は、2個、3個、4個、5個、6個、7個、8個、9個または10個の第1FET構造58を挟む態様で複数の第1FET構造58と交互に配列されていてもよい。
むろん、複数(2個以上)の第1FET構造58の群および複数(2個以上)の第2FET構造68の群が、互いに交互に配列されていてもよい。また、複数の第1FET構造58の群および1個の第2FET構造68が交互に配列される態様で、複数の第1FET構造58および複数の第2FET構造68が形成されていてもよい。また、1個の第1FET構造58および複数の第2FET構造68の群が交互に配列される態様で、複数の第1FET構造58および複数の第2FET構造68が形成されていてもよい。
前述の各実施形態において、アクティブクランプ動作時のチャネル利用率RUおよび通常動作時のチャネル利用率RUを適切に制御できるのであれば、各セル領域75における総チャネル割合RTの値は任意である。
しかし、互いに異なる値を有する複数種(2種以上)の総チャネル割合RTが複数のセル領域75に適用されてもよい。たとえば、互いに異なる値を有する2種、3種、4種、5種もしくは6種、または、それ以上の総チャネル割合RTが複数のセル領域75に適用されてもよい。
前述の各実施形態において、ゲート制御配線17は、ドレイン電極11、ソース電極12、入力電極13、基準電圧電極14、ENABLE電極15およびSENSE電極16とは異なるレイヤに形成されていてもよいし、同一のレイヤに形成されていてもよい。また、ゲート制御配線17において、第1ゲート制御配線17A、第2ゲート制御配線17Bおよび第3ゲート制御配線17Cは、互いに異なるレイヤに形成されていてもよいし、同一のレイヤに形成されていてもよい。
前述の各実施形態に係る半導体装置1、151、161、171、181、191、201、211、241は、図41および図42に示されるように、半導体パッケージに組み込まれてもよい。図41は、半導体パッケージ301を、封止樹脂307を透過して示す斜視図である。図42は、図41の平面図である。
複数のリード電極305A〜305Hは、第1リード電極305A、第2リード電極305B、第3リード電極305C、第4リード電極305D、第5リード電極305E、第6リード電極305F、第7リード電極305Gおよび第8リード電極305Hを含む。リード電極の個数は、半導体チップ303の機能に応じて選択され、図41および図42に示される個数に限定されない。
具体的には、4つのリード電極305A〜305Dは、ダイパッド302の一辺に沿って間隔を空けて配列されている。残りの4つのリード電極305E〜305Hは、ダイパッド302においてリード電極305A〜305Dが配列された辺に対向する辺に沿って間隔を空けて配列されている。
第1導線306Aは、第1リード電極305Aの一端部およびソース電極12に電気的に接続されている。第1導線306Aは、この形態では、金属クリップからなる。第1導線306Aは、鉄、金、アルミニウムまたは銅を含んでいてもよい。第1導線306Aは、パワーMISFET9で生じた熱を、外部に効率的に放散させる。むろん、第1導線306Aは、ボンディングワイヤからなっていてもよい。
第5導線306Eは、第5リード電極305Eの一端部およびダイパッド302に電気的に接続されている。第6導線306Fは、第6リード電極305Fの一端部およびダイパッド302に電気的に接続されている。第7導線306Gは、第7リード電極305Gの一端部および入力電極13に電気的に接続されている。第8導線306Hは、第8リード電極305Hの一端部およびダイパッド302に電気的に接続されている。
半導体パッケージ301の形態は、SOPに制限されない。半導体パッケージ301としては、TO(Transistor Outline)、QFN(Quad For Non Lead Package)、DFP(Dual Flat Package)、DIP(Dual Inline Package)、QFP(Quad Flat Package)、SIP(Single Inline Package)、もしくは、SOJ(Small Outline J-leaded Package)、または、これらに類する種々の形態が適用されてもよい。
図43を参照して、回路モジュール311は、実装基板312、複数の配線313、半導体パッケージ301(半導体装置1、151、161、171、181、191、201、211、241)、および、導電性接合材314を含む。
しかし、パワーMISFET9だけを有する半導体装置1、151、161、171、181、191、201、211、241が採用されてもよい。また、パワーMISFET9だけを有する半導体装置1、151、161、171、181、191、201、211、241が、前述の半導体パッケージ301に組み込まれてもよい。
図44を参照して、回路モジュール321は、実装基板322、複数の配線323、半導体パッケージ301(半導体装置1、151、161、171、181、191、201、211、241)、第1導電性接合材324、コントロールICデバイス325、および、第2導電性接合材326を含む。
このような構造によっても、前述の各実施形態において述べた効果を奏することができる。この形態では、コントロールIC10を含むワンチップのコントロールICデバイス325が実装基板322に実装された例について説明した。
むろん、前述の各実施形態におけるコントロールIC10やコントロールIC10と同様の機能を有する回路網の構成は任意であり、全ての機能回路(つまり、センサMISFET21、入力回路22、電流・電圧制御回路23、保護回路24、ゲート制御回路25、アクティブクランプ回路26、電流検出回路27、電源逆接続保護回路28および異常検出回路29)を含む必要は必ずしもなく、一部の機能回路は取り除かれてもよい。
また、変形例に係る半導体装置171では、1つまたは複数(この例では1つ)の第1トレンチコンタクト構造162が、平面視においてアーチ状に形成され、複数の第2トレンチゲート構造70の一端部から間隔を空けて複数の第1トレンチゲート構造60の一端部に接続されている。また、変形例に係る半導体装置171では、1つまたは複数(この例では1つ)の第2トレンチコンタクト構造163が、平面視においてアーチ状に形成され、複数の第1トレンチゲート構造60の他端部から間隔を空けて複数の第2トレンチゲート構造70の他端部に接続されている。
第1コンタクト絶縁層165は、具体的には、各第1ゲートトレンチ81内に引き出された引き出し絶縁層165Aを含み、連通部を横切って各第1ゲートトレンチ81内において第1底側絶縁層84および第1開口側絶縁層85と一体を成している。
第2コンタクト電極169は、各第2ゲートトレンチ101および第2コンタクトトレンチ167の間の連通部において第2底側電極106と一体を成している。第2コンタクト電極169は、具体的には、各第2ゲートトレンチ101内に引き出された引き出し電極169Aを含み、連通部を横切って各第2ゲートトレンチ101内において第2底側電極106に電気的に接続されている。各第2ゲートトレンチ101内において第2コンタクト電極169および第2開口側電極107の間には、第2中間絶縁層108が介在している。
引き続いて、アクティブクランプ動作時にパワーMISFET9の第1Half−ON制御(ないしは第2Half−ON制御)を行うための電気的構造について、具体例を挙げながら詳細に説明する。
また、本図では、説明を簡単とするために、一部の構成要素のみを抽出して示したが、半導体装置X1には、基本的に、先出の半導体装置1(図2を参照)と同様の構成要素が含まれていると理解してよい。
別の見方をすると、それぞれ独立して制御される第1MISFET56および第2MIFET57が、単一のゲート分割素子であるパワーMISFET9として、一体的に形成されていると理解することもできる。
まず、アクティブクランプ回路26の構成について具体的に説明する。本構成例のアクティブクランプ回路26は、m段(例えばm=8)のツェナーダイオード列261と、n段(例えばn=3)のダイオード列262と、Nチャネル型のMISFET263(=第3トランジスタに相当)と、を含む。
電流源251は、昇圧電圧VG(=チャージポンプ出力)の印加端と第1MISFET56のゲートとの間に接続されており、ソース電流IH1を生成する。
電流源253は、第1MISFET56のゲートと出力電圧VOUTの印加端(=ソース電極12)との間に接続されており、シンク電流IL1を生成する。
電流源254は、第2MISFET57のゲートと出力電圧VOUTの印加端との間に接続されており、シンク電流IL2を生成する。
一方、コントローラ255は、ディセーブル状態(EN=L)において、電流源251、252をオフし、電流源253、254をオンする。このような電流制御により、第1MISFET56および第2MISFET57それぞれのゲートから、シンク電流IL1、IL2が引き抜かれる。
ツェナーダイオードZD1、ZD2それぞれのカソードは、第1MISFET56および第2MISFET57それぞれのゲートに接続されている。ツェナーダイオードZD1、ZD2それぞれのアノードは、ダイオードD1、D2それぞれのアノードに接続されている。ツェナーダイオードZD3のカソードとMISFET・DN1のドレインは、MISFET263のゲートに接続されている。ダイオードD1、D2それぞれのカソード、ツェナーダイオードZD3のアノード、並びに、MISFET・DN1のソース、ゲートおよびバックゲートは、出力電圧VOUTの印加端に接続されている。
このとき、誘導性負荷Lは、パワーMISFET9のオン期間に蓄えたエネルギを放出するまで出力電流IOUTを流し続ける。その結果、出力電圧VOUTは、接地電圧GNDよりも低い負電圧まで急低下する。
このように、Full−ON状態から第1Half−ON状態への切替を行うことにより、アクティブクランプ動作時(=時刻t4〜t5)のチャネル利用率RUが、零を超えて通常動作時(=時刻t1〜t2)のチャネル利用率RU未満となる。
図47〜図50では、アクティブクランプ動作時において、第1Half−ON制御が適用された例について説明した。しかし、アクティブクランプ動作時において、第2Half−ON制御が適用されてもよい。その場合には、第1MISFET56と第2MISFET57を相互に入れ替えて理解すればよい。
また、本図では、説明を簡単とするために、一部の構成要素のみを抽出して示したが、半導体装置X2には、基本的に、先出の半導体装置241(図38)と同様の構成要素が含まれていると理解してよい。
別の見方をすると、それぞれ独立して制御される第1MISFET56および第2MIFET57が、単一のゲート分割素子であるパワーMISFET9として、一体的に形成されていると理解することもできる。
また、ゲート制御回路25は、アクティブクランプ回路26から内部ノード電圧Vyの入力を受け付けており、イネーブル状態(IN=H)からディセーブル状態(IN=L)への遷移後、アクティブクランプ回路26が動作する前(=出力電圧VOUTがクランプされる前)に、第2MISFET57のゲート・ソース間をショートする機能、つまり、G2=GNDとして第2MISFET57を完全に停止させることにより、パワーMISFET9の第1Half−ON制御を実現する機能を備えている。
まず、アクティブクランプ回路26の構成について具体的に説明する。本構成例のアクティブクランプ回路26は、m段(例えばm=8)のツェナーダイオード列264と、n段(例えばn=3)のダイオード列265と、を含む。
スイッチSW1は、入力電極13と抵抗R1H(=第1上側抵抗に相当)の第1端との間に接続されており、反転低電圧検出信号UVLOB(=低電圧検出信号UVLOの論理レベルを反転させた信号)に応じてオン/オフされる。より具体的に述べると、スイッチSW1は、UVLOB=H(UVLO=L)であるときにオンして、UVLOB=L(UVLO=H)であるときにオフする。
スイッチSW3は、アクティブクランプ回路26における内部ノード電圧Vyの印加端(=例えばツェナーダイオード列264とダイオード列265との接続ノード)と抵抗R3の第1端との間に接続されており、低電圧検出信号UVLOに応じてオン/オフされる。より具体的に述べると、スイッチSW3は、UVLO=H(UVLOB=L)であるときにオンして、UVLO=L(UVLOB=H)であるときにオフする。内部ノード電圧Vyの印加端は、上記に限定されるものではなく、例えば、ダイオード列265を形成するn段のダイオードのうち、いずれかのアノード電圧を内部ノード電圧Vyとして用いても構わない。
以下では、第1MISFET56のゲート・ソース間電圧をVgs1とし、トランジスタM3のオンスレッショルド電圧をVthとし、ツェナーダイオード列264の降伏電圧をmVZとし、ダイオード列265の順方向降下電圧をnVFとして、アクティブクランプ動作時におけるパワーMISFET9の第1Half−ON制御を説明する。
その後、時刻t13では、外部制御信号INがハイレベルからローレベルに遷移し始める。その結果、トランジスタM1、M2がオンして、第1MISFET56および第2MISFET57それぞれのゲートとソース電極12(=接地電極GND)との間が導通するので、ゲート信号G1、G2が低下し、第1MISFET56および第2MISFET57がオンからオフに転じる。ゲート信号G1、G2それぞれの立ち下がり速度(=スイッチオフ時のスルーレート)は、抵抗R1L、R2Lそれぞれの抵抗値に応じて調整することができる。
ただし、時刻t15において、出力電圧VOUTがクランプ電圧Vclp(=Vgs1+nVF+mVZ)まで上昇すると、アクティブクランプ回路26の働きにより、第1MISFET56がオンする(フルオフされない)ので、出力電流IOUTが第1MISFET56を介して放電される。従って、出力電圧VOUTは、クランプ電圧Vclp以下に制限される。このようなアクティブクランプ動作は、誘導性負荷Lに蓄えられたエネルギが放出し尽くされて出力電流IOUTが流れなくなる時刻t16まで継続される。
このように、Full−ON状態から第1Half−ON状態への切替を行うことにより、アクティブクランプ動作時(=時刻t15〜t16)のチャネル利用率RUが、零を超えて通常動作時(=時刻t11〜t13)のチャネル利用率RU未満となる。
図51〜図54では、アクティブクランプ動作時において、第1Half−ON制御が適用された例について説明した。しかし、アクティブクランプ動作時において、第2Half−ON制御が適用されてもよい。その場合には、第1MISFET56と第2MISFET57を相互に入れ替えて理解すればよい。
半導体装置1のソース電極12(出力電極OUT)に容量性負荷が接続されている場合には、半導体装置1の起動時(=パワーMISFET9のオン遷移時)にラッシュ電流が流れる(時刻t21〜t22、および、時刻t23〜t24を参照)。そのため、パワーMISFET9が瞬時的に発熱する。
特に、半導体装置1の起動時には、上記のラッシュ電流に起因するパワーMISFET9の瞬時的な発熱により、後者の過熱保護(ΔTj保護)が掛かりやすい。そのため、起動途中でパワーMISFET9が強制的にオフされてしまい、半導体装置1の起動時間が延びるおそれがある(時刻t22〜t23、および、時刻t24〜t25を参照)。
パワーMISFET9の消費電力Wは、IOUT×RON2(ただしRONはパワーMISFET9のオン抵抗)で表される。従って、パワーMISFET9のオン抵抗RONがフルオン状態よりも高くなる期間(=出力電圧VOUTの立ち上がり期間(時刻t31〜t33)、および、出力電圧VOUTの立ち下がり期間(時刻t34〜t36))には、パワーMISFET9の消費電力W(延いてはパワーMISFET9の発熱量)が大きくなるので、先述の過熱保護(特にΔTj保護)が掛かり易くなる。
図57は、本発明の第12実施形態に係る半導体装置(=3モード制御を行うための電気的構造)を示す図である。本実施形態の半導体装置X3は、ドレイン電極11(=電源電極VBB)と、ソース電極12(=出力電極OUT)と、パワーMISFET9と、ゲート制御回路25と、アクティブクランプ回路26と、出力電圧監視回路27と、を有する。
既出の構成要素については、これまでと同一の符号を付している。また、本図では、説明を簡単とするために、一部の構成要素のみを抽出して示したが、半導体装置X3には、基本的に、先出の半導体装置1(図2を参照)と同様の構成要素が含まれていると理解してよい。
ゲート制御回路25は、パワーMISFET9のゲート制御(=ゲート信号G11〜G13それぞれの駆動制御)を行う。ゲート制御回路25は、基本的に、イネーブル信号ENがハイレベルであるときにゲート信号G11〜G13をいずれもハイレベルとする一方、イネーブル信号ENがローレベルであるときにゲート信号G11〜G13をいずれもローレベルとする。
閾値電圧生成部271は、電源電圧VBと定電圧VREG(例えばVREG=VB−5V)との間でヒステリシスを持つ閾値電圧Vth(VthH/VthL)を生成する。より具体的に述べると、閾値電圧生成部271は、後述の比較信号SaがローレベルであるときにVth=VthH(例えばVthH=VB−100mV)とし、比較信号SaがハイレベルであるときにVth=VthL(例えばVthL=VB−200mV)とする。
遅延部273は、比較信号Saの立ち上りエッジに所定の遅延を与えて遅延信号Sbを生成する。より具体的に述べると、遅延部273は、比較信号Saがハイレベルに立ち上がってから所定の遅延時間Tdが経過した後に遅延信号Sbをハイレベル(≒VB)に立ち上げる一方、比較信号Saがローレベルに立ち下がったときには遅滞なく遅延信号Sbをローレベル(≒VREG)に立ち下げる。遅延時間Tdは、出力電圧VOUTが閾値電圧VthHを上回ってから電源電圧VBに達するまでの所要時間以上に設定するとよい。また、遅延時間Tdは、任意に調整することのできる可変値としてもよい。
次に、ゲート制御回路25の構成について具体的に説明する。本構成例のゲート制御回路25は、電流源25a〜25f、コントローラ25gと、Nチャネル型のMISFET25h〜25jと、を含む。
電流源25bは、昇圧電圧VGの印加端とパワーMISFET9の第2ゲート(=ゲート信号G12の印加端)との間に接続されており、ソース電流IH2を生成する。
電流源25dは、パワーMISFET9の第1ゲートと出力電圧VOUTの印加端(=ソース電極12)との間に接続されており、シンク電流IL1を生成する。
電流源25eは、パワーMISFET9の第2ゲートと出力電圧VOUTの印加端との間に接続されており、シンク電流IL2を生成する。
コントローラ25gは、イネーブル信号ENがハイレベルであるときに電流源25a、25b、25cをオンして、電流源25d、25e、25fをオフする。このような電流制御により、パワーMISFET9の第1ゲート、第2ゲートおよび第3ゲートには、それぞれ、ソース電流IH1、IH2、IH3が流し込まれる。その結果、ゲート信号G11、G12、G13がそれぞれハイレベルに立ち上げられる。
MISFET25i(=第2スイッチに相当)は、パワーMISFET9の第1ゲートとソースとの間に接続されており、ゲートに入力されるアクティブクランプ回路26の内部ノード電圧Vxに応じてオン/オフされる。
内部ノード電圧Vxとしては、例えば、本図で示したように、MISFET263のゲート電圧を入力することが望ましい。ただし、内部ノード電圧Vxは、これに限定されるものではなく、例えば、ダイオード列262を形成するn段のダイオードのうち、いずれかのアノード電圧を内部ノード電圧Vxとして用いても構わない。
時刻t45において、VOUT<VthLになると、比較信号Saがローレベルに立ち下がり、遅延信号Sb(延いては駆動信号Sc)も遅滞なくローレベルに立ち下がる。従って、MISFET25hがオフするので、パワーMISFET9の第1ゲートとソースとの間が再び開放状態となる。その結果、パワーMISFET9の特性チャネル割合は、定常値から最大値(例えばRC=75%)に上昇する。
ただし、時刻t47において、出力電圧VOUTが下限電圧VB−α(例えばVB−50V)まで低下すると、アクティブクランプ回路26の働きにより、パワーMISFET9がオンする(フルオフされない)ので、出力電流IOUTがパワーMISFET9を介して放電される。従って、出力電圧VOUTは、下限電圧VB−α以上に制限される。
すなわち、半導体装置X3の起動時には、パワーMISFET9のオン抵抗RONが定常値よりも引き下げられた状態となる。従って、例えば、起動時に過大なラッシュ電流が流れ得る状況(容量性負荷接続時)でも、パワーMISFET9の消費電力W(図56の時刻t31〜t33を参照)を抑制することができるので、過熱保護(特にΔTj保護)が掛かり難くなる。その結果、半導体装置X3の起動時間を短縮することが可能となる。
すなわち、半導体装置X3の起動完了後には、パワーMISFET9のオン抵抗RONが定常値に戻された状態となる。例えば、起動直後のラッシュ電流(例えば数十A)と起動完了後の定常電流(数A)との差が大きい場合には、消費電力Wの低減よりも過電流の防止を優先し、パワーMISFET9のオン抵抗RONを引き下げたままとせずに定常値に戻しておくことが望ましい。
すなわち、半導体装置X3の停止時には、半導体装置X3の起動時と同じく、パワーMISFET9のオン抵抗RONが定常値よりも引き下げられた状態となる。従って、パワーMISFET9の消費電力W(図56の時刻t34〜t36を参照)を抑制することができるので、半導体装置X3の安全性を高めることが可能となる。
すなわち、半導体装置X3のアクティブクランプ動作時には、パワーMISFET9のオン抵抗RONが定常値よりも引き上げられた状態となる。従って、誘導性負荷Lの逆起電力に起因する急激な温度上昇を抑制することができるので、アクティブクランプ耐量Eacの向上を図ることが可能となる。
図59は、過電流保護回路34の一構成例を示す図である。本構成例の過電流保護回路34は、パワーMISFET9に流れる出力電流IOUTを検出して所定の上限値Iocp以下に制限するように過電流保護信号S34を生成する回路ブロックであり、Nチャネル型のMISFET341、342と、抵抗343、344と、電流源345、346と、を含む。
例えば、半導体装置X3の起動時において、オン抵抗RONが定常値よりも引き下げられている場合には、センス電流Isと出力電流IOUTとの電流比αが大きくなるので、出力電流IOUTの上限値Iocpが高くなる。従って、過渡的なラッシュ電流に対して過電流保護が掛かり難くなるので、半導体装置X3を円滑に起動することができる。
以下、この明細書および図面から抽出される特徴の例を示す。
[A1]半導体層と、前記半導体層に形成された絶縁ゲート型の第1トランジスタと、前記半導体層に形成された絶縁ゲート型の第2トランジスタと、前記第1トランジスタおよび前記第2トランジスタに電気的に接続されるように前記半導体層の上に形成され、通常動作時に前記第1トランジスタおよび前記第2トランジスタをオン状態に制御し、アクティブクランプ動作時に前記第1トランジスタをオフ状態に制御すると共に前記第2トランジスタをオン状態に制御する制御信号を伝達する制御配線と、を含む、半導体装置。
[A3]半導体層と、前記半導体層に形成された絶縁ゲート型の第1トランジスタと、前記半導体層に形成された絶縁ゲート型の第2トランジスタと、前記第1トランジスタおよび前記第2トランジスタに電気的に接続されるように前記半導体層に形成され、通常動作時に前記第1トランジスタおよび前記第2トランジスタをオン状態に制御し、アクティブクランプ動作時に前記第1トランジスタをオフ状態に制御すると共に前記第2トランジスタをオン状態に制御する制御回路と、を含む、半導体装置。
[A6]半導体層と、第1チャネルを含み、前記半導体層に形成された絶縁ゲート型の第1トランジスタと、第2チャネルを含み、前記半導体層に形成された絶縁ゲート型の第2トランジスタと、前記第1トランジスタおよび前記第2トランジスタに電気的に接続されるように前記半導体層に形成され、アクティブクランプ動作時における前記第1チャネルおよび前記第2チャネルの利用率が、零を超えて通常動作時における前記第1チャネルおよび前記第2チャネルの利用率未満となるように前記第1トランジスタおよび前記第2トランジスタを制御する制御回路と、を含む、半導体装置。
[A8]前記第2チャネルは、前記第1割合未満の前記第2割合で形成されている、A7に記載の半導体装置。
[A11]複数の前記第2ゲート構造は、1個または複数の前記第1ゲート構造を挟む態様で、複数の前記第1ゲート構造と交互に配列されている、A10に記載の半導体装置。
[A13]前記半導体層は、主面を含み、前記第1ゲート構造は、前記主面に形成された第1トレンチ、前記第1トレンチの内壁に沿う前記第1絶縁層、および、前記第1絶縁層を挟んで前記第1トレンチに埋設された前記第1電極を含む第1トレンチゲート構造を有し、前記第2ゲート構造は、前記主面に形成された第2トレンチ、前記第2トレンチの内壁に沿う前記第2絶縁層、および、前記第2絶縁層を挟んで前記第2トレンチに埋設された前記第2電極を含む第2トレンチゲート構造を有している、A9〜A12のいずれか一つに記載の半導体装置。
[A16]前記第2底側電極は、前記第1底側電極に電気的に接続されている、A14またはA15に記載の半導体装置。
[A17]前記第2底側電極は、前記第1底側電極から電気的に絶縁されている、A14またはA15に記載の半導体装置。
[A19]実装基板と、前記実装基板に実装されたA1〜A18のいずれか一つに記載の半導体装置と、を含む、回路モジュール。
[B2]前記ゲート分割トランジスタの両端間電圧をクランプ電圧以下に制限するアクティブクランプ回路をさらに含み、前記ゲート制御回路は、前記アクティブクランプ回路の動作前に前記オン抵抗を前記定常値よりも引き上げるように前記複数のゲート信号を個別に制御する、B1に記載の半導体回路。
[B4]前記ゲート分割トランジスタの温度、または、前記ゲート分割トランジスタおよび他の回路ブロックの温度差に応じて、前記ゲート分割トランジスタを強制的にオフさせる過熱保護回路をさらに含む、B1〜B3のいずれか一つに記載の半導体回路。
[B6]半導体層と、前記半導体層に作り込まれたB1〜B5のいずれか一つに記載の半導体回路と、を含む、半導体装置。
[B7]B6に記載の半導体装置と、前記半導体装置に接続された負荷と、を含む、電子機器。
[C2]前記制御回路は、アクティブクランプ動作時のオン抵抗が通常動作時のオン抵抗を超えるように複数の前記トランジスタをオンオフ制御する、C1に記載の半導体装置。
[D2]複数の前記制御配線は、アクティブクランプ動作時におけるオン状態の前記トランジスタの個数が通常動作時におけるオン状態の前記トランジスタの個数と異なるように複数の前記トランジスタをオンオフ制御する制御信号を伝達する、D1に記載の半導体装置。
[D4]複数の前記制御配線は、アクティブクランプ動作時におけるチャネル利用率が通常動作時におけるチャネル利用率と異なるように複数の前記トランジスタをオンオフ制御する制御信号を伝達する、D1〜D3のいずれか一つに記載の半導体装置。
[E1]主面を有する半導体層と、前記主面に形成された第1トレンチ、前記第1トレンチの内壁に沿う第1絶縁層、前記第1絶縁層を挟んで前記第1トレンチの底壁側に埋設された第1底側電極、前記第1絶縁層を挟んで前記第1トレンチの開口側に埋設された第1開口側電極、ならびに、前記第1底側電極および前記第1開口側電極の間に介在する第1中間絶縁層を含む第1トレンチゲート構造と、前記主面に形成された第2トレンチ、前記第2トレンチの内壁に沿う第2絶縁層、前記第2絶縁層を挟んで前記第2トレンチの底壁側に埋設された第2底側電極、前記第2絶縁層を挟んで前記第2トレンチの開口側に埋設された第2開口側電極、ならびに、前記第2底側電極および前記第2開口側電極の間に介在する第2中間絶縁層を含む第2トレンチゲート構造と、前記半導体層において前記第1トレンチゲート構造に隣接して形成され、前記第1トレンチゲート構造によって制御される第1チャネルと、前記半導体層において前記第2トレンチゲート構造に隣接して形成され、前記第2トレンチゲート構造によって制御される第2チャネルと、を含む、半導体装置。
[E3]前記半導体層の上において前記第1底側電極および前記第1開口側電極に電気的に接続された第1制御配線と、前記半導体層の上において前記第2底側電極および前記第2開口側電極に電気的に接続された第2制御配線と、をさらに含む、E1に記載の半導体装置。
[F1]半導体層と、前記半導体層に形成された絶縁ゲート型の複数のトランジスタと、複数の前記トランジスタに電気的に接続されるように前記半導体層に形成され、複数の前記トランジスタを個別にそれぞれ制御する制御回路と、を含む、半導体装置。
[F3]前記制御回路は、アクティブクランプ動作時におけるオン状態の前記トランジスタの個数が通常動作時におけるオン状態の前記トランジスタの個数未満になるように複数の前記トランジスタをオンオフ制御する、F1またはF2に記載の半導体装置。
[F5]前記制御回路は、アクティブクランプ動作時におけるチャネル利用率が通常動作時におけるチャネル利用率未満となるように複数の前記トランジスタをオンオフ制御する、F1〜F4のいずれか一つに記載の半導体装置。
[G5]前記ドレイン領域は、前記ドリフト領域の厚さを超える厚さを有している、G1〜G4のいずれか一つに記載の半導体装置。
[G7]前記ドリフト領域は、5μm以上20μm以下の厚さを有し、前記第1間隔および前記第2間隔は、それぞれ1μm以上10μm以下である、G6に記載の半導体装置。
[H3]前記制御回路は、アクティブクランプ動作時におけるオン状態の前記トランジスタの個数が通常動作時におけるオン状態の前記トランジスタの個数未満になるように複数の前記トランジスタをオンオフ制御する制御信号を生成する、H1またはH2に記載の半導体装置。
[H5]前記制御回路は、アクティブクランプ動作時におけるチャネル利用率が通常動作時におけるチャネル利用率未満となるように複数の前記トランジスタをオンオフ制御する制御信号を生成する、H1〜H4のいずれか一つに記載の半導体装置。
[J1]半導体層と、前記半導体層に区画された出力領域と、前記半導体層に区画された入力領域と、前記出力領域に形成された絶縁ゲート型の複数のトランジスタと、前記入力領域に形成され、通常動作時およびアクティブクランプ動作時において異なる方式で複数の前記トランジスタをオンオフ制御する制御回路と、を含む、半導体装置。
[J3]前記出力領域において複数の前記トランジスタのゲートに接続され、前記入力領域において前記制御回路に電気的に接続されるように前記半導体層の上に形成された複数の制御配線をさらに含む、J1またはJ2に記載の半導体装置。
[K1]主面を有する半導体層と、前記主面に形成されたトレンチ、前記トレンチの内壁に沿う絶縁層、前記絶縁層を挟んで前記トレンチの底壁側に埋設された底側電極、前記絶縁層を挟んで前記トレンチの開口側に埋設された開口側電極、ならびに、前記底側電極および前記開口側電極の間に介在する中間絶縁層を含むトレンチゲート構造と、前記トレンチに交差する方向に延び、前記トレンチに連通するように前記主面に形成されたコンタクトトレンチ、前記コンタクトトレンチの内壁に沿うコンタクト絶縁層、および、前記底側電極に接続されるように前記コンタクト絶縁層を挟んで前記コンタクトトレンチに埋設されたコンタクト電極を含むトレンチコンタクト構造と、を含む、半導体装置。
[L1]複数のゲート信号の個別制御によりオン抵抗が変化するゲート分割トランジスタを含む半導体装置と、前記半導体装置に電気的に接続され、前記ゲート分割トランジスタのオン遷移時に前記オン抵抗を定常値よりも引き下げるように前記複数のゲート信号を個別に制御するゲート制御回路と、を含む、半導体回路。
[L3]前記ゲート分割トランジスタに流れる電流を制限する過電流保護回路をさらに含む、L1またはL2に記載の半導体回路。
[L5]L1〜L4のいずれか一つに記載の半導体回路と、前記半導回路に接続された負荷と、を含む、電子機器。
[N1]複数のゲート信号の個別制御によりオン抵抗が変化するゲート分割トランジスタと、前記複数のゲート信号を個別に制御するゲート制御回路と、を含む、半導体装置。
[N3]前記ゲート分割トランジスタの両端間電圧を所定のクランプ電圧以下に制限するアクティブクランプ回路をさらに含み、前記ゲート制御回路は、前記アクティブクランプ回路の動作前に前記オン抵抗を前記定常値よりも引き上げるように前記複数のゲート信号を個別に制御する、N1またはN2に記載の半導体装置。
[N6]前記出力電圧監視回路は、所定の閾値電圧を生成する閾値電圧生成部と、前記出力電圧と前記閾値電圧とを比較して比較信号を生成するコンパレータと、前記比較信号に所定の遅延を与えて遅延信号を生成する遅延部と、前記遅延信号をレベルシフトして前記駆動信号を生成するレベルシフタと、を含む、N5に記載の半導体装置。
[N8]前記アクティブクランプ回路は、前記ゲート分割トランジスタのドレインに接続されたカソードを有するツェナーダイオードと、前記ツェナーダイオードのアノードに接続されたアノードを有するダイオードと、前記ゲート分割トランジスタのドレインに接続されたドレイン、前記ゲート分割トランジスタの前記第3ゲートに接続されたソース、および、前記ダイオードのカソードに接続されたゲートを有するトランジスタと、を含む、N4〜N7のいずれか一つに記載の半導体装置。
[N10]温度上昇から前記ゲート分割トランジスタを保護する過熱保護回路をさらに含む、N1〜N9のいずれか一項に記載の半導体装置。
[N11]前記過熱保護回路は、前記ゲート分割トランジスタの温度が所定の上限値に達したとき、もしくは、前記ゲート分割トランジスタと他の回路ブロックとの温度差が所定の上限値に達したときに、前記ゲート分割トランジスタを強制的にオフさせる、N10に記載の半導体装置。
この出願は、2018年12月21日に日本国特許庁に提出された特願2018−240076号、および、2019年2月18日に日本国特許庁に提出された特願2019−026833号に対応しており、これらの出願の全開示はここに引用により組み込まれる。本発明の実施形態について詳細に説明してきたが、これらは本発明の技術的内容を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定して解釈されるべきではなく、本発明の範囲は添付の請求の範囲によってのみ限定される。
2 半導体層
3 半導体層の第1主面
10 コントロールIC
17 ゲート制御配線
17A 第1ゲート制御配線
17B 第2ゲート制御配線
17C 第3ゲート制御配線
56 第1MISFET
57 第2MISFET
58 第1FET構造
60 第1トレンチゲート構造
68 第2FET構造
70 第2トレンチゲート構造
81 第1ゲートトレンチ
82 第1絶縁層
83 第1電極
86 第1底側電極
87 第1開口側電極
88 第1中間絶縁層
91 第1チャネル領域
101 第2ゲートトレンチ
102 第2絶縁層
103 第2電極
106 第2底側電極
107 第2開口側電極
108 第2中間絶縁層
111 第2チャネル領域
151 半導体装置
161 半導体装置
171 半導体装置
181 半導体装置
191 半導体装置
201 半導体装置
211 半導体装置
213 第1プレーナゲート構造
223 第2プレーナゲート構造
241 半導体装置
311 回路モジュール
312 実装基板
321 回路モジュール
322 実装基板
325 コントロールICデバイス
R1 第1チャネル割合
R2 第2チャネル割合
RU チャネル利用率
Claims (20)
- 半導体層と、
前記半導体層に形成された絶縁ゲート型の複数のトランジスタと、
前記半導体層に形成され、アクティブクランプ動作時のオン抵抗が通常動作時のオン抵抗と異なるように複数の前記トランジスタをオンオフ制御する制御回路と、を含む、半導体装置。 - 前記制御回路は、アクティブクランプ動作時のオン抵抗が通常動作時のオン抵抗を超えるように複数の前記トランジスタをオンオフ制御する、請求項1に記載の半導体装置。
- 半導体層と、
前記半導体層に形成された絶縁ゲート型の複数のトランジスタと、
複数の前記トランジスタに電気的に接続されるように前記半導体層の上に形成され、アクティブクランプ動作時のオン抵抗が通常動作時のオン抵抗と異なるように複数の前記トランジスタをオンオフ制御する制御信号を伝達する制御配線と、を含む、半導体装置。 - 前記制御信号は、アクティブクランプ動作時のオン抵抗が通常動作時のオン抵抗を超えるように複数の前記トランジスタをオンオフ制御する前記制御信号を伝達する、請求項3に記載の半導体装置。
- 半導体層と、
前記半導体層に形成された絶縁ゲート型の複数のトランジスタと、を含み、
複数の前記トランジスタは、アクティブクランプ動作時のオン抵抗が通常動作時のオン抵抗と異なるようにオンオフ制御される、半導体装置。 - 複数の前記トランジスタは、アクティブクランプ動作時のオン抵抗が通常動作時のオン抵抗を超えるようにオンオフ制御される、請求項5に記載の半導体装置。
- 半導体層と、
前記半導体層に形成された絶縁ゲート型の複数のトランジスタと、
複数の前記トランジスタに電気的に接続されるように前記半導体層の上に形成され、アクティブクランプ動作時におけるオン状態の前記トランジスタの個数が通常動作時におけるオン状態の前記トランジスタの個数と異なるように複数の前記トランジスタをオンオフ制御する制御回路と、を含む、半導体装置。 - 前記制御回路は、アクティブクランプ動作時におけるオン状態の前記トランジスタの個数が通常動作時におけるオン状態の前記トランジスタの個数未満になるように複数の前記トランジスタをオンオフ制御する、請求項7に記載の半導体装置。
- 前記制御回路は、アクティブクランプ動作時におけるチャネル利用率が通常動作時におけるチャネル利用率と異なるように複数の前記トランジスタをオンオフ制御する、請求項7または8に記載の半導体装置。
- 半導体層と、
前記半導体層に形成された絶縁ゲート型の複数のトランジスタと、
複数の前記トランジスタに電気的に接続されるように前記半導体層の上に形成され、アクティブクランプ動作時におけるオン状態の前記トランジスタの個数が通常動作時におけるオン状態の前記トランジスタの個数と異なるように複数の前記トランジスタをオンオフ制御する制御信号を伝達する制御配線と、を含む、半導体装置。 - 前記制御配線は、アクティブクランプ動作時におけるオン状態の前記トランジスタの個数が通常動作時におけるオン状態の前記トランジスタの個数未満になるように複数の前記トランジスタをオンオフ制御する制御信号を伝達する、請求項10に記載の半導体装置。
- 前記制御配線は、アクティブクランプ動作時におけるチャネル利用率が通常動作時におけるチャネル利用率と異なるように複数の前記トランジスタをオンオフ制御する制御信号を伝達する、請求項10または11に記載の半導体装置。
- 半導体層と、
前記半導体層に形成された絶縁ゲート型の複数のトランジスタと、を含み、
複数の前記トランジスタは、アクティブクランプ動作時におけるオン状態の前記トランジスタの個数が通常動作時におけるオン状態の前記トランジスタの個数と異なるようにオンオフ制御される、半導体装置。 - 複数の前記トランジスタは、アクティブクランプ動作時におけるオン状態の前記トランジスタの個数が通常動作時におけるオン状態の前記トランジスタの個数未満になるようにオンオフ制御される、請求項13に記載の半導体装置。
- 複数の前記トランジスタは、アクティブクランプ動作時におけるチャネル利用率が通常動作時におけるチャネル利用率と異なるようにオンオフ制御される、請求項13または14に記載の半導体装置。
- 前記半導体層は、主面を含み、
複数の前記トランジスタは、前記主面に形成されたトレンチ、前記トレンチの内壁に沿う絶縁層、および、前記絶縁層を挟んで前記トレンチに埋設された電極を含むトレンチゲート構造をそれぞれ有している、請求項1〜15のいずれか一項に記載の半導体装置。 - 前記電極は、前記絶縁層を挟んで前記トレンチの底壁側に埋設された底側電極、前記絶縁層を挟んで前記トレンチの開口側に埋設された開口側電極、ならびに、前記底側電極および前記開口側電極の間に介在する中間絶縁層を含む絶縁分離型の電極構造を有している、請求項16に記載の半導体装置。
- 前記底側電極は、前記開口側電極と同電位に固定されている、請求項17に記載の半導体装置。
- 前記半導体層は、シリコンを含む、請求項1〜18のいずれか一項に記載の半導体装置。
- 実装基板と、
前記実装基板に実装された請求項1〜19のいずれか一項に記載の半導体装置と、を含む、回路モジュール。
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