WO2022210033A1 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
WO2022210033A1
WO2022210033A1 PCT/JP2022/012692 JP2022012692W WO2022210033A1 WO 2022210033 A1 WO2022210033 A1 WO 2022210033A1 JP 2022012692 W JP2022012692 W JP 2022012692W WO 2022210033 A1 WO2022210033 A1 WO 2022210033A1
Authority
WO
WIPO (PCT)
Prior art keywords
monitor
transistor
trench
electrode
insulating film
Prior art date
Application number
PCT/JP2022/012692
Other languages
English (en)
French (fr)
Inventor
泰詔 福田
肇 奥田
悠史 大隅
Original Assignee
ローム株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ローム株式会社 filed Critical ローム株式会社
Priority to JP2023510980A priority Critical patent/JPWO2022210033A1/ja
Publication of WO2022210033A1 publication Critical patent/WO2022210033A1/ja
Priority to US18/471,842 priority patent/US20240014812A1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/12—Modifications for increasing the maximum permissible switched current
    • H03K17/122—Modifications for increasing the maximum permissible switched current in field-effect transistor switches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/404—Multiple field plate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/14—Modifications for compensating variations of physical values, e.g. of temperature
    • H03K17/145—Modifications for compensating variations of physical values, e.g. of temperature in field-effect transistor switches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7815—Vertical DMOS transistors, i.e. VDMOS transistors with voltage or current sensing structure, e.g. emulator section, overcurrent sensing cell
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
    • H03K2217/0027—Measuring means of, e.g. currents through or voltages across the switch

Definitions

  • Patent Document 1 discloses a semiconductor device including a first power transistor, a second power transistor, an active clamp circuit and an active clamp cutoff circuit.
  • the drain of the second power transistor is electrically connected to the drain of the first power transistor.
  • the source of the second power transistor is electrically connected to the source of the first power transistor.
  • An active clamp circuit is electrically connected to the drain and gate of the first power transistor and electrically connected to the drain and gate of the second power transistor.
  • the active clamp cutoff circuit is electrically connected to the active clamp circuit and the gate of the second power transistor.
  • One embodiment provides a semiconductor device capable of adding new control using the current of system transistors in a structure including a main transistor including a plurality of system transistors.
  • One embodiment includes a first system transistor that generates a first system current and a second system transistor that generates a second system current independently from the first system transistor, wherein the first system current and the second system current are A main transistor that generates an output current including two system currents, a first system monitor transistor that generates a first system monitor current corresponding to the first system current, and a second system monitor current that corresponds to the second system current. and a second system monitor transistor for generating a semiconductor device.
  • One embodiment includes a plurality of system transistors that are individually on/off controlled and each generate a system current, a main transistor that generates an output current containing the plurality of system currents, and at least one main transistor corresponding to the system current. and monitor transistors including at least one system monitor transistor that generates a system monitor current.
  • FIG. 1 is a plan view showing the semiconductor device according to the first embodiment.
  • FIG. FIG. 2 is a cross-sectional view taken along line II-II shown in FIG.
  • FIG. 3 is a plan view showing a layout example within the semiconductor chip shown in FIG.
  • FIG. 4 is a block circuit diagram showing an electrical structure example of the semiconductor device shown in FIG.
  • FIG. 5 is an equivalent circuit diagram of the main transistor and monitor transistor shown in FIG.
  • FIG. 6 is a further equivalent circuit diagram of the main transistor and monitor transistor shown in FIG.
  • FIG. 7A is a circuit diagram showing an operation example of the main transistor and the monitor transistor.
  • FIG. 7B is a circuit diagram showing an operation example of the main transistor and the monitor transistor.
  • FIG. 7C is a circuit diagram showing an operation example of the main transistor and the monitor transistor.
  • FIG. 9 is a circuit diagram showing a configuration example of the block circuit diagram shown in FIG. 10 is an enlarged view of region X shown in FIG. 3, and is a plan view showing a layout example of the main transistor and monitor transistor shown in FIG.
  • FIG. 11 is an enlarged view of area XI shown in FIG.
  • FIG. 12 is an enlarged view of region XII shown in FIG. 13 is a cross-sectional view taken along line XIII-XIII shown in FIG. 11.
  • FIG. 14 is a cross-sectional view taken along line XIV-XIV shown in FIG. 11.
  • FIG. 15 is a cross-sectional view taken along line XV-XV shown in FIG. 11.
  • FIG. 16 is a cross-sectional view taken along line XVI-XVI shown in FIG. 11.
  • FIG. 17 is a cross-sectional perspective view showing a main part of the main transistor together with a first configuration example of the first channel region and the second channel region.
  • FIG. 18 is a cross-sectional perspective view showing a main part of the main transistor together with a second configuration example of the first channel region and the second channel region.
  • FIG. 19 is a cross-sectional perspective view showing a main part of the main transistor together with a third configuration example of the first channel region and the second channel region.
  • FIG. 20 is a cross-sectional perspective view showing a main part of the main transistor together with a fourth configuration example of the first channel region and the second channel region.
  • FIG. 21 is an enlarged view of area XXI shown in FIG. 22 is a cross-sectional view taken along line XXII-XXII shown in FIG. 21.
  • FIG. 23 is a cross-sectional view taken along line XXIII-XXIII shown in FIG. 21.
  • FIG. FIG. 24 is an enlarged view of region XXIV shown in FIG. 25 is a cross-sectional view taken along line XXV-XXV shown in FIG. 24.
  • FIG. 26 is a cross-sectional view taken along line XXVI-XXVI shown in FIG. 24.
  • FIG. 27A is a cross-sectional perspective view showing an operation example of the main transistor.
  • FIG. 27B is a cross-sectional perspective view showing an operation example of the main transistor.
  • FIG. 27C is a cross-sectional perspective view showing an operation example of the main transistor.
  • FIG. 28 is a timing chart showing an example of control of the main transistor.
  • FIG. 29 is an enlarged view of the region X shown in FIG. 3, and is a plan view showing a layout example of the main transistor and the monitor transistor of the semiconductor device according to the second embodiment.
  • FIG. 30 is an enlarged view of area XXX shown in FIG. 31 is a cross-sectional view taken along line XXXI-XXXI shown in FIG. 30.
  • FIG. 32 is a cross-sectional view taken along line XXXII-XXXII shown in FIG. 30.
  • FIG. FIG. 33 is an equivalent circuit diagram showing the circuit diagram shown in FIG. 5 together with a monitor transistor according to the first modification.
  • FIG. 34 is an equivalent circuit diagram showing the circuit diagram shown in FIG. 5 together with a monitor transistor according to the second modification.
  • FIG. 35 is an equivalent circuit diagram showing the circuit diagram shown in FIG. 5 together with a monitor transistor according to the third modification.
  • FIG. 1 is a plan view showing a semiconductor device 1 according to the first embodiment.
  • FIG. 2 is a cross-sectional view taken along line II-II shown in FIG.
  • FIG. 3 is a plan view showing a layout example inside the semiconductor chip 2 shown in FIG.
  • FIG. 4 is a block circuit diagram showing an electrical structure example of the semiconductor device 1 shown in FIG.
  • FIG. 5 is an equivalent circuit diagram of main transistor 8 and monitor transistor 11 shown in FIG.
  • FIG. 6 is a further equivalent circuit diagram of main transistor 8 and monitor transistor 11 shown in FIG.
  • FIG. 4 shows an example in which an inductive load L is externally connected to the output terminal.
  • a semiconductor device 1 includes a semiconductor chip 2 formed in a rectangular parallelepiped shape in this embodiment.
  • the semiconductor chip 2 is a chip containing Si (silicon).
  • the semiconductor chip 2 may be a chip containing Si single crystal or SiC single crystal.
  • the semiconductor chip 2 has a first main surface 3 on one side, a second main surface 4 on the other side, and first to fourth side surfaces 5A to 5D connecting the first main surface 3 and the second main surface 4. is doing.
  • the first main surface 3 and the second main surface 4 are formed in a quadrangular shape when viewed from the normal direction Z (hereinafter simply referred to as "plan view").
  • the first main surface 3 is a device surface on which functional devices are formed.
  • the second main surface 4 is a mounting surface and may be a ground surface having grinding marks.
  • the first to fourth side surfaces 5A to 5D include a first side surface 5A, a second side surface 5B, a third side surface 5C and a fourth side surface 5D.
  • the first side surface 5A and the second side surface 5B extend in the first direction X along the first main surface 3 and face the second direction Y intersecting (specifically, perpendicular to) the first direction X.
  • the third side surface 5C and the fourth side surface 5D extend in the second direction Y and face the first direction X.
  • semiconductor device 1 includes a first device region 6 provided on first main surface 3 .
  • the first device area 6 is an output area in which an output signal to be output to the outside is generated.
  • the first device region 6 is defined as a region on the first side surface 5A side on the first main surface 3 .
  • the first device region 6 may be partitioned into a quadrangular shape in plan view, or may be partitioned into a polygonal shape other than a quadrangular shape.
  • the arrangement and planar shape of the first device region 6 are arbitrary and are not limited to a specific form.
  • the semiconductor device 1 includes a second device region 7 provided in a region different from the first device region 6 on the first principal surface 3 .
  • the second device region 7 is an input region to which electrical signals from the outside are input.
  • the second device region 7 is partitioned into regions on the second side surface 5B side with respect to the first device region 6 .
  • the second device region 7 may be partitioned into a quadrangular shape in plan view, or may be partitioned into a polygonal shape other than a quadrangular shape.
  • the arrangement and planar shape of the second device region 7 are arbitrary, and are not limited to a specific form.
  • the second device region 7 preferably has a plane area equal to or less than the plane area of the first device region 6 .
  • the second device region 7 is preferably formed with an area ratio of 0.1 to 1 with respect to the first device region 6 .
  • the area ratio is the ratio of the plane area of the second device region 7 to the plane area of the first device region 6 .
  • the area ratio is preferably less than one.
  • a second device region 7 having a planar area exceeding that of the first device region 6 may be employed.
  • semiconductor device 1 includes n-system (n ⁇ 2) insulated gate main transistors 8 formed in first device region 6 .
  • the main transistor 8 may also be referred to as a "gate split transistor", a “power transistor” or a “power MISFET (Metal Insulator Semiconductor Field Effect Transistor)".
  • the main transistor 8 includes n first gates FG, one first drain FD and one first source FS.
  • the first gate FG, first drain FD and first source FS may be referred to as "main gate”, “main drain” and “main source”, respectively.
  • n gate signals G are input to the n first gates FG at arbitrary timings.
  • Each gate signal G includes an ON signal for controlling part of the main transistor 8 to be ON and an OFF signal for controlling part of the main transistor 8 to be OFF.
  • the main transistor 8 generates a single output current IO (output signal) in response to n gate signals G and outputs it from the first drain FD and the first source FS. That is, the main transistor 8 is a multi-input single-output switching device.
  • the output current IO is specifically a drain-source current flowing between the first drain FD and the first source FS.
  • the output current IO is output outside the first device region 6 .
  • main transistor 8 includes n system transistors 9 .
  • the n system transistors 9 each include a second gate SG, a second drain SD and a second source SS.
  • the second gate SG, second drain SD and second source SS may also be referred to as "system gate”, “system drain” and “system source”, respectively.
  • the n second gates SG are connected to the n first gates FG in one-to-one correspondence.
  • Each of the n second drains SD is connected to one first drain FD.
  • the n second sources SS are each connected to one first source FS.
  • n second gates SG, n second drains SD and n second sources SS of the n system transistors 9 correspond to the n first gates FG and one second gate FG of the main transistor 8 . They constitute one drain FD and one first source FS, respectively.
  • the n first gates FG are substantially composed of n second gates SG.
  • the n system transistors 9 each generate a system current IS in response to the corresponding gate signal G, and output the system current IS from the first drain FD and the first source FS.
  • the n system currents IS are, specifically, drain-source currents flowing between the second drains SD and the second sources SS of the n system transistors 9 .
  • the n system currents IS may have mutually different values or may have mutually equal values.
  • the n system currents IS are added between the first drain FD and the first source FS. As a result, a single output current IO that is the sum of n system currents IS is generated.
  • n system transistors 9 each include a single or a plurality of unit transistors 10 systematized (grouped) as individually controlled objects.
  • Each of the plurality of unit transistors 10 is of trench gate type in this embodiment.
  • Each of the n system transistors 9 specifically has a unit parallel circuit composed of a single or a plurality of unit transistors 10 .
  • system transistor 9 consists of a single unit transistor 10 is also included in the "unit parallel circuit" referred to here.
  • the number of unit transistors 10 included in each system transistor 9 is arbitrary, at least one system transistor 9 preferably includes a plurality of unit transistors 10 .
  • the n system transistors 9 may be composed of the same or different number of unit transistors 10 .
  • Each unit transistor 10 includes a third gate TG, a third drain TD and a third source TS.
  • the third gate TG, third drain TD and third source TS may be referred to as “unit gate”, “unit drain” and “unit source” respectively.
  • all the third gates TG of the single or multiple unit transistors 10 are electrically connected to the second gate SG, and all the third drains TD are electrically connected to the second drain SD. and all the third sources TS are electrically connected to the second sources SS. That is, the third gate TG, third drain TD and third source TS of the systemized single or multiple unit transistors 10 correspond to the second gate SG, second drain SD and second source of each system transistor 9. SS, respectively.
  • each system transistor 9 is adjusted according to the electrical specifications of the main transistor 8 to be achieved.
  • the electrical specifications of the main transistor 8 are exemplified by channel utilization, on-resistance, switching waveform, and the like.
  • the term "almost equal” in this specification includes the case where the numerical value to be measured completely matches the numerical value to be compared, and the numerical value to be measured is 0.9 times the numerical value to be compared. It also includes cases where it falls within the range of 1.1 times or less.
  • the n system transistors 9 may have substantially equal gate threshold voltages, or may have different gate threshold voltages.
  • the n system transistors 9 may have substantially the same channel area per unit area, or may have different channel areas. That is, the n system transistors 9 may have substantially the same on-resistance characteristics, or may have different on-resistance characteristics.
  • a plurality of unit transistors 10 may have substantially the same gate threshold voltage, or may have different gate threshold voltages.
  • a plurality of unit transistors 10 may have substantially the same channel area per unit area, or may have different channel areas. That is, the plurality of unit transistors 10 may have substantially equal on-resistance characteristics, or may have different on-resistance characteristics.
  • the electrical characteristics of each system transistor 9 are precisely adjusted by adjusting the number of unit transistors 10, the gate threshold voltage, the channel area, and the like.
  • semiconductor device 1 includes m-system (m ⁇ 1) insulated gate monitor transistors 11 formed in first device region 6 .
  • the monitor transistor 11 is collectively formed in the single first device region 6 together with the main transistor 8 .
  • the monitor transistor 11 is formed in the inner portion (preferably the central portion) of the first device region 6 with a gap from the periphery of the first device region 6 and arranged adjacent to the main transistor 8. there is The monitor transistor 11 is formed in a region surrounded by the main transistor 8 in this form.
  • the monitor transistor 11 may be connected in parallel to at least one system transistor 9 and configured to monitor at least one system current IS.
  • the monitor transistor 11 is preferably composed of m systems (m ⁇ 2) of monitor transistors 11 connected in parallel to the plurality of system transistors 9 and configured to monitor a plurality of system currents IS.
  • n system transistors 9 the configuration of the monitor transistor 11 will be described by replacing "m-system” or “m-pieces” with “n-system” or “m-system” as necessary.
  • the monitor transistor 11 includes n first monitor gates FMG, one first monitor drain FMD and one first monitor source FMS in this form.
  • the first monitor gate FMG, first monitor drain FMD and first monitor source FMS may be referred to as the "main monitor gate”, “main monitor drain” and “main monitor source”, respectively.
  • the n first monitor gates FMG are configured so that the n monitor gate signals MG are individually input.
  • the first monitor drain FMD is electrically connected to the first drain FD.
  • the first monitor source FMS is electrically isolated from the first source FS.
  • the same or different n monitor gate signals MG (monitor gate voltages) are input to the n first monitor gates FMG at arbitrary timings.
  • Each monitor gate signal MG includes an ON signal for controlling part of monitor transistor 11 to the ON state and an OFF signal for controlling part of monitor transistor 11 to be OFF.
  • the monitor transistor 11 generates a single output monitor current IOM (output monitor signal) for monitoring n system currents IS (output current IO) in response to n monitor gate signals MG, Output from the first monitor drain FMD and the first monitor source FMS. That is, the monitor transistor 11 in this embodiment is a multi-input single-output switching device.
  • the output monitor current IOM is specifically a drain-source current flowing between the first monitor drain FMD and the first monitor source FMS.
  • the n first monitor gates FMG are electrically connected to the corresponding n first gates FG in one-to-one correspondence. Therefore, the n first monitor gates FMG are configured so that the monitor gate signal MG composed of the gate signal G is individually input. That is, the monitor transistor 11 is ON/OFF-controlled at the same timing as the n system transistors 9, and generates the output monitor current IOM that increases and decreases in conjunction with the increase and decrease of the output current IO.
  • Output monitor current IOM is output to a current path electrically independent of the current path of output current IO.
  • the output monitor current IOM is output outside the first device region 6 electrically independently of the output current IO.
  • the output monitor current IOM is equal to or less than the output current IO (IOM ⁇ IO).
  • the output monitor current IOM is preferably less than the output current IO (IOM ⁇ IO).
  • the output monitor current IOM is preferably proportional to the output current IO.
  • a current ratio IOM/IO of the output monitor current IOM to the output current IO is arbitrary.
  • the current ratio IOM/IO may be 1/10000 or more and 1 or less (preferably less than 1).
  • monitor transistor 11 includes m (n in this embodiment) system monitor transistors 12 .
  • the number of systems of monitor transistors 11 is adjusted by the number of system monitor transistors 12 . That is, when monitor transistors 11 of m systems (m ⁇ 1) monitor at least one system current IS, at least one system monitor transistor 12 is electrically connected to at least one system transistor 9 (specifically, in parallel). connection). Further, when monitor transistors 11 of m systems (m ⁇ 2) monitor a plurality of system currents IS, a plurality of system monitor transistors 12 are electrically connected to a plurality of system transistors 9 . In this form, n system monitor transistors 12 are electrically connected to n system transistors 9 .
  • the n system monitor transistors 12 each include a second monitor gate SMG, a second monitor drain SMD and a second monitor source SMS.
  • the second monitor gate SMG, second monitor drain SMD and second monitor source SMS may be referred to as "system monitor gate”, "system monitor drain” and “system monitor source” respectively.
  • the n second monitor gates SMG are connected to the n first monitor gates FMG in one-to-one correspondence.
  • Each of the n second monitor drains SMD is connected to one first monitor drain FMD.
  • the n second monitor sources SMS are each connected to one first monitor source FMS.
  • the n second monitor gates SMG, the n second monitor drains SMD and the n second monitor sources SMS of the n system monitor transistors 12 are connected to the n first monitor gates FMG of the monitor transistor 11, 1 number of first monitor drains FMD and one number of first monitor sources FMS.
  • the n first monitor gates FMG are substantially composed of n second monitor gates SMG.
  • n monitor gate signals MG are input to the n second monitor gates SMG at arbitrary timings.
  • the n system monitor transistors 12 each generate a system monitor current ISM (system monitor signal) for monitoring the system current IS of the corresponding system transistor 9 in response to the corresponding monitor gate signal MG, and the second monitor drain Output from the SMD and the second monitor source SMS respectively.
  • ISM system monitor signal
  • Each system monitor current ISM is specifically a drain-source current flowing between the second monitor drain SMD and the second monitor source SMS of each system monitor transistor 12 .
  • the n system monitor currents ISM are added between the first monitor drain FMD and the first monitor source FMS. As a result, a single output monitor current IOM consisting of the sum of n system monitor currents ISM is generated.
  • the n system monitor transistors 12 are electrically connected to the corresponding system transistors 9 in a one-to-one relationship, and are configured to be controlled in conjunction with the corresponding system transistors 9. .
  • the n system monitor transistors 12 are connected in parallel to the corresponding system transistors 9 so that the system monitor current ISM is output to a current path electrically independent of the current path of the system current IS.
  • the n second monitor gates SMG are electrically connected to the corresponding first gates FG in one-to-one correspondence.
  • the second monitor drain SMD is electrically connected to the first drain FD.
  • the second monitor source SMS is electrically isolated from the first source FS.
  • the monitor gate signal MG composed of the gate signal G is input to each of the n second monitor gates SMG.
  • the n system monitor transistors 12 are ON/OFF-controlled at the same timing as the corresponding system transistor 9, and each generate a system monitor current ISM that increases or decreases in conjunction with the increase or decrease of the corresponding system current IS.
  • the system monitor current ISM is taken from the second monitor drain SMD and the second monitor source SMS electrically independent of the system current IS.
  • Each system monitor current ISM is equal to or less than the corresponding system current IS (ISM ⁇ IS).
  • Each system monitor current ISM is preferably less than the corresponding system current IS (ISM ⁇ IS).
  • Each system monitor current ISM is preferably proportional to the corresponding system current IS.
  • a current ratio ISM/IS of the system monitor current ISM to the system current IS is arbitrary.
  • the current ratio ISM/IS may be 1/10000 or more and 1 or less (preferably less than 1).
  • n system monitor transistors 12 each include a single or a plurality of unit monitor transistors 13 systematized (grouped) as individually controlled objects.
  • Each of the plurality of unit monitor transistors 13 is of trench gate type in this embodiment.
  • each of the n system monitor transistors 12 has a unit monitor parallel circuit composed of a single or a plurality of unit monitor transistors 13 .
  • a case where the system monitor transistor 12 consists of a single unit monitor transistor 13 is also included in the "unit monitor parallel circuit" here.
  • the number of unit monitor transistors 13 included in each system monitor transistor 12 is arbitrary.
  • the n system monitor transistors 12 may be composed of the same or different number of unit monitor transistors 13 .
  • the number of unit monitor transistors 13 included in each system monitor transistor 12 is preferably less than the number of unit transistors 10 included in the corresponding system transistor 9 . In this case, it is possible to easily generate a system monitor current ISM that is equal to or less than the system current IS.
  • Each unit monitor transistor 13 includes a third monitor gate TMG, a third monitor drain TMD and a third monitor source TMS.
  • the third monitor gate TMG, third monitor drain TMD and third monitor source TMS may be referred to as "unit monitor gate”, “unit monitor drain” and “unit monitor source”, respectively.
  • all the third monitor gates TMG of the single or plural unit monitor transistors 13 are electrically connected to the second monitor gate SMG, and all the third monitor drains TMD are the second monitor drains. All the third monitor sources TMS are electrically connected to the second monitor source SMS, electrically connected to the SMD.
  • the third monitor gate TMG, the third monitor drain TMD, and the third monitor source TMS of the systemized single or multiple unit monitor transistors 13 correspond to the second monitor gates SMG, the second They constitute a monitor drain SMD and a second monitor source SMS, respectively.
  • the electrical characteristics of the n system monitor transistors 12 are adjusted according to the electrical specifications of the monitor transistors 11 to be achieved.
  • the electrical specifications of the monitor transistor 11 are exemplified by channel utilization, on-resistance, switching waveform, and the like.
  • the n system monitor transistors 12 may have substantially equal gate threshold voltages, or may have different gate threshold voltages.
  • the n system monitor transistors 12 may have substantially the same channel area per unit area, or may have different channel areas.
  • the n system monitor transistors 12 may have substantially the same on-resistance characteristics, or may have different on-resistance characteristics.
  • the gate threshold voltage, channel area, on-resistance characteristics, etc. of the n system monitor transistors 12 may be substantially equal to or different from the gate threshold voltage, channel area, on-resistance characteristics, etc. of the corresponding system transistors 9. good.
  • a plurality of unit monitor transistors 13 may have substantially the same gate threshold voltage, or may have different gate threshold voltages.
  • a plurality of unit monitor transistors 13 may have substantially the same channel area per unit area, or may have different channel areas. That is, the plurality of unit monitor transistors 13 may have substantially the same on-resistance characteristics, or may have different on-resistance characteristics.
  • the gate threshold voltage, channel area, on-resistance characteristics, etc. of the unit monitor transistor 13 included in each system monitor transistor 12 are the same as the gate threshold voltage, channel area, on-resistance characteristics, etc. of the unit transistor 10 included in the corresponding system transistor 9. They may be approximately equal or may be different.
  • the channel area of the unit monitor transistor 13 included in each system monitor transistor 12 is preferably smaller than the channel area of the unit transistor 10 included in the corresponding system transistor 9 .
  • the electrical characteristics of each system monitor transistor 12 are precisely adjusted by adjusting the number of unit monitor transistors 13, the gate threshold voltage, the channel area, and the like.
  • semiconductor device 1 includes a control IC 14 (Control Integrated Circuit) as an example of a control circuit formed in second device region 7 .
  • the control IC 14 constitutes an IPD (Intelligent Power Device) together with the main transistor 8 and the monitor transistor 11 .
  • the IPD may also be referred to as an "IPM (Intelligent Power Module)".
  • the control IC 14 includes multiple types of functional circuits that implement various functions in response to electrical signals input from the outside.
  • the multiple types of functional circuits include gate control circuitry 15 , active clamp circuitry 16 and overcurrent protection circuitry 17 .
  • the overcurrent protection circuit 17 may be called an "OCP (Over Current Protection) circuit".
  • OCP Over Current Protection
  • the control IC 14 may include a plurality of types of abnormality detection circuits for detecting abnormalities (for example, overvoltage, overheating, etc.) in the main transistor 8, monitor transistor 11, functional circuits, and the like.
  • Gate control circuit 15 is electrically connected to first gate FG of main transistor 8 and first monitor gate FMG of monitor transistor 11, and drives and controls main transistor 8 and monitor transistor 11 in response to an external electric signal. do.
  • the gate control circuit 15 is electrically connected to the n first gates FG of the main transistor 8 (the second gates SG of the n system transistors 9), and the n first gates FG ( It is configured to individually control the n system transistors 9).
  • the gate control circuit 15 is further electrically connected to the n first monitor gates FMG (n second monitor gates SMG) of the monitor transistor 11 to control the n first monitor gates FMG (n systems). It is configured to individually control the monitor transistors 12).
  • the n first monitor gates FMG (n second monitor gates SMG) of the monitor transistor 11 are electrically connected to the corresponding first gates FG in this embodiment. Therefore, the gate control circuit 15 individually controls the n first monitor gates FMG so as to interlock with the n first gates FG.
  • the active clamp circuit 16 is electrically connected to the main transistor 8 and gate control circuit 15 .
  • the active clamp circuit 16 limits (clamps) the output voltage VO when the back electromotive force is input to the main transistor 8 due to the energy stored in the inductive load L, thereby suppressing the back electromotive force from the main transistor. It is designed to protect 8. That is, the active clamp circuit 16 limits the output voltage VO until the counter electromotive force is consumed by active clamping the main transistor 8 when the counter electromotive force is input.
  • the active clamp circuit 16 is electrically connected to the first gate FG and the first drain FD of part (not all) of the main transistor 8 .
  • the active clamp circuit 16 controls some of the system transistors 9 to the ON state and controls the other system transistors 9 to the OFF state during the active clamp operation. That is, the active clamp circuit 16 raises the on-resistance of the main transistor 8 during the active clamp operation to protect the main transistor 8 from counter electromotive force.
  • the active clamp circuit 16 is also electrically connected to the monitor transistor 11 and the gate control circuit 15 .
  • the active clamp circuit 16 limits (clamps) the output voltage VO when the back electromotive force is input to the monitor transistor 11 due to the energy accumulated in the inductive load L, thereby suppressing the back electromotive force from the monitor transistor. It is designed to protect 11. That is, the active clamp circuit 16 limits the output voltage VO until the counter electromotive force is consumed by active clamping the monitor transistor 11 when the counter electromotive force is input.
  • the active clamp circuit 16 is electrically connected to the first monitor gate FMG and the first monitor drain FMD of part (not all) of the monitor transistor 11 .
  • the active clamp circuit 16 turns on some of the system monitor transistors 12 and turns off the other system monitor transistors 12 during the active clamp operation.
  • the active clamp circuit 16 controls the on/off of the n system monitor transistors 11 so as to interlock with the on/off of the n system main transistors 8 during the active clamp operation. More specifically, the active clamp circuit 16 controls the system monitor transistor 12 corresponding to the system transistor 9 in the ON state to the ON state during the active clamp operation, and controls the system monitor transistor 12 corresponding to the system transistor 9 in the OFF state. to the off state.
  • the active clamp circuit 16 raises the on-resistance of the monitor transistor 11 during the active clamp operation to protect the monitor transistor 11 from counter electromotive force.
  • the active clamp circuit 16 controls the on/off of the n system transistors 9 and the n system monitor transistors 12. It may be configured to be on/off controlled.
  • the overcurrent protection circuit 17 is electrically connected to the monitor transistor 11 and the gate control circuit 15 .
  • the overcurrent protection circuit 17 is electrically connected to the first monitor source FMS of the monitor transistor 11 and is configured to obtain part or all (in this form, all) of the output monitor current IOM.
  • the overcurrent protection circuit 17 controls the gate signal G generated by the gate control circuit 15 according to the output monitor current IOM, and limits the output current IO to a predetermined value or less, thereby protecting the main transistor 8 from overcurrent. is configured to
  • the overcurrent protection circuit 17 may be configured to acquire at least one of the plurality of system monitor currents ISM.
  • the output monitor current IOM plural system monitor currents ISM
  • the current that is input to the overcurrent protection circuit 17 is a shunt or non-current of the output monitor current IOM (plural system monitor currents ISM) according to the circuit configuration of the control IC 14 . Regulated by shunting.
  • Overcurrent protection circuit 17 indirectly monitors output current IO by means of output monitor current IOM.
  • the overcurrent protection circuit 17 may be configured to generate an overcurrent detection signal SOD and output the overcurrent detection signal SOD to the gate control circuit 15 when the output monitor current IOM exceeds a predetermined threshold.
  • the overcurrent detection signal SOD is a signal for limiting part or all of the n gate signals G generated in the gate control circuit 15 to a predetermined value or less (for example, off).
  • the gate control circuit 15 limits part or all of the n gate signals G in response to the overcurrent detection signal SOD to suppress overcurrent flowing through the main transistor 8 .
  • the overcurrent protection circuit 17 stops generating the overcurrent detection signal SOD when the output monitor current IOM becomes equal to or less than a predetermined threshold value, and shifts the gate control circuit 15 (main transistor 8) to normal control.
  • the configuration (operation) of the overcurrent protection circuit 17 is merely an example.
  • Overcurrent protection circuit 17 can have different current-voltage characteristics and different modes of operation.
  • the overcurrent protection circuit 17 may have a circuit configuration including at least one current-voltage characteristic of a constant current voltage drooping characteristic, a foldback current limiting characteristic, and a constant power control voltage drooping characteristic.
  • the overcurrent protection circuit 17 may have a circuit configuration including an automatic reset type or latch type (shutdown type that does not automatically reset) operation method.
  • semiconductor device 1 includes interlayer insulating layer 19 covering first main surface 3 .
  • the interlayer insulating layer 19 collectively covers the first device region 6 and the second device region 7 .
  • the interlayer insulating layer 19 has a multilayer wiring structure having a laminated structure in which a plurality of insulating layers and a plurality of wiring layers are alternately laminated.
  • Each insulating layer includes at least one of a silicon oxide film and a silicon nitride film.
  • Each wiring layer includes at least one of a pure Al layer (an Al layer with a purity of 99% or higher), a Cu layer (a Cu layer with a purity of 99% or higher), an AlCu alloy layer, an AlSiCu alloy layer, and an AlSi alloy layer. may contain.
  • the semiconductor device 1 includes n main gate wirings 20 as an example of control wirings arranged above the first main surface 3 (anywhere above).
  • the n main gate wirings 20 are composed of n wiring layers selectively routed within the interlayer insulating layer 19 .
  • the n main gate wirings 20 are electrically connected to the n first gates FG of the main transistor 8 in a one-to-one correspondence in the first device region 6 while being electrically independent of each other.
  • the n main gate wirings 20 are electrically connected to the control IC 14 (gate control circuit 15) in the second device region 7, respectively.
  • the n main gate wirings 20 individually transmit the n gate signals G generated by the control IC 14 (gate control circuit 15 ) to the n first gates FG of the main transistor 8 .
  • the n main gate wirings 20 are electrically connected to the third gates TG of one or a plurality of unit transistors 10 to be systematized as individually controlled objects out of an aggregate of a plurality of unit transistors 10, respectively.
  • the n main gate wirings 20 may include one or a plurality of main gate wirings 20 electrically connected to one unit transistor 10 to be systematized as an individually controlled object.
  • the n main gate wirings 20 may include one or more main gate wirings 20 that connect in parallel a plurality of unit transistors 10 to be systematized as individually controlled objects.
  • the semiconductor device 1 includes n monitor gate wirings 21 as an example of monitor control wirings arranged above the first main surface 3 (anywhere above).
  • the n monitor gate wirings 21 are composed of n wiring layers selectively routed within the interlayer insulating layer 19 .
  • the n monitor gate wirings 21 are electrically connected to the n first monitor gates FMG of the monitor transistor 11 in a one-to-one correspondence in the first device region 6 while being electrically independent of each other.
  • the n monitor gate lines 21 are electrically connected to the control IC 14 (gate control circuit 15) in the second device region 7, respectively.
  • the n monitor gate wirings 21 individually transmit the n monitor gate signals MG generated by the control IC 14 (gate control circuit 15 ) to the n first monitor gates FMG of the monitor transistor 11 .
  • the n monitor gate wirings 21 are electrically connected to the third monitor gates TMG of one or a plurality of unit monitor transistors 13 to be systematized as individually controlled objects out of the set of unit monitor transistors 13 . It is The n monitor gate wirings 21 may include one or a plurality of monitor gate wirings 21 electrically connected to one unit monitor transistor 13 to be systematized as an individually controlled object. Also, the n monitor gate wirings 21 may include one or more monitor gate wirings 21 that connect in parallel a plurality of unit monitor transistors 13 to be systematized as individually controlled objects.
  • the n monitor gate wirings 21 are electrically connected to the corresponding main gate wirings 20 in a one-to-one correspondence. Each of the n monitor gate lines 21 may be formed integrally with the corresponding main gate line 20 .
  • the n monitor gate wirings 21 are electrically connected to the control IC 14 (gate control circuit 15) through corresponding main gate wirings 20, respectively.
  • the n monitor gate wirings 21 supply the n gate signals G (n monitor gate signals MG) generated by the control IC 14 (gate control circuit 15) to the n first monitor gates FMG of the monitor transistor 11. Communicate individually.
  • semiconductor device 1 includes a plurality of terminal electrodes 22-27.
  • a plurality of terminal electrodes 22-27 are indicated by hatching.
  • the number, arrangement and planar shape of the plurality of terminal electrodes 22 to 27 are adjusted to any form according to the specifications of the main transistor 8 and the specifications of the control IC 14, and are not limited to the form shown in FIG.
  • the plurality of terminal electrodes 22-27 includes drain terminal 22 (power supply terminal VBB), source terminal 23 (output terminal OUT), input terminal 24, ground terminal 25, enable terminal 26 and sense terminal 27 in this embodiment.
  • the drain terminal 22 is electrically connected to the first drain FD of the main transistor 8, the first monitor drain FMD of the monitor transistor 11, and the control IC14.
  • the drain terminal 22 transmits the power supply voltage VB to various circuits such as the first drain FD of the main transistor 8, the first monitor drain FMD of the monitor transistor 11, the control IC 14, and the like.
  • the source terminal 23 is electrically connected to the first source FS of the main transistor 8 and the control IC 14 .
  • the source terminal 23 transmits the output current IO generated by the main transistor 8 to the outside.
  • the input terminal 24 transmits an input voltage that drives the control IC 14 .
  • Ground terminal 25 transmits ground voltage GND.
  • the enable terminal 26 transmits an electric signal for enabling or disabling some or all of the functions of the control IC 14 .
  • a sense terminal 27 transmits an electrical signal for detecting an abnormality in the main transistor 8, monitor transistor 11, control IC 14, and the like.
  • Drain terminal 22 directly covers the second main surface 4 of the semiconductor chip 2 and is electrically connected to the second main surface 4 .
  • Drain terminal 22 may include at least one of a Ti layer, Ni layer, Au layer, Ag layer and Al layer.
  • the drain terminal 22 may have a layered structure in which at least two of a Ti layer, a Ni layer, an Au layer, an Ag layer and an Al layer are layered in an arbitrary manner.
  • the source terminal 23 , the input terminal 24 , the ground terminal 25 , the enable terminal 26 and the sense terminal 27 are arranged on the interlayer insulating layer 19 .
  • the source terminal 23 is formed above the first device region 6 on the first main surface 3 .
  • the input terminal 24, the ground terminal 25, the enable terminal 26, and the sense terminal 27 are arranged above the area outside the first device area 6 (specifically, the second device area 7) on the first main surface 3.
  • the terminal electrodes 23-27 may include at least one of a pure Al layer, a pure Cu layer, an AlCu alloy layer, an AlSiCu alloy layer and an AlSi alloy layer.
  • a plating layer may be formed on the outer surface of each of the terminal electrodes 23-27.
  • the plated layer may contain at least one of a Ni layer, a Pd layer and an Au layer.
  • FIG. 7A to 7C are circuit diagrams corresponding to FIG. 5, respectively, for explaining examples of operations of the main transistor 8 and the monitor transistor 11.
  • FIG. 7A a gate signal G less than the gate threshold voltage (that is, an off signal) is input to all n main gate lines 20 .
  • Such control is applied when the main transistor 8 is turned off.
  • all the system transistors 9 are turned off, so that the main transistor 8 is turned off.
  • the monitor transistor 11 the n system monitor transistors 12 are turned off in conjunction with the n system transistors 9 .
  • the monitor transistor 11 is turned off in conjunction with the main transistor 8 .
  • a gate signal G (that is, ON signal) having a gate threshold voltage or higher is input to all of the n main gate wirings 20 .
  • Such control is applied during normal operation of the main transistor 8 .
  • the n system transistors 9 are turned on, and as a result, the main transistor 8 is turned on.
  • the main transistor 8 generates an output current IO containing n system currents IS generated by the n system transistors 9 .
  • the channel utilization rate of the main transistor 8 relatively increases and the on-resistance relatively decreases.
  • the n system monitor transistors 12 are turned on in conjunction with the n system transistors 9 .
  • the monitor transistor 11 is turned on in conjunction with the main transistor 8 .
  • Monitor transistor 11 includes n system monitor currents ISM generated by n system monitor transistors 12, and generates output monitor current IOM for monitoring output current IO. In this case, the channel utilization rate of the monitor transistor 11 relatively increases and the on-resistance relatively decreases.
  • a gate signal G (that is, ON signal) having a gate threshold voltage or higher is input to x (1 ⁇ x ⁇ n) main gate wirings 20, and (n ⁇ x) main gate wirings 20
  • a gate signal G (that is, an OFF signal) having a voltage less than the gate threshold voltage is input to .
  • Such control is applied during the active clamp operation of the main transistor 8 .
  • the x number of system transistors 9 are turned on and the (nx) number of system transistors 9 are turned off. is turned off and turned on.
  • the main transistor 8 generates an output current IO containing x system currents IS generated by the x system transistors 9 .
  • the main transistor 8 generates an output current IO that includes x system currents IS of absolute value exceeding 0A and (n ⁇ x) system currents IS of 0A.
  • the channel utilization rate of the main transistor 8 relatively decreases and the on-resistance relatively increases.
  • the x system monitor transistors 12 are turned on in conjunction with the x system transistors 9, and the (nx) system transistors 9 are activated in conjunction with the (nx) system transistors 9.
  • Monitor transistor 12 is turned off.
  • the monitor transistor 11 turns on in a state in which a part of the current path is turned on and a part of the current path is cut off in conjunction with the main transistor 8 .
  • the monitor transistor 11 includes x system monitor currents ISM generated by the x system monitor transistors 12, and generates an output monitor current IOM for monitoring the output current IO.
  • the monitor transistor 11 generates an output monitor current IOM including x system monitor currents ISM having an absolute value exceeding 0A and (n ⁇ x) system monitor currents ISM having an absolute value of 0A.
  • the channel utilization rate of the monitor transistor 11 relatively decreases and the on-resistance relatively increases.
  • the overcurrent protection circuit 17 generates an overcurrent detection signal SOD and outputs the overcurrent detection signal SOD to the gate control circuit 15 when the output monitor current IOM exceeds a predetermined threshold.
  • the gate control circuit 15 limits part or all of the n gate signals G in response to the overcurrent detection signal SOD, and limits part or all of the n system currents IS generated by the n system transistors 9. limit everything.
  • the overcurrent protection circuit 17 stops generating the overcurrent detection signal SOD when the output monitor current IOM becomes equal to or less than a predetermined threshold value, and shifts the gate control circuit 15 (main transistor 8) to normal control.
  • the n-system main transistors 8 are configured such that the on-resistance (channel utilization factor) is varied by individual control of the n-system transistors 9 . More specifically, the main transistor 8 is controlled by individual control of the n system transistors 9 so that the on-resistance during active clamp operation differs from the on-resistance during normal operation. More specifically, the main transistor 8 is controlled by individual control of the n system transistors 9 so that the ON resistance during active clamp operation exceeds the ON resistance during normal operation.
  • the monitor transistor 11 is configured such that its on-resistance changes in conjunction with the main transistor 8 .
  • the monitor transistor 11 is interlocked with the main transistor 8 and controlled such that the on-resistance during active clamp operation is different from the on-resistance during normal operation. More specifically, the monitor transistor 11 is controlled in conjunction with the main transistor 8 so that the ON resistance during active clamping operation exceeds the ON resistance during normal operation.
  • FIG. 9 is a circuit diagram showing a configuration example of the block circuit diagram shown in FIG. 8 and 9 are also circuit diagrams showing essential parts of the control IC 14.
  • FIG. 8 and 9 show examples in which an inductive load L is connected to the source terminal 23.
  • the two-system main transistor 8 includes a first-system transistor 9A and a second-system transistor 9B.
  • Two second gates SG constitute two first gates FG.
  • the two second drains SD are electrically connected to the drain terminal 22 respectively.
  • the two second sources SS are electrically connected to the source terminal 23 respectively.
  • the first system transistor 9A generates the first system current IS1
  • the second system transistor 9B generates the second system current IS2.
  • Two systems of main transistors 8 generate an output current IO including a first system current IS1 and a second system current IS2.
  • the second system current IS2 may be different from the first system current IS1 as is clear from the above description, or may be equal to the first system current IS1.
  • the first system current IS1 and the second system current IS2 are simply referred to as the system current IS without distinction.
  • the two systems of main transistors 8 are controlled in a first operation mode, a second operation mode and a third operation mode.
  • the first and second system transistors 9A-9B are simultaneously controlled to be turned off.
  • the second operation mode the first and second system transistors 9A and 9B are controlled to be turned on at the same time.
  • the third operation mode only one of the first and second system transistors 9A-9B is controlled to be on.
  • the first system transistor 9A is controlled to be on and the second system transistor 9B is controlled to be off.
  • the two-system monitor transistor 11 includes a first-system monitor transistor 12A and a second-system monitor transistor 12B.
  • Two second monitor gates SMG constitute two first monitor gates FMG.
  • the two second monitor drain SMDs are electrically connected to the drain terminal 22 respectively.
  • the two second monitor sources SMS are electrically separated from the source terminal 23 (the second sources SS of the first and second system transistors 9A-9B).
  • the first system monitor transistor 12A generates the first system monitor current ISM1
  • the second system monitor transistor 12B generates the second system monitor current ISM2.
  • Two systems of monitor transistors 11 generate an output monitor current IOM including a first system monitor current ISM1 and a second system monitor current ISM2.
  • the second system monitor current ISM2 may be different from the first system monitor current ISM1 as is clear from the above description, or may be equal to the first system monitor current ISM1.
  • the first system monitor current ISM1 and the second system monitor current ISM2 are simply referred to as the system monitor current ISM without distinction.
  • the two systems of monitor transistors 11 are controlled in a first operation mode, a second operation mode and a third operation mode.
  • the first and second system monitor transistors 12A and 12B are simultaneously controlled to be turned off.
  • the second operation mode the first and second system monitor transistors 12A and 12B are simultaneously turned on.
  • the third operation mode only one of the first and second system monitor transistors 12A and 12B is controlled to be on.
  • the first system monitor transistor 12A is controlled to be on and the second system monitor transistor 12B is controlled to be off.
  • the first to third operation modes of the monitor transistor 11 are interlocked with the first to third operation modes of the main transistor 8 in this embodiment.
  • the two main gate wirings 20 include a first main gate wiring 20A and a second main gate wiring 20B.
  • the first main gate wiring 20A is electrically connected to the second gate SG of the first system transistor 9A.
  • the second main gate wiring 20B is electrically connected to the second gate SG of the second system transistor 9B.
  • the two monitor gate lines 21 include a first monitor gate line 21A and a second monitor gate line 21B.
  • the first monitor gate wiring 21A is electrically connected to the first main gate wiring 20A and the second monitor gate SMG of the first system monitor transistor 12A.
  • the second monitor gate wiring 21B is electrically connected to the second main gate wiring 20B and the second monitor gate SMG of the second system monitor transistor 12B.
  • the state of being electrically connected to the first main gate wiring 20A means “the state of being electrically connected to the second gate SG of the first system transistor 9A” and “the state of being electrically connected to the second gate SG of the first system transistor 9A”. is electrically connected to the second monitor gate SMG of .
  • the state of being electrically connected to the second main gate wiring 20B includes the “state of being electrically connected to the second gate SG of the second system transistor 9B” and the “state of being electrically connected to the second gate SG of the second system monitor transistor 12B”. 2 "electrically connected to monitor gate SMG".
  • the gate control circuit 15 is electrically connected to the first and second main gate wirings 20A and 20B.
  • the gate control circuit 15 generates first and second gate signals G1-G2 in response to the enable signal EN, and outputs the first and second gate signals G1-G2 to the first and second main gate wirings 20A-20B. separately output to
  • the first and second monitor gate signals MG1 and MG2 input to the first and second system monitor transistors 12A and 12B are composed of the first and second gate signals G1 and G2, respectively.
  • the gate control circuit 15 includes a first current source 31, a second current source 32, a third current source 33, a fourth current source 34, a controller 35 and an n-channel drive MISFET 36 in this form.
  • the first current source 31, the second current source 32, the third current source 33, the fourth current source 34, the controller 35 and the drive MISFET 36 are formed in the second device region 7 respectively. ing.
  • the first current source 31 generates a first source current IH1.
  • a second current source 32 generates a second source current IH2.
  • the second current source 32 is electrically connected to the boosted voltage VG application terminal and the second main gate wiring 20B.
  • a third current source 33 generates a first sink current IL1.
  • a third current source 33 is electrically connected to the first main gate wiring 20A and the source terminal 23 .
  • a fourth current source 34 generates a second sink current IL2.
  • a fourth current source 34 is electrically connected to the second main gate wiring 20B and the source terminal 23 .
  • the controller 35 is electrically connected to the first to fourth current sources 31-34.
  • the first source current IH1 is output to the first main gate wiring 20A
  • the second source current IH2 is output to the second main gate wiring 20B.
  • the controller 35 turns off the first and second current sources 31 and 32 and turns on the third and fourth current sources 33 and 34 .
  • the first sink current IL1 is extracted from the first main gate wiring 20A
  • the second sink current IL2 is extracted from the second main gate wiring 20B.
  • the drive MISFET 36 is electrically connected to the second main gate wiring 20B and the source terminal 23.
  • Drive MISFET 36 includes a drain, source, gate and backgate.
  • a drain of the drive MISFET 36 is electrically connected to the second main gate wiring 20B.
  • a source of the drive MISFET 36 is electrically connected to the source terminal 23 .
  • a back gate of the drive MISFET 36 is electrically connected to the source terminal 23 .
  • the active clamp circuit 16 is connected between the drain and gate of the first system transistor 9A. Also, the active clamp circuit 16 is connected between the drain and gate of the first system monitor transistor 12A. The active clamp circuit 16 cooperates with the gate control circuit 15 to clamp both the first system transistor 9A and the first system monitor transistor 12A when the first source FS (source terminal 23) of the main transistor 8 becomes a negative voltage. is turned on, and both the second system transistor 9B and the second system monitor transistor 12B are turned off.
  • the active clamp circuit 16 specifically has an internal node voltage Vx electrically connected to the gate control circuit 15 .
  • Active clamp circuit 16 controls gate control circuit 15 via internal node voltage Vx to turn on both first system transistor 9A and first system monitor transistor 12A, while second system transistor 9B is turned on. and the second system monitor transistor 12B to turn off the first and second gate signals G1 and G2.
  • the first and second gate signals G1 and G2 for controlling the off state are generated.
  • the second system transistor 9B and the second system monitor transistor 12B do not contribute to the active clamp operation in this form. Therefore, the active clamp circuit 16 is not connected to the second system transistor 9B and the second system monitor transistor 12B.
  • the active clamp circuit 16 includes a Zener diode string 37, a diode string 38, and an n-channel clamp MISFET 39 in this form. Although not specifically illustrated, the Zener diode row 37, the diode row 38 and the clamp MISFET 39 are formed in the second device region 7 respectively.
  • the Zener diode string 37 consists of a series circuit including a plurality of (e.g., eight) Zener diodes connected in series in the forward direction. The number of Zener diodes is arbitrary and may be one. Zener diode string 37 includes a cathode and an anode. The cathode of the Zener diode row 37 is electrically connected to the drain terminal 22 and the second drains SD of the first and second system transistors 9A-9B.
  • the diode string 38 consists of a series circuit including a plurality of (for example, three) pn junction diodes connected in series in the forward direction.
  • the number of pn junction diodes is arbitrary and may be one.
  • Diode string 38 includes a cathode and an anode.
  • the anode of diode string 38 is reverse bias connected to the anode of Zener diode string 37 .
  • the clamp MISFET 39 includes a drain, source, gate and backgate.
  • the drain of the clamp MISFET 39 is electrically connected to the drain terminal 22 and the second drains SD of the first and second system transistors 9A-9B.
  • a source of the clamp MISFET 39 is electrically connected to the first main gate wiring 20A.
  • a gate of the clamp MISFET 39 is electrically connected to the cathode of the diode row 38 .
  • a back gate of the clamp MISFET 39 is electrically connected to the source terminal 23 .
  • the internal node voltage Vx of the active clamp circuit 16 is electrically connected to the gate of the drive MISFET36. Active clamp circuit 16 controls drive MISFET 36 to be on or off according to internal node voltage Vx. Internal node voltage Vx may be any voltage within active clamp circuit 16 . The internal node voltage Vx may be the gate voltage of the clamp MISFET 39 or the anode voltage of any one pn junction diode in the diode row 38 .
  • FIG. 10 is an enlarged view of the region X shown in FIG. 3, and is a plan view showing a layout example of the main transistor 8 and the monitor transistor 11 shown in FIG.
  • FIG. 11 is an enlarged view of area XI shown in FIG.
  • FIG. 12 is an enlarged view of region XII shown in FIG. 13 is a cross-sectional view taken along line XIII-XIII shown in FIG. 11.
  • FIG. 14 is a cross-sectional view taken along line XIV-XIV shown in FIG. 11.
  • FIG. 15 is a cross-sectional view taken along line XV-XV shown in FIG. 11.
  • FIG. 16 is a cross-sectional view taken along line XVI-XVI shown in FIG. 11.
  • FIG. 11 is an enlarged view of area XI shown in FIG.
  • FIG. 14
  • semiconductor device 1 includes an n-type (first conductivity type) first semiconductor region 51 formed in a surface layer portion of second main surface 4 of semiconductor chip 2 .
  • the first semiconductor region 51 forms the first drain FD of the main transistor 8 and the first monitor drain FMD of the monitor transistor 11 .
  • the first semiconductor region 51 may be referred to as a "drain region".
  • the first semiconductor region 51 is formed over the entire surface layer portion of the second main surface 4 and is exposed from the second main surface 4 and the first to fourth side surfaces 5A to 5D.
  • the n-type impurity concentration of the first semiconductor region 51 may be 1 ⁇ 10 18 cm ⁇ 3 or more and 1 ⁇ 10 21 cm ⁇ 3 or less.
  • the thickness of the first semiconductor region 51 may be 10 ⁇ m or more and 450 ⁇ m or less.
  • the thickness of the first semiconductor region 51 is preferably 50 ⁇ m or more and 150 ⁇ m or less.
  • the first semiconductor region 51 is formed of an n-type semiconductor substrate (Si substrate) in this embodiment.
  • the semiconductor device 1 includes an n-type second semiconductor region 52 formed in the surface layer portion of the first main surface 3 of the semiconductor chip 2 .
  • the second semiconductor region 52 forms the first drain FD of the main transistor 8 and the first monitor drain FMD of the monitor transistor 11 together with the first semiconductor region 51 .
  • the second semiconductor region 52 may be referred to as a "drift region.”
  • the second semiconductor region 52 is formed over the entire surface layer portion of the first main surface 3 so as to be electrically connected to the first semiconductor region 51, and is formed on the first main surface 3 and the first to fourth side surfaces 5A to 5D. exposed from
  • the second semiconductor region 52 has an n-type impurity concentration lower than that of the first semiconductor region 51 .
  • the n-type impurity concentration of the second semiconductor region 52 may be 1 ⁇ 10 15 cm ⁇ 3 or more and 1 ⁇ 10 18 cm ⁇ 3 or less.
  • the second semiconductor region 52 has a thickness less than the thickness of the first semiconductor region 51 .
  • the thickness of the second semiconductor region 52 may be 1 ⁇ m or more and 25 ⁇ m or less.
  • the thickness of the second semiconductor region 52 is preferably 5 ⁇ m or more and 15 ⁇ m or less.
  • the second semiconductor region 52 is formed of an n-type epitaxial layer (Si epitaxial layer) in this embodiment.
  • the semiconductor device 1 includes a trench separation structure 53 as an example of a region separation structure that partitions the first device region 6 on the first main surface 3 .
  • the trench isolation structure 53 may be called a "DTI (deep trench isolation) structure".
  • the trench isolation structure 53 is formed in an annular shape surrounding a partial region of the first main surface 3 in plan view, and partitions the first device region 6 having a predetermined shape.
  • the trench isolation structure 53 is formed in a quadrangular annular shape having four sides parallel to the first to fourth side surfaces 5A to 5D in plan view, and partitions the quadrangular first device region 6 .
  • the planar shape of the trench isolation structure 53 is arbitrary, and may be formed in a polygonal annular shape.
  • the first device region 6 may be divided into polygonal shapes according to the planar shape of the trench isolation structure 53 .
  • the trench isolation structure 53 has an isolation width WI and an isolation depth DI.
  • the isolation width WI is the width in the direction orthogonal to the extending direction of the trench isolation structure 53 in plan view.
  • the separation width WI may be 0.5 ⁇ m or more and 2.5 ⁇ m or less.
  • the separation width WI is preferably 1.2 ⁇ m or more and 2 ⁇ m or less.
  • the separation depth DI may be 1 ⁇ m or more and 10 ⁇ m or less.
  • the separation depth DI is preferably 2 ⁇ m or more and 6 ⁇ m or less.
  • the aspect ratio DI/WI of the trench isolation structure 53 may be greater than 1 and 5 or less.
  • the aspect ratio DI/WI is the ratio of the isolation depth DI to the isolation width WI.
  • the aspect ratio DI/WI is preferably 2 or more.
  • the bottom wall of the trench isolation structure 53 is preferably spaced from the bottom of the second semiconductor region 52 by 1 ⁇ m or more and 5 ⁇ m or less.
  • the trench isolation structure 53 has corners that connect the portion extending in the first direction X and the portion extending in the second direction Y in an arc shape (curved shape).
  • the four corners of the trench isolation structure 53 are arc-shaped. That is, the first device region 6 is partitioned into a quadrangular shape having four corners each extending in an arc shape.
  • the corners of trench isolation structure 53 preferably have a constant isolation width WI along the arc direction.
  • the trench isolation structure 53 has a single electrode structure including an isolation trench 54 , an isolation insulating film 55 (isolation insulator), an isolation electrode 56 and an isolation cap insulating film 57 .
  • the isolation trench 54 is dug down from the first principal surface 3 toward the second principal surface 4 .
  • the isolation trench 54 is formed spaced from the bottom of the second semiconductor region 52 toward the first main surface 3 side.
  • the isolation trench 54 includes sidewalls and a bottom wall.
  • the angle formed between the side wall of isolation trench 54 and first main surface 3 in semiconductor chip 2 may be 90° or more and 92° or less.
  • the isolation trench 54 may be formed in a tapered shape in which the width of the opening narrows from the opening toward the bottom wall.
  • the corners of the bottom walls of the isolation trenches 54 are preferably curved.
  • the entire bottom wall of isolation trench 54 may be curved toward second main surface 4 .
  • the isolation insulating film 55 is formed on the walls of the isolation trench 54 . Specifically, the isolation insulating film 55 is formed in a film shape over the entire wall surface of the isolation trench 54 and defines a recess space within the isolation trench 54 .
  • the isolation insulating film 55 preferably contains a silicon oxide film. It is particularly preferable that the isolation insulating film 55 includes a silicon oxide film made of oxide of the semiconductor chip 2 .
  • the isolation insulating film 55 has an isolation thickness TI.
  • the isolation thickness TI is the thickness along the normal direction of the wall surface of the isolation trench 54 .
  • the separation thickness TI may be 0.1 ⁇ m or more and 1 ⁇ m or less.
  • the separation thickness TI is preferably 0.15 ⁇ m or more and 0.65 ⁇ m or less.
  • the thickness of the portion covering the bottom wall of the isolation trench 54 may be less than the thickness of the portion covering the side wall of the isolation trench 54 .
  • the isolation electrode 56 is embedded as an integrated member in the isolation trench 54 with the isolation insulating film 55 interposed therebetween. Isolation electrode 56 comprises conductive polysilicon in this form. A source potential is applied to the separation electrode 56 .
  • the isolation electrode 56 has an electrode surface (isolation electrode surface) exposed from the isolation trench 54 .
  • the electrode surface of the isolation electrode 56 may be recessed in a curved shape toward the bottom wall of the isolation trench 54 .
  • the electrode surface of the isolation electrode 56 is preferably spaced from the first main surface 3 to the bottom wall of the isolation trench 54 by 0 ⁇ or more and less than 2000 ⁇ in the depth direction of the isolation trench 54 . It is particularly preferred that the electrode surface of the isolation electrode 56 is spaced from the first main surface 3 to the bottom wall of the isolation trench 54 by less than 1000 ⁇ .
  • the isolation cap insulating film 57 covers the electrode surface of the isolation electrode 56 in the isolation trench 54 in the form of a film.
  • the isolation cap insulating film 57 prevents the isolation electrode 56 from being short-circuited with other electrodes.
  • the isolation cap insulating film 57 continues to the isolation insulating film 55 .
  • the isolation cap insulating film 57 preferably contains a silicon oxide film. It is particularly preferable that the isolation cap insulating film 57 includes a silicon oxide film made of the oxide of the isolation electrode 56 . In other words, the isolation cap insulating film 57 preferably contains a polysilicon oxide, and the isolation insulating film 55 preferably contains a silicon single crystal oxide.
  • Semiconductor device 1 includes a p-type (second conductivity type) body region 58 formed in the surface layer portion of first main surface 3 in first device region 6 .
  • the body region 58 may have a p-type impurity concentration of 1 ⁇ 10 16 cm ⁇ 3 or more and 1 ⁇ 10 18 cm ⁇ 3 or less.
  • the body region 58 is formed over the entire surface layer portion of the first main surface 3 in the first device region 6 and is in contact with sidewalls of the trench isolation structure 53 .
  • Body region 58 is formed in a region on the first main surface 3 side with respect to the bottom wall of trench isolation structure 53 .
  • Body region 58 is preferably formed in a region on the first main surface 3 side with respect to the intermediate portion of trench isolation structure 53 .
  • the main transistor 8 is formed on the first main surface 3 spaced apart from the trench isolation structure 53 in plan view.
  • the main transistor 8 includes a plurality of unit transistors 10 collectively formed on the first main surface 3 of the first device region 6 .
  • the number of unit transistors 10 is arbitrary.
  • FIG. 10 shows an example in which 44 unit transistors 10 are formed.
  • the number of unit transistors 10 is preferably an even number.
  • the plurality of unit transistors 10 are arranged in a line in the first direction X in plan view, and each formed in a band shape extending in the second direction Y. As shown in FIG.
  • the plurality of unit transistors 10 are formed in stripes extending in the second direction Y in plan view.
  • each of the unit transistors 10 is composed of a unit cell 60 .
  • Each unit cell 60 includes one trench structure 61 and a channel cell 62 controlled by that trench structure 61 .
  • Trench structure 61 may also be referred to as a "gate structure” or “trench gate structure.”
  • Each trench structure 61 constitutes the third gate TG of each unit transistor 10 .
  • a channel cell 62 is a region in which opening and closing of a current path is controlled by the trench structure 61 .
  • a unit cell 60 includes a pair of channel cells 62 formed on both sides of one trench structure 61 in this form.
  • the plurality of trench structures 61 are arranged in the first direction X at intervals in a plan view, and are formed in strips extending in the second direction Y, respectively. That is, the plurality of trench structures 61 are formed in stripes extending in the second direction Y in plan view.
  • the multiple trench structures 61 each have a first end 63 on one side and a second end 64 on the other side in the longitudinal direction (second direction Y).
  • Each trench structure 61 has a trench width W and a trench depth D.
  • the trench width W is the width in the direction (first direction X) perpendicular to the direction in which the trench structure 61 extends.
  • the trench width W is preferably less than the isolation width WI of the trench isolation structure 53 (W ⁇ WI).
  • the trench width W may be 0.5 ⁇ m or more and 2 ⁇ m or less.
  • the trench width W is preferably 0.5 ⁇ m or more and 1.5 ⁇ m or less. Of course, the trench width W may be substantially equal to the isolation width WI (W ⁇ WI).
  • the trench depth D is preferably less than the isolation depth DI of the trench isolation structure 53 (D ⁇ DI).
  • the trench depth D may be 1 ⁇ m or more and 10 ⁇ m or less.
  • the trench depth D is preferably 2 ⁇ m or more and 6 ⁇ m or less.
  • the trench depth D may be approximately equal to the isolation depth DI (D ⁇ DI).
  • the aspect ratio D/W of the trench structure 61 may be greater than 1 and 5 or less.
  • the aspect ratio D/W is the ratio of trench depth D to trench width W.
  • the aspect ratio D/W is particularly preferably 2 or more.
  • the bottom wall of the trench structure 61 is preferably spaced from the bottom of the second semiconductor region 52 by 1 ⁇ m or more and 5 ⁇ m or less.
  • a plurality of trench structures 61 are arranged in the first direction X with trench intervals IT.
  • the trench interval IT is preferably set to a value such that the depletion layers extending from the plurality of trench structures 61 are integrated below the bottom walls of the plurality of trench structures 61 .
  • the trench interval IT may be 0.25 times the trench width W or more and 1.5 times the trench width W or less.
  • the trench interval IT is preferably equal to or less than the trench width W (IT ⁇ W).
  • the trench interval IT may be 0.5 ⁇ m or more and 2 ⁇ m or less.
  • Trench structure 61 has a multi-electrode structure including trench 71 , upper insulating film 72 , lower insulating film 73 , upper electrode 74 , lower electrode 75 and intermediate insulating film 76 .
  • Trench 71 may be referred to as a "gate trench.”
  • Trench structure 61 includes a buried electrode (gate electrode) buried in trench 71 with a buried insulator interposed therebetween.
  • the buried insulator is composed of an upper insulating film 72 , a lower insulating film 73 and an intermediate insulating film 76 .
  • the embedded electrode is composed of an upper electrode 74 and a lower electrode 75 .
  • the trench 71 is dug down from the first principal surface 3 toward the second principal surface 4 .
  • the trench 71 penetrates the body region 58 and is formed spaced from the bottom of the second semiconductor region 52 toward the first main surface 3 side.
  • Trench 71 includes sidewalls and a bottom wall.
  • the angle formed between the side wall of trench 71 and first main surface 3 in semiconductor chip 2 may be 90° or more and 92° or less.
  • the trench 71 may be tapered so that the width of the opening narrows from the opening toward the bottom wall.
  • the corners of the bottom wall of trench 71 are preferably curved.
  • the entire bottom wall of trench 71 may be curved toward second main surface 4 .
  • the upper insulating film 72 covers the upper wall surface of the trench 71 . Specifically, upper insulating film 72 covers the upper wall surface located on the opening side of trench 71 with respect to the bottom of body region 58 . The upper insulating film 72 crosses the boundary between the second semiconductor region 52 and the body region 58 . The upper insulating film 72 has a portion covering the body region 58 and a portion covering the second semiconductor region 52 . The area covered by the upper insulating film 72 with respect to the body region 58 is larger than the area covered with the upper insulating film 72 with respect to the second semiconductor region 52 . Upper insulating film 72 preferably includes a silicon oxide film. It is particularly preferable that the upper insulating film 72 includes a silicon oxide film made of oxide of the semiconductor chip 2 . The upper insulating film 72 is formed as a gate insulating film.
  • the upper insulating film 72 has a first thickness T1.
  • the first thickness T1 is the thickness along the normal direction of the wall surface of the trench 71 .
  • the first thickness T1 is less than the isolation thickness TI of the isolation insulating film 55 (T1 ⁇ TI).
  • the first thickness T1 may be 0.01 ⁇ m or more and 0.05 ⁇ m or less.
  • the first thickness T1 is preferably 0.02 ⁇ m or more and 0.04 ⁇ m or less.
  • the lower insulating film 73 covers the lower wall surface of the trench 71 .
  • Lower insulating film 73 specifically covers the lower wall surface located in the region on the bottom wall side of trench 71 with respect to the bottom of body region 58 .
  • the lower insulating film 73 defines a recess space in the region on the bottom wall side of the trench 71 .
  • the lower insulating film 73 is in contact with the second semiconductor region 52 .
  • Lower insulating film 73 preferably includes a silicon oxide film. It is particularly preferable that the lower insulating film 73 includes a silicon oxide film made of oxide of the semiconductor chip 2 .
  • the lower insulating film 73 has a second thickness T2.
  • the second thickness T2 is the thickness along the normal direction of the wall surface of the trench 71 .
  • the second thickness T2 exceeds the first thickness T1 of the upper insulating film 72 (T1 ⁇ T2).
  • the second thickness T2 may be substantially equal to the isolation thickness TI of the isolation insulating film 55 (T2 ⁇ TI).
  • the second thickness T2 may be 0.1 ⁇ m or more and 1 ⁇ m or less.
  • the second thickness T2 is preferably 0.15 ⁇ m or more and 0.65 ⁇ m or less.
  • the thickness of the portion covering the bottom wall of trench 71 may be less than the thickness of the portion covering the sidewall of trench 71 .
  • the upper electrode 74 is embedded in the upper side (opening side) of the trench 71 with the upper insulating film 72 interposed therebetween.
  • the upper electrode 74 is embedded in a strip shape extending in the second direction Y in plan view.
  • the upper electrode 74 faces the body region 58 and the second semiconductor region 52 with the upper insulating film 72 interposed therebetween.
  • the area of the upper electrode 74 facing the body region 58 is larger than the area of the upper electrode 74 facing the second semiconductor region 52 .
  • Upper electrode 74 comprises conductive polysilicon.
  • the upper electrode 74 is formed as a gate electrode. A gate signal G is input to the upper electrode 74 .
  • the upper electrode 74 has an electrode surface (buried electrode surface) exposed from the trench 71 .
  • the electrode surface of the upper electrode 74 may be recessed in a curved shape toward the bottom wall of the trench 71 .
  • the electrode surface of the upper electrode 74 is preferably located closer to the bottom wall of the trench 71 than the electrode surface of the separation electrode 56 in the depth direction of the trench 71 .
  • the electrode surface of the upper electrode 74 is preferably spaced from the first main surface 3 to the bottom wall of the trench 71 by 2000 ⁇ or more in the depth direction of the trench 71 . It is particularly preferable that the electrode surface of the upper electrode 74 is spaced from the first main surface 3 to the bottom wall of the trench 71 by 2500 ⁇ or more and 4500 ⁇ or less.
  • the lower electrode 75 is embedded on the lower side (bottom wall side) of the trench 71 with the lower insulating film 73 interposed therebetween.
  • the lower electrode 75 is embedded in a strip shape extending in the second direction Y in plan view.
  • the lower electrode 75 has a thickness (length) exceeding the thickness (length) of the upper electrode 74 in the depth direction of the trench 71 .
  • the lower electrode 75 faces the second semiconductor region 52 with the lower insulating film 73 interposed therebetween.
  • the lower electrode 75 has an upper end projecting from the lower insulating film 73 toward the first main surface 3 .
  • the upper end portion of the lower electrode 75 is engaged with the bottom portion of the upper electrode 74 and faces the upper insulating film 72 across the bottom portion of the upper electrode 74 in the horizontal direction along the first main surface 3 .
  • the lower electrode 75 contains conductive polysilicon.
  • the lower electrode 75 is formed as a gate electrode in this embodiment.
  • the lower electrode 75 is fixed at the same potential as the upper electrode 74 . That is, the same gate signal G is applied to the lower electrode 75 simultaneously with the upper electrode 74 .
  • the voltage drop between the upper electrode 74 and the lower electrode 75 can be suppressed, so that the electric field concentration between the upper electrode 74 and the lower electrode 75 can be suppressed.
  • the on-resistance of the semiconductor chip 2 (especially the second semiconductor region 52) can be reduced.
  • the intermediate insulating film 76 is interposed between the upper electrode 74 and the lower electrode 75 to electrically insulate the upper electrode 74 and the lower electrode 75 . Specifically, the intermediate insulating film 76 covers the lower electrode 75 exposed from the lower insulating film 73 in the region between the upper electrode 74 and the lower electrode 75 . The intermediate insulating film 76 continues to the upper insulating film 72 and the lower insulating film 73 .
  • the intermediate insulating film 76 preferably contains a silicon oxide film. Intermediate insulating film 76 particularly preferably includes a silicon oxide film made of the oxide of lower electrode 75 .
  • the intermediate insulating film 76 has an intermediate thickness TM with respect to the normal direction Z.
  • the intermediate thickness TM is less than the second thickness T2 of the lower insulating film 73 (TM ⁇ T2).
  • the intermediate thickness TM may be between 0.01 ⁇ m and 0.05 ⁇ m.
  • the intermediate thickness TM is preferably 0.02 ⁇ m or more and 0.04 ⁇ m or less.
  • a pair of channel cells 62 are formed in strips extending in the second direction Y on both sides of each trench structure 61 .
  • a pair of channel cells 62 has a length in the second direction Y that is less than the length of the trench structure 61 .
  • the entire area of the pair of channel cells 62 faces the upper electrode 74 with the upper insulating film 72 interposed therebetween.
  • a pair of channel cells 62 each have a channel width corresponding to a value obtained by multiplying the trench interval IT by half.
  • a pair of channel cells 62 includes at least one n-type source region 77 formed in the surface layer of the body region 58 .
  • the number of source regions 77 included in a pair of channel cells 62 is arbitrary.
  • a pair of channel cells 62 each include a plurality of source regions 77 in this form. All source regions 77 included in each unit cell 60 form the third source TS of each unit transistor 10 .
  • the n-type impurity concentration of the source region 77 exceeds the n-type impurity concentration of the second semiconductor region 52 .
  • the n-type impurity concentration of the source region 77 may be 1 ⁇ 10 18 cm ⁇ 3 or more and 1 ⁇ 10 21 cm ⁇ 3 or less.
  • a plurality of source regions 77 are formed in a region on the first main surface 3 side at intervals from the bottom of body region 58 and face upper electrode 74 with upper insulating film 72 interposed therebetween.
  • a plurality of source regions 77 are arranged at intervals in the second direction Y in each channel cell 62 . That is, the plurality of source regions 77 are spaced apart along the corresponding trench structure 61 on both sides of the corresponding trench structure 61 .
  • a pair of channel cells 62 includes at least one p-type contact region 78 formed in a region different from the source region 77 in the surface layer portion of the body region 58 . Any number of contact regions 78 may be included in a pair of channel cells 62 .
  • a pair of channel cells 62 each include a plurality of contact regions 78 in this form.
  • the p-type impurity concentration of contact region 78 exceeds the p-type impurity concentration of body region 58 .
  • the p-type impurity concentration of the contact region 78 may be 1 ⁇ 10 18 cm ⁇ 3 or more and 1 ⁇ 10 21 cm ⁇ 3 or less.
  • a plurality of contact regions 78 are formed in a region on the first main surface 3 side at intervals from the bottom of the body region 58 and face the upper electrode 74 with the upper insulating film 72 interposed therebetween.
  • the plurality of contact regions 78 are alternately formed with the plurality of source regions 77 in the second direction Y so as to sandwich one source region 77 therebetween. That is, the plurality of contact regions 78 are arranged at intervals along the corresponding trench structure 61 on both sides of the corresponding trench structure 61 .
  • a pair of channel cells 62 includes a plurality of channel regions 79 formed between a plurality of source regions 77 and second semiconductor regions 52 within the body region 58 . On/off of the plurality of channel regions 79 in the pair of channel cells 62 is controlled by one trench structure 61 . A plurality of channel regions 79 included in the pair of channel cells 62 form one channel of the unit transistor 10 . Thereby, one unit cell 60 functions as one unit transistor 10 .
  • the two unit cells 60 arranged on both sides in the first direction X in the first device region 6 do not include the source region 77 in the channel cell 62 on the trench isolation structure 53 side in this form. With such a structure, leakage current between trench structure 61 and trench isolation structure 53 can be suppressed.
  • the two unit cells 60 arranged on both sides include only the contact region 78 (hereinafter referred to as "outermost contact region 78") in the channel cell 62 on the trench isolation structure 53 side in this embodiment.
  • the outermost contact region 78 is formed spaced apart from the trench isolation structure 53 on the trench structure 61 side and connected to the sidewall of the corresponding trench structure 61 .
  • the outermost contact regions 78 may be formed in strips extending along the sidewalls of the corresponding trench structures 61 .
  • the two system transistors 9 include a first system transistor 9A and a second system transistor 9B.
  • the first system transistor 9A includes a plurality of (22 in this embodiment) first unit transistors 10A selectively systematized from the plurality of unit transistors 10 as objects of individual control.
  • the second system transistor 9B includes a plurality of (22 in this embodiment) second unit transistors 10B selectively systematized as objects of individual control from the plurality of unit transistors 10 excluding the first unit transistors 10A.
  • the number of second unit transistors 10B may differ from the number of first unit transistors 10A.
  • the number of second unit transistors 10B is preferably equal to the number of first unit transistors 10A.
  • unit cell 60 unit cell 60
  • lower electrode 75 intermediate insulating film 76
  • source region 77 lower insulating film 73
  • channel region 78 channel region 79
  • first unit cell 60A first trench structure 61A
  • first channel cell 62A first trench 71A
  • first upper insulating film 72A first upper insulating film 72A
  • first lower insulating film 73A first upper electrode 74A
  • first lower electrode 75A first 1 intermediate insulating film 76A
  • first source region 77A first contact region 78A
  • first channel region 79A respectively.
  • a first gate signal G1 is input to the first upper electrode 74A and the first lower electrode 75A.
  • unit cell 60 unit cell 60
  • second trench structure 61B second channel cell 62B
  • second trench 71B second upper insulating film 72B
  • second lower insulating film 73B second upper electrode 74B
  • second lower electrode 75B second 2 intermediate insulating film 76B
  • second source region 77B second contact region 78B
  • second channel region 79B second channel region 79B
  • the first system transistor 9A includes at least one first composite cell 81.
  • the number of first composite cells 81 is arbitrary and is adjusted according to the size of the first device region 6 (total number of unit transistors 10).
  • the first system transistor 9A includes a plurality of (eleven in this embodiment) first composite cells 81 in this embodiment.
  • the plurality of first composite cells 81 are each composed of ⁇ ( ⁇ 2) first unit transistors 10A (first unit cells 60A) arranged adjacent to each other on the first main surface 3 in plan view. .
  • the plurality of first composite cells 81 are arranged at intervals in the first direction X in plan view.
  • the second system transistor 9B includes at least one second composite cell 82.
  • the number of second composite cells 82 is arbitrary and is adjusted according to the size of the first device region 6 (total number of unit transistors 10).
  • the number of second composite cells 82 may differ from the number of first composite cells 81 .
  • the number of second composite cells 82 is preferably equal to the number of first composite cells 81 .
  • the second system transistor 9B includes a plurality of (eleven in this embodiment) second composite cells 82 in this embodiment.
  • Each of the plurality of second composite cells 82 is composed of ⁇ ( ⁇ 2) second unit transistors 10B (second unit cells 60B) arranged adjacent to each other on the first main surface 3 in plan view. .
  • the plurality of second composite cells 82 are arranged adjacent to the plurality of first composite cells 81 in plan view. Specifically, the plurality of second composite cells 82 are arranged in regions between the plurality of first composite cells 81 that are adjacent to each other in plan view. More specifically, the plurality of second composite cells 82 are arranged alternately with the plurality of first composite cells 81 along the first direction X so as to sandwich one first composite cell 81 in plan view.
  • short circuit here means a short circuit between the first trench structure 61A (third gate TG) of the first unit transistor 10A and the second trench structure 61B (third gate TG) of the second unit transistor 10B. (See also the circuit diagram of FIG. 6).
  • the number of first unit transistors 10A included in one first composite cell 81 is preferably two or more ( ⁇ 2)
  • the number of second unit transistors 10B included in one second composite cell 82 is preferably 2 or more ( ⁇ 2).
  • the number is preferably two or more ( ⁇ 2).
  • the electrode surface of the first upper electrode 74A related to the first system transistor 9A is 2000 ⁇ or more (preferably 2500 ⁇ ) from the first main surface 3 to the bottom wall of the first trench 71A in the depth direction of the first trench 71A. 4500 ⁇ or less).
  • the depth position of the electrode surface of the first upper electrode 74A is adjusted to such a depth position that the characteristics of the gate threshold voltage of the first unit transistor 10A do not deteriorate.
  • the electrode surface of the second upper electrode 74B related to the second system transistor 9B extends 2000 ⁇ or more (preferably 2500 ⁇ ) from the first main surface 3 to the bottom wall of the second trench 71B in the depth direction of the second trench 71B. 4500 ⁇ or less).
  • the depth position of the electrode surface of the second upper electrode 74B is adjusted to such a depth position that the characteristics of the gate threshold voltage of the second unit transistor 10B do not deteriorate.
  • the first upper electrode 74A can be properly separated from the second upper electrode 74B and embedded in the first trench 71A
  • the second upper electrode 74B can be properly separated from the first upper electrode 74A and the second upper electrode 74A can be buried in the first trench 71A.
  • 2 can be embedded in the trench 71B.
  • the first source region 77A first channel region 79A
  • the second source region 77B second channel region 79B
  • can be appropriately opposed to the second upper electrode 74B. can be opposed.
  • the first unit transistor 10A (specifically, the first channel region 79A) becomes a heat source in the first device region 6. Therefore, the number of first unit transistors 10A defines the amount of heat generated by one first composite cell 81, and the arrangement of a plurality of first composite cells 81 defines the heat generating locations in the first device region 6. FIG. In other words, when the number of first unit transistors 10A forming one first composite cell 81 is increased, the amount of heat generated in one first composite cell 81 increases. In addition, when a plurality of first composite cells 81 are arranged side by side, the heat is generated locally in the first device region 6 .
  • the plurality of first composite cells 81 are preferably arranged at regular intervals in a region between one end and the other end of the first device region 6 . According to this structure, it is possible to thin out the heat-generating portions caused by the plurality of first composite cells 81 in the first device region 6 and suppress the local temperature rise in the first device region 6 .
  • each first composite cell 81 a plurality of first channel regions 79A (first source regions 77A) arranged on one first trench structure 61A side are arranged in the first direction X on the other first trench structure 61A side. It preferably faces the region between the arrayed first channel regions 79A (first source regions 77A). According to this structure, heat generation starting points in each first composite cell 81 can be thinned out. Thereby, a local temperature rise in each first composite cell 81 can be suppressed.
  • each first unit cell 60A a plurality of first channel regions 79A formed in one first channel cell 62A are formed in the other first channel cell 62A across the corresponding first trench structure 61A. preferably opposite the plurality of first channel regions 79A.
  • the plurality of first channel regions 79A formed in the region between the pair of first trench structures 61A are arranged to be shifted from each other in the second direction Y in plan view.
  • a plurality of first channel regions 79A formed in one first channel cell 62A are formed in the other first channel cell 62A with the corresponding first trench structure 61A interposed therebetween. It may face a region between a plurality of first channel regions 79A.
  • each first unit cell 60A the plurality of first contact regions 78A formed in one first channel cell 62A are aligned with the plurality of contact regions 78A formed in the other first channel cell 62A across the corresponding first trench structure 61A. may face the first contact region 78A.
  • the plurality of first contact regions 78A arranged on one first trench structure 61A side correspond to the plurality of first contact regions 78A arranged in the first direction X on the other first trench structure 61A side. It may face the area between the contact areas 78A.
  • the plurality of first contact regions 78A formed in the region between the pair of first trench structures 61A may be arranged in a mutually offset manner in the second direction Y in plan view. Also, the plurality of first contact regions 78A may face the plurality of first source regions 77A in the first direction X in plan view.
  • the second unit transistor 10B becomes a heat source in the first device region 6. Therefore, the number of second unit transistors 10B defines the amount of heat generated by one second composite cell 82, and the arrangement of a plurality of second composite cells 82 defines the heat generating locations in the first device region 6. FIG. In other words, when the number of second unit transistors 10B forming one second composite cell 82 is increased, the amount of heat generated in one second composite cell 82 is increased. In addition, when a plurality of second composite cells 82 are arranged side by side, the heat is generated locally in the first device region 6 .
  • the plurality of second composite cells 82 are preferably arranged at regular intervals in the region between one end and the other end of the first device region 6 . According to this structure, it is possible to thin out the heat-generating portions caused by the plurality of second composite cells 82 in the first device region 6 and suppress the local temperature rise in the first device region 6 . In this case, it is preferable that at least one second composite cell 82 is arranged close to at least one first composite cell 81 . According to this structure, in the first composite cell 81 and the second composite cell 82 adjacent to each other, a situation can be created in which one of the cells is in the ON state and the other cell is in the OFF state. Thereby, a local temperature rise caused by the first composite cell 81 and the second composite cell 82 can be suppressed.
  • At least one second composite cell 82 is preferably arranged in a region between two adjacent first composite cells 81 . Furthermore, in this case, it is particularly preferable that the plurality of second composite cells 82 are arranged alternately with the plurality of first composite cells 81 so as to sandwich one first composite cell 81 therebetween. According to these structures, two adjacent first composite cells 81 can be spaced apart by the second composite cell 82 . As a result, it is possible to appropriately thin out heat-generating portions caused by the plurality of first composite cells 81 and the plurality of second composite cells 82 , and to appropriately suppress local temperature rise in the first device region 6 .
  • each second composite cell 82 a plurality of second channel regions 79B (second source regions 77B) arranged on one second trench structure 61B side are arranged in the first direction X on the other second trench structure 61B side. It preferably faces the region between the arranged second channel regions 79B (second source regions 77B). According to this structure, heat generation starting points in each of the second composite cells 82 can be thinned out. Thereby, a local temperature rise in each second composite cell 82 can be suppressed.
  • each second unit cell 60B a plurality of second channel regions 79B formed in one second channel cell 62B are formed in the other second channel cell 62B across the corresponding second trench structure 61B. It is preferable that the second channel regions 79B are opposed to the plurality of second channel regions 79B. In each second composite cell 82, it is preferable that the plurality of second channel regions 79B formed in the region between the pair of second trench structures 61B are arranged to be shifted from each other in the second direction Y in plan view. .
  • the plurality of second channel regions 79B are arranged shifted in the second direction Y with respect to the plurality of first channel regions 79A in each first trench structure 61A and the region between the trenches of each second trench structure 61B. is preferred. That is, the plurality of second channel regions 79B preferably face the region between the plurality of first contact regions 78A in the first direction X in the inter-trench regions. According to these structures, heat generation starting points in the inter-trench regions can be thinned out. Thereby, a local temperature rise in the inter-trench region can be suppressed.
  • the plurality of second contact regions 78B formed in one second channel cell 62B are aligned with the plurality of contact regions 78B formed in the other second channel cell 62B with the corresponding second trench structure 61B interposed therebetween. may face the second contact region 78B.
  • the plurality of second contact regions 78B arranged on one second trench structure 61B side correspond to the plurality of second contact regions 78B arranged in the first direction X on the other second trench structure 61B side. It may face the region between the contact regions 78B.
  • each second unit cell 60B a plurality of second channel regions 79B formed in one second channel cell 62B are formed in the other second channel cell 62B with the corresponding second trench structure 61B interposed therebetween. It may face a region between a plurality of second channel regions 79B.
  • the plurality of second contact regions 78B formed in the region between the pair of second trench structures 61B may be arranged to be offset from each other in the second direction Y in plan view.
  • the plurality of second contact regions 78B may face the plurality of second source regions 77B in the first direction X in plan view.
  • the n-system main transistors 8 have a total channel ratio RT.
  • the total channel ratio RT is the ratio of the total planar area of all channel regions 79 to the planar area of all channel cells 62 .
  • the planar area of each channel region 79 is defined by the planar area of each source region 77 .
  • the total channel ratio RT is adjusted within a range of over 0% and less than 100%.
  • the total channel ratio RT is preferably adjusted within a range of 25% or more and 75% or less.
  • the total channel ratio RT is divided into n system channel ratios RS by n system transistors 9 .
  • the first system channel ratio RSA is the ratio of the total planar area of all the first channel regions 79A to the total planar area of all the channel cells 62.
  • the second system channel ratio RSB is the ratio of the total planar area of all the second channel regions 79B to the total planar area of all the channel cells 62 .
  • each first channel region 79A is defined by the plane area of each first source region 77A
  • the plane area of each second channel region 79B is defined by the plane area of each second source region 77B.
  • the first system channel ratio RSA is adjusted by the arrangement pattern of the first source regions 77A and the first contact regions 78A.
  • the second system channel ratio RSB is adjusted by the arrangement pattern of the second source regions 77B and the second contact regions 78B.
  • the first system channel ratio RSA is divided into multiple first channel ratios RCA by multiple first composite cells 81 .
  • the first channel ratio RCA is the ratio of the total planar area of the plurality of first channel regions 79A to the total planar area of all the channel cells 62 in each first composite cell 81 .
  • the first system channel ratio RSA consists of the sum of a plurality of first channel ratios RCA.
  • the plurality of first composite cells 81 preferably have first channel ratios RCA that are equal to each other.
  • the plurality of first channel regions 79A may be formed with first areas that are different or equal to each other per unit area.
  • a second system channel ratio RSB is divided into a plurality of second channel ratios RCB by a plurality of second composite cells 82 .
  • the second channel ratio RCB is the ratio of the total planar area of the plurality of second channel regions 79B to the total planar area of all the channel cells 62 in each second composite cell 82 .
  • a plurality of second composite cells 82 are composed of sums of a plurality of second channel fractions RCB.
  • the plurality of second composite cells 82 preferably have second channel fractions RCBs that are equal to each other.
  • the plurality of second channel regions 79B may be formed with second areas that are different from each other or equal to each other per unit area.
  • the second area may be equal to or different from the first areas of the plurality of first channel regions 79A per unit area.
  • the second system channel ratio RSB may be substantially equal to the first system channel ratio RSA (RSA ⁇ RSB).
  • the second system channel ratio RSB may exceed the first system channel ratio RSA (RSA ⁇ RSB).
  • the second system channel ratio RSB may be less than the first system channel ratio RSA (RSB ⁇ RSA). 17 to 20 show configuration examples of the first channel region 79A and the second channel region 79B.
  • FIG. 17 is a cross-sectional perspective view showing a main part of the main transistor 8 together with a first configuration example of the first channel region 79A and the second channel region 79B.
  • the total channel ratio RT is 50%
  • the first system channel ratio RSA is 25%
  • the second system channel ratio RSB is 25%.
  • FIG. 18 is a cross-sectional perspective view showing a main part of the main transistor 8 together with a second configuration example of the first channel region 79A and the second channel region 79B.
  • the total channel ratio RT is 50%
  • the first system channel ratio RSA is 37.5%
  • the second system channel ratio RSB is 12.5%.
  • FIG. 19 is a cross-sectional perspective view showing a main part of the main transistor 8 together with a third configuration example of the first channel region 79A and the second channel region 79B.
  • the total channel ratio RT is 33%
  • the first system channel ratio RSA is 24.7%
  • the second system channel ratio RSB is 8.3%.
  • FIG. 20 is a cross-sectional perspective view showing a main part of the main transistor 8 together with a fourth configuration example of the first channel region 79A and the second channel region 79B.
  • the total channel ratio RT is 25%
  • the first system channel ratio RSA is 18.7%
  • the second system channel ratio RSB is 6.3%.
  • the main transistor 8 includes a plurality of pairs (11 pairs in this embodiment, 22 in total) of first trench connection structures formed on the first main surface 3 in the first device region 6. Including 90.
  • the plurality of pairs of first trench connection structures 90 are arranged such that the first trench connection structures 90 on one side (the side of the first side surface 5A) and the other side face each other with one corresponding first composite cell 81 interposed therebetween.
  • Each includes a first trench connection structure 90 on the side (second side surface 5B side).
  • the first trench connection structure 90 on one side connects the first ends 63 of a plurality (a pair in this embodiment) of the first trench structures 61A in an arch shape in plan view.
  • the first trench connection structure 90 on the other side connects the second end portions 64 of the plurality (a pair in this embodiment) of the first trench structures 61A in an arch shape in plan view.
  • the pair of first trench connection structures 90 constitutes a plurality (a pair in this embodiment) of first trench structures 61A and one annular trench structure that constitute one first composite cell 81 .
  • the first trench connection structure 90 on the other side has the same structure as the first trench connection structure 90 on the one side except that it is connected to the second end 64 of the first trench structure 61A.
  • the configuration of one first trench connection structure 90 on one side will be described, and the description of the configuration of the first trench connection structure 90 on the other side will be omitted.
  • the first trench connection structure 90 on one side has a first portion 90A extending in the first direction X and a plurality (a pair in this embodiment) of second portions 90B extending in the second direction Y. As shown in FIG.
  • the first portion 90A faces the plurality of first end portions 63 in plan view.
  • the plurality of second portions 90B extend from the first portion 90A toward the plurality of first ends 63 and are connected to the plurality of first ends 63 .
  • the first trench connection structure 90 on one side has a connection width WC and a connection depth DC.
  • the connection width WC is the width in the direction perpendicular to the direction in which the first trench connection structure 90 extends.
  • the connection width WC is preferably approximately equal to the trench width W of the trench structure 61 (WC ⁇ W).
  • Connection depth DC is preferably approximately equal to trench depth D of trench structure 61 (DC ⁇ D).
  • the aspect ratio DC/WC of the first trench connection structure 90 is approximately equal to the aspect ratio D/W of the trench structure 61 (DC/WC ⁇ D/W).
  • the bottom wall of the first trench connection structure 90 is preferably spaced from the bottom of the second semiconductor region 52 by 1 ⁇ m or more and 5 ⁇ m or less.
  • the first trench connection structure 90 on one side has a single electrode structure including a first connection trench 91 , a first connection insulating film 92 , a first connection electrode 93 and a first cap insulating film 94 .
  • the first connection trench 91 extends in an arch shape so as to communicate with the first ends 63 of the plurality of first trenches 71 ⁇ /b>A in plan view, and dug down from the first main surface 3 toward the second main surface 4 .
  • a first connection trench 91 defines a first portion 90A and a second portion 90B of the first trench connection structure 90 .
  • the first connection trench 91 is formed spaced from the bottom of the second semiconductor region 52 toward the first main surface 3 side.
  • the first connection trench 91 includes sidewalls and a bottom wall.
  • the angle between the sidewall of the first connection trench 91 and the first main surface 3 in the semiconductor chip 2 may be 90° or more and 92° or less.
  • the first connection trench 91 may be formed in a tapered shape in which the width of the opening narrows from the opening toward the bottom wall.
  • the corners of the bottom wall of the first connection trench 91 are preferably curved.
  • the entire bottom wall of the first connection trench 91 may be curved toward the second main surface 4 .
  • the sidewalls and bottom walls of the first connection trench 91 are smoothly connected to the sidewalls and bottom wall of the first trench 71A.
  • the first connection insulating film 92 is formed on the wall surface of the first connection trench 91 .
  • the first connection insulating film 92 is formed in a film shape over the entire wall surface of the first connection trench 91 and defines a recess space within the first connection trench 91 .
  • the first connection insulating film 92 extends in the first direction X in the first portion 90A of the first connection trench 91 .
  • the first connection insulating film 92 extends in the second direction Y in the second portion 90B of the first connection trench 91 .
  • the first connection insulating film 92 is connected to the first upper insulating film 72A and the first lower insulating film 73A at the communication portion between the first connection trench 91 and the first trench 71A.
  • the first connection insulating film 92 includes a silicon oxide film. It is particularly preferable that the first connection insulating film 92 includes a silicon oxide film made of oxide of the semiconductor chip 2 .
  • the first connection insulating film 92 has a third thickness T3.
  • the third thickness T3 is the thickness along the normal direction of the wall surface of the first connection trench 91 .
  • the third thickness T3 exceeds the first thickness T1 of the first upper insulating film 72A (T1 ⁇ T3).
  • the third thickness T3 may be substantially equal to the second thickness T2 of the lower insulating film 73 (T2 ⁇ T3).
  • the third thickness T3 may be substantially equal to the isolation thickness TI of the isolation insulating film 55 (T3 ⁇ TI).
  • the third thickness T3 may be 0.1 ⁇ m or more and 1 ⁇ m or less.
  • the third thickness T3 is preferably 0.15 ⁇ m or more and 0.65 ⁇ m or less.
  • the thickness of the portion covering the bottom wall of the first connection trench 91 may be less than the thickness of the portion covering the side wall of the first connection trench 91 .
  • the first connection electrode 93 is embedded in the first connection trench 91 as an integral body with the first connection insulating film 92 interposed therebetween.
  • the first connection electrode 93 contains conductive polysilicon in this form.
  • the first connection electrode 93 extends in the first direction X in the first portion 90A of the first connection trench 91 .
  • the first connection electrode 93 extends in the second direction Y in the second portion 90B of the first connection trench 91 .
  • the first connection electrode 93 is connected to the first lower electrode 75A at the communicating portion between the first connection trench 91 and the first trench 71A.
  • the first connection electrode 93 is electrically insulated from the first upper electrode 74A with the first intermediate insulating film 76A interposed therebetween. That is, the first connection electrode 93 is formed of a lead portion that extends from the first trench 71A to the first connection trench 91 with the first connection insulating film 92 and the first intermediate insulating film 76A interposed in the first lower electrode 75A.
  • the first gate signal G1 is transmitted through the first connection electrode 93 to the first lower electrode 75A. That is, the same first gate signal G1 is applied to the first connection electrode 93 at the same time as the first upper electrode 74A.
  • the first connection electrode 93 has an electrode surface (first connection electrode surface) exposed from the first connection trench 91 .
  • the electrode surface of the first connection electrode 93 may be recessed in a curved shape toward the bottom wall of the first connection trench 91 .
  • the electrode surface of the first connection electrode 93 is located (protrudes) closer to the first main surface 3 than the depth position of the electrode surface of the upper electrode 74 of the trench structure 61 in the depth direction of the first connection trench 91 . preferably. It is preferable that the electrode surface of the first connection electrode 93 is spaced from the first main surface 3 to the bottom wall of the first connection trench 91 by 0 ⁇ or more and less than 2000 ⁇ . It is particularly preferable that the electrode surface of the first connection electrode 93 is spaced from the first main surface 3 to the bottom wall of the first connection trench 91 by less than 1000 ⁇ .
  • the first cap insulating film 94 covers the electrode surface of the first connection electrode 93 in the first connection trench 91 in the form of a film.
  • the first cap insulating film 94 prevents the first connection electrode 93 from short-circuiting with other electrodes.
  • the first cap insulating film 94 continues to the first connection insulating film 92 .
  • the first cap insulating film 94 preferably contains a silicon oxide film. It is particularly preferable that the first cap insulating film 94 includes a silicon oxide film made of the oxide of the first connection electrode 93 .
  • the first cap insulating film 94 preferably contains a polysilicon oxide, and the first connection insulating film 92 preferably contains a silicon single crystal oxide.
  • the main transistor 8 includes a plurality of pairs (11 pairs in this embodiment, 22 in total) of second trench connection structures 100 formed on the first main surface 3 in the first device region 6 .
  • the plurality of pairs of second trench connection structures 100 are arranged such that the second trench connection structure 100 on one side (first side surface 5A side) and the other side face each other with one corresponding second composite cell 82 interposed therebetween.
  • Each includes a second trench connection structure 100 on the side (second side surface 5B side).
  • the second trench connection structure 100 on one side connects the first end portions 63 of a plurality (a pair in this embodiment) of the second trench structures 61B in an arch shape in plan view.
  • the second trench connection structure 100 on the other side connects the second ends 64 of a plurality (a pair in this embodiment) of the second trench structures 61B in an arch shape in plan view.
  • the pair of second trench connection structures 100 constitutes a plurality (in this embodiment, a pair) of second trench structures 61B and one annular trench structure that constitute one second composite cell 82 .
  • the second trench connection structure 100 on the other side has the same structure as the second trench connection structure 100 on the one side except that it is connected to the second end 64 of the second trench structure 61B.
  • the configuration of one second trench connection structure 100 will be described, and the description of the configuration of the second trench connection structure 100 on the other side will be omitted.
  • the second trench connection structure 100 on one side has a first portion 100A extending in the first direction X and a plurality (a pair in this embodiment) of second portions 100B extending in the second direction Y.
  • the first portion 100A faces the plurality of first end portions 63 in plan view.
  • the plurality of second portions 100B extend from the first portion 100A toward the plurality of first ends 63 and are connected to the plurality of first ends 63 .
  • the second trench connection structure 100 on one side has, like each first trench connection structure 90, a connection width WC and a connection depth DC.
  • the second trench connection structure 100 on one side has a single electrode structure including a second connection trench 101 , a second connection insulating film 102 , a second connection electrode 103 and a second cap insulating film 104 .
  • the second connection trench 101 extends in an arch shape so as to communicate with the first end portions 63 of the pair of second trenches 71 ⁇ /b>B in plan view, and is dug down from the first main surface 3 toward the second main surface 4 .
  • a second connection trench 101 defines a first portion 100A and a second portion 100B of the second trench connection structure 100 .
  • the second connection trench 101 is formed spaced from the bottom of the second semiconductor region 52 toward the first main surface 3 side.
  • the second connection trench 101 includes sidewalls and bottom walls.
  • the angle formed between the sidewall of the second connection trench 101 and the first main surface 3 in the semiconductor chip 2 may be 90° or more and 92° or less.
  • the second connection trench 101 may be formed in a tapered shape in which the width of the opening narrows from the opening toward the bottom wall.
  • the corners of the bottom wall of the second connection trench 101 are preferably curved.
  • the entire bottom wall of the second connection trench 101 may be curved toward the second main surface 4 .
  • the sidewalls and bottom walls of the second connection trench 101 are smoothly connected to the sidewalls and bottom wall of the second trench 71B.
  • the second connection insulating film 102 is formed on the wall surface of the second connection trench 101 .
  • the second connection insulating film 102 is formed in a film shape over the entire wall surface of the second connection trench 101 and defines a recess space within the second connection trench 101 .
  • the second connection insulating film 102 extends in the first direction X in the first portion 100A of the second connection trench 101 .
  • the second connection insulating film 102 extends in the second direction Y in the second portion 100B of the second connection trench 101 .
  • the second connection insulating film 102 includes a silicon oxide film. It is particularly preferable that the second connection insulating film 102 includes a silicon oxide film made of oxide of the semiconductor chip 2 .
  • the second connection insulating film 102 like the first connection insulating film 92, has a third thickness T3.
  • the second connection electrode 103 is embedded in the second connection trench 101 as an integral body with the second connection insulating film 102 interposed therebetween.
  • the second connection electrode 103 contains conductive polysilicon in this form.
  • the second connection electrode 103 extends in the first direction X in the first portion 100A of the second connection trench 101 .
  • the second connection electrode 103 extends in the second direction Y in the second portion 100B of the second connection trench 101 .
  • the second connection electrode 103 is connected to the second lower electrode 75B at the communicating portion between the second connection trench 101 and the second trench 71B.
  • the second connection electrode 103 is electrically insulated from the second upper electrode 74B with the second intermediate insulating film 76B interposed therebetween.
  • the second connection electrode 103 is a lead portion that extends from the second trench 71B to the second connection trench 101 with the second connection insulating film 102 and the second intermediate insulating film 76B interposed in the second lower electrode 75B.
  • the second gate signal G2 is transmitted through the second connection electrode 103 to the second lower electrode 75B. That is, the same second gate signal G2 is applied to the second connection electrode 103 at the same time as the second upper electrode 74B.
  • the second connection electrode 103 has an electrode surface (second connection electrode surface) exposed from the second connection trench 101 .
  • the electrode surface of the second connection electrode 103 may be recessed in a curved shape toward the bottom wall of the second connection trench 101 .
  • the electrode surface of the second connection electrode 103 is located (protrudes) closer to the first main surface 3 than the electrode surface of the upper electrode 74 of the trench structure 61 in the depth direction of the second connection trench 101 . preferably.
  • the electrode surface of the second connection electrode 103 is preferably spaced from the first main surface 3 to the bottom wall of the second connection trench 101 by 0 ⁇ or more and less than 2000 ⁇ . It is particularly preferred that the electrode surface of the second connection electrode 103 is spaced from the first main surface 3 to the bottom wall of the second connection trench 101 by less than 1000 ⁇ .
  • the second cap insulating film 104 covers the electrode surface (second connection electrode surface) of the second connection electrode 103 in the second connection trench 101 in a film form.
  • the second cap insulating film 104 prevents the second connection electrode 103 from short-circuiting with other electrodes.
  • the second cap insulating film 104 continues to the second connection insulating film 102 .
  • the second cap insulating film 104 preferably contains a silicon oxide film. It is particularly preferable that the second cap insulating film 104 includes a silicon oxide film made of the oxide of the second connection electrode 103 .
  • the second cap insulating film 104 preferably contains a polysilicon oxide, and the second connection insulating film 102 preferably contains a silicon single crystal oxide.
  • FIG. 21 is an enlarged view of region XXI shown in FIG. 22 is a cross-sectional view taken along line XXII-XXII shown in FIG. 21.
  • FIG. 23 is a cross-sectional view taken along line XXIII-XXIII shown in FIG. 21.
  • FIG. 24 is an enlarged view of region XXIV shown in FIG. 25 is a cross-sectional view taken along line XXV-XXV shown in FIG. 24.
  • FIG. 26 is a cross-sectional view taken along line XXVI-XXVI shown in FIG. 24.
  • the monitor transistor 11 is formed in the inner part (preferably the central part) of the first device region 6 with a gap from the trench isolation structure 53 in plan view.
  • the monitor transistor 11 is preferably arranged so as to be sandwiched from the first direction X by the plurality of unit transistors 10 in plan view.
  • the monitor transistor 11 includes a plurality (four in this embodiment) of unit monitor transistors 13 formed on the first main surface 3 of the first device region 6 in this embodiment. That is, the plurality of unit monitor transistors 13 are collectively formed with the plurality of unit transistors 10 on the first main surface 3 of the first device region 6 . Although the number of unit monitor transistors 13 is arbitrary, an even number is preferable.
  • the plurality of unit monitor transistors 13 are, in this embodiment, a plurality of (two in this embodiment) first unit monitor transistors 13A and a plurality of (two in this embodiment) second unit monitor transistors 13A. It includes a monitor transistor 13B. That is, the plurality of first unit monitor transistors 13A constitute the first system monitor transistor 12A, and the plurality of second unit monitor transistors 13B constitute the second system monitor transistor 12B.
  • the plurality of first unit monitor transistors 13A are arranged in a line in the first direction X in plan view, and are formed in strips extending in the second direction Y. As shown in FIG. The plurality of first unit monitor transistors 13A are formed in stripes extending in the second direction Y in plan view. The plurality of first unit monitor transistors 13A are preferably formed using partial regions of the plurality of first unit transistors 10A.
  • the plurality of first unit monitor transistors 13A be incorporated in a portion of the plurality of first unit transistors 10A (at least one first composite cell 81).
  • the plurality of first unit monitor transistors 13A are incorporated in a first composite cell 81 positioned seventh from the left side of the paper surface of FIG.
  • the plurality of first unit monitor transistors 13A divides one first unit transistor 10A into regions on one side and the other side in the second direction Y in plan view. It is located on the extension line of the area on one side and the area on the other side.
  • each of the plurality of first unit monitor transistors 13A is composed of a first unit monitor cell 110.
  • Each first unit monitor cell 110 includes one first monitor trench structure 111 and first monitor channel cells 112 controlled by the first monitor trench structure 111 .
  • the first monitor trench structure 111 may be referred to as a "monitor gate structure" or a "first monitor trench gate structure.”
  • Each first monitor trench structure 111 constitutes a third monitor gate TMG of each first unit monitor transistor 13A.
  • the first monitor channel cell 112 is a region in which opening and closing of the current path is controlled by the first monitor trench structure 111 .
  • First monitor channel cell 112 is electrically isolated from first channel cell 62A and second channel cell 62B.
  • the plurality of first monitor trench structures 111 are arranged in the first direction X at intervals in a plan view, and are each formed in a strip shape extending in the second direction Y. As shown in FIG. That is, the plurality of first monitor trench structures 111 are formed in stripes extending in the second direction Y in plan view.
  • the multiple first monitor trench structures 111 are connected to the multiple first trench structures 61A in a one-to-one correspondence in the second direction Y, respectively.
  • Each first monitor trench structure 111 has a trench width W and a trench depth D, similar to first trench structure 61A.
  • the plurality of first monitor trench structures 111 are arranged in the first direction X with trench intervals IT in the same manner as the first trench structures 61A.
  • the configuration of one first monitor trench structure 111 will be described below.
  • the first monitor trench structure 111 includes a first monitor trench 121, a first upper monitor insulating film 122, a first lower monitor insulating film 123, a first upper monitor electrode 124, a first lower monitor electrode 125 and a first intermediate monitor insulating film. It has a multi-electrode structure including 126. That is, the first monitor trench structure 111 includes a first embedded monitor electrode (first monitor gate electrode) embedded in the first monitor trench 121 with the first embedded monitor insulator interposed therebetween.
  • the first embedded monitor insulator is composed of a first upper monitor insulating film 122 , a first lower monitor insulating film 123 and a first intermediate monitor insulating film 126 .
  • the first embedded monitor electrode is composed of a first upper monitor electrode 124 and a first lower monitor electrode 125 .
  • the first monitor trench 121 is dug down from the first main surface 3 toward the second main surface 4 and formed in a strip shape extending in the first direction X so as to communicate with the first trench 71A in plan view.
  • the first monitor trench 121 penetrates the body region 58 and is formed spaced from the bottom of the second semiconductor region 52 toward the first main surface 3 side.
  • the first monitor trench 121 includes sidewalls and a bottom wall.
  • the angle between the sidewall of first monitor trench 121 and first main surface 3 in semiconductor chip 2 may be 90° or more and 92° or less.
  • the first monitor trench 121 may be formed in a tapered shape in which the width of the opening narrows from the opening toward the bottom wall.
  • the corners of the bottom wall of the first monitor trench 121 are preferably curved.
  • the entire bottom wall of first monitor trench 121 may be curved toward second main surface 4 .
  • the first upper monitor insulating film 122 covers the upper wall surface of the first monitor trench 121 . Specifically, the first upper monitor insulating film 122 covers the upper wall surface located on the opening side of the first monitor trench 121 with respect to the bottom of the body region 58 . The first upper monitor insulating film 122 crosses the boundary between the second semiconductor region 52 and the body region 58 . The first upper monitor insulating film 122 has a portion covering the body region 58 and a portion covering the second semiconductor region 52 . The covering area of the first upper monitor insulating film 122 with respect to the body region 58 is larger than the covering area of the first upper monitor insulating film 122 with respect to the second semiconductor region 52 .
  • the first upper monitor insulating film 122 is continuous with the first upper insulating film 72A at the communicating portion between the first trench 71A and the first monitor trench 121 .
  • the first upper monitor insulating film 122 forms one insulating film together with the first upper insulating film 72A.
  • the first upper monitor insulating film 122 preferably contains the same insulating material (silicon oxide film) as the first upper insulating film 72A.
  • the first upper monitor insulating film 122 is formed as a gate insulating film.
  • the first upper monitor insulating film 122 has a first thickness T1, like the first upper insulating film 72A.
  • the first lower monitor insulating film 123 covers the lower wall surface of the first monitor trench 121 . Specifically, the first lower monitor insulating film 123 covers the lower wall surface located in the region on the bottom wall side of the first monitor trench 121 with respect to the bottom of the body region 58 . The first lower monitor insulating film 123 defines a recess space in the region on the bottom wall side of the first monitor trench 121 . The first lower monitor insulating film 123 is in contact with the second semiconductor region 52 .
  • the first lower monitor insulating film 123 is continuous with the first lower insulating film 73A at the communicating portion between the first trench 71A and the first monitor trench 121 .
  • the first lower monitor insulating film 123 forms one insulating film together with the first lower insulating film 73A.
  • the first lower monitor insulating film 123 preferably contains the same insulating material (silicon oxide film) as the first lower insulating film 73A.
  • the first lower monitor insulating film 123 has a second thickness T2, like the first lower insulating film 73A.
  • the first upper monitor electrode 124 is embedded in the upper side (opening side) of the first monitor trench 121 with the first upper monitor insulating film 122 interposed therebetween.
  • the first upper monitor electrode 124 is embedded in a belt-like shape extending in the second direction Y in plan view.
  • the first upper monitor electrode 124 faces the body region 58 and the second semiconductor region 52 with the first upper monitor insulating film 122 interposed therebetween.
  • the area of first upper monitor electrode 124 facing body region 58 is larger than the area of first upper monitor electrode 124 facing second semiconductor region 52 .
  • the first upper monitor electrode 124 is connected to the first upper electrode 74A at the communicating portion between the first trench 71A and the first monitor trench 121.
  • the first upper monitor electrode 124 forms one electrode with the first upper electrode 74A.
  • First upper monitor electrode 124 preferably includes the same electrode material (conductive polysilicon) as first upper electrode 74A.
  • the first upper monitor electrode 124 is formed as a gate electrode.
  • the first gate signal G1 is input as the first monitor gate signal MG1 to the first upper monitor electrode 124 via the first upper electrode 74A.
  • the first upper monitor electrode 124 has an electrode surface (buried monitor electrode surface) exposed from the first monitor trench 121 .
  • the electrode surface of the first upper monitor electrode 124 may be recessed in a curved shape toward the bottom wall of the first monitor trench 121 .
  • the electrode surface of the first upper monitor electrode 124 is located closer to the bottom wall of the first monitor trench 121 than the depth position of the electrode surface of the isolation electrode 56 in the depth direction of the first monitor trench 121 . preferable.
  • the electrode surface of the first upper monitor electrode 124 is preferably spaced from the first main surface 3 to the bottom wall of the first monitor trench 121 by 2000 ⁇ or more in the depth direction of the first monitor trench 121 . It is particularly preferable that the electrode surface of first upper monitor electrode 124 is spaced from first main surface 3 to the bottom wall of first monitor trench 121 by 2500 ⁇ or more and 4500 ⁇ or less. In this form, the electrode surface of the first upper monitor electrode 124 continues to the electrode surface of the first upper electrode 74A at the same depth position as the electrode surface of the first upper electrode 74A.
  • the first lower monitor electrode 125 is embedded in the lower side (bottom wall side) of the first monitor trench 121 with the first lower monitor insulating film 123 interposed therebetween.
  • the first lower monitor electrode 125 is embedded in a belt-like shape extending in the second direction Y in plan view.
  • the first lower monitor electrode 125 has a thickness (length) exceeding the thickness (length) of the first upper monitor electrode 124 in the depth direction of the first monitor trench 121 .
  • the first lower monitor electrode 125 faces the second semiconductor region 52 with the first lower monitor insulating film 123 interposed therebetween.
  • the first lower monitor electrode 125 has an upper end protruding from the first lower monitor insulating film 123 toward the first main surface 3 .
  • the upper end of the first lower monitor electrode 125 is engaged with the bottom of the first upper monitor electrode 124, and the first upper monitor insulating film sandwiches the bottom of the first upper monitor electrode 124 in the lateral direction along the first main surface 3. It faces 122.
  • the first lower monitor electrode 125 continues to the first lower electrode 75A at the communicating portion between the first trench 71A and the first monitor trench 121 .
  • the first lower monitor electrode 125 forms one electrode with the first lower electrode 75A.
  • the first lower monitor electrode 125 preferably contains the same electrode material (conductive polysilicon) as the first lower electrode 75A.
  • the first lower monitor electrode 125 is formed as a gate electrode in this form.
  • the first gate signal G1 is input as the first monitor gate signal MG1 to the first lower monitor electrode 125 via the first lower electrode 75A. That is, in this embodiment, the first monitor gate signal MG1 (first gate signal G1) is input to the first lower monitor electrode 125 at the same time as the first upper monitor electrode 124 .
  • the voltage drop between the first upper monitor electrode 124 and the first lower monitor electrode 125 can be suppressed, so that the electric field concentration between the first upper monitor electrode 124 and the first lower monitor electrode 125 can be suppressed.
  • the on-resistance of the semiconductor chip 2 (especially the second semiconductor region 52) can be reduced.
  • the first intermediate monitor insulating film 126 is interposed between the first upper monitor electrode 124 and the first lower monitor electrode 125 to electrically insulate the first upper monitor electrode 124 and the first lower monitor electrode 125 . Specifically, the first intermediate monitor insulating film 126 covers the first lower monitor electrode 125 exposed from the first lower monitor insulating film 123 in the region between the first upper monitor electrode 124 and the first lower monitor electrode 125 . is doing. The first intermediate monitor insulating film 126 continues to the first upper monitor insulating film 122 and the first lower monitor insulating film 123 .
  • the first intermediate monitor insulating film 126 continues to the first intermediate insulating film 76A at the communicating portion between the first trench 71A and the first monitor trench 121. As shown in FIG.
  • the first intermediate monitor insulating film 126 preferably contains the same insulating material (silicon oxide film) as the first intermediate insulating film 76A.
  • the first intermediate monitor insulating film 126 has an intermediate thickness TM, like the first intermediate insulating film 76A.
  • the first monitor trench structure 111 is formed in such a manner that it can be regarded as part of the first trench structure 61A.
  • the first monitor channel cells 112 are formed in a strip shape extending along the corresponding first monitor trench structures 111 in the regions partitioned by the two first monitor trench structures 111 .
  • the first monitor channel cell 112 has a length in the second direction Y that is less than the length of the first monitor trench structure 111 .
  • the entire area of the first monitor channel cell 112 faces the first upper monitor electrode 124 with the first upper monitor insulating film 122 interposed therebetween.
  • the first monitor channel cell 112 has a channel width corresponding to half the trench interval IT.
  • the first monitor channel cell 112 includes at least one n-type first monitor source region 127 formed in the surface layer of the body region 58 .
  • the number of first monitor source regions 127 included in the first monitor channel cell 112 is arbitrary.
  • the first monitor channel cell 112 includes a plurality of first monitor source regions 127 in this form. All first monitor source regions 127 included in each first unit monitor cell 110 form the third monitor source TMS of each first unit monitor transistor 13A.
  • the n-type impurity concentration of the plurality of first monitor source regions 127 is approximately equal to the n-type impurity concentration of the first source region 77A.
  • a plurality of first monitor source regions 127 are formed in a region on the first main surface 3 side spaced apart from the bottom of the body region 58 and opposed to the first upper monitor electrode 124 with the first upper monitor insulating film 122 interposed therebetween. is doing.
  • the plurality of first monitor source regions 127 are spaced apart in the second direction Y in the first monitor channel cell 112 . That is, the plurality of first monitor source regions 127 are arranged at intervals along the corresponding first monitor trench structures 111 .
  • the first monitor channel cell 112 includes at least one p-type first monitor contact region 128 formed in a region different from the first monitor source region 127 in the surface layer portion of the body region 58 .
  • the number of first monitor contact regions 128 included in the first monitor channel cell 112 is arbitrary.
  • the first monitor channel cell 112 includes a plurality of first monitor contact regions 128 in this form.
  • the p-type impurity concentration of the first monitor contact region 128 is approximately equal to the p-type impurity concentration of the first contact region 78A.
  • a plurality of first monitor contact regions 128 are formed in a region on the side of the first main surface 3 at intervals from the bottom of the body region 58 and face the first upper monitor electrode 124 with the first upper monitor insulating film 122 interposed therebetween. is doing.
  • the plurality of first monitor contact regions 128 are alternately formed with the plurality of first monitor source regions 127 in the second direction Y so as to sandwich one first monitor source region 127 therebetween. That is, the plurality of first monitor contact regions 128 are arranged at intervals along the corresponding first monitor trench structures 111 .
  • the first monitor channel cell 112 includes a plurality of first monitor channel regions 129 formed between the plurality of first monitor source regions 127 and the second semiconductor regions 52 within the body region 58 . On/off of the plurality of first monitor channel regions 129 in the first monitor channel cell 112 is controlled by one first monitor trench structure 111 . A plurality of first monitor channel regions 129 included in the first monitor channel cell 112 form one channel of the first unit monitor transistor 13A. Thus, one first unit monitor cell 110 functions as one first unit monitor transistor 13A.
  • the plurality of first monitor channel regions 129 (first monitor source regions 127) arranged on one side of the first monitor trench structure 111 extend in the first direction X It preferably faces the region between the plurality of first monitor channel regions 129 (first monitor source regions 127) arranged on the other first monitor trench structure 111 side. According to this structure, heat generation starting points in the first unit monitor cell 110 can be thinned out.
  • the first unit cell 60A in which the first unit monitor cell 110 is incorporated is, in this embodiment, a first channel cell 62A controlled by the first monitor trench structure 111 (hereinafter referred to as "monitor-side first channel cell 62A"). )including.
  • the monitor-side first channel cell 62A faces the first monitor channel cell 112 with the first monitor trench structure 111 interposed therebetween.
  • the monitor-side first channel cell 62 A preferably has a layout (length and channel area) corresponding to the first monitor channel cell 112 .
  • the plurality of first channel regions 79A (first source regions 77A) are separated from the plurality of first monitor channel regions 129 (first monitor source regions 127A) with the first monitor trench structure 111 interposed therebetween. ) is preferably opposite.
  • the second unit cell 60B adjacent to the first unit monitor cell 110 includes a second channel cell 62B adjacent to the monitor-side first channel cell 62A (hereinafter referred to as "monitor-side second channel cell 62B").
  • the second channel cell 62B on the monitor side preferably has a layout (length and channel area) corresponding to the first channel cell 62A on the monitor side in the second direction Y.
  • the plurality of second unit monitor transistors 13B are arranged in a line in the first direction X in plan view and formed in a band shape extending in the second direction Y, respectively.
  • the plurality of second unit monitor transistors 13B are formed in stripes extending in the second direction Y in plan view.
  • the second unit monitor transistor 13B may be arranged adjacent to the first unit monitor transistor 13A in the first direction X.
  • Second unit monitor transistor 13B may be spaced apart from first unit monitor transistor 13A by at least one first composite cell 81 and at least one second composite cell 82 .
  • the second unit monitor transistor 13B may face the first unit monitor transistor 13A in the first direction X with at least one first composite cell 81 and at least one second composite cell 82 interposed therebetween.
  • the plurality of second unit monitor transistors 13B face the first unit monitor transistor 13A with one first composite cell 81 and one second composite cell 82 interposed therebetween.
  • the second unit monitor transistor 13B is preferably formed using a partial region of the second unit transistor 10B.
  • the plurality of second unit monitor transistors 13B be incorporated in a portion of the plurality of second unit transistors 10B (at least one second composite cell 82).
  • the plurality of second unit monitor transistors 13B are incorporated in the fifth composite cell 82 counted from the left side of the paper surface of FIG.
  • the plurality of second unit monitor transistors 13B divides one second unit transistor 10B into a region on one side and a region on the other side in the second direction Y in plan view. It is located on the extension line of the area on one side and the area on the other side.
  • each of the plurality of second unit monitor transistors 13B is composed of a second unit monitor cell 130 .
  • Each second unit monitor cell 130 includes one second monitor trench structure 131 and second monitor channel cells 132 controlled by the second monitor trench structure 131 .
  • the second monitor trench structure 131 may be referred to as a "second monitor trench gate structure".
  • Each second monitor trench structure 131 constitutes a third monitor gate TMG of each second unit monitor transistor 13B.
  • the second monitor channel cell 132 is a region in which opening and closing of the current path is controlled by the second monitor trench structure 131 .
  • Second monitor channel cell 132 is electrically isolated from first channel cell 62 A, second channel cell 62 B and first monitor channel cell 112 .
  • the plurality of second monitor trench structures 131 are arranged in the first direction X at intervals in a plan view, and are formed in strips extending in the second direction Y, respectively. That is, the plurality of second monitor trench structures 131 are formed in stripes extending in the second direction Y in plan view. In the second direction Y, the multiple second monitor trench structures 131 communicate with the multiple second trench structures 61B in a one-to-one correspondence relationship.
  • Each second monitor trench structure 131 has a trench width W and a trench depth D, similar to second trench structure 61B.
  • the plurality of second monitor trench structures 131 are arranged in the first direction X with trench intervals IT in the same manner as the second trench structures 61B.
  • the second monitor trench structure 131 includes a second monitor trench 141, a second upper monitor insulating film 142, a second lower monitor insulating film 143, a second upper monitor electrode 144, a second lower monitor electrode 145 and a second intermediate monitor insulating film. It has a multi-electrode structure including 146. That is, the second monitor trench structure 131 includes a second embedded monitor electrode (second monitor gate electrode) embedded in the second monitor trench 141 with the second embedded monitor insulator interposed therebetween.
  • the second buried monitor insulator is composed of a second upper monitor insulating film 142 , a second lower monitor insulating film 143 and a second intermediate monitor insulating film 146 .
  • a second embedded monitor electrode is composed of a second upper monitor electrode 144 and a second lower monitor electrode 145 .
  • the second monitor trench 141 is dug down from the first main surface 3 toward the second main surface 4 and formed in a strip shape extending in the first direction X so as to communicate with the second trench 71B in plan view.
  • the second monitor trench 141 penetrates the body region 58 and is formed spaced from the bottom of the second semiconductor region 52 toward the first main surface 3 side.
  • the second monitor trench 141 includes sidewalls and bottom walls.
  • the angle formed between the side wall of second monitor trench 141 and first main surface 3 in semiconductor chip 2 may be 90° or more and 92° or less.
  • the second monitor trench 141 may be tapered so that the width of the opening narrows from the opening toward the bottom wall.
  • the corners of the bottom wall of the second monitor trench 141 are preferably curved.
  • the entire bottom wall of second monitor trench 141 may be curved toward second main surface 4 .
  • the second upper monitor insulating film 142 covers the upper wall surface of the second monitor trench 141 . Specifically, the second upper monitor insulating film 142 covers the upper wall surface located on the opening side of the second monitor trench 141 with respect to the bottom of the body region 58 . A second upper monitor insulating film 142 crosses the boundary between the second semiconductor region 52 and the body region 58 . The second upper monitor insulating film 142 has a portion covering the body region 58 and a portion covering the second semiconductor region 52 . The covering area of the second upper monitor insulating film 142 with respect to the body region 58 is larger than the covering area of the second upper monitor insulating film 142 with respect to the second semiconductor region 52 .
  • the second upper monitor insulating film 142 is continuous with the second upper insulating film 72B at the communicating portion between the second trench 71B and the second monitor trench 141 .
  • the second upper monitor insulating film 142 forms one insulating film with the second upper insulating film 72B.
  • the second upper monitor insulating film 142 preferably contains the same insulating material (silicon oxide film) as the second upper insulating film 72B.
  • the second upper monitor insulating film 142 is formed as a gate insulating film.
  • the second upper monitor insulating film 142 has a first thickness T1, like the second upper insulating film 72B.
  • the second lower monitor insulating film 143 covers the lower wall surface of the second monitor trench 141 . Specifically, the second lower monitor insulating film 143 covers the lower wall surface located in the region on the bottom wall side of the second monitor trench 141 with respect to the bottom of the body region 58 . The second lower monitor insulating film 143 defines a recess space in the region on the bottom wall side of the second monitor trench 141 . The second lower monitor insulating film 143 is in contact with the second semiconductor region 52 .
  • the second lower monitor insulating film 143 is continuous with the second lower insulating film 73B at the communicating portion between the second trench 71B and the second monitor trench 141 .
  • the second lower monitor insulating film 143 forms one insulating film together with the second lower insulating film 73B.
  • the second lower monitor insulating film 143 preferably contains the same insulating material (silicon oxide film) as the second lower insulating film 73B.
  • the second lower monitor insulating film 143 has a second thickness T2 like the second lower insulating film 73B.
  • the second upper monitor electrode 144 is embedded in the upper side (opening side) of the second monitor trench 141 with the second upper monitor insulating film 142 interposed therebetween.
  • the second upper monitor electrode 144 is embedded in a belt-like shape extending in the second direction Y in plan view.
  • the second upper monitor electrode 144 faces the body region 58 and the second semiconductor region 52 with the second upper monitor insulating film 142 interposed therebetween.
  • the opposing area of the second upper monitor electrode 144 with respect to the body region 58 is larger than the opposing area of the second upper monitor electrode 144 with respect to the second semiconductor region 52 .
  • the second upper monitor electrode 144 is connected to the second upper electrode 74B at the communicating portion between the second trench 71B and the second monitor trench 141 .
  • the second upper monitor electrode 144 forms one electrode with the second upper electrode 74B.
  • Second upper monitor electrode 144 preferably includes the same electrode material (conductive polysilicon) as second upper electrode 74B.
  • the second upper monitor electrode 144 is formed as a gate electrode.
  • the second gate signal G2 is input as the second monitor gate signal MG2 to the second upper monitor electrode 144 via the second upper electrode 74B.
  • the second upper monitor electrode 144 has an electrode surface (embedded monitor electrode surface) exposed from the second monitor trench 141 .
  • the electrode surface of the second upper monitor electrode 144 may be recessed in a curved shape toward the bottom wall of the second monitor trench 141 .
  • the electrode surface of the second upper monitor electrode 144 is located closer to the bottom wall of the second monitor trench 141 than the depth position of the electrode surface of the separation electrode 56 in the depth direction of the second monitor trench 141 . preferable.
  • the electrode surface of the second upper monitor electrode 144 is preferably spaced from the first main surface 3 to the bottom wall of the second monitor trench 141 by 2000 ⁇ or more in the depth direction of the second monitor trench 141 . It is particularly preferable that the electrode surface of second upper monitor electrode 144 is spaced from first main surface 3 to the bottom wall of second monitor trench 141 by 2500 ⁇ or more and 4500 ⁇ or less. The electrode surface of the second upper monitor electrode 144 continues to the electrode surface of the second upper electrode 74B at the same depth position as the electrode surface of the second upper electrode 74B.
  • the second lower monitor electrode 145 is embedded in the lower side (bottom wall side) of the second monitor trench 141 with the second lower monitor insulating film 143 interposed therebetween.
  • the second lower monitor electrode 145 is embedded in a belt shape extending in the second direction Y in plan view.
  • the second lower monitor electrode 145 has a thickness (length) exceeding the thickness (length) of the second upper monitor electrode 144 in the depth direction of the second monitor trench 141 .
  • the second lower monitor electrode 145 faces the second semiconductor region 52 with the second lower monitor insulating film 143 interposed therebetween.
  • the second lower monitor electrode 145 has an upper end protruding from the second lower monitor insulating film 143 toward the first main surface 3 .
  • the upper end portion of the second lower monitor electrode 145 engages with the bottom portion of the second upper monitor electrode 144, and the second upper monitor insulating film sandwiches the bottom portion of the second upper monitor electrode 144 in the lateral direction along the first main surface 3. It faces 142.
  • the second lower monitor electrode 145 continues to the second lower electrode 75B at the communicating portion between the second trench 71B and the second monitor trench 141 .
  • the second lower monitor electrode 145 forms one electrode with the second lower electrode 75B.
  • the second lower monitor electrode 145 preferably contains the same electrode material (conductive polysilicon) as the second lower electrode 75B.
  • the second lower monitor electrode 145 is formed as a gate electrode in this form.
  • the second gate signal G2 is input as the second monitor gate signal MG2 to the second lower monitor electrode 145 via the second lower electrode 75B. That is, in this embodiment, the second monitor gate signal MG2 (second gate signal G2) is input to the second lower monitor electrode 145 at the same time as the second upper monitor electrode 144 is input.
  • the voltage drop between the second upper monitor electrode 144 and the second lower monitor electrode 145 can be suppressed, so that the electric field concentration between the second upper monitor electrode 144 and the second lower monitor electrode 145 can be suppressed.
  • the on-resistance of the semiconductor chip 2 (especially the second semiconductor region 52) can be reduced.
  • the second intermediate monitor insulating film 146 is interposed between the second upper monitor electrode 144 and the second lower monitor electrode 145 to electrically insulate the second upper monitor electrode 144 and the second lower monitor electrode 145 .
  • the second intermediate monitor insulating film 146 covers the second lower monitor electrode 145 exposed from the second lower monitor insulating film 143 in the region between the second upper monitor electrode 144 and the second lower monitor electrode 145. is doing.
  • the second intermediate monitor insulating film 146 continues to the second upper monitor insulating film 142 and the second lower monitor insulating film 143 .
  • the second intermediate monitor insulating film 146 continues to the second intermediate insulating film 76B at the communicating portion between the second trench 71B and the second monitor trench 141. As shown in FIG.
  • the second intermediate monitor insulating film 146 preferably contains the same insulating material (silicon oxide film) as the second intermediate insulating film 76B.
  • the second intermediate monitor insulating film 146 has an intermediate thickness TM like the second intermediate insulating film 76B. In this manner, the second monitor trench structure 131 is formed in such a manner that it can be regarded as part of the second trench structure 61B.
  • the second monitor channel cells 132 are formed in a strip shape extending along the corresponding second monitor trench structures 131 in the regions partitioned by the two second monitor trench structures 131 .
  • the second monitor channel cell 132 has a length in the second direction Y that is less than the length of the second monitor trench structure 131 .
  • the entire area of the pair of second monitor channel cells 132 faces the second upper monitor electrode 144 with the second upper monitor insulating film 142 interposed therebetween.
  • the second monitor channel cell 132 has a channel width corresponding to half the trench interval IT.
  • the second monitor channel cell 132 includes at least one n-type second monitor source region 147 formed in the surface layer of the body region 58 .
  • the number of second monitor source regions 147 included in the second monitor channel cell 132 is arbitrary.
  • the second monitor channel cell 132 includes a plurality of second monitor source regions 147 in this form. All second monitor source regions 147 included in each second unit monitor cell 130 form the third monitor source TMS of each second unit monitor transistor 13B.
  • the n-type impurity concentration of the plurality of second monitor source regions 147 is approximately equal to the n-type impurity concentration of the second source region 77B.
  • a plurality of second monitor source regions 147 are formed in a region on the first main surface 3 side spaced apart from the bottom of the body region 58 and opposed to the second upper monitor electrode 144 with the second upper monitor insulating film 142 interposed therebetween. is doing.
  • a plurality of second monitor source regions 147 are spaced apart in the second direction Y in the second monitor channel cell 132 . That is, the plurality of second monitor source regions 147 are arranged at intervals along the corresponding second monitor trench structures 131 .
  • the second monitor channel cell 132 includes at least one p-type second monitor contact region 148 formed in a region different from the second monitor source region 147 in the surface layer portion of the body region 58 .
  • the number of second monitor contact regions 148 included in the second monitor channel cell 132 is arbitrary.
  • the second monitor channel cell 132 includes a plurality of second monitor contact regions 148 in this form.
  • the p-type impurity concentration of second monitor contact region 148 exceeds the p-type impurity concentration of body region 58 .
  • the p-type impurity concentration of the second monitor contact region 148 is approximately equal to the p-type impurity concentration of the second contact region 78B.
  • a plurality of second monitor contact regions 148 are formed in a region on the first main surface 3 side with a space from the bottom of the body region 58 and opposed to the second upper monitor electrode 144 with the second upper monitor insulating film 142 interposed therebetween. is doing.
  • the plurality of second monitor contact regions 148 are alternately formed with the plurality of second monitor source regions 147 in the second direction Y so as to sandwich one second monitor source region 147 therebetween. That is, the plurality of second monitor contact regions 148 are arranged at intervals along the corresponding second monitor trench structures 131 .
  • the second monitor channel cell 132 includes a plurality of second monitor channel regions 149 formed between the plurality of second monitor source regions 147 and the second semiconductor regions 52 within the body region 58 . On/off of the plurality of second monitor channel regions 149 in the second monitor channel cells 132 is controlled by one second monitor trench structure 131 . A plurality of second monitor channel regions 149 included in the pair of second monitor channel cells 132 form one channel of the second unit monitor transistor 13B. Thus, one second unit monitor cell 130 functions as one second unit monitor transistor 13B.
  • the plurality of second monitor channel regions 149 (second monitor source regions 147) arranged on one second monitor trench structure 131 side are arranged in the first direction X It preferably faces a region between a plurality of second monitor channel regions 149 (second monitor source regions 147) arranged on the other second monitor trench structure 131 side. According to this structure, heat generation starting points in the second unit monitor cell 130 can be thinned out.
  • the second unit cell 60B incorporating the second unit monitor cell 130 is, in this embodiment, a second channel cell 62B controlled by the second monitor trench structure 131 (hereinafter referred to as "monitor-side second channel cell 62B"). )including.
  • the second channel cell 62B on the monitor side faces the second monitor channel cell 132 with the second monitor trench structure 131 interposed therebetween.
  • the second channel cell 62B on the monitor side preferably has a layout (length and channel area) corresponding to the second monitor channel cell 132 in the second direction Y.
  • the plurality of second channel regions 79B (second source regions 77B) are separated from the plurality of second monitor channel regions 149 (second monitor source regions 147B) with the second monitor trench structure 131 interposed therebetween. ) is preferably opposite.
  • a first unit cell 60A adjacent to the second unit monitor cell 130 includes a first channel cell 62A adjacent to a monitor-side second channel cell 62B (hereinafter referred to as "monitor-side first channel cell 62A").
  • the first channel cell 62A on the monitor side preferably has a layout (length and channel area) corresponding to that of the second channel cell 62B on the monitor side in the second Y direction.
  • the plurality of first channel regions 79A (first source regions 77A) are arranged in the first direction X between the plurality of second monitor channel regions 149 (second monitor source regions 147). Facing regions are preferred.
  • the n-system monitor transistors 11 have a total monitor channel ratio RMT.
  • the total monitor channel ratio RMT is the ratio of the total planar area of all the first monitor channel regions 129 and all the second monitor channel regions 149 to the total planar area of the first monitor channel cells 112 and the second monitor channel cells 132. be.
  • the planar area of each first monitor channel region 129 is defined by the planar area of each first monitor source region 127
  • the planar area of each second monitor channel region 149 is defined by the planar area of each second monitor source region 147.
  • the total monitor channel ratio RMT is adjusted in the range of more than 0% and less than 100%.
  • the total monitor channel ratio RMT is preferably adjusted within a range of 25% or more and 75% or less.
  • the total monitor channel ratio RMT is divided into n system channel ratios RMS by n system monitor transistors 12 .
  • the first system monitor channel ratio RMSA is the ratio of the total planar area of all the first monitor channel regions 129 to the total planar area of the first monitor channel cells 112 and the second monitor channel cells 132 .
  • the second system monitor channel ratio RMSB is the ratio of the total planar area of all the second monitor channel regions 149 to the total planar area of the first monitor channel cells 112 and the second monitor channel cells 132 .
  • the first system monitor channel ratio RMSA is adjusted by the arrangement pattern of the first monitor source region 127 and the first monitor contact region 128 .
  • the second system monitor channel ratio RMSB is adjusted by the arrangement pattern of the second monitor source region 147 and the second monitor contact region 148 .
  • the value of the first system monitor channel ratio RMSA may be equal to or greater than the value of the first system channel ratio RSA of the first system transistor 9A (RMSA ⁇ RSA) or less than the value of the first system channel ratio RSA (RMSA ⁇ RSA).
  • the value of the first system monitor channel ratio RMSA is preferably approximately equal to the value of the first system channel ratio RSA (RMSA ⁇ RSA). That is, the ratio of the plane area of the first monitor channel region 129 to the unit plane area of the first unit monitor transistor 13A is the ratio of the plane area of the first channel region 79A to the unit plane area of the first unit transistor 10A. is preferably approximately equal to
  • the second system monitor channel ratio RMSB may be greater than or equal to the first system monitor channel ratio RMSA (RMSA ⁇ RSMB), or may be less than the first system monitor channel ratio RMSA (RMSA>RSMB). Of course, the second system monitor channel ratio RMSB may be substantially equal to the first system monitor channel ratio RMSA (RMSA ⁇ RSMB).
  • the value of the second system monitor channel ratio RMSB may be equal to or greater than the value of the second system channel ratio RSB of the second system transistor 9B (RMSB ⁇ RSB) or less than the value of the second system channel ratio RSB (RMSB ⁇ RSB).
  • the value of the second system monitor channel ratio RMSB is preferably set to a value substantially equal to the value of the second system channel ratio RSB (RMSB ⁇ RSB). That is, the ratio of the plane area of the second monitor channel region 149 to the unit area of the second unit monitor transistor 13B is the ratio of the plane area of the second channel region 79B to the unit area of the second unit transistor 10B. is preferably approximately equal to
  • the ratio RSB/RMSB of the second system monitor channel ratio RMSB to the second system channel ratio RSB is greater than or equal to the ratio RSA/RMSA of the first system monitor channel ratio RMSA to the first system channel ratio RSA (RSA/RMSA ⁇ RSB/RMSB). or less than the ratio RSB/RMSB (RSA/RMSA>RSB/RMSB).
  • the ratio RSB/RMSB is approximately equal to the ratio RSA/RMSA (RSA/RMSA ⁇ RSB/RMSB).
  • the 1st system monitor channel ratio RMSA is 25% and the 2nd system monitor channel ratio RMSB may be 25%.
  • the 1st system channel ratio RSA is 37.5% and the 2nd system channel ratio RSB is 12.5% (see FIG. 18)
  • the 1st system monitor channel ratio RMSA is 37.5%.
  • the dual monitor channel ratio RMSB may be 12.5%.
  • the 1st system monitor channel ratio RMSA is 24.7%.
  • the dual monitor channel ratio RMSB may be 8.3%.
  • the 1st system monitor channel ratio RMSA is 18.7% and the 2nd system channel ratio RSB is 6.3% (see FIG. 20).
  • the dual monitor channel ratio RMSB may be 6.3%.
  • the system current A system monitor current ISM proportional to IS can be produced appropriately. Therefore, in the monitor transistor 11, an output monitor current IOM that is proportional to the output current IO and can appropriately monitor the output current IO can be generated.
  • the monitor transistor 11 includes a plurality of (one pair in this embodiment, two in total) first monitor trench connection structures 160 formed on the first main surface 3 in the first device region 6 .
  • a plurality of first monitor trench connection structures 160 are formed in a region between two first monitor trench structures 111 forming the first composite cell 81 .
  • the plurality of first monitor trench connection structures 160 are formed at intervals so as to sandwich the first monitor channel cells 112 from the second direction Y in plan view, and are each formed in a band shape extending in the first direction X. .
  • a plurality of first monitor trench connection structures 160 are connected to the two first monitor trench structures 111 forming the first composite cell 81 and electrically isolate the first monitor channel cells 112 from the first channel cells 62A. there is That is, the plurality of first monitor trench connection structures 160 partition the region sandwiched between the two first monitor trench structures 111 from the region sandwiched between the two first trench structures 61A. That is, the plurality of first monitor trench connection structures 160 divide the first composite cell 81 into three regions.
  • the plurality of first monitor trench connection structures 160 constitute one ring-shaped trench structure together with the plurality of first monitor trench structures 111 .
  • a plurality of first monitor trench connection structures 160 are formed spaced apart from the first channel cell 62A and the first monitor channel cell 112 in the second direction Y, with the body region 58 interposed between the first channel cell 62A and the first monitor channel cell 112 . It faces the monitor channel cell 112 .
  • a plurality of first monitor trench connection structures 160 are connected only to the body region 58 in the first direction X and the second direction Y in this configuration, and in the first direction X and the second direction Y the first channel cell 62A, the second It is not connected to two-channel cell 62B, first monitor channel cell 112 and second monitor channel cell 132.
  • FIG. Each first monitor trench connection structure 160 has a trench width W and a trench depth D, similar to first trench structure 61A.
  • a trench width W of the first monitor trench connection structure 160 is the width in the second direction Y of the first monitor trench connection structure 160 .
  • Each first monitor trench connection structure 160 includes a first monitor connection trench 161, a first upper monitor connection insulating film 162, a first lower monitor connection insulating film 163, a first upper monitor connection electrode 164, and a first lower monitor connection electrode 165. and a first intermediate monitor connection insulating film 166 .
  • the first monitor connection trench 161, the first upper monitor connection insulating film 162, the first lower monitor connection insulating film 163, the first upper monitor connection electrode 164, the first lower monitor connection electrode 165, and the first intermediate monitor connection insulating film 166 are , the first monitor trench 121 of the first monitor trench structure 111, the first upper monitor insulating film 122, the first lower monitor insulating film 123, the first upper monitor electrode 124, the first lower monitor electrode 125, and the first intermediate monitor insulating film Each has a structure corresponding to 126.
  • a structure of the first monitor trench connection structure 160 that is different from the first monitor trench structure 111 will be described below.
  • the first monitor connection trench 161 communicates with the first monitor trench 121 . That is, the first monitor connection trench 161 also communicates with the first trench 71A.
  • the first upper monitor connection insulating film 162 is connected to the first upper insulating film 72A and the first upper monitor insulating film 122 at the communicating portion between the first monitor trench 121 and the first monitor connection trench 161 .
  • the first lower monitor connection insulating film 163 is connected to the first lower insulating film 73A and the first lower monitor insulating film 123 at the communicating portion between the first monitor trench 121 and the first monitor connection trench 161 .
  • the first upper monitor connection electrode 164 is connected to the first upper electrode 74A and the first upper monitor electrode 124 at the communicating portion of the first monitor trench 121 and the first monitor connection trench 161 .
  • the first lower monitor connection electrode 165 is connected to the first lower electrode 75A and the first lower monitor electrode 125 at the communicating portion between the first monitor trench 121 and the first monitor connection trench 161 .
  • the first intermediate monitor connection insulating film 166 is connected to the first intermediate insulating film 76A and the first intermediate monitor insulating film 126 at the communicating portion between the first monitor trench 121 and the first monitor connection trench 161 .
  • the monitor transistor 11 includes a plurality of (one pair in this embodiment, two in total) second monitor trench connection structures 170 formed on the first main surface 3 in the first device region 6 .
  • a plurality of second monitor trench connection structures 170 are formed in the region between the two second monitor trench structures 131 forming the first composite cell 81 .
  • the plurality of second monitor trench connection structures 170 are formed to sandwich the second monitor channel cells 132 from the second direction Y in a plan view, and are each formed in a strip shape extending in the first direction X. .
  • a plurality of second monitor trench connection structures 170 are connected to the two second monitor trench structures 131 forming the first composite cell 81 to electrically isolate the second monitor channel cells 132 from the second channel cells 62B. there is That is, the plurality of second monitor trench connection structures 170 partition the region sandwiched between the two second monitor trench structures 131 from the region sandwiched between the two second trench structures 61B. That is, the plurality of second monitor trench connection structures 170 divides the second composite cell 82 into three regions.
  • the plurality of second monitor trench connection structures 170 constitute one annular trench structure together with the plurality of second monitor trench structures 131 .
  • a plurality of second monitor trench connection structures 170 are formed spaced apart from the second channel cells 62B and the second monitor channel cells 132 with respect to the second direction Y and sandwich the body region 58 from the second channel cells 62B and the second monitor channel cells 132 . It faces the monitor channel cell 132 .
  • a plurality of second monitor trench connection structures 170 are connected only to the body region 58 in the first direction X and the second direction Y in this configuration, and in the first direction X and the second direction Y the first channel cell 62A, the second It is not connected to two-channel cell 62B, first monitor channel cell 112 and second monitor channel cell 132.
  • FIG. Each second monitor trench connection structure 170 has a trench width W and a trench depth D, similar to second trench structure 61B.
  • a trench width W of the second monitor trench connection structure 170 is the width in the second direction Y of the second monitor trench connection structure 170 .
  • Each second monitor trench connection structure 170 includes a second monitor connection trench 171, a second upper monitor connection insulating film 172, a second lower monitor connection insulating film 173, a second upper monitor connection electrode 174, and a second lower monitor connection electrode 175. and a second intermediate monitor connection insulating film 176 .
  • the second monitor connection trench 171, the second upper monitor connection insulating film 172, the second lower monitor connection insulating film 173, the second upper monitor connection electrode 174, the second lower monitor connection electrode 175, and the second intermediate monitor connection insulating film 176 are , the second monitor trench 141 of the second monitor trench structure 131, the second upper monitor insulating film 142, the second lower monitor insulating film 143, the second upper monitor electrode 144, the second lower monitor electrode 145 and the second intermediate monitor insulating film Each has a structure corresponding to 146.
  • the structure of the second monitor trench connection structure 170 that is different from the second monitor trench structure 131 will be described below.
  • the second monitor connection trench 171 communicates with the second monitor trench 141 . That is, the second monitor connection trench 171 also communicates with the second trench 71B.
  • the second upper monitor connection insulating film 172 is connected to the second upper insulating film 72B and the second upper monitor insulating film 142 at the communicating portion between the second monitor trench 141 and the second monitor connection trench 171 .
  • the second lower monitor connection insulating film 173 is connected to the second lower insulating film 73B and the second lower monitor insulating film 143 at the communicating portion between the second monitor trench 141 and the second monitor connection trench 171 .
  • the second upper monitor connection electrode 174 is connected to the second upper electrode 74B and the second upper monitor electrode 144 at the communicating portion of the second monitor trench 141 and the second monitor connection trench 171.
  • the second lower monitor connection electrode 175 is connected to the second lower electrode 75B and the second lower monitor electrode 145 at the communicating portion between the second monitor trench 141 and the second monitor connection trench 171 .
  • the second intermediate monitor connection insulating film 176 is connected to the second intermediate insulating film 76B and the second intermediate monitor insulating film 146 at the communicating portion between the second monitor trench 141 and the second monitor connection trench 171 .
  • the semiconductor device 1 includes a body space 180 formed along the inner edge (inner peripheral wall) of the trench isolation structure 53 in the first device region 6 .
  • Body space 180 comprises a portion of body region 58 .
  • Body space 180 is formed in a strip shape extending along main transistor 8 in plan view. Specifically, the body space 180 is formed in an annular shape surrounding the main transistor 8 in plan view.
  • the body space 180 has a space width WSP.
  • the space width WSP may be equal to or greater than the separation width WI (WI ⁇ WSP) or may be less than the separation width WI (WSP ⁇ WI).
  • Body space 180 preferably has a substantially constant space width WSP with respect to the inner edge of trench isolation structure 53 .
  • the space width WSP may be 1 ⁇ m or more and 2.5 ⁇ m or less.
  • the space width WSP is preferably 1.2 ⁇ m or more and 2 ⁇ m or less.
  • the semiconductor device 1 includes a field insulating film 181 partially covering the first main surface 3 in the first device region 6 .
  • the field insulating film 181 is formed spaced apart from the main transistor 8 on the trench isolation structure 53 side in plan view, and covers the periphery of the trench isolation structure 53 . That is, the field insulating film 181 covers the body space 180 (body region 58).
  • the field insulating film 181 faces the second semiconductor region 52 (first semiconductor region 51 ) across the body space 180 (body region 58 ) at the periphery of the first device region 6 .
  • Field insulating film 181 includes a silicon oxide film.
  • Field insulating film 181 particularly preferably includes a silicon oxide film made of oxide of semiconductor chip 2 .
  • the field insulating film 181 is formed in a strip shape extending along the inner edge (inner peripheral wall) of the trench isolation structure 53 in plan view.
  • the field insulating film 181 is formed in an annular shape extending along the inner peripheral wall of the trench isolation structure 53 in plan view, and surrounds the inner portion of the first device region 6 over the entire circumference.
  • Field insulating film 181 has a side extending in one direction (first direction X) and a side extending in an intersecting direction (second direction Y) intersecting the one direction in plan view.
  • the field insulating film 181 continues to the isolation insulating film 55 on the inner edge (inner peripheral wall) side of the trench isolation structure 53 .
  • the first device region 6 is defined within the semiconductor chip 2 by the trench isolation structure 53 and is defined above the semiconductor chip 2 by the field insulating film 181 .
  • the field insulating film 181 has insulating sidewalls 182 that partition the inner part of the first device region 6 .
  • the insulating sidewall 182 is formed all around the field insulating film 181 .
  • the insulating sidewall 182 has a side extending in one direction (first direction X) and a side extending in a crossing direction (second direction Y) crossing the one direction.
  • An insulating sidewall 182 overlies the body space 180 (body region 58).
  • the insulating side wall 182 is inclined downward to form an acute angle with respect to the first main surface 3 .
  • the insulating sidewall 182 has an upper end portion located on the main surface side of the field insulating film 181 and a lower end portion located on the first main surface 3 side, and is inclined from the upper end portion to the lower end portion. sloping down.
  • the insulating side wall 182 forms an inclination angle (20° ⁇ 40°) of 20° or more and 40° or less with the first main surface 3 .
  • the angle of inclination is the angle (absolute value) formed by a straight line connecting the upper end and the lower end of the insulating sidewall 182 in a cross-sectional view with respect to the first main surface 3 inside the field insulating film 181 .
  • the tilt angle is preferably less than 40° ( ⁇ 40°).
  • the angle of inclination falls within the range of 30° ⁇ 6° (24° ⁇ 36°).
  • the tilt angle typically falls within the range of 28° or more and 36° or less (28° ⁇ 36°).
  • the insulating side wall 182 may slope in a concave curved shape toward the first main surface 3 in the region between the upper end and the lower end.
  • the angle of inclination is the angle (absolute value) formed by the straight line connecting the upper end and the lower end of the insulating side wall 182 with respect to the first main surface 3 when viewed in cross section.
  • the insulating sidewalls 182 having a relatively gentle inclination angle, it is possible to suppress the electrode residues generated when forming the trench structure 61 and the like from remaining attached to the insulating sidewalls 182 . As a result, the risk of short-circuiting between the plurality of unit transistors 10 due to electrode residues can be reduced. Digging the electrode surface of the first upper electrode 74A and the electrode surface of the second upper electrode 74B deeper than the electrode surfaces of the separation electrode 56 and the like may cause the first upper electrode 74A and the second upper electrode 74B to be damaged due to electrode residue. It is effective in reducing short circuit risk.
  • the field insulating film 181 has a thickness exceeding the first thickness T1 of the upper insulating film 72 .
  • the thickness of the field insulating film 181 is the thickness along the normal direction Z of the portion other than the insulating sidewall 182 .
  • the thickness of the field insulating film 181 preferably exceeds the intermediate thickness TM of the intermediate insulating film 76 .
  • the thickness of the field insulating film 181 may be approximately equal to the second thickness T2 of the lower insulating film 73 .
  • the thickness of the field insulating film 181 may be substantially equal to the isolation thickness TI of the isolation insulating film 55 .
  • Field insulating film 181 may have a thickness of 0.1 ⁇ m or more and 1 ⁇ m or less.
  • Field insulating film 181 preferably has a thickness of 0.15 ⁇ m or more and 0.65 ⁇ m or less.
  • the semiconductor device 1 includes a main surface insulating film 183 that selectively covers the first main surface 3 in the first device region 6 .
  • Main surface insulating film 183 includes a silicon oxide film.
  • Main surface insulating film 183 particularly preferably includes a silicon oxide film made of an oxide of semiconductor chip 2 .
  • the main surface insulating film 183 covers regions outside the trench structure 61, the first trench connection structure 90, the second trench connection structure 100 and the field insulating film 181 on the first main surface 3, and the upper insulating film 72 and the first connection It continues to the insulating film 92, the second connection insulating film 102 and the field insulating film 181 (insulating sidewall 182).
  • the main surface insulating film 183 has a thickness less than the thickness of the field insulating film 181 .
  • the thickness of main surface insulating film 183 is preferably one-fifth or less of the thickness of field insulating film 181 .
  • the thickness of the main surface insulating film 183 may be substantially equal to the first thickness T1 of the upper insulating film 72 .
  • the thickness of main surface insulating film 183 may be 0.01 ⁇ m or more and 0.05 ⁇ m or less.
  • the thickness of main surface insulating film 183 is preferably 0.02 ⁇ m or more and 0.04 ⁇ m or less.
  • the semiconductor device 1 includes the aforementioned interlayer insulating layer 19 covering the first main surface 3 .
  • Semiconductor device 1 includes a plurality of plug electrodes 191 - 197 embedded in interlayer insulating layer 19 .
  • the plurality of plug electrodes 191 to 197 includes a plurality of first plug electrodes 191, a plurality of second plug electrodes 192, a plurality of third plug electrodes 193, a plurality of fourth plug electrodes 194, a plurality of fifth plug electrodes 195, and at least It includes one (one in this form) sixth plug electrode 196 and at least one (one in this form) seventh plug electrode 197 .
  • the plurality of plug electrodes 191-197 may consist of tungsten plug electrodes. In some of the accompanying drawings, a plurality of plug electrodes 191-197 are shown simplified by X's or lines.
  • the plurality of first plug electrodes 191 are each composed of source plug electrodes for the separation electrodes 56 .
  • a plurality of first plug electrodes 191 are embedded in portions of the interlayer insulating layer 19 that cover the trench isolation structures 53 .
  • a plurality of first plug electrodes 191 are embedded at intervals along the separation electrode 56 and electrically connected to the separation electrode 56 respectively.
  • the arrangement and shape of the plurality of first plug electrodes 191 are arbitrary.
  • One or a plurality of first plug electrodes 191 may be formed on the separation electrode 56 extending in a strip shape or ring shape in a plan view.
  • the plurality of second plug electrodes 192 are each composed of gate plug electrodes for the plurality of upper electrodes 74 .
  • the plurality of second plug electrodes 192 are embedded in portions of the interlayer insulating layer 19 that cover the plurality of trench structures 61 .
  • the plurality of second plug electrodes 192 are electrically connected to both end portions of the plurality of upper electrodes 74 in this form.
  • the arrangement and shape of the plurality of second plug electrodes 192 are arbitrary.
  • One or a plurality of second plug electrodes 192 may be formed on each upper electrode 74 so as to extend in a strip shape along the upper electrodes 74 in plan view.
  • the plurality of third plug electrodes 193 consist of source plug electrodes for the plurality of channel cells 62, respectively.
  • the plurality of third plug electrodes 193 are embedded in portions of the interlayer insulating layer 19 that cover the plurality of channel cells 62 .
  • the plurality of third plug electrodes 193 are electrically connected to the plurality of source regions 77 and the plurality of contact regions 78, respectively.
  • the arrangement and shape of the plurality of third plug electrodes 193 are arbitrary.
  • the plurality of fourth plug electrodes 194 consist of source plug electrodes for the plurality of outermost contact regions 78, respectively.
  • the plurality of fourth plug electrodes 194 are embedded in portions of the interlayer insulating layer 19 covering the plurality of outermost contact regions 78 .
  • a plurality of fourth plug electrodes 194 are embedded at intervals along each outermost contact region 78 and electrically connected to each outermost contact region 78 .
  • the arrangement and shape of the plurality of fourth plug electrodes 194 are arbitrary.
  • One or a plurality of fourth plug electrodes 194 may be formed on each outermost contact region 78 extending in a strip shape along the outermost contact region 78 in plan view.
  • the plurality of fifth plug electrodes 195 consist of gate plug electrodes for the plurality of first and second connection electrodes 93 and 103, respectively.
  • the plurality of fifth plug electrodes 195 are embedded in portions of the interlayer insulating layer 19 covering the plurality of first and second connection electrodes 93 and 103, respectively.
  • Each fifth plug electrode 195 is electrically connected to the plurality of first and second connection electrodes 93 and 103 .
  • the arrangement and shape of the plurality of fifth plug electrodes 195 are arbitrary.
  • One or a plurality of fifth plug electrodes 195 are formed on the plurality of first and second connection electrodes 93 and 103 to extend in a strip shape along the plurality of first and second connection electrodes 93 and 103 in plan view. may
  • a sixth plug electrode 196 consists of a source plug electrode for the first monitor channel cell 112 .
  • a sixth plug electrode 196 is embedded in a portion of the interlayer insulating layer 19 covering the first monitor channel cell 112 .
  • Sixth plug electrode 196 is electrically connected to multiple first monitor source regions 127 and multiple first monitor contact regions 128 .
  • the arrangement and shape of the sixth plug electrode 196 are arbitrary.
  • a plurality of sixth plug electrodes 196 may be arranged at intervals along the first monitor channel cell 112 in plan view.
  • a seventh plug electrode 197 consists of a source plug electrode for the second monitor channel cell 132 .
  • the seventh plug electrode 197 is embedded in a portion of the interlayer insulating layer 19 covering the second monitor channel cell 132 .
  • the seventh plug electrode 197 is electrically connected to the plurality of second monitor source regions 147 and the plurality of second monitor contact regions 148 .
  • the arrangement and shape of the seventh plug electrode 197 are arbitrary.
  • a plurality of seventh plug electrodes 197 may be arranged at intervals along the second monitor channel cell 132 in plan view.
  • the semiconductor device 1 includes one or more main source wirings 198 arranged in the interlayer insulating layer 19 (see FIG. 13).
  • One or a plurality of main source wirings 198 are composed of wiring layers formed in the interlayer insulating layer 19 .
  • One or a plurality of main source wirings 198 are selectively routed within the interlayer insulating layer 19, electrically connected to the isolation electrode 56 via a plurality of first plug electrodes 191, and a plurality of third plug electrodes. It is electrically connected to the source region 77 and the contact region 78 via 193 and a plurality of fourth plug electrodes 194 .
  • One or more main source lines 198 are electrically connected to the aforementioned source terminal 23 .
  • the semiconductor device 1 includes one or more monitor source wirings 199 arranged in the interlayer insulating layer 19 (see FIGS. 22-23 and 25-26).
  • One or a plurality of monitor source wirings 199 are composed of wiring layers formed in the interlayer insulating layer 19 .
  • One or a plurality of monitor source lines 199 are selectively routed within the interlayer insulating layer 19 and electrically connected to the first monitor channel cell 112 via the sixth plug electrode 196 and the seventh plug electrode 197. is electrically connected to the second monitor channel cell 132 via the .
  • One or more monitor source lines 199 are electrically connected to the overcurrent protection circuit 17 described above.
  • the semiconductor device 1 includes the aforementioned n main gate wirings 20 formed within the interlayer insulating layer 19 .
  • the n main gate wirings 20 are selectively routed within the interlayer insulating layer 19 .
  • the n main gate wirings 20 are electrically connected to one or a plurality of trench structures 61 (unit transistors 10) to be systematized as individually controlled objects in the first device region 6, and in the second device region 7, the above-described is electrically connected to the control IC 14 (gate control circuit 15).
  • main gate wirings 20 include a first main gate wiring 20A and a second main gate wiring 20B in this form.
  • First main gate wiring 20A is electrically connected to first upper electrode 74A, first lower electrode 75A and first connection electrode 93 via corresponding second plug electrode 192 and corresponding fifth plug electrode 195.
  • the second main gate wiring 20B is electrically connected to the second upper electrode 74B, the second lower electrode 75B and the second connection electrode 103 via the corresponding second plug electrode 192 and the corresponding fifth plug electrode 195. , gives the second gate signal G2.
  • the semiconductor device 1 includes the aforementioned n monitor gate wirings 21 formed within the interlayer insulating layer 19 .
  • the n monitor gate wirings 21 are selectively routed within the interlayer insulating layer 19 .
  • the n monitor gate lines 21 include a first monitor gate line 21A and a second monitor gate line 21B in this embodiment.
  • the first monitor gate wiring 21A is electrically connected to the first upper monitor electrode 124 and the first lower monitor electrode 125 via the corresponding second plug electrode 192 and the corresponding fifth plug electrode 195 .
  • the first monitor gate wiring 21A is formed integrally with the first main gate wiring 20A in this embodiment.
  • the second monitor gate wiring 21B is electrically connected to the second upper monitor electrode 144 and the second lower monitor electrode 145 via the corresponding second plug electrode 192 and the corresponding fifth plug electrode 195, respectively.
  • the second monitor gate wiring 21B is formed integrally with the second main gate wiring 20B in this embodiment.
  • FIGS. 27A to 27C and FIG. 28 in addition to the circuit diagram of FIG. 27A to 27C are sectional perspective views showing control examples of the main transistor 8.
  • FIG. 27A to 27C show configuration examples in which the total channel ratio RT is 50%, the first system channel ratio RSA is 25%, and the second system channel ratio RSB is 25% (FIG. 17). See also).
  • the off-state channel (source region 77) is indicated by solid hatching.
  • the total monitor channel ratio RMT is 50%
  • the first system monitor channel ratio RSMA is 25%
  • the second system monitor channel ratio RSMB is 25%.
  • FIG. 28 is a timing chart showing an example of control of the main transistor 8.
  • FIG. FIG. 28 shows the enable signal EN, the output voltage VO (solid line), the first gate signal G1 (chain line), the second gate signal G2 (dashed line), and the output current IO in order from the top of the page.
  • the gate-source voltage of the first system transistor 9A is "Vgs1”
  • the gate-source voltage of the clamp MISFET 39 is "Vgs2”
  • the gate-source voltage of the drive MISFET 36 is "Vgs3”
  • the breakdown voltage of the Zener diode row 37 is Let “VZ" be the forward drop voltage of the diode string 38 and "VF".
  • enable signal EN is maintained at low level until time t1.
  • the low level is the logic level for turning off the main transistor 8 and the high level is the logic level for turning on the main transistor 8 .
  • the first and second gate signals G1 and G2 are maintained at a low level ( ⁇ VOUT)
  • the first and second system transistors 9A and 9B are controlled to be off (see FIG. 27A). .
  • This state corresponds to the first operation mode of the main transistor 8 .
  • the first and second system monitor transistors 12A and 12B are controlled to be off together with the first and second system transistors 9A and 9B. It is
  • the enable signal EN is controlled from low level to high level.
  • the enable signal EN becomes high level
  • the first and second gate signals G1 and G2 rise from low level ( ⁇ VOUT) to high level ( ⁇ VG), and both of the first and second system transistors 9A-9B are simultaneously activated. It is controlled to be on (see FIG. 27B).
  • the main transistor 8 enters the normal operation (first operation) state. This state corresponds to the second operation mode of the main transistor 8 .
  • the first and second system transistors 9A and 9B are turned on, the output current IO starts to flow.
  • the output voltage VO rises to near the power supply voltage VB.
  • both the first and second system monitor transistors 12A and 12B interlock with the first and second system transistors 9A and 9B. is controlled to the ON state.
  • the monitor transistor 11 enters a normal operating state.
  • an output monitor current IOM for monitoring the output current IO is generated and output to the overcurrent protection circuit 17 .
  • the enable signal EN is controlled from high level to low level.
  • the enable signal EN becomes low level
  • the first and second gate signals G1 and G2 fall from high level to low level.
  • the main transistor 8 continues to flow the output current IO until all the energy stored in the inductive load L (see FIG. 9, etc.) during the ON period is discharged.
  • the output voltage VO rapidly drops to a negative voltage lower than the ground voltage GND.
  • the main transistor 8 shifts to the active clamp operation (second operation).
  • the monitor transistor 11 interlocks with the main transistor 8 and shifts to the active clamping operation.
  • the first system transistor 9A is controlled to the ON state by the active clamp circuit 16. be.
  • the lower limit voltage VB-b is less than the channel switching voltage VB-a (VB-b ⁇ VB-a).
  • the first system monitor transistor 12A is controlled to be on in conjunction with the first system transistor 9A.
  • the second system transistor 9B is completely stopped by the drive MISFET 36 before the active clamp circuit 16 operates.
  • the main transistor 8 is driven by the first system transistor 9A while the second system transistor 9B is stopped during the active clamp operation (see FIG. 27C). This state corresponds to the third operation mode of the main transistor 8 .
  • the second system monitor transistor 12B is completely stopped in conjunction with the second system transistor 9B before the active clamp circuit 16 operates.
  • the monitor transistor 11 is driven by the first system monitor transistor 12A while the second system monitor transistor 12B is stopped during the active clamp operation.
  • the output current IO is discharged via the first system transistor 9A.
  • the active clamping operation continues until time t5 when the energy stored in the inductive load L is exhausted and the output current IO stops flowing.
  • current can flow using the first and second system transistors 9A and 9B during normal operation (during the first operation). This can reduce the on-resistance.
  • current can flow using the first system transistor 9A while the second system transistor 9B is stopped.
  • the counter electromotive force can be consumed (absorbed) by the first system transistor 9A while suppressing a rapid temperature rise caused by the counter electromotive force of the inductive load L.
  • the channel utilization rate of the main transistor 8 relatively increases during normal operation, and the channel utilization rate of the main transistor 8 relatively decreases during active clamp operation. This can reduce the on-resistance. Moreover, since a rapid temperature rise caused by the back electromotive force of the inductive load L can be suppressed during the active clamp operation, the active clamp tolerance Eac can be improved. Thus, according to the semiconductor device 1, it is possible to achieve both excellent on-resistance and excellent active clamping capability Eac.
  • the semiconductor device 1 includes n systems (n ⁇ 2) of main transistors 8 and m systems (m ⁇ 1) of monitor transistors 11 .
  • the n system main transistors 8 are individually on/off-controlled, include n system transistors 9 each generating a system current IS, and generate an output current IO containing a plurality of system currents IS.
  • the m system monitor transistors 11 include at least one system monitor transistor 12 that generates a system monitor current ISM corresponding to at least one system current IS. According to this structure, it is possible to provide the semiconductor device 1 capable of adding new control using the system current IS in the structure including the main transistor 8 including the plurality of system transistors 9 .
  • the system monitor transistor 12 is preferably on-off controlled in conjunction with the corresponding system transistor 9 .
  • System monitor transistor 12 preferably generates system monitor current ISM linked to corresponding system current IS.
  • the system monitor transistor 12 preferably produces a system monitor current ISM that is less than the corresponding system current IS.
  • the system monitor transistor 12 is preferably connected in parallel to the corresponding system transistor 9 .
  • the monitor transistor 11 preferably consists of m-system (m ⁇ 2) monitor transistors including at least two system monitor transistors 12 that generate at least two system monitor currents ISM for respectively monitoring at least two system currents IS.
  • the main transistor 8 is preferably configured so that the system transistor 9 in the ON state and the system transistor 9 in the OFF state coexist. It is preferable that monitor transistor 11 is configured such that system monitor transistor 12 in an ON state and system monitor transistor 12 in an OFF state coexist. Monitor transistor 11 preferably generates output monitor current IOM including a plurality of system monitor currents ISM.
  • the plurality of system monitor transistors 12 are preferably provided adjacent to the corresponding system transistors 9 .
  • a plurality of system monitor transistors 12 may be provided so as to face each other with at least one system transistor 9 interposed therebetween.
  • the plurality of system monitor transistors 12 may be provided adjacent to each other without the system transistor 9 interposed therebetween.
  • the number of system monitor transistors 12 is preferably equal to or less than the number of system transistors 9 .
  • the main transistor 8 is preferably configured such that the on-resistance is changed by individual control of the n system transistors 9 .
  • the monitor transistor 11 is preferably configured such that its on-resistance changes in conjunction with the main transistor 8 .
  • the main transistor 8 is preferably controlled so that the on-resistance during active clamp operation exceeds the on-resistance during normal operation by individually controlling the n system transistors 9 . It is preferable that the monitor transistor 11 is interlocked with the main transistor 8 and controlled such that the on-resistance during active clamp operation exceeds the on-resistance during normal operation.
  • FIG. 29 is an enlarged view of the region X shown in FIG. 3, and is a plan view showing a layout example of the main transistor 8 and the monitor transistor 11 of the semiconductor device 201 according to the second embodiment.
  • FIG. 30 is an enlarged view of area XXX shown in FIG. 31 is a cross-sectional view taken along line XXXI-XXXI shown in FIG. 30.
  • FIG. 32 is a cross-sectional view taken along line XXXII-XXXII shown in FIG. 30.
  • a semiconductor device 201 includes a plurality of first composite cells 81 sandwiching one first composite cell 81 in the first direction X, as in the first embodiment. It includes a plurality of second composite cells 82 arranged alternately. The plurality of second composite cells 82 in this form includes two second composite cells 82A, 82B spaced apart in the second direction Y in any region.
  • the second composite cells 82A, 82B are arranged in the region between the two first composite cells 81 in the inner portion (specifically, the central portion) of the first device region 6.
  • the second composite cells 82A, 82B each have a length in the second direction Y that is less than the length of the other second composite cells 82, defining a cell space 202 in the region therebetween.
  • Second composite cells 82A, 82B preferably each have a length that is less than half the length of the other second composite cells 82 .
  • the semiconductor device 201 includes a plurality of first unit monitor cells 110 (first unit monitor transistors 13A) and a plurality of second unit monitor cells 130 (second unit monitor transistors 13B).
  • Semiconductor device 201 includes three first unit monitor cells 110 and two second unit monitor cells 130 in this form.
  • a plurality of first unit monitor cells 110 (first unit monitor transistors 13A) and a plurality of second unit monitor cells 130 (second unit monitor transistors 13B) are mutually arranged in the inner portion of the first device region 6 in this embodiment. arranged side by side.
  • the three first unit monitor cells 110 include a first layout first unit monitor cell 110A, a second layout first unit monitor cell 110B, and a third layout first unit monitor cell 110C in order from the third side surface 5C side.
  • the first unit monitor cells 110A and 110B of the first and second layouts are arranged on one side in the first direction X (third side surface 5C side) with respect to the second composite cells 82A and 82B.
  • the first unit monitor cells 110A and 110B are arranged in a line in the first direction X so as to be positioned on the extension line of the two first unit cells 60A, and are formed in strips extending in the second direction Y.
  • the first unit monitor cells 110A and 110B face the cell space 202 in the first direction X and are connected to the corresponding first unit cell 60A in the second direction Y, respectively. That is, the first unit monitor cells 110A and 110B are incorporated in the first composite cell 81 arranged on one side of the cell space 202 in the first direction X (the third side surface 5C side).
  • the first unit monitor cell 110C of the third layout is arranged on the other side of the first direction X (fourth side surface 5D side) with respect to the second composite cells 82A and 82B.
  • 1st unit monitor cell 110C is arranged so that it may be located on an extension line of one 1st unit cell 60A.
  • 110 C of 1st unit monitor cells are formed in the strip
  • the first unit monitor cell 110C faces the first unit monitor cells 110A and 110B across the cell space 202 in the first direction X, and is connected to the first unit cell 60A corresponding to the second direction Y. That is, the first unit monitor cell 110C is incorporated in the first composite cell 81 arranged on the other side in the first direction X (the fourth side surface 5D side) with respect to the cell space 202 .
  • Each of the first unit monitor cells 110A to 110C includes one first monitor trench structure 111 and a first monitor channel cell 112 controlled by the first monitor trench structure 111, as in the first embodiment. .
  • the first monitor trench structures 111 of the first to third layouts are connected to the corresponding first trench structures 61A in a one-to-one correspondence in the second direction Y, respectively.
  • Each first monitor trench structure 111 includes a first monitor trench 121, a first upper monitor insulating film 122, a first lower monitor insulating film 123, a first upper monitor electrode 124, and a first monitor insulating film 123, as in the first embodiment. It has a multi-electrode structure including a lower monitor electrode 125 and a first intermediate monitor insulating film 126 .
  • Each first monitor channel cell 112 includes at least one first monitor source region 127, at least one first monitor contact region 128, and at least one first monitor channel region 129, as in the first embodiment. including.
  • the first unit monitor cell 110A of the first layout includes one first monitor channel cell 112.
  • the first monitor channel cell 112 of the first layout is formed in a strip shape extending along the first monitor trench structure 111 on the first layout side in the region between the first monitor trench structures 111 of the first and second layouts.
  • the first unit monitor cell 110B of the second layout includes a pair of first monitor channel cells 112.
  • One first monitor channel cell 112 is formed in a strip shape extending along the first monitor trench structure 111 on the second layout side in a region between the first monitor trench structures 111 on the first and second layouts.
  • the other first monitor channel cell 112 is formed in a strip shape extending along the first monitor trench structure 111 of the second layout in the region on the cell space 202 side.
  • a first unit monitor cell 110 ⁇ /b>C of the third layout includes one first monitor channel cell 112 .
  • the first monitor channel cell 112 of the third layout is formed in a strip shape extending along the first monitor trench structure 111 of the third layout in the region on the cell space 202 side.
  • the first monitor channel cells 112 of the first to third layouts have lengths in the second direction Y that are less than the lengths of the first monitor trench structures 111 of the first to third layouts, respectively.
  • the entire areas of the first monitor channel cells 112 of the first to third layouts face the corresponding second upper monitor electrodes 144 with the corresponding second upper monitor insulating films 142 interposed therebetween.
  • the first monitor channel cells 112 of the first to third layouts each have a channel width corresponding to a value obtained by multiplying the trench interval IT by half.
  • the plurality of first monitor channel regions 129 (first monitor source regions 127) arranged on one side of the first monitor trench structure 111 extend in the first direction X It preferably faces the region between the plurality of first monitor channel regions 129 (first monitor source regions 127) arranged on the other first monitor trench structure 111 side.
  • the first unit cell 60A into which the first unit monitor cell 110A of the first layout is incorporated is the first channel cell 62A controlled by the first monitor trench structure 111 (hereinafter referred to as "monitor-side first channel cell 62A"). )including. Also, the first unit cell 60A incorporating the first unit monitor cell 110C of the third layout also includes the monitor-side first channel cell 62A.
  • Each monitor-side first channel cell 62A faces the corresponding first unit monitor cell 110A with the first monitor trench structure 111 interposed therebetween.
  • Each monitor-side first channel cell 62A preferably has a layout (length and channel area) corresponding to the corresponding first unit monitor cell 110A in the second direction Y. As shown in FIG.
  • a plurality of first channel regions 79A (first source regions 77A) are formed into a plurality of first monitor channel regions 129 (first monitor channel regions 129) with corresponding first monitor trench structures 111 interposed therebetween. It preferably faces the source region 127).
  • the two second unit monitor cells 130 are arranged in the cell space 202 so as to be adjacent to the plurality of first unit monitor cells 110A to 110C in the first direction X, and the plurality of second composite cells in the second direction Y. It is spaced apart from 82A, 82B.
  • the two second unit monitor cells 130 face the plurality of first unit monitor cells 110A to 110C in the first direction X, and face the plurality of second composite cells 82A, 82B in the second direction Y. As shown in FIG.
  • the two second unit monitor cells 130 are spaced apart in the first direction X so as to be positioned on extension lines of the two second unit cells 60B.
  • the two second unit monitor cells 130 are formed in strips extending in the second direction Y in this embodiment.
  • the two second unit monitor cells 130 each include one second monitor trench structure 131 and a second monitor channel cell 132 controlled by the second monitor trench structure 131, as in the first embodiment. .
  • Two second monitor trench structures 131 are formed spaced apart in the second direction Y from the second composite cells 82A, 82B (the four second trench structures 61B) in a one-to-one correspondence in the second direction Y. They are opposed to corresponding two second trench structures 61B, respectively.
  • Each second monitor trench structure 131 has, in the second direction Y, a first end 203 on one side (second composite cell 82A side) and a second end 204 on the other side (second composite cell 82B side). have.
  • Each of the second monitor trench structures 131 includes a second monitor trench 141, a second upper monitor insulating film 142, a second lower monitor insulating film 143, a second upper monitor electrode 144, and a second monitor insulating film 143, as in the first embodiment. It has a multi-electrode structure including a lower monitor electrode 145 and a second intermediate monitor insulating film 146 .
  • Each second monitor channel cell 132 includes at least one second monitor source region 147, at least one second monitor contact region 148, and at least one second monitor channel region 149, as in the first embodiment. including.
  • the two second unit monitor cells 130 each include a pair of second monitor channel cells 132 .
  • a pair of second monitor channel cells 132 are formed in strips extending in the second direction Y on both sides of each second monitor trench structure 131 .
  • a pair of second monitor channel cells 132 have a length in the second direction Y that is less than the length of the second monitor trench structure 131 .
  • the pair of second monitor channel cells 132 preferably have approximately the same layout (length and channel area) in the second direction Y as the plurality of first monitor channel cells 112 .
  • a pair of second monitor channel cells 132 each have a channel width corresponding to a value obtained by multiplying the trench interval IT by half.
  • the plurality of second monitor channel regions 149 (second monitor source regions 147) arranged on one second monitor trench structure 131 side are arranged in the first direction X It preferably faces a region between a plurality of second monitor channel regions 149 (second monitor source regions 147) arranged on the other second monitor trench structure 131 side.
  • the plurality of second monitor channel regions 149 (second monitor source regions 147) extend in the first direction X from the plurality of first monitor channel regions 129 It preferably faces the area between (the first monitor source area 127).
  • the monitor transistor 11 includes a plurality of (one pair in this embodiment, two in total) first monitor trench connection structures 210 formed on the first main surface 3 in the first device region 6 .
  • a pair of first monitor trench connection structures 210 are formed in a region between the first monitor trench structures 111 of the first and second layouts.
  • the pair of first monitor trench connection structures 210 are formed spaced apart in the second direction Y so as to sandwich the first monitor channel cells 112 of the first and second layouts from the second direction Y in plan view. They are each formed in a band shape extending in one direction X. As shown in FIG.
  • a pair of first monitor trench connection structures 210 are connected to the first monitor trench structures 111 of the first and second layouts to electrically connect the first monitor channel cells 112 of the first and second layouts from the first channel cells 62A. separated into A pair of first monitor trench connection structures 210 form one annular trench structure together with the first monitor trench structures 111 of the first and second layouts.
  • a pair of first monitor trench connection structures 210 partition the region sandwiched by the first monitor trench structures 111 of the first and second layouts from the region sandwiched by the two first trench structures 61A. That is, the pair of first monitor trench connection structures 210 divides the first composite cell 81 into three regions.
  • the pair of first monitor trench connection structures 210 has a length in the first direction X corresponding to the trench interval IT.
  • the pair of first monitor trench connection structures 210 are connected to the first monitors of the first and second layouts so as to form a T-junction with the first monitor trench structures 111 of the first and second layouts in plan view. Each is connected to a trench structure 111 .
  • a pair of first monitor trench connection structures 210 are formed spaced apart from the first channel cell 62A and the first monitor channel cell 112 with respect to the second direction Y, and sandwich the body region 58 between the first channel cell 62A and the first monitor channel cell 112 . . . . facing the first monitor channel cell 112 of the second layout.
  • a plurality of first monitor trench connection structures 210 are connected only to the body region 58 with respect to the first direction X and the second direction Y, and are connected to the first channel cell 62A and the second channel cell 62B in the first direction X and the second direction Y. , are not connected to the first monitor channel cell 112 and the second monitor channel cell 132 .
  • a pair of first monitor trench connection structures 210 includes a first monitor connection trench 211 , an upper monitor connection insulating film 212 , a lower monitor connection insulating film 213 , an upper monitor connection electrode 214 , a lower monitor connection electrode 215 and an intermediate monitor connection insulating film 216 . It has a multi-electrode structure including The first monitor connection trench 211, the upper monitor connection insulating film 212, the lower monitor connection insulating film 213, the upper monitor connection electrode 214, the lower monitor connection electrode 215 and the intermediate monitor connection insulating film 216 are the first monitor connection insulating film 216 according to the first embodiment. Structure corresponding to connection trench 161 , first upper monitor connection insulating film 162 , first lower monitor connection insulating film 163 , first upper monitor connection electrode 164 , first lower monitor connection electrode 165 and first intermediate monitor connection insulating film 166 respectively.
  • the monitor transistor 11 includes a plurality of (one pair in this embodiment, two in total) second monitor trench connection structures 220 formed on the first main surface 3 in the first device region 6 .
  • a pair of second monitor trench connection structures 220 are formed in a region between the first monitor trench structures 111 of the second to third layouts in plan view so as to sandwich two second unit monitor cells 130 from the second direction Y. They are spaced apart in the direction Y and formed in strips extending in the first direction X, respectively. That is, the pair of second monitor trench connection structures 220 partition the cell space 202 together with the first monitor trench structures 111 of the second to third layouts.
  • a pair of second monitor trench connection structures 220 also electrically isolate the cell space 202 from the plurality of second composite cells 82A, 82B.
  • a pair of second monitor trench connection structures 220 are connected to the first monitor trench structures 111 of the second to third layouts to connect the first monitor channel cells 112 and the second monitor channel cells 132 of the second to third layouts to the second monitor channel cells 112 and 132 of the second to third layouts. It is electrically isolated from the one channel cell 62A and the second channel cell 62B respectively.
  • a pair of second monitor trench connection structures 220 form one annular trench structure that partitions the cell space 202 from the first monitor trench structures 111 of the second to third layouts.
  • a pair of second monitor trench connection structures 220 partition the region sandwiched by the first monitor trench structures 111 of the second to third layouts from the region sandwiched by the two first trench structures 61A. That is, the pair of second monitor trench connection structures 220 divides the region sandwiched between the two first composite cells 81 into three in the second direction Y. As shown in FIG. The pair of second monitor trench connection structures 220 has a length corresponding to the distance between the pair of first composite cells 81 in the first direction X. As shown in FIG. That is, the length of the second monitor trench connection structure 220 exceeds the length of the first monitor trench connection structure 160 .
  • a pair of second monitor trench connection structures 220 are formed spaced apart from the first channel cell 62A, the second channel cell 62B, the first monitor channel cell 112 and the second monitor channel cell 132 with respect to the second direction Y to provide a body It faces the first channel cell 62A, the second channel cell 62B, the first monitor channel cell 112 and the second monitor channel cell 132 with the region 58 interposed therebetween.
  • a plurality of second monitor trench connection structures 220 are connected only to the body region 58 with respect to the first direction X and the second direction Y, and are connected to the first channel cell 62A and the second channel cell 62B in the first direction X and the second direction Y. , are not connected to the first monitor channel cell 112 and the second monitor channel cell 132 .
  • the pair of second monitor trench connection structures 220 are positioned relative to the pair of first monitor trench connection structures 210 so as not to be positioned on the extension line of the pair of first monitor trench connection structures 210 in the first direction X. are shifted in the second direction Y.
  • the pair of second monitor trench connection structures 220 are connected to the first monitors of the second to third layouts so as to form a T-junction with the first monitor trench structures 111 of the second to third layouts in plan view. Each is connected to a trench structure 111 .
  • the pair of second monitor trench connection structures 220 may be connected to the first monitor trench structures 111 of the second to third layouts so as to be positioned on extension lines of the pair of first monitor trench connection structures 210 . That is, the first monitor trench connection structure 210 and the second monitor trench connection structure 220 may be connected to the first monitor trench structure 111 of the second layout so as to form a crossroad in plan view.
  • the pair of second monitor trench connection structures 220 have different internal structures from the first monitor trench connection structures 210 in this embodiment.
  • the pair of second monitor trench connection structures 220 includes a second monitor connection trench 221, a first monitor connection insulating film 222, a first monitor connection electrode 223, a first monitor cap insulating film 224, and an opening side insulating film. It has a single electrode structure including 225 and sidewall portion 226 .
  • the second monitor connection trench 221 digs down from the first principal surface 3 toward the second principal surface 4 .
  • the second monitor connection trench 221 is formed spaced from the bottom of the second semiconductor region 52 toward the first main surface 3 side.
  • the second monitor contact trench 221 includes sidewalls and a bottom wall.
  • the angle formed between the sidewall of the second monitor connection trench 221 and the first main surface 3 in the semiconductor chip 2 may be 90° or more and 92° or less.
  • the second monitor connection trench 221 may be formed in a tapered shape in which the width of the opening narrows from the opening toward the bottom wall.
  • the corners of the bottom wall of the second monitor connection trench 221 are preferably curved.
  • the entire bottom wall of the second monitor connection trench 221 may be curved toward the second main surface 4 .
  • the first monitor connection insulating film 222 is formed in a film shape on the wall surface of the second monitor connection trench 221 and defines a recess space within the second monitor connection trench 221 . In this form, the first monitor connection insulating film 222 exposes the side wall of the second monitor connection trench 221 on the opening side of the second monitor connection trench 221 .
  • the first monitor connection insulating film 222 preferably contains a silicon oxide film. It is particularly preferable that the first monitor connection insulating film 222 includes a silicon oxide film made of oxide of the semiconductor chip 2 .
  • the first monitor connection insulating film 222 has the second thickness T2 like the lower monitor connection insulating film 213 .
  • the first monitor connection electrode 223 is embedded as a single body in the second monitor connection trench 221 with the first monitor connection insulating film 222 interposed therebetween.
  • the first monitor connection electrode 223 is connected to both the first upper monitor electrode 124 and the first lower monitor electrode 125 at the communicating portion of the second monitor connection trench 221 and the first monitor trenches 121 of the second to third layouts. there is Therefore, the first monitor connection electrode 223 receives the first monitor gate signal MG1 (first gate signal G1).
  • the first monitor connection electrode 223 is formed to protrude toward the first main surface 3 beyond the upper end portion of the first monitor connection insulating film 222 .
  • the first monitor connection electrode 223 has an upper end facing the side wall of the second monitor connection trench 221 in the direction along the first main surface 3 .
  • the upper end portion of the first monitor connection electrode 223 defines an upper end recess portion 227 between the upper end portion of the first monitor connection insulating film 222 and the side wall of the second monitor connection trench 221 .
  • the upper end recess portion 227 is formed in a region closer to the first main surface 3 than the bottom portion of the first upper monitor electrode 124 (upper monitor connection electrode 214).
  • the first monitor connection electrode 223 comprises conductive polysilicon in this form.
  • the first monitor cap insulating film 224 covers the upper end portion of the first monitor connection electrode 223 in the second monitor connection trench 221 in a film shape.
  • the first monitor cap insulating film 224 continues to the first monitor connection insulating film 222 .
  • the second monitor cap insulating film 234 preferably contains the same insulating material (silicon oxide film) as the first cap insulating film 94 and the like.
  • the opening-side insulating film 225 covers the sidewall exposed from the first monitor connection insulating film 222 in the second monitor connection trench 221 .
  • the opening side insulating film 225 is thinner than the first monitor connection insulating film 222 and has a first thickness T1 like the first upper insulating film 72A.
  • the opening side insulating film 225 continues to the first monitor connection insulating film 222 .
  • the opening-side insulating film 225 preferably contains the same insulating material (silicon oxide film) as the first cap insulating film 94 and the like.
  • the sidewall portion 226 is embedded in the upper end recess portion 227 with the first monitor connection insulating film 222, the first monitor cap insulating film 224 and the opening side insulating film 225 interposed therebetween. That is, the sidewall portion 226 is buried in a region closer to the first main surface 3 than the depth position of the bottom portion of the first upper monitor electrode 124 (upper monitor connection electrode 214).
  • one first monitor connection electrode 223 and two sidewall portions 226 positioned on both sides of the first monitor connection electrode 223 appear.
  • the sidewall portion 226 faces the first monitor connection electrode 223 with the first monitor cap insulating film 224 interposed therebetween, and faces the semiconductor chip 2 (body region 58) with the opening side insulating film 225 interposed therebetween.
  • the sidewall portion 226 does not face the first monitor source region 127, the first monitor contact region 128, the second monitor source region 147 and the second monitor contact region 148 with the opening side insulating film 225 interposed therebetween.
  • the sidewall portion 226 is formed in an electrically floating state in this form.
  • the sidewall portion 226 may be electrically connected to the first monitor connection electrode 223 .
  • Sidewall portion 226 comprises conductive polysilicon in this form.
  • the monitor transistor 11 includes a pair of third monitor trench connection structures 230 formed on the first main surface 3 in the cell space 202.
  • a pair of third monitor trench connection structures 230 are formed on one side (second composite cell 82A side) of the third monitor trench connection so as to sandwich two second unit monitor cells 130 from the second direction Y. It includes a structure 230 and a third monitor trench connection structure 230 on the other side (second composite cell 82B side).
  • the third monitor trench connection structure 230 on one side is formed with a gap from the second monitor trench connection structure 220 toward the pair of second monitor trench structures 131 .
  • the third monitor trench connection structure 230 on one side connects the first ends 203 of the pair of second monitor trench structures 131 in an arch shape in plan view.
  • the third monitor trench connection structure 230 on the other side is formed spaced apart from the second monitor trench connection structure 220 toward the pair of second monitor trench structures 131 .
  • the third monitor trench connection structure 230 on the other side connects the second ends 204 of the pair of second monitor trench structures 131 in an arch shape in plan view.
  • the pair of third monitor trench connection structures 230 form one annular trench structure together with the pair of second monitor trench structures 131 .
  • the third monitor trench connection structure 230 on the other side has the same structure as the third monitor trench connection structure 230 on the one side except that it is connected to the second end 204 of the second monitor trench structure 131 . ing.
  • the configuration of the third monitor trench connection structure 230 on one side will be described, and the description of the configuration of the third monitor trench connection structure 230 on the other side will be omitted.
  • the third monitor trench connection structure 230 has a first portion 230A extending in the first direction X and a pair of second portions 230B extending in the second direction Y.
  • the first portion 230A faces the two first ends 203 in plan view.
  • a pair of second portions 230B extend from the first portion 230A toward the two first ends 203 and are connected to the two first ends 203 .
  • the third monitor trench connection structure 230 has a connection width WC and a connection depth DC, similar to the first trench connection structure 90 and so on.
  • the third monitor trench connection structure 230 has a single electrode structure including a third monitor connection trench 231 , a second monitor connection insulating film 232 , a second monitor connection electrode 233 and a second monitor cap insulating film 234 in this embodiment.
  • the third monitor connection trench 231 extends in an arch shape so as to communicate with the first end portions 203 of the two second monitor trenches 141 in plan view, and digs down from the first main surface 3 toward the second main surface 4 .
  • a third monitor connection trench 231 defines a first portion 230A and a second portion 230B of the third monitor trench connection structure 230 .
  • the third monitor connection trench 231 is formed spaced from the bottom of the second semiconductor region 52 toward the first main surface 3 side.
  • the third monitor connection trench 231 includes sidewalls and a bottom wall.
  • the angle formed between the sidewall of the third monitor connection trench 231 and the first main surface 3 in the semiconductor chip 2 may be 90° or more and 92° or less.
  • the third monitor connection trench 231 may be formed in a tapered shape in which the width of the opening narrows from the opening toward the bottom wall.
  • the corners of the bottom wall of the third monitor connection trench 231 are preferably curved.
  • the entire bottom wall of the third monitor connection trench 231 may be curved toward the second main surface 4 .
  • the sidewalls and bottom walls of the third monitor connection trench 231 are smoothly connected to the sidewalls and bottom wall of the second monitor trench 141 .
  • the second monitor connection insulating film 232 is formed on the wall surface of the third monitor connection trench 231 . Specifically, the second monitor connection insulating film 232 is formed in a film shape over the entire wall surface of the third monitor connection trench 231 and defines a recess space within the third monitor connection trench 231 .
  • the second monitor connection insulating film 232 extends in the first direction X in the first portion 230A of the third monitor connection trench 231. As shown in FIG.
  • the second monitor connection insulating film 232 extends in the second direction Y in the second portion 230B of the third monitor connection trench 231.
  • the second monitor connection insulating film 232 preferably contains the same insulating material (silicon oxide film) as the first connection insulating film 92 and the like.
  • the second monitor connection insulating film 232 like the first connection insulating film 92, has a third thickness T3.
  • the second monitor connection electrode 233 is embedded as a single body in the third monitor connection trench 231 with the second monitor connection insulating film 232 interposed therebetween.
  • the second monitor connection electrode 233 includes conductive polysilicon in this form.
  • the second monitor connection electrode 233 extends in the first direction X in the first portion 230A of the third monitor connection trench 231 .
  • the second monitor connection electrode 233 extends in the second direction Y in the second portion 230B of the third monitor connection trench 231 .
  • the second monitor connection electrode 233 is connected to the second lower monitor electrode 145 at the communicating portion between the second monitor trench 141 and the third monitor connection trench 231 .
  • the second monitor connection electrode 233 is electrically insulated from the second upper monitor electrode 144 with the second intermediate monitor insulating film 146 interposed therebetween. That is, the second monitor connection electrode 233 is led out from the second monitor trench 141 to the third monitor connection trench 231 with the second monitor connection insulating film 232 and the second intermediate monitor insulating film 146 interposed at the second lower monitor electrode 145 . It consists of a drawer. Therefore, the second monitor connection electrode 233 receives the second monitor gate signal MG2 (second gate signal G2).
  • the second monitor connection electrode 233 has an electrode surface exposed from the third monitor connection trench 231 .
  • the electrode surface of the second monitor connection electrode 233 may be recessed in a curved shape toward the bottom wall of the third monitor connection trench 231 .
  • the electrode surface of the second monitor connection electrode 233 is the depth of the electrode surface of the second upper monitor electrode 144 of the second monitor trench structure 131 (the upper electrode 74 of the trench structure 61) with respect to the depth direction of the third monitor connection trench 231. It is preferable to position (protrude) toward the first main surface 3 side from the lower position.
  • the electrode surface of the second monitor connection electrode 233 is preferably spaced from the first main surface 3 to the bottom wall of the third monitor connection trench 231 by 0 ⁇ or more and less than 2000 ⁇ . It is particularly preferred that the electrode surface of the second monitor connection electrode 233 is spaced from the first major surface 3 to the bottom wall of the third monitor connection trench 231 by less than 1000 ⁇ .
  • the second monitor cap insulating film 234 covers the electrode surface of the second monitor connection electrode 233 in the third monitor connection trench 231 in the form of a film.
  • the second monitor cap insulating film 234 prevents the second monitor connection electrode 233 from short-circuiting with other electrodes.
  • the second monitor cap insulating film 234 continues to the second monitor connection insulating film 232 .
  • the second monitor cap insulating film 234 preferably contains the same insulating material (silicon oxide film) as the first cap insulating film 94 and the like.
  • the semiconductor device 201 includes a plurality of eighth plug electrodes 240 embedded in the interlayer insulating layer 19 in addition to the first to seventh plug electrodes 191 to 197 .
  • the eighth plug electrode 240 may consist of a tungsten plug electrode.
  • a plurality of first plug electrodes 191, a plurality of third plug electrodes 193, a plurality of fourth plug electrodes 194, a sixth plug electrode 196 and a seventh plug electrode 197 are formed in the same manner as in the first embodiment. It is
  • the plurality of second plug electrodes 192 consist of gate plug electrodes for the plurality of upper electrodes 74 and the plurality of second upper monitor electrodes 144, respectively.
  • the plurality of second plug electrodes 192 are also embedded in portions of the interlayer insulating layer 19 that cover the plurality of second upper monitor electrodes 144 .
  • the plurality of second plug electrodes 192 are electrically connected to both end portions of the plurality of second upper monitor electrodes 144 in this embodiment.
  • the arrangement and shape of the plurality of second plug electrodes 192 are arbitrary.
  • One or a plurality of second plug electrodes 192 extending in a strip shape along the second upper monitor electrodes 144 in plan view may be formed on each second upper monitor electrode 144 .
  • the plurality of fifth plug electrodes 195 consist of gate plug electrodes for the plurality of first and second connection electrodes 93, 103 and the plurality of second monitor connection electrodes 233, respectively.
  • the plurality of fifth plug electrodes 195 are also embedded in portions covering the plurality of second monitor connection electrodes 233 in the interlayer insulating layer 19 and are electrically connected to the plurality of second monitor connection electrodes 233 .
  • the arrangement and shape of the plurality of fifth plug electrodes 195 are arbitrary.
  • One or a plurality of fifth plug electrodes 195 may be formed on each second monitor connection electrode 233 so as to extend in a strip shape along each second monitor connection electrode 233 in plan view.
  • the plurality of eighth plug electrodes 240 consist of common source plug electrodes for the first monitor channel cell 112 and the second monitor channel cell 132, respectively.
  • a plurality of eighth plug electrodes 240 are embedded in portions of interlayer insulating layer 19 covering first monitor channel cells 112 and second monitor channel cells 132 .
  • the plurality of eighth plug electrodes 240 are electrically connected to the plurality of first monitor source regions 127, the plurality of first monitor contact regions 128, the plurality of second monitor source regions 147 and the plurality of second monitor contact regions 148. ing.
  • the arrangement and shape of the plurality of eighth plug electrodes 240 are arbitrary.
  • a plurality of eighth plug electrodes 240 may be arranged at intervals along the first monitor channel cell 112 and the second monitor channel cell 132 in plan view.
  • One or more monitor source lines 199 are connected to the first monitor channel cell 112 and the second monitor channel cell 132 via the sixth plug electrode 196, the seventh plug electrode 197 and the eighth plug electrode 240 in this form. electrically connected.
  • One or more monitor source lines 199 are electrically connected to the overcurrent protection circuit 17 described above.
  • the first monitor gate wiring 21A is electrically connected to the first upper monitor electrode 124, the first lower monitor electrode 125 and the first monitor connection electrode 223 via the corresponding second plug electrode 192 in this embodiment. .
  • the first monitor gate wiring 21A may be formed integrally with the first main gate wiring 20A.
  • the second monitor gate wiring 21B intersects the second monitor trench connection structure 220 in plan view, and straddles the second trench connection structure 100 and the third monitor trench connection structure 230 .
  • the second monitor gate wiring 21B is electrically connected to the second connection electrode 103 of the second trench connection structure 100 via the corresponding fifth plug electrode 195, and is electrically connected to the third monitor via the corresponding fifth plug electrode 195. It is electrically connected to the second monitor connection electrode 233 of the trench connection structure 230 .
  • the second monitor gate wiring 21B may be formed integrally with the second main gate wiring 20B.
  • the semiconductor device 201 also achieves the same effects as those described for the semiconductor device 1 .
  • FIG. 33 is an equivalent circuit diagram showing the circuit diagram shown in FIG. 5 together with the monitor transistor 11 according to the first modification.
  • the system monitor current ISM of the plurality of system monitor transistors 12 is taken out from the first monitor drain FMD and the first monitor source FMS as the output monitor current IOM.
  • the second monitor source SMS of at least one system monitor transistor 12 may be electrically isolated from the first monitor source FMS and form an electrically independent current path from the first monitor source FMS. That is, monitor transistor 11 may employ a structure in which at least one system monitor current ISM is individually extracted. Further, in monitor transistor 11, a plurality of system monitor currents ISM may be individually taken out via a plurality of current paths or the same current path.
  • the second monitor source SMS of the two system monitor transistors 12 forms an electrically independent current path from the first monitor source FMS, and the two system monitor currents ISM are currents separate from the output monitor current IOM.
  • An example is shown taken from the path.
  • the system monitor current ISM of the first to second system transistors 9 constitutes the output monitor current IOM.
  • System monitor current ISM of system transistor 9 may be extracted from a current path different from output monitor current IOM.
  • a system monitor current ISM different from the output monitor current IOM may be input to the current detection circuit 250 included in the control IC 14, for example.
  • the control IC 14 may be configured to control the main transistor 8 based on the system monitor current ISM input to the current detection circuit 250, or may be configured to control a functional circuit other than the main transistor 8 (for example, an overvoltage protection circuit, an overheat protection circuit, etc.). It may be configured to control a state detection circuit such as a protection circuit.
  • FIG. 34 is an equivalent circuit diagram showing the circuit diagram shown in FIG. 5 together with the monitor transistor 11 according to the second modification.
  • a plurality of system monitor transistors 12 are connected to corresponding system transistors 9 in a one-to-one correspondence relationship.
  • a plurality of first monitor gates FMG may be connected to one first gate FG.
  • the monitor transistor 11 may include a plurality of system monitor transistors 12 that generate a plurality of system monitor currents ISM for monitoring one system current IS. At least one or all of the plurality of system monitor currents ISM that monitor one system current IS may form part of the output monitor current IOM. At least one or all of the plurality of system monitor currents ISM that monitor one system current IS may constitute a system monitor current ISM different from the output monitor current IOM as shown in FIG.
  • FIG. 35 is an equivalent circuit diagram showing the circuit diagram shown in FIG. 5 together with the monitor transistor 11 according to the third modification.
  • monitor transistor 11 included the system monitor transistor 12 electrically connected to the system transistor 9 .
  • monitor transistor 11 may include at least one system monitor transistor 12 electrically independent of system transistor 9 .
  • At least one first monitor gate FMG of the monitor transistor 11 may be controlled by at least one monitor gate signal MG electrically independent of the gate signal G.
  • the monitor transistor 11 may be configured to generate an output monitor current IOM in which at least one electrically independent system monitor current ISM is added to another system monitor current ISM.
  • n system transistors 9 each include at least one unit cell 60 .
  • m (n) system monitor transistors 12 correspond to at least one unit monitor cell (first unit monitor cell 110 or second unit monitor cell 130). cells), respectively.
  • the electrical connections of the n system transistors 9 and the m (n) system monitor transistors 12 include a plurality of plug electrodes 191 to 197 and 240, a plurality of main source wirings 198, a plurality of monitor source wirings 199, It is adjusted according to the number of the plurality of main gate wirings 20 and the like and the manner of routing.
  • the first system transistor 9A and the first system monitor transistor 12A are controlled to be on, and the second system transistor 9B and the second system monitor transistor 12B are controlled to be off.
  • second system transistor 9B and second system monitor transistor 12B may be controlled to be on, and first system transistor 9A and first system monitor transistor 12A may be controlled to be off.
  • the relationship between the first system transistor 9A and the second system transistor 9B and the relationship between the first system monitor transistor 12A and the second system monitor transistor 12B can be exchanged for understanding.
  • the semiconductor devices 1 and 201 having the control IC 14 have been described. However, a semiconductor device 1, 201 that does not have the control IC 14 may be employed.
  • the first lower electrode 75A was fixed to the same potential as the first upper electrode 74A.
  • the first lower electrode 75A may be fixed at a potential different from that of the first upper electrode 74A.
  • the first lower electrode 75A may be formed as a source electrode and fixed at the source potential. This structure can reduce the parasitic capacitance between the semiconductor chip 2 and the first lower electrode 75A. Thereby, the switching speed of the first unit transistor 10A (main transistor 8) can be improved.
  • the second lower electrode 75B is fixed to the same potential as the second upper electrode 74B.
  • the second lower electrode 75B may be fixed at a potential different from that of the second upper electrode 74B.
  • the second lower electrode 75B may be formed as a source electrode and fixed at the source potential. This structure can reduce the parasitic capacitance between the semiconductor chip 2 and the second lower electrode 75B. Thereby, the switching speed of the second unit transistor 10B (main transistor 8) can be improved.
  • the first lower monitor electrode 125 may be fixed at a potential different from that of the first upper monitor electrode 124 .
  • the first lower monitor electrode 125 may be formed as a source electrode and fixed at the source potential. This structure can reduce the parasitic capacitance between the semiconductor chip 2 and the first lower monitor electrode 125 . Thereby, the switching speed of the unit monitor transistor 13 (monitor transistor 11) can be improved.
  • the second lower monitor electrode 145 may be fixed at a potential different from that of the second upper monitor electrode 144 .
  • the second lower monitor electrode 145 may be formed as a source electrode and fixed at the source potential. This structure can reduce the parasitic capacitance between the semiconductor chip 2 and the second lower monitor electrode 145 . Thereby, the switching speed of the unit monitor transistor 13 (monitor transistor 11) can be improved.
  • the structure in which the first composite cell 81 is divided into three regions by the two first monitor trench connection structures 160 has been described.
  • a region for the first unit cell 60A (first unit transistor 10A) is formed on one side of the first composite cell 81 in the second direction Y
  • a region for the first unit cell 60A (first unit transistor 10A) is formed on the other side of the first composite cell 81 in the second direction Y.
  • a region for one unit monitor cell 110 first unit monitor transistor 13A may be formed.
  • the first composite cell 81 may be divided into a region for the first unit cell 60A and a region for the first unit monitor cell 110 by one first monitor trench connection structure 160.
  • the two first trench structures 61A of the first composite cell 81 are used as the two first monitor trench structures 111, and the entire region sandwiched by the two first monitor trench structures 111 is the first unit monitor cell 110. It may be used as a region for (the first unit monitor transistor 13A).
  • the structure in which the second composite cell 82 is divided into three regions by the two second monitor trench connection structures 170 has been described.
  • a region for the second unit cell 60B (second unit transistor 10B) is formed on one side of the second composite cell 82 in the second direction Y
  • a region for the second unit cell 60B (second unit transistor 10B) is formed on the other side of the second composite cell 82 in the second direction Y.
  • a region for two unit monitor cells 130 may be formed.
  • the second composite cell 82 may be divided into a region for the second unit cell 60B and a region for the second unit monitor cell 130 by one second monitor trench connection structure 170.
  • the two second trench structures 61B of the second composite cell 82 are used as the two second monitor trench structures 131, and the entire region sandwiched by the two second monitor trench structures 131 is the second unit monitor cell 130. It may be used as a region for (the second unit monitor transistor 13B).
  • the structure in which the first composite cell 81 is divided into three regions by the two first monitor trench connection structures 210 has been described.
  • a region for the first unit cell 60A (first unit transistor 10A) is formed on one side of the first composite cell 81 in the second direction Y
  • a region for the first unit cell 60A (first unit transistor 10A) is formed on the other side of the first composite cell 81 in the second direction Y.
  • a region for one unit monitor cell 110 first unit monitor transistor 13A may be formed.
  • the first composite cell 81 may be divided into a region for the first unit cell 60A and a region for the first unit monitor cell 110 by one first monitor trench connection structure 210.
  • the two first trench structures 61A of the first composite cell 81 are used as the two first monitor trench structures 111, and the entire region sandwiched by the two first monitor trench structures 111 is the first unit monitor cell 110. It may be used as a region for (the first unit monitor transistor 13A).
  • two second composite cells 82A and 82B are formed with an interval in the second direction Y, and one second unit monitor cell 130 is formed in the cell space 202 between them.
  • either or both of the two second composite cells 82A, 82B may be removed.
  • the first unit monitor cell 110 and/or the second unit monitor cell 130 can be extended to a location where either or both of the second composite cells 82A, 82B were formed.
  • the second unit monitor cell 130 is preferably partitioned from other regions by the pair of second monitor trench connection structures 220 .
  • a plurality of second unit monitor cells 130 may be formed in cell space 202 .
  • the first conductivity type is n-type and the second conductivity type is p-type
  • the first conductivity type may be p-type
  • the second conductivity type may be n-type.
  • a specific configuration in this case is obtained by replacing the n-type regions with p-type regions and the p-type regions with n-type regions in the above description and accompanying drawings.
  • a semiconductor device having a structure including a main transistor including a plurality of system transistors and capable of adding new control using the current of the system transistors is provided.
  • alphanumeric characters in parentheses represent components corresponding to the above-described embodiments, but the scope of each item (Clause) is not limited to the embodiments.
  • a semiconductor device (1, 201) comprising: 1) a monitor transistor (11);
  • the monitor transistor (11) includes at least two system monitor transistors (12) that generate at least two system monitor currents (ISM) respectively corresponding to at least two system currents (IS) m
  • the semiconductor device (1, 201) according to any one of A1 to A4, comprising a system (m ⁇ 2) of monitor transistors (11).
  • the monitor transistor (11) includes n system monitor transistors (12) that generate n system monitor currents (ISM) respectively corresponding to the n system currents (IS).
  • the main transistor (8) is configured so that the system transistor (9) in an ON state and the system transistor (9) in an OFF state coexist, and the monitor transistor (11) is configured to have the system transistor (9) in an ON state.
  • the main transistor (8) is configured such that the on-resistance is varied by individual control of the n system transistors (9), and the monitor transistor (11) is interlocked with the main transistor (8).
  • the semiconductor device (1, 201) according to any one of A1 to A11, which is configured such that the on-resistance changes as a result.
  • the main transistor (8) is controlled by individual control of the n system transistors (9) so that the on-resistance during active clamp operation exceeds the on-resistance during normal operation, and the monitor transistor (11 ) is controlled in conjunction with the main transistor (8) such that the on-resistance during the active clamp operation exceeds the on-resistance during the normal operation (1, 201).
  • the system transistor (9) includes one or more unit transistors (10) systematized as individually controlled objects, and the system monitor transistor (12) is systematized as an individually controlled object.
  • the semiconductor device (1, 201) according to any one of A1 to A13, including one or more unit monitor transistors (13).
  • the system transistor (9) includes a unit parallel circuit configured by one or more of the unit transistors (10), and the system monitor transistor (12) is one or more of the unit monitor transistors.
  • the unit transistor (10) includes a trench structure (61) having gate electrodes (74, 75) in a trench (71), and the unit monitor transistor (13) includes monitor trenches (121, 141).
  • the semiconductor device (1, 201) of A15 comprising a monitor trench structure (111, 131) having a monitor gate electrode (124, 125, 144, 145) therein.
  • the monitor trenches (121, 141) communicate with the trenches (71), and the monitor gate electrodes (124, 125, 144, 145) communicate with the trenches (71) and the monitor trenches (121, 141). ) is connected to the gate electrodes (74, 75) at the communicating portion (1, 201) according to A16.
  • the gate electrodes (74, 75) have a multi-electrode structure including an upper electrode (74) and a lower electrode (75) embedded in the trench (71) so as to be vertically insulated and separated.
  • the monitor gate electrodes (124, 125, 144, 145) are formed by upper monitor electrodes (124, 144) and lower monitor electrodes (124, 144) embedded in the monitor trenches (121, 141) so as to be insulated and isolated in the vertical direction.
  • the upper monitor electrodes (124, 144) are electrically connected to the upper electrode (74), and the lower monitor electrodes (125, 145) are electrically connected to the lower electrode (75).
  • the lower electrode (75) is electrically connected to the upper electrode (74), and the lower monitor electrodes (125, 145) are electrically connected to the upper monitor electrodes (124, 144).
  • the semiconductor device (1, 201) according to A18 or A19, wherein
  • the first system monitor transistors (12, 12A) are on/off controlled in conjunction with the first system transistors (9, 9A), and the second system monitor transistors (12, 12B) are controlled by the second system transistors (12, 12B).
  • the semiconductor device (1, 201) according to B1 which is on/off controlled in conjunction with system transistors (9, 9B).
  • the first system monitor current (ISM, ISM1) is less than the first system current (IS, IS1)
  • the second system monitor current (ISM, ISM2) is less than the second system current (IS , IS2), the semiconductor device (1, 201) of B1 or B2.
  • the first system monitor transistors (12, 12A) are electrically connected to the first system transistors (9, 9A), and the second system monitor transistors (12, 12B) are connected to the second system The semiconductor device (1, 201) according to any one of B1-B3, electrically connected to a transistor (9, 9B).
  • the drains (SMD) of the first system monitor transistors (12, 12A) are electrically connected to the drains (SD) of the first system transistors (9, 9A), and the second system monitor transistors ( The semiconductor device (1 , 201).
  • the sources (SMS) of the first system monitor transistors (12, 12A) are electrically disconnected from the sources (SS) of the first system transistors (9, 9A), and the second system monitor transistors ( The semiconductor device (1 , 201).
  • the sources (SMS) of the second system monitor transistors (12, 12B) are electrically connected to the sources (SMS) of the first system monitor transistors (12, 12A) of B1 to B6 A semiconductor device (1, 201) according to any one of the claims.
  • the first system monitor transistor (12, 12A) is connected in parallel to the first system transistor (9, 9A), and the second system monitor transistor (12, 12B) is connected to the second system transistor ( 9, 9B), the semiconductor device (1, 201) according to any one of B1 to B8.
  • the semiconductor device (1, 201) according to any one of B1 to B9, further comprising a monitor transistor (11) generating an output monitor current (IOM) including ISM2).
  • the main transistor (8) is configured so that the first system transistors (9, 9A) in an ON state and the second system transistors (9, 9B) in an OFF state coexist, and the monitor transistor ( 11) is the semiconductor device according to B10, in which the first system monitor transistors (12, 12A) in an ON state and the second system monitor transistors (12, 12B) in an OFF state coexist ( 1, 201).
  • the main transistor (8) is configured such that the ON resistance is changed by individual control of the first system transistors (9, 9A) and the second system transistors (9, 9B), and the monitor transistor (11) is according to B10 or B11, wherein the ON resistance is changed by individual control of the first system monitor transistor (12, 12A) and the second system monitor transistor (12, 12B). semiconductor device (1, 201).
  • the monitor transistor (11) is controlled such that the ON resistance during the active clamp operation exceeds the ON resistance during the normal operation, and the monitor transistor (11) has the ON resistance during the active clamp operation.
  • the semiconductor device (1, 201) according to B12 or B13, which is controlled to exceed on-resistance during normal operation.
  • the first system transistor (9, 9A) has a trench gate structure (61A)
  • the second system transistor (9, 9B) has a trench gate structure (61B)
  • the first system transistor (9, 9A) has a trench gate structure (61B).
  • the system monitor transistor (12, 12A) has a trench gate structure (111)
  • the second system monitor transistor (12, 12B) has a trench gate structure (131), any one of B1 to B14 A semiconductor device (1, 201) according to any one of the above.
  • the first system monitor transistor (12, 12A) is provided adjacent to one or both of the first system transistor (9, 9A) and the second system transistor (9, 9B).
  • the second system monitor transistor (12, 12B) is provided adjacent to one or both of the first system transistor (9, 9A) and the second system transistor (9, 9B). , B1 to B15.
  • the first system transistor (9, 9A), the second system transistor (9, 9B), the first system monitor transistor (12, 12A), and the second system monitor transistor (12, 12B) are The semiconductor device (1, 201) according to any one of B1 to B17, provided in one device region (6).
  • the first system transistors (9, 9A) include one or more first unit transistors (10, 10A) systematized as individually controlled objects, and the second system transistors (9, 9B) includes one or more second unit transistors (10, 10B) organized as individually controlled objects, and the first system monitor transistor (12, 12A) is one organized as an individually controlled object Alternatively, a plurality of first unit monitor transistors (13, 13A) are included, and the second system monitor transistors (12, 12B) are one or more second unit monitor transistors (13, 13, 13B), the semiconductor device (1, 201) according to any one of B1 to B18.
  • the semiconductor device (1, 201) according to any one of B1 to B19, further comprising: an overcurrent protection circuit (17) configured to limit either one or both of;
  • semiconductor device may be replaced with “electric circuit” or “semiconductor circuit”.
  • electrical circuit or “semiconductor circuit”
  • other controls can be added in a structure with a main transistor that includes a plurality of system transistors.

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

半導体装置は、第１系統電流を生成する第１系統トランジスタ、および、前記第１系統トランジスタから独立して第２系統電流を生成する第２系統トランジスタを含み、前記第１系統電流および前記第２系統電流を含む出力電流を生成するメイントランジスタと、前記第１系統電流に対応した第１系統モニタ電流を生成する第１系統モニタトランジスタと、前記第２系統電流に対応した第２系統モニタ電流を生成する第２系統モニタトランジスタと、を含む。

Description

半導体装置
　この出願は、２０２１年３月３１日に日本国特許庁に提出された特願２０２１－０６０３２６号に対応しており、この出願の全開示はここに引用により組み込まれる。本発明は、半導体装置に関する。
　特許文献１は、第１パワートランジスタ、第２パワートランジスタ、アクティブクランプ回路およびアクティブクランプ遮断回路を含む半導体装置を開示している。第２パワートランジスタのドレインは、第１パワートランジスタのドレインに電気的に接続されている。第２パワートランジスタのソースは、第１パワートランジスタのソースに電気的に接続されている。アクティブクランプ回路は、第１パワートランジスタのドレインおよびゲートに電気的に接続され、第２パワートランジスタのドレインおよびゲートに電気的に接続されている。アクティブクランプ遮断回路は、アクティブクランプ回路および第２パワートランジスタのゲートに電気的に接続されている。
米国特許出願公開第２０１９／０２６０３７１号明細書
　一実施形態は、複数の系統トランジスタを含むメイントランジスタを備えた構造において、系統トランジスタの電流を利用した新たな制御を付加できる半導体装置を提供する。
　一実施形態は、第１系統電流を生成する第１系統トランジスタ、および、前記第１系統トランジスタから独立して第２系統電流を生成する第２系統トランジスタを含み、前記第１系統電流および前記第２系統電流を含む出力電流を生成するメイントランジスタと、前記第１系統電流に対応した第１系統モニタ電流を生成する第１系統モニタトランジスタと、前記第２系統電流に対応した第２系統モニタ電流を生成する第２系統モニタトランジスタと、を含む、半導体装置を提供する。
　一実施形態は、個別的にオンオフ制御され、系統電流をそれぞれ生成する複数の系統トランジスタを含み、複数の前記系統電流を含む出力電流を生成するメイントランジスタと、少なくとも１つの前記系統電流に対応した系統モニタ電流を生成する少なくとも１つの系統モニタトランジスタを含むモニタトランジスタと、を含む、半導体装置を提供する。
　上述のまたはさらに他の目的、特徴および効果は、添付図面の参照によって説明される実施形態により明らかにされる。
図１は、第１実施形態に係る半導体装置を示す平面図である。 図２は、図１に示すII-II線に沿う断面図である。 図３は、図１に示す半導体チップ内のレイアウト例を示す平面図である。 図４は、図１に示す半導体装置の電気的構造例を示すブロック回路図である。 図５は、図４に示すメイントランジスタおよびモニタトランジスタの等価回路図である。 図６は、図５に示すメイントランジスタおよびモニタトランジスタの更なる等価回路図である。 図７Ａは、メイントランジスタおよびモニタトランジスタの動作例を示す回路図である。 図７Ｂは、メイントランジスタおよびモニタトランジスタの動作例を示す回路図である。 図７Ｃは、メイントランジスタおよびモニタトランジスタの動作例を示す回路図である。 図８は、図１に示す半導体装置の電気的構造の構成例（＝２系統のメイントランジスタおよび２系統のモニタトランジスタが適用された構成例）を示すブロック回路図である。 図９は、図８に示すブロック回路図の構成例を示す回路図である。 図１０は、図３に示す領域Xの拡大図であって、図８に示すメイントランジスタおよびモニタトランジスタのレイアウト例を示す平面図である。 図１１は、図１０に示す領域XIの拡大図である。 図１２は、図１０に示す領域XIIの拡大図である。 図１３は、図１１に示すXIII-XIII線に沿う断面図である。 図１４は、図１１に示すXIV-XIV線に沿う断面図である。 図１５は、図１１に示すXV-XV線に沿う断面図である。 図１６は、図１１に示すXVI-XVI線に沿う断面図である。 図１７は、メイントランジスタの要部を第１チャネル領域および第２チャネル領域の第１構成例と共に示す断面斜視図である。 図１８は、メイントランジスタの要部を第１チャネル領域および第２チャネル領域の第２構成例と共に示す断面斜視図である。 図１９は、メイントランジスタの要部を第１チャネル領域および第２チャネル領域の第３構成例と共に示す断面斜視図である。 図２０は、メイントランジスタの要部を第１チャネル領域および第２チャネル領域の第４構成例と共に示す断面斜視図である。 図２１は、図１０に示す領域XXIの拡大図である。 図２２は、図２１に示すXXII-XXII線に沿う断面図である。 図２３は、図２１に示すXXIII-XXIII線に沿う断面図である。 図２４は、図１０に示す領域XXIVの拡大図である。 図２５は、図２４に示すXXV-XXV線に沿う断面図である。 図２６は、図２４に示すXXVI-XXVI線に沿う断面図である。 図２７Ａは、メイントランジスタの動作例を示す断面斜視図である。 図２７Ｂは、メイントランジスタの動作例を示す断面斜視図である。 図２７Ｃは、メイントランジスタの動作例を示す断面斜視図である。 図２８は、メイントランジスタの制御例を示すタイミングチャートである。 図２９は、図３に示す領域Xの拡大図であって、第２実施形態に係る半導体装置のメイントランジスタおよびモニタトランジスタのレイアウト例を示す平面図である。 図３０は、図２９に示す領域XXXの拡大図である。 図３１は、図３０に示すXXXI-XXXI線に沿う断面図である。 図３２は、図３０に示すXXXII-XXXII線に沿う断面図である。 図３３は、図５に示す回路図を、第１変形例に係るモニタトランジスタと共に示す等価回路図である。 図３４は、図５に示す回路図を、第２変形例に係るモニタトランジスタと共に示す等価回路図である。 図３５は、図５に示す回路図を、第３変形例に係るモニタトランジスタと共に示す等価回路図である。
　以下、添付図面を参照して、実施形態が詳細に説明される。添付図面は、模式図であり、厳密に図示されたものではなく、縮尺等は必ずしも一致しない。また、添付図面の間で対応する構造に同一の参照符号が付され、重複する説明は省略または簡略化される。
　図１は、第１実施形態に係る半導体装置１を示す平面図である。図２は、図１に示すII-II線に沿う断面図である。図３は、図１に示す半導体チップ２内のレイアウト例を示す平面図である。図４は、図１に示す半導体装置１の電気的構造例を示すブロック回路図である。図５は、図４に示すメイントランジスタ８およびモニタトランジスタ１１の等価回路図である。図６は、図５に示すメイントランジスタ８およびモニタトランジスタ１１の更なる等価回路図である。図４では、出力端に誘導性負荷Ｌが外部接続された例が示されている。
　図１および図２を参照して、半導体装置１は、この形態（this embodiment）では、直方体形状に形成された半導体チップ２を含む。半導体チップ２は、Ｓｉ（シリコン）を含むチップからなる。半導体チップ２は、Ｓｉ単結晶またはＳｉＣ単結晶を含むチップからなっていてもよい。半導体チップ２は、一方側の第１主面３、他方側の第２主面４、ならびに、第１主面３および第２主面４を接続する第１～第４側面５Ａ～５Ｄを有している。第１主面３および第２主面４は、それらの法線方向Ｚから見た平面視（以下、単に「平面視」という。）において四角形状に形成されている。
　第１主面３は、機能デバイスが形成されたデバイス面である。第２主面４は、実装面であり、研削痕を有する研削面からなっていてもよい。第１～第４側面５Ａ～５Ｄは、第１側面５Ａ、第２側面５Ｂ、第３側面５Ｃおよび第４側面５Ｄを含む。第１側面５Ａおよび第２側面５Ｂは、第１主面３に沿う第１方向Ｘに延び、第１方向Ｘに交差（具体的には直交）する第２方向Ｙに対向している。第３側面５Ｃおよび第４側面５Ｄは、第２方向Ｙに延び、第１方向Ｘに対向している。
　図３を参照して、半導体装置１は、第１主面３に設けられた第１デバイス領域６を含む。第１デバイス領域６は、外部に出力される出力信号が生成される出力領域である。第１デバイス領域６は、この形態では、第１主面３において第１側面５Ａ側の領域に区画されている。第１デバイス領域６は、平面視において四角形状に区画されていてもよいし、四角形状以外の多角形状に区画されていてもよい。第１デバイス領域６の配置および平面形状は任意であり、特定の形態に限定されない。
　半導体装置１は、第１主面３において第１デバイス領域６とは異なる領域に設けられた第２デバイス領域７を含む。第２デバイス領域７は、外部からの電気信号が入力される入力領域である。第２デバイス領域７は、この形態では、第１デバイス領域６に対して第２側面５Ｂ側の領域に区画されている。第２デバイス領域７は、平面視において四角形状に区画されていてもよいし、四角形状以外の多角形状に区画されていてもよい。第２デバイス領域７の配置および平面形状は任意であり、特定の形態に限定されない。
　第２デバイス領域７は、第１デバイス領域６の平面積以下の平面積を有していることが好ましい。第２デバイス領域７は、第１デバイス領域６に対して０．１以上１以下の面積比で形成されていることが好ましい。面積比は、第１デバイス領域６の平面積に対する第２デバイス領域７の平面積の比である。面積比は、１未満であることが好ましい。むろん、第１デバイス領域６の平面積を超える平面積を有する第２デバイス領域７が採用されてもよい。
　図４を参照して、半導体装置１は、第１デバイス領域６に形成されたｎ系統（ｎ≧２）の絶縁ゲート型のメイントランジスタ８を含む。メイントランジスタ８は、「ゲート分割トランジスタ」、「パワートランジスタ」または「パワーＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）」と称されてもよい。メイントランジスタ８は、ｎ個の第１ゲートＦＧ、１つの第１ドレインＦＤおよび１つの第１ソースＦＳを含む。第１ゲートＦＧ、第１ドレインＦＤおよび第１ソースＦＳは、それぞれ、「メインゲート」、「メインドレイン」および「メインソース」と称されてもよい。
　ｎ個の第１ゲートＦＧには、同一のまたは異なるｎ個のゲート信号Ｇ（ゲート電圧）が任意のタイミングで入力される。各ゲート信号Ｇは、メイントランジスタ８の一部をオン状態に制御するオン信号、および、メイントランジスタ８の一部をオフ状態に制御するオフ信号を含む。メイントランジスタ８は、ｎ個のゲート信号Ｇに応答して単一の出力電流ＩＯ（出力信号）を生成し、第１ドレインＦＤおよび第１ソースＦＳから出力する。つまり、メイントランジスタ８は、マルチ入力シングル出力型のスイッチングデバイスからなる。出力電流ＩＯは、具体的には、第１ドレインＦＤおよび第１ソースＦＳの間を流れるドレイン・ソース電流である。出力電流ＩＯは、第１デバイス領域６外に出力される。
　図５を参照して、メイントランジスタ８は、ｎ個の系統トランジスタ９を含む。ｎ個の系統トランジスタ９は、単一の第１デバイス領域６に集約して形成され、互いに電気的に独立してオン状態およびオフ状態に制御されるように構成されている。ｎ個の系統トランジスタ９は、具体的には、ｎ個のゲート信号Ｇが個別入力されるように互いに並列接続され、１つの系統並列回路（＝メイントランジスタ８）を構成している。つまり、ｎ系統のメイントランジスタ８は、オン状態の系統トランジスタ９およびオフ状態の系統トランジスタ９が任意のタイミングで併存するように構成されている。
　ｎ個の系統トランジスタ９は、第２ゲートＳＧ、第２ドレインＳＤおよび第２ソースＳＳをそれぞれ含む。第２ゲートＳＧ、第２ドレインＳＤおよび第２ソースＳＳは、それぞれ、「システムゲート」、「システムドレイン」および「システムソース」と称されてもよい。ｎ個の第２ゲートＳＧは、一対一の対応関係でｎ個の第１ゲートＦＧにそれぞれ接続されている。ｎ個の第２ドレインＳＤは、１つの第１ドレインＦＤにそれぞれ接続されている。ｎ個の第２ソースＳＳは、１つの第１ソースＦＳにそれぞれ接続されている。
　つまり、ｎ個の系統トランジスタ９のｎ個の第２ゲートＳＧ、ｎ個の第２ドレインＳＤおよびｎ個の第２ソースＳＳは、メイントランジスタ８のｎ個の第１ゲートＦＧ、１個の第１ドレインＦＤおよび１個の第１ソースＦＳをそれぞれ構成している。ｎ個の第１ゲートＦＧは、実質的にはｎ個の第２ゲートＳＧからなる。
　ｎ個の系統トランジスタ９は、対応するゲート信号Ｇに応答して系統電流ＩＳをそれぞれ生成し、当該系統電流ＩＳを第１ドレインＦＤおよび第１ソースＦＳからそれぞれ出力する。ｎ個の系統電流ＩＳは、具体的には、ｎ個の系統トランジスタ９の第２ドレインＳＤおよび第２ソースＳＳの間を流れるドレイン・ソース電流である。ｎ個の系統電流ＩＳは、互いに異なる値であってもよいし、互いに等しい値であってもよい。ｎ個の系統電流ＩＳは、第１ドレインＦＤおよび第１ソースＦＳの間で加算される。これにより、ｎ個の系統電流ＩＳの加算値からなる単一の出力電流ＩＯが生成される。
　図６を参照して、ｎ個の系統トランジスタ９は、個別制御対象として系統化（グループ化）された単一のまたは複数の単位トランジスタ１０をそれぞれ含む。複数の単位トランジスタ１０は、この形態では、トレンチゲート型からそれぞれなる。ｎ個の系統トランジスタ９は、具体的には、単一のまたは複数の単位トランジスタ１０によって構成された単位並列回路をそれぞれ有している。
　系統トランジスタ９が単一の単位トランジスタ１０からなる場合も、ここに言う「単位並列回路」に含まれる。各系統トランジスタ９に含まれる単位トランジスタ１０の個数は任意であるが、少なくとも１つの系統トランジスタ９は複数の単位トランジスタ１０を含むことが好ましい。ｎ個の系統トランジスタ９は、同一個数のまたは異なる個数の単位トランジスタ１０によって構成されていてもよい。
　各単位トランジスタ１０は、第３ゲートＴＧ、第３ドレインＴＤおよび第３ソースＴＳを含む。第３ゲートＴＧ、第３ドレインＴＤおよび第３ソースＴＳは、それぞれ、「ユニットゲート」、「ユニットドレイン」および「ユニットソース」と称されてもよい。各系統トランジスタ９において、単一のまたは複数の単位トランジスタ１０の全ての第３ゲートＴＧは第２ゲートＳＧに電気的に接続され、全ての第３ドレインＴＤは第２ドレインＳＤに電気的に接続され、全ての第３ソースＴＳは第２ソースＳＳに電気的に接続されている。つまり、系統化された単一のまたは複数の単位トランジスタ１０の第３ゲートＴＧ、第３ドレインＴＤおよび第３ソースＴＳは、各系統トランジスタ９の第２ゲートＳＧ、第２ドレインＳＤおよび第２ソースＳＳをそれぞれ構成している。
　各系統トランジスタ９の電気的特性は、達成すべきメイントランジスタ８の電気的仕様に応じて調整される。メイントランジスタ８の電気的仕様としては、チャネル利用率、オン抵抗、スイッチング波形等が例示される。以下、この明細書に係る「ほぼ等しい」の文言は、測定対象の数値が比較対象の数値と完全に一致している場合を含む他、測定対象の数値が比較対象の数値の０．９倍以上１．１倍以下の範囲に収まっている場合も含む。
　ｎ個の系統トランジスタ９は、ほぼ等しいゲート閾値電圧を有していてもよいし、異なるゲート閾値電圧を有していてもよい。ｎ個の系統トランジスタ９は、単位面積当たりにおいてほぼ等しいチャネル面積を有していてもよいし、異なるチャネル面積を有していてもよい。つまり、ｎ個の系統トランジスタ９は、ほぼ等しいオン抵抗特性を有していてもよいし、異なるオン抵抗特性を有していてもよい。
　複数の単位トランジスタ１０は、ほぼ等しいゲート閾値電圧を有していてもよいし、異なるゲート閾値電圧を有していてもよい。複数の単位トランジスタ１０は、単位面積当たりにおいてほぼ等しいチャネル面積を有していてもよいし、異なるチャネル面積を有していてもよい。つまり、複数の単位トランジスタ１０は、ほぼ等しいオン抵抗特性を有していてもよいし、異なるオン抵抗特性を有していてもよい。各系統トランジスタ９の電気的特性は、複数の単位トランジスタ１０の個数、ゲート閾値電圧、チャネル面積等を調整することによって精密に調整される。
　図４を参照して、半導体装置１は、第１デバイス領域６に形成されたｍ系統（ｍ≧１）の絶縁ゲート型のモニタトランジスタ１１を含む。つまり、モニタトランジスタ１１は、メイントランジスタ８と共に単一の第１デバイス領域６に集約して形成されている。モニタトランジスタ１１は、この形態では、第１デバイス領域６の周縁から間隔を空けて第１デバイス領域６の内方部（好ましくは中央部）に形成され、メイントランジスタ８に隣り合って配置されている。モニタトランジスタ１１は、この形態では、メイントランジスタ８によって取り囲まれた領域に形成されている。
　モニタトランジスタ１１は、少なくとも１つの系統トランジスタ９に並列接続され、少なくとも１つの系統電流ＩＳを監視するように構成されていてもよい。モニタトランジスタ１１は、複数の系統トランジスタ９に並列接続され、複数の系統電流ＩＳを監視するように構成されたｍ系統（ｍ≧２）のモニタトランジスタ１１からなることが好ましい。
　モニタトランジスタ１１は、この形態では、ｎ個の系統トランジスタ９に並列接続され、ｎ個の系統電流ＩＳを監視するように構成されたｎ系統（ｍ＝ｎ）のモニタトランジスタ１１からなる。以下では、必要に応じて、「ｍ系統」または「ｍ個」が「ｎ系統」または「ｍ系統」に置き換えられて、モニタトランジスタ１１の構成が説明される。
　モニタトランジスタ１１は、この形態では、ｎ個の第１モニタゲートＦＭＧ、１つの第１モニタドレインＦＭＤおよび１つの第１モニタソースＦＭＳを含む。第１モニタゲートＦＭＧ、第１モニタドレインＦＭＤおよび第１モニタソースＦＭＳは、それぞれ、「メインモニタゲート」「メインモニタドレイン」および「メインモニタソース」と称されてもよい。
　ｎ個の第１モニタゲートＦＭＧは、ｎ個のモニタゲート信号ＭＧがそれぞれ個別的に入力されるように構成されている。第１モニタドレインＦＭＤは、第１ドレインＦＤに電気的に接続されている。第１モニタソースＦＭＳは、第１ソースＦＳから電気的に分離されている。ｎ個の第１モニタゲートＦＭＧには、同一のまたは異なるｎ個のモニタゲート信号ＭＧ（モニタゲート電圧）が任意のタイミングで入力される。各モニタゲート信号ＭＧは、モニタトランジスタ１１の一部をオン状態に制御するオン信号、および、モニタトランジスタ１１の一部をオフ状態に制御するオフ信号を含む。
　モニタトランジスタ１１は、この形態では、ｎ個のモニタゲート信号ＭＧに応答してｎ個の系統電流ＩＳ（出力電流ＩＯ）を監視する単一の出力モニタ電流ＩＯＭ（出力モニタ信号）を生成し、第１モニタドレインＦＭＤおよび第１モニタソースＦＭＳから出力する。つまり、モニタトランジスタ１１は、この形態では、マルチ入力シングル出力型のスイッチングデバイスからなる。出力モニタ電流ＩＯＭは、具体的には、第１モニタドレインＦＭＤおよび第１モニタソースＦＭＳの間を流れるドレイン・ソース電流である。
　ｎ個の第１モニタゲートＦＭＧは、この形態では、一対一の対応関係で対応するｎ個の第１ゲートＦＧにそれぞれ電気的に接続されている。したがって、ｎ個の第１モニタゲートＦＭＧは、ゲート信号Ｇからなるモニタゲート信号ＭＧがそれぞれ個別的に入力されるように構成されている。つまり、モニタトランジスタ１１はｎ個の系統トランジスタ９と同じタイミングでオンオフ制御され、出力電流ＩＯの増減に連動して増減する出力モニタ電流ＩＯＭを生成する。出力モニタ電流ＩＯＭは、出力電流ＩＯの電流経路から電気的に独立した電流経路に出力される。出力モニタ電流ＩＯＭは、出力電流ＩＯから電気的に独立して第１デバイス領域６外に出力される。
　出力モニタ電流ＩＯＭは、出力電流ＩＯ以下（ＩＯＭ≦ＩＯ）である。出力モニタ電流ＩＯＭは、出力電流ＩＯ未満（ＩＯＭ＜ＩＯ）であることが好ましい。出力モニタ電流ＩＯＭは、出力電流ＩＯに比例していることが好ましい。出力電流ＩＯに対する出力モニタ電流ＩＯＭの電流比ＩＯＭ／ＩＯは任意である。電流比ＩＯＭ／ＩＯは、１／１００００以上１以下（好ましくは１未満）であってもよい。
　図５を参照して、モニタトランジスタ１１は、ｍ個（この形態ではｎ個）の系統モニタトランジスタ１２を含む。モニタトランジスタ１１の系統数は、系統モニタトランジスタ１２の個数によって調整される。つまり、ｍ系統（ｍ≧１）のモニタトランジスタ１１が少なくとも１つの系統電流ＩＳを監視する場合、少なくとも１つの系統モニタトランジスタ１２が少なくとも１つの系統トランジスタ９に電気的に接続（具体的には並列接続）される。また、ｍ系統（ｍ≧２）のモニタトランジスタ１１が複数の系統電流ＩＳを監視する場合、複数の系統モニタトランジスタ１２が複数の系統トランジスタ９に電気的に接続される。この形態では、ｎ個の系統モニタトランジスタ１２がｎ個の系統トランジスタ９に電気的に接続されている。
　ｎ個の系統モニタトランジスタ１２は、単一の第１デバイス領域６に集約して形成され、互いに電気的に独立してオン状態およびオフ状態に制御されるように構成されている。ｎ個の系統モニタトランジスタ１２は、具体的には、ｎ個のモニタゲート信号ＭＧが個別入力されるように互いに並列接続され、１つの系統モニタ並列回路（＝モニタトランジスタ１１）を構成している。つまり、モニタトランジスタ１１は、オン状態の系統モニタトランジスタ１２およびオフ状態の系統モニタトランジスタ１２が任意のタイミングで併存するように構成されている。
　ｎ個の系統モニタトランジスタ１２は、第２モニタゲートＳＭＧ、第２モニタドレインＳＭＤおよび第２モニタソースＳＭＳをそれぞれ含む。第２モニタゲートＳＭＧ、第２モニタドレインＳＭＤおよび第２モニタソースＳＭＳは、それぞれ、「システムモニタゲート」、「システムモニタドレイン」および「システムモニタソース」と称されてもよい。ｎ個の第２モニタゲートＳＭＧは、一対一の対応関係でｎ個の第１モニタゲートＦＭＧにそれぞれ接続されている。ｎ個の第２モニタドレインＳＭＤは、１つの第１モニタドレインＦＭＤにそれぞれ接続されている。ｎ個の第２モニタソースＳＭＳは、１つの第１モニタソースＦＭＳにそれぞれ接続されている。
　ｎ個の系統モニタトランジスタ１２のｎ個の第２モニタゲートＳＭＧ、ｎ個の第２モニタドレインＳＭＤおよびｎ個の第２モニタソースＳＭＳは、モニタトランジスタ１１のｎ個の第１モニタゲートＦＭＧ、１個の第１モニタドレインＦＭＤおよび１個の第１モニタソースＦＭＳをそれぞれ構成している。ｎ個の第１モニタゲートＦＭＧは、実質的にはｎ個の第２モニタゲートＳＭＧからなる。
　ｎ個の第２モニタゲートＳＭＧには、同一のまたは異なるｎ個のモニタゲート信号ＭＧが任意のタイミングで入力される。ｎ個の系統モニタトランジスタ１２は、対応するモニタゲート信号ＭＧに応答して、対応する系統トランジスタ９の系統電流ＩＳを監視する系統モニタ電流ＩＳＭ（系統モニタ信号）をそれぞれ生成し、第２モニタドレインＳＭＤおよび第２モニタソースＳＭＳからそれぞれ出力する。
　各系統モニタ電流ＩＳＭは、具体的には、各系統モニタトランジスタ１２の第２モニタドレインＳＭＤおよび第２モニタソースＳＭＳの間を流れるドレイン・ソース電流である。ｎ個の系統モニタ電流ＩＳＭは、第１モニタドレインＦＭＤおよび第１モニタソースＦＭＳの間で加算される。これにより、ｎ個の系統モニタ電流ＩＳＭの加算値からなる単一の出力モニタ電流ＩＯＭが生成される。
　ｎ個の系統モニタトランジスタ１２は、この形態では、対応する系統トランジスタ９に一対一の対応関係で電気的に接続され、対応する系統トランジスタ９と連動して制御されるようにそれぞれ構成されている。ｎ個の系統モニタトランジスタ１２は、具体的には、系統電流ＩＳの電流経路から電気的に独立した電流経路に系統モニタ電流ＩＳＭが出力されるように対応する系統トランジスタ９にそれぞれ並列接続されている。ｎ個の第２モニタゲートＳＭＧは、一対一の対応関係で対応する第１ゲートＦＧにそれぞれ電気的に接続されている。第２モニタドレインＳＭＤは、第１ドレインＦＤに電気的に接続されている。第２モニタソースＳＭＳは、第１ソースＦＳから電気的に分離されている。
　つまり、この形態では、ゲート信号Ｇからなるモニタゲート信号ＭＧが、ｎ個の第２モニタゲートＳＭＧにそれぞれ入力される。これにより、ｎ個の系統モニタトランジスタ１２は、対応する系統トランジスタ９と同じタイミングでオンオフ制御され、対応する系統電流ＩＳの増減に連動して増減する系統モニタ電流ＩＳＭをそれぞれ生成する。系統モニタ電流ＩＳＭは、系統電流ＩＳから電気的に独立して、第２モニタドレインＳＭＤおよび第２モニタソースＳＭＳから取り出される。
　各系統モニタ電流ＩＳＭは、対応する系統電流ＩＳ以下（ＩＳＭ≦ＩＳ）である。各系統モニタ電流ＩＳＭは、対応する系統電流ＩＳ未満（ＩＳＭ＜ＩＳ）であることが好ましい。各系統モニタ電流ＩＳＭは、対応する系統電流ＩＳに比例していることが好ましい。系統電流ＩＳに対する系統モニタ電流ＩＳＭの電流比ＩＳＭ／ＩＳは任意である。電流比ＩＳＭ／ＩＳは、１／１００００以上１以下（好ましくは１未満）であってもよい。
　図６を参照して、ｎ個の系統モニタトランジスタ１２は、個別制御対象として系統化（グループ化）された単一のまたは複数の単位モニタトランジスタ１３をそれぞれ含む。複数の単位モニタトランジスタ１３は、この形態では、トレンチゲート型からそれぞれなる。ｎ個の系統モニタトランジスタ１２は、具体的には、単一のまたは複数の単位モニタトランジスタ１３によって構成された単位モニタ並列回路をそれぞれ有している。
　系統モニタトランジスタ１２が単一の単位モニタトランジスタ１３からなる場合も、ここに言う「単位モニタ並列回路」に含まれる。各系統モニタトランジスタ１２に含まれる単位モニタトランジスタ１３の個数は任意である。ｎ個の系統モニタトランジスタ１２は、同一個数のまたは異なる個数の単位モニタトランジスタ１３によって構成されていてもよい。各系統モニタトランジスタ１２に含まれる単位モニタトランジスタ１３の個数は、対応する系統トランジスタ９に含まれる単位トランジスタ１０の個数未満であることが好ましい。この場合、系統電流ＩＳ以下の系統モニタ電流ＩＳＭを容易に生成できる。
　各単位モニタトランジスタ１３は、第３モニタゲートＴＭＧ、第３モニタドレインＴＭＤおよび第３モニタソースＴＭＳを含む。第３モニタゲートＴＭＧ、第３モニタドレインＴＭＤおよび第３モニタソースＴＭＳは、それぞれ、「ユニットモニタゲート」、「ユニットモニタドレイン」および「ユニットモニタソース」と称されてもよい。各系統モニタトランジスタ１２において、単一のまたは複数の単位モニタトランジスタ１３の全ての第３モニタゲートＴＭＧは第２モニタゲートＳＭＧに電気的に接続され、全ての第３モニタドレインＴＭＤは第２モニタドレインＳＭＤに電気的に接続され、全ての第３モニタソースＴＭＳは第２モニタソースＳＭＳに電気的に接続されている。
　つまり、系統化された単一のまたは複数の単位モニタトランジスタ１３の第３モニタゲートＴＭＧ、第３モニタドレインＴＭＤおよび第３モニタソースＴＭＳは、各系統モニタトランジスタ１２の第２モニタゲートＳＭＧ、第２モニタドレインＳＭＤおよび第２モニタソースＳＭＳをそれぞれ構成している。
　ｎ個の系統モニタトランジスタ１２の電気的特性は、達成すべきモニタトランジスタ１１の電気的仕様に応じて調整される。モニタトランジスタ１１の電気的仕様としては、チャネル利用率、オン抵抗、スイッチング波形等が例示される。ｎ個の系統モニタトランジスタ１２は、ほぼ等しいゲート閾値電圧を有していてもよいし、異なるゲート閾値電圧を有していてもよい。ｎ個の系統モニタトランジスタ１２は、単位面積当たりにおいてほぼ等しいチャネル面積を有していてもよいし、異なるチャネル面積を有していてもよい。
　つまり、ｎ個の系統モニタトランジスタ１２は、ほぼ等しいオン抵抗特性を有していてもよいし、異なるオン抵抗特性を有していてもよい。ｎ個の系統モニタトランジスタ１２のゲート閾値電圧、チャネル面積、オン抵抗特性等は、対応する系統トランジスタ９のゲート閾値電圧、チャネル面積、オン抵抗特性等とほぼ等しくてもよいし、異なっていてもよい。
　複数の単位モニタトランジスタ１３は、ほぼ等しいゲート閾値電圧を有していてもよいし、異なるゲート閾値電圧を有していてもよい。複数の単位モニタトランジスタ１３は、単位面積当たりにおいてほぼ等しいチャネル面積を有していてもよいし、異なるチャネル面積を有していてもよい。つまり、複数の単位モニタトランジスタ１３は、ほぼ等しいオン抵抗特性を有していてもよいし、異なるオン抵抗特性を有していてもよい。
　各系統モニタトランジスタ１２に含まれる単位モニタトランジスタ１３のゲート閾値電圧、チャネル面積、オン抵抗特性等は、対応する系統トランジスタ９に含まれる単位トランジスタ１０のゲート閾値電圧、チャネル面積、オン抵抗特性等とほぼ等しくてもよいし、異なっていてもよい。各系統モニタトランジスタ１２に含まれる単位モニタトランジスタ１３のチャネル面積は、対応する系統トランジスタ９に含まれる単位トランジスタ１０のチャネル面積未満であることが好ましい。各系統モニタトランジスタ１２の電気的特性は、複数の単位モニタトランジスタ１３の個数、ゲート閾値電圧、チャネル面積等を調整することによって精密に調整される。
　図３および図４を参照して、半導体装置１は、第２デバイス領域７に形成された制御回路の一例としてのコントロールＩＣ１４（Control Integrated Circuit）を含む。コントロールＩＣ１４は、メイントランジスタ８およびモニタトランジスタ１１と共にＩＰＤ（Intelligent Power Device）を構成している。ＩＰＤは、「ＩＰＭ（Intelligent Power Module）」と称されてもよい。
　コントロールＩＣ１４は、外部から入力された電気信号に応答して種々の機能を実現する複数種の機能回路を含む。複数種の機能回路は、ゲート制御回路１５、アクティブクランプ回路１６および過電流保護回路１７を含む。過電流保護回路１７は、「ＯＣＰ（Over Current Protection）回路」と称されてもよい。図示は省略されるが、コントロールＩＣ１４は、メイントランジスタ８、モニタトランジスタ１１、機能回路等の異常（たとえば過電圧や過熱等）を検出する複数種の異常検出回路を含んでいてもよい。ゲート制御回路１５は、メイントランジスタ８の第１ゲートＦＧおよびモニタトランジスタ１１の第１モニタゲートＦＭＧに電気的に接続され、外部からの電気信号に応答してメイントランジスタ８およびモニタトランジスタ１１を駆動制御する。
　ゲート制御回路１５は、具体的には、メイントランジスタ８のｎ個の第１ゲートＦＧ（ｎ個の系統トランジスタ９の第２ゲートＳＧ）に電気的に接続され、ｎ個の第１ゲートＦＧ（ｎ個の系統トランジスタ９）を個別制御するように構成されている。ゲート制御回路１５は、さらに、モニタトランジスタ１１のｎ個の第１モニタゲートＦＭＧ（ｎ個の第２モニタゲートＳＭＧ）に電気的に接続され、ｎ個の第１モニタゲートＦＭＧ（ｎ個の系統モニタトランジスタ１２）を個別制御するように構成されている。モニタトランジスタ１１のｎ個の第１モニタゲートＦＭＧ（ｎ個の第２モニタゲートＳＭＧ）は、この形態では、対応する第１ゲートＦＧにそれぞれ電気的に接続されている。したがって、ゲート制御回路１５は、ｎ個の第１ゲートＦＧと連動するようにｎ個の第１モニタゲートＦＭＧを個別制御する。
　アクティブクランプ回路１６は、メイントランジスタ８およびゲート制御回路１５に電気的に接続されている。アクティブクランプ回路１６は、誘導性負荷Ｌに蓄積されたエネルギに起因してメイントランジスタ８に逆起電力が入力された際に出力電圧ＶＯを制限（クランプ）することによって、逆起電力からメイントランジスタ８を保護するように構成されている。つまり、アクティブクランプ回路１６は、逆起電力の入力時にメイントランジスタ８をアクティブクランプ動作させることにより、逆起電力が消費されるまで出力電圧ＶＯを制限する。
　アクティブクランプ回路１６は、具体的には、メイントランジスタ８の一部（全部ではない）の第１ゲートＦＧおよび第１ドレインＦＤに電気的に接続されている。アクティブクランプ回路１６は、アクティブクランプ動作時に、一部の系統トランジスタ９をオン状態に制御し、他の系統トランジスタ９をオフ状態に制御する。つまり、アクティブクランプ回路１６は、アクティブクランプ動作時にメイントランジスタ８のオン抵抗を引き上げ、メイントランジスタ８を逆起電力から保護する。
　アクティブクランプ回路１６は、さらに、モニタトランジスタ１１およびゲート制御回路１５に電気的に接続されている。アクティブクランプ回路１６は、誘導性負荷Ｌに蓄積されたエネルギに起因してモニタトランジスタ１１に逆起電力が入力された際に出力電圧ＶＯを制限（クランプ）することによって、逆起電力からモニタトランジスタ１１を保護するように構成されている。つまり、アクティブクランプ回路１６は、逆起電力の入力時にモニタトランジスタ１１をアクティブクランプ動作させることにより、逆起電力が消費されるまで出力電圧ＶＯを制限する。
　アクティブクランプ回路１６は、具体的には、モニタトランジスタ１１の一部（全部ではない）の第１モニタゲートＦＭＧおよび第１モニタドレインＦＭＤに電気的に接続されている。アクティブクランプ回路１６は、アクティブクランプ動作時に、一部の系統モニタトランジスタ１２をオン状態に制御し、他の系統モニタトランジスタ１２をオフ状態に制御する。
　アクティブクランプ回路１６は、具体的には、アクティブクランプ動作時にｎ系統のメイントランジスタ８のオンオフに連動するようにｎ系統のモニタトランジスタ１１をオンオフ制御する。アクティブクランプ回路１６は、さらに具体的には、アクティブクランプ動作時に、オン状態の系統トランジスタ９に対応した系統モニタトランジスタ１２をオン状態に制御し、オフ状態の系統トランジスタ９に対応した系統モニタトランジスタ１２をオフ状態に制御する。
　つまり、アクティブクランプ回路１６は、アクティブクランプ動作時にモニタトランジスタ１１のオン抵抗を引き上げ、モニタトランジスタ１１を逆起電力から保護する。アクティブクランプ回路１６は、メイントランジスタ８の第１ソースＦＳが所定の電圧（たとえば所定の負電圧）以下になったとき、ｎ個の系統トランジスタ９をオンオフ制御し、ｎ個の系統モニタトランジスタ１２をオンオフ制御するように構成されていてもよい。
　過電流保護回路１７は、モニタトランジスタ１１およびゲート制御回路１５に電気的に接続されている。過電流保護回路１７は、モニタトランジスタ１１の第１モニタソースＦＭＳに電気的に接続され、出力モニタ電流ＩＯＭの一部または全部（この形態では全部）を取得するように構成されている。過電流保護回路１７は、出力モニタ電流ＩＯＭに応じてゲート制御回路１５で生成されるゲート信号Ｇを制御し、出力電流ＩＯを所定値以下に制限することによって、過電流からメイントランジスタ８を保護するように構成されている。
　過電流保護回路１７は、複数の系統モニタ電流ＩＳＭのうちの少なくとも１つを取得するように構成されていてもよい。出力モニタ電流ＩＯＭ（複数の系統モニタ電流ＩＳＭ）のうち過電流保護回路１７に入力される電流は、コントロールＩＣ１４の回路構成に応じて出力モニタ電流ＩＯＭ（複数の系統モニタ電流ＩＳＭ）の分流および非分流によって調節される。過電流保護回路１７は、出力モニタ電流ＩＯＭによって出力電流ＩＯを間接的に監視する。
　過電流保護回路１７は、出力モニタ電流ＩＯＭが所定の閾値を超えた場合に過電流検出信号ＳＯＤを生成し、ゲート制御回路１５に過電流検出信号ＳＯＤを出力するように構成されていてもよい。過電流検出信号ＳＯＤは、ゲート制御回路１５において生成されるｎ個のゲート信号Ｇの一部または全部を所定値以下（たとえばオフ）に制限するための信号である。ゲート制御回路１５は、過電流検出信号ＳＯＤに応答してｎ個のゲート信号Ｇの一部または全部を制限し、メイントランジスタ８を流れる過電流を抑制する。過電流保護回路１７は、出力モニタ電流ＩＯＭが所定の閾値以下になると過電流検出信号ＳＯＤの生成を停止し、ゲート制御回路１５（メイントランジスタ８）を通常制御に移行させる。
　過電流保護回路１７の前記構成（動作）は、一例に過ぎない。過電流保護回路１７は、種々の電流電圧特性および種々の動作方式を有することができる。過電流保護回路１７は、定電流電圧垂下型特性、フォールドバック電流制限特性および定電力制御電圧垂下型特性のうちの少なくとも１つの電流電圧特性を含む回路構成を有していてもよい。過電流保護回路１７は、自動復帰型またはラッチ型（自動復帰しないシャットダウン型）の動作方式を含む回路構成を有していてもよい。
　図２を参照して、半導体装置１は、第１主面３を被覆する層間絶縁層１９を含む。層間絶縁層１９は、第１デバイス領域６および第２デバイス領域７を一括して被覆している。層間絶縁層１９は、この形態では、複数の絶縁層および複数の配線層が交互に積層された積層構造を有する多層配線構造からなる。各絶縁層は、酸化シリコン膜および窒化シリコン膜のうちの少なくとも１つを含む。各配線層は、純Ａｌ層（純度が９９％以上のＡｌ層）、Ｃｕ層（純度が９９％以上のＣｕ層）、ＡｌＣｕ合金層、ＡｌＳｉＣｕ合金層およびＡｌＳｉ合金層のうちの少なくとも１種を含んでいてもよい。
　図２～図６を参照して、半導体装置１は、第１主面３の上（anywhere above）に配置された制御配線の一例としてのｎ個のメインゲート配線２０を含む。ｎ個のメインゲート配線２０は、層間絶縁層１９内に選択的に引き回されたｎ個の配線層からなる。ｎ個のメインゲート配線２０は、第１デバイス領域６において互いに電気的に独立した状態でメイントランジスタ８のｎ個の第１ゲートＦＧに一対一の対応関係で電気的に接続されている。ｎ個のメインゲート配線２０は、第２デバイス領域７においてコントロールＩＣ１４（ゲート制御回路１５）にそれぞれ電気的に接続されている。ｎ個のメインゲート配線２０は、コントロールＩＣ１４（ゲート制御回路１５）によって生成されたｎ個のゲート信号Ｇをメイントランジスタ８のｎ個の第１ゲートＦＧに個別的に伝達する。
　ｎ個のメインゲート配線２０は、複数の単位トランジスタ１０からなる集合体の中から個別制御対象として系統化すべき１つまたは複数の単位トランジスタ１０の第３ゲートＴＧにそれぞれ電気的に接続されている。ｎ個のメインゲート配線２０は、個別制御対象として系統化すべき１つの単位トランジスタ１０に電気的に接続された１つまたは複数のメインゲート配線２０を含んでいてもよい。また、ｎ個のメインゲート配線２０は、個別制御対象として系統化すべき複数の単位トランジスタ１０を並列接続させる１つまたは複数のメインゲート配線２０を含んでいてもよい。
　半導体装置１は、第１主面３の上（anywhere above）に配置されたモニタ制御配線の一例としてのｎ個のモニタゲート配線２１を含む。ｎ個のモニタゲート配線２１は、層間絶縁層１９内に選択的に引き回されたｎ個の配線層からなる。ｎ個のモニタゲート配線２１は、第１デバイス領域６において互いに電気的に独立した状態でモニタトランジスタ１１のｎ個の第１モニタゲートＦＭＧに一対一の対応関係で電気的に接続されている。ｎ個のモニタゲート配線２１は、第２デバイス領域７においてコントロールＩＣ１４（ゲート制御回路１５）にそれぞれ電気的に接続されている。ｎ個のモニタゲート配線２１は、コントロールＩＣ１４（ゲート制御回路１５）によって生成されたｎ個のモニタゲート信号ＭＧをモニタトランジスタ１１のｎ個の第１モニタゲートＦＭＧに個別的に伝達する。
　ｎ個のモニタゲート配線２１は、複数の単位モニタトランジスタ１３からなる集合体の中から個別制御対象として系統化すべき１つまたは複数の単位モニタトランジスタ１３の第３モニタゲートＴＭＧにそれぞれ電気的に接続されている。ｎ個のモニタゲート配線２１は、個別制御対象として系統化すべき１つの単位モニタトランジスタ１３に電気的に接続された１つまたは複数のモニタゲート配線２１を含んでいてもよい。また、ｎ個のモニタゲート配線２１は、個別制御対象として系統化すべき複数の単位モニタトランジスタ１３を並列接続させる１つまたは複数のモニタゲート配線２１を含んでいてもよい。
　ｎ個のモニタゲート配線２１は、この形態では、対応するメインゲート配線２０に一対一の対応関係でそれぞれ電気的に接続されている。ｎ個のモニタゲート配線２１は、対応するメインゲート配線２０と一体的にそれぞれ形成されていてもよい。ｎ個のモニタゲート配線２１は、対応するメインゲート配線２０を介してコントロールＩＣ１４（ゲート制御回路１５）にそれぞれ電気的に接続されている。ｎ個のモニタゲート配線２１は、コントロールＩＣ１４（ゲート制御回路１５）によって生成されたｎ個のゲート信号Ｇ（ｎ個のモニタゲート信号ＭＧ）をモニタトランジスタ１１のｎ個の第１モニタゲートＦＭＧに個別的に伝達する。
　図１および図２を参照して、半導体装置１は、複数の端子電極２２～２７を含む。図１では、複数の端子電極２２～２７がハッチングによって示されている。複数の端子電極２２～２７の個数、配置および平面形状は、メイントランジスタ８の仕様やコントロールＩＣ１４の仕様に応じて任意の形態に調整され、図１に示される形態に限定されない。複数の端子電極２２～２７は、この形態では、ドレイン端子２２（電源端子ＶＢＢ）、ソース端子２３（出力端子ＯＵＴ）、入力端子２４、グランド端子２５、イネーブル端子２６およびセンス端子２７を含む。
　ドレイン端子２２は、メイントランジスタ８の第１ドレインＦＤ、モニタトランジスタ１１の第１モニタドレインＦＭＤ、および、コントロールＩＣ１４に電気的に接続されている。ドレイン端子２２は、メイントランジスタ８の第１ドレインＦＤ、モニタトランジスタ１１の第１モニタドレインＦＭＤ、コントロールＩＣ１４等の各種回路に電源電圧ＶＢを伝達する。ソース端子２３は、メイントランジスタ８の第１ソースＦＳ、および、コントロールＩＣ１４に電気的に接続されている。ソース端子２３は、メイントランジスタ８によって生成された出力電流ＩＯを外部に伝達する。
　入力端子２４は、コントロールＩＣ１４を駆動する入力電圧を伝達する。グランド端子２５は、グランド電圧ＧＮＤを伝達する。イネーブル端子２６は、コントロールＩＣ１４の一部または全部の機能を有効または無効にするための電気信号を伝達する。センス端子２７は、メイントランジスタ８、モニタトランジスタ１１、コントロールＩＣ１４等の異常を検出するための電気信号を伝達する。
　ドレイン端子２２は、半導体チップ２の第２主面４を直接被覆し、第２主面４に電気的に接続されている。ドレイン端子２２は、Ｔｉ層、Ｎｉ層、Ａｕ層、Ａｇ層およびＡｌ層のうちの少なくとも１つを含んでいてもよい。ドレイン端子２２は、Ｔｉ層、Ｎｉ層、Ａｕ層、Ａｇ層およびＡｌ層のうちの少なくとも２つを任意の態様で積層させた積層構造を有していてもよい。
　ソース端子２３、入力端子２４、グランド端子２５、イネーブル端子２６およびセンス端子２７は、層間絶縁層１９の上に配置されている。ソース端子２３は、第１主面３において第１デバイス領域６の上（above）に形成されている。入力端子２４、グランド端子２５、イネーブル端子２６およびセンス端子２７は、第１主面３において第１デバイス領域６外の領域（具体的には第２デバイス領域７）の上（above）にそれぞれ配置されている。端子電極２３～２７は、純Ａｌ層、純Ｃｕ層、ＡｌＣｕ合金層、ＡｌＳｉＣｕ合金層およびＡｌＳｉ合金層のうちの少なくとも１種を含んでいてもよい。端子電極２３～２７の外面には、めっき層がそれぞれ形成されていてもよい。めっき層は、Ｎｉ層、Ｐｄ層およびＡｕ層のうちの少なくとも１種を含んでいてもよい。
　図７Ａ～図７Ｃは、図５にそれぞれ対応し、メイントランジスタ８およびモニタトランジスタ１１の動作例を説明するための回路図である。図７Ａを参照して、ｎ個のメインゲート配線２０の全てにゲート閾値電圧未満のゲート信号Ｇ（つまりオフ信号）が入力される。このような制御は、メイントランジスタ８のオフ動作時に適用される。これにより、メイントランジスタ８では、全ての系統トランジスタ９がオフ状態になる結果、メイントランジスタ８がオフ状態になる。モニタトランジスタ１１では、ｎ個の系統トランジスタ９に連動してｎ個の系統モニタトランジスタ１２がオフ状態になる。これにより、モニタトランジスタ１１がメイントランジスタ８に連動してオフ状態になる。
　図７Ｂを参照して、ｎ個のメインゲート配線２０の全てにゲート閾値電圧以上のゲート信号Ｇ（つまりオン信号）が入力される。このような制御は、メイントランジスタ８の通常動作時に適用される。これにより、ｎ個の系統トランジスタ９がオン状態になる結果、メイントランジスタ８がオン状態になる。メイントランジスタ８は、ｎ個の系統トランジスタ９によって生成されたｎ個の系統電流ＩＳを含む出力電流ＩＯを生成する。この場合、メイントランジスタ８のチャネル利用率が相対的に増加し、オン抵抗が相対的に減少する。
　モニタトランジスタ１１では、ｎ個の系統トランジスタ９に連動してｎ個の系統モニタトランジスタ１２がオン状態になる。これにより、モニタトランジスタ１１が、メイントランジスタ８に連動してオン状態になる。モニタトランジスタ１１は、ｎ個の系統モニタトランジスタ１２によって生成されたｎ個の系統モニタ電流ＩＳＭを含み、出力電流ＩＯを監視する出力モニタ電流ＩＯＭを生成する。この場合、モニタトランジスタ１１のチャネル利用率が相対的に増加し、オン抵抗が相対的に減少する。
　図７Ｃを参照して、ｘ個（１≦ｘ＜ｎ）のメインゲート配線２０にゲート閾値電圧以上のゲート信号Ｇ（つまりオン信号）が入力され、（ｎ－ｘ）個のメインゲート配線２０にゲート閾値電圧未満のゲート信号Ｇ（つまりオフ信号）が入力される。このような制御は、メイントランジスタ８のアクティブクランプ動作時に適用される。これにより、ｘ個の系統トランジスタ９がオン状態になり、（ｎ－ｘ）個の系統トランジスタ９がオフ状態になる結果、メイントランジスタ８が一部の電流経路が導通し、一部の電流経路が遮断された状態でオン状態になる。
　メイントランジスタ８は、ｘ個の系統トランジスタ９によって生成されたｘ個の系統電流ＩＳを含む出力電流ＩＯを生成する。換言すると、メイントランジスタ８は、０Ａを超える絶対値からなるｘ個の系統電流ＩＳ、および、０Ａからなる（ｎ－ｘ）個の系統電流ＩＳを含む出力電流ＩＯを生成する。この場合、メイントランジスタ８のチャネル利用率が相対的に減少し、オン抵抗が相対的に増加する。
　モニタトランジスタ１１では、ｘ個の系統トランジスタ９に連動してｘ個の系統モニタトランジスタ１２がオン状態になり、（ｎ－ｘ）個の系統トランジスタ９に連動して（ｎ－ｘ）個の系統モニタトランジスタ１２がオフ状態になる。これにより、モニタトランジスタ１１が、メイントランジスタ８に連動して一部の電流経路が導通し、一部の電流経路が遮断された状態でオン状態になる。
　モニタトランジスタ１１は、ｘ個の系統モニタトランジスタ１２によって生成されたｘ個の系統モニタ電流ＩＳＭを含み、出力電流ＩＯを監視する出力モニタ電流ＩＯＭを生成する。換言すると、モニタトランジスタ１１は、０Ａを超える絶対値からなるｘ個の系統モニタ電流ＩＳＭ、および、０Ａからなる（ｎ－ｘ）個の系統モニタ電流ＩＳＭを含む出力モニタ電流ＩＯＭを生成する。この場合、モニタトランジスタ１１のチャネル利用率が相対的に減少し、オン抵抗が相対的に増加する。
　図７Ａ～図７Ｃにおいて、モニタトランジスタ１１によって生成された出力モニタ電流ＩＯＭの一部または全部（この形態では全部）は、過電流保護回路１７に入力される（図４参照）。過電流保護回路１７は、出力モニタ電流ＩＯＭが所定の閾値を超えた場合に過電流検出信号ＳＯＤを生成し、ゲート制御回路１５に過電流検出信号ＳＯＤを出力する。ゲート制御回路１５は、過電流検出信号ＳＯＤに応答してｎ個のゲート信号Ｇの一部または全部を制限し、ｎ個の系統トランジスタ９で生成されるｎ個の系統電流ＩＳの一部または全部を制限する。過電流保護回路１７は、出力モニタ電流ＩＯＭが所定の閾値以下になると過電流検出信号ＳＯＤの生成を停止し、ゲート制御回路１５（メイントランジスタ８）を通常制御に移行させる。
　このように、半導体装置１では、ｎ系統のメイントランジスタ８が、ｎ個の系統トランジスタ９の個別制御によってオン抵抗（チャネル利用率）が変化するように構成されている。メイントランジスタ８は、具体的には、ｎ個の系統トランジスタ９の個別制御によってアクティブクランプ動作時のオン抵抗が通常動作時のオン抵抗と異なるように制御される。メイントランジスタ８は、さらに具体的には、ｎ個の系統トランジスタ９の個別制御によってアクティブクランプ動作時のオン抵抗が通常動作時のオン抵抗を超えるように制御される。
　一方、モニタトランジスタ１１は、ｍ個（この形態ではｍ＝ｎ）の系統モニタトランジスタ１２の個別制御によってオン抵抗（チャネル利用率）が変化するように構成されている。モニタトランジスタ１１は、具体的には、メイントランジスタ８に連動してオン抵抗が変化するように構成されている。モニタトランジスタ１１は、具体的には、メイントランジスタ８に連動してアクティブクランプ動作時のオン抵抗が通常動作時のオン抵抗と異なるように制御される。モニタトランジスタ１１は、さらに具体的には、メイントランジスタ８に連動してアクティブクランプ動作時のオン抵抗が通常動作時のオン抵抗を超えるように制御される。
　図８は、図１に示す半導体装置１の電気的構造の構成例（＝２系統のメイントランジスタ８および２系統のモニタトランジスタ１１が適用された構成例）を示すブロック回路図である。図９は、図８に示すブロック回路図の構成例を示す回路図である。図８および図９は、コントロールＩＣ１４の要部を示す回路図でもある。図８および図９には、誘導性負荷Ｌがソース端子２３に接続された例が示されている。
　半導体装置１は、２系統（ｎ＝２）のメイントランジスタ８、２系統（ｍ＝ｎ＝２）のモニタトランジスタ１１、２個（ｎ＝２）のメインゲート配線２０、２個（ｍ＝ｎ＝２）のモニタゲート配線２１、ゲート制御回路１５、アクティブクランプ回路１６および過電流保護回路１７を含む。
　２系統のメイントランジスタ８は、第１系統トランジスタ９Ａおよび第２系統トランジスタ９Ｂを含む。２個の第２ゲートＳＧは、２個の第１ゲートＦＧを構成している。２個の第２ドレインＳＤは、ドレイン端子２２にそれぞれ電気的に接続されている。２個の第２ソースＳＳは、ソース端子２３にそれぞれ電気的に接続されている。
　第１系統トランジスタ９Ａは第１系統電流ＩＳ１を生成し、第２系統トランジスタ９Ｂは第２系統電流ＩＳ２を生成する。２系統のメイントランジスタ８は、第１系統電流ＩＳ１および第２系統電流ＩＳ２を含む出力電流ＩＯを生成する。第２系統電流ＩＳ２は、前述の説明からも明らかなように第１系統電流ＩＳ１と異なっていてもよいし、第１系統電流ＩＳ１と等しくてもよい。以下では、第１系統電流ＩＳ１および第２系統電流ＩＳ２が区別されずに単に系統電流ＩＳと記載される。
　２系統のメイントランジスタ８は、第１動作モード、第２動作モードおよび第３動作モードで制御される。第１動作モードでは、第１～第２系統トランジスタ９Ａ～９Ｂが同時にオフ状態に制御される。第２動作モードでは、第１～第２系統トランジスタ９Ａ～９Ｂが同時にオン状態に制御される。第３動作モードでは、第１～第２系統トランジスタ９Ａ～９Ｂのいずれか一方のみがオン状態に制御される。第３動作モードでは、この形態では、第１系統トランジスタ９Ａがオン状態に制御され、第２系統トランジスタ９Ｂがオフ状態に制御される。
　２系統のモニタトランジスタ１１は、第１系統モニタトランジスタ１２Ａおよび第２系統モニタトランジスタ１２Ｂを含む。２個の第２モニタゲートＳＭＧは、２個の第１モニタゲートＦＭＧを構成している。２個の第２モニタドレインＳＭＤは、ドレイン端子２２にそれぞれ電気的に接続されている。２個の第２モニタソースＳＭＳは、ソース端子２３（第１～第２系統トランジスタ９Ａ～９Ｂの第２ソースＳＳ）から電気的に分離されている。
　第１系統モニタトランジスタ１２Ａは第１系統モニタ電流ＩＳＭ１を生成し、第２系統モニタトランジスタ１２Ｂは第２系統モニタ電流ＩＳＭ２を生成する。２系統のモニタトランジスタ１１は、第１系統モニタ電流ＩＳＭ１および第２系統モニタ電流ＩＳＭ２を含む出力モニタ電流ＩＯＭを生成する。第２系統モニタ電流ＩＳＭ２は、前述の説明からも明らかなように第１系統モニタ電流ＩＳＭ１異なっていてもよいし、第１系統モニタ電流ＩＳＭ１と等しくてもよい。以下では、第１系統モニタ電流ＩＳＭ１および第２系統モニタ電流ＩＳＭ２が、区別されずに単に系統モニタ電流ＩＳＭと記載される。
　２系統のモニタトランジスタ１１は、第１動作モード、第２動作モードおよび第３動作モードで制御される。第１動作モードでは、第１～第２系統モニタトランジスタ１２Ａ～１２Ｂが同時にオフ状態に制御される。第２動作モードでは、第１～第２系統モニタトランジスタ１２Ａ～１２Ｂが同時にオン状態に制御される。第３動作モードでは、第１～第２系統モニタトランジスタ１２Ａ～１２Ｂのいずれか一方のみがオン状態に制御される。第３動作モードでは、この形態では、第１系統モニタトランジスタ１２Ａがオン状態に制御され、第２系統モニタトランジスタ１２Ｂがオフ状態に制御される。モニタトランジスタ１１の第１～第３動作モードは、この形態では、メイントランジスタ８の第１～第３動作モードに連動して実行される。
　２個のメインゲート配線２０は、第１メインゲート配線２０Ａおよび第２メインゲート配線２０Ｂを含む。第１メインゲート配線２０Ａは、第１系統トランジスタ９Ａの第２ゲートＳＧに電気的に接続されている。第２メインゲート配線２０Ｂは、第２系統トランジスタ９Ｂの第２ゲートＳＧに電気的に接続されている。
　２個のモニタゲート配線２１は、第１モニタゲート配線２１Ａおよび第２モニタゲート配線２１Ｂを含む。第１モニタゲート配線２１Ａは、第１メインゲート配線２０Ａおよび第１系統モニタトランジスタ１２Ａの第２モニタゲートＳＭＧに電気的に接続されている。第２モニタゲート配線２１Ｂは、第２メインゲート配線２０Ｂおよび第２系統モニタトランジスタ１２Ｂの第２モニタゲートＳＭＧに電気的に接続されている。
　以下の説明において「第１メインゲート配線２０Ａに電気的に接続された状態」は、「第１系統トランジスタ９Ａの第２ゲートＳＧに電気的に接続された状態」および「第１系統モニタトランジスタ１２Ａの第２モニタゲートＳＭＧに電気的に接続された状態」を含む。また、「第２メインゲート配線２０Ｂに電気的に接続された状態」は、「第２系統トランジスタ９Ｂの第２ゲートＳＧに電気的に接続された状態」および「第２系統モニタトランジスタ１２Ｂの第２モニタゲートＳＭＧに電気的に接続された状態」を含む。
　ゲート制御回路１５は、第１～第２メインゲート配線２０Ａ～２０Ｂに電気的に接続されている。ゲート制御回路１５は、イネーブル信号ＥＮに応答して、第１～第２ゲート信号Ｇ１～Ｇ２を生成し、第１～第２ゲート信号Ｇ１～Ｇ２を第１～第２メインゲート配線２０Ａ～２０Ｂに個別的に出力する。第１～第２系統モニタトランジスタ１２Ａ～１２Ｂに入力される第１～第２モニタゲート信号ＭＧ１～ＭＧ２は、第１～第２ゲート信号Ｇ１～Ｇ２からそれぞれなる。
　ゲート制御回路１５は、具体的には、イネーブル信号ＥＮがハイレベル（ＥＮ＝Ｈ）となるイネーブル状態において、第１～第２系統トランジスタ９Ａ～９Ｂの双方および第１～第２系統モニタトランジスタ１２Ａ～１２Ｂの双方をオン状態に制御する第１～第２ゲート信号Ｇ１～Ｇ２を生成する。ゲート制御回路１５は、イネーブル信号ＥＮがローレベル（ＥＮ＝Ｌ）となるディセーブル状態において、第１～第２系統トランジスタ９Ａ～９Ｂの双方および第１～第２系統モニタトランジスタ１２Ａ～１２Ｂの双方をオフ状態に制御する第１～第２ゲート信号Ｇ１～Ｇ２を生成する。
　ゲート制御回路１５は、この形態では、第１電流源３１、第２電流源３２、第３電流源３３、第４電流源３４、コントローラ３５およびｎチャネル型のドライブＭＩＳＦＥＴ３６を含む。具体的な図示は省略されるが、第１電流源３１、第２電流源３２、第３電流源３３、第４電流源３４、コントローラ３５およびドライブＭＩＳＦＥＴ３６は、第２デバイス領域７にそれぞれ形成されている。
　第１電流源３１は、第１ソース電流ＩＨ１を生成する。第１電流源３１は、昇圧電圧ＶＧ（＝チャージポンプ出力）の印加端および第１メインゲート配線２０Ａに電気的に接続されている。第２電流源３２は、第２ソース電流ＩＨ２を生成する。第２電流源３２は、昇圧電圧ＶＧの印加端および第２メインゲート配線２０Ｂに電気的に接続されている。第３電流源３３は、第１シンク電流ＩＬ１を生成する。第３電流源３３は、第１メインゲート配線２０Ａおよびソース端子２３に電気的に接続されている。第４電流源３４は、第２シンク電流ＩＬ２を生成する。第４電流源３４は、第２メインゲート配線２０Ｂおよびソース端子２３に電気的に接続されている。
　コントローラ３５は、第１～第４電流源３１～３４に電気的に接続されている。コントローラ３５は、イネーブル状態（ＥＮ＝Ｈ）において、第１～第２電流源３１～３２をオン状態に制御する一方、第３～第４電流源３３～３４をオフ状態に制御する。これにより、第１ソース電流ＩＨ１が第１メインゲート配線２０Ａに出力され、第２ソース電流ＩＨ２が第２メインゲート配線２０Ｂに出力される。コントローラ３５は、ディセーブル状態（ＥＮ＝Ｌ）において、第１～第２電流源３１～３２をオフ状態に制御する一方、第３～第４電流源３３～３４をオン状態に制御する。これにより、第１シンク電流ＩＬ１が第１メインゲート配線２０Ａから引き抜かれ、第２シンク電流ＩＬ２が第２メインゲート配線２０Ｂから引き抜かれる。
　ドライブＭＩＳＦＥＴ３６は、第２メインゲート配線２０Ｂおよびソース端子２３に電気的に接続されている。ドライブＭＩＳＦＥＴ３６は、ドレイン、ソース、ゲートおよびバックゲートを含む。ドライブＭＩＳＦＥＴ３６のドレインは、第２メインゲート配線２０Ｂに電気的に接続されている。ドライブＭＩＳＦＥＴ３６のソースは、ソース端子２３に電気的に接続されている。ドライブＭＩＳＦＥＴ３６のバックゲートは、ソース端子２３に電気的に接続されている。
　アクティブクランプ回路１６は、第１系統トランジスタ９Ａのドレイン・ゲート間に接続されている。また、アクティブクランプ回路１６は、第１系統モニタトランジスタ１２Ａのドレイン・ゲート間に接続されている。アクティブクランプ回路１６は、メイントランジスタ８の第１ソースＦＳ（ソース端子２３）が負電圧になったとき、ゲート制御回路１５と協働して第１系統トランジスタ９Ａおよび第１系統モニタトランジスタ１２Ａの双方をオン状態に制御し、第２系統トランジスタ９Ｂおよび第２系統モニタトランジスタ１２Ｂの双方をオフ状態に制御するように構成されている。
　アクティブクランプ回路１６は、具体的には、ゲート制御回路１５に電気的に接続された内部ノード電圧Ｖｘを有している。アクティブクランプ回路１６は、内部ノード電圧Ｖｘを介してゲート制御回路１５を制御することによって、第１系統トランジスタ９Ａおよび第１系統モニタトランジスタ１２Ａの双方をオン状態に制御する一方、第２系統トランジスタ９Ｂおよび第２系統モニタトランジスタ１２Ｂの双方をオフ状態に制御する第１～第２ゲート信号Ｇ１～Ｇ２を生成させる。
　アクティブクランプ回路１６は、さらに具体的には、イネーブル状態（ＥＮ＝Ｈ）からディセーブル状態（ＥＮ＝Ｌ）への遷移後、メイントランジスタ８がアクティブクランプ動作に移行する前に、内部ノード電圧Ｖｘを介してゲート制御回路１５を制御することによって、第１系統トランジスタ９Ａおよび第１系統モニタトランジスタ１２Ａの双方をオン状態に制御する一方、第２系統トランジスタ９Ｂおよび第２系統モニタトランジスタ１２Ｂの双方をオフ状態に制御する第１～第２ゲート信号Ｇ１～Ｇ２を生成させる。
　メイントランジスタ８がアクティブクランプ動作に移行する前とは、具体的には、出力電圧ＶＯがクランプされる前である。第２系統トランジスタ９Ｂおよび第２系統モニタトランジスタ１２Ｂの双方は、第２ゲート信号Ｇ２が出力電圧ＶＯに固定されることによってオフ状態に制御される。つまり、第２系統トランジスタ９Ｂのゲート・ソース間がショートされ、第２系統モニタトランジスタ１２Ｂのゲート・ソース間がショートされる。
　アクティブクランプ回路１６は、メイントランジスタ８のドレイン・ソース電圧（＝ＶＢＢ－ＶＯＵＴ）をクランプ電圧Ｖｃｌｐ以下に制限する。第２系統トランジスタ９Ｂおよび第２系統モニタトランジスタ１２Ｂは、この形態では、アクティブクランプ動作に寄与しない。したがって、アクティブクランプ回路１６は、第２系統トランジスタ９Ｂおよび第２系統モニタトランジスタ１２Ｂに接続されていない。
　アクティブクランプ回路１６は、この形態では、ツェナダイオード列３７、ダイオード列３８、および、ｎチャネル型のクランプＭＩＳＦＥＴ３９を含む。具体的な図示は省略されるが、ツェナダイオード列３７、ダイオード列３８およびクランプＭＩＳＦＥＴ３９は、第２デバイス領域７にそれぞれ形成されている。
　ツェナダイオード列３７は、順方向直列接続された複数（たとえば８個）のツェナダイオードを含む直列回路からなる。ツェナダイオードの個数は任意であり、１個であってもよい。ツェナダイオード列３７は、カソードおよびアノードを含む。ツェナダイオード列３７のカソードは、ドレイン端子２２、および、第１～第２系統トランジスタ９Ａ～９Ｂの第２ドレインＳＤに電気的に接続されている。
　ダイオード列３８は、順方向直列接続された複数（たとえば３個）のｐｎ接合ダイオードを含む直列回路からなる。ｐｎ接合ダイオードの個数は任意であり、１個であってもよい。ダイオード列３８は、カソードおよびアノードを含む。ダイオード列３８のアノードは、ツェナダイオード列３７のアノードに逆バイアス接続されている。
　クランプＭＩＳＦＥＴ３９は、ドレイン、ソース、ゲートおよびバックゲートを含む。クランプＭＩＳＦＥＴ３９のドレインは、ドレイン端子２２、および、第１～第２系統トランジスタ９Ａ～９Ｂの第２ドレインＳＤに電気的に接続されている。クランプＭＩＳＦＥＴ３９のソースは、第１メインゲート配線２０Ａに電気的に接続されている。クランプＭＩＳＦＥＴ３９のゲートは、ダイオード列３８のカソードに電気的に接続されている。クランプＭＩＳＦＥＴ３９のバックゲートは、ソース端子２３に電気的に接続されている。
　アクティブクランプ回路１６の内部ノード電圧Ｖｘは、ドライブＭＩＳＦＥＴ３６のゲートに電気的に接続されている。アクティブクランプ回路１６は、内部ノード電圧Ｖｘに応じてドライブＭＩＳＦＥＴ３６をオン状態またはオフ状態に制御する。内部ノード電圧Ｖｘは、アクティブクランプ回路１６内の任意の電圧であってもよい。内部ノード電圧Ｖｘは、クランプＭＩＳＦＥＴ３９のゲート電圧であってもよいし、ダイオード列３８のいずれか１つのｐｎ接合ダイオードのアノード電圧であってもよい。
　図１０は、図３に示す領域Xの拡大図であって、図８に示すメイントランジスタ８およびモニタトランジスタ１１のレイアウト例を示す平面図である。図１１は、図１０に示す領域XIの拡大図である。図１２は、図１０に示す領域XIIの拡大図である。図１３は、図１１に示すXIII-XIII線に沿う断面図である。図１４は、図１１に示すXIV-XIV線に沿う断面図である。図１５は、図１１に示すXV-XV線に沿う断面図である。図１６は、図１１に示すXVI-XVI線に沿う断面図である。
　図１０～図１６を参照して、半導体装置１は、半導体チップ２の第２主面４の表層部に形成されたｎ型（第１導電型）の第１半導体領域５１を含む。第１半導体領域５１は、メイントランジスタ８の第１ドレインＦＤおよびモニタトランジスタ１１の第１モニタドレインＦＭＤを形成している。第１半導体領域５１は、「ドレイン領域」と称されてもよい。第１半導体領域５１は、第２主面４の表層部の全域に形成され、第２主面４および第１～第４側面５Ａ～５Ｄから露出している。
　第１半導体領域５１のｎ型不純物濃度は、１×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下であってもよい。第１半導体領域５１の厚さは、１０μｍ以上４５０μｍ以下であってもよい。第１半導体領域５１の厚さは、５０μｍ以上１５０μｍ以下であることが好ましい。第１半導体領域５１は、この形態では、ｎ型の半導体基板（Ｓｉ基板）によって形成されている。
　半導体装置１は、半導体チップ２の第１主面３の表層部に形成されたｎ型の第２半導体領域５２を含む。第２半導体領域５２は、第１半導体領域５１と共にメイントランジスタ８の第１ドレインＦＤおよびモニタトランジスタ１１の第１モニタドレインＦＭＤを形成している。第２半導体領域５２は、「ドリフト領域」と称されてもよい。第２半導体領域５２は、第１半導体領域５１に電気的に接続されるように第１主面３の表層部の全域に形成され、第１主面３および第１～第４側面５Ａ～５Ｄから露出している。
　第２半導体領域５２は、第１半導体領域５１のｎ型不純物濃度未満のｎ型不純物濃度を有している。第２半導体領域５２のｎ型不純物濃度は、１×１０１５ｃｍ－３以上１×１０１８ｃｍ－３以下であってもよい。第２半導体領域５２は、第１半導体領域５１の厚さ未満の厚さを有している。第２半導体領域５２の厚さは、１μｍ以上２５μｍ以下であってもよい。第２半導体領域５２の厚さは、５μｍ以上１５μｍ以下であることが好ましい。第２半導体領域５２は、この形態では、ｎ型のエピタキシャル層（Ｓｉエピタキシャル層）によって形成されている。
　半導体装置１は、第１主面３において第１デバイス領域６を区画する領域分離構造の一例としてのトレンチ分離構造５３（trench separation structure）を含む。トレンチ分離構造５３は、「ＤＴＩ（deep trench isolation）構造」と称されてもよい。トレンチ分離構造５３は、平面視において第１主面３の一部の領域を取り囲む環状に形成され、所定形状の第１デバイス領域６を区画している。
　トレンチ分離構造５３は、この形態では、平面視において第１～第４側面５Ａ～５Ｄに平行な４辺を有する四角環状に形成され、四角形状の第１デバイス領域６を区画している。トレンチ分離構造５３の平面形状は任意であり、多角環状に形成されていてもよい。第１デバイス領域６は、トレンチ分離構造５３の平面形状に応じて多角形状に区画されていてもよい。
　トレンチ分離構造５３は、分離幅ＷＩおよび分離深さＤＩを有している。分離幅ＷＩは、平面視においてトレンチ分離構造５３が延びる方向に直交する方向の幅である。分離幅ＷＩは、０．５μｍ以上２．５μｍ以下であってもよい。分離幅ＷＩは、１．２μｍ以上２μｍ以下であることが好ましい。分離深さＤＩは、１μｍ以上１０μｍ以下であってもよい。分離深さＤＩは、２μｍ以上６μｍ以下であることが好ましい。
　トレンチ分離構造５３のアスペクト比ＤＩ／ＷＩは、１を超えて５以下であってもよい。アスペクト比ＤＩ／ＷＩは、分離幅ＷＩに対する分離深さＤＩの比である。アスペクト比ＤＩ／ＷＩは、２以上であることが好ましい。トレンチ分離構造５３の底壁は、第２半導体領域５２の底部から１μｍ以上５μｍ以下の間隔を空けていることが好ましい。
　トレンチ分離構造５３は、第１方向Ｘに延びる部分および第２方向Ｙに延びる部分を円弧状（湾曲状）に接続する角部を有している。この形態では、トレンチ分離構造５３の四隅が、円弧状に形成されている。つまり、第１デバイス領域６は、円弧状にそれぞれ延びる四隅を有する四角形状に区画されている。トレンチ分離構造５３の角部は、円弧方向に沿って一定の分離幅ＷＩを有していることが好ましい。
　トレンチ分離構造５３は、分離トレンチ５４、分離絶縁膜５５（分離絶縁体）、分離電極５６、分離キャップ絶縁膜５７を含むシングル電極構造を有している。分離トレンチ５４は、第１主面３から第２主面４に向けて掘り下がっている。分離トレンチ５４は、第２半導体領域５２の底部から第１主面３側に間隔を空けて形成されている。
　分離トレンチ５４は、側壁および底壁を含む。分離トレンチ５４の側壁が半導体チップ２内において第１主面３との間で成す角度は、９０°以上９２°以下であってもよい。分離トレンチ５４は、開口から底壁に向けて開口幅が狭まる先細り形状に形成されていてもよい。分離トレンチ５４の底壁角部は、湾曲状に形成されていることが好ましい。分離トレンチ５４の底壁の全体が、第２主面４に向かう湾曲状に形成されていてもよい。
　分離絶縁膜５５は、分離トレンチ５４の壁面に形成されている。分離絶縁膜５５は、具体的には、分離トレンチ５４の壁面の全域に膜状に形成され、分離トレンチ５４内においてリセス空間を区画している。分離絶縁膜５５は、酸化シリコン膜を含むことが好ましい。分離絶縁膜５５は、半導体チップ２の酸化物からなる酸化シリコン膜を含むことが特に好ましい。
　分離絶縁膜５５は、分離厚さＴＩを有している。分離厚さＴＩは、分離トレンチ５４の壁面の法線方向に沿う厚さである。分離厚さＴＩは、０．１μｍ以上１μｍ以下であってもよい。分離厚さＴＩは、０．１５μｍ以上０．６５μｍ以下であることが好ましい。分離絶縁膜５５において、分離トレンチ５４の底壁を被覆する部分の厚さは、分離トレンチ５４の側壁を被覆する部分の厚さ未満であってもよい。
　分離電極５６は、分離絶縁膜５５を挟んで分離トレンチ５４に一体物（integrated member）として埋設されている。分離電極５６は、この形態では、導電性ポリシリコンを含む。分離電極５６には、ソース電位が印加される。分離電極５６は、分離トレンチ５４から露出する電極面（分離電極面）を有している。分離電極５６の電極面は、分離トレンチ５４の底壁に向けて湾曲状に窪んでいてもよい。分離電極５６の電極面は、分離トレンチ５４の深さ方向に関して、第１主面３から分離トレンチ５４の底壁に０Å以上２０００Å未満の間隔を空けていることが好ましい。分離電極５６の電極面は、第１主面３から分離トレンチ５４の底壁に１０００Å未満の間隔を空けていることが特に好ましい。
　分離キャップ絶縁膜５７は、分離トレンチ５４内において分離電極５６の電極面を膜状に被覆している。分離キャップ絶縁膜５７は、分離電極５６が他の電極と短絡することを抑制する。分離キャップ絶縁膜５７は、分離絶縁膜５５に連なっている。分離キャップ絶縁膜５７は、酸化シリコン膜を含むことが好ましい。分離キャップ絶縁膜５７は、分離電極５６の酸化物からなる酸化シリコン膜を含むことが特に好ましい。つまり、分離キャップ絶縁膜５７はポリシリコンの酸化物を含み、分離絶縁膜５５はシリコン単結晶の酸化物を含むことが好ましい。
　半導体装置１は、第１デバイス領域６において第１主面３の表層部に形成されたｐ型（第２導電型）のボディ領域５８を含む。ボディ領域５８のｐ型不純物濃度は、１×１０１６ｃｍ－３以上１×１０１８ｃｍ－３以下であってもよい。ボディ領域５８は、第１デバイス領域６において第１主面３の表層部の全域に形成され、トレンチ分離構造５３の側壁に接している。ボディ領域５８は、トレンチ分離構造５３の底壁に対して第１主面３側の領域に形成されている。ボディ領域５８は、トレンチ分離構造５３の中間部に対して第１主面３側の領域に形成されていることが好ましい。
　半導体装置１は、第１デバイス領域６において第１主面３に形成された２系統（ｎ＝２）のメイントランジスタ８を含む。メイントランジスタ８は、平面視においてトレンチ分離構造５３から間隔を空けて第１主面３に形成されている。メイントランジスタ８は、第１デバイス領域６の第１主面３に集約して形成された複数の単位トランジスタ１０を含む。
　単位トランジスタ１０の個数は任意である。図１０では、４４個の単位トランジスタ１０が形成された例が示されている。単位トランジスタ１０の個数は、偶数個であることが好ましい。複数の単位トランジスタ１０は、平面視において第１方向Ｘに一列に並んで配列され、第２方向Ｙに延びる帯状にそれぞれ形成されている。複数の単位トランジスタ１０は、平面視において第２方向Ｙに延びるストライプ状に形成されている。
　複数の単位トランジスタ１０は、具体的には、単位セル６０によってそれぞれ構成されている。各単位セル６０は、１つのトレンチ構造６１、および、当該トレンチ構造６１によって制御されるチャネルセル６２を含む。トレンチ構造６１は、「ゲート構造」または「トレンチゲート構造」と称されてもよい。各トレンチ構造６１は、各単位トランジスタ１０の第３ゲートＴＧを構成している。チャネルセル６２は、電流経路の開閉がトレンチ構造６１によって制御される領域である。単位セル６０は、この形態では、１つのトレンチ構造６１の両サイドに形成された一対のチャネルセル６２を含む。
　複数のトレンチ構造６１は、平面視において第１方向Ｘに間隔を空けて配列され、第２方向Ｙに延びる帯状にそれぞれ形成されている。つまり、複数のトレンチ構造６１は、平面視において第２方向Ｙに延びるストライプ状に形成されている。複数のトレンチ構造６１は、長手方向（第２方向Ｙ）に関して、一方側の第１端部６３および他方側の第２端部６４をそれぞれ有している。
　各トレンチ構造６１は、トレンチ幅Ｗおよびトレンチ深さＤを有している。トレンチ幅Ｗは、トレンチ構造６１が延びる方向に直交する方向（第１方向Ｘ）の幅である。トレンチ幅Ｗは、トレンチ分離構造５３の分離幅ＷＩ未満（Ｗ＜ＷＩ）であることが好ましい。トレンチ幅Ｗは、０．５μｍ以上２μｍ以下であってもよい。トレンチ幅Ｗは、０．５μｍ以上１．５μｍ以下であることが好ましい。むろん、トレンチ幅Ｗは、分離幅ＷＩとほぼ等しくてもよい（Ｗ≒ＷＩ）。
　トレンチ深さＤは、トレンチ分離構造５３の分離深さＤＩ未満（Ｄ＜ＤＩ）であることが好ましい。トレンチ深さＤは、１μｍ以上１０μｍ以下であってもよい。トレンチ深さＤは、２μｍ以上６μｍ以下であることが好ましい。むろん、トレンチ深さＤは、分離深さＤＩとほぼ等しくてもよい（Ｄ≒ＤＩ）。トレンチ構造６１のアスペクト比Ｄ／Ｗは、１を超えて５以下であってもよい。アスペクト比Ｄ／Ｗは、トレンチ幅Ｗに対するトレンチ深さＤの比である。アスペクト比Ｄ／Ｗは、２以上であることが特に好ましい。トレンチ構造６１の底壁は、第２半導体領域５２の底部から１μｍ以上５μｍ以下の間隔を空けていることが好ましい。
　複数のトレンチ構造６１は、第１方向Ｘにトレンチ間隔ＩＴを空けて配列されている。トレンチ間隔ＩＴは、複数のトレンチ構造６１から拡がる空乏層が、複数のトレンチ構造６１の底壁よりも下方で一体化する値に設定されることが好ましい。トレンチ間隔ＩＴは、トレンチ幅Ｗの０．２５倍以上、かつ、トレンチ幅Ｗの１．５倍以下であってもよい。トレンチ間隔ＩＴは、トレンチ幅Ｗ以下（ＩＴ≦Ｗ）であることが好ましい。トレンチ間隔ＩＴは、０．５μｍ以上２μｍ以下であってもよい。
　以下、１つのトレンチ構造６１の構成が説明される。トレンチ構造６１は、トレンチ７１、上絶縁膜７２、下絶縁膜７３、上電極７４、下電極７５および中間絶縁膜７６を含むマルチ電極構造を有している。トレンチ７１は、「ゲートトレンチ」と称されてもよい。トレンチ構造６１は、埋設絶縁体を挟んでトレンチ７１に埋設された埋設電極（ゲート電極）を含む。埋設絶縁体は、上絶縁膜７２、下絶縁膜７３および中間絶縁膜７６によって構成されている。埋設電極は、上電極７４および下電極７５によって構成されている。
　トレンチ７１は、第１主面３から第２主面４に向けて掘り下がっている。トレンチ７１は、ボディ領域５８を貫通し、第２半導体領域５２の底部から第１主面３側に間隔を空けて形成されている。トレンチ７１は、側壁および底壁を含む。トレンチ７１の側壁が半導体チップ２内において第１主面３との間で成す角度は、９０°以上９２°以下であってもよい。トレンチ７１は、開口から底壁に向けて開口幅が狭まる先細り形状に形成されていてもよい。トレンチ７１の底壁角部は、湾曲状に形成されていることが好ましい。トレンチ７１の底壁の全体が、第２主面４に向かう湾曲状に形成されていてもよい。
　上絶縁膜７２は、トレンチ７１の上壁面を被覆している。上絶縁膜７２は、具体的には、ボディ領域５８の底部に対してトレンチ７１の開口側の領域に位置する上壁面を被覆している。上絶縁膜７２は、第２半導体領域５２およびボディ領域５８の境界を横切っている。上絶縁膜７２は、ボディ領域５８を被覆する部分、および、第２半導体領域５２を被覆する部分を有している。ボディ領域５８に対する上絶縁膜７２の被覆面積は、第２半導体領域５２に対する上絶縁膜７２の被覆面積よりも大きい。上絶縁膜７２は、酸化シリコン膜を含むことが好ましい。上絶縁膜７２は、半導体チップ２の酸化物からなる酸化シリコン膜を含むことが特に好ましい。上絶縁膜７２は、ゲート絶縁膜として形成されている。
　上絶縁膜７２は、第１厚さＴ１を有している。第１厚さＴ１は、トレンチ７１の壁面の法線方向に沿う厚さである。第１厚さＴ１は、分離絶縁膜５５の分離厚さＴＩ未満（Ｔ１＜ＴＩ）である。第１厚さＴ１は、０．０１μｍ以上０．０５μｍ以下であってもよい。第１厚さＴ１は、０．０２μｍ以上０．０４μｍ以下であることが好ましい。
　下絶縁膜７３は、トレンチ７１の下壁面を被覆している。下絶縁膜７３は、具体的には、ボディ領域５８の底部に対してトレンチ７１の底壁側の領域に位置する下壁面を被覆している。下絶縁膜７３は、トレンチ７１の底壁側の領域においてリセス空間を区画している。下絶縁膜７３は、第２半導体領域５２に接している。下絶縁膜７３は、酸化シリコン膜を含むことが好ましい。下絶縁膜７３は、半導体チップ２の酸化物からなる酸化シリコン膜を含むことが特に好ましい。
　下絶縁膜７３は、第２厚さＴ２を有している。第２厚さＴ２は、トレンチ７１の壁面の法線方向に沿う厚さである。第２厚さＴ２は、上絶縁膜７２の第１厚さＴ１を超えている（Ｔ１＜Ｔ２）。第２厚さＴ２は、分離絶縁膜５５の分離厚さＴＩとほぼ等しくてもよい（Ｔ２≒ＴＩ）。第２厚さＴ２は、０．１μｍ以上１μｍ以下であってもよい。第２厚さＴ２は、０．１５μｍ以上０．６５μｍ以下であることが好ましい。下絶縁膜７３において、トレンチ７１の底壁を被覆する部分の厚さは、トレンチ７１の側壁を被覆する部分の厚さ未満であってもよい。
　上電極７４は、上絶縁膜７２を挟んでトレンチ７１内の上側（開口側）に埋設されている。上電極７４は、平面視において第２方向Ｙに延びる帯状に埋設されている。上電極７４は、上絶縁膜７２を挟んでボディ領域５８および第２半導体領域５２に対向している。ボディ領域５８に対する上電極７４の対向面積は、第２半導体領域５２に対する上電極７４の対向面積よりも大きい。上電極７４は、導電性ポリシリコンを含む。上電極７４は、ゲート電極として形成されている。上電極７４には、ゲート信号Ｇが入力される。
　上電極７４は、トレンチ７１から露出する電極面（埋設電極面）を有している。上電極７４の電極面は、トレンチ７１の底壁に向けて湾曲状に窪んでいてもよい。上電極７４の電極面は、トレンチ７１の深さ方向に関して、分離電極５６の電極面の深さ位置よりもトレンチ７１の底壁側に位置していることが好ましい。上電極７４の電極面は、トレンチ７１の深さ方向に関して、第１主面３からトレンチ７１の底壁に２０００Å以上の間隔を空けていることが好ましい。上電極７４の電極面は、第１主面３からトレンチ７１の底壁に２５００Å以上４５００Å以下の間隔を空けていることが特に好ましい。
　下電極７５は、下絶縁膜７３を挟んでトレンチ７１内の下側（底壁側）に埋設されている。下電極７５は、平面視において第２方向Ｙに延びる帯状に埋設されている。下電極７５は、トレンチ７１の深さ方向に関して上電極７４の厚さ（長さ）を超える厚さ（長さ）を有している。下電極７５は、下絶縁膜７３を挟んで第２半導体領域５２に対向している。下電極７５は、下絶縁膜７３から第１主面３側に突出した上端部を有している。下電極７５の上端部は、上電極７４の底部に咬合し、第１主面３に沿う横方向に上電極７４の底部を挟んで上絶縁膜７２に対向している。
　下電極７５は、導電性ポリシリコンを含む。下電極７５は、この形態では、ゲート電極として形成されている。下電極７５は、上電極７４と同電位に固定されている。つまり、同一のゲート信号Ｇが、上電極７４と同時に下電極７５に印加される。これにより、上電極７４および下電極７５の間の電圧降下を抑制できるから、上電極７４および下電極７５の間の電界集中を抑制できる。また、半導体チップ２（特に第２半導体領域５２）のオン抵抗を削減できる。
　中間絶縁膜７６は、上電極７４および下電極７５の間に介在し、上電極７４および下電極７５を電気的に絶縁させている。中間絶縁膜７６は、具体的には、上電極７４および下電極７５の間の領域において下絶縁膜７３から露出する下電極７５を被覆している。中間絶縁膜７６は、上絶縁膜７２および下絶縁膜７３に連なっている。中間絶縁膜７６は、酸化シリコン膜を含むことが好ましい。中間絶縁膜７６は、下電極７５の酸化物からなる酸化シリコン膜を含むことが特に好ましい。
　中間絶縁膜７６は、法線方向Ｚに関して中間厚さＴＭを有している。中間厚さＴＭは、下絶縁膜７３の第２厚さＴ２未満（ＴＭ＜Ｔ２）である。中間厚さＴＭは、０．０１μｍ以上０．０５μｍ以下であってもよい。中間厚さＴＭは、０．０２μｍ以上０．０４μｍ以下であることが好ましい。
　一対のチャネルセル６２は、各トレンチ構造６１の両サイドにおいて、第２方向Ｙに延びる帯状にそれぞれ形成されている。一対のチャネルセル６２は、第２方向Ｙに関してトレンチ構造６１の長さ未満の長さを有している。一対のチャネルセル６２の全域は、上絶縁膜７２を挟んで上電極７４に対向している。一対のチャネルセル６２は、トレンチ間隔ＩＴを１／２倍した値に相当するチャネル幅をそれぞれ有している。
　一対のチャネルセル６２は、ボディ領域５８の表層部に形成された少なくとも１つのｎ型のソース領域７７を含む。一対のチャネルセル６２に含まれるソース領域７７の個数は任意である。一対のチャネルセル６２は、この形態では、複数のソース領域７７をそれぞれ含む。各単位セル６０に含まれる全てのソース領域７７は、各単位トランジスタ１０の第３ソースＴＳを形成している。
　ソース領域７７のｎ型不純物濃度は、第２半導体領域５２のｎ型不純物濃度を超えている。ソース領域７７のｎ型不純物濃度は、１×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下であってもよい。複数のソース領域７７は、ボディ領域５８の底部から間隔を空けて第１主面３側の領域に形成され、上絶縁膜７２を挟んで上電極７４に対向している。複数のソース領域７７は、各チャネルセル６２において第２方向Ｙに間隔を空けて配列されている。つまり、複数のソース領域７７は、対応するトレンチ構造６１の両サイドにおいて当該トレンチ構造６１に沿って間隔を空けて配列されている。
　一対のチャネルセル６２は、ボディ領域５８の表層部においてソース領域７７とは異なる領域に形成された少なくとも１つのｐ型のコンタクト領域７８を含む。一対のチャネルセル６２に含まれるコンタクト領域７８の個数は任意である。一対のチャネルセル６２は、この形態では、複数のコンタクト領域７８をそれぞれ含む。コンタクト領域７８のｐ型不純物濃度は、ボディ領域５８のｐ型不純物濃度を超えている。コンタクト領域７８のｐ型不純物濃度は、１×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下であってもよい。
　複数のコンタクト領域７８は、ボディ領域５８の底部から間隔を空けて第１主面３側の領域に形成され、上絶縁膜７２を挟んで上電極７４に対向している。複数のコンタクト領域７８は、１つのソース領域７７を挟み込む態様で、第２方向Ｙに複数のソース領域７７と交互に形成されている。つまり、複数のコンタクト領域７８は、対応するトレンチ構造６１の両サイドにおいて当該トレンチ構造６１に沿って間隔を空けて配列されている。
　一対のチャネルセル６２は、ボディ領域５８内において複数のソース領域７７および第２半導体領域５２の間に形成される複数のチャネル領域７９を含む。一対のチャネルセル６２における複数のチャネル領域７９のオンオフは、１つのトレンチ構造６１によって制御される。一対のチャネルセル６２に含まれる複数のチャネル領域７９は、単位トランジスタ１０の１つのチャネルを形成している。これにより、１つの単位セル６０が、１つの単位トランジスタ１０として機能している。
　第１デバイス領域６内において第１方向Ｘの両サイドに配置された２つの単位セル６０は、この形態では、トレンチ分離構造５３側のチャネルセル６２においてソース領域７７を含まない。このような構造によれば、トレンチ構造６１およびトレンチ分離構造５３の間におけるリーク電流を抑制できる。両サイドに配置された２つの単位セル６０は、この形態では、トレンチ分離構造５３側のチャネルセル６２においてコンタクト領域７８（以下、「最外のコンタクト領域７８」という。）のみを含む。最外のコンタクト領域７８は、トレンチ分離構造５３からトレンチ構造６１側に間隔を空けて形成され、対応するトレンチ構造６１の側壁に接続されている。最外のコンタクト領域７８は、対応するトレンチ構造６１の側壁に沿って延びる帯状に形成されていてもよい。
　メイントランジスタ８は、第１デバイス領域６に集約して形成された２個（ｎ＝２）の系統トランジスタ９を含む。２個の系統トランジスタ９は、第１系統トランジスタ９Ａおよび第２系統トランジスタ９Ｂを含む。第１系統トランジスタ９Ａは、複数の単位トランジスタ１０から個別制御対象として選択的に系統化された複数（この形態では２２個）の第１単位トランジスタ１０Ａを含む。
　第２系統トランジスタ９Ｂは、第１単位トランジスタ１０Ａを除く複数の単位トランジスタ１０から個別制御対象として選択的に系統化された複数（この形態では２２個）の第２単位トランジスタ１０Ｂを含む。第２単位トランジスタ１０Ｂの個数は、第１単位トランジスタ１０Ａの個数と異なっていてもよい。第２単位トランジスタ１０Ｂの個数は、第１単位トランジスタ１０Ａの個数と等しいことが好ましい。
　以下、第１単位トランジスタ１０Ａの「単位セル６０」、「トレンチ構造６１」、「チャネルセル６２」、「トレンチ７１」、「上絶縁膜７２」、「下絶縁膜７３」、「上電極７４」、「下電極７５」、「中間絶縁膜７６」、「ソース領域７７」、「コンタクト領域７８」および「チャネル領域７９」は、「第１単位セル６０Ａ」、「第１トレンチ構造６１Ａ」、「第１チャネルセル６２Ａ」、「第１トレンチ７１Ａ」、「第１上絶縁膜７２Ａ」、「第１下絶縁膜７３Ａ」、「第１上電極７４Ａ」、「第１下電極７５Ａ」、「第１中間絶縁膜７６Ａ」、「第１ソース領域７７Ａ」、「第１コンタクト領域７８Ａ」および「第１チャネル領域７９Ａ」とそれぞれ称される。第１上電極７４Ａおよび第１下電極７５Ａには、第１ゲート信号Ｇ１が入力される。
　以下、第２単位トランジスタ１０Ｂの「単位セル６０」、「トレンチ構造６１」、「チャネルセル６２」、「トレンチ７１」、「上絶縁膜７２」、「下絶縁膜７３」、「上電極７４」、「下電極７５」、「中間絶縁膜７６」、「ソース領域７７」、「コンタクト領域７８」および「チャネル領域７９」は、「第２単位セル６０Ｂ」、「第２トレンチ構造６１Ｂ」、「第２チャネルセル６２Ｂ」、「第２トレンチ７１Ｂ」、「第２上絶縁膜７２Ｂ」、「第２下絶縁膜７３Ｂ」、「第２上電極７４Ｂ」、「第２下電極７５Ｂ」、「第２中間絶縁膜７６Ｂ」、「第２ソース領域７７Ｂ」、「第２コンタクト領域７８Ｂ」および「第２チャネル領域７９Ｂ」とそれぞれ称される。第２上電極７４Ｂおよび第２下電極７５Ｂには、第１ゲート信号Ｇ１から電気的に独立した第２ゲート信号Ｇ２が入力される。
　第１系統トランジスタ９Ａは、少なくとも１つの第１複合セル８１を含む。第１複合セル８１の個数は任意であり、第１デバイス領域６のサイズ（単位トランジスタ１０の総数）に応じて調整される。第１系統トランジスタ９Ａは、この形態では、複数（この形態では１１個）の第１複合セル８１を含む。複数の第１複合セル８１は、平面視において第１主面３に隣り合って配列されたα（α≧２）個の第１単位トランジスタ１０Ａ（第１単位セル６０Ａ）によってそれぞれ構成されている。複数の第１複合セル８１は、平面視において第１方向Ｘに間隔を空けて配列されている。
　第２系統トランジスタ９Ｂは、少なくとも１つの第２複合セル８２を含む。第２複合セル８２の個数は任意であり、第１デバイス領域６のサイズ（単位トランジスタ１０の総数）に応じて調整される。第２複合セル８２の個数は、第１複合セル８１の個数と異なっていてもよい。第２複合セル８２の個数は、第１複合セル８１の個数と等しいことが好ましい。第２系統トランジスタ９Ｂは、この形態では、複数（この形態では１１個）の第２複合セル８２を含む。複数の第２複合セル８２は、平面視において第１主面３に隣り合って配列されたβ（β≧２）個の第２単位トランジスタ１０Ｂ（第２単位セル６０Ｂ）によってそれぞれ構成されている。
　複数の第２複合セル８２は、平面視において複数の第１複合セル８１に隣り合ってそれぞれ配置されている。複数の第２複合セル８２は、具体的には、平面視において近接する複数の第１複合セル８１の間の領域にそれぞれ配置されている。複数の第２複合セル８２は、さらに具体的には、平面視において１つの第１複合セル８１を挟み込む態様で、第１方向Ｘに沿って複数の第１複合セル８１と交互に配列されている。
　１つの第１複合セル８１に含まれる第１単位トランジスタ１０Ａの個数を１個（α＝１）とし、１つの第２複合セル８２に含まれる第２単位トランジスタ１０Ｂの個数を１個（β＝１）としてもよい。つまり、複数の第２単位トランジスタ１０Ｂは、平面視において１つの単位トランジスタ１０を挟み込む態様で、複数の第１単位トランジスタ１０Ａと交互に配列されていてもよい。
　ただし、この場合、複数の第１単位トランジスタ１０Ａおよび複数の第２単位トランジスタ１０Ｂの対向数が増加する。その結果、プロセス誤差等に起因して、近接する第１単位トランジスタ１０Ａおよび第２単位トランジスタ１０Ｂの間における短絡リスクが増加する。ここでいう「短絡」とは、第１単位トランジスタ１０Ａの第１トレンチ構造６１Ａ（第３ゲートＴＧ）および第２単位トランジスタ１０Ｂの第２トレンチ構造６１Ｂ（第３ゲートＴＧ）の間の短絡のことをいう（図６の回路図も併せて参照）。
　たとえば、１つの第１単位トランジスタ１０Ａが近接する１つの第２単位トランジスタ１０Ｂに短絡した場合、全ての第１単位トランジスタ１０Ａが全ての第２単位トランジスタ１０Ｂに短絡される。つまり、第１系統トランジスタ９Ａおよび第２系統トランジスタ９Ｂが１つの系統トランジスタ９として機能する結果、第１系統トランジスタ９Ａおよび第２系統トランジスタ９Ｂは、２系統のメイントランジスタ８を構成しない（図６の回路図も併せて参照）。
　したがって、１つの第１複合セル８１に含まれる第１単位トランジスタ１０Ａの個数は２個以上（α≧２）であることが好ましく、１つの第２複合セル８２に含まれる第２単位トランジスタ１０Ｂの個数は２個以上（β≧２）であることが好ましい。この構造によれば、複数の第１単位トランジスタ１０Ａおよび複数の第２単位トランジスタ１０Ｂの対向数を削減できる。その結果、近接する第１単位トランジスタ１０Ａおよび第２単位トランジスタ１０Ｂの間における短絡リスクを低減できる。
　この場合、第１系統トランジスタ９Ａに係る第１上電極７４Ａの電極面は、第１トレンチ７１Ａの深さ方向に関して、第１主面３から第１トレンチ７１Ａの底壁に２０００Å以上（好ましくは２５００Å以上４５００Å以下）の間隔を空けていることが好ましい。第１上電極７４Ａの電極面の深さ位置は、第１単位トランジスタ１０Ａのゲート閾値電圧の特性が低下しない深さ位置に調整される。
　同様に、第２系統トランジスタ９Ｂに係る第２上電極７４Ｂの電極面は、第２トレンチ７１Ｂの深さ方向に関して、第１主面３から第２トレンチ７１Ｂの底壁に２０００Å以上（好ましくは２５００Å以上４５００Å以下）の間隔を空けていることが好ましい。第２上電極７４Ｂの電極面の深さ位置は、第２単位トランジスタ１０Ｂのゲート閾値電圧の特性が低下しない深さ位置に調整される。
　これらの構造によれば、第１上電極７４Ａを第２上電極７４Ｂから適切に分離して第１トレンチ７１Ａに埋設でき、第２上電極７４Ｂを第１上電極７４Ａから適切に分離して第２トレンチ７１Ｂに埋設できる。これにより、第１上電極７４Ａおよび第２上電極７４Ｂの短絡リスクを適切に低減できる。また、第１ソース領域７７Ａ（第１チャネル領域７９Ａ）を第１上電極７４Ａに適切に対向させることができ、第２ソース領域７７Ｂ（第２チャネル領域７９Ｂ）を第２上電極７４Ｂに適切に対向させることができる。
　第１単位トランジスタ１０Ａ（具体的には第１チャネル領域７９Ａ）は、第１デバイス領域６において発熱源となる。したがって、第１単位トランジスタ１０Ａの個数は１つの第１複合セル８１の発熱量を規定し、複数の第１複合セル８１の配置は第１デバイス領域６での発熱箇所を規定する。すなわち、１つの第１複合セル８１を構成する第１単位トランジスタ１０Ａの個数を増加させると１つの第１複合セル８１内での発熱量が増加する。また、複数の第１複合セル８１を隣り合わせで配置した場合、第１デバイス領域６の発熱箇所が局所的になる。
　したがって、第１単位トランジスタ１０Ａの個数は、４個以下（α≦４）であることが好ましい。この構造によれば、１つの第１複合セル８１における局所的な温度上昇を抑制できる。前記短絡リスクおよび前記発熱量を鑑みると、第１単位トランジスタ１０Ａの個数は、２個（α＝２）であることが特に好ましい。複数の第１複合セル８１は、第１デバイス領域６の一端部および他端部の間の領域に等間隔に配列されていることが好ましい。この構造によれば、第１デバイス領域６において複数の第１複合セル８１に起因する発熱箇所を間引くことができ、第１デバイス領域６における局所的な温度上昇を抑制できる。
　各第１複合セル８１において、一方の第１トレンチ構造６１Ａ側に配列された複数の第１チャネル領域７９Ａ（第１ソース領域７７Ａ）は、第１方向Ｘに他方の第１トレンチ構造６１Ａ側に配列された複数の第１チャネル領域７９Ａ（第１ソース領域７７Ａ）の間の領域に対向していることが好ましい。この構造によれば、各第１複合セル８１における発熱起点を間引くことができる。これにより、各第１複合セル８１における局所的な温度上昇を抑制できる。
　この場合、各第１単位セル６０Ａにおいて、一方の第１チャネルセル６２Ａに形成された複数の第１チャネル領域７９Ａは、対応する第１トレンチ構造６１Ａを挟んで他方の第１チャネルセル６２Ａに形成された複数の第１チャネル領域７９Ａに対向していることが好ましい。各第１複合セル８１において、一対の第１トレンチ構造６１Ａの間の領域に形成された複数の第１チャネル領域７９Ａは、平面視において第２方向Ｙに互いにずれて配列されていることが好ましい。むろん、各第１単位セル６０Ａにおいて、一方の第１チャネルセル６２Ａに形成された複数の第１チャネル領域７９Ａは、対応する第１トレンチ構造６１Ａを挟んで他方の第１チャネルセル６２Ａに形成された複数の第１チャネル領域７９Ａの間の領域に対向していてもよい。
　各第１単位セル６０Ａにおいて、一方の第１チャネルセル６２Ａに形成された複数の第１コンタクト領域７８Ａは、対応する第１トレンチ構造６１Ａを挟んで他方の第１チャネルセル６２Ａに形成された複数の第１コンタクト領域７８Ａに対向していてもよい。各第１複合セル８１において、一方の第１トレンチ構造６１Ａ側に配列された複数の第１コンタクト領域７８Ａは、第１方向Ｘに他方の第１トレンチ構造６１Ａ側に配列された複数の第１コンタクト領域７８Ａの間の領域に対向していてもよい。
　各第１複合セル８１において、一対の第１トレンチ構造６１Ａの間の領域に形成された複数の第１コンタクト領域７８Ａは、平面視において第２方向Ｙに互いにずれて配列されていてもよい。また、複数の第１コンタクト領域７８Ａは、平面視において第１方向Ｘに複数の第１ソース領域７７Ａに対向していてもよい。
　第２単位トランジスタ１０Ｂは、第１デバイス領域６において発熱源となる。したがって、第２単位トランジスタ１０Ｂの個数は１つの第２複合セル８２の発熱量を規定し、複数の第２複合セル８２の配置は第１デバイス領域６での発熱箇所を規定する。すなわち、１つの第２複合セル８２を構成する第２単位トランジスタ１０Ｂの個数を増加させると１つの第２複合セル８２内での発熱量が増加する。また、複数の第２複合セル８２を隣り合わせで配置した場合、第１デバイス領域６の発熱箇所が局所的になる。
　したがって、第２単位トランジスタ１０Ｂの個数は、４個以下（β≦４）であることが好ましい。この構造によれば、１つの第２複合セル８２における局所的な温度上昇を抑制できる。この場合、第２単位トランジスタ１０Ｂの個数は、第１単位トランジスタ１０Ａの個数と等しいことが好ましい。この構造によれば、第１複合セル８１に起因する発熱範囲および第２複合セル８２に起因する発熱範囲のばらつきを抑制できる。前記短絡リスクおよび前記発熱量を鑑みると、第２単位トランジスタ１０Ｂの個数は、２個（β＝２）であることが特に好ましい。
　複数の第２複合セル８２は、第１デバイス領域６の一端部および他端部の間の領域に等間隔に配列されていることが好ましい。この構造によれば、第１デバイス領域６において複数の第２複合セル８２に起因する発熱箇所を間引くことができ、第１デバイス領域６における局所的な温度上昇を抑制できる。この場合、少なくとも１つの第２複合セル８２が少なくとも１つの第１複合セル８１に近接配置されていることが好ましい。この構造によれば、互いに近接する第１複合セル８１および第２複合セル８２において、いずれか一方のセルがオン状態であり、他方のセルがオフ状態である状況を作り出すことができる。これにより、第１複合セル８１および第２複合セル８２に起因する局所的な温度上昇を抑制できる。
　この場合、少なくとも１つの第２複合セル８２は、隣り合う２つの第１複合セル８１の間の領域に配置されていることが好ましい。さらにこの場合、複数の第２複合セル８２が、１つの第１複合セル８１を挟み込む態様で、複数の第１複合セル８１と交互に配列されていることが特に好ましい。これらの構造によれば、近接する２つの第１複合セル８１を第２複合セル８２の分だけ離間させることができる。これにより、複数の第１複合セル８１および複数の第２複合セル８２に起因する発熱箇所を適切に間引くことができ、第１デバイス領域６における局所的な温度上昇を適切に抑制できる。
　各第２複合セル８２において、一方の第２トレンチ構造６１Ｂ側に配列された複数の第２チャネル領域７９Ｂ（第２ソース領域７７Ｂ）は、第１方向Ｘに他方の第２トレンチ構造６１Ｂ側に配列された複数の第２チャネル領域７９Ｂ（第２ソース領域７７Ｂ）の間の領域に対向していることが好ましい。この構造によれば、各第２複合セル８２における発熱起点を間引くことができる。これにより、各第２複合セル８２における局所的な温度上昇を抑制できる。
　この場合、各第２単位セル６０Ｂにおいて、一方の第２チャネルセル６２Ｂに形成された複数の第２チャネル領域７９Ｂは、対応する第２トレンチ構造６１Ｂを挟んで他方の第２チャネルセル６２Ｂに形成された複数の第２チャネル領域７９Ｂに対向していることが好ましい。各第２複合セル８２において、一対の第２トレンチ構造６１Ｂの間の領域に形成された複数の第２チャネル領域７９Ｂは、平面視において第２方向Ｙに互いにずれて配列されていることが好ましい。
　複数の第２チャネル領域７９Ｂは、各第１トレンチ構造６１Ａおよび各第２トレンチ構造６１Ｂのトレンチ間領域において、複数の第１チャネル領域７９Ａに対して第２方向Ｙにずれて配列されていることが好ましい。つまり、複数の第２チャネル領域７９Ｂは、トレンチ間領域において、第１方向Ｘに複数の第１コンタクト領域７８Ａの間の領域に対向していることが好ましい。これらの構造によれば、トレンチ間領域における発熱起点を間引くことができる。これにより、トレンチ間領域における局所的な温度上昇を抑制できる。
　各第２単位セル６０Ｂにおいて、一方の第２チャネルセル６２Ｂに形成された複数の第２コンタクト領域７８Ｂは、対応する第２トレンチ構造６１Ｂを挟んで他方の第２チャネルセル６２Ｂに形成された複数の第２コンタクト領域７８Ｂに対向していてもよい。各第２複合セル８２において、一方の第２トレンチ構造６１Ｂ側に配列された複数の第２コンタクト領域７８Ｂは、第１方向Ｘに他方の第２トレンチ構造６１Ｂ側に配列された複数の第２コンタクト領域７８Ｂの間の領域に対向していてもよい。むろん、各第２単位セル６０Ｂにおいて、一方の第２チャネルセル６２Ｂに形成された複数の第２チャネル領域７９Ｂは、対応する第２トレンチ構造６１Ｂを挟んで他方の第２チャネルセル６２Ｂに形成された複数の第２チャネル領域７９Ｂの間の領域に対向していてもよい。
　各第２複合セル８２において、一対の第２トレンチ構造６１Ｂの間の領域に形成された複数の第２コンタクト領域７８Ｂは、平面視において第２方向Ｙに互いにずれて配列されていてもよい。複数の第２コンタクト領域７８Ｂは、平面視において第１方向Ｘに複数の第２ソース領域７７Ｂに対向していてもよい。
　ｎ系統のメイントランジスタ８は、総チャネル割合ＲＴを有している。総チャネル割合ＲＴは、全てのチャネルセル６２の平面積に占める全てのチャネル領域７９の総平面積の割合である。各チャネル領域７９の平面積は、各ソース領域７７の平面積によって定義される。総チャネル割合ＲＴは、０％を超えて１００％未満の範囲で調整される。総チャネル割合ＲＴは、２５％以上７５％以下の範囲で調整されることが好ましい。
　総チャネル割合ＲＴは、ｎ個の系統トランジスタ９によってｎ個の系統チャネル割合ＲＳに分割される。２系統のメイントランジスタ８の総チャネル割合ＲＴは、第１系統トランジスタ９Ａの第１系統チャネル割合ＲＳＡおよび第２系統トランジスタ９Ｂの第２系統チャネル割合ＲＳＢの加算値（ＲＴ＝ＲＳＡ＋ＲＳＢ）からなる。第１系統チャネル割合ＲＳＡは、全てのチャネルセル６２の総平面積に占める全ての第１チャネル領域７９Ａの総平面積の割合である。第２系統チャネル割合ＲＳＢは、全てのチャネルセル６２の総平面積に占める全ての第２チャネル領域７９Ｂの総平面積の割合である。
　各第１チャネル領域７９Ａの平面積は各第１ソース領域７７Ａの平面積によって定義され、各第２チャネル領域７９Ｂの平面積は各第２ソース領域７７Ｂの平面積によって定義される。第１系統チャネル割合ＲＳＡは、第１ソース領域７７Ａおよび第１コンタクト領域７８Ａの配列パターンによって調整される。第２系統チャネル割合ＲＳＢは、第２ソース領域７７Ｂおよび第２コンタクト領域７８Ｂの配列パターンによって調整される。
　第１系統チャネル割合ＲＳＡは、複数の第１複合セル８１によって複数の第１チャネル割合ＲＣＡに分割される。第１チャネル割合ＲＣＡは、各第１複合セル８１において全てのチャネルセル６２の総平面積に占める複数の第１チャネル領域７９Ａの総平面積の割合である。第１系統チャネル割合ＲＳＡは、複数の第１チャネル割合ＲＣＡの加算値からなる。複数の第１複合セル８１は、互いに等しい第１チャネル割合ＲＣＡを有していることが好ましい。各第１単位トランジスタ１０Ａにおいて、複数の第１チャネル領域７９Ａは、単位面積当たりに互いに異なるまたは互いに等しい第１面積で形成されていてもよい。
　第２系統チャネル割合ＲＳＢは、複数の第２複合セル８２によって複数の第２チャネル割合ＲＣＢに分割される。第２チャネル割合ＲＣＢは、各第２複合セル８２において全てのチャネルセル６２の総平面積に占める複数の第２チャネル領域７９Ｂの総平面積の割合である。複数の第２複合セル８２は、複数の第２チャネル割合ＲＣＢの加算値からなる。複数の第２複合セル８２は、互いに等しい第２チャネル割合ＲＣＢを有していることが好ましい。各第２単位トランジスタ１０Ｂにおいて、複数の第２チャネル領域７９Ｂは、単位面積当たりに互いに異なるまたは互いに等しい第２面積で形成されていてもよい。第２面積は、単位面積当たりに複数の第１チャネル領域７９Ａの第１面積と等しくてもよいし、異なっていてもよい。
　第２系統チャネル割合ＲＳＢは、第１系統チャネル割合ＲＳＡとほぼ等しくてもよい（ＲＳＡ≒ＲＳＢ）。第２系統チャネル割合ＲＳＢは、第１系統チャネル割合ＲＳＡを超えていてもよい（ＲＳＡ＜ＲＳＢ）。第２系統チャネル割合ＲＳＢは、第１系統チャネル割合ＲＳＡ未満（ＲＳＢ＜ＲＳＡ）であってもよい。以下、図１７～図２０に第１チャネル領域７９Ａおよび第２チャネル領域７９Ｂの構成例を示す。
　図１７は、メイントランジスタ８の要部を第１チャネル領域７９Ａおよび第２チャネル領域７９Ｂの第１構成例と共に示す断面斜視図である。この構成例では、総チャネル割合ＲＴが５０％であり、第１系統チャネル割合ＲＳＡが２５％であり、第２系統チャネル割合ＲＳＢが２５％である。
　図１８は、メイントランジスタ８の要部を第１チャネル領域７９Ａおよび第２チャネル領域７９Ｂの第２構成例と共に示す断面斜視図である。この構成例では、総チャネル割合ＲＴが５０％であり、第１系統チャネル割合ＲＳＡが３７．５％であり、第２系統チャネル割合ＲＳＢが１２．５％である。
　図１９は、メイントランジスタ８の要部を第１チャネル領域７９Ａおよび第２チャネル領域７９Ｂの第３構成例と共に示す断面斜視図である。この構成例では、総チャネル割合ＲＴが３３％であり、第１系統チャネル割合ＲＳＡが２４．７％であり、第２系統チャネル割合ＲＳＢが８．３％である。
　図２０は、メイントランジスタ８の要部を第１チャネル領域７９Ａおよび第２チャネル領域７９Ｂの第４構成例と共に示す断面斜視図である。この構成例では、総チャネル割合ＲＴが２５％であり、第１系統チャネル割合ＲＳＡが１８．７％であり、第２系統チャネル割合ＲＳＢが６．３％である。
　図１０～図１６を再度参照して、メイントランジスタ８は、第１デバイス領域６において第１主面３に形成された複数対（この形態では１１対、計２２個）の第１トレンチ接続構造９０を含む。複数対の第１トレンチ接続構造９０は、第２方向Ｙに関して、対応する１つの第１複合セル８１を挟んで互いに対向する一方側（第１側面５Ａ側）の第１トレンチ接続構造９０および他方側（第２側面５Ｂ側）の第１トレンチ接続構造９０をそれぞれ含む。
　一方側の第１トレンチ接続構造９０は、平面視において複数（この形態では一対）の第１トレンチ構造６１Ａの第１端部６３同士をアーチ状に接続している。他方側の第１トレンチ接続構造９０は、平面視において複数（この形態では一対）の第１トレンチ構造６１Ａの第２端部６４同士をアーチ状に接続している。一対の第１トレンチ接続構造９０は、１つの第１複合セル８１を構成する複数（この形態では一対）の第１トレンチ構造６１Ａと１つの環状トレンチ構造を構成している。
　他方側の第１トレンチ接続構造９０は、第１トレンチ構造６１Ａの第２端部６４に接続されている点を除き、一方側の第１トレンチ接続構造９０と同様の構造を有している。以下、１つの一方側の第１トレンチ接続構造９０の構成について説明し、他方側の第１トレンチ接続構造９０の構成についての説明は省略される。
　一方側の第１トレンチ接続構造９０は、第１方向Ｘに延びる第１部分９０Ａおよび第２方向Ｙに延びる複数（この形態では一対）の第２部分９０Ｂを有している。第１部分９０Ａは、平面視において複数の第１端部６３に対向している。複数の第２部分９０Ｂは、第１部分９０Ａから複数の第１端部６３に向けて延び、当該複数の第１端部６３に接続されている。
　一方側の第１トレンチ接続構造９０は、接続幅ＷＣおよび接続深さＤＣを有している。接続幅ＷＣは、第１トレンチ接続構造９０が延びる方向に直交する方向の幅である。接続幅ＷＣは、トレンチ構造６１のトレンチ幅Ｗとほぼ等しい（ＷＣ≒Ｗ）ことが好ましい。接続深さＤＣは、トレンチ構造６１のトレンチ深さＤとほぼ等しい（ＤＣ≒Ｄ）ことが好ましい。第１トレンチ接続構造９０のアスペクト比ＤＣ／ＷＣは、トレンチ構造６１のアスペクト比Ｄ／Ｗとほぼ等しい（ＤＣ／ＷＣ≒Ｄ／Ｗ）ことが好ましい。第１トレンチ接続構造９０の底壁は、第２半導体領域５２の底部から１μｍ以上５μｍ以下の間隔を空けていることが好ましい。
　一方側の第１トレンチ接続構造９０は、第１接続トレンチ９１、第１接続絶縁膜９２、第１接続電極９３および第１キャップ絶縁膜９４を含むシングル電極構造を有している。第１接続トレンチ９１は、平面視において複数の第１トレンチ７１Ａの第１端部６３に連通するようにアーチ状に延び、第１主面３から第２主面４に向けて掘り下がっている。第１接続トレンチ９１は、第１トレンチ接続構造９０の第１部分９０Ａおよび第２部分９０Ｂを区画している。第１接続トレンチ９１は、第２半導体領域５２の底部から第１主面３側に間隔を空けて形成されている。
　第１接続トレンチ９１は、側壁および底壁を含む。第１接続トレンチ９１の側壁が半導体チップ２内において第１主面３との間で成す角度は、９０°以上９２°以下であってもよい。第１接続トレンチ９１は、開口から底壁に向けて開口幅が狭まる先細り形状に形成されていてもよい。第１接続トレンチ９１の底壁角部は、湾曲状に形成されていることが好ましい。第１接続トレンチ９１の底壁の全体が、第２主面４に向かう湾曲状に形成されていてもよい。第１接続トレンチ９１の側壁および底壁は、第１トレンチ７１Ａの側壁および底壁に滑らかに接続されている。
　第１接続絶縁膜９２は、第１接続トレンチ９１の壁面に形成されている。第１接続絶縁膜９２は、具体的には、第１接続トレンチ９１の壁面の全域に膜状に形成され、第１接続トレンチ９１内においてリセス空間を区画している。第１接続絶縁膜９２は、第１接続トレンチ９１の第１部分９０Ａにおいて第１方向Ｘに延びている。第１接続絶縁膜９２は、第１接続トレンチ９１の第２部分９０Ｂにおいて第２方向Ｙに延びている。第１接続絶縁膜９２は、第１接続トレンチ９１および第１トレンチ７１Ａの連通部において第１上絶縁膜７２Ａおよび第１下絶縁膜７３Ａに接続されている。第１接続絶縁膜９２は、酸化シリコン膜を含む。第１接続絶縁膜９２は、半導体チップ２の酸化物からなる酸化シリコン膜を含むことが特に好ましい。
　第１接続絶縁膜９２は、第３厚さＴ３を有している。第３厚さＴ３は、第１接続トレンチ９１の壁面の法線方向に沿う厚さである。第３厚さＴ３は、第１上絶縁膜７２Ａの第１厚さＴ１を超えている（Ｔ１＜Ｔ３）。第３厚さＴ３は、下絶縁膜７３の第２厚さＴ２とほぼ等しくてもよい（Ｔ２≒Ｔ３）。第３厚さＴ３は、分離絶縁膜５５の分離厚さＴＩとほぼ等しくてもよい（Ｔ３≒ＴＩ）。第３厚さＴ３は、０．１μｍ以上１μｍ以下であってもよい。第３厚さＴ３は、０．１５μｍ以上０．６５μｍ以下であることが好ましい。第１接続絶縁膜９２において、第１接続トレンチ９１の底壁を被覆する部分の厚さは、第１接続トレンチ９１の側壁を被覆する部分の厚さ未満であってもよい。
　第１接続電極９３は、第１接続絶縁膜９２を挟んで第１接続トレンチ９１に一体物として埋設されている。第１接続電極９３は、この形態では、導電性ポリシリコンを含む。第１接続電極９３は、第１接続トレンチ９１の第１部分９０Ａにおいて第１方向Ｘに延びている。第１接続電極９３は、第１接続トレンチ９１の第２部分９０Ｂにおいて第２方向Ｙに延びている。第１接続電極９３は、第１接続トレンチ９１および第１トレンチ７１Ａの連通部において第１下電極７５Ａに接続されている。
　第１接続電極９３は、第１中間絶縁膜７６Ａを挟んで第１上電極７４Ａから電気的に絶縁されている。つまり、第１接続電極９３は、第１下電極７５Ａにおいて第１接続絶縁膜９２および第１中間絶縁膜７６Ａを挟んで第１トレンチ７１Ａから第１接続トレンチ９１に引き出された引き出し部からなる。第１ゲート信号Ｇ１は、第１接続電極９３を介して第１下電極７５Ａに伝達される。つまり、同一の第１ゲート信号Ｇ１が、第１上電極７４Ａと同時に第１接続電極９３に印加される。
　第１接続電極９３は、第１接続トレンチ９１から露出する電極面（第１接続電極面）を有している。第１接続電極９３の電極面は、第１接続トレンチ９１の底壁に向けて湾曲状に窪んでいてもよい。第１接続電極９３の電極面は、第１接続トレンチ９１の深さ方向に関して、トレンチ構造６１の上電極７４の電極面の深さ位置よりも第１主面３側に位置（突出）していることが好ましい。第１接続電極９３の電極面は、第１主面３から第１接続トレンチ９１の底壁に０Å以上２０００Å未満の間隔を空けていることが好ましい。第１接続電極９３の電極面は、第１主面３から第１接続トレンチ９１の底壁に１０００Å未満の間隔を空けていることが特に好ましい。
　第１キャップ絶縁膜９４は、第１接続トレンチ９１内において第１接続電極９３の電極面を膜状に被覆している。第１キャップ絶縁膜９４は、第１接続電極９３が他の電極と短絡することを抑制する。第１キャップ絶縁膜９４は、第１接続絶縁膜９２に連なっている。第１キャップ絶縁膜９４は、酸化シリコン膜を含むことが好ましい。第１キャップ絶縁膜９４は、第１接続電極９３の酸化物からなる酸化シリコン膜を含むことが特に好ましい。つまり、第１キャップ絶縁膜９４はポリシリコンの酸化物を含み、第１接続絶縁膜９２はシリコン単結晶の酸化物を含むことが好ましい。
　メイントランジスタ８は、第１デバイス領域６において第１主面３に形成された複数対（この形態では１１対、計２２個）の第２トレンチ接続構造１００を含む。複数対の第２トレンチ接続構造１００は、第２方向Ｙに関して、対応する１つの第２複合セル８２を挟んで互いに対向する一方側（第１側面５Ａ側）の第２トレンチ接続構造１００および他方側（第２側面５Ｂ側）の第２トレンチ接続構造１００をそれぞれ含む。
　一方側の第２トレンチ接続構造１００は、平面視において複数（この形態では一対）の第２トレンチ構造６１Ｂの第１端部６３同士をアーチ状に接続している。他方側の第２トレンチ接続構造１００は、平面視において複数（この形態では一対）の第２トレンチ構造６１Ｂの第２端部６４同士をアーチ状に接続している。一対の第２トレンチ接続構造１００は、１つの第２複合セル８２を構成する複数（この形態では一対）の第２トレンチ構造６１Ｂと１つの環状トレンチ構造を構成している。
　他方側の第２トレンチ接続構造１００は、第２トレンチ構造６１Ｂの第２端部６４に接続されている点を除き、一方側の第２トレンチ接続構造１００と同様の構造を有している。以下、１つの一方側の第２トレンチ接続構造１００の構成について説明し、他方側の第２トレンチ接続構造１００の構成についての説明は省略される。
　一方側の第２トレンチ接続構造１００は、第１方向Ｘに延びる第１部分１００Ａおよび第２方向Ｙに延びる複数（この形態では一対）の第２部分１００Ｂを有している。第１部分１００Ａは、平面視において複数の第１端部６３に対向している。複数の第２部分１００Ｂは、第１部分１００Ａから複数の第１端部６３に向けて延び、当該複数の第１端部６３に接続されている。一方側の第２トレンチ接続構造１００は、各第１トレンチ接続構造９０と同様に、接続幅ＷＣおよび接続深さＤＣを有している。
　一方側の第２トレンチ接続構造１００は、第２接続トレンチ１０１、第２接続絶縁膜１０２、第２接続電極１０３および第２キャップ絶縁膜１０４を含むシングル電極構造を有している。第２接続トレンチ１０１は、平面視において一対の第２トレンチ７１Ｂの第１端部６３に連通するようにアーチ状に延び、第１主面３から第２主面４に向けて掘り下がっている。第２接続トレンチ１０１は、第２トレンチ接続構造１００の第１部分１００Ａおよび第２部分１００Ｂを区画している。第２接続トレンチ１０１は、第２半導体領域５２の底部から第１主面３側に間隔を空けて形成されている。
　第２接続トレンチ１０１は、側壁および底壁を含む。第２接続トレンチ１０１の側壁が半導体チップ２内において第１主面３との間で成す角度は、９０°以上９２°以下であってもよい。第２接続トレンチ１０１は、開口から底壁に向けて開口幅が狭まる先細り形状に形成されていてもよい。第２接続トレンチ１０１の底壁角部は、湾曲状に形成されていることが好ましい。第２接続トレンチ１０１の底壁の全体が、第２主面４に向かう湾曲状に形成されていてもよい。第２接続トレンチ１０１の側壁および底壁は、第２トレンチ７１Ｂの側壁および底壁に滑らかに接続されている。
　第２接続絶縁膜１０２は、第２接続トレンチ１０１の壁面に形成されている。第２接続絶縁膜１０２は、具体的には、第２接続トレンチ１０１の壁面の全域に膜状に形成され、第２接続トレンチ１０１内においてリセス空間を区画している。第２接続絶縁膜１０２は、第２接続トレンチ１０１の第１部分１００Ａにおいて第１方向Ｘに延びている。第２接続絶縁膜１０２は、第２接続トレンチ１０１の第２部分１００Ｂにおいて第２方向Ｙに延びている。第２接続絶縁膜１０２は、酸化シリコン膜を含む。第２接続絶縁膜１０２は、半導体チップ２の酸化物からなる酸化シリコン膜を含むことが特に好ましい。第２接続絶縁膜１０２は、第１接続絶縁膜９２と同様に、第３厚さＴ３を有している。
　第２接続電極１０３は、第２接続絶縁膜１０２を挟んで第２接続トレンチ１０１に一体物として埋設されている。第２接続電極１０３は、この形態では、導電性ポリシリコンを含む。第２接続電極１０３は、第２接続トレンチ１０１の第１部分１００Ａにおいて第１方向Ｘに延びている。第２接続電極１０３は、第２接続トレンチ１０１の第２部分１００Ｂにおいて第２方向Ｙに延びている。第２接続電極１０３は、第２接続トレンチ１０１および第２トレンチ７１Ｂの連通部において第２下電極７５Ｂに接続されている。
　第２接続電極１０３は、第２中間絶縁膜７６Ｂを挟んで第２上電極７４Ｂから電気的に絶縁されている。つまり、第２接続電極１０３は、第２下電極７５Ｂにおいて第２接続絶縁膜１０２および第２中間絶縁膜７６Ｂを挟んで第２トレンチ７１Ｂから第２接続トレンチ１０１に引き出された引き出し部からなる。第２ゲート信号Ｇ２は、第２接続電極１０３を介して第２下電極７５Ｂに伝達される。つまり、同一の第２ゲート信号Ｇ２が、第２上電極７４Ｂと同時に第２接続電極１０３に印加される。
　第２接続電極１０３は、第２接続トレンチ１０１から露出する電極面（第２接続電極面）を有している。第２接続電極１０３の電極面は、第２接続トレンチ１０１の底壁に向けて湾曲状に窪んでいてもよい。第２接続電極１０３の電極面は、第２接続トレンチ１０１の深さ方向に関して、トレンチ構造６１の上電極７４の電極面の深さ位置よりも第１主面３側に位置（突出）していることが好ましい。第２接続電極１０３の電極面は、第１主面３から第２接続トレンチ１０１の底壁に０Å以上２０００Å未満の間隔を空けていることが好ましい。第２接続電極１０３の電極面は、第１主面３から第２接続トレンチ１０１の底壁に１０００Å未満の間隔を空けていることが特に好ましい。
　第２キャップ絶縁膜１０４は、第２接続トレンチ１０１内において第２接続電極１０３の電極面（第２接続電極面）を膜状に被覆している。第２キャップ絶縁膜１０４は、第２接続電極１０３が他の電極と短絡することを抑制する。第２キャップ絶縁膜１０４は、第２接続絶縁膜１０２に連なっている。第２キャップ絶縁膜１０４は、酸化シリコン膜を含むことが好ましい。第２キャップ絶縁膜１０４は、第２接続電極１０３の酸化物からなる酸化シリコン膜を含むことが特に好ましい。つまり、第２キャップ絶縁膜１０４はポリシリコンの酸化物を含み、第２接続絶縁膜１０２はシリコン単結晶の酸化物を含むことが好ましい。
　図２１は、図１０に示す領域XXIの拡大図である。図２２は、図２１に示すXXII-XXII線に沿う断面図である。図２３は、図２１に示すXXIII-XXIII線に沿う断面図である。図２４は、図１０に示す領域XXIVの拡大図である。図２５は、図２４に示すXXV-XXV線に沿う断面図である。図２６は、図２４に示すXXVI-XXVI線に沿う断面図である。
　図２１～図２６を参照して、半導体装置１は、第１デバイス領域６の第１主面３に形成された２系統（ｍ＝ｎ＝２）のモニタトランジスタ１１を含む。つまり、モニタトランジスタ１１は、第１デバイス領域６の第１主面３においてメイントランジスタ８と集約して形成されている。モニタトランジスタ１１は、平面視においてトレンチ分離構造５３から間隔を空けて第１デバイス領域６の内方部（好ましくは中央部）に形成されている。モニタトランジスタ１１は、平面視において複数の単位トランジスタ１０によって第１方向Ｘから挟み込まれるように配置されていることが好ましい。
　モニタトランジスタ１１は、この形態では、第１デバイス領域６の第１主面３に形成された複数（この形態では４個）の単位モニタトランジスタ１３を含む。つまり、複数の単位モニタトランジスタ１３は、第１デバイス領域６の第１主面３において複数の単位トランジスタ１０と集約して形成されている。単位モニタトランジスタ１３の個数は任意であるが、偶数個からなることが好ましい。
　複数の単位モニタトランジスタ１３は、この形態では、系統化された複数（この形態では２個）の第１単位モニタトランジスタ１３Ａ、および、系統化された複数（この形態では２個）の第２単位モニタトランジスタ１３Ｂを含む。つまり、複数の第１単位モニタトランジスタ１３Ａは第１系統モニタトランジスタ１２Ａを構成し、複数の第２単位モニタトランジスタ１３Ｂは第２系統モニタトランジスタ１２Ｂを構成している。
　図２１～図２３を参照して、複数の第１単位モニタトランジスタ１３Ａは、平面視において第１方向Ｘに一列に並んで配列され、第２方向Ｙに延びる帯状にそれぞれ形成されている。複数の第１単位モニタトランジスタ１３Ａは、平面視において第２方向Ｙに延びるストライプ状に形成されている。複数の第１単位モニタトランジスタ１３Ａは、複数の第１単位トランジスタ１０Ａの一部の領域を利用して形成されていることが好ましい。
　つまり、複数の第１単位モニタトランジスタ１３Ａは、具体的には、複数の第１単位トランジスタ１０Ａ（少なくとも１つの第１複合セル８１）の一部に組み込まれていることが好ましい。複数の第１単位モニタトランジスタ１３Ａは、この形態では、図１０の紙面左側から数えて７番目に位置する第１複合セル８１内に組み込まれている。複数の第１単位モニタトランジスタ１３Ａは、この形態では、平面視において１つの第１単位トランジスタ１０Ａを第２方向Ｙの一方側の領域および他方側の領域に分離し、当該第１単位トランジスタ１０Ａの一方側の領域および他方側の領域の延長線上に位置している。
　複数の第１単位モニタトランジスタ１３Ａは、具体的には、第１単位モニタセル１１０によってそれぞれ構成されている。各第１単位モニタセル１１０は、１つの第１モニタトレンチ構造１１１、および、当該第１モニタトレンチ構造１１１によって制御される第１モニタチャネルセル１１２を含む。第１モニタトレンチ構造１１１は、「モニタゲート構造」または「第１モニタトレンチゲート構造」と称されてもよい。
　各第１モニタトレンチ構造１１１は、各第１単位モニタトランジスタ１３Ａの第３モニタゲートＴＭＧを構成している。第１モニタチャネルセル１１２は、電流経路の開閉が第１モニタトレンチ構造１１１によって制御される領域である。第１モニタチャネルセル１１２は、第１チャネルセル６２Ａおよび第２チャネルセル６２Ｂから電気的に分離されている。
　複数の第１モニタトレンチ構造１１１は、平面視において第１方向Ｘに間隔を空けて配列され、第２方向Ｙに延びる帯状にそれぞれ形成されている。つまり、複数の第１モニタトレンチ構造１１１は、平面視において第２方向Ｙに延びるストライプ状に形成されている。複数の第１モニタトレンチ構造１１１は、第２方向Ｙに関して、一対一の対応関係で複数の第１トレンチ構造６１Ａにそれぞれ接続されている。各第１モニタトレンチ構造１１１は、第１トレンチ構造６１Ａと同様に、トレンチ幅Ｗおよびトレンチ深さＤを有している。複数の第１モニタトレンチ構造１１１は、第１トレンチ構造６１Ａと同様に、第１方向Ｘにトレンチ間隔ＩＴを空けて配列されている。
　以下、１つの第１モニタトレンチ構造１１１の構成が説明される。第１モニタトレンチ構造１１１は、第１モニタトレンチ１２１、第１上モニタ絶縁膜１２２、第１下モニタ絶縁膜１２３、第１上モニタ電極１２４、第１下モニタ電極１２５および第１中間モニタ絶縁膜１２６を含むマルチ電極構造を有している。つまり、第１モニタトレンチ構造１１１は、第１埋設モニタ絶縁体を挟んで第１モニタトレンチ１２１に埋設された第１埋設モニタ電極（第１モニタゲート電極）を含む。第１埋設モニタ絶縁体は、第１上モニタ絶縁膜１２２、第１下モニタ絶縁膜１２３および第１中間モニタ絶縁膜１２６によって構成されている。第１埋設モニタ電極は、第１上モニタ電極１２４および第１下モニタ電極１２５によって構成されている。
　第１モニタトレンチ１２１は、第１主面３から第２主面４に向けて掘り下がり、平面視において第１トレンチ７１Ａに連通するように第１方向Ｘに延びる帯状に形成されている。第１モニタトレンチ１２１は、ボディ領域５８を貫通し、第２半導体領域５２の底部から第１主面３側に間隔を空けて形成されている。
　第１モニタトレンチ１２１は、側壁および底壁を含む。第１モニタトレンチ１２１の側壁が半導体チップ２内において第１主面３との間で成す角度は、９０°以上９２°以下であってもよい。第１モニタトレンチ１２１は、開口から底壁に向けて開口幅が狭まる先細り形状に形成されていてもよい。第１モニタトレンチ１２１の底壁角部は、湾曲状に形成されていることが好ましい。第１モニタトレンチ１２１の底壁の全体が、第２主面４に向かう湾曲状に形成されていてもよい。
　第１上モニタ絶縁膜１２２は、第１モニタトレンチ１２１の上壁面を被覆している。第１上モニタ絶縁膜１２２は、具体的には、ボディ領域５８の底部に対して第１モニタトレンチ１２１の開口側の領域に位置する上壁面を被覆している。第１上モニタ絶縁膜１２２は、第２半導体領域５２およびボディ領域５８の境界を横切っている。第１上モニタ絶縁膜１２２は、ボディ領域５８を被覆する部分、および、第２半導体領域５２を被覆する部分を有している。ボディ領域５８に対する第１上モニタ絶縁膜１２２の被覆面積は、第２半導体領域５２に対する第１上モニタ絶縁膜１２２の被覆面積よりも大きい。
　第１上モニタ絶縁膜１２２は、第１トレンチ７１Ａおよび第１モニタトレンチ１２１の連通部において第１上絶縁膜７２Ａに連なっている。第１上モニタ絶縁膜１２２は、第１上絶縁膜７２Ａと１つの絶縁膜を形成している。第１上モニタ絶縁膜１２２は、第１上絶縁膜７２Ａと同一の絶縁材料（酸化シリコン膜）を含むことが好ましい。第１上モニタ絶縁膜１２２は、ゲート絶縁膜として形成されている。第１上モニタ絶縁膜１２２は、第１上絶縁膜７２Ａと同様に、第１厚さＴ１を有している。
　第１下モニタ絶縁膜１２３は、第１モニタトレンチ１２１の下壁面を被覆している。第１下モニタ絶縁膜１２３は、具体的には、ボディ領域５８の底部に対して第１モニタトレンチ１２１の底壁側の領域に位置する下壁面を被覆している。第１下モニタ絶縁膜１２３は、第１モニタトレンチ１２１の底壁側の領域においてリセス空間を区画している。第１下モニタ絶縁膜１２３は、第２半導体領域５２に接している。
　第１下モニタ絶縁膜１２３は、第１トレンチ７１Ａおよび第１モニタトレンチ１２１の連通部において第１下絶縁膜７３Ａに連なっている。第１下モニタ絶縁膜１２３は、第１下絶縁膜７３Ａと１つの絶縁膜を形成している。第１下モニタ絶縁膜１２３は、第１下絶縁膜７３Ａと同一の絶縁材料（酸化シリコン膜）を含むことが好ましい。第１下モニタ絶縁膜１２３は、第１下絶縁膜７３Ａと同様に、第２厚さＴ２を有している。
　第１上モニタ電極１２４は、第１上モニタ絶縁膜１２２を挟んで第１モニタトレンチ１２１内の上側（開口側）に埋設されている。第１上モニタ電極１２４は、平面視において第２方向Ｙに延びる帯状に埋設されている。第１上モニタ電極１２４は、第１上モニタ絶縁膜１２２を挟んでボディ領域５８および第２半導体領域５２に対向している。ボディ領域５８に対する第１上モニタ電極１２４の対向面積は、第２半導体領域５２に対する第１上モニタ電極１２４の対向面積よりも大きい。
　第１上モニタ電極１２４は、第１トレンチ７１Ａおよび第１モニタトレンチ１２１の連通部において第１上電極７４Ａに連なっている。第１上モニタ電極１２４は、第１上電極７４Ａと１つの電極を形成している。第１上モニタ電極１２４は、第１上電極７４Ａと同一の電極材料（導電性ポリシリコン）を含むことが好ましい。第１上モニタ電極１２４は、ゲート電極として形成されている。
　第１上モニタ電極１２４には、第１上電極７４Ａを介して第１ゲート信号Ｇ１が第１モニタゲート信号ＭＧ１として入力される。第１上モニタ電極１２４は、第１モニタトレンチ１２１から露出する電極面（埋設モニタ電極面）を有している。第１上モニタ電極１２４の電極面は、第１モニタトレンチ１２１の底壁に向けて湾曲状に窪んでいてもよい。第１上モニタ電極１２４の電極面は、第１モニタトレンチ１２１の深さ方向に関して、分離電極５６の電極面の深さ位置よりも第１モニタトレンチ１２１の底壁側に位置していることが好ましい。
　第１上モニタ電極１２４の電極面は、第１モニタトレンチ１２１の深さ方向に関して、第１主面３から第１モニタトレンチ１２１の底壁に２０００Å以上の間隔を空けていることが好ましい。第１上モニタ電極１２４の電極面は、第１主面３から第１モニタトレンチ１２１の底壁に２５００Å以上４５００Å以下の間隔を空けていることが特に好ましい。第１上モニタ電極１２４の電極面は、この形態では、第１上電極７４Ａの電極面と等しい深さ位置で当該第１上電極７４Ａの電極面に連なっている。
　第１下モニタ電極１２５は、第１下モニタ絶縁膜１２３を挟んで第１モニタトレンチ１２１内の下側（底壁側）に埋設されている。第１下モニタ電極１２５は、平面視において第２方向Ｙに延びる帯状に埋設されている。第１下モニタ電極１２５は、第１モニタトレンチ１２１の深さ方向に関して第１上モニタ電極１２４の厚さ（長さ）を超える厚さ（長さ）を有している。第１下モニタ電極１２５は、第１下モニタ絶縁膜１２３を挟んで第２半導体領域５２に対向している。第１下モニタ電極１２５は、第１下モニタ絶縁膜１２３から第１主面３側に突出した上端部を有している。
　第１下モニタ電極１２５の上端部は、第１上モニタ電極１２４の底部に咬合し、第１主面３に沿う横方向に第１上モニタ電極１２４の底部を挟んで第１上モニタ絶縁膜１２２に対向している。第１下モニタ電極１２５は、第１トレンチ７１Ａおよび第１モニタトレンチ１２１の連通部において第１下電極７５Ａに連なっている。第１下モニタ電極１２５は、第１下電極７５Ａと１つの電極を形成している。第１下モニタ電極１２５は、第１下電極７５Ａと同一の電極材料（導電性ポリシリコン）を含むことが好ましい。
　第１下モニタ電極１２５は、この形態では、ゲート電極として形成されている。第１下モニタ電極１２５には、第１下電極７５Ａを介して第１ゲート信号Ｇ１が第１モニタゲート信号ＭＧ１として入力される。つまり、第１下モニタ電極１２５には、この形態では、第１上モニタ電極１２４と同時に第１モニタゲート信号ＭＧ１（第１ゲート信号Ｇ１）が入力される。これにより、第１上モニタ電極１２４および第１下モニタ電極１２５の間の電圧降下を抑制できるから、第１上モニタ電極１２４および第１下モニタ電極１２５の間の電界集中を抑制できる。また、半導体チップ２（特に第２半導体領域５２）のオン抵抗を削減できる。
　第１中間モニタ絶縁膜１２６は、第１上モニタ電極１２４および第１下モニタ電極１２５の間に介在し、第１上モニタ電極１２４および第１下モニタ電極１２５を電気的に絶縁させている。第１中間モニタ絶縁膜１２６は、具体的には、第１上モニタ電極１２４および第１下モニタ電極１２５の間の領域において第１下モニタ絶縁膜１２３から露出する第１下モニタ電極１２５を被覆している。第１中間モニタ絶縁膜１２６は、第１上モニタ絶縁膜１２２および第１下モニタ絶縁膜１２３に連なっている。
　第１中間モニタ絶縁膜１２６は、第１トレンチ７１Ａおよび第１モニタトレンチ１２１の連通部において第１中間絶縁膜７６Ａに連なっている。第１中間モニタ絶縁膜１２６は、第１中間絶縁膜７６Ａと同一の絶縁材料（酸化シリコン膜）を含むことが好ましい。第１中間モニタ絶縁膜１２６は、第１中間絶縁膜７６Ａと同様に、中間厚さＴＭを有している。このように、第１モニタトレンチ構造１１１は、第１トレンチ構造６１Ａの一部とみなせる態様で形成されている。
　第１モニタチャネルセル１１２は、この形態では、２個の第１モニタトレンチ構造１１１によって区画された領域において対応する第１モニタトレンチ構造１１１に沿って延びる帯状に形成されている。第１モニタチャネルセル１１２は、第２方向Ｙに関して第１モニタトレンチ構造１１１の長さ未満の長さを有している。第１モニタチャネルセル１１２の全域は、第１上モニタ絶縁膜１２２を挟んで第１上モニタ電極１２４に対向している。第１モニタチャネルセル１１２は、トレンチ間隔ＩＴを１／２倍した値に相当するチャネル幅を有している。
　第１モニタチャネルセル１１２は、ボディ領域５８の表層部に形成された少なくとも１つのｎ型の第１モニタソース領域１２７を含む。第１モニタチャネルセル１１２に含まれる第１モニタソース領域１２７の個数は任意である。第１モニタチャネルセル１１２は、この形態では、複数の第１モニタソース領域１２７を含む。各第１単位モニタセル１１０に含まれる全ての第１モニタソース領域１２７は、各第１単位モニタトランジスタ１３Ａの第３モニタソースＴＭＳを形成している。
　複数の第１モニタソース領域１２７のｎ型不純物濃度は、第１ソース領域７７Ａのｎ型不純物濃度とほぼ等しい。複数の第１モニタソース領域１２７は、ボディ領域５８の底部から間隔を空けて第１主面３側の領域に形成され、第１上モニタ絶縁膜１２２を挟んで第１上モニタ電極１２４に対向している。複数の第１モニタソース領域１２７は、第１モニタチャネルセル１１２において第２方向Ｙに間隔を空けて配列されている。つまり、複数の第１モニタソース領域１２７は、対応する第１モニタトレンチ構造１１１に沿って間隔を空けて配列されている。
　第１モニタチャネルセル１１２は、ボディ領域５８の表層部において第１モニタソース領域１２７とは異なる領域に形成された少なくとも１つのｐ型の第１モニタコンタクト領域１２８を含む。第１モニタチャネルセル１１２に含まれる第１モニタコンタクト領域１２８の個数は任意である。第１モニタチャネルセル１１２は、この形態では、複数の第１モニタコンタクト領域１２８を含む。第１モニタコンタクト領域１２８のｐ型不純物濃度は、第１コンタクト領域７８Ａのｐ型不純物濃度とほぼ等しい。
　複数の第１モニタコンタクト領域１２８は、ボディ領域５８の底部から間隔を空けて第１主面３側の領域に形成され、第１上モニタ絶縁膜１２２を挟んで第１上モニタ電極１２４に対向している。複数の第１モニタコンタクト領域１２８は、１つの第１モニタソース領域１２７を挟み込む態様で、第２方向Ｙに複数の第１モニタソース領域１２７と交互に形成されている。つまり、複数の第１モニタコンタクト領域１２８は、対応する第１モニタトレンチ構造１１１に沿って間隔を空けて配列されている。
　第１モニタチャネルセル１１２は、ボディ領域５８内において複数の第１モニタソース領域１２７および第２半導体領域５２の間に形成される複数の第１モニタチャネル領域１２９を含む。第１モニタチャネルセル１１２における複数の第１モニタチャネル領域１２９のオンオフは、１つの第１モニタトレンチ構造１１１によって制御される。第１モニタチャネルセル１１２に含まれる複数の第１モニタチャネル領域１２９は、第１単位モニタトランジスタ１３Ａの１つのチャネルを形成している。これにより、１つの第１単位モニタセル１１０が、１つの第１単位モニタトランジスタ１３Ａとして機能している。
　複数の第１モニタトレンチ構造１１１の間の領域において、一方の第１モニタトレンチ構造１１１側に配列された複数の第１モニタチャネル領域１２９（第１モニタソース領域１２７）は、第１方向Ｘに他方の第１モニタトレンチ構造１１１側に配列された複数の第１モニタチャネル領域１２９（第１モニタソース領域１２７）の間の領域に対向していることが好ましい。この構造によれば、第１単位モニタセル１１０における発熱起点を間引くことができる。
　第１単位モニタセル１１０が組み込まれた第１単位セル６０Ａは、この形態では、第１モニタトレンチ構造１１１によって制御される第１チャネルセル６２Ａ（以下、「モニタ側の第１チャネルセル６２Ａ」という。）を含む。モニタ側の第１チャネルセル６２Ａは、第１モニタトレンチ構造１１１を挟んで第１モニタチャネルセル１１２に対向している。
　モニタ側の第１チャネルセル６２Ａは、第１モニタチャネルセル１１２に対応したレイアウト（長さおよびチャネル面積）を有していることが好ましい。モニタ側の第１チャネルセル６２Ａにおいて、複数の第１チャネル領域７９Ａ（第１ソース領域７７Ａ）は、第１モニタトレンチ構造１１１を挟んで複数の第１モニタチャネル領域１２９（第１モニタソース領域１２７）に対向していることが好ましい。
　第１単位モニタセル１１０に隣り合う第２単位セル６０Ｂは、モニタ側の第１チャネルセル６２Ａに隣接する第２チャネルセル６２Ｂ（以下、「モニタ側の第２チャネルセル６２Ｂ」という。）を含む。モニタ側の第２チャネルセル６２Ｂは、第２方向Ｙに関して、モニタ側の第１チャネルセル６２Ａに対応したレイアウト（長さおよびチャネル面積）を有していることが好ましい。モニタ側の第２チャネルセル６２Ｂにおいて、複数の第２チャネル領域７９Ｂ（第２ソース領域７７Ｂ）は、第１方向Ｘに複数の第１チャネル領域７９Ａ（第１ソース領域７７Ａ）の間の領域に対向していることが好ましい。
　図２４～図２６を参照して、複数の第２単位モニタトランジスタ１３Ｂは、平面視において第１方向Ｘに一列に並んで配列され、第２方向Ｙに延びる帯状にそれぞれ形成されている。複数の第２単位モニタトランジスタ１３Ｂは、平面視において第２方向Ｙに延びるストライプ状に形成されている。第２単位モニタトランジスタ１３Ｂは、第１方向Ｘに関して第１単位モニタトランジスタ１３Ａに隣り合うように配置されていてもよい。第２単位モニタトランジスタ１３Ｂは、少なくとも１つの第１複合セル８１および少なくとも１つの第２複合セル８２の分だけ、第１単位モニタトランジスタ１３Ａから間隔を空けて配置されていてもよい。
　つまり、第２単位モニタトランジスタ１３Ｂは、少なくとも１つの第１複合セル８１および少なくとも１つの第２複合セル８２を挟んで第１方向Ｘに第１単位モニタトランジスタ１３Ａに対向していてもよい。複数の第２単位モニタトランジスタ１３Ｂは、この形態では、１つの第１複合セル８１および１つの第２複合セル８２を挟んで第１単位モニタトランジスタ１３Ａに対向している。第２単位モニタトランジスタ１３Ｂは、第２単位トランジスタ１０Ｂの一部の領域を利用して形成されていることが好ましい。
　複数の第２単位モニタトランジスタ１３Ｂは、具体的には、複数の第２単位トランジスタ１０Ｂ（少なくとも１つの第２複合セル８２）の一部に組み込まれていることが好ましい。複数の第２単位モニタトランジスタ１３Ｂは、この形態では、図１０の紙面左側から数えて５番目に位置する第２複合セル８２内に組み込まれている。複数の第２単位モニタトランジスタ１３Ｂは、この形態では、平面視において１つの第２単位トランジスタ１０Ｂを第２方向Ｙの一方側の領域および他方側の領域に分離し、当該第２単位トランジスタ１０Ｂの一方側の領域および他方側の領域の延長線上に位置している。
　複数の第２単位モニタトランジスタ１３Ｂは、具体的には、第２単位モニタセル１３０によってそれぞれ構成されている。各第２単位モニタセル１３０は、１つの第２モニタトレンチ構造１３１、および、当該第２モニタトレンチ構造１３１によって制御される第２モニタチャネルセル１３２を含む。第２モニタトレンチ構造１３１は、「第２モニタトレンチゲート構造」と称されてもよい。
　各第２モニタトレンチ構造１３１は、各第２単位モニタトランジスタ１３Ｂの第３モニタゲートＴＭＧを構成している。第２モニタチャネルセル１３２は、電流経路の開閉が第２モニタトレンチ構造１３１によって制御される領域である。第２モニタチャネルセル１３２は、第１チャネルセル６２Ａ、第２チャネルセル６２Ｂおよび第１モニタチャネルセル１１２から電気的に分離されている。
　複数の第２モニタトレンチ構造１３１は、平面視において第１方向Ｘに間隔を空けて配列され、第２方向Ｙに延びる帯状にそれぞれ形成されている。つまり、複数の第２モニタトレンチ構造１３１は、平面視において第２方向Ｙに延びるストライプ状に形成されている。複数の第２モニタトレンチ構造１３１は、第２方向Ｙに関して、一対一の対応関係で複数の第２トレンチ構造６１Ｂにそれぞれ連通している。各第２モニタトレンチ構造１３１は、第２トレンチ構造６１Ｂと同様に、トレンチ幅Ｗおよびトレンチ深さＤを有している。複数の第２モニタトレンチ構造１３１は、第２トレンチ構造６１Ｂと同様に、第１方向Ｘにトレンチ間隔ＩＴを空けて配列されている。
　以下、１つの第２モニタトレンチ構造１３１の構成が説明される。第２モニタトレンチ構造１３１は、第２モニタトレンチ１４１、第２上モニタ絶縁膜１４２、第２下モニタ絶縁膜１４３、第２上モニタ電極１４４、第２下モニタ電極１４５および第２中間モニタ絶縁膜１４６を含むマルチ電極構造を有している。つまり、第２モニタトレンチ構造１３１は、第２埋設モニタ絶縁体を挟んで第２モニタトレンチ１４１に埋設された第２埋設モニタ電極（第２モニタゲート電極）を含む。第２埋設モニタ絶縁体は、第２上モニタ絶縁膜１４２、第２下モニタ絶縁膜１４３および第２中間モニタ絶縁膜１４６によって構成されている。第２埋設モニタ電極は、第２上モニタ電極１４４および第２下モニタ電極１４５によって構成されている。
　第２モニタトレンチ１４１は、第１主面３から第２主面４に向けて掘り下がり、平面視において第２トレンチ７１Ｂに連通するように第１方向Ｘに延びる帯状に形成されている。第２モニタトレンチ１４１は、ボディ領域５８を貫通し、第２半導体領域５２の底部から第１主面３側に間隔を空けて形成されている。
　第２モニタトレンチ１４１は、側壁および底壁を含む。第２モニタトレンチ１４１の側壁が半導体チップ２内において第１主面３との間で成す角度は、９０°以上９２°以下であってもよい。第２モニタトレンチ１４１は、開口から底壁に向けて開口幅が狭まる先細り形状に形成されていてもよい。第２モニタトレンチ１４１の底壁角部は、湾曲状に形成されていることが好ましい。第２モニタトレンチ１４１の底壁の全体が、第２主面４に向かう湾曲状に形成されていてもよい。
　第２上モニタ絶縁膜１４２は、第２モニタトレンチ１４１の上壁面を被覆している。第２上モニタ絶縁膜１４２は、具体的には、ボディ領域５８の底部に対して第２モニタトレンチ１４１の開口側の領域に位置する上壁面を被覆している。第２上モニタ絶縁膜１４２は、第２半導体領域５２およびボディ領域５８の境界を横切っている。第２上モニタ絶縁膜１４２は、ボディ領域５８を被覆する部分、および、第２半導体領域５２を被覆する部分を有している。ボディ領域５８に対する第２上モニタ絶縁膜１４２の被覆面積は、第２半導体領域５２に対する第２上モニタ絶縁膜１４２の被覆面積よりも大きい。
　第２上モニタ絶縁膜１４２は、第２トレンチ７１Ｂおよび第２モニタトレンチ１４１の連通部において第２上絶縁膜７２Ｂに連なっている。第２上モニタ絶縁膜１４２は、第２上絶縁膜７２Ｂと１つの絶縁膜を形成している。第２上モニタ絶縁膜１４２は、第２上絶縁膜７２Ｂと同一の絶縁材料（酸化シリコン膜）を含むことが好ましい。第２上モニタ絶縁膜１４２は、ゲート絶縁膜として形成されている。第２上モニタ絶縁膜１４２は、第２上絶縁膜７２Ｂと同様に、第１厚さＴ１を有している。
　第２下モニタ絶縁膜１４３は、第２モニタトレンチ１４１の下壁面を被覆している。第２下モニタ絶縁膜１４３は、具体的には、ボディ領域５８の底部に対して第２モニタトレンチ１４１の底壁側の領域に位置する下壁面を被覆している。第２下モニタ絶縁膜１４３は、第２モニタトレンチ１４１の底壁側の領域においてリセス空間を区画している。第２下モニタ絶縁膜１４３は、第２半導体領域５２に接している。
　第２下モニタ絶縁膜１４３は、第２トレンチ７１Ｂおよび第２モニタトレンチ１４１の連通部において第２下絶縁膜７３Ｂに連なっている。第２下モニタ絶縁膜１４３は、第２下絶縁膜７３Ｂと１つの絶縁膜を形成している。第２下モニタ絶縁膜１４３は、第２下絶縁膜７３Ｂと同一の絶縁材料（酸化シリコン膜）を含むことが好ましい。第２下モニタ絶縁膜１４３は、第２下絶縁膜７３Ｂと同様に、第２厚さＴ２を有している。
　第２上モニタ電極１４４は、第２上モニタ絶縁膜１４２を挟んで第２モニタトレンチ１４１内の上側（開口側）に埋設されている。第２上モニタ電極１４４は、平面視において第２方向Ｙに延びる帯状に埋設されている。第２上モニタ電極１４４は、第２上モニタ絶縁膜１４２を挟んでボディ領域５８および第２半導体領域５２に対向している。ボディ領域５８に対する第２上モニタ電極１４４の対向面積は、第２半導体領域５２に対する第２上モニタ電極１４４の対向面積よりも大きい。
　第２上モニタ電極１４４は、第２トレンチ７１Ｂおよび第２モニタトレンチ１４１の連通部において第２上電極７４Ｂに連なっている。第２上モニタ電極１４４は、第２上電極７４Ｂと１つの電極を形成している。第２上モニタ電極１４４は、第２上電極７４Ｂと同一の電極材料（導電性ポリシリコン）を含むことが好ましい。第２上モニタ電極１４４は、ゲート電極として形成されている。
　第２上モニタ電極１４４には、第２上電極７４Ｂを介して第２ゲート信号Ｇ２が第２モニタゲート信号ＭＧ２として入力される。第２上モニタ電極１４４は、第２モニタトレンチ１４１から露出する電極面（埋設モニタ電極面）を有している。第２上モニタ電極１４４の電極面は、第２モニタトレンチ１４１の底壁に向けて湾曲状に窪んでいてもよい。第２上モニタ電極１４４の電極面は、第２モニタトレンチ１４１の深さ方向に関して、分離電極５６の電極面の深さ位置よりも第２モニタトレンチ１４１の底壁側に位置していることが好ましい。
　第２上モニタ電極１４４の電極面は、第２モニタトレンチ１４１の深さ方向に関して、第１主面３から第２モニタトレンチ１４１の底壁に２０００Å以上の間隔を空けていることが好ましい。第２上モニタ電極１４４の電極面は、第１主面３から第２モニタトレンチ１４１の底壁に２５００Å以上４５００Å以下の間隔を空けていることが特に好ましい。第２上モニタ電極１４４の電極面は、第２上電極７４Ｂの電極面と等しい深さ位置で当該第２上電極７４Ｂの電極面に連なっている。
　第２下モニタ電極１４５は、第２下モニタ絶縁膜１４３を挟んで第２モニタトレンチ１４１内の下側（底壁側）に埋設されている。第２下モニタ電極１４５は、平面視において第２方向Ｙに延びる帯状に埋設されている。第２下モニタ電極１４５は、第２モニタトレンチ１４１の深さ方向に関して第２上モニタ電極１４４の厚さ（長さ）を超える厚さ（長さ）を有している。第２下モニタ電極１４５は、第２下モニタ絶縁膜１４３を挟んで第２半導体領域５２に対向している。第２下モニタ電極１４５は、第２下モニタ絶縁膜１４３から第１主面３側に突出した上端部を有している。
　第２下モニタ電極１４５の上端部は、第２上モニタ電極１４４の底部に咬合し、第１主面３に沿う横方向に第２上モニタ電極１４４の底部を挟んで第２上モニタ絶縁膜１４２に対向している。第２下モニタ電極１４５は、第２トレンチ７１Ｂおよび第２モニタトレンチ１４１の連通部において第２下電極７５Ｂに連なっている。第２下モニタ電極１４５は、第２下電極７５Ｂと１つの電極を形成している。第２下モニタ電極１４５は、第２下電極７５Ｂと同一の電極材料（導電性ポリシリコン）を含むことが好ましい。
　第２下モニタ電極１４５は、この形態では、ゲート電極として形成されている。第２下モニタ電極１４５には、第２下電極７５Ｂを介して第２ゲート信号Ｇ２が第２モニタゲート信号ＭＧ２として入力される。つまり、第２下モニタ電極１４５には、この形態では、第２上モニタ電極１４４と同時に第２モニタゲート信号ＭＧ２（第２ゲート信号Ｇ２）が入力される。これにより、第２上モニタ電極１４４および第２下モニタ電極１４５の間の電圧降下を抑制できるから、第２上モニタ電極１４４および第２下モニタ電極１４５の間の電界集中を抑制できる。また、半導体チップ２（特に第２半導体領域５２）のオン抵抗を削減できる。
　第２中間モニタ絶縁膜１４６は、第２上モニタ電極１４４および第２下モニタ電極１４５の間に介在し、第２上モニタ電極１４４および第２下モニタ電極１４５を電気的に絶縁させている。第２中間モニタ絶縁膜１４６は、具体的には、第２上モニタ電極１４４および第２下モニタ電極１４５の間の領域において第２下モニタ絶縁膜１４３から露出する第２下モニタ電極１４５を被覆している。第２中間モニタ絶縁膜１４６は、第２上モニタ絶縁膜１４２および第２下モニタ絶縁膜１４３に連なっている。
　第２中間モニタ絶縁膜１４６は、第２トレンチ７１Ｂおよび第２モニタトレンチ１４１の連通部において第２中間絶縁膜７６Ｂに連なっている。第２中間モニタ絶縁膜１４６は、第２中間絶縁膜７６Ｂと同一の絶縁材料（酸化シリコン膜）を含むことが好ましい。第２中間モニタ絶縁膜１４６は、第２中間絶縁膜７６Ｂと同様に、中間厚さＴＭを有している。このように、第２モニタトレンチ構造１３１は、第２トレンチ構造６１Ｂの一部とみなせる態様で形成されている。
　第２モニタチャネルセル１３２は、この形態では、２個の第２モニタトレンチ構造１３１によって区画された領域において対応する第２モニタトレンチ構造１３１に沿って延びる帯状に形成されている。第２モニタチャネルセル１３２は、第２方向Ｙに関して第２モニタトレンチ構造１３１の長さ未満の長さを有している。一対の第２モニタチャネルセル１３２の全域は、第２上モニタ絶縁膜１４２を挟んで第２上モニタ電極１４４に対向している。第２モニタチャネルセル１３２は、トレンチ間隔ＩＴを１／２倍した値に相当するチャネル幅を有している。
　第２モニタチャネルセル１３２は、ボディ領域５８の表層部に形成された少なくとも１つのｎ型の第２モニタソース領域１４７を含む。第２モニタチャネルセル１３２に含まれる第２モニタソース領域１４７の個数は任意である。第２モニタチャネルセル１３２は、この形態では、複数の第２モニタソース領域１４７を含む。各第２単位モニタセル１３０に含まれる全ての第２モニタソース領域１４７は、各第２単位モニタトランジスタ１３Ｂの第３モニタソースＴＭＳを形成している。
　複数の第２モニタソース領域１４７のｎ型不純物濃度は、第２ソース領域７７Ｂのｎ型不純物濃度とほぼ等しい。複数の第２モニタソース領域１４７は、ボディ領域５８の底部から間隔を空けて第１主面３側の領域に形成され、第２上モニタ絶縁膜１４２を挟んで第２上モニタ電極１４４に対向している。複数の第２モニタソース領域１４７は、第２モニタチャネルセル１３２において第２方向Ｙに間隔を空けて配列されている。つまり、複数の第２モニタソース領域１４７は、対応する第２モニタトレンチ構造１３１に沿って間隔を空けて配列されている。
　第２モニタチャネルセル１３２は、ボディ領域５８の表層部において第２モニタソース領域１４７とは異なる領域に形成された少なくとも１つのｐ型の第２モニタコンタクト領域１４８を含む。第２モニタチャネルセル１３２に含まれる第２モニタコンタクト領域１４８の個数は任意である。第２モニタチャネルセル１３２は、この形態では、複数の第２モニタコンタクト領域１４８を含む。第２モニタコンタクト領域１４８のｐ型不純物濃度は、ボディ領域５８のｐ型不純物濃度を超えている。第２モニタコンタクト領域１４８のｐ型不純物濃度は、第２コンタクト領域７８Ｂのｐ型不純物濃度とほぼ等しい。
　複数の第２モニタコンタクト領域１４８は、ボディ領域５８の底部から間隔を空けて第１主面３側の領域に形成され、第２上モニタ絶縁膜１４２を挟んで第２上モニタ電極１４４に対向している。複数の第２モニタコンタクト領域１４８は、１つの第２モニタソース領域１４７を挟み込む態様で、第２方向Ｙに複数の第２モニタソース領域１４７と交互に形成されている。つまり、複数の第２モニタコンタクト領域１４８は、対応する第２モニタトレンチ構造１３１に沿って間隔を空けて配列されている。
　第２モニタチャネルセル１３２は、ボディ領域５８内において複数の第２モニタソース領域１４７および第２半導体領域５２の間に形成される複数の第２モニタチャネル領域１４９を含む。第２モニタチャネルセル１３２における複数の第２モニタチャネル領域１４９のオンオフは、１つの第２モニタトレンチ構造１３１によって制御される。一対の第２モニタチャネルセル１３２に含まれる複数の第２モニタチャネル領域１４９は、第２単位モニタトランジスタ１３Ｂの１つのチャネルを形成している。これにより、１つの第２単位モニタセル１３０が、１つの第２単位モニタトランジスタ１３Ｂとして機能している。
　複数の第２モニタトレンチ構造１３１の間の領域において、一方の第２モニタトレンチ構造１３１側に配列された複数の第２モニタチャネル領域１４９（第２モニタソース領域１４７）は、第１方向Ｘに他方の第２モニタトレンチ構造１３１側に配列された複数の第２モニタチャネル領域１４９（第２モニタソース領域１４７）の間の領域に対向していることが好ましい。この構造によれば、第２単位モニタセル１３０における発熱起点を間引くことができる。
　第２単位モニタセル１３０が組み込まれた第２単位セル６０Ｂは、この形態では、第２モニタトレンチ構造１３１によって制御される第２チャネルセル６２Ｂ（以下、「モニタ側の第２チャネルセル６２Ｂ」という。）を含む。モニタ側の第２チャネルセル６２Ｂは、第２モニタトレンチ構造１３１を挟んで第２モニタチャネルセル１３２に対向している。
　モニタ側の第２チャネルセル６２Ｂは、第２方向Ｙに関して、第２モニタチャネルセル１３２に対応したレイアウト（長さおよびチャネル面積）を有していることが好ましい。モニタ側の第２チャネルセル６２Ｂにおいて、複数の第２チャネル領域７９Ｂ（第２ソース領域７７Ｂ）は、第２モニタトレンチ構造１３１を挟んで複数の第２モニタチャネル領域１４９（第２モニタソース領域１４７）に対向していることが好ましい。
　第２単位モニタセル１３０に隣り合う第１単位セル６０Ａは、モニタ側の第２チャネルセル６２Ｂに隣接する第１チャネルセル６２Ａ（以下、「モニタ側の第１チャネルセル６２Ａ」という。）を含む。モニタ側の第１チャネルセル６２Ａは、第２方向Ｙに関して、モニタ側の第２チャネルセル６２Ｂに対応したレイアウト（長さおよびチャネル面積）を有していることが好ましい。モニタ側の第１チャネルセル６２Ａにおいて、複数の第１チャネル領域７９Ａ（第１ソース領域７７Ａ）は、第１方向Ｘに複数の第２モニタチャネル領域１４９（第２モニタソース領域１４７）の間の領域に対向していることが好ましい。
　ｎ系統のモニタトランジスタ１１は、総モニタチャネル割合ＲＭＴを有している。総モニタチャネル割合ＲＭＴは、第１モニタチャネルセル１１２および第２モニタチャネルセル１３２の総平面積に占める全ての第１モニタチャネル領域１２９および全ての第２モニタチャネル領域１４９の総平面積の割合である。各第１モニタチャネル領域１２９の平面積は各第１モニタソース領域１２７の平面積によって定義され、各第２モニタチャネル領域１４９の平面積は各第２モニタソース領域１４７の平面積によって定義される。総モニタチャネル割合ＲＭＴは、０％を超えて１００％未満の範囲で調整される。総モニタチャネル割合ＲＭＴは、２５％以上７５％以下の範囲で調整されることが好ましい。
　総モニタチャネル割合ＲＭＴは、ｎ個の系統モニタトランジスタ１２によってｎ個の系統チャネル割合ＲＭＳに分割される。２系統のモニタトランジスタ１１の総モニタチャネル割合ＲＭＴは、第１系統モニタトランジスタ１２Ａの第１系統モニタチャネル割合ＲＭＳＡおよび第２系統モニタトランジスタ１２Ｂの第２系統モニタチャネル割合ＲＭＳＢの加算値（ＲＴ＝ＲＳＭＡ＋ＲＳＭＢ）からなる。
　第１系統モニタチャネル割合ＲＭＳＡは、第１モニタチャネルセル１１２および第２モニタチャネルセル１３２の総平面積に占める全ての第１モニタチャネル領域１２９の総平面積の割合である。第２系統モニタチャネル割合ＲＭＳＢは、第１モニタチャネルセル１１２および第２モニタチャネルセル１３２の総平面積に占める全ての第２モニタチャネル領域１４９の総平面積の割合である。第１系統モニタチャネル割合ＲＭＳＡは、第１モニタソース領域１２７および第１モニタコンタクト領域１２８の配列パターンによって調整される。第２系統モニタチャネル割合ＲＭＳＢは、第２モニタソース領域１４７および第２モニタコンタクト領域１４８の配列パターンによって調整される。
　第１系統モニタチャネル割合ＲＭＳＡの値は、第１系統トランジスタ９Ａの第１系統チャネル割合ＲＳＡの値以上（ＲＭＳＡ≧ＲＳＡ）であってもよいし、第１系統チャネル割合ＲＳＡの値未満（ＲＭＳＡ＜ＲＳＡ）であってもよい。第１系統モニタチャネル割合ＲＭＳＡの値は、第１系統チャネル割合ＲＳＡの値とほぼ等しい（ＲＭＳＡ≒ＲＳＡ）ことが好ましい。つまり、第１単位モニタトランジスタ１３Ａの単位平面積当たりに占める第１モニタチャネル領域１２９の平面積の割合は、第１単位トランジスタ１０Ａの単位平面積あたりに占める第１チャネル領域７９Ａの平面積の割合とほぼ等しいことが好ましい。
　第２系統モニタチャネル割合ＲＭＳＢは、第１系統モニタチャネル割合ＲＭＳＡ以上（ＲＭＳＡ≦ＲＳＭＢ）であってもよいし、第１系統モニタチャネル割合ＲＭＳＡ未満（ＲＭＳＡ＞ＲＳＭＢ）であってもよい。むろん、第２系統モニタチャネル割合ＲＭＳＢは、第１系統モニタチャネル割合ＲＭＳＡとほぼ等しくてもよい（ＲＭＳＡ≒ＲＳＭＢ）。
　第２系統モニタチャネル割合ＲＭＳＢの値は、第２系統トランジスタ９Ｂの第２系統チャネル割合ＲＳＢの値以上（ＲＭＳＢ≧ＲＳＢ）であってもよいし、第２系統チャネル割合ＲＳＢの値未満（ＲＭＳＢ＜ＲＳＢ）であってもよい。第２系統モニタチャネル割合ＲＭＳＢの値は、第２系統チャネル割合ＲＳＢの値とほぼ等しい値（ＲＭＳＢ≒ＲＳＢ）に設定されることが好ましい。つまり、第２単位モニタトランジスタ１３Ｂの単位平面積当たりに占める第２モニタチャネル領域１４９の平面積の割合は、第２単位トランジスタ１０Ｂの単位平面積あたりに占める第２チャネル領域７９Ｂの平面積の割合とほぼ等しいことが好ましい。
　第２系統チャネル割合ＲＳＢに対する第２系統モニタチャネル割合ＲＭＳＢの比ＲＳＢ／ＲＭＳＢは、第１系統チャネル割合ＲＳＡに対する第１系統モニタチャネル割合ＲＭＳＡの比ＲＳＡ／ＲＭＳＡ以上（ＲＳＡ／ＲＭＳＡ≦ＲＳＢ／ＲＭＳＢ）であってもよいし、当該比ＲＳＢ／ＲＭＳＢ未満（ＲＳＡ／ＲＭＳＡ＞ＲＳＢ／ＲＭＳＢ）であってもよい。比ＲＳＢ／ＲＭＳＢは、比ＲＳＡ／ＲＭＳＡ（ＲＳＡ／ＲＭＳＡ≒ＲＳＢ／ＲＭＳＢ）とほぼ等しいことが好ましい。
　第１系統チャネル割合ＲＳＡが２５％であり、第２系統チャネル割合ＲＳＢが２５％である場合（図１７参照）、第１系統モニタチャネル割合ＲＭＳＡは２５％であり、第２系統モニタチャネル割合ＲＭＳＢは２５％であってもよい。第１系統チャネル割合ＲＳＡが３７．５％であり、第２系統チャネル割合ＲＳＢが１２．５％である場合（図１８参照）、第１系統モニタチャネル割合ＲＭＳＡは３７．５％であり、第２系統モニタチャネル割合ＲＭＳＢは１２．５％であってもよい。
　第１系統チャネル割合ＲＳＡが２４．７％であり、第２系統チャネル割合ＲＳＢが８．３％である場合（図１９参照）、第１系統モニタチャネル割合ＲＭＳＡは２４．７％であり、第２系統モニタチャネル割合ＲＭＳＢは８．３％であってもよい。第１系統チャネル割合ＲＳＡが１８．７％であり、第２系統チャネル割合ＲＳＢが６．３％である場合（図２０参照）、第１系統モニタチャネル割合ＲＭＳＡは１８．７％であり、第２系統モニタチャネル割合ＲＭＳＢは６．３％であってもよい。
　第１系統モニタチャネル割合ＲＭＳＡの値を第１系統チャネル割合ＲＳＡの値にほぼ一致させ、第２系統モニタチャネル割合ＲＭＳＢの値を第２系統チャネル割合ＲＳＢの値にほぼ一致させることにより、系統電流ＩＳに比例した系統モニタ電流ＩＳＭを適切に作り出すことができる。したがって、モニタトランジスタ１１において、出力電流ＩＯに比例し、当該出力電流ＩＯを適切に監視できる出力モニタ電流ＩＯＭを作り出すことができる。
　モニタトランジスタ１１は、第１デバイス領域６において第１主面３に形成された複数（この形態では１対、計２個）の第１モニタトレンチ接続構造１６０を含む。複数の第１モニタトレンチ接続構造１６０は、第１複合セル８１を構成する２つの第１モニタトレンチ構造１１１の間の領域に形成されている。複数の第１モニタトレンチ接続構造１６０は、平面視において、第２方向Ｙから第１モニタチャネルセル１１２を挟み込むように間隔を空けて形成され、第１方向Ｘに延びる帯状にそれぞれ形成されている。
　複数の第１モニタトレンチ接続構造１６０は、第１複合セル８１を構成する２つの第１モニタトレンチ構造１１１に接続され、第１モニタチャネルセル１１２を第１チャネルセル６２Ａから電気的に分離している。つまり、複数の第１モニタトレンチ接続構造１６０は、２つの第１モニタトレンチ構造１１１によって挟まれた領域を、２つの第１トレンチ構造６１Ａによって挟まれた領域から区画している。つまり、複数の第１モニタトレンチ接続構造１６０は、第１複合セル８１を３つの領域に分割している。
　複数の第１モニタトレンチ接続構造１６０は、複数の第１モニタトレンチ構造１１１と１つの環状トレンチ構造を構成している。複数の第１モニタトレンチ接続構造１６０は、第２方向Ｙに関して第１チャネルセル６２Ａおよび第１モニタチャネルセル１１２から間隔を空けて形成され、ボディ領域５８を挟んで第１チャネルセル６２Ａおよび第１モニタチャネルセル１１２に対向している。
　複数の第１モニタトレンチ接続構造１６０は、この形態では、第１方向Ｘおよび第２方向Ｙに関してボディ領域５８のみに接続され、第１方向Ｘおよび第２方向Ｙに第１チャネルセル６２Ａ、第２チャネルセル６２Ｂ、第１モニタチャネルセル１１２および第２モニタチャネルセル１３２に接続されていない。各第１モニタトレンチ接続構造１６０は、第１トレンチ構造６１Ａと同様に、トレンチ幅Ｗおよびトレンチ深さＤを有している。第１モニタトレンチ接続構造１６０のトレンチ幅Ｗは、第１モニタトレンチ接続構造１６０の第２方向Ｙの幅である。
　各第１モニタトレンチ接続構造１６０は、第１モニタ接続トレンチ１６１、第１上モニタ接続絶縁膜１６２、第１下モニタ接続絶縁膜１６３、第１上モニタ接続電極１６４、第１下モニタ接続電極１６５および第１中間モニタ接続絶縁膜１６６を含むマルチ電極構造を有している。
　第１モニタ接続トレンチ１６１、第１上モニタ接続絶縁膜１６２、第１下モニタ接続絶縁膜１６３、第１上モニタ接続電極１６４、第１下モニタ接続電極１６５および第１中間モニタ接続絶縁膜１６６は、第１モニタトレンチ構造１１１の第１モニタトレンチ１２１、第１上モニタ絶縁膜１２２、第１下モニタ絶縁膜１２３、第１上モニタ電極１２４、第１下モニタ電極１２５および第１中間モニタ絶縁膜１２６に対応した構造をそれぞれ有している。以下、第１モニタトレンチ接続構造１６０において第１モニタトレンチ構造１１１とは異なる構造について説明する。
　第１モニタ接続トレンチ１６１は、第１モニタトレンチ１２１に連通している。つまり、第１モニタ接続トレンチ１６１は、第１トレンチ７１Ａにも連通している。第１上モニタ接続絶縁膜１６２は、第１モニタトレンチ１２１および第１モニタ接続トレンチ１６１の連通部において第１上絶縁膜７２Ａおよび第１上モニタ絶縁膜１２２に接続されている。第１下モニタ接続絶縁膜１６３は、第１モニタトレンチ１２１および第１モニタ接続トレンチ１６１の連通部において第１下絶縁膜７３Ａおよび第１下モニタ絶縁膜１２３に接続されている。
　第１上モニタ接続電極１６４は、第１モニタトレンチ１２１および第１モニタ接続トレンチ１６１の連通部において第１上電極７４Ａおよび第１上モニタ電極１２４に接続されている。第１下モニタ接続電極１６５は、第１モニタトレンチ１２１および第１モニタ接続トレンチ１６１の連通部において第１下電極７５Ａおよび第１下モニタ電極１２５に接続されている。第１中間モニタ接続絶縁膜１６６は、第１モニタトレンチ１２１および第１モニタ接続トレンチ１６１の連通部において第１中間絶縁膜７６Ａおよび第１中間モニタ絶縁膜１２６に接続されている。
　モニタトランジスタ１１は、第１デバイス領域６において第１主面３に形成された複数（この形態では１対、計２個）の第２モニタトレンチ接続構造１７０を含む。複数の第２モニタトレンチ接続構造１７０は、第１複合セル８１を構成する２つの第２モニタトレンチ構造１３１の間の領域に形成されている。複数の第２モニタトレンチ接続構造１７０は、平面視において、第２方向Ｙから第２モニタチャネルセル１３２を挟み込むように間隔を空けて形成され、第１方向Ｘに延びる帯状にそれぞれ形成されている。
　複数の第２モニタトレンチ接続構造１７０は、第１複合セル８１を構成する２つの第２モニタトレンチ構造１３１に接続され、第２モニタチャネルセル１３２を第２チャネルセル６２Ｂから電気的に分離している。つまり、複数の第２モニタトレンチ接続構造１７０は、２つの第２モニタトレンチ構造１３１によって挟まれた領域を、２つの第２トレンチ構造６１Ｂによって挟まれた領域から区画している。つまり、複数の第２モニタトレンチ接続構造１７０は、第２複合セル８２を３つの領域に分割している。
　複数の第２モニタトレンチ接続構造１７０は、複数の第２モニタトレンチ構造１３１と１つの環状トレンチ構造を構成している。複数の第２モニタトレンチ接続構造１７０は、第２方向Ｙに関して第２チャネルセル６２Ｂおよび第２モニタチャネルセル１３２から間隔を空けて形成され、ボディ領域５８を挟んで第２チャネルセル６２Ｂおよび第２モニタチャネルセル１３２に対向している。
　複数の第２モニタトレンチ接続構造１７０は、この形態では、第１方向Ｘおよび第２方向Ｙに関してボディ領域５８のみに接続され、第１方向Ｘおよび第２方向Ｙに第１チャネルセル６２Ａ、第２チャネルセル６２Ｂ、第１モニタチャネルセル１１２および第２モニタチャネルセル１３２に接続されていない。各第２モニタトレンチ接続構造１７０は、第２トレンチ構造６１Ｂと同様に、トレンチ幅Ｗおよびトレンチ深さＤを有している。第２モニタトレンチ接続構造１７０のトレンチ幅Ｗは、第２モニタトレンチ接続構造１７０の第２方向Ｙの幅である。
　各第２モニタトレンチ接続構造１７０は、第２モニタ接続トレンチ１７１、第２上モニタ接続絶縁膜１７２、第２下モニタ接続絶縁膜１７３、第２上モニタ接続電極１７４、第２下モニタ接続電極１７５および第２中間モニタ接続絶縁膜１７６を含むマルチ電極構造を有している。
　第２モニタ接続トレンチ１７１、第２上モニタ接続絶縁膜１７２、第２下モニタ接続絶縁膜１７３、第２上モニタ接続電極１７４、第２下モニタ接続電極１７５および第２中間モニタ接続絶縁膜１７６は、第２モニタトレンチ構造１３１の第２モニタトレンチ１４１、第２上モニタ絶縁膜１４２、第２下モニタ絶縁膜１４３、第２上モニタ電極１４４、第２下モニタ電極１４５および第２中間モニタ絶縁膜１４６に対応した構造をそれぞれ有している。以下、第２モニタトレンチ接続構造１７０において第２モニタトレンチ構造１３１とは異なる構造について説明する。
　第２モニタ接続トレンチ１７１は、第２モニタトレンチ１４１に連通している。つまり、第２モニタ接続トレンチ１７１は、第２トレンチ７１Ｂにも連通している。第２上モニタ接続絶縁膜１７２は、第２モニタトレンチ１４１および第２モニタ接続トレンチ１７１の連通部において第２上絶縁膜７２Ｂおよび第２上モニタ絶縁膜１４２に接続されている。第２下モニタ接続絶縁膜１７３は、第２モニタトレンチ１４１および第２モニタ接続トレンチ１７１の連通部において第２下絶縁膜７３Ｂおよび第２下モニタ絶縁膜１４３に接続されている。
　第２上モニタ接続電極１７４は、第２モニタトレンチ１４１および第２モニタ接続トレンチ１７１の連通部において第２上電極７４Ｂおよび第２上モニタ電極１４４に接続されている。第２下モニタ接続電極１７５は、第２モニタトレンチ１４１および第２モニタ接続トレンチ１７１の連通部において第２下電極７５Ｂおよび第２下モニタ電極１４５に接続されている。第２中間モニタ接続絶縁膜１７６は、第２モニタトレンチ１４１および第２モニタ接続トレンチ１７１の連通部において第２中間絶縁膜７６Ｂおよび第２中間モニタ絶縁膜１４６に接続されている。
　半導体装置１は、第１デバイス領域６においてトレンチ分離構造５３の内縁（内周壁）に沿って形成されたボディスペース１８０を含む。ボディスペース１８０は、ボディ領域５８の一部からなる。ボディスペース１８０は、平面視においてメイントランジスタ８に沿って延びる帯状に形成されている。ボディスペース１８０は、具体的には、平面視においてメイントランジスタ８を取り囲む環状に形成されている。
　ボディスペース１８０は、スペース幅ＷＳＰを有している。スペース幅ＷＳＰは、分離幅ＷＩ以上（ＷＩ≦ＷＳＰ）であってもよいし、分離幅ＷＩ未満（ＷＳＰ＜ＷＩ）であってもよい。ボディスペース１８０は、トレンチ分離構造５３の内縁を基準にほぼ一定のスペース幅ＷＳＰを有していることが好ましい。スペース幅ＷＳＰは、１μｍ以上２．５μｍ以下であってもよい。スペース幅ＷＳＰは、１．２μｍ以上２μｍ以下であることが好ましい。
　半導体装置１は、第１デバイス領域６において第１主面３を部分的に被覆するフィールド絶縁膜１８１を含む。フィールド絶縁膜１８１は、平面視においてメイントランジスタ８からトレンチ分離構造５３側に間隔を空けて形成され、トレンチ分離構造５３の周囲を被覆している。つまり、フィールド絶縁膜１８１は、ボディスペース１８０（ボディ領域５８）を被覆している。フィールド絶縁膜１８１は、第１デバイス領域６の周縁部においてボディスペース１８０（ボディ領域５８）を挟んで第２半導体領域５２（第１半導体領域５１）に対向している。フィールド絶縁膜１８１は、酸化シリコン膜を含む。フィールド絶縁膜１８１は、半導体チップ２の酸化物からなる酸化シリコン膜を含むことが特に好ましい。
　フィールド絶縁膜１８１は、平面視においてトレンチ分離構造５３の内縁（内周壁）に沿って延びる帯状に形成されている。フィールド絶縁膜１８１は、この形態では、平面視においてトレンチ分離構造５３の内周壁に沿って延びる環状に形成され、第１デバイス領域６の内方部を全周に亘って取り囲んでいる。フィールド絶縁膜１８１は、平面視において一方方向（第１方向Ｘ）に延びる辺、および、一方方向に交差する交差方向（第２方向Ｙ）に延びる辺を有している。フィールド絶縁膜１８１は、トレンチ分離構造５３の内縁（内周壁）側において分離絶縁膜５５に連なっている。第１デバイス領域６は、半導体チップ２内においてトレンチ分離構造５３によって区画され、半導体チップ２の上においてフィールド絶縁膜１８１によって区画されている。
　フィールド絶縁膜１８１は、第１デバイス領域６の内方部を区画する絶縁側壁１８２を有している。絶縁側壁１８２は、フィールド絶縁膜１８１の全周に亘って形成されている。絶縁側壁１８２は、一方方向（第１方向Ｘ）に延びる辺、および、一方方向に交差する交差方向（第２方向Ｙ）に延びる辺を有している。絶縁側壁１８２は、ボディスペース１８０（ボディ領域５８）の上に位置している。絶縁側壁１８２は、第１主面３に対して鋭角を成すように斜め下り傾斜している。絶縁側壁１８２は、具体的には、フィールド絶縁膜１８１の主面側に位置する上端部、および、第１主面３側に位置する下端部を有し、上端部から下端部に向けて斜め下り傾斜している。
　絶縁側壁１８２は、第１主面３との間で２０°以上４０°以下の傾斜角度（２０°≦θ≦４０°）を成している。傾斜角度は、断面視において絶縁側壁１８２の上端部および下端部を結ぶ直線を設定した場合に、当該直線がフィールド絶縁膜１８１内部において第１主面３に対して成す角度（絶対値）である。傾斜角度は、４０°未満（θ＜４０°）であることが好ましい。
　傾斜角度は、３０°±６°の範囲（２４°≦θ≦３６°）に収まることが特に好ましい。傾斜角度は、典型的には、２８°以上３６°以下の範囲（２８°≦θ≦３６°）に収まる。絶縁側壁１８２は、上端部および下端部の間の領域において第１主面３に向かって窪んだ湾曲状に傾斜していてもよい。この場合も、傾斜角度は、断面視において絶縁側壁１８２の上端部および下端部を結ぶ直線を設定した場合に当該直線が第１主面３に対して成す角度（絶対値）となる。
　比較的緩慢な傾斜角度を有する絶縁側壁１８２によれば、トレンチ構造６１等を形成する際に生じる電極残渣が絶縁側壁１８２に付着した状態で残存することを抑制できる。これにより、電極残渣に起因する複数の単位トランジスタ１０の間における短絡リスクを低減できる。第１上電極７４Ａの電極面および第２上電極７４Ｂの電極面を、分離電極５６等の電極面よりも深く掘り下げることは、電極残渣に起因する第１上電極７４Ａおよび第２上電極７４Ｂの短絡リスクを低減する上で有効である。
　フィールド絶縁膜１８１は、上絶縁膜７２の第１厚さＴ１を超える厚さを有している。フィールド絶縁膜１８１の厚さは、絶縁側壁１８２以外の部分の法線方向Ｚに沿う厚さである。フィールド絶縁膜１８１の厚さは、中間絶縁膜７６の中間厚さＴＭを超えていることが好ましい。フィールド絶縁膜１８１の厚さは、下絶縁膜７３の第２厚さＴ２とほぼ等しくてもよい。フィールド絶縁膜１８１の厚さは、分離絶縁膜５５の分離厚さＴＩとほぼ等しくてもよい。フィールド絶縁膜１８１の厚さは、０．１μｍ以上１μｍ以下であってもよい。フィールド絶縁膜１８１の厚さは、０．１５μｍ以上０．６５μｍ以下であることが好ましい。
　半導体装置１は、第１デバイス領域６において第１主面３を選択的に被覆する主面絶縁膜１８３を含む。主面絶縁膜１８３は、酸化シリコン膜を含む。主面絶縁膜１８３は、半導体チップ２の酸化物からなる酸化シリコン膜を含むことが特に好ましい。主面絶縁膜１８３は、第１主面３においてトレンチ構造６１、第１トレンチ接続構造９０、第２トレンチ接続構造１００およびフィールド絶縁膜１８１外の領域を被覆し、上絶縁膜７２、第１接続絶縁膜９２、第２接続絶縁膜１０２およびフィールド絶縁膜１８１（絶縁側壁１８２）に連なっている。
　主面絶縁膜１８３は、フィールド絶縁膜１８１の厚さ未満の厚さを有している。主面絶縁膜１８３の厚さは、フィールド絶縁膜１８１の厚さの５分の１以下であることが好ましい。主面絶縁膜１８３の厚さは、上絶縁膜７２の第１厚さＴ１とほぼ等しくてもよい。主面絶縁膜１８３の厚さは、０．０１μｍ以上０．０５μｍ以下であってもよい。主面絶縁膜１８３の厚さは、０．０２μｍ以上０．０４μｍ以下であることが好ましい。
　半導体装置１は、第１主面３を被覆する前述の層間絶縁層１９を含む。半導体装置１は、層間絶縁層１９に埋設された複数のプラグ電極１９１～１９７を含む。複数のプラグ電極１９１～１９７は、複数の第１プラグ電極１９１、複数の第２プラグ電極１９２、複数の第３プラグ電極１９３、複数の第４プラグ電極１９４、複数の第５プラグ電極１９５、少なくとも１つ（この形態では１つ）の第６プラグ電極１９６、および、少なくとも１つ（この形態では１つ）の第７プラグ電極１９７を含む。複数のプラグ電極１９１～１９７は、タングステンプラグ電極からなっていてもよい。一部の添付図面では、複数のプラグ電極１９１～１９７がＸ印またはラインによって簡略化して示されている。
　複数の第１プラグ電極１９１は、分離電極５６用のソースプラグ電極からそれぞれなる。複数の第１プラグ電極１９１は、層間絶縁層１９においてトレンチ分離構造５３を被覆する部分にそれぞれ埋設されている。複数の第１プラグ電極１９１は、分離電極５６に沿って間隔を空けて埋設され、分離電極５６にそれぞれ電気的に接続されている。複数の第１プラグ電極１９１の配置や形状は任意である。平面視において帯状または環状に延びる１つまたは複数の第１プラグ電極１９１が分離電極５６の上に形成されていてもよい。
　複数の第２プラグ電極１９２は、複数の上電極７４用のゲートプラグ電極からそれぞれなる。複数の第２プラグ電極１９２は、層間絶縁層１９において複数のトレンチ構造６１を被覆する部分にそれぞれ埋設されている。複数の第２プラグ電極１９２は、この形態では、複数の上電極７４の両端部にそれぞれ電気的に接続されている。複数の第２プラグ電極１９２の配置や形状は任意である。平面視において上電極７４に沿って帯状に延びる１つまたは複数の第２プラグ電極１９２が各上電極７４の上に形成されていてもよい。
　複数の第３プラグ電極１９３は、複数のチャネルセル６２用のソースプラグ電極からそれぞれなる。複数の第３プラグ電極１９３は、層間絶縁層１９において複数のチャネルセル６２を被覆する部分にそれぞれ埋設されている。複数の第３プラグ電極１９３は、複数のソース領域７７および複数のコンタクト領域７８にそれぞれ電気的に接続されている。複数の第３プラグ電極１９３の配置や形状は任意である。
　複数の第４プラグ電極１９４は、複数の最外のコンタクト領域７８用のソースプラグ電極からそれぞれなる。複数の第４プラグ電極１９４は、層間絶縁層１９において複数の最外のコンタクト領域７８を被覆する部分にそれぞれ埋設されている。複数の第４プラグ電極１９４は、各最外のコンタクト領域７８に沿って間隔を空けて埋設され、各最外のコンタクト領域７８にそれぞれ電気的に接続されている。複数の第４プラグ電極１９４の配置や形状は任意である。平面視において最外のコンタクト領域７８に沿って帯状に延びる１つまたは複数の第４プラグ電極１９４が各最外のコンタクト領域７８の上に形成されていてもよい。
　複数の第５プラグ電極１９５は、複数の第１～第２接続電極９３、１０３用のゲートプラグ電極からそれぞれなる。複数の第５プラグ電極１９５は、層間絶縁層１９において複数の第１～第２接続電極９３、１０３を被覆する部分にそれぞれ埋設されている。各第５プラグ電極１９５は、複数の第１～第２接続電極９３、１０３に電気的に接続されている。複数の第５プラグ電極１９５の配置や形状は任意である。平面視において複数の第１～第２接続電極９３、１０３に沿って帯状に延びる１つまたは複数の第５プラグ電極１９５が複数の第１～第２接続電極９３、１０３の上に形成されていてもよい。
　第６プラグ電極１９６は、第１モニタチャネルセル１１２用のソースプラグ電極からなる。第６プラグ電極１９６は、層間絶縁層１９において第１モニタチャネルセル１１２を被覆する部分に埋設されている。第６プラグ電極１９６は、複数の第１モニタソース領域１２７および複数の第１モニタコンタクト領域１２８に電気的に接続されている。第６プラグ電極１９６の配置や形状は任意である。複数の第６プラグ電極１９６が、平面視において第１モニタチャネルセル１１２に沿って間隔を空けて配列されていてもよい。
　第７プラグ電極１９７は、第２モニタチャネルセル１３２用のソースプラグ電極からなる。第７プラグ電極１９７は、層間絶縁層１９において第２モニタチャネルセル１３２を被覆する部分に埋設されている。第７プラグ電極１９７は、複数の第２モニタソース領域１４７および複数の第２モニタコンタクト領域１４８に電気的に接続されている。第７プラグ電極１９７の配置や形状は任意である。複数の第７プラグ電極１９７が、平面視において第２モニタチャネルセル１３２に沿って間隔を空けて配列されていてもよい。
　半導体装置１は、層間絶縁層１９内に配置された１つまたは複数のメインソース配線１９８を含む（図１３参照）。１つまたは複数のメインソース配線１９８は、層間絶縁層１９内に形成された配線層からなる。１つまたは複数のメインソース配線１９８は、層間絶縁層１９内に選択的に引き回され、複数の第１プラグ電極１９１を介して分離電極５６に電気的に接続され、複数の第３プラグ電極１９３および複数の第４プラグ電極１９４を介してソース領域７７およびコンタクト領域７８に電気的に接続されている。１つまたは複数のメインソース配線１９８は、前述のソース端子２３に電気的に接続されている。
　半導体装置１は、層間絶縁層１９内に配置された１つまたは複数のモニタソース配線１９９を含む（図２２～図２３および図２５～図２６参照）。１つまたは複数のモニタソース配線１９９は、層間絶縁層１９内に形成された配線層からなる。１つまたは複数のモニタソース配線１９９は、層間絶縁層１９内に選択的に引き回され、第６プラグ電極１９６を介して第１モニタチャネルセル１１２に電気的に接続され、第７プラグ電極１９７を介して第２モニタチャネルセル１３２に電気的に接続されている。１つまたは複数のモニタソース配線１９９は、前述の過電流保護回路１７に電気的に接続されている。
　半導体装置１は、層間絶縁層１９内に形成された前述のｎ個のメインゲート配線２０を含む。ｎ個のメインゲート配線２０は、層間絶縁層１９内に選択的に引き回されている。ｎ個のメインゲート配線２０は、第１デバイス領域６において個別制御対象として系統化すべき１つまたは複数のトレンチ構造６１（単位トランジスタ１０）にそれぞれ電気的に接続され、第２デバイス領域７において前述のコントロールＩＣ１４（ゲート制御回路１５）に電気的に接続されている。
　ｎ個のメインゲート配線２０は、この形態では、第１メインゲート配線２０Ａおよび第２メインゲート配線２０Ｂを含む。第１メインゲート配線２０Ａは、対応する第２プラグ電極１９２および対応する第５プラグ電極１９５を介して、第１上電極７４Ａ、第１下電極７５Ａおよび第１接続電極９３に電気的に接続され、第１ゲート信号Ｇ１を付与する。第２メインゲート配線２０Ｂは、対応する第２プラグ電極１９２および対応する第５プラグ電極１９５を介して、第２上電極７４Ｂ、第２下電極７５Ｂおよび第２接続電極１０３に電気的に接続され、第２ゲート信号Ｇ２を付与する。
　半導体装置１は、層間絶縁層１９内に形成された前述のｎ個のモニタゲート配線２１を含む。ｎ個のモニタゲート配線２１は、層間絶縁層１９内に選択的に引き回されている。ｎ個のモニタゲート配線２１は、この形態では、第１モニタゲート配線２１Ａおよび第２モニタゲート配線２１Ｂを含む。
　第１モニタゲート配線２１Ａは、対応する第２プラグ電極１９２および対応する第５プラグ電極１９５を介して第１上モニタ電極１２４および第１下モニタ電極１２５に電気的に接続されている。第１モニタゲート配線２１Ａは、この形態では、第１メインゲート配線２０Ａと一体的に形成されている。第２モニタゲート配線２１Ｂは、対応する第２プラグ電極１９２および対応する第５プラグ電極１９５を介して第２上モニタ電極１４４および第２下モニタ電極１４５に電気的に接続されている。第２モニタゲート配線２１Ｂは、この形態では、第２メインゲート配線２０Ｂと一体的に形成されている。
　以下、図９の回路図に加えて、図２７Ａ～図２７Ｃならびに図２８を参照して、２系統のメイントランジスタ８の制御例が説明される。図２７Ａ～図２７Ｃは、メイントランジスタ８の制御例を示す断面斜視図である。図２７Ａ～図２７Ｃでは、総チャネル割合ＲＴが５０％であり、第１系統チャネル割合ＲＳＡが２５％であり、第２系統チャネル割合ＲＳＢが２５％である構成例が示されている（図１７も併せて参照）。図２７Ａ～図２７Ｃでは、オフ状態のチャネル（ソース領域７７）が塗りつぶしハッチングによって示されている。以下では、総モニタチャネル割合ＲＭＴが５０％であり、第１系統モニタチャネル割合ＲＳＭＡが２５％であり、第２系統モニタチャネル割合ＲＳＭＢが２５％とする。
　図２８は、メイントランジスタ８の制御例を示すタイミングチャートである。図２８には、紙面上側から順に、イネーブル信号ＥＮ、出力電圧ＶＯ（実線）、第１ゲート信号Ｇ１（一点鎖線）、第２ゲート信号Ｇ２（破線）、および、出力電流ＩＯが示されている。以下では、第１系統トランジスタ９Ａのゲート・ソース電圧を「Ｖｇｓ１」、クランプＭＩＳＦＥＴ３９のゲート・ソース電圧を「Ｖｇｓ２」、ドライブＭＩＳＦＥＴ３６のゲート・ソース電圧を「Ｖｇｓ３」、ツェナダイオード列３７の降伏電圧を「ＶＺ」、ダイオード列３８の順方向降下電圧を「ＶＦ」とする。
　図２８を参照して、イネーブル信号ＥＮは、時刻ｔ１に至るまでローレベルに維持されている。イネーブル信号ＥＮにおいて、ローレベルはメイントランジスタ８をオフするときの論理レベルであり、ハイレベルはメイントランジスタ８をオンするときの論理レベルである。この時、第１～第２ゲート信号Ｇ１～Ｇ２がローレベル（≒ＶＯＵＴ）に維持されているので、第１～第２系統トランジスタ９Ａ～９Ｂはオフ状態に制御されている（図２７Ａ参照）。この状態は、メイントランジスタ８の第１動作モードに相当する。
　一方、第１～第２ゲート信号Ｇ１～Ｇ２がローレベルに維持されているので、第１～第２系統モニタトランジスタ１２Ａ～１２Ｂは、第１～第２系統トランジスタ９Ａ～９Ｂと共にオフ状態に制御されている。
　時刻ｔ１において、イネーブル信号ＥＮは、ローレベルからハイレベルに制御される。イネーブル信号ＥＮがハイレベルになると、第１～第２ゲート信号Ｇ１～Ｇ２がローレベル（≒ＶＯＵＴ）からハイレベル（≒ＶＧ）に立ち上がり、第１～第２系統トランジスタ９Ａ～９Ｂの双方が同時にオン状態に制御される（図２７Ｂ参照）。これにより、メイントランジスタ８が通常動作（第１動作）状態になる。この状態は、メイントランジスタ８の第２動作モードに相当する。第１～第２系統トランジスタ９Ａ～９Ｂがオン状態になると、出力電流ＩＯが流れ始める。出力電圧ＶＯは、電源電圧ＶＢ近傍まで上昇する。メイントランジスタ８は、通常動作時において総チャネル割合ＲＴ（＝５０％）で駆動される。
　一方、第１～第２ゲート信号Ｇ１～Ｇ２がローレベルからハイレベルに立ち上がると、第１～第２系統モニタトランジスタ１２Ａ～１２Ｂの双方が、第１～第２系統トランジスタ９Ａ～９Ｂに連動してオン状態に制御される。これにより、モニタトランジスタ１１が通常動作状態になる。第１～第２系統モニタトランジスタ１２Ａ～１２Ｂがオン状態になると、出力電流ＩＯを監視する出力モニタ電流ＩＯＭが生成され、過電流保護回路１７に出力される。モニタトランジスタ１１は、通常動作時において総モニタチャネル割合ＲＭＴ（＝５０％）で駆動される。
　時刻ｔ２において、イネーブル信号ＥＮはハイレベルからローレベルに制御される。イネーブル信号ＥＮがローレベルになると、第１～第２ゲート信号Ｇ１～Ｇ２がハイレベルからローレベルに立ち下がる。このとき、メイントランジスタ８は、オン期間中に誘導性負荷Ｌ（図９等参照）に蓄えられた全エネルギが放出されるまで出力電流ＩＯを流し続ける。その結果、出力電圧ＶＯは、グランド電圧ＧＮＤよりも低い負電圧まで急低下する。これにより、メイントランジスタ８がアクティブクランプ動作（第２動作）に移行する。また、第１～第２ゲート信号Ｇ１～Ｇ２がハイレベルからローレベルに立ち下がると、モニタトランジスタ１１はメイントランジスタ８に連動してアクティブクランプ動作に移行する。
　時刻ｔ３において、出力電圧ＶＯが電源電圧ＶＢよりも所定値ａ（＝ＶＺ＋ＶＦ＋Ｖｇｓ３）だけ低いチャネル切り換え電圧ＶＢ－ａまで低下すると、内部ノード電圧Ｖｘがゲート・ソース電圧Ｖｇｓ３よりも高くなる。これにより、ドライブＭＩＳＦＥＴ３６がオン状態になり、第２系統トランジスタ９Ｂのゲート・ソース間がショート（Ｇ２＝ＶＯＵＴ）される。その結果、第２系統トランジスタ９Ｂがオフ状態に制御される。この時、第２系統モニタトランジスタ１２Ｂは第２系統トランジスタ９Ｂに連動してオフ状態に制御される。
　一方、時刻ｔ４において、出力電圧ＶＯが電源電圧ＶＢよりも所定値ｂ（＝ＶＺ＋ＶＦ＋Ｖｇｓ１＋Ｖｇｓ２）だけ低い下限電圧ＶＢ－ｂまで低下すると、第１系統トランジスタ９Ａは、アクティブクランプ回路１６によってオン状態に制御される。下限電圧ＶＢ－ｂは、チャネル切り換え電圧ＶＢ－ａ未満（ＶＢ－ｂ＜ＶＢ－ａ）である。この時、第１系統モニタトランジスタ１２Ａは第１系統トランジスタ９Ａに連動してオン状態に制御される。
　したがって、第２系統トランジスタ９Ｂは、アクティブクランプ回路１６の動作前にドライブＭＩＳＦＥＴ３６によって完全に停止される。これにより、メイントランジスタ８は、アクティブクランプ動作時において、第２系統トランジスタ９Ｂが停止した状態で第１系統トランジスタ９Ａによって駆動される（図２７Ｃ参照）。この状態は、メイントランジスタ８の第３動作モードに相当する。
　メイントランジスタ８は、アクティブクランプ動作時において第１系統チャネル割合ＲＳＡ（＝２５％）で駆動される。つまり、メイントランジスタ８は、アクティブクランプ動作時のチャネル利用率は、零を超えて通常動作時のチャネル利用率未満となるように制御される。換言すると、メイントランジスタ８は、アクティブクランプ動作時のオン抵抗が通常動作時のオン抵抗よりも高くなるように制御される。
　同様に、第２系統モニタトランジスタ１２Ｂは、アクティブクランプ回路１６の動作前に第２系統トランジスタ９Ｂに連動して完全に停止される。これにより、モニタトランジスタ１１は、アクティブクランプ動作時において、第２系統モニタトランジスタ１２Ｂが停止した状態で第１系統モニタトランジスタ１２Ａによって駆動される。
　モニタトランジスタ１１は、アクティブクランプ動作時において第１系統モニタチャネル割合ＲＳＭＡ（＝２５％）で駆動される。つまり、モニタトランジスタ１１は、アクティブクランプ動作時のチャネル利用率が零を超えて通常動作時のチャネル利用率未満となるように制御される。換言すると、モニタトランジスタ１１は、アクティブクランプ動作時のオン抵抗が通常動作時のオン抵抗よりも高くなるように制御される。
　出力電流ＩＯは、第１系統トランジスタ９Ａを介して放電される。これにより、出力電圧ＶＯは、下限電圧ＶＢ－ｂ以上に制限される。つまり、アクティブクランプ回路１６は、電源電圧ＶＢ基準で出力電圧ＶＯを制限し、メイントランジスタ８のドレイン・ソース電圧Ｖｄｓ（＝ＶＢ－ＶＯＵＴ）をクランプ電圧Ｖｃｌｐ（＝ｂ）以下に制限する。アクティブクランプ動作は、誘導性負荷Ｌに蓄えられたエネルギが放出し尽くされて出力電流ＩＯが流れなくなる時刻ｔ５まで継続される。
　このように、この制御例によれば、動作状況に応じてオン抵抗を変化させることができるオン抵抗可変型のメイントランジスタ８を備えた半導体装置１を提供できる。つまり、半導体装置１によれば、通常動作時（第１動作時）において第１～第２系統トランジスタ９Ａ～９Ｂを利用して電流を流すことができる。これにより、オン抵抗を低減できる。一方、アクティブクランプ動作時（第２動作時）には、第２系統トランジスタ９Ｂを停止させた状態で第１系統トランジスタ９Ａを利用して電流を流すことができる。これにより、誘導性負荷Ｌの逆起電力に起因する急激な温度上昇を抑制しながら、第１系統トランジスタ９Ａによって逆起電力を消費（吸収）できる。
　換言すると、半導体装置１によれば、通常動作時においてメイントランジスタ８のチャネル利用率が相対的に増加し、アクティブクランプ動作時においてメイントランジスタ８のチャネル利用率が相対的に低下する。これにより、オン抵抗を低減できる。また、アクティブクランプ動作時において誘導性負荷Ｌの逆起電力に起因する急激な温度上昇を抑制できるから、アクティブクランプ耐量Ｅａｃの向上を図ることができる。このように、半導体装置１によれば、優れたオン抵抗および優れたアクティブクランプ耐量Ｅａｃの両立を図ることができる。
　以上、半導体装置１は、ｎ系統（ｎ≧２）のメイントランジスタ８およびｍ系統（ｍ≧１）のモニタトランジスタ１１を含む。ｎ系統のメイントランジスタ８は、個別的にオンオフ制御され、系統電流ＩＳをそれぞれ生成するｎ個の系統トランジスタ９を含み、複数の系統電流ＩＳを含む出力電流ＩＯを生成する。ｍ系統のモニタトランジスタ１１は、少なくとも１つの系統電流ＩＳに対応した系統モニタ電流ＩＳＭを生成する少なくとも１つの系統モニタトランジスタ１２を含む。この構造によれば、複数の系統トランジスタ９を含むメイントランジスタ８を備えた構造において、系統電流ＩＳを利用した新たな制御を付加できる半導体装置１を提供できる。
　系統モニタトランジスタ１２は、対応する系統トランジスタ９に連動してオンオフ制御されることが好ましい。系統モニタトランジスタ１２は、対応する系統電流ＩＳに連動した系統モニタ電流ＩＳＭを生成することが好ましい。系統モニタトランジスタ１２は、対応する系統電流ＩＳ未満の系統モニタ電流ＩＳＭを生成することが好ましい。系統モニタトランジスタ１２は、対応する系統トランジスタ９に並列接続されていることが好ましい。
　モニタトランジスタ１１は、少なくとも２つの系統電流ＩＳをそれぞれ監視する少なくとも２つの系統モニタ電流ＩＳＭを生成する少なくとも２つの系統モニタトランジスタ１２を含むｍ系統（ｍ≧２）のモニタトランジスタからなることが好ましい。モニタトランジスタ１１は、ｎ個の系統電流ＩＳをそれぞれ監視するｎ個の系統モニタ電流ＩＳＭを生成するｎ個の系統モニタトランジスタ１２を含むｎ系統（ｎ＝ｍ）のモニタトランジスタからなることが好ましい。
　メイントランジスタ８は、オン状態の系統トランジスタ９およびオフ状態の系統トランジスタ９が併存するように構成されていることが好ましい。モニタトランジスタ１１は、オン状態の系統モニタトランジスタ１２およびオフ状態の系統モニタトランジスタ１２が併存するように構成されていることが好ましい。モニタトランジスタ１１は、複数の系統モニタ電流ＩＳＭを含む出力モニタ電流ＩＯＭを生成することが好ましい。
　複数の系統モニタトランジスタ１２は、対応する系統トランジスタ９に隣り合って設けられていることが好ましい。複数の系統モニタトランジスタ１２は、少なくとも１つの系統トランジスタ９を挟んで互いに対向するように設けられていてもよい。複数の系統モニタトランジスタ１２は、系統トランジスタ９を挟まずに互いに隣り合って設けられていてもよい。系統モニタトランジスタ１２の個数は、系統トランジスタ９の個数以下であることが好ましい。
　メイントランジスタ８は、ｎ個の系統トランジスタ９の個別制御によってオン抵抗が変化するように構成されていることが好ましい。モニタトランジスタ１１は、メイントランジスタ８に連動してオン抵抗が変化するように構成されていることが好ましい。メイントランジスタ８は、ｎ個の系統トランジスタ９の個別制御によってアクティブクランプ動作時のオン抵抗が通常動作時のオン抵抗を超えるように制御されていることが好ましい。モニタトランジスタ１１は、メイントランジスタ８に連動してアクティブクランプ動作時のオン抵抗が通常動作時のオン抵抗を超えるように制御されていることが好ましい。
　図２９は、図３に示す領域Xの拡大図であって、第２実施形態に係る半導体装置２０１のメイントランジスタ８およびモニタトランジスタ１１のレイアウト例を示す平面図である。図３０は、図２９に示す領域XXXの拡大図である。図３１は、図３０に示すXXXI-XXXI線に沿う断面図である。図３２は、図３０に示すXXXII-XXXII線に沿う断面図である。
　図２９～図３２を参照して、半導体装置２０１は、第１実施形態の場合と同様に、第１方向Ｘに関して、１つの第１複合セル８１を挟み込むように複数の第１複合セル８１と交互に配列された複数の第２複合セル８２を含む。複数の第２複合セル８２は、この形態では、任意の領域において第２方向Ｙに間隔を空けて配置された２つの第２複合セル８２Ａ、８２Ｂを含む。
　第２複合セル８２Ａ、８２Ｂは、この形態では、第１デバイス領域６の内方部（具体的には中央部）において２つの第１複合セル８１の間の領域に配置されている。第２複合セル８２Ａ、８２Ｂは、第２方向Ｙに関して他の第２複合セル８２の長さ未満の長さをそれぞれ有し、それらの間の領域にセルスペース２０２を区画している。第２複合セル８２Ａ、８２Ｂは、他の第２複合セル８２の長さの１／２未満の長さをそれぞれ有していることが好ましい。
　半導体装置２０１は、複数の第１単位モニタセル１１０（第１単位モニタトランジスタ１３Ａ）、および、複数の第２単位モニタセル１３０（第２単位モニタトランジスタ１３Ｂ）を含む。半導体装置２０１は、この形態では、３つの第１単位モニタセル１１０および２つの第２単位モニタセル１３０を含む。複数の第１単位モニタセル１１０（第１単位モニタトランジスタ１３Ａ）、および、複数の第２単位モニタセル１３０（第２単位モニタトランジスタ１３Ｂ）は、この形態では、第１デバイス領域６の内方部において互いに隣り合って配列されている。
　３つの第１単位モニタセル１１０は、第３側面５Ｃ側から順に第１レイアウトの第１単位モニタセル１１０Ａ、第２レイアウトの第１単位モニタセル１１０Ｂ、および、第３レイアウトの第１単位モニタセル１１０Ｃを含む。第１～第２レイアウトの第１単位モニタセル１１０Ａ、１１０Ｂは、第２複合セル８２Ａ、８２Ｂに対して第１方向Ｘの一方側（第３側面５Ｃ側）に配置されている。
　第１単位モニタセル１１０Ａ、１１０Ｂは、この形態では、２つの第１単位セル６０Ａの延長線上に位置するように第１方向Ｘに一列に配列され、第２方向Ｙに延びる帯状にそれぞれ形成されている。第１単位モニタセル１１０Ａ、１１０Ｂは、第１方向Ｘにセルスペース２０２に対向し、第２方向Ｙに対応する第１単位セル６０Ａにそれぞれ接続されている。つまり、第１単位モニタセル１１０Ａ、１１０Ｂは、セルスペース２０２に対して第１方向Ｘの一方側（第３側面５Ｃ側）に配置された第１複合セル８１に組み込まれている。
　第３レイアウトの第１単位モニタセル１１０Ｃは、第２複合セル８２Ａ、８２Ｂに対して第１方向Ｘの他方側（第４側面５Ｄ側）に配置されている。第１単位モニタセル１１０Ｃは、１つの第１単位セル６０Ａの延長線上に位置するように配置されている。第１単位モニタセル１１０Ｃは、この形態では、第２方向Ｙに延びる帯状に形成されている。第１単位モニタセル１１０Ｃは、第１方向Ｘにセルスペース２０２を挟んで第１単位モニタセル１１０Ａ、１１０Ｂに対向し、第２方向Ｙに対応する第１単位セル６０Ａに接続されている。つまり、第１単位モニタセル１１０Ｃは、セルスペース２０２に対して第１方向Ｘの他方側（第４側面５Ｄ側）に配置された第１複合セル８１に組み込まれている。
　第１単位モニタセル１１０Ａ～１１０Ｃは、第１実施形態の場合と同様に、１つの第１モニタトレンチ構造１１１、および、当該第１モニタトレンチ構造１１１によって制御される第１モニタチャネルセル１１２をそれぞれ含む。第１～第３レイアウトの第１モニタトレンチ構造１１１は、第２方向Ｙに関して、一対一の対応関係で対応する第１トレンチ構造６１Ａにそれぞれ接続されている。
　各第１モニタトレンチ構造１１１は、第１実施形態の場合と同様に、第１モニタトレンチ１２１、第１上モニタ絶縁膜１２２、第１下モニタ絶縁膜１２３、第１上モニタ電極１２４、第１下モニタ電極１２５および第１中間モニタ絶縁膜１２６を含むマルチ電極構造を有している。各第１モニタチャネルセル１１２は、第１実施形態の場合と同様に、少なくとも１つの第１モニタソース領域１２７、少なくとも１つの第１モニタコンタクト領域１２８、および、少なくとも１つの第１モニタチャネル領域１２９を含む。
　第１レイアウトの第１単位モニタセル１１０Ａは、１つの第１モニタチャネルセル１１２を含む。第１レイアウトの第１モニタチャネルセル１１２は、第１～第２レイアウトの第１モニタトレンチ構造１１１の間の領域において第１レイアウト側の第１モニタトレンチ構造１１１に沿って延びる帯状に形成されている。
　第２レイアウトの第１単位モニタセル１１０Ｂは、一対の第１モニタチャネルセル１１２を含む。一方の第１モニタチャネルセル１１２は、第１～第２レイアウトの第１モニタトレンチ構造１１１の間の領域において第２レイアウト側の第１モニタトレンチ構造１１１に沿って延びる帯状に形成されている。他方の第１モニタチャネルセル１１２は、セルスペース２０２側の領域において第２レイアウトの第１モニタトレンチ構造１１１に沿って延びる帯状に形成されている。第３レイアウトの第１単位モニタセル１１０Ｃは、１つの第１モニタチャネルセル１１２を含む。第３レイアウトの第１モニタチャネルセル１１２は、セルスペース２０２側の領域において第３レイアウトの第１モニタトレンチ構造１１１に沿って延びる帯状に形成されている。
　第１～第３レイアウトの第１モニタチャネルセル１１２は、第２方向Ｙに関して第１～第３レイアウトの第１モニタトレンチ構造１１１の長さ未満の長さをそれぞれ有している。第１～第３レイアウトの第１モニタチャネルセル１１２の全域は、対応する第２上モニタ絶縁膜１４２を挟んで対応する第２上モニタ電極１４４にそれぞれ対向している。第１～第３レイアウトの第１モニタチャネルセル１１２は、トレンチ間隔ＩＴを１／２倍した値に相当するチャネル幅をそれぞれ有している。
　複数の第１モニタトレンチ構造１１１の間の領域において、一方の第１モニタトレンチ構造１１１側に配列された複数の第１モニタチャネル領域１２９（第１モニタソース領域１２７）は、第１方向Ｘに他方の第１モニタトレンチ構造１１１側に配列された複数の第１モニタチャネル領域１２９（第１モニタソース領域１２７）の間の領域に対向していることが好ましい。
　第１レイアウトの第１単位モニタセル１１０Ａが組み込まれた第１単位セル６０Ａは、第１モニタトレンチ構造１１１によって制御される第１チャネルセル６２Ａ（以下、「モニタ側の第１チャネルセル６２Ａ」という。）を含む。また、第３レイアウトの第１単位モニタセル１１０Ｃが組み込まれた第１単位セル６０Ａも、モニタ側の第１チャネルセル６２Ａを含む。
　各モニタ側の第１チャネルセル６２Ａは、第１モニタトレンチ構造１１１を挟んで対応する第１単位モニタセル１１０Ａに対向している。各モニタ側の第１チャネルセル６２Ａは、第２方向Ｙに関して、対応する第１単位モニタセル１１０Ａに対応したレイアウト（長さおよびチャネル面積）を有していることが好ましい。各モニタ側の第１チャネルセル６２Ａにおいて、複数の第１チャネル領域７９Ａ（第１ソース領域７７Ａ）は、対応する第１モニタトレンチ構造１１１を挟んで複数の第１モニタチャネル領域１２９（第１モニタソース領域１２７）に対向していることが好ましい。
　２つの第２単位モニタセル１３０は、セルスペース２０２内において、第１方向Ｘに複数の第１単位モニタセル１１０Ａ～１１０Ｃに隣り合うように配置され、かつ、第２方向Ｙに複数の第２複合セル８２Ａ、８２Ｂから間隔を空けて配置されている。２つの第２単位モニタセル１３０は、第１方向Ｘに複数の第１単位モニタセル１１０Ａ～１１０Ｃに対向し、第２方向Ｙに複数の第２複合セル８２Ａ、８２Ｂに対向している。２つの第２単位モニタセル１３０は、２つの第２単位セル６０Ｂの延長線上にそれぞれ位置するように第１方向Ｘに間隔を空けて配置されている。２つの第２単位モニタセル１３０は、この形態では、第２方向Ｙに延びる帯状にそれぞれ形成されている。
　２つの第２単位モニタセル１３０は、第１実施形態の場合と同様に、１つの第２モニタトレンチ構造１３１、および、当該第２モニタトレンチ構造１３１によって制御される第２モニタチャネルセル１３２をそれぞれ含む。２つの第２モニタトレンチ構造１３１は、第２複合セル８２Ａ、８２Ｂ（４つの第２トレンチ構造６１Ｂ）から第２方向Ｙに間隔を空けて形成され、第２方向Ｙに一対一の対応関係で対応する２つの第２トレンチ構造６１Ｂにそれぞれ対向している。各第２モニタトレンチ構造１３１は、第２方向Ｙに関して、一方側（第２複合セル８２Ａ側）の第１端部２０３、および、他方側（第２複合セル８２Ｂ側）の第２端部２０４を有している。
　各第２モニタトレンチ構造１３１は、第１実施形態の場合と同様に、第２モニタトレンチ１４１、第２上モニタ絶縁膜１４２、第２下モニタ絶縁膜１４３、第２上モニタ電極１４４、第２下モニタ電極１４５および第２中間モニタ絶縁膜１４６を含むマルチ電極構造を有している。各第２モニタチャネルセル１３２は、第１実施形態の場合と同様に、少なくとも１つの第２モニタソース領域１４７、少なくとも１つの第２モニタコンタクト領域１４８、および、少なくとも１つの第２モニタチャネル領域１４９を含む。
　２つの第２単位モニタセル１３０は、一対の第２モニタチャネルセル１３２をそれぞれ含む。一対の第２モニタチャネルセル１３２は、各第２モニタトレンチ構造１３１の両サイドにおいて、第２方向Ｙに延びる帯状にそれぞれ形成されている。一対の第２モニタチャネルセル１３２は、第２方向Ｙに関して第２モニタトレンチ構造１３１の長さ未満の長さを有している。一対の第２モニタチャネルセル１３２は、第２方向Ｙに関して複数の第１モニタチャネルセル１１２とほぼ等しいレイアウト（長さおよびチャネル面積）を有していることが好ましい。一対の第２モニタチャネルセル１３２は、トレンチ間隔ＩＴを１／２倍した値に相当するチャネル幅をそれぞれ有している。
　複数の第２モニタトレンチ構造１３１の間の領域において、一方の第２モニタトレンチ構造１３１側に配列された複数の第２モニタチャネル領域１４９（第２モニタソース領域１４７）は、第１方向Ｘに他方の第２モニタトレンチ構造１３１側に配列された複数の第２モニタチャネル領域１４９（第２モニタソース領域１４７）の間の領域に対向していることが好ましい。第１モニタトレンチ構造１１１および第２モニタトレンチ構造１３１の間の領域において、複数の第２モニタチャネル領域１４９（第２モニタソース領域１４７）は、第１方向Ｘに複数の第１モニタチャネル領域１２９（第１モニタソース領域１２７）の間の領域に対向していることが好ましい。
　モニタトランジスタ１１は、第１デバイス領域６において第１主面３に形成された複数（この形態では１対、計２個）の第１モニタトレンチ接続構造２１０を含む。一対の第１モニタトレンチ接続構造２１０は、第１～第２レイアウトの第１モニタトレンチ構造１１１の間の領域に形成されている。一対の第１モニタトレンチ接続構造２１０は、平面視において、第２方向Ｙから第１～第２レイアウトの第１モニタチャネルセル１１２を挟み込むように第２方向Ｙに間隔を空けて形成され、第１方向Ｘに延びる帯状にそれぞれ形成されている。
　一対の第１モニタトレンチ接続構造２１０は、第１～第２レイアウトの第１モニタトレンチ構造１１１に接続され、第１～第２レイアウトの第１モニタチャネルセル１１２を第１チャネルセル６２Ａから電気的に分離している。一対の第１モニタトレンチ接続構造２１０は、第１～第２レイアウトの第１モニタトレンチ構造１１１と１つの環状トレンチ構造を構成している。
　一対の第１モニタトレンチ接続構造２１０は、第１～第２レイアウトの第１モニタトレンチ構造１１１によって挟まれた領域を、２つの第１トレンチ構造６１Ａによって挟まれた領域から区画している。つまり、一対の第１モニタトレンチ接続構造２１０は、第１複合セル８１を３つの領域に分割している。一対の第１モニタトレンチ接続構造２１０は、第１方向Ｘに関してトレンチ間隔ＩＴに対応した長さを有している。一対の第１モニタトレンチ接続構造２１０は、この形態では、平面視において第１～第２レイアウトの第１モニタトレンチ構造１１１とＴ字路を形成するように第１～第２レイアウトの第１モニタトレンチ構造１１１にそれぞれ接続されている。
　一対の第１モニタトレンチ接続構造２１０は、第２方向Ｙに関して第１チャネルセル６２Ａおよび第１モニタチャネルセル１１２から間隔を空けて形成され、ボディ領域５８を挟んで第１チャネルセル６２Ａおよび第１～第２レイアウトの第１モニタチャネルセル１１２に対向している。複数の第１モニタトレンチ接続構造２１０は、第１方向Ｘおよび第２方向Ｙに関してボディ領域５８のみに接続され、第１方向Ｘおよび第２方向Ｙに第１チャネルセル６２Ａ、第２チャネルセル６２Ｂ、第１モニタチャネルセル１１２および第２モニタチャネルセル１３２に接続されていない。
　一対の第１モニタトレンチ接続構造２１０は、第１モニタ接続トレンチ２１１、上モニタ接続絶縁膜２１２、下モニタ接続絶縁膜２１３、上モニタ接続電極２１４、下モニタ接続電極２１５および中間モニタ接続絶縁膜２１６を含むマルチ電極構造を有している。第１モニタ接続トレンチ２１１、上モニタ接続絶縁膜２１２、下モニタ接続絶縁膜２１３、上モニタ接続電極２１４、下モニタ接続電極２１５および中間モニタ接続絶縁膜２１６は、第１実施形態に係る第１モニタ接続トレンチ１６１、第１上モニタ接続絶縁膜１６２、第１下モニタ接続絶縁膜１６３、第１上モニタ接続電極１６４、第１下モニタ接続電極１６５および第１中間モニタ接続絶縁膜１６６に対応した構造をそれぞれ有している。
　モニタトランジスタ１１は、第１デバイス領域６において第１主面３に形成された複数（この形態では１対、計２個）の第２モニタトレンチ接続構造２２０を含む。一対の第２モニタトレンチ接続構造２２０は、平面視において第２～第３レイアウトの第１モニタトレンチ構造１１１の間の領域において第２方向Ｙから２つの第２単位モニタセル１３０を挟み込むように第２方向Ｙに間隔を空けて形成され、第１方向Ｘに延びる帯状にそれぞれ形成されている。つまり、一対の第２モニタトレンチ接続構造２２０は、第２～第３レイアウトの第１モニタトレンチ構造１１１と共にセルスペース２０２を区画している。また、一対の第２モニタトレンチ接続構造２２０は、複数の第２複合セル８２Ａ、８２Ｂからセルスペース２０２を電気的に分離している。
　一対の第２モニタトレンチ接続構造２２０は、第２～第３レイアウトの第１モニタトレンチ構造１１１に接続され、第２～第３レイアウトの第１モニタチャネルセル１１２および第２モニタチャネルセル１３２を第１チャネルセル６２Ａおよび第２チャネルセル６２Ｂからそれぞれ電気的に分離している。一対の第２モニタトレンチ接続構造２２０は、第２～第３レイアウトの第１モニタトレンチ構造１１１とセルスペース２０２を区画する１つの環状トレンチ構造を構成している。
　一対の第２モニタトレンチ接続構造２２０は、第２～第３レイアウトの第１モニタトレンチ構造１１１によって挟まれた領域を、２つの第１トレンチ構造６１Ａによって挟まれた領域から区画している。つまり、一対の第２モニタトレンチ接続構造２２０は、２つの第１複合セル８１によって挟まれた領域を第２方向Ｙに３分割している。一対の第２モニタトレンチ接続構造２２０は、第１方向Ｘに関して一対の第１複合セル８１の間の距離に対応した長さを有している。つまり、第２モニタトレンチ接続構造２２０の長さは、第１モニタトレンチ接続構造１６０の長さを超えている。
　一対の第２モニタトレンチ接続構造２２０は、第２方向Ｙに関して第１チャネルセル６２Ａ、第２チャネルセル６２Ｂ、第１モニタチャネルセル１１２および第２モニタチャネルセル１３２から間隔を空けて形成され、ボディ領域５８を挟んで第１チャネルセル６２Ａ、第２チャネルセル６２Ｂ、第１モニタチャネルセル１１２および第２モニタチャネルセル１３２に対向している。複数の第２モニタトレンチ接続構造２２０は、第１方向Ｘおよび第２方向Ｙに関してボディ領域５８のみに接続され、第１方向Ｘおよび第２方向Ｙに第１チャネルセル６２Ａ、第２チャネルセル６２Ｂ、第１モニタチャネルセル１１２および第２モニタチャネルセル１３２に接続されていない。
　一対の第２モニタトレンチ接続構造２２０は、この形態では、第１方向Ｘに関して、一対の第１モニタトレンチ接続構造２１０の延長線上に位置しないように、一対の第１モニタトレンチ接続構造２１０に対して第２方向Ｙにずれて形成されている。一対の第２モニタトレンチ接続構造２２０は、この形態では、平面視において第２～第３レイアウトの第１モニタトレンチ構造１１１とＴ字路を形成するように第２～第３レイアウトの第１モニタトレンチ構造１１１にそれぞれ接続されている。
　一対の第２モニタトレンチ接続構造２２０は、一対の第１モニタトレンチ接続構造２１０の延長線上に位置するように第２～第３レイアウトの第１モニタトレンチ構造１１１にそれぞれ接続されていてもよい。つまり、第１モニタトレンチ接続構造２１０および第２モニタトレンチ接続構造２２０は、平面視において十字路を形成するように第２レイアウトの第１モニタトレンチ構造１１１に接続されていてもよい。
　一対の第２モニタトレンチ接続構造２２０は、この形態では、第１モニタトレンチ接続構造２１０とは異なる内部構造を有している。一対の第２モニタトレンチ接続構造２２０は、具体的には、第２モニタ接続トレンチ２２１、第１モニタ接続絶縁膜２２２、第１モニタ接続電極２２３、第１モニタキャップ絶縁膜２２４、開口側絶縁膜２２５およびサイドウォール部２２６を含むシングル電極構造を有している。
　第２モニタ接続トレンチ２２１は、第１主面３から第２主面４に向けて掘り下がっている。第２モニタ接続トレンチ２２１は、第２半導体領域５２の底部から第１主面３側に間隔を空けて形成されている。第２モニタ接続トレンチ２２１は、側壁および底壁を含む。第２モニタ接続トレンチ２２１の側壁が半導体チップ２内において第１主面３との間で成す角度は、９０°以上９２°以下であってもよい。第２モニタ接続トレンチ２２１は、開口から底壁に向けて開口幅が狭まる先細り形状に形成されていてもよい。第２モニタ接続トレンチ２２１の底壁角部は、湾曲状に形成されていることが好ましい。第２モニタ接続トレンチ２２１の底壁の全体が、第２主面４に向かう湾曲状に形成されていてもよい。
　第１モニタ接続絶縁膜２２２は、第２モニタ接続トレンチ２２１の壁面に膜状に形成され、第２モニタ接続トレンチ２２１内においてリセス空間を区画している。第１モニタ接続絶縁膜２２２は、この形態では、第２モニタ接続トレンチ２２１の開口側において第２モニタ接続トレンチ２２１の側壁を露出させている。第１モニタ接続絶縁膜２２２は、酸化シリコン膜を含むことが好ましい。第１モニタ接続絶縁膜２２２は、半導体チップ２の酸化物からなる酸化シリコン膜を含むことが特に好ましい。第１モニタ接続絶縁膜２２２は、下モニタ接続絶縁膜２１３と同様に第２厚さＴ２を有している。
　第１モニタ接続電極２２３は、第１モニタ接続絶縁膜２２２を挟んで第２モニタ接続トレンチ２２１に一体物として埋設されている。第１モニタ接続電極２２３は、第２モニタ接続トレンチ２２１および第２～第３レイアウトの第１モニタトレンチ１２１の連通部において第１上モニタ電極１２４および第１下モニタ電極１２５の双方に接続されている。したがって、第１モニタ接続電極２２３には、第１モニタゲート信号ＭＧ１（第１ゲート信号Ｇ１）が入力される。
　第１モニタ接続電極２２３は、第１モニタ接続絶縁膜２２２の上端部よりも第１主面３側に突出するように形成されている。第１モニタ接続電極２２３は、第１主面３に沿う方向に第２モニタ接続トレンチ２２１の側壁に対向する上端部を有している。第１モニタ接続電極２２３の上端部は、第１モニタ接続絶縁膜２２２の上端部および第２モニタ接続トレンチ２２１の側壁との間で上端リセス部２２７を区画している。上端リセス部２２７は、第１上モニタ電極１２４（上モニタ接続電極２１４）の底部よりも第１主面３側の領域に形成されている。第１モニタ接続電極２２３は、この形態では、導電性ポリシリコンを含む。
　第１モニタキャップ絶縁膜２２４は、第２モニタ接続トレンチ２２１内において第１モニタ接続電極２２３の上端部を膜状に被覆している。第１モニタキャップ絶縁膜２２４は、第１モニタ接続絶縁膜２２２に連なっている。第２モニタキャップ絶縁膜２３４は、第１キャップ絶縁膜９４等と同一の絶縁材料（酸化シリコン膜）を含むことが好ましい。
　開口側絶縁膜２２５は、第２モニタ接続トレンチ２２１内において第１モニタ接続絶縁膜２２２から露出した側壁を被覆している。開口側絶縁膜２２５は、第１モニタ接続絶縁膜２２２よりも薄く、第１上絶縁膜７２Ａと同様に、第１厚さＴ１を有している。開口側絶縁膜２２５は、第１モニタ接続絶縁膜２２２に連なっている。開口側絶縁膜２２５は、第１キャップ絶縁膜９４等と同一の絶縁材料（酸化シリコン膜）を含むことが好ましい。
　サイドウォール部２２６は、第１モニタ接続絶縁膜２２２、第１モニタキャップ絶縁膜２２４および開口側絶縁膜２２５を挟んで上端リセス部２２７に埋設されている。つまり、サイドウォール部２２６は、第１上モニタ電極１２４（上モニタ接続電極２１４）の底部の深さ位置よりも第１主面３側の領域に埋設されている。第２モニタトレンチ接続構造２２０を横切る断面視では、１つの第１モニタ接続電極２２３、および、当該第１モニタ接続電極２２３の両サイドに位置する２つのサイドウォール部２２６が現れる。
　サイドウォール部２２６は、第１モニタキャップ絶縁膜２２４を挟んで第１モニタ接続電極２２３に対向し、開口側絶縁膜２２５を挟んで半導体チップ２（ボディ領域５８）に対向している。サイドウォール部２２６は、開口側絶縁膜２２５を挟んで第１モニタソース領域１２７、第１モニタコンタクト領域１２８、第２モニタソース領域１４７および第２モニタコンタクト領域１４８には対向していない。サイドウォール部２２６は、この形態では、電気的に浮遊状態に形成されている。サイドウォール部２２６は、第１モニタ接続電極２２３に電気的に接続されていてもよい。サイドウォール部２２６は、この形態では、導電性ポリシリコンを含む。
　モニタトランジスタ１１は、セルスペース２０２において第１主面３に形成された一対の第３モニタトレンチ接続構造２３０を含む。一対の第３モニタトレンチ接続構造２３０は、第２方向Ｙから２つの第２単位モニタセル１３０を挟み込むように間隔を空けて形成された一方側（第２複合セル８２Ａ側）の第３モニタトレンチ接続構造２３０および他方側（第２複合セル８２Ｂ側）の第３モニタトレンチ接続構造２３０を含む。
　一方側の第３モニタトレンチ接続構造２３０は、第２モニタトレンチ接続構造２２０から一対の第２モニタトレンチ構造１３１側に間隔を空けて形成されている。一方側の第３モニタトレンチ接続構造２３０は、平面視において一対の第２モニタトレンチ構造１３１の第１端部２０３同士をアーチ状に接続している。他方側の第３モニタトレンチ接続構造２３０は、第２モニタトレンチ接続構造２２０から一対の第２モニタトレンチ構造１３１側に間隔を空けて形成されている。他方側の第３モニタトレンチ接続構造２３０は、平面視において一対の第２モニタトレンチ構造１３１の第２端部２０４同士をアーチ状に接続している。一対の第３モニタトレンチ接続構造２３０は、一対の第２モニタトレンチ構造１３１と１つの環状トレンチ構造を構成している。
　他方側の第３モニタトレンチ接続構造２３０は、第２モニタトレンチ構造１３１の第２端部２０４に接続されている点を除き、一方側の第３モニタトレンチ接続構造２３０と同様の構造を有している。以下、一方側の第３モニタトレンチ接続構造２３０の構成について説明し、他方側の第３モニタトレンチ接続構造２３０の構成についての説明は省略される。
　第３モニタトレンチ接続構造２３０は、第１方向Ｘに延びる第１部分２３０Ａおよび第２方向Ｙに延びる一対の第２部分２３０Ｂを有している。第１部分２３０Ａは、平面視において２つの第１端部２０３に対向している。一対の第２部分２３０Ｂは、第１部分２３０Ａから２つの第１端部２０３に向けて延び、当該２つの第１端部２０３に接続されている。第３モニタトレンチ接続構造２３０は、第１トレンチ接続構造９０等と同様に、接続幅ＷＣおよび接続深さＤＣを有している。
　第３モニタトレンチ接続構造２３０は、この形態では、第３モニタ接続トレンチ２３１、第２モニタ接続絶縁膜２３２、第２モニタ接続電極２３３および第２モニタキャップ絶縁膜２３４を含むシングル電極構造を有している。第３モニタ接続トレンチ２３１は、平面視において２つの第２モニタトレンチ１４１の第１端部２０３に連通するようにアーチ状に延び、第１主面３から第２主面４に向けて掘り下がっている。第３モニタ接続トレンチ２３１は、第３モニタトレンチ接続構造２３０の第１部分２３０Ａおよび第２部分２３０Ｂを区画している。第３モニタ接続トレンチ２３１は、第２半導体領域５２の底部から第１主面３側に間隔を空けて形成されている。
　第３モニタ接続トレンチ２３１は、側壁および底壁を含む。第３モニタ接続トレンチ２３１の側壁が半導体チップ２内において第１主面３との間で成す角度は、９０°以上９２°以下であってもよい。第３モニタ接続トレンチ２３１は、開口から底壁に向けて開口幅が狭まる先細り形状に形成されていてもよい。第３モニタ接続トレンチ２３１の底壁角部は、湾曲状に形成されていることが好ましい。第３モニタ接続トレンチ２３１の底壁の全体が、第２主面４に向かう湾曲状に形成されていてもよい。第３モニタ接続トレンチ２３１の側壁および底壁は、第２モニタトレンチ１４１の側壁および底壁に滑らかに接続されている。
　第２モニタ接続絶縁膜２３２は、第３モニタ接続トレンチ２３１の壁面に形成されている。第２モニタ接続絶縁膜２３２は、具体的には、第３モニタ接続トレンチ２３１の壁面の全域に膜状に形成され、第３モニタ接続トレンチ２３１内においてリセス空間を区画している。第２モニタ接続絶縁膜２３２は、第３モニタ接続トレンチ２３１の第１部分２３０Ａにおいて第１方向Ｘに延びている。第２モニタ接続絶縁膜２３２は、第３モニタ接続トレンチ２３１の第２部分２３０Ｂにおいて第２方向Ｙに延びている。第２モニタ接続絶縁膜２３２は、第１接続絶縁膜９２等と同一の絶縁材料（酸化シリコン膜）を含むことが好ましい。第２モニタ接続絶縁膜２３２は、第１接続絶縁膜９２と同様に、第３厚さＴ３を有している。
　第２モニタ接続電極２３３は、第２モニタ接続絶縁膜２３２を挟んで第３モニタ接続トレンチ２３１に一体物として埋設されている。第２モニタ接続電極２３３は、この形態では、導電性ポリシリコンを含む。第２モニタ接続電極２３３は、第３モニタ接続トレンチ２３１の第１部分２３０Ａにおいて第１方向Ｘに延びている。第２モニタ接続電極２３３は、第３モニタ接続トレンチ２３１の第２部分２３０Ｂにおいて第２方向Ｙに延びている。第２モニタ接続電極２３３は、第２モニタトレンチ１４１および第３モニタ接続トレンチ２３１の連通部において第２下モニタ電極１４５に接続されている。
　第２モニタ接続電極２３３は、第２中間モニタ絶縁膜１４６を挟んで第２上モニタ電極１４４から電気的に絶縁されている。つまり、第２モニタ接続電極２３３は、第２下モニタ電極１４５において第２モニタ接続絶縁膜２３２および第２中間モニタ絶縁膜１４６を挟んで第２モニタトレンチ１４１から第３モニタ接続トレンチ２３１に引き出された引き出し部からなる。したがって、第２モニタ接続電極２３３には、第２モニタゲート信号ＭＧ２（第２ゲート信号Ｇ２）が入力される。
　第２モニタ接続電極２３３は、第３モニタ接続トレンチ２３１から露出する電極面を有している。第２モニタ接続電極２３３の電極面は、第３モニタ接続トレンチ２３１の底壁に向けて湾曲状に窪んでいてもよい。第２モニタ接続電極２３３の電極面は、第３モニタ接続トレンチ２３１の深さ方向に関して、第２モニタトレンチ構造１３１の第２上モニタ電極１４４（トレンチ構造６１の上電極７４）の電極面の深さ位置よりも第１主面３側に位置（突出）していることが好ましい。第２モニタ接続電極２３３の電極面は、第１主面３から第３モニタ接続トレンチ２３１の底壁に０Å以上２０００Å未満の間隔を空けていることが好ましい。第２モニタ接続電極２３３の電極面は、第１主面３から第３モニタ接続トレンチ２３１の底壁に１０００Å未満の間隔を空けていることが特に好ましい。
　第２モニタキャップ絶縁膜２３４は、第３モニタ接続トレンチ２３１内において第２モニタ接続電極２３３の電極面を膜状に被覆している。第２モニタキャップ絶縁膜２３４は、第２モニタ接続電極２３３が他の電極と短絡することを抑制する。第２モニタキャップ絶縁膜２３４は、第２モニタ接続絶縁膜２３２に連なっている。第２モニタキャップ絶縁膜２３４は、第１キャップ絶縁膜９４等と同一の絶縁材料（酸化シリコン膜）を含むことが好ましい。
　半導体装置２０１は、第１～第７プラグ電極１９１～１９７に加えて、層間絶縁層１９に埋設された複数の第８プラグ電極２４０を含む。第８プラグ電極２４０は、タングステンプラグ電極からなっていてもよい。複数の第１プラグ電極１９１、複数の第３プラグ電極１９３、複数の第４プラグ電極１９４、第６プラグ電極１９６および第７プラグ電極１９７は、第１実施形態の場合と同様の態様でそれぞれ形成されている。
　複数の第２プラグ電極１９２は、この形態では、複数の上電極７４および複数の第２上モニタ電極１４４用のゲートプラグ電極からそれぞれなる。複数の第２プラグ電極１９２は、この形態では、層間絶縁層１９において複数の第２上モニタ電極１４４を被覆する部分にもそれぞれ埋設されている。複数の第２プラグ電極１９２は、この形態では、複数の第２上モニタ電極１４４の両端部にそれぞれ電気的に接続されている。複数の第２プラグ電極１９２の配置や形状は任意である。平面視において第２上モニタ電極１４４に沿って帯状に延びる１つまたは複数の第２プラグ電極１９２が各第２上モニタ電極１４４の上に形成されていてもよい。
　複数の第５プラグ電極１９５は、この形態では、複数の第１～第２接続電極９３、１０３および複数の第２モニタ接続電極２３３用のゲートプラグ電極からそれぞれなる。複数の第５プラグ電極１９５は、層間絶縁層１９において複数の第２モニタ接続電極２３３を被覆する部分にもそれぞれ埋設され、複数の第２モニタ接続電極２３３に電気的に接続されている。複数の第５プラグ電極１９５の配置や形状は任意である。平面視において各第２モニタ接続電極２３３に沿って帯状に延びる１つまたは複数の第５プラグ電極１９５が各第２モニタ接続電極２３３の上に形成されていてもよい。
　複数の第８プラグ電極２４０は、第１モニタチャネルセル１１２および第２モニタチャネルセル１３２用のコモンソースプラグ電極からそれぞれなる。複数の第８プラグ電極２４０は、層間絶縁層１９において第１モニタチャネルセル１１２および第２モニタチャネルセル１３２を被覆する部分にそれぞれ埋設されている。複数の第８プラグ電極２４０は、複数の第１モニタソース領域１２７、複数の第１モニタコンタクト領域１２８、複数の第２モニタソース領域１４７および複数の第２モニタコンタクト領域１４８に電気的に接続されている。複数の第８プラグ電極２４０の配置や形状は任意である。複数の第８プラグ電極２４０が、平面視において第１モニタチャネルセル１１２および第２モニタチャネルセル１３２に沿って間隔を空けて配列されていてもよい。
　１つまたは複数のモニタソース配線１９９は、この形態では、第６プラグ電極１９６、第７プラグ電極１９７および第８プラグ電極２４０を介して、第１モニタチャネルセル１１２および第２モニタチャネルセル１３２に電気的に接続されている。１つまたは複数のモニタソース配線１９９は、前述の過電流保護回路１７に電気的に接続されている。
　第１モニタゲート配線２１Ａは、この形態では、対応する第２プラグ電極１９２を介して第１上モニタ電極１２４、第１下モニタ電極１２５および第１モニタ接続電極２２３に電気的に接続されている。第１モニタゲート配線２１Ａは、第１メインゲート配線２０Ａと一体的に形成されていてもよい。
　第２モニタゲート配線２１Ｂは、平面視において第２モニタトレンチ接続構造２２０に交差しており、第２トレンチ接続構造１００および第３モニタトレンチ接続構造２３０に跨っている。第２モニタゲート配線２１Ｂは、対応する第５プラグ電極１９５を介して第２トレンチ接続構造１００の第２接続電極１０３に電気的に接続され、対応する第５プラグ電極１９５を介して第３モニタトレンチ接続構造２３０の第２モニタ接続電極２３３に電気的に接続されている。第２モニタゲート配線２１Ｂは、第２メインゲート配線２０Ｂと一体的に形成されていてもよい。
　以上、半導体装置２０１によっても、半導体装置１に対して述べられた効果と同様の効果が奏される。
　以下、モニタトランジスタ１１の変形例が示される。図３３は、図５に示す回路図を、第１変形例に係るモニタトランジスタ１１と共に示す等価回路図である。前述の各実施形態では、複数の系統モニタトランジスタ１２の系統モニタ電流ＩＳＭが、出力モニタ電流ＩＯＭとして第１モニタドレインＦＭＤおよび第１モニタソースＦＭＳから取り出される例が示された。
　しかし、少なくとも１つの系統モニタトランジスタ１２の第２モニタソースＳＭＳは、第１モニタソースＦＭＳから電気的に分離され、第１モニタソースＦＭＳから電気的に独立した電流経路を形成していてもよい。つまり、モニタトランジスタ１１では、少なくとも１つの系統モニタ電流ＩＳＭが個別的に取り出される構造が採用されてもよい。また、モニタトランジスタ１１では、複数の系統モニタ電流ＩＳＭが複数の電流経路または同一の電流経路を介して個別に取り出されてもよい。
　図３３では、２つの系統モニタトランジスタ１２の第２モニタソースＳＭＳが第１モニタソースＦＭＳから電気的に独立した電流経路を形成し、２つの系統モニタ電流ＩＳＭが出力モニタ電流ＩＯＭとは別の電流経路から取り出される例が示されている。たとえば、第１～第３の系統トランジスタ９を含む３系統のメイントランジスタ８が採用された場合、第１～第２の系統トランジスタ９の系統モニタ電流ＩＳＭによって出力モニタ電流ＩＯＭが構成され、第３の系統トランジスタ９の系統モニタ電流ＩＳＭが出力モニタ電流ＩＯＭとは別の電流経路から取り出されてもよい。
　出力モニタ電流ＩＯＭとは別の系統モニタ電流ＩＳＭは、たとえば、コントロールＩＣ１４に含まれる電流検出回路２５０に入力されてもよい。コントロールＩＣ１４は、電流検出回路２５０に入力された系統モニタ電流ＩＳＭに基づいて、メイントランジスタ８を制御するように構成されていてもよいし、メイントランジスタ８以外の機能回路（たとえば過電圧保護回路や過熱保護回路等の状態検出回路）を制御するように構成されていてもよい。
　図３４は、図５に示す回路図を、第２変形例に係るモニタトランジスタ１１と共に示す等価回路図である。前述の各実施形態では、複数の系統モニタトランジスタ１２が、一対一の対応関係で対応する系統トランジスタ９に接続された例が示された。しかし、１つの第１ゲートＦＧに対して複数の第１モニタゲートＦＭＧが接続されていてもよい。
　つまり、モニタトランジスタ１１は、１つの系統電流ＩＳを監視する複数の系統モニタ電流ＩＳＭを生成する複数の系統モニタトランジスタ１２を含んでいてもよい。１つの系統電流ＩＳを監視する複数の系統モニタ電流ＩＳＭのうちの少なくとも１つまたは全部は、出力モニタ電流ＩＯＭの一部を構成してもよい。１つの系統電流ＩＳを監視する複数の系統モニタ電流ＩＳＭのうちの少なくとも１つまたは全部は、図３３に示されるように出力モニタ電流ＩＯＭとは別の系統モニタ電流ＩＳＭを構成してもよい。
　図３５は、図５に示す回路図を、第３変形例に係るモニタトランジスタ１１と共に示す等価回路図である。前述の各実施形態では、モニタトランジスタ１１が系統トランジスタ９に電気的に接続された系統モニタトランジスタ１２を含む例が説明された。しかし、モニタトランジスタ１１は、系統トランジスタ９から電気的に独立した少なくとも１つの系統モニタトランジスタ１２を含んでいてもよい。
　つまり、モニタトランジスタ１１の少なくとも１つの第１モニタゲートＦＭＧは、ゲート信号Ｇから電気的に独立した少なくとも１つのモニタゲート信号ＭＧによって制御されてもよい。この場合、モニタトランジスタ１１は、電気的に独立した少なくとも１つの系統モニタ電流ＩＳＭの分が他の系統モニタ電流ＩＳＭに上乗せされた出力モニタ電流ＩＯＭを生成するように構成されていてもよい。
　前述の各実施形態は、さらに他の形態で実施できる。前述の各実施形態では、２系統のメイントランジスタ８および２系統のモニタトランジスタ１１の具体的な構造について説明した。ｎ系統のメイントランジスタ８が採用される場合、ｎ個の系統トランジスタ９は、少なくとも１つの単位セル６０をそれぞれ含む。また、ｍ系統（ｎ系統）のモニタトランジスタ１１が採用される場合、ｍ個（ｎ個）の系統モニタトランジスタ１２は、少なくとも１つの単位モニタセル（第１単位モニタセル１１０または第２単位モニタセル１３０に対応したセル）をそれぞれ含む。ｎ個の系統トランジスタ９およびｍ個（ｎ個）の系統モニタトランジスタ１２の電気的な接続形態は、複数のプラグ電極１９１～１９７および２４０、複数のメインソース配線１９８、複数のモニタソース配線１９９、複数のメインゲート配線２０等の個数や引き回し態様によって調整される。
　前述の各実施形態では、アクティブクランプ動作時において、第１系統トランジスタ９Ａおよび第１系統モニタトランジスタ１２Ａがオン状態に制御され、第２系統トランジスタ９Ｂおよび第２系統モニタトランジスタ１２Ｂがオフ状態に制御された例について説明した。しかし、アクティブクランプ動作時において、第２系統トランジスタ９Ｂおよび第２系統モニタトランジスタ１２Ｂがオン状態に制御され、第１系統トランジスタ９Ａおよび第１系統モニタトランジスタ１２Ａがオフ状態に制御されてもよい。この場合、第１系統トランジスタ９Ａおよび第２系統トランジスタ９Ｂの関係、ならびに、第１系統モニタトランジスタ１２Ａおよび第２系統モニタトランジスタ１２Ｂの関係を入れ替えて理解すればよい。
　前述の各実施形態では、メイントランジスタ８およびモニタトランジスタ１１に１つのゲート制御回路１５が接続された例について説明した。しかし、メイントランジスタ８に第１のゲート制御回路１５が接続され、モニタトランジスタ１１に第２のゲート制御回路１５が接続された構造が採用されてもよい。この場合、モニタトランジスタ１１は、メイントランジスタ８と連動するように制御されてもよいし、連動しないように制御されてもよい。
　前述の各実施形態では、メイントランジスタ８およびモニタトランジスタ１１に１つのアクティブクランプ回路１６が接続された例について説明した。しかし、メイントランジスタ８に第１のアクティブクランプ回路１６が接続され、モニタトランジスタ１１に第２のアクティブクランプ回路１６が接続された構造が採用されてもよい。
　前述の各実施形態では、コントロールＩＣ１４を有する半導体装置１、２０１について説明した。しかし、コントロールＩＣ１４を有さない半導体装置１、２０１が採用されてもよい。
　前述の各実施形態では、第１下電極７５Ａが第１上電極７４Ａと同電位に固定された例について説明した。しかし、第１下電極７５Ａは第１上電極７４Ａとは異なる電位に固定されてもよい。この場合、第１下電極７５Ａは、ソース電極として形成され、ソース電位に固定されてもよい。この構造によれば、半導体チップ２および第１下電極７５Ａの間の寄生容量を低下させることができる。これにより、第１単位トランジスタ１０Ａ（メイントランジスタ８）のスイッチング速度を向上させることができる。
　前述の各実施形態では、第２下電極７５Ｂが第２上電極７４Ｂと同電位に固定された例について説明した。しかし、第２下電極７５Ｂは第２上電極７４Ｂとは異なる電位に固定されてもよい。この場合、第２下電極７５Ｂは、ソース電極として形成され、ソース電位に固定されてもよい。この構造によれば、半導体チップ２および第２下電極７５Ｂの間の寄生容量を低下させることができる。これにより、第２単位トランジスタ１０Ｂ（メイントランジスタ８）のスイッチング速度を向上させることができる。
　前述の各実施形態では、第１下モニタ電極１２５が第１上モニタ電極１２４と同電位に固定された例について説明した。しかし、第１下モニタ電極１２５は第１上モニタ電極１２４とは異なる電位に固定されてもよい。この場合、第１下モニタ電極１２５は、ソース電極として形成され、ソース電位に固定されてもよい。この構造によれば、半導体チップ２および第１下モニタ電極１２５の間の寄生容量を低下させることができる。これにより、単位モニタトランジスタ１３（モニタトランジスタ１１）のスイッチング速度を向上させることができる。
　前述の各実施形態では、第２下モニタ電極１４５が第２上モニタ電極１４４と同電位に固定された例について説明した。しかし、第２下モニタ電極１４５は第２上モニタ電極１４４とは異なる電位に固定されてもよい。この場合、第２下モニタ電極１４５は、ソース電極として形成され、ソース電位に固定されてもよい。この構造によれば、半導体チップ２および第２下モニタ電極１４５の間の寄生容量を低下させることができる。これにより、単位モニタトランジスタ１３（モニタトランジスタ１１）のスイッチング速度を向上させることができる。
　前述の第１実施形態では、第１複合セル８１が２つの第１モニタトレンチ接続構造１６０によって３つの領域に分割された構造について説明した。しかし、第１複合セル８１の第２方向Ｙの一方側に第１単位セル６０Ａ（第１単位トランジスタ１０Ａ）用の領域が形成され、第１複合セル８１の第２方向Ｙの他方側に第１単位モニタセル１１０（第１単位モニタトランジスタ１３Ａ）用の領域が形成されてもよい。
　この場合、第１複合セル８１は、１つの第１モニタトレンチ接続構造１６０によって第１単位セル６０Ａ用の領域および第１単位モニタセル１１０用の領域に分割されてもよい。むろん、第１複合セル８１の２つの第１トレンチ構造６１Ａが２つの第１モニタトレンチ構造１１１として利用され、当該２つの第１モニタトレンチ構造１１１によって挟まれた領域の全域が第１単位モニタセル１１０（第１単位モニタトランジスタ１３Ａ）用の領域として使用されてもよい。
　前述の第１実施形態では、第２複合セル８２が２つの第２モニタトレンチ接続構造１７０によって３つの領域に分割された構造について説明した。しかし、第２複合セル８２の第２方向Ｙの一方側に第２単位セル６０Ｂ（第２単位トランジスタ１０Ｂ）用の領域が形成され、第２複合セル８２の第２方向Ｙの他方側に第２単位モニタセル１３０（第２単位モニタトランジスタ１３Ｂ）用の領域が形成されてもよい。
　この場合、第２複合セル８２は、１つの第２モニタトレンチ接続構造１７０によって第２単位セル６０Ｂ用の領域および第２単位モニタセル１３０用の領域に分割されてもよい。むろん、第２複合セル８２の２つの第２トレンチ構造６１Ｂが２つの第２モニタトレンチ構造１３１として利用され、当該２つの第２モニタトレンチ構造１３１によって挟まれた領域の全域が第２単位モニタセル１３０（第２単位モニタトランジスタ１３Ｂ）用の領域として使用されてもよい。
　前述の第２実施形態では、第１複合セル８１が２つの第１モニタトレンチ接続構造２１０によって３つの領域に分割された構造について説明した。しかし、第１複合セル８１の第２方向Ｙの一方側に第１単位セル６０Ａ（第１単位トランジスタ１０Ａ）用の領域が形成され、第１複合セル８１の第２方向Ｙの他方側に第１単位モニタセル１１０（第１単位モニタトランジスタ１３Ａ）用の領域が形成されてもよい。
　この場合、第１複合セル８１は、１つの第１モニタトレンチ接続構造２１０によって第１単位セル６０Ａ用の領域および第１単位モニタセル１１０用の領域に分割されてもよい。むろん、第１複合セル８１の２つの第１トレンチ構造６１Ａが２つの第１モニタトレンチ構造１１１として利用され、当該２つの第１モニタトレンチ構造１１１によって挟まれた領域の全域が第１単位モニタセル１１０（第１単位モニタトランジスタ１３Ａ）用の領域として使用されてもよい。
　前述の第２実施形態では、２つの第２複合セル８２Ａ、８２Ｂが第２方向Ｙに間隔を空けて形成され、それらの間のセルスペース２０２に１つの第２単位モニタセル１３０が形成された例について説明した。しかし、２つの第２複合セル８２Ａ、８２Ｂのいずれか一方または双方は取り除かれてもよい。この場合、第２複合セル８２Ａ、８２Ｂのいずれか一方または双方が形成されていた箇所まで第１単位モニタセル１１０および／または第２単位モニタセル１３０を引き延ばすことができる。この場合においても、第２単位モニタセル１３０は、一対の第２モニタトレンチ接続構造２２０によって他の領域から区画されていることが好ましい。むろん、セルスペース２０２に複数の第２単位モニタセル１３０が形成されていてもよい。
　前述の実施形態では、第１導電型がｎ型、第２導電型がｐ型の例について説明したが、第１導電型がｐ型、第２導電型がｎ型であってもよい。この場合の具体的な構成は、前述の説明および添付図面において、ｎ型領域をｐ型領域に置き換え、ｐ型領域をｎ型領域に置き換えることによって得られる。
　以下、この明細書および図面から抽出される特徴の例を示す。以下、複数の系統トランジスタを含むメイントランジスタを備えた構造において、系統トランジスタの電流を利用した新たな制御を付加できる半導体装置を提供する。以下、括弧内の英数字は前述の実施形態における対応構成要素等を表すが、各項目（Clause）の範囲を実施形態に限定する趣旨ではない。
　［Ａ１］個別的にオンオフ制御され、系統電流（ＩＳ）をそれぞれ生成するｎ個（ｎ≧２）の系統トランジスタ（９）を含み、複数の前記系統電流（ＩＳ）を含む出力電流（ＩＯ）を生成するｎ系統のメイントランジスタ（８）と、少なくとも１つの前記系統電流（ＩＳ）に対応した系統モニタ電流（ＩＳＭ）を生成する少なくとも１つの系統モニタトランジスタ（１２）を含むｍ系統（ｍ≧１）のモニタトランジスタ（１１）と、を含む、半導体装置（１、２０１）。
　［Ａ２］前記系統モニタトランジスタ（１２）は、対応する前記系統電流（ＩＳ）の増減に連動した前記系統モニタ電流（ＩＳＭ）を生成する、Ａ１に記載の半導体装置（１、２０１）。
　［Ａ３］前記系統モニタトランジスタ（１２）は、対応する前記系統電流（ＩＳ）未満の前記系統モニタ電流（ＩＳＭ）を生成する、Ａ１またはＡ２に記載の半導体装置（１、２０１）。
　［Ａ４］前記系統モニタトランジスタ（１２）は、対応する前記系統トランジスタ（９）に並列接続されている、Ａ１～Ａ３のいずれか一つに記載の半導体装置（１、２０１）。
　［Ａ５］前記モニタトランジスタ（１１）は、少なくとも２つの前記系統電流（ＩＳ）にそれぞれ対応した少なくとも２つの前記系統モニタ電流（ＩＳＭ）を生成する少なくとも２つの前記系統モニタトランジスタ（１２）を含むｍ系統（ｍ≧２）のモニタトランジスタ（１１）からなる、Ａ１～Ａ４のいずれか一つに記載の半導体装置（１、２０１）。
　［Ａ６］前記モニタトランジスタ（１１）は、ｎ個の前記系統電流（ＩＳ）にそれぞれ対応したｎ個の前記系統モニタ電流（ＩＳＭ）を生成するｎ個の前記系統モニタトランジスタ（１２）を含むｎ系統（ｎ＝ｍ）のモニタトランジスタ（１１）からなる、Ａ１～Ａ５のいずれか一つに記載の半導体装置（１、２０１）。
　［Ａ７］前記メイントランジスタ（８）は、オン状態の前記系統トランジスタ（９）およびオフ状態の前記系統トランジスタ（９）が併存するように構成され、前記モニタトランジスタ（１１）は、オン状態の前記系統モニタトランジスタ（１２）およびオフ状態の前記系統モニタトランジスタ（１２）が併存するように構成されている、Ａ５またはＡ６に記載の半導体装置（１、２０１）。
　［Ａ８］前記モニタトランジスタ（１１）は、複数の前記系統モニタ電流（ＩＳＭ）を含む前記出力モニタ電流（ＩＯＭ）を生成する、Ａ５～Ａ７のいずれか一つに記載の半導体装置（１、２０１）。
　［Ａ９］複数の前記系統モニタトランジスタ（１２）は、対応する前記系統トランジスタ（９）に隣り合って設けられている、Ａ５～Ａ８のいずれか一つに記載の半導体装置（１、２０１）。
　［Ａ１０］複数の前記系統モニタトランジスタ（１２）は、隣り合って設けられている、Ａ５～Ａ９のいずれか一つに記載の半導体装置（１、２０１）。
　［Ａ１１］前記系統モニタトランジスタ（１２）の個数は、前記系統トランジスタ（９）の個数以下である、Ａ１～Ａ１０のいずれか一つに記載の半導体装置（１、２０１）。
　［Ａ１２］前記メイントランジスタ（８）は、ｎ個の前記系統トランジスタ（９）の個別制御によってオン抵抗が変化するように構成され、前記モニタトランジスタ（１１）は、前記メイントランジスタ（８）に連動してオン抵抗が変化するように構成されている、Ａ１～Ａ１１のいずれか一つに記載の半導体装置（１、２０１）。
　［Ａ１３］前記メイントランジスタ（８）は、ｎ個の前記系統トランジスタ（９）の個別制御によってアクティブクランプ動作時のオン抵抗が通常動作時のオン抵抗を超えるように制御され、前記モニタトランジスタ（１１）は、前記メイントランジスタ（８）に連動して前記アクティブクランプ動作時のオン抵抗が前記通常動作時のオン抵抗を超えるように制御される、Ａ１２に記載の半導体装置（１、２０１）。
　［Ａ１４］前記系統トランジスタ（９）は、個別制御対象として系統化された１つまたは複数の単位トランジスタ（１０）を含み、前記系統モニタトランジスタ（１２）は、個別制御対象として系統化された１つまたは複数の単位モニタトランジスタ（１３）を含む、Ａ１～Ａ１３のいずれか一つに記載の半導体装置（１、２０１）。
　［Ａ１５］前記系統トランジスタ（９）は、１つまたは複数の前記単位トランジスタ（１０）によって構成された単位並列回路を含み、前記系統モニタトランジスタ（１２）は、１つまたは複数の前記単位モニタトランジスタ（１３）によって構成された単位モニタ並列回路を含む、Ａ１４に記載の半導体装置（１、２０１）。
　［Ａ１６］前記単位トランジスタ（１０）は、トレンチ（７１）内にゲート電極（７４、７５）を有するトレンチ構造（６１）を含み、前記単位モニタトランジスタ（１３）は、モニタトレンチ（１２１、１４１）内にモニタゲート電極（１２４、１２５、１４４、１４５）を有するモニタトレンチ構造（１１１、１３１）を含む、Ａ１５に記載の半導体装置（１、２０１）。
　［Ａ１７］前記モニタトレンチ（１２１、１４１）は、前記トレンチ（７１）に連通し、前記モニタゲート電極（１２４、１２５、１４４、１４５）は、前記トレンチ（７１）および前記モニタトレンチ（１２１、１４１）の連通部において前記ゲート電極（７４、７５）に接続されている、Ａ１６に記載の半導体装置（１、２０１）。
　［Ａ１８］前記ゲート電極（７４、７５）は、前記トレンチ（７１）内に上下方向に絶縁分離されるように埋設された上電極（７４）および下電極（７５）を含むマルチ電極構造を有し、前記モニタゲート電極（１２４、１２５、１４４、１４５）は、前記モニタトレンチ（１２１、１４１）内に上下方向に絶縁分離されるように埋設された上モニタ電極（１２４、１４４）および下モニタ電極（１２５、１４５）を含むマルチ電極構造を有している、Ａ１６またはＡ１７に記載の半導体装置（１、２０１）。
　［Ａ１９］前記上モニタ電極（１２４、１４４）は、前記上電極（７４）に電気的に接続され、前記下モニタ電極（１２５、１４５）は、前記下電極（７５）に電気的に接続されている、Ａ１８に記載の半導体装置（１、２０１）。
　［Ａ２０］前記下電極（７５）は、前記上電極（７４）に電気的に接続され、前記下モニタ電極（１２５、１４５）は、前記上モニタ電極（１２４、１４４）に電気的に接続されている、Ａ１８またはＡ１９に記載の半導体装置（１、２０１）。
　［Ｂ１］第１系統電流（ＩＳ、ＩＳ１）を生成する第１系統トランジスタ（９、９Ａ）、および、前記第１系統トランジスタ（９、９Ａ）から独立して第２系統電流（ＩＳ、ＩＳ２）を生成する第２系統トランジスタ（９、９Ｂ）を含み、前記第１系統電流（ＩＳ、ＩＳ１）および前記第２系統電流（ＩＳ、ＩＳ２）を含む出力電流（ＩＯ）を生成するメイントランジスタ（８）と、前記第１系統電流（ＩＳ、ＩＳ１）に対応した第１系統モニタ電流（ＩＳＭ、ＩＳＭ１）を生成する第１系統モニタトランジスタ（１２、１２Ａ）と、前記第２系統電流（ＩＳ、ＩＳ２）に対応した第２系統モニタ電流（ＩＳＭ、ＩＳＭ２）を生成する第２系統モニタトランジスタ（１２、１２Ｂ）と、を含む、半導体装置（１、２０１）。
　［Ｂ２］前記第１系統モニタトランジスタ（１２、１２Ａ）は、前記第１系統トランジスタ（９、９Ａ）に連動してオンオフ制御され、前記第２系統モニタトランジスタ（１２、１２Ｂ）は、前記第２系統トランジスタ（９、９Ｂ）に連動してオンオフ制御される、Ｂ１に記載の半導体装置（１、２０１）。
　［Ｂ３］前記第１系統モニタ電流（ＩＳＭ、ＩＳＭ１）は、前記第１系統電流（ＩＳ、ＩＳ１）未満であり、前記第２系統モニタ電流（ＩＳＭ、ＩＳＭ２）は、前記第２系統電流（ＩＳ、ＩＳ２）未満である、Ｂ１またはＢ２に記載の半導体装置（１、２０１）。
　［Ｂ４］前記第１系統モニタトランジスタ（１２、１２Ａ）は、前記第１系統トランジスタ（９、９Ａ）に電気的に接続され、前記第２系統モニタトランジスタ（１２、１２Ｂ）は、前記第２系統トランジスタ（９、９Ｂ）に電気的に接続されている、Ｂ１～Ｂ３のいずれか一つに記載の半導体装置（１、２０１）。
　［Ｂ５］前記第１系統モニタトランジスタ（１２、１２Ａ）のドレイン（ＳＭＤ）は、前記第１系統トランジスタ（９、９Ａ）のドレイン（ＳＤ）に電気的に接続され、前記第２系統モニタトランジスタ（１２、１２Ｂ）のドレイン（ＳＭＤ）は、前記第２系統トランジスタ（９、９Ｂ）のドレイン（ＳＤ）に電気的に接続されている、Ｂ１～Ｂ４のいずれか一つに記載の半導体装置（１、２０１）。
　［Ｂ６］前記第１系統モニタトランジスタ（１２、１２Ａ）のソース（ＳＭＳ）は、前記第１系統トランジスタ（９、９Ａ）のソース（ＳＳ）から電気的に切り離され、前記第２系統モニタトランジスタ（１２、１２Ｂ）のソース（ＳＭＳ）は、前記第２系統トランジスタ（９、９Ｂ）のソース（ＳＳ）から電気的に切り離されている、Ｂ１～Ｂ５のいずれか一つに記載の半導体装置（１、２０１）。
　［Ｂ７］前記第２系統モニタトランジスタ（１２、１２Ｂ）のソース（ＳＭＳ）は、前記第１系統モニタトランジスタ（１２、１２Ａ）のソース（ＳＭＳ）に電気的に接続されている、Ｂ１～Ｂ６のいずれか一つに記載の半導体装置（１、２０１）。
　［Ｂ８］前記第１系統モニタトランジスタ（１２、１２Ａ）のゲート（ＳＭＧ）は、前記第１系統トランジスタ（９、９Ａ）のゲート（ＳＧ）に電気的に接続され、前記第２系統モニタトランジスタ（１２、１２Ｂ）のゲート（ＳＭＧ）は、前記第２系統トランジスタ（９、９Ｂ）のゲート（ＳＧ）に電気的に接続されている、Ｂ１～Ｂ７のいずれか一つに記載の半導体装置（１、２０１）。
　［Ｂ９］前記第１系統モニタトランジスタ（１２、１２Ａ）は、前記第１系統トランジスタ（９、９Ａ）に並列接続され、前記第２系統モニタトランジスタ（１２、１２Ｂ）は、前記第２系統トランジスタ（９、９Ｂ）に並列接続されている、Ｂ１～Ｂ８のいずれか一つに記載の半導体装置（１、２０１）。
　［Ｂ１０］前記第１系統モニタトランジスタ（１２、１２Ａ）および前記第２系統モニタトランジスタ（１２、１２Ｂ）を含み、前記第１系統モニタ電流（ＩＳＭ、ＩＳＭ１）および前記第２系統モニタ電流（ＩＳＭ、ＩＳＭ２）を含む出力モニタ電流（ＩＯＭ）を生成するモニタトランジスタ（１１）をさらに含む、Ｂ１～Ｂ９のいずれか一つに記載の半導体装置（１、２０１）。
　［Ｂ１１］前記メイントランジスタ（８）は、オン状態の前記第１系統トランジスタ（９、９Ａ）およびオフ状態の前記第２系統トランジスタ（９、９Ｂ）が併存するように構成され、前記モニタトランジスタ（１１）は、オン状態の前記第１系統モニタトランジスタ（１２、１２Ａ）およびオフ状態の前記第２系統モニタトランジスタ（１２、１２Ｂ）が併存するように構成されている、Ｂ１０に記載の半導体装置（１、２０１）。
　［Ｂ１２］前記メイントランジスタ（８）は、前記第１系統トランジスタ（９、９Ａ）および前記第２系統トランジスタ（９、９Ｂ）の個別制御によって、オン抵抗が変化するように構成され、前記モニタトランジスタ（１１）は、前記第１系統モニタトランジスタ（１２、１２Ａ）および前記第２系統モニタトランジスタ（１２、１２Ｂ）の個別制御によって、オン抵抗が変化するように構成されている、Ｂ１０またはＢ１１に記載の半導体装置（１、２０１）。
　［Ｂ１３］前記モニタトランジスタ（１１）は、前記メイントランジスタ（８）に連動してオン抵抗が変化するように構成されている、Ｂ１２に記載の半導体装置（１、２０１）。
　［Ｂ１４］前記モニタトランジスタ（１１）は、アクティブクランプ動作時のオン抵抗が通常動作時のオン抵抗を超えるように制御され、前記モニタトランジスタ（１１）は、前記アクティブクランプ動作時のオン抵抗が前記通常動作時のオン抵抗を超えるように制御される、Ｂ１２またはＢ１３に記載の半導体装置（１、２０１）。
　［Ｂ１５］前記第１系統トランジスタ（９、９Ａ）は、トレンチゲート構造（６１Ａ）を有し、前記第２系統トランジスタ（９、９Ｂ）は、トレンチゲート構造（６１Ｂ）を有し、前記第１系統モニタトランジスタ（１２、１２Ａ）は、トレンチゲート構造（１１１）を有し、前記第２系統モニタトランジスタ（１２、１２Ｂ）は、トレンチゲート構造（１３１）を有している、Ｂ１～Ｂ１４のいずれか一つに記載の半導体装置（１、２０１）。
　［Ｂ１６］前記第１系統モニタトランジスタ（１２、１２Ａ）は、前記第１系統トランジスタ（９、９Ａ）および前記第２系統トランジスタ（９、９Ｂ）のいずれか一方または双方に隣り合うように設けられ、前記第２系統モニタトランジスタ（１２、１２Ｂ）は、前記第１系統トランジスタ（９、９Ａ）および前記第２系統トランジスタ（９、９Ｂ）のいずれか一方または双方に隣り合うように設けられている、Ｂ１～Ｂ１５のいずれか一つに記載の半導体装置（１、２０１）。
　［Ｂ１７］前記第１系統モニタトランジスタ（１２、１２Ａ）は、前記第２系統モニタトランジスタ（１２、１２Ｂ）に隣り合うように設けられている、Ｂ１～Ｂ１６のいずれか一つに記載の半導体装置（１、２０１）。
　［Ｂ１８］前記第１系統トランジスタ（９、９Ａ）、前記第２系統トランジスタ（９、９Ｂ）、前記第１系統モニタトランジスタ（１２、１２Ａ）および前記第２系統モニタトランジスタ（１２、１２Ｂ）は、１つのデバイス領域（６）に設けられている、Ｂ１～Ｂ１７のいずれか一つに記載の半導体装置（１、２０１）。
　［Ｂ１９］前記第１系統トランジスタ（９、９Ａ）は、個別制御対象として系統化された１つまたは複数の第１単位トランジスタ（１０、１０Ａ）を含み、前記第２系統トランジスタ（９、９Ｂ）は、個別制御対象として系統化された１つまたは複数の第２単位トランジスタ（１０、１０Ｂ）を含み、前記第１系統モニタトランジスタ（１２、１２Ａ）は、個別制御対象として系統化された１つまたは複数の第１単位モニタトランジスタ（１３、１３Ａ）を含み、前記第２系統モニタトランジスタ（１２、１２Ｂ）は、個別制御対象として系統化された１つまたは複数の第２単位モニタトランジスタ（１３、１３Ｂ）を含む、Ｂ１～Ｂ１８のいずれか一つに記載の半導体装置（１、２０１）。
　［Ｂ２０］前記第１系統トランジスタ（９、９Ａ）および前記第２系統トランジスタ（９、９Ｂ）に電気的に接続され、前記第１系統トランジスタ（９、９Ａ）に第１ゲート信号（Ｇ１）を付与し、前記第２系統トランジスタ（９、９Ｂ）に第２ゲート信号（Ｇ２）を付与するゲート制御回路（１５）と、前記第１系統モニタ電流（ＩＳＭ、ＩＳＭ１）および前記第２系統モニタ電流（ＩＳＭ、ＩＳＭ２）のいずれか一方または双方に基づいて前記メイントランジスタにおける過電流を検出し、前記過電流が検出された場合に前記第１ゲート信号（Ｇ１）および前記第２ゲート信号（Ｇ２）のいずれか一方または双方を制限するように構成された過電流保護回路（１７）と、をさらに含む、Ｂ１～Ｂ１９のいずれか一つに記載の半導体装置（１、２０１）。
　前記［Ａ１］～［Ａ２０］および前記［Ｂ１］～［Ｂ２０］において、「半導体装置」は「電気回路」または「半導体回路」に置き換えられてもよい。この場合、複数の系統トランジスタを含むメイントランジスタを備えた構造において他の制御を付加できる「電気回路」または「半導体回路」を提供できる。
　実施形態について詳細に説明してきたが、これらは技術的内容を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定して解釈されるべきではなく、本発明の範囲は添付の請求の範囲によって限定される。
１　　　半導体装置
８　　　メイントランジスタ
９　　　系統トランジスタ
９Ａ　　第１系統トランジスタ
９Ｂ　　第２系統トランジスタ
１０　　単位トランジスタ
１０Ａ　第１単位トランジスタ
１０Ｂ　第２単位トランジスタ
１１　　モニタトランジスタ
１２　　系統モニタトランジスタ
１２Ａ　第１系統モニタトランジスタ
１２Ｂ　第２系統モニタトランジスタ
１３　　単位モニタトランジスタ
１３Ａ　第１単位モニタトランジスタ
１３Ｂ　第２単位モニタトランジスタ
６１　　トレンチ構造
６１Ａ　第１トレンチ構造
６１Ｂ　第２トレンチ構造
７１　　トレンチ
７１Ａ　第１トレンチ
７１Ｂ　第２トレンチ
７４　　上電極
７４Ａ　第１上電極
７４Ｂ　第２上電極
７５　　下電極
７５Ａ　第１下電極
７５Ｂ　第２下電極
１１１　第１モニタトレンチ構造
１２１　第１モニタトレンチ
１２４　第１上モニタ電極
１２５　第１下モニタ電極
１３１　第２モニタトレンチ構造
１４１　第２モニタトレンチ
１４４　第２上モニタ電極
１４５　第２下モニタ電極
２０１　半導体装置
ＩＳ　　系統電流
ＩＯ　　出力電流
ＩＳＭ　系統モニタ電流
ＩＯＭ　出力モニタ電流
 

Claims (20)

  1. 　第１系統電流を生成する第１系統トランジスタ、および、前記第１系統トランジスタから独立して第２系統電流を生成する第２系統トランジスタを含み、前記第１系統電流および前記第２系統電流を含む出力電流を生成するメイントランジスタと、
    　前記第１系統電流に対応した第１系統モニタ電流を生成する第１系統モニタトランジスタと、
    　前記第２系統電流に対応した第２系統モニタ電流を生成する第２系統モニタトランジスタと、を含む、半導体装置。
  2. 　前記第１系統モニタトランジスタは、前記第１系統トランジスタに連動してオンオフ制御され、
    　前記第２系統モニタトランジスタは、前記第２系統トランジスタに連動してオンオフ制御される、請求項１に記載の半導体装置。
  3. 　前記第１系統モニタ電流は、前記第１系統電流未満であり、
    　前記第２系統モニタ電流は、前記第２系統電流未満である、請求項１または２に記載の半導体装置。
  4. 　前記第１系統モニタトランジスタは、前記第１系統トランジスタに電気的に接続され、
    　前記第２系統モニタトランジスタは、前記第２系統トランジスタに電気的に接続されている、請求項１～３のいずれか一項に記載の半導体装置。
  5. 　前記第１系統モニタトランジスタのドレインは、前記第１系統トランジスタのドレインに電気的に接続され、
    　前記第２系統モニタトランジスタのドレインは、前記第２系統トランジスタのドレインに電気的に接続されている、請求項１～４のいずれか一項に記載の半導体装置。
  6. 　前記第１系統モニタトランジスタのソースは、前記第１系統トランジスタのソースから電気的に切り離され、
    　前記第２系統モニタトランジスタのソースは、前記第２系統トランジスタのソースから電気的に切り離されている、請求項１～５のいずれか一項に記載の半導体装置。
  7. 　前記第２系統モニタトランジスタのソースは、前記第１系統モニタトランジスタのソースに電気的に接続されている、請求項１～６のいずれか一項に記載の半導体装置。
  8. 　前記第１系統モニタトランジスタのゲートは、前記第１系統トランジスタのゲートに電気的に接続され、
    　前記第２系統モニタトランジスタのゲートは、前記第２系統トランジスタのゲートに電気的に接続されている、請求項１～７のいずれか一項に記載の半導体装置。
  9. 　前記第１系統モニタトランジスタは、前記第１系統トランジスタに並列接続され、
    　前記第２系統モニタトランジスタは、前記第２系統トランジスタに並列接続されている、請求項１～８のいずれか一項に記載の半導体装置。
  10. 　前記第１系統モニタトランジスタおよび前記第２系統モニタトランジスタを含み、前記第１系統モニタ電流および前記第２系統モニタ電流を含む出力モニタ電流を生成するモニタトランジスタをさらに含む、請求項１～９のいずれか一項に記載の半導体装置。
  11. 　前記メイントランジスタは、オン状態の前記第１系統トランジスタおよびオフ状態の前記第２系統トランジスタが併存するように構成され、
    　前記モニタトランジスタは、オン状態の前記第１系統モニタトランジスタおよびオフ状態の前記第２系統モニタトランジスタが併存するように構成されている、請求項１０に記載の半導体装置。
  12. 　前記メイントランジスタは、前記第１系統トランジスタおよび前記第２系統トランジスタの個別制御によって、オン抵抗が変化するように構成され、
    　前記モニタトランジスタは、前記第１系統モニタトランジスタおよび前記第２系統モニタトランジスタの個別制御によって、オン抵抗が変化するように構成されている、請求項１０または１１に記載の半導体装置。
  13. 　前記モニタトランジスタは、前記メイントランジスタに連動してオン抵抗が変化するように構成されている、請求項１２に記載の半導体装置。
  14. 　前記モニタトランジスタは、アクティブクランプ動作時のオン抵抗が通常動作時のオン抵抗を超えるように制御され、
    　前記モニタトランジスタは、前記アクティブクランプ動作時のオン抵抗が前記通常動作時のオン抵抗を超えるように制御される、請求項１２または１３に記載の半導体装置。
  15. 　前記第１系統モニタトランジスタは、前記第１系統トランジスタおよび前記第２系統トランジスタのいずれか一方または双方に隣り合うように設けられ、
    　前記第２系統モニタトランジスタは、前記第１系統トランジスタおよび前記第２系統トランジスタのいずれか一方または双方に隣り合うように設けられている、請求項１～１４のいずれか一項に記載の半導体装置。
  16. 　前記第１系統モニタトランジスタは、前記第２系統モニタトランジスタに隣り合うように設けられている、請求項１～１５のいずれか一項に記載の半導体装置。
  17. 　前記第１系統トランジスタ、前記第２系統トランジスタ、前記第１系統モニタトランジスタおよび前記第２系統モニタトランジスタは、１つのデバイス領域に設けられている、請求項１～１６のいずれか一項に記載の半導体装置。
  18. 　前記第１系統トランジスタは、個別制御対象として系統化された１つまたは複数の第１単位トランジスタを含み、
    　前記第２系統トランジスタは、個別制御対象として系統化された１つまたは複数の第２単位トランジスタを含み、
    　前記第１系統モニタトランジスタは、個別制御対象として系統化された１つまたは複数の第１単位モニタトランジスタを含み、
    　前記第２系統モニタトランジスタは、個別制御対象として系統化された１つまたは複数の第２単位モニタトランジスタを含む、請求項１～１７のいずれか一項に記載の半導体装置。
  19. 　個別的にオンオフ制御され、系統電流をそれぞれ生成する複数の系統トランジスタを含み、複数の前記系統電流を含む出力電流を生成するメイントランジスタと、
    　少なくとも１つの前記系統電流に対応した系統モニタ電流を生成する少なくとも１つの系統モニタトランジスタを含むモニタトランジスタと、を含む、半導体装置。
  20. 　前記系統モニタトランジスタは、対応する前記系統電流に連動した前記系統モニタ電流を生成する、請求項１９に記載の半導体装置。
PCT/JP2022/012692 2021-03-31 2022-03-18 半導体装置 WO2022210033A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2023510980A JPWO2022210033A1 (ja) 2021-03-31 2022-03-18
US18/471,842 US20240014812A1 (en) 2021-03-31 2023-09-21 Semiconductor device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2021-060326 2021-03-31
JP2021060326 2021-03-31

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US18/471,842 Continuation US20240014812A1 (en) 2021-03-31 2023-09-21 Semiconductor device

Publications (1)

Publication Number Publication Date
WO2022210033A1 true WO2022210033A1 (ja) 2022-10-06

Family

ID=83456142

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2022/012692 WO2022210033A1 (ja) 2021-03-31 2022-03-18 半導体装置

Country Status (3)

Country Link
US (1) US20240014812A1 (ja)
JP (1) JPWO2022210033A1 (ja)
WO (1) WO2022210033A1 (ja)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015004891A1 (ja) * 2013-07-10 2015-01-15 パナソニックＩｐマネジメント株式会社 半導体装置、及びそれを用いたインバータ
JP2018107331A (ja) * 2016-12-27 2018-07-05 ルネサスエレクトロニクス株式会社 半導体装置および過電流保護装置
JP2021044578A (ja) * 2018-12-21 2021-03-18 ローム株式会社 半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015004891A1 (ja) * 2013-07-10 2015-01-15 パナソニックＩｐマネジメント株式会社 半導体装置、及びそれを用いたインバータ
JP2018107331A (ja) * 2016-12-27 2018-07-05 ルネサスエレクトロニクス株式会社 半導体装置および過電流保護装置
JP2021044578A (ja) * 2018-12-21 2021-03-18 ローム株式会社 半導体装置

Also Published As

Publication number Publication date
JPWO2022210033A1 (ja) 2022-10-06
US20240014812A1 (en) 2024-01-11

Similar Documents

Publication Publication Date Title
US7476935B2 (en) High power semiconductor device having a schottky barrier diode
US5629542A (en) Compounded power MOSFET
US8426910B2 (en) Semiconductor device for use in a power supply circuit and having a power MOSFET and Schottky barrier diode
JP3288115B2 (ja) 半導体部品
US5932914A (en) Semiconductor protection device formed inside a well having contact with a buried layer
US20220045208A1 (en) Semiconductor device
JPH06104444A (ja) アクティブクランプを備えたパワーｍｏｓｆｅｔ回路
US11450752B2 (en) Semiconductor device
US20230387888A1 (en) Semiconductor device
WO2021024813A1 (ja) 半導体装置
US20210344341A1 (en) Semiconductor device
JP2023087028A (ja) 半導体装置
US20170279446A1 (en) Semiconductor device
US20100127259A1 (en) Semiconductor device
WO2022210033A1 (ja) 半導体装置
WO2022210052A1 (ja) 半導体装置
JP4964797B2 (ja) 半導体装置
WO2023002767A1 (ja) 半導体装置
WO2022065007A1 (ja) 半導体装置、半導体モジュール、モータ駆動装置および車両
US7112828B2 (en) Semiconductor device
CN117716510A (zh) 半导体装置
US20240105834A1 (en) Semiconductor device
JP2021192400A (ja) 半導体装置
WO2024053485A1 (ja) 半導体装置
WO2024053486A1 (ja) 半導体装置

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 22780248

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2023510980

Country of ref document: JP

Kind code of ref document: A

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 22780248

Country of ref document: EP

Kind code of ref document: A1