WO2021024813A1 - 半導体装置 - Google Patents

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transistor
electrode
semiconductor device
trench
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徹 宅間
山田　克明
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ローム株式会社
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Definitions

  • the present invention relates to a semiconductor device including an insulated gate type transistor.
  • Patent Document 1 discloses a planar gate type semiconductor device as an example of a semiconductor device including an insulated gate type transistor.
  • a semiconductor layer having a main surface, a gate insulating layer formed on the main surface, a gate electrode formed on the gate insulating layer, and a gate insulating layer sandwiched between the surface layers of the semiconductor layer. Includes a channel facing the gate electrode at.
  • a semiconductor device equipped with an insulated gate type transistor may be connected to an inductive load as an example of usage.
  • excellent on-resistance and excellent active clamp capacity are required as electrical characteristics.
  • the on-resistance is the resistance value of the semiconductor device during normal operation.
  • the active clamp capacity is the capacity of the transistor during active clamp operation.
  • the active clamp withstand is the withstand of the transistor against the counter electromotive force generated due to the energy stored in the inductive load at the time of transition from the on state to the off state of the transistor.
  • the active clamping operation is one operation of the transistor when the counter electromotive force is consumed (absorbed) by the transistor.
  • the on-resistance and active clamp withstand capacity are, for example, adjusted by the area of the transistor channel.
  • the area of the channel is increased, the current path can be increased during normal operation, so that the on-resistance can be reduced.
  • the active clamp withstand capacity decreases due to a sudden temperature rise due to the counter electromotive force during the active clamp operation.
  • One embodiment of the present invention provides a semiconductor device capable of achieving both excellent on-resistance and excellent active clamp withstand capacity.
  • a semiconductor layer an insulated gate type first transistor formed on the semiconductor layer, an insulated gate type second transistor formed on the semiconductor layer, the first transistor, and the above. It is formed on the semiconductor layer so as to be electrically connected to the second transistor, controls the first transistor and the second transistor to be on during normal operation, and turns off the first transistor during active clamping operation.
  • a semiconductor device including a control wiring for transmitting a control signal for controlling a state and controlling the second transistor to an on state.
  • a current can be passed by using the first transistor and the second transistor during normal operation. As a result, the on-resistance can be reduced.
  • a current can be passed by using the second transistor with the first transistor stopped.
  • the counter electromotive force can be consumed (absorbed) by the second transistor while suppressing the rapid temperature rise caused by the counter electromotive force.
  • the active clamp capacity can be improved. Therefore, both excellent on-resistance and excellent active clamp capacity can be achieved.
  • a semiconductor layer an insulated gate type first transistor formed on the semiconductor layer, an insulated gate type second transistor formed on the semiconductor layer, the first transistor, and the above. It is formed in the semiconductor layer so as to be electrically connected to the second transistor, controls the first transistor and the second transistor in the on state during normal operation, and turns the first transistor in the off state during active clamping operation.
  • a semiconductor device including a control circuit for controlling and controlling the second transistor in an ON state.
  • a current can be passed by using the first transistor and the second transistor during normal operation. As a result, the on-resistance can be reduced.
  • a current can be passed by using the second transistor with the first transistor stopped.
  • the counter electromotive force can be consumed (absorbed) by the second transistor while suppressing the rapid temperature rise caused by the counter electromotive force.
  • the active clamp capacity can be improved. Therefore, both excellent on-resistance and excellent active clamp capacity can be achieved.
  • One embodiment of the present invention includes an insulated gate type first transistor including a semiconductor layer and a first channel and formed on the semiconductor layer, and an insulated gate type including a second channel and formed on the semiconductor layer.
  • the second transistor and the utilization rate of the first channel and the second channel during active clamping operation are formed on the semiconductor layer so as to be electrically connected to the first transistor and the second transistor.
  • the utilization rates of the first channel and the second channel are relatively increased during normal operation. As a result, the current path is relatively increased, so that the on-resistance can be reduced. On the other hand, during the active clamping operation, the utilization rates of the first channel and the second channel are relatively reduced. As a result, a sudden temperature rise due to the back electromotive force can be suppressed, so that the active clamp withstand capacity can be improved. Therefore, it is possible to achieve both excellent on-resistance and excellent active clamp capacity.
  • One embodiment of the present invention includes an insulated gate type first transistor including a semiconductor layer and a first channel and formed on the semiconductor layer, and an insulated gate type including a second channel and formed on the semiconductor layer.
  • the second transistor and the semiconductor layer are formed so as to be electrically connected to the first transistor and the second transistor, and the utilization rates of the first channel and the second channel during active clamping operation are determined.
  • a semiconductor device including a control circuit for controlling the first transistor and the second transistor so as to exceed zero and be less than the utilization rate of the first channel and the second channel during normal operation.
  • the utilization rates of the first channel and the second channel are relatively increased during normal operation. As a result, the current path is relatively increased, so that the on-resistance can be reduced. On the other hand, during the active clamping operation, the utilization rates of the first channel and the second channel are relatively reduced. As a result, a sudden temperature rise due to the back electromotive force can be suppressed, so that the active clamp withstand capacity can be improved. Therefore, it is possible to achieve both excellent on-resistance and excellent active clamp capacity.
  • One embodiment of the present invention includes a first transistor and a second transistor connected in parallel; an active clamp circuit connected to the gate of the first transistor; and the first transistor and the second transistor in the first operating state.
  • a gate control circuit that controls the gates of the first transistor and the second transistor so as to turn off the first transistor and the second transistor in the second operating state;
  • the control circuit provides a semiconductor device that short-circuits between the gate and source of the second transistor after the transition from the first operating state to the second operating state and before the active clamping circuit operates.
  • FIG. 1 is a perspective view of the semiconductor device according to the first embodiment of the present invention as viewed from one direction.
  • FIG. 2 is a block circuit diagram showing an electrical structure of the semiconductor device shown in FIG.
  • FIG. 3 is a circuit diagram for explaining a normal operation and an active clamping operation of the semiconductor device shown in FIG.
  • FIG. 4 is a waveform diagram of a main electrical signal applied to the circuit diagram shown in FIG.
  • FIG. 5 is a cross-sectional perspective view of the region V shown in FIG.
  • FIG. 6 is a cross-sectional perspective view of FIG. 5 with the electrodes removed.
  • FIG. 7 is a cross-sectional perspective view in which the structure above the semiconductor layer is removed from FIG.
  • FIG. 6 is a cross-sectional perspective view showing a form including a channel structure according to the first embodiment.
  • FIG. 8 is a plan view of FIG. 7.
  • FIG. 9 is an enlarged cross-sectional view of a region including the first trench gate structure and the second trench gate structure shown in FIG.
  • FIG. 10 is an enlarged cross-sectional view of the first trench gate structure shown in FIG.
  • FIG. 11 is an enlarged cross-sectional view of the second trench gate structure shown in FIG.
  • FIG. 12A is a cross-sectional perspective view of a region corresponding to FIG. 7, which is a cross-sectional perspective view showing a mode including a channel structure according to a second embodiment.
  • FIG. 12B is a cross-sectional perspective view of a region corresponding to FIG.
  • FIG. 7 which is a cross-sectional perspective view showing a mode including a channel structure according to a third embodiment.
  • FIG. 13 is a graph in which the relationship between the active clamp withstand capacity and the area resistivity is investigated by actual measurement.
  • FIG. 14A is a cross-sectional perspective view for explaining a normal operation according to a first control example of the semiconductor device shown in FIG.
  • FIG. 14B is a cross-sectional perspective view for explaining the active clamping operation according to the first control example of the semiconductor device shown in FIG.
  • FIG. 15A is a cross-sectional perspective view for explaining a normal operation according to a second control example of the semiconductor device shown in FIG.
  • FIG. 15B is a cross-sectional perspective view for explaining the active clamping operation according to the second control example of the semiconductor device shown in FIG.
  • FIG. 16 is a cross-sectional perspective view of a region corresponding to FIG. 7, and is a perspective view showing a semiconductor device according to a second embodiment of the present invention.
  • FIG. 17A is a cross-sectional perspective view for explaining a normal operation according to a first control example of the semiconductor device shown in FIG.
  • FIG. 17B is a cross-sectional perspective view for explaining the active clamping operation according to the first control example of the semiconductor device shown in FIG.
  • FIG. 18A is a cross-sectional perspective view for explaining a normal operation according to a second control example of the semiconductor device shown in FIG.
  • FIG. 18B is a cross-sectional perspective view for explaining the active clamping operation according to the second control example of the semiconductor device shown in FIG.
  • FIG. 17A is a cross-sectional perspective view for explaining a normal operation according to a first control example of the semiconductor device shown in FIG.
  • FIG. 18B is a cross-sectional perspective view for explaining the active clamping operation according to the second control example of the
  • FIG. 19A is a cross-sectional perspective view for explaining a normal operation according to a third control example of the semiconductor device shown in FIG.
  • FIG. 19B is a cross-sectional perspective view for explaining an active clamping operation according to a third control example of the semiconductor device shown in FIG.
  • FIG. 20 is a perspective view of the semiconductor device according to the third embodiment of the present invention as viewed from one direction.
  • FIG. 21 is a cross-sectional perspective view of the region XXI shown in FIG.
  • FIG. 22 is a cross-sectional perspective view of FIG. 21 with the electrodes removed.
  • FIG. 23 is a cross-sectional perspective view in which the structure above the semiconductor layer is removed from FIG. 22.
  • FIG. 24A is a cross-sectional perspective view for explaining the normal operation of the semiconductor device shown in FIG. 23.
  • FIG. 24B is a cross-sectional perspective view for explaining the active clamping operation of the semiconductor device shown in FIG. 23.
  • FIG. 25 is a cross-sectional perspective view of a region corresponding to FIG. 21, which is a cross-sectional perspective view showing the semiconductor device according to the fourth embodiment of the present invention.
  • FIG. 26 is a cross-sectional perspective view in which the structure above the semiconductor layer is removed from FIG. 25.
  • FIG. 27A is a cross-sectional perspective view for explaining the normal operation of the semiconductor device shown in FIG. 25.
  • FIG. 27B is a cross-sectional perspective view for explaining the active clamping operation of the semiconductor device shown in FIG. 25.
  • FIG. 28 is a cross-sectional perspective view of a region corresponding to FIG. 25, and is a cross-sectional perspective view showing a semiconductor device according to a fifth embodiment of the present invention.
  • FIG. 29A is a cross-sectional perspective view for explaining a normal operation according to a first control example of the semiconductor device shown in FIG. 28.
  • FIG. 29B is a cross-sectional perspective view for explaining the active clamping operation according to the first control example of the semiconductor device shown in FIG. 28.
  • FIG. 30A is a cross-sectional perspective view for explaining a normal operation according to a second control example of the semiconductor device shown in FIG. 28.
  • FIG. 30B is a cross-sectional perspective view for explaining the active clamping operation according to the second control example of the semiconductor device shown in FIG. 28.
  • FIG. 29A is a cross-sectional perspective view for explaining a normal operation according to a first control example of the semiconductor device shown in FIG. 28.
  • FIG. 30B is a cross-sectional perspective view for
  • FIG. 31 is a cross-sectional perspective view of a region corresponding to FIG. 7, which is a cross-sectional perspective view showing the semiconductor device according to the sixth embodiment of the present invention.
  • FIG. 32A is a cross-sectional perspective view for explaining the normal operation of the semiconductor device shown in FIG. 31.
  • FIG. 32B is a cross-sectional perspective view for explaining the active clamping operation of the semiconductor device shown in FIG. 31.
  • FIG. 33 is a cross-sectional perspective view of a region corresponding to FIG. 7, and is a perspective view showing a semiconductor device according to a seventh embodiment of the present invention.
  • FIG. 34A is a cross-sectional perspective view for explaining the normal operation of the semiconductor device shown in FIG. 33.
  • FIG. 34B is a cross-sectional perspective view for explaining the active clamping operation of the semiconductor device shown in FIG. 33.
  • FIG. 35 is a cross-sectional perspective view of a region corresponding to FIG. 7, and is a partially cutaway cross-sectional perspective view showing the semiconductor device according to the eighth embodiment of the present invention.
  • FIG. 36A is a cross-sectional perspective view for explaining the normal operation of the semiconductor device shown in FIG. 35.
  • FIG. 36B is a cross-sectional perspective view for explaining the active clamping operation of the semiconductor device shown in FIG. 35.
  • FIG. 37 is a perspective view of the semiconductor device according to the ninth embodiment of the present invention as viewed from one direction.
  • FIG. 38 is a block circuit diagram showing an electrical structure of the semiconductor device shown in FIG. 37.
  • FIG. 39 is a circuit diagram for explaining the normal operation and the active clamping operation of the semiconductor device shown in FIG. 37.
  • FIG. 40 is a waveform diagram of a main electrical signal applied to the circuit diagram shown in FIG. 39.
  • FIG. 41 is a perspective view showing the semiconductor package through the sealing resin.
  • FIG. 42 is a plan view of FIG. 41.
  • FIG. 43 is a plan view showing a part of the circuit module according to the first embodiment.
  • FIG. 44 is a plan view showing a part of the circuit module according to the second embodiment.
  • FIG. 46 is an equivalent circuit diagram showing the power MISFET of FIG. 45 as a first MISFET and a second MISFET.
  • FIG. 47 is a circuit diagram showing a configuration example of the gate control circuit and the active clamp circuit in FIG. 45.
  • FIG. 48 is a timing chart showing how the first Half-ON control of the power MISFET is performed during the active clamping operation when the semiconductor device is a high-side switch.
  • FIG. 46 is an equivalent circuit diagram showing the power MISFET of FIG. 45 as a first MISFET and a second MISFET.
  • FIG. 47 is a circuit diagram showing a configuration example of the gate control circuit and the active clamp circuit in FIG. 45.
  • FIG. 48 is a timing chart showing how the
  • FIG. 50 is an equivalent circuit diagram showing the power MISFET of FIG. 49 as a first MISFET and a second MISFET.
  • FIG. 51 is a circuit diagram showing a configuration example of the gate control circuit and the active clamp circuit in FIG. 49.
  • FIG. 52 is a timing chart showing how the first Half-ON control of the power MISFET is performed during the active clamping operation when the semiconductor device is a low-side switch.
  • FIG. 53 is a diagram showing startup behavior when a capacitive load is connected.
  • FIG. 54 is a diagram showing power consumption when a capacitive load is connected.
  • FIG. 56 is a diagram showing an example of three-mode control.
  • FIG. 57 is a diagram showing a configuration example of an overcurrent protection circuit.
  • FIG. 1 is a perspective view of the semiconductor device 1 according to the first embodiment of the present invention as viewed from one direction.
  • the semiconductor device 1 is a switching device on the high side side
  • the semiconductor device 1 is not limited to the switching device on the high side side.
  • the semiconductor device 1 can also be provided as a low-side switching device by adjusting the electrical connection form and function of various structures.
  • the semiconductor device 1 includes a semiconductor layer 2.
  • the semiconductor layer 2 contains silicon.
  • the semiconductor layer 2 is formed in the shape of a rectangular parallelepiped chip.
  • the semiconductor layer 2 has a first main surface 3 on one side, a second main surface 4 on the other side, and side surfaces 5A, 5B, 5C, 5D connecting the first main surface 3 and the second main surface 4. ing.
  • the first main surface 3 and the second main surface 4 are formed in a quadrangular shape in a plan view (hereinafter, simply referred to as "plan view") viewed from their normal direction Z.
  • the side surface 5A and the side surface 5C extend along the first direction X and face each other in the second direction Y intersecting the first direction X.
  • the side surface 5B and the side surface 5D extend along the second direction Y and face each other in the first direction X. More specifically, the second direction Y is orthogonal to the first direction X.
  • An output region 6 and an input region 7 are set in the semiconductor layer 2.
  • the output area 6 is set to the area on the side surface 5C side.
  • the input area 7 is set in the area on the side surface 5A side.
  • the area SOUT of the output region 6 is equal to or greater than the area SIN of the input region 7 (SIN ⁇ SOUT).
  • the ratio SOUT / SIN of the area SOUT to the area SIN may be 1 or more and 10 or less (1 ⁇ SOUT / SIN ⁇ 10).
  • the ratio SOUT / SIN may be 1 or more and 2 or less, 2 or more and 4 or less, 4 or more and 6 or less, 6 or more and 8 or less, or 8 or more and 10 or less.
  • the planar shape of the input region 7 and the planar shape of the output region 6 are arbitrary and are not limited to a specific shape. Of course, the ratio SOUT / SIN may be more than 0 and less than 1.
  • the output region 6 includes a power MISFET (Metal Insulator Semiconductor Field Effect Transistor) 9 as an example of an insulated gate transistor.
  • the power MISFET 9 includes a gate, a drain and a source.
  • the input area 7 includes a control IC (Integrated Circuit) 10 as an example of a control circuit.
  • the control IC 10 includes a plurality of types of functional circuits that realize various functions.
  • the plurality of types of functional circuits include a circuit that generates a gate control signal for driving and controlling the power MISFET 9 based on an electric signal from the outside.
  • the control IC 10 forms a so-called IPD (Intelligent Power Device) together with the power MISFET 9.
  • IPD is also called IPM (Intelligent Power Module).
  • the input region 7 is electrically isolated from the output region 6 by the region separation structure 8.
  • the region separation structure 8 is shown by hatching. Although specific description will be omitted, the region separation structure 8 may have a trench insulation structure in which an insulator is embedded in the trench.
  • a plurality of (six in this case) electrodes 11, 12, 13, 14, 15, 16 are formed on the semiconductor layer 2.
  • a plurality of electrodes 11 to 16 are shown by hatching.
  • the plurality of electrodes 11 to 16 are formed as terminal electrodes that are externally connected by a conducting wire (for example, a bonding wire) or the like.
  • the number, arrangement, and planar shape of the plurality of electrodes 11 to 16 are arbitrary and are not limited to the form shown in FIG.
  • the plurality of electrodes 11 to 16 include a drain electrode 11 (power supply electrode), a source electrode 12 (output electrode), an input electrode 13, a reference voltage electrode 14, an ENABLE electrode 15, and a SENSE electrode 16.
  • the drain electrode 11 is formed on the second main surface 4 of the semiconductor layer 2.
  • the drain electrode 11 is electrically connected to the second main surface 4 of the semiconductor layer 2.
  • the drain electrode 11 transmits the power supply voltage VB to the drain of the power MISFET 9 and various circuits of the control IC 10.
  • the drain electrode 11 may include at least one of a Ti layer, a Ni layer, an Au layer, an Ag layer and an Al layer.
  • the drain electrode 11 may have a single-layer structure including a Ti layer, a Ni layer, an Au layer, an Ag layer or an Al layer.
  • the drain electrode 11 may have a laminated structure in which at least two of a Ti layer, a Ni layer, an Au layer, an Ag layer and an Al layer are laminated in any manner.
  • the source electrode 12 is formed on the output region 6 on the first main surface 3.
  • the source electrode 12 is electrically connected to the source of the power MISFET 9.
  • the source electrode 12 transmits the electric signal generated by the power MISFET 9 to the outside.
  • the input electrode 13, the reference voltage electrode 14, the ENABLE electrode 15, and the SENSE electrode 16 are each formed on the input region 7 on the first main surface 3.
  • the input electrode 13 transmits an input voltage for driving the control IC 10.
  • the reference voltage electrode 14 transmits a reference voltage (for example, a ground voltage) to the control IC 10.
  • the ENABLE electrode 15 transmits an electrical signal for enabling or disabling some or all of the functions of the control IC 10.
  • the SENSE electrode 16 transmits an electric signal for detecting an abnormality in the control IC 10.
  • a gate control wiring 17 as an example of the control wiring is further formed on the semiconductor layer 2.
  • the gate control wiring 17 is selectively routed to the output area 6 and the input area 7.
  • the gate control wiring 17 is electrically connected to the gate of the power MISFET 9 in the output region 6 and electrically connected to the control IC 10 in the input region 7.
  • the gate control wiring 17 transmits the gate control signal generated by the control IC 10 to the gate of the power MISFET 9.
  • the gate control signal includes an on signal Von and an off signal Voff, and controls the on state and the off state of the power MISFET 9.
  • the on-signal Von is higher than the gate threshold voltage Vth of the power MISFET 9 (Vth ⁇ Von).
  • the off signal Voff is lower than the gate threshold voltage Vth of the power MISFET 9 (Voff ⁇ Vth).
  • the off signal Voff may be a reference voltage (eg, ground voltage).
  • the gate control wiring 17 includes the first gate control wiring 17A, the second gate control wiring 17B, and the third gate control wiring 17C.
  • the first gate control wiring 17A, the second gate control wiring 17B, and the third gate control wiring 17C are electrically isolated from each other.
  • the two first gate control wirings 17A are routed to different regions. Further, the two second gate control wirings 17B are routed to different regions. Further, the two third gate control wirings 17C are routed to different regions.
  • the first gate control wiring 17A, the second gate control wiring 17B, and the third gate control wiring 17C transmit the same or different gate control signals to the gate of the power MISFET 9.
  • the number, arrangement, shape, etc. of the gate control wiring 17 are arbitrary, and are adjusted according to the transmission distance of the gate control signal and the number of gate control signals to be transmitted.
  • the source electrode 12, the input electrode 13, the reference voltage electrode 14, the ENABLE electrode 15, the SENSE electrode 16, and the gate control wiring 17 each include at least one of nickel, palladium, aluminum, copper, an aluminum alloy, and a copper alloy. You may.
  • the source electrode 12, the input electrode 13, the reference voltage electrode 14, the ENABLE electrode 15, the SENSE electrode 16, and the gate control wiring 17 are Al-Si-Cu (aluminum-silicon-copper) alloy and Al-Si (aluminum-silicon) alloy. , And at least one of Al—Cu (aluminum-copper) alloys may be contained, respectively.
  • the source electrode 12, the input electrode 13, the reference voltage electrode 14, the ENABLE electrode 15, the SENSE electrode 16, and the gate control wiring 17 may contain the same type of electrode material, or may contain different electrode materials. ..
  • FIG. 2 is a block circuit diagram showing an electrical structure of the semiconductor device 1 shown in FIG.
  • the semiconductor device 1 is mounted on a vehicle.
  • the semiconductor device 1 includes a drain electrode 11, a source electrode 12, an input electrode 13, a reference voltage electrode 14, an ENABLE electrode 15, a SENSE electrode 16, a gate control wiring 17, a power MISFET 9, and a control IC 10.
  • the drain electrode 11 is connected to the power supply.
  • the drain electrode 11 provides the power supply voltage VB to the power MISFET 9 and the control IC 10.
  • the power supply voltage VB may be 10 V or more and 20 V or less.
  • the source electrode 12 is connected to the load.
  • the input electrode 13 may be connected to an MCU (Micro Controller Unit), a DC / DC converter, an LDO (Low Drop Out), or the like.
  • the input electrode 13 provides an input voltage to the control IC 10.
  • the input voltage may be 1 V or more and 10 V or less.
  • the reference voltage electrode 14 is connected to the reference voltage wiring.
  • the reference voltage electrode 14 provides a reference voltage for the power MISFET 9 and the control IC 10.
  • the ENABLE electrode 15 may be connected to the MCU. An electric signal for enabling or disabling a part or all of the functions of the control IC 10 is input to the ENABLE electrode 15.
  • the SENSE electrode 16 may be connected to a resistor.
  • the gate of the power MISFET 9 is connected to the control IC 10 (gate control circuit 25 described later) via the gate control wiring 17.
  • the drain of the power MISFET 9 is connected to the drain electrode 11.
  • the source of the power MISFET 9 is connected to the control IC 10 (current detection circuit 27 described later) and the source electrode 12.
  • the control IC 10 includes a sensor MISFET 21, an input circuit 22, a current / voltage control circuit 23, a protection circuit 24, a gate control circuit 25, an active clamp circuit 26, a current detection circuit 27, a power supply reverse connection protection circuit 28, and an abnormality detection circuit 29. ..
  • the gate of the sensor MISFET 21 is connected to the gate control circuit 25.
  • the drain of the sensor MISFET 21 is connected to the drain electrode 11.
  • the source of the sensor MISFET 21 is connected to the current detection circuit 27.
  • the input circuit 22 is connected to the input electrode 13 and the current / voltage control circuit 23.
  • the input circuit 22 may include a Schmitt trigger circuit.
  • the input circuit 22 shapes the waveform of the electric signal applied to the input electrode 13.
  • the signal generated by the input circuit 22 is input to the current / voltage control circuit 23.
  • the current / voltage control circuit 23 is connected to the protection circuit 24, the gate control circuit 25, the power supply reverse connection protection circuit 28, and the abnormality detection circuit 29.
  • the current / voltage control circuit 23 may include a logic circuit.
  • the current / voltage control circuit 23 generates various voltages according to the electric signal from the input circuit 22 and the electric signal from the protection circuit 24.
  • the current / voltage control circuit 23 includes a drive voltage generation circuit 30, a first constant voltage generation circuit 31, a second constant voltage generation circuit 32, and a reference voltage / reference current generation circuit 33.
  • the drive voltage generation circuit 30 generates a drive voltage for driving the gate control circuit 25.
  • the drive voltage may be set to a value obtained by subtracting a predetermined value from the power supply voltage VB.
  • the drive voltage generation circuit 30 may generate a drive voltage of 5 V or more and 15 V or less obtained by subtracting 5 V from the power supply voltage VB.
  • the drive voltage is input to the gate control circuit 25.
  • the first constant voltage generation circuit 31 generates a first constant voltage for driving the protection circuit 24.
  • the first constant voltage generation circuit 31 may include a Zener diode or a regulator circuit (here, a Zener diode).
  • the first constant voltage may be 1 V or more and 5 V or less.
  • the first constant voltage is input to the protection circuit 24 (more specifically, the load open detection circuit 35 or the like described later).
  • the second constant voltage generation circuit 32 generates a second constant voltage for driving the protection circuit 24.
  • the second constant voltage generation circuit 32 may include a Zener diode and a regulator circuit (here, a regulator circuit).
  • the second constant voltage may be 1 V or more and 5 V or less.
  • the second constant voltage is input to the protection circuit 24 (more specifically, the overheat protection circuit 36 and the low voltage malfunction suppression circuit 37 described later).
  • the reference voltage / reference current generation circuit 33 generates the reference voltage and the reference current of various circuits.
  • the reference voltage may be 1 V or more and 5 V or less.
  • the reference current may be 1 mA or more and 1 A or less.
  • the reference voltage and reference current are input to various circuits. If the various circuits include a comparator, a reference voltage and a reference current may be input to the comparator.
  • the protection circuit 24 is connected to the current / voltage control circuit 23, the gate control circuit 25, the abnormality detection circuit 29, the source of the power MISFET 9, and the source of the sensor MISFET 21.
  • the protection circuit 24 includes an overcurrent protection circuit 34, a load open detection circuit 35, an overheat protection circuit 36, and a low voltage malfunction suppression circuit 37.
  • the overcurrent protection circuit 34 protects the power MISFET 9 from overcurrent.
  • the overcurrent protection circuit 34 is connected to the source of the gate control circuit 25 and the sensor MISFET 21.
  • the overcurrent protection circuit 34 may include a current monitor circuit.
  • the signal generated by the overcurrent protection circuit 34 is input to the gate control circuit 25 (more specifically, the drive signal output circuit 40 described later).
  • the load open detection circuit 35 detects a short state or an open state of the power MISFET 9.
  • the load open detection circuit 35 is connected to the current / voltage control circuit 23 and the source of the power MISFET 9.
  • the signal generated by the load open detection circuit 35 is input to the current / voltage control circuit 23.
  • the overheat protection circuit 36 monitors the temperature of the power MISFET 9 and protects the power MISFET 9 from an excessive temperature rise.
  • the overheat protection circuit 36 is connected to the current / voltage control circuit 23.
  • the superheat protection circuit 36 may include a temperature sensitive device such as a temperature sensitive diode or a thermistor.
  • the signal generated by the overheat protection circuit 36 is input to the current / voltage control circuit 23.
  • the low voltage malfunction suppression circuit 37 suppresses the malfunction of the power MISFET 9 when the power supply voltage VB is less than a predetermined value.
  • the low voltage malfunction suppression circuit 37 is connected to the current / voltage control circuit 23.
  • the signal generated by the low voltage malfunction suppression circuit 37 is input to the current / voltage control circuit 23.
  • the gate control circuit 25 controls the on and off states of the power MISFET 9 and the on and off states of the sensor MISFET 21.
  • the gate control circuit 25 is connected to the current / voltage control circuit 23, the protection circuit 24, the gate of the power MISFET 9, and the gate of the sensor MISFET 21.
  • the gate control circuit 25 generates a plurality of types of gate control signals according to the number of gate control wires 17 according to the electric signal from the current / voltage control circuit 23 and the electric signal from the protection circuit 24.
  • the plurality of types of gate control signals are input to the gate of the power MISFET 9 and the gate of the sensor MISFET 21 via the gate control wiring 17, respectively.
  • the gate control circuit 25 includes an oscillation circuit 38, a charge pump circuit 39, and a drive signal output circuit 40.
  • the oscillation circuit 38 oscillates in response to an electric signal from the current / voltage control circuit 23 to generate a predetermined electric signal.
  • the electric signal generated by the oscillation circuit 38 is input to the charge pump circuit 39.
  • the charge pump circuit 39 boosts the electric signal from the oscillation circuit 38.
  • the electric signal boosted by the charge pump circuit 39 is input to the drive signal output circuit 40.
  • the drive signal output circuit 40 generates a plurality of types of gate control signals according to the electric signal from the charge pump circuit 39 and the electric signal from the protection circuit 24 (more specifically, the overcurrent protection circuit 34).
  • the plurality of types of gate control signals are input to the gate of the power MISFET 9 and the gate of the sensor MISFET 21 via the gate control wiring 17.
  • the sensor MISFET 21 and the power MISFET 9 are simultaneously controlled by the gate control circuit 25.
  • the active clamp circuit 26 protects the power MISFET 9 from counter electromotive force.
  • the active clamp circuit 26 is connected to the drain electrode 11, the gate of the power MISFET 9, and the gate of the sensor MISFET 21.
  • the active clamp circuit 26 may include a plurality of diodes.
  • the active clamp circuit 26 may include a plurality of diodes forward-biased to each other.
  • the active clamp circuit 26 may include a plurality of diodes that are reverse biased to each other.
  • the active clamp circuit 26 may include a plurality of diodes forward biased to each other and a plurality of diodes reverse biased to each other.
  • the plurality of diodes may include a pn junction diode, a Zener diode, or a pn junction diode and a Zener diode.
  • the active clamp circuit 26 may include a plurality of Zener diodes biased to each other.
  • the active clamp circuit 26 may include a Zener diode and a pn junction diode that are reverse-biased to each other.
  • the current detection circuit 27 detects the current flowing through the power MISFET 9 and the sensor MISFET 21.
  • the current detection circuit 27 is connected to the protection circuit 24, the abnormality detection circuit 29, the source of the power MISFET 9, and the source of the sensor MISFET 21.
  • the current detection circuit 27 generates a current detection signal according to the electric signal generated by the power MISFET 9 and the electric signal generated by the sensor MISFET 21.
  • the current detection signal is input to the abnormality detection circuit 29.
  • the power supply reverse connection protection circuit 28 protects the current / voltage control circuit 23, the power MISFET 9, and the like from the reverse voltage when the power supply is reversely connected.
  • the power supply reverse connection protection circuit 28 is connected to the reference voltage electrode 14 and the current / voltage control circuit 23.
  • the abnormality detection circuit 29 monitors the voltage of the protection circuit 24.
  • the abnormality detection circuit 29 is connected to the current / voltage control circuit 23, the protection circuit 24, and the current detection circuit 27.
  • an abnormality voltage fluctuation, etc.
  • the abnormality detection circuit 29 uses the voltage of the protection circuit 24. Generates an abnormality detection signal according to the above and outputs it to the outside.
  • the abnormality detection circuit 29 includes a first multiplexer circuit 41 and a second multiplexer circuit 42.
  • the first multiplexer circuit 41 includes two input units, one output unit, and one selective control input unit.
  • a protection circuit 24 and a current detection circuit 27 are connected to the input portion of the first multiplexer circuit 41, respectively.
  • a second multiplexer circuit 42 is connected to the output section of the first multiplexer circuit 41.
  • a current / voltage control circuit 23 is connected to the selective control input unit of the first multiplexer circuit 41.
  • the first multiplexer circuit 41 generates an abnormality detection signal in response to an electric signal from the current / voltage control circuit 23, a voltage detection signal from the protection circuit 24, and a current detection signal from the current detection circuit 27.
  • the abnormality detection signal generated by the first multiplexer circuit 41 is input to the second multiplexer circuit 42.
  • the second multiplexer circuit 42 includes two input units and one output unit.
  • the output section of the second multiplexer circuit 42 and the ENABLE electrode 15 are connected to the input section of the second multiplexer circuit 42, respectively.
  • a SENSE electrode 16 is connected to the output section of the second multiplexer circuit 42.
  • FIG. 3 is a circuit diagram for explaining the active clamping operation of the semiconductor device 1 shown in FIG.
  • FIG. 4 is a waveform diagram of the main electrical signals of the circuit diagram shown in FIG.
  • the inductive load L is connected to the power MISFET 9.
  • a device using windings (coils) such as a solenoid, a motor, a transformer, and a relay is exemplified as an inductive load L.
  • the inductive load L is also referred to as an L load.
  • the source of the power MISFET 9 is connected to the inductive load L.
  • the drain of the power MISFET 9 is electrically connected to the drain electrode 11.
  • the gate and drain of the power MISFET 9 are connected to the active clamp circuit 26.
  • the active clamp circuit 26 includes m (m is a natural number) Zener diodes DZ and n (n is a natural number) pn junction diodes D.
  • the pn junction diode D is reverse-biased to the Zener diode DZ.
  • the power MISFET 9 switches from the off state to the on state (normal operation).
  • the on-signal Von has a voltage equal to or higher than the gate threshold voltage Vth (Vth ⁇ Von).
  • the power MISFET 9 is maintained in the ON state for a predetermined ON time TON.
  • the drain current ID starts to flow from the drain of the power MISFET 9 toward the source.
  • the drain current ID increases from zero to a predetermined value and saturates.
  • the inductive load L accumulates inductive energy due to the increase in drain current ID.
  • the off signal Voff When the off signal Voff is input to the gate of the power MISFET 9, the power MISFET 9 switches from the on state to the off state.
  • the off signal Voff has a voltage (Voff ⁇ Vth) less than the gate threshold voltage Vth.
  • the off signal Voff may be a reference voltage (eg, ground voltage).
  • the inductive energy of the inductive load L is applied to the power MISFET 9 as a counter electromotive force.
  • the power MISFET 9 is put into the active clamp state (active clamp operation).
  • the source voltage VSS suddenly drops to a negative voltage lower than the reference voltage (ground voltage).
  • the source voltage VSS is limited to a voltage (VSS ⁇ VB-VL-VCLP) equal to or higher than the power supply voltage VB minus the limit voltage VL and the clamp-on voltage VCLP due to the operation of the active clamp circuit 26.
  • the clamp voltage VDSSCL is limited by the power MISFET 9 and the active clamp circuit 26 to a voltage (VDS ⁇ VCLP + VL) equal to or less than the sum of the clamp-on voltage VCLP and the limiting voltage VL.
  • the clamp-on voltage VCLP is a positive voltage (that is, gate voltage VGS) applied between the gate and source of the power MISFET 9.
  • the clamp-on voltage VCLP is equal to or higher than the gate threshold voltage Vth (Vth ⁇ VCLP). Therefore, the power MISFET 9 remains on in the active clamp state.
  • VDSSCL exceeds the maximum rated drain voltage VDSS (VDSS ⁇ VDSSCL)
  • VDSS ⁇ VDSSCL maximum rated drain voltage VDSS
  • the power MISFET 9 is designed so that the clamp voltage VDSSCL is equal to or less than the maximum rated drain voltage VDSS (VDSSCL ⁇ VDSS).
  • VDSSCL When the clamp voltage VDSSCL is equal to or less than the maximum rated drain voltage VDSS (VDSSCL ⁇ VDSS), the drain current ID continues to flow from the drain of the power MISFET 9 toward the source, and the inductive energy of the inductive load L is consumed (absorbed) in the power MISFET 9. Will be done.
  • the drain current ID decreases from the peak value IAV immediately before the power MISFET 9 is turned off to zero after the active clamp time TAV.
  • the gate voltage VGS becomes the reference voltage (for example, the ground voltage), and the power MISFET 9 switches from the on state to the off state.
  • the active clamp withstand capacity Eac of the power MISFET 9 is defined by the withstand capacity of the power MISFET 9 during the active clamp operation.
  • the active clamp capacity Eac is more specifically defined by the capacity of the power MISFET 9 against the back electromotive force generated by the inductive energy of the inductive load L during the transition from the on state to the off state of the power MISFET 9.
  • the active clamp withstand Eac is more specifically defined by the withstand of the power MISFET 9 to the energy generated by the clamp voltage VDSSCL.
  • FIG. 5 is a cross-sectional perspective view of the region V shown in FIG.
  • FIG. 6 is a cross-sectional perspective view in which the source electrode 12 and the gate control wiring 17 are removed from FIG.
  • FIG. 7 is a cross-sectional perspective view in which the interlayer insulating layer 142 is removed from FIG. 6, and is a cross-sectional perspective view showing a form including a channel structure according to the first embodiment.
  • FIG. 8 is a plan view of FIG. 7.
  • FIG. 9 is an enlarged cross-sectional view of a region including the first trench gate structure 60 (first gate structure) and the second trench gate structure 70 (second gate structure) shown in FIG.
  • FIG. 10 is an enlarged cross-sectional view of the first trench gate structure 60 shown in FIG.
  • FIG. 11 is an enlarged cross-sectional view of the second trench gate structure 70 shown in FIG.
  • the semiconductor layer 2 has a laminated structure including an n + type semiconductor substrate 51 and an n-type epitaxial layer 52 in this form.
  • the second main surface 4 of the semiconductor layer 2 is formed by the semiconductor substrate 51.
  • the epitaxial layer 52 forms the first main surface 3 of the semiconductor layer 2.
  • the side surfaces 5A to 5D of the semiconductor layer 2 are formed by the semiconductor substrate 51 and the epitaxial layer 52.
  • the epitaxial layer 52 has an n-type impurity concentration lower than that of the semiconductor substrate 51.
  • the concentration of n-type impurities in the semiconductor substrate 51 may be 1 ⁇ 10 18 cm -3 or more and 1 ⁇ 10 20 cm -3 or less.
  • the concentration of n-type impurities in the epitaxial layer 52 may be 1 ⁇ 10 15 cm -3 or more and 1 ⁇ 10 18 cm -3 or less.
  • the epitaxial layer 52 has a thickness Tepi (Tepi ⁇ Tsub) less than the thickness Tsub of the semiconductor substrate 51.
  • the thickness Tsub may be 50 ⁇ m or more and 450 ⁇ m or less.
  • the thickness Tsub may be 50 ⁇ m or more and 150 ⁇ m or less, 150 ⁇ m or more and 250 ⁇ m or less, 250 ⁇ m or more and 350 ⁇ m or less, or 350 ⁇ m or more and 450 ⁇ m or less.
  • the resistance value can be reduced by reducing the thickness Tsub.
  • the thickness Tsub is adjusted by grinding.
  • the second main surface 4 of the semiconductor layer 2 may be a ground surface having grinding marks.
  • the thickness Tipi of the epitaxial layer 52 is preferably 1/10 or less of the thickness Tsub.
  • the thickness Tipi may be 5 ⁇ m or more and 20 ⁇ m or less.
  • the thickness Tipi may be 5 ⁇ m or more and 10 ⁇ m or less, 10 ⁇ m or more and 15 ⁇ m or less, or 15 ⁇ m or more and 20 ⁇ m or less.
  • the thickness Tipi is preferably 5 ⁇ m or more and 15 ⁇ m or less.
  • the semiconductor substrate 51 is formed as a drain region 53 on the second main surface 4 side of the semiconductor layer 2.
  • the epitaxial layer 52 is formed on the surface layer portion of the first main surface 3 of the semiconductor layer 2 as a drift region 54 (drain drift region).
  • the bottom of the drift region 54 is formed by the boundary between the semiconductor substrate 51 and the epitaxial layer 52.
  • the epitaxial layer 52 is referred to as a drift region 54.
  • a p-type body region 55 is formed on the surface layer portion of the first main surface 3 of the semiconductor layer 2.
  • the body region 55 is a region that is the basis of the power MISFET 9.
  • the p-type impurity concentration in the body region 55 may be 1 ⁇ 10 16 cm -3 or more and 1 ⁇ 10 18 cm -3 or less.
  • the body region 55 is formed on the surface layer of the drift region 54.
  • the bottom portion of the body region 55 is formed in a region on the first main surface 3 side with respect to the bottom portion of the drift region 54.
  • the thickness of the body region 55 may be 0.5 ⁇ m or more and 2 ⁇ m or less.
  • the thickness of the body region 55 may be 0.5 ⁇ m or more and 1 ⁇ m or less, 1 ⁇ m or more and 1.5 ⁇ m or less, or 1.5 ⁇ m or more and 2 ⁇ m or less.
  • the power MISFET 9 includes a first MISFET 56 (first transistor) and a second MISFET 57 (second transistor).
  • the first MISFET 56 is electrically separated from the second MISFET 57 and is controlled independently.
  • the second MISFET 57 is electrically separated from the first MISFET 56 and is controlled independently.
  • the power MISFET 9 is configured to drive both the first MISFET 56 and the second MISFET 57 in the ON state (Full-ON control). Further, the power MISFET 9 is configured to drive the second MISFET 57 in the off state while the first MISFET 56 is in the ON state (first Half-ON control). Further, the power MISFET 9 is configured to drive the second MISFET 57 in the on state while the first MISFET 56 is in the off state (second Half-ON control).
  • the power MISFET 9 In the case of Full-ON control, the power MISFET 9 is driven in a state where all current paths are released. Therefore, the on-resistance in the semiconductor layer 2 is relatively low. On the other hand, in the case of the first Half-ON control or the second Half-ON control, the power MISFET 9 is driven with a part of the current path cut off. Therefore, the on-resistance in the semiconductor layer 2 increases relatively.
  • the first MISFET 56 includes a plurality of first FET (Field Effect Transistor) structures 58.
  • the plurality of first FET structures 58 are arranged at intervals along the first direction X in a plan view, and extend in a strip shape along the second direction Y.
  • the plurality of first FET structures 58 are formed in a striped shape as a whole in a plan view.
  • the region on the one end side of the first FET structure 58 is shown, and the region on the other end side of the first FET structure 58 is omitted.
  • the structure of the region on the other end side of the first FET structure 58 is substantially the same as the structure of the region on the one end side of the first FET structure 58.
  • the structure of the region on the one end side of the first FET structure 58 will be described as an example, and the description of the structure of the region on the other end side of the first FET structure 58 will be omitted.
  • Each first FET structure 58 includes a first trench gate structure 60 in this form.
  • the first width WT1 of the first trench gate structure 60 may be 0.5 ⁇ m or more and 5 ⁇ m or less.
  • the first width WT1 is the width in the direction (first direction X) orthogonal to the direction in which the first trench gate structure 60 extends (second direction Y).
  • the first width WT1 is 0.5 ⁇ m or more and 1 ⁇ m or less, 1 ⁇ m or more and 1.5 ⁇ m or less, 1.5 ⁇ m or more and 2 ⁇ m or less, 2 ⁇ m or more and 2.5 ⁇ m or less, 2.5 ⁇ m or more and 3 ⁇ m or less, 3 ⁇ m or more and 3.5 ⁇ m or less. It may be 3.5 ⁇ m or more and 4 ⁇ m or less, 4 ⁇ m or more and 4.5 ⁇ m or less, or 4.5 ⁇ m or more and 5 ⁇ m or less.
  • the first width WT1 is preferably 0.8 ⁇ m or more and 1.2 ⁇ m or less.
  • the first trench gate structure 60 penetrates the body region 55 and reaches the drift region 54.
  • the first depth DT1 of the first trench gate structure 60 may be 1 ⁇ m or more and 10 ⁇ m or less.
  • the first depth DT1 may be 1 ⁇ m or more and 2 ⁇ m or less, 2 ⁇ m or more and 4 ⁇ m or less, 4 ⁇ m or more and 6 ⁇ m or less, 6 ⁇ m or more and 8 ⁇ m or less, or 8 ⁇ m or more and 10 ⁇ m or less.
  • the first depth DT1 is preferably 2 ⁇ m or more and 6 ⁇ m or less.
  • the first trench gate structure 60 includes a first side wall 61 on one side, a second side wall 62 on the other side, and a bottom wall 63 connecting the first side wall 61 and the second side wall 62.
  • first side wall 61, the second side wall 62, and the bottom wall 63 may be collectively referred to as an “inner wall” or an “outer wall”.
  • the absolute value of the angle (taper angle) formed by the first side wall 61 with the first main surface 3 in the semiconductor layer 2 may be more than 90 ° and 95 ° or less (for example, about 91 °).
  • the absolute value of the angle (taper angle) formed by the second side wall 62 with the first main surface 3 in the semiconductor layer 2 may be more than 90 ° and 95 ° or less (for example, about 91 °).
  • the first trench gate structure 60 may be formed in a tapered shape (tapered shape) in which the first width WT1 narrows from the first main surface 3 side toward the bottom wall 63 side in a cross-sectional view.
  • the bottom wall 63 of the first trench gate structure 60 is located in a region on the first main surface 3 side with respect to the bottom of the drift region 54.
  • the bottom wall 63 of the first trench gate structure 60 is formed in a convex curved shape (U-shape) toward the bottom of the drift region 54.
  • the bottom wall 63 of the first trench gate structure 60 is located in the region on the first main surface 3 side with a first interval IT1 of 1 ⁇ m or more and 10 ⁇ m or less with respect to the bottom of the drift region 54.
  • the first interval IT1 may be 1 ⁇ m or more and 2 ⁇ m or less, 2 ⁇ m or more and 4 ⁇ m or less, 4 ⁇ m or more and 6 ⁇ m or less, 6 ⁇ m or more and 8 ⁇ m or less, or 8 ⁇ m or more and 10 ⁇ m or less.
  • the first interval IT1 is preferably 1 ⁇ m or more and 5 ⁇ m or less.
  • the second MISFET 57 includes a plurality of second FET structures 68 in this form.
  • the plurality of second FET structures 68 are arranged at intervals along the first direction X in a plan view, and extend in a strip shape along the second direction Y.
  • the plurality of second FET structures 68 extend along the same direction as the plurality of first FET structures 58.
  • the plurality of second FET structures 68 are formed in a striped shape as a whole in a plan view.
  • the plurality of second FET structures 68 are alternately arranged with the plurality of first FET structures 58 so as to sandwich one first FET structure 58.
  • the region on the one end side of the second FET structure 68 is shown, and the region on the other end side of the second FET structure 68 is omitted.
  • the structure of the region on the other end side of the second FET structure 68 is substantially the same as the structure of the region on the one end side of the second FET structure 68.
  • the structure of the region on the one end side of the second FET structure 68 will be described as an example, and the description of the structure of the region on the other end side of the second FET structure 68 will be omitted.
  • Each second FET structure 68 includes a second trench gate structure 70 in this form.
  • the second width WT2 of the second trench gate structure 70 may be 0.5 ⁇ m or more and 5 ⁇ m or less.
  • the second width WT2 is the width in the direction (first direction X) orthogonal to the direction in which the second trench gate structure 70 extends (second direction Y).
  • the second width WT2 is 0.5 ⁇ m or more and 1 ⁇ m or less, 1 ⁇ m or more and 1.5 ⁇ m or less, 1.5 ⁇ m or more and 2 ⁇ m or less, 2 ⁇ m or more and 2.5 ⁇ m or less, 2.5 ⁇ m or more and 3 ⁇ m or less, 3 ⁇ m or more and 3.5 ⁇ m or less. It may be 3.5 ⁇ m or more and 4 ⁇ m or less, 4 ⁇ m or more and 4.5 ⁇ m or less, or 4.5 ⁇ m or more and 5 ⁇ m or less.
  • the second width WT2 is preferably 0.8 ⁇ m or more and 1.2 ⁇ m or less.
  • the second width WT2 of the second trench gate structure 70 may be the first width WT1 or more (WT1 ⁇ WT2) of the first trench gate structure 60.
  • the second width WT2 may be the first width WT1 or less (WT1 ⁇ WT2).
  • the second trench gate structure 70 penetrates the body region 55 and reaches the drift region 54.
  • the second depth DT2 of the second trench gate structure 70 may be 1 ⁇ m or more and 10 ⁇ m or less.
  • the second depth DT2 may be 1 ⁇ m or more and 2 ⁇ m or less, 2 ⁇ m or more and 4 ⁇ m or less, 4 ⁇ m or more and 6 ⁇ m or less, 6 ⁇ m or more and 8 ⁇ m or less, or 8 ⁇ m or more and 10 ⁇ m or less.
  • the second depth DT2 is preferably 2 ⁇ m or more and 6 ⁇ m or less.
  • the second depth DT2 of the second trench gate structure 70 may be equal to or higher than the first depth DT1 of the first trench gate structure 60 (DT1 ⁇ DT2).
  • the second depth DT2 may be the first depth DT1 or less (DT1 ⁇ DT2).
  • the second trench gate structure 70 includes a first side wall 71 on one side, a second side wall 72 on the other side, and a bottom wall 73 connecting the first side wall 71 and the second side wall 72.
  • first side wall 71, the second side wall 72, and the bottom wall 73 may be collectively referred to as an “inner wall” or an “outer wall”.
  • the absolute value of the angle (taper angle) formed by the first side wall 71 with the first main surface 3 in the semiconductor layer 2 may be more than 90 ° and 95 ° or less (for example, about 91 °).
  • the absolute value of the angle (taper angle) formed by the second side wall 72 with the first main surface 3 in the semiconductor layer 2 may be more than 90 ° and 95 ° or less (for example, about 91 °).
  • the second trench gate structure 70 may be formed in a tapered shape (tapered shape) in which the second width WT2 narrows from the first main surface 3 side to the bottom wall 73 side in a cross-sectional view.
  • the bottom wall 73 of the second trench gate structure 70 is located in a region on the first main surface 3 side with respect to the bottom of the drift region 54.
  • the bottom wall 73 of the second trench gate structure 70 is formed in a convex curved shape (U-shape) toward the bottom of the drift region 54.
  • the bottom wall 73 of the second trench gate structure 70 is located in the region on the first main surface 3 side with a second interval IT2 of 1 ⁇ m or more and 10 ⁇ m or less with respect to the bottom of the drift region 54.
  • the second interval IT2 may be 1 ⁇ m or more and 2 ⁇ m or less, 2 ⁇ m or more and 4 ⁇ m or less, 4 ⁇ m or more and 6 ⁇ m or less, 6 ⁇ m or more and 8 ⁇ m or less, or 8 ⁇ m or more and 10 ⁇ m or less.
  • the second interval IT2 is preferably 1 ⁇ m or more and 5 ⁇ m or less.
  • a cell region 75 is partitioned in the region between the plurality of first trench gate structures 60 and the plurality of second trench gate structures 70, respectively.
  • the plurality of cell regions 75 are arranged at intervals along the first direction X in a plan view, and extend in a strip shape along the second direction Y.
  • the plurality of cell regions 75 extend in the same direction as the first trench gate structure 60 and the second trench gate structure 70.
  • the plurality of cell regions 75 are formed in a striped shape as a whole in a plan view.
  • the first depletion layer spreads inside the drift region 54.
  • the first depletion layer extends from the outer wall of the first trench gate structure 60 in the direction along the first main surface 3 and in the normal direction Z.
  • the second depletion layer extends into the drift region 54.
  • the second depletion layer extends from the outer wall of the second trench gate structure 70 in the direction along the first main surface 3 and in the normal direction Z.
  • the second trench gate structure 70 is arranged at intervals from the first trench gate structure 60 in such a manner that the second depletion layer overlaps the first depletion layer. That is, the second depletion layer overlaps the first depletion layer in the region on the first main surface 3 side with respect to the bottom wall 73 of the second trench gate structure 70 in the cell region 75. According to such a structure, it is possible to suppress the concentration of the electric field on the first trench gate structure 60 and the second trench gate structure 70, so that it is possible to suppress a decrease in the breakdown voltage.
  • the second depletion layer overlaps the first depletion layer in the region on the bottom side of the drift region 54 with respect to the bottom wall 73 of the second trench gate structure 70. According to such a structure, it is possible to suppress the concentration of the electric field on the bottom wall 63 of the first trench gate structure 60 and the bottom wall 73 of the second trench gate structure 70, so that a decrease in the breakdown voltage can be appropriately suppressed. ..
  • the pitch PS between the side walls of the first trench gate structure 60 and the second trench gate structure 70 may be 0.2 ⁇ m or more and 2 ⁇ m or less.
  • the pitch PS has the first trench gate structure 60 and the pitch PS between the first side wall 61 (second side wall 62) of the first trench gate structure 60 and the second side wall 72 (first side wall 71) of the second trench gate structure 70. This is the distance in the direction (first direction X) orthogonal to the direction in which the second trench gate structure 70 extends (second direction Y).
  • Pitch PS is 0.2 ⁇ m or more and 0.4 ⁇ m or less, 0.4 ⁇ m or more and 0.6 ⁇ m or less, 0.6 ⁇ m or more and 0.8 ⁇ m or less, 0.8 ⁇ m or more and 1.0 ⁇ m or less, 1.0 ⁇ m or more and 1.2 ⁇ m or less, 1 It may be .2 ⁇ m or more and 1.4 ⁇ m or less, 1.4 ⁇ m or more and 1.6 ⁇ m or less, 1.6 ⁇ m or more and 1.8 ⁇ m or less, or 1.8 ⁇ m or more and 2.0 ⁇ m or less.
  • the pitch PS is preferably 0.3 ⁇ m or more and 1.5 ⁇ m or less.
  • the pitch PC between the central portions of the first trench gate structure 60 and the second trench gate structure 70 may be 1 ⁇ m or more and 7 ⁇ m or less.
  • the pitch PC is arranged in the direction in which the first trench gate structure 60 and the second trench gate structure 70 extend (second direction Y) between the central portion of the first trench gate structure 60 and the central portion of the second trench gate structure 70. It is the distance in the orthogonal direction (first direction X).
  • the pitch PC may be 1 ⁇ m or more and 2 ⁇ m or less, 2 ⁇ m or more and 3 ⁇ m or less, 3 ⁇ m or more and 4 ⁇ m or less, 4 ⁇ m or more and 5 ⁇ m or less, 5 ⁇ m or more and 6 ⁇ m or less, or 6 ⁇ m or more and 7 ⁇ m or less.
  • the pitch PC is preferably 1 ⁇ m or more and 3 ⁇ m or less.
  • the first trench gate structure 60 more specifically includes a first gate trench 81, a first insulating layer 82 and a first electrode 83.
  • the first gate trench 81 is formed by digging down the first main surface 3 toward the second main surface 4 side.
  • the first gate trench 81 partitions the first side wall 61, the second side wall 62, and the bottom wall 63 of the first trench gate structure 60.
  • first side wall 61, the second side wall 62 and the bottom wall 63 of the first trench gate structure 60 are also referred to as the first side wall 61, the second side wall 62 and the bottom wall 63 of the first gate trench 81.
  • the first insulating layer 82 is formed in a film shape along the inner wall of the first gate trench 81.
  • the first insulating layer 82 partitions a concave space in the first gate trench 81.
  • the portion of the first insulating layer 82 that covers the bottom wall 63 of the first gate trench 81 is formed following the bottom wall 63 of the first gate trench 81.
  • the first insulating layer 82 partitions the U-shaped space recessed in the U-shape in the first gate trench 81.
  • the first insulating layer 82 is at least one of silicon oxide (SiO 2 ), silicon nitride (SiN), aluminum oxide (Al 2 O 3 ), zirconium oxide (ZrO 2 ) and tantalum oxide (Ta 2 O 3 ). including.
  • the first insulating layer 82 may have a laminated structure including a SiN layer and a SiO 2 layer laminated in this order from the semiconductor layer 2 side.
  • the first insulating layer 82 may have a laminated structure including a SiO 2 layer and a SiN layer laminated in this order from the semiconductor layer 2 side.
  • the first insulating layer 82 may have a single-layer structure composed of two SiO layers or a SiN layer. In this form, the first insulating layer 82 has a single-layer structure composed of two SiO layers.
  • the first insulating layer 82 includes a first bottom-side insulating layer 84 and a first opening-side insulating layer 85 formed in this order from the bottom wall 63 side of the first gate trench 81 toward the first main surface 3 side.
  • the first bottom side insulating layer 84 covers the inner wall of the first gate trench 81 on the bottom wall 63 side. More specifically, the first bottom side insulating layer 84 covers the inner wall of the first gate trench 81 on the bottom wall 63 side with respect to the bottom portion of the body region 55.
  • the first bottom-side insulating layer 84 partitions a U-shaped space on the bottom wall 63 side of the first gate trench 81.
  • the first bottom-side insulating layer 84 has a smooth inner wall surface that partitions the U-shaped space.
  • the first bottom side insulating layer 84 is in contact with the drift region 54. A part of the first bottom side insulating layer 84 may be in contact with the body region 55.
  • the first opening-side insulating layer 85 covers the inner wall on the opening side of the first gate trench 81. More specifically, the first opening-side insulating layer 85 has the first side wall 61 and the second side wall 62 of the first gate trench 81 in the opening-side region of the first gate trench 81 with respect to the bottom of the body region 55. It is covered. The first opening-side insulating layer 85 is in contact with the body region 55. A part of the first opening side insulating layer 85 may be in contact with the drift region 54.
  • the first bottom side insulating layer 84 has a first thickness T1.
  • the first opening-side insulating layer 85 has a second thickness T2 (T2 ⁇ T1) that is less than the first thickness T1.
  • the first thickness T1 is a thickness along the normal direction of the inner wall of the first gate trench 81 in the first bottom side insulating layer 84.
  • the second thickness T2 is a thickness along the normal direction of the inner wall of the first gate trench 81 in the first opening side insulating layer 85.
  • the first ratio T1 / WT1 of the first thickness T1 with respect to the first width WT1 of the first gate trench 81 may be 0.1 or more and 0.4 or less.
  • the first ratio T1 / WT1 is 0.1 or more and 0.15 or less, 0.15 or more and 0.2 or less, 0.2 or more and 0.25 or less, 0.25 or more and 0.3 or less, 0.3 or more. It may be 0.35 or less, or 0.35 or more and 0.4 or less.
  • the first ratio T1 / WT1 is preferably 0.25 or more and 0.35 or less.
  • the first thickness T1 of the first bottom side insulating layer 84 may be 1500 ⁇ or more and 4000 ⁇ or less.
  • the first thickness T1 may be 1500 ⁇ or more and 2000 ⁇ or less, 2000 ⁇ or more and 2500 ⁇ or less, 2500 ⁇ or more and 3000 ⁇ or less, 3000 ⁇ or more and 3500 ⁇ or less, or 3500 ⁇ or more and 4000 ⁇ or less.
  • the first thickness T1 is preferably 1800 ⁇ or more and 3500 ⁇ or less.
  • the first thickness T1 may be adjusted to 4000 ⁇ or more and 12000 ⁇ or less according to the first width WT1 of the first gate trench 81.
  • the first thickness T1 is 4000 ⁇ or more and 5000 ⁇ or less, 5000 ⁇ or more and 6000 ⁇ or less, 6000 ⁇ or more and 7000 ⁇ or less, 7000 ⁇ or more and 8000 ⁇ or less, 8000 ⁇ or more and 9000 ⁇ or less, 9000 ⁇ or more and 10000 ⁇ or less, 10000 ⁇ or more and 11000 ⁇ or less, or 11000 ⁇ or more and 12000 ⁇ or less. You may. In this case, the withstand voltage of the semiconductor device 1 can be increased by increasing the thickness of the first bottom-side insulating layer 84.
  • the second thickness T2 of the first opening-side insulating layer 85 may be 1/100 or more and 1/10 or less of the first thickness T1 of the first bottom-side insulating layer 84.
  • the second thickness T2 may be 100 ⁇ or more and 500 ⁇ or less.
  • the second thickness T2 may be 100 ⁇ or more and 200 ⁇ or less, 200 ⁇ or more and 300 ⁇ or less, 300 ⁇ or more and 400 ⁇ or less, or 400 ⁇ or more and 500 ⁇ or less.
  • the second thickness T2 is preferably 200 ⁇ or more and 400 ⁇ or less.
  • the first bottom side insulating layer 84 has a first thickness T1 from a portion covering the first side wall 61 and the second side wall 62 of the first gate trench 81 toward a portion covering the bottom wall 63 of the first gate trench 81. Is formed in a manner that reduces.
  • the thickness of the portion of the first bottom side insulating layer 84 that covers the bottom wall 63 of the first gate trench 81 is such that the first side wall 61 and the second side wall 62 of the first gate trench 81 in the first bottom side insulating layer 84 are thickened. It is smaller than the thickness of the covering part.
  • the opening width on the bottom wall side of the U-shaped space partitioned by the first bottom-side insulating layer 84 is expanded by the decrease of the first thickness T1. As a result, the taper of the U-shaped space is suppressed.
  • Such a U-shaped space is formed by, for example, an etching method (for example, a wet etching method) for the inner wall of the first bottom side insulating layer 84.
  • the first electrode 83 is embedded in the first gate trench 81 with the first insulating layer 82 interposed therebetween.
  • a first gate control signal (first control signal) including an on signal Von and an off signal Voff is applied to the first electrode 83.
  • the first electrode 83 has an insulation-separated split electrode structure including a first bottom-side electrode 86, a first opening-side electrode 87, and a first intermediate insulating layer 88.
  • the first bottom side electrode 86 is embedded on the bottom wall 63 side of the first gate trench 81 with the first insulating layer 82 interposed therebetween. More specifically, the first bottom side electrode 86 is embedded in the bottom wall 63 side of the first gate trench 81 with the first bottom side insulating layer 84 interposed therebetween. The first bottom side electrode 86 faces the drift region 54 with the first bottom side insulating layer 84 interposed therebetween. A part of the first bottom side electrode 86 may face the body region 55 with the first bottom side insulating layer 84 interposed therebetween.
  • the first bottom side electrode 86 includes a first upper end portion 86A, a first lower end portion 86B, and a first wall portion 86C.
  • the first upper end portion 86A is located on the opening side of the first gate trench 81.
  • the first lower end portion 86B is located on the bottom wall 63 side of the first gate trench 81.
  • the first wall portion 86C connects the first upper end portion 86A and the first lower end portion 86B, and extends in a wall shape along the inner wall of the first gate trench 81.
  • the first upper end portion 86A is exposed from the first bottom side insulating layer 84.
  • the first upper end portion 86A projects toward the first main surface 3 side with respect to the first bottom side insulating layer 84.
  • the first bottom electrode 86 partitions a recessed recess in a cross-sectional view between the first bottom insulating layer 84 and the first opening insulating layer 85 on the opening side of the first gate trench 81. doing.
  • the width of the first upper end portion 86A is less than the width of the first wall portion 86C.
  • the first lower end portion 86B is formed in a convex curved shape toward the bottom wall 63 of the first gate trench 81. More specifically, the first lower end portion 86B is formed following the bottom wall of the U-shaped space partitioned by the first bottom side insulating layer 84, and is smooth toward the bottom wall 63 of the first gate trench 81. It is formed in a convex curved shape.
  • the first bottom side electrode 86 can be suppressed, so that a decrease in breakdown voltage can be suppressed.
  • the first bottom side electrode 86 is directed from the first upper end portion 86A to the first lower end side portion 86B. It is possible to appropriately suppress the tapered shape. As a result, local electric field concentration on the first lower end portion 86B of the first bottom side electrode 86 can be appropriately suppressed.
  • the first bottom electrode 86 may contain at least one of conductive polysilicone, tungsten, aluminum, copper, aluminum alloy and copper alloy.
  • the first bottom electrode 86 in this form, comprises conductive polysilicon.
  • the conductive polysilicon may contain n-type impurities or p-type impurities.
  • the conductive polysilicon preferably contains n-type impurities.
  • the first opening side electrode 87 is embedded on the opening side of the first gate trench 81 with the first insulating layer 82 interposed therebetween. More specifically, the first opening-side electrode 87 is embedded in a reverse concave recess partitioned on the opening side of the first gate trench 81 with the first opening-side insulating layer 85 interposed therebetween. The first opening-side electrode 87 faces the body region 55 with the first opening-side insulating layer 85 interposed therebetween. A part of the first opening side electrode 87 may face the drift region 54 with the first opening side insulating layer 85 interposed therebetween.
  • the first opening side electrode 87 may contain at least one of conductive polysilicon, tungsten, aluminum, copper, aluminum alloy and copper alloy.
  • the first opening side electrode 87 preferably contains the same kind of conductive material as the first bottom side electrode 86.
  • the first opening side electrode 87 contains conductive polysilicon in this form.
  • the conductive polysilicon may contain n-type impurities or p-type impurities.
  • the conductive polysilicon preferably contains n-type impurities.
  • the first intermediate insulating layer 88 is interposed between the first bottom side electrode 86 and the first opening side electrode 87, and electrically insulates the first bottom side electrode 86 and the first opening side electrode 87. More specifically, the first intermediate insulating layer 88 covers the first bottom side electrode 86 exposed from the first bottom side insulating layer 84 in the region between the first bottom side electrode 86 and the first opening side electrode 87. doing. The first intermediate insulating layer 88 covers the first upper end portion 86A (more specifically, the protruding portion) of the first bottom side electrode 86. The first intermediate insulating layer 88 is connected to the first insulating layer 82 (first bottom side insulating layer 84).
  • the first intermediate insulating layer 88 has a third thickness T3.
  • the third thickness T3 is less than the first thickness T1 (T3 ⁇ T1) of the first bottom side insulating layer 84.
  • the third thickness T3 may be 1/100 or more and 1/10 or less of the first thickness T1.
  • the third thickness T3 may be 100 ⁇ or more and 500 ⁇ or less.
  • the third thickness T3 may be 100 ⁇ or more and 200 ⁇ or less, 200 ⁇ or more and 300 ⁇ or less, 300 ⁇ or more and 400 ⁇ or less, or 400 ⁇ or more and 500 ⁇ or less.
  • the third thickness T3 is preferably 200 ⁇ or more and 400 ⁇ or less.
  • the first intermediate insulating layer 88 is at least one of silicon oxide (SiO 2 ), silicon nitride (SiN), aluminum oxide (Al 2 O 3 ), zirconium oxide (ZrO 2 ), and tantalum oxide (Ta 2 O 3 ). Includes seeds.
  • the first intermediate insulating layer 88 has a single-layer structure composed of two SiO layers.
  • the exposed portion of the first opening side electrode 87 exposed from the first gate trench 81 is located on the bottom wall 63 side of the first gate trench 81 with respect to the first main surface 3 in this form.
  • the exposed portion of the first opening side electrode 87 is formed in a curved shape toward the bottom wall 63 of the first gate trench 81.
  • the exposed portion of the first opening side electrode 87 is covered with the first cap insulating layer 89 formed in a film shape.
  • the first cap insulating layer 89 is connected to the first insulating layer 82 (first opening side insulating layer 85) in the first gate trench 81.
  • the first cap insulating layer 89 may contain silicon oxide (SiO 2 ).
  • Each first FET structure 58 further includes a p-type first channel region 91 (first channel).
  • the first channel region 91 is formed in a region of the body region 55 that faces the first electrode 83 (first opening side electrode 87) with the first insulating layer 82 (first opening side insulating layer 85) interposed therebetween.
  • the first channel region 91 is formed along the first side wall 61 or the second side wall 62, or the first side wall 61 and the second side wall 62 of the first trench gate structure 60. In this embodiment, the first channel region 91 is formed along the first side wall 61 and the second side wall 62 of the first trench gate structure 60.
  • Each first FET structure 58 further includes an n + type first source region 92 formed on the surface layer portion of the body region 55.
  • the first source region 92 defines a first channel region 91 within the body region 55 with the drift region 54.
  • the n-type impurity concentration in the first source region 92 exceeds the n-type impurity concentration in the drift region 54.
  • the concentration of n-type impurities in the first source region 92 may be 1 ⁇ 10 19 cm -3 or more and 1 ⁇ 10 21 cm -3 or less.
  • Each first FET structure 58 includes a plurality of first source regions 92 in this form.
  • the plurality of first source regions 92 are formed in the surface layer portion of the body region 55 at intervals along the first trench gate structure 60. More specifically, the plurality of first source regions 92 are formed along the first side wall 61 or the second side wall 62 of the first trench gate structure 60, or along the first side wall 61 and the second side wall 62. .. The plurality of first source regions 92 are formed at intervals along the first side wall 61 and the second side wall 62 of the first trench gate structure 60 in this form.
  • the bottoms of the plurality of first source regions 92 are located in regions on the first main surface 3 side with respect to the bottom of the body region 55.
  • the plurality of first source regions 92 face the first electrode 83 (first opening side electrode 87) with the first insulating layer 82 (first opening side insulating layer 85) interposed therebetween.
  • the first channel region 91 of the first MISFET 56 is formed in the body region 55 in a region sandwiched between the plurality of first source regions 92 and the drift region 54.
  • Each first FET structure 58 further includes a p + type first contact region 93 formed on the surface layer portion of the body region 55.
  • the p-type impurity concentration in the first contact region 93 exceeds the p-type impurity concentration in the body region 55.
  • the p-type impurity concentration in the first contact region 93 may be, for example, 1 ⁇ 10 19 cm -3 or more and 1 ⁇ 10 21 cm -3 or less.
  • Each first FET structure 58 includes a plurality of first contact regions 93 in this form.
  • the plurality of first contact regions 93 are formed in the surface layer portion of the body region 55 at intervals along the first trench gate structure 60. More specifically, the plurality of first contact regions 93 are formed along the first side wall 61 or the second side wall 62 of the first trench gate structure 60, or along the first side wall 61 and the second side wall 62. ..
  • the plurality of first contact regions 93 are formed at intervals along the first side wall 61 and the second side wall 62 of the first trench gate structure 60. More specifically, the plurality of first contact regions 93 are formed on the surface layer portion of the body region 55 in such a manner that they are arranged alternately with respect to the plurality of first source regions 92. The bottoms of the plurality of first contact regions 93 are located in regions on the first main surface 3 side with respect to the bottoms of the body region 55.
  • the second trench gate structure 70 includes a second gate trench 101, a second insulating layer 102, and a second electrode 103.
  • the second gate trench 101 is formed by digging down the first main surface 3 toward the second main surface 4 side.
  • the second gate trench 101 partitions the first side wall 71, the second side wall 72, and the bottom wall 73 of the second trench gate structure 70.
  • first side wall 71, the second side wall 72 and the bottom wall 73 of the second trench gate structure 70 are also referred to as the first side wall 71, the second side wall 72 and the bottom wall 73 of the second gate trench 101.
  • the second insulating layer 102 is formed in a film shape along the inner wall of the second gate trench 101.
  • the second insulating layer 102 partitions a concave space in the second gate trench 101.
  • the portion of the second insulating layer 102 that covers the bottom wall 73 of the second gate trench 101 is formed following the bottom wall 73 of the second gate trench 101.
  • the second insulating layer 102 partitions the U-shaped space recessed in the U-shape in the second gate trench 101.
  • the second insulating layer 102 is at least one of silicon oxide (SiO 2 ), silicon nitride (SiN), aluminum oxide (Al 2 O 3 ), zirconium oxide (ZrO 2 ) and tantalum oxide (Ta 2 O 3 ). including.
  • the second insulating layer 102 may have a laminated structure including a SiN layer and a SiO 2 layer laminated in this order from the semiconductor layer 2 side.
  • the second insulating layer 102 may have a laminated structure including a SiO 2 layer and a SiN layer laminated in this order from the semiconductor layer 2 side.
  • the second insulating layer 102 may have a single-layer structure composed of two SiO layers or a SiN layer. In this form, the second insulating layer 102 has a single-layer structure composed of two SiO layers.
  • the second insulating layer 102 includes a second bottom-side insulating layer 104 and a second opening-side insulating layer 105 formed in this order from the bottom wall 73 side of the second gate trench 101 toward the first main surface 3 side.
  • the second bottom-side insulating layer 104 covers the inner wall of the second gate trench 101 on the bottom wall 73 side. More specifically, the second bottom-side insulating layer 104 covers the inner wall of the second gate trench 101 on the bottom wall 73 side with respect to the bottom portion of the body region 55.
  • the second bottom side insulating layer 104 partitions the U-shaped space on the bottom wall 73 side of the second gate trench 101.
  • the second bottom-side insulating layer 104 has a smooth inner wall surface that partitions the U-shaped space.
  • the second bottom side insulating layer 104 is in contact with the drift region 54. A part of the second bottom side insulating layer 104 may be in contact with the body region 55.
  • the second opening-side insulating layer 105 covers the opening-side inner wall of the second gate trench 101. More specifically, the second opening-side insulating layer 105 has the first side wall 71 and the second side wall 72 of the second gate trench 101 in the opening-side region of the second gate trench 101 with respect to the bottom of the body region 55. It is covered. The second opening side insulating layer 105 is in contact with the body region 55. A part of the second opening side insulating layer 105 may be in contact with the drift region 54.
  • the second bottom side insulating layer 104 has a fourth thickness T4.
  • the second opening-side insulating layer 105 has a fifth thickness T5 (T5 ⁇ T4) that is less than the fourth thickness T4.
  • the fourth thickness T4 is a thickness along the normal direction of the inner wall of the second gate trench 101 in the second bottom side insulating layer 104.
  • the fifth thickness T5 is a thickness along the normal direction of the inner wall of the second gate trench 101 in the second opening side insulating layer 105.
  • the second ratio T4 / WT2 of the fourth thickness T4 with respect to the second width WT2 of the second gate trench 101 may be 0.1 or more and 0.4 or less.
  • the second ratio T4 / WT2 is 0.1 or more and 0.15 or less, 0.15 or more and 0.2 or less, 0.2 or more and 0.25 or less, 0.25 or more and 0.3 or less, 0.3 or more. It may be 0.35 or less, or 0.35 or more and 0.4 or less.
  • the second ratio T4 / WT2 is preferably 0.25 or more and 0.35 or less.
  • the second ratio T4 / WT2 may be the first ratio T1 / WT1 or less (T4 / WT2 ⁇ T1 / WT1).
  • the fourth thickness T4 of the second bottom side insulating layer 104 may be 1500 ⁇ or more and 4000 ⁇ or less.
  • the fourth thickness T4 may be 1500 ⁇ or more and 2000 ⁇ or less, 2000 ⁇ or more and 2500 ⁇ or less, 2500 ⁇ or more and 3000 ⁇ or less, 3000 ⁇ or more and 3500 ⁇ or less, or 3500 ⁇ or more and 4000 ⁇ or less.
  • the fourth thickness T4 is preferably 1800 ⁇ or more and 3500 ⁇ or less.
  • the fourth thickness T4 may be 4000 ⁇ or more and 12000 ⁇ or less depending on the second width WT2 of the second gate trench 101.
  • the fourth thickness T4 is 4000 ⁇ or more and 5000 ⁇ or less, 5000 ⁇ or more and 6000 ⁇ or less, 6000 ⁇ or more and 7000 ⁇ or less, 7000 ⁇ or more and 8000 ⁇ or less, 8000 ⁇ or more and 9000 ⁇ or less, 9000 ⁇ or more and 10000 ⁇ or less, 10000 ⁇ or more and 11000 ⁇ or less, or 11000 ⁇ or more and 12000 ⁇ or less. You may. In this case, the withstand voltage of the semiconductor device 1 can be increased by increasing the thickness of the second bottom-side insulating layer 104.
  • the fourth thickness T4 may be the first thickness T1 or less (T4 ⁇ T1).
  • the fourth thickness T4 may be the first thickness T1 or more (T4 ⁇ T1).
  • the fifth thickness T5 of the second opening side insulating layer 105 is less than the fourth thickness T4 (T5 ⁇ T4) of the second bottom side insulating layer 104.
  • the fifth thickness T5 may be 1/100 or more and 1/10 or less of the fourth thickness T4. It may be 100 ⁇ or more and 500 ⁇ or less.
  • the fifth thickness T5 may be 100 ⁇ or more and 200 ⁇ or less, 200 ⁇ or more and 300 ⁇ or less, 300 ⁇ or more and 400 ⁇ or less, or 400 ⁇ or more and 500 ⁇ or less.
  • the fifth thickness T5 is preferably 200 ⁇ or more and 400 ⁇ or less.
  • the fifth thickness T5 may be the second thickness T2 or less (T5 ⁇ T2).
  • the fifth thickness T5 may be the second thickness T2 or more (T5 ⁇ T2).
  • the second bottom side insulating layer 104 has a fourth thickness T4 from the portion covering the first side wall 71 and the second side wall 72 of the second gate trench 101 toward the portion covering the bottom wall 73 of the second gate trench 101. Is formed in a manner that reduces.
  • the thickness of the portion of the second bottom insulating layer 104 that covers the bottom wall 73 of the second gate trench 101 is such that the first side wall 71 and the second side wall 72 of the second gate trench 101 in the second bottom insulating layer 104 are thickened. It is smaller than the thickness of the covering part.
  • the opening width on the bottom wall side of the U-shaped space partitioned by the second bottom-side insulating layer 104 is expanded by the decrease of the fourth thickness T4. As a result, the taper of the U-shaped space is suppressed.
  • Such a U-shaped space is formed, for example, by an etching method (for example, a wet etching method) for the inner wall of the second bottom side insulating layer 104.
  • the second electrode 103 is embedded in the second gate trench 101 with the second insulating layer 102 interposed therebetween.
  • a predetermined second gate control signal (second control signal) including an on signal Von and an off signal Voff is applied to the second electrode 103.
  • the second electrode 103 has an insulation-separated split electrode structure including a second bottom electrode 106, a second opening side electrode 107, and a second intermediate insulating layer 108.
  • the second bottom electrode 106 is electrically connected to the first bottom electrode 86 in this form.
  • the second opening side electrode 107 is electrically insulated from the first opening side electrode 87.
  • the second bottom side electrode 106 is embedded on the bottom wall 73 side of the second gate trench 101 with the second insulating layer 102 interposed therebetween. More specifically, the second bottom side electrode 106 is embedded in the bottom wall 73 side of the second gate trench 101 with the second bottom side insulating layer 104 interposed therebetween. The second bottom side electrode 106 faces the drift region 54 with the second bottom side insulating layer 104 interposed therebetween. A part of the second bottom side electrode 106 may face the body region 55 with the second bottom side insulating layer 104 interposed therebetween.
  • the second bottom side electrode 106 includes a second upper end portion 106A, a second lower end portion 106B, and a second wall portion 106C.
  • the second upper end portion 106A is located on the opening side of the second gate trench 101.
  • the second lower end portion 106B is located on the bottom wall 73 side of the second gate trench 101.
  • the second wall portion 106C connects the second upper end portion 106A and the second lower end portion 106B, and extends in a wall shape along the inner wall of the second gate trench 101.
  • the second upper end portion 106A is exposed from the second bottom side insulating layer 104.
  • the second upper end portion 106A projects toward the first main surface 3 side with respect to the second bottom side insulating layer 104.
  • the second bottom side electrode 106 partitions a reverse concave recess in the cross-sectional view between the second bottom side insulating layer 104 and the second opening side insulating layer 105 on the opening side of the second gate trench 101. doing.
  • the width of the second upper end portion 106A is less than the width of the second wall portion 106C.
  • the second lower end portion 106B is formed in a convex curved shape toward the bottom wall 73 of the second gate trench 101. More specifically, the second lower end portion 106B is formed following the bottom wall of the U-shaped space partitioned by the second bottom side insulating layer 104, and is smooth toward the bottom wall 73 of the second gate trench 101. It is formed in a convex curved shape.
  • the second bottom electrode 106 can be suppressed, so that a decrease in breakdown voltage can be suppressed.
  • the second bottom electrode 106 is directed from the second upper end 106A to the second lower end 106B. It is possible to appropriately suppress the tapered shape. As a result, local electric field concentration on the second lower end portion 106B of the second bottom side electrode 106 can be appropriately suppressed.
  • the second bottom electrode 106 may contain at least one of conductive polysilicone, tungsten, aluminum, copper, aluminum alloy and copper alloy.
  • the second bottom electrode 106 contains conductive polysilicon in this form.
  • the conductive polysilicon may contain n-type impurities or p-type impurities.
  • the conductive polysilicon preferably contains n-type impurities.
  • the second opening side electrode 107 is embedded on the opening side of the second gate trench 101 with the second insulating layer 102 interposed therebetween. More specifically, the second opening-side electrode 107 is embedded in a reverse concave recess partitioned on the opening side of the second gate trench 101 with the second opening-side insulating layer 105 interposed therebetween. The second opening-side electrode 107 faces the body region 55 with the second opening-side insulating layer 105 interposed therebetween. A part of the second opening side electrode 107 may face the drift region 54 with the second opening side insulating layer 105 interposed therebetween.
  • the second opening side electrode 107 may contain at least one of conductive polysilicon, tungsten, aluminum, copper, aluminum alloy and copper alloy.
  • the second opening side electrode 107 preferably contains the same kind of conductive material as the second bottom side electrode 106.
  • the second opening side electrode 107 contains conductive polysilicon in this form.
  • the conductive polysilicon may contain n-type impurities or p-type impurities.
  • the conductive polysilicon preferably contains n-type impurities.
  • the second intermediate insulating layer 108 is interposed between the second bottom side electrode 106 and the second opening side electrode 107, and electrically insulates the second bottom side electrode 106 and the second opening side electrode 107. More specifically, the second intermediate insulating layer 108 covers the second bottom electrode 106 exposed from the second bottom insulating layer 104 in the region between the second bottom electrode 106 and the second opening side electrode 107. doing. The second intermediate insulating layer 108 covers the second upper end portion 106A (more specifically, the protruding portion) of the second bottom side electrode 106. The second intermediate insulating layer 108 is connected to the second insulating layer 102 (second bottom side insulating layer 104).
  • the second intermediate insulating layer 108 has a sixth thickness T6.
  • the sixth thickness T6 is less than the fourth thickness T4 (T6 ⁇ T4) of the second bottom side insulating layer 104.
  • the sixth thickness T6 may be 1/100 or more and 1/10 or less of the fourth thickness T4.
  • the sixth thickness T6 may be 100 ⁇ or more and 500 ⁇ or less.
  • the sixth thickness T6 may be 100 ⁇ or more and 200 ⁇ or less, 200 ⁇ or more and 300 ⁇ or less, 300 ⁇ or more and 400 ⁇ or less, or 400 ⁇ or more and 500 ⁇ or less.
  • the sixth thickness T6 is preferably 200 ⁇ or more and 400 ⁇ or less.
  • the sixth thickness T6 may be the third thickness T3 or less (T6 ⁇ T3).
  • the sixth thickness T6 may be a third thickness T3 or more (T6 ⁇ T3).
  • the second intermediate insulating layer 108 is formed by at least one of silicon oxide (SiO 2 ), silicon nitride (SiN), aluminum oxide (Al 2 O 3 ), zirconium oxide (ZrO 2 ) and tantalum oxide (Ta 2 O 3 ). Includes seeds.
  • the second intermediate insulating layer 108 has a single-layer structure composed of two SiO layers.
  • the exposed portion of the second opening side electrode 107 exposed from the second gate trench 101 is located on the bottom wall 73 side of the second gate trench 101 with respect to the first main surface 3 in this form.
  • the exposed portion of the second opening side electrode 107 is formed in a curved shape toward the bottom wall 73 of the second gate trench 101.
  • the exposed portion of the second opening side electrode 107 is covered with a second cap insulating layer 109 formed in a film shape.
  • the second cap insulating layer 109 is connected to the second insulating layer 102 (second opening side insulating layer 105) in the second gate trench 101.
  • the second cap insulating layer 109 may contain silicon oxide (SiO 2 ).
  • Each second FET structure 68 further includes a p-type second channel region 111 (second channel). More specifically, the second channel region 111 is a region of the body region 55 that faces the second electrode 103 (second opening side electrode 107) with the second insulating layer 102 (second opening side insulating layer 105) interposed therebetween. Is formed in.
  • the second channel region 111 is formed along the first side wall 71 or the second side wall 72 of the second trench gate structure 70, or along the first side wall 71 and the second side wall 72.
  • the second channel region 111 is formed along the first side wall 71 and the second side wall 72 of the second trench gate structure 70.
  • Each second FET structure 68 further includes an n + -type second source region 112 formed on the surface layer portion of the body region 55.
  • the second source region 112 defines a second channel region 111 within the body region 55 with the drift region 54.
  • the n-type impurity concentration in the second source region 112 exceeds the n-type impurity concentration in the drift region 54.
  • the concentration of n-type impurities in the second source region 112 may be 1 ⁇ 10 19 cm -3 or more and 1 ⁇ 10 21 cm -3 or less.
  • the n-type impurity concentration in the second source region 112 is preferably equal to the n-type impurity concentration in the first source region 92.
  • Each second FET structure 68 includes a plurality of second source regions 112 in this form.
  • the plurality of second source regions 112 are formed in the surface layer portion of the body region 55 at intervals along the second trench gate structure 70. Specifically, the plurality of second source regions 112 are formed along the first side wall 71 or the second side wall 72 of the second trench gate structure 70, or along the first side wall 71 and the second side wall 72. The plurality of second source regions 112 are formed at intervals along the first side wall 71 and the second side wall 72 of the second trench gate structure 70 in this form.
  • each second source region 112 faces each first source region 92 along the first direction X. Further, each second source region 112 is integrated with each first source region 92. In FIGS. 7 and 8, the first source region 92 and the second source region 112 are shown separately by a boundary line, but the region between the first source region 92 and the second source region 112 is actually shown. There are no clear boundaries.
  • Each second source region 112 is formed so as to deviate from each first source region 92 in the second direction Y so as not to face a part or all of each first source region 92 along the first direction X. May be good. That is, the plurality of first source regions 92 and the plurality of second source regions 112 may be arranged in a staggered manner in a plan view.
  • the bottoms of the plurality of second source regions 112 are located in regions on the first main surface 3 side with respect to the bottom of the body region 55.
  • the plurality of second source regions 112 face the second electrode 103 (second opening side electrode 107) with the second insulating layer 102 (second opening side insulating layer 105) interposed therebetween.
  • the second channel region 111 of the second MISFET 57 is formed in the body region 55 in the region sandwiched between the plurality of second source regions 112 and the drift region 54.
  • Each second FET structure 68 further includes a p + type second contact region 113 formed on the surface layer portion of the body region 55.
  • the p-type impurity concentration in the second contact region 113 exceeds the p-type impurity concentration in the body region 55.
  • the p-type impurity concentration in the second contact region 113 may be 1 ⁇ 10 19 cm -3 or more and 1 ⁇ 10 21 cm -3 or less.
  • the p-type impurity concentration in the second contact region 113 is preferably equal to the p-type impurity concentration in the first contact region 93.
  • Each second FET structure 68 includes a plurality of second contact regions 113 in this form.
  • the plurality of second contact regions 113 are formed in the surface layer portion of the body region 55 at intervals along the second trench gate structure 70. More specifically, the plurality of second contact regions 113 are formed along the first side wall 71 or the second side wall 72 of the second trench gate structure 70, or along the first side wall 71 and the second side wall 72. ..
  • the bottoms of the plurality of second contact regions 113 are located in regions on the first main surface 3 side with respect to the bottoms of the body region 55.
  • the plurality of second contact regions 113 are formed at intervals along the first side wall 71 and the second side wall 72 of the second trench gate structure 70. More specifically, the plurality of second contact regions 113 are formed on the surface layer portion of the body region 55 in such a manner that they are arranged alternately with respect to the plurality of second source regions 112.
  • each second contact region 113 faces each first contact region 93 along the first direction X in this embodiment.
  • Each second contact region 113 is integrated with each first contact region 93.
  • first contact region 93 and the second contact region 113 are collectively indicated by the symbol “p + ” in order to distinguish them from the first source region 92 and the second source region 112. Further, in FIG. 8, the first contact region 93 and the second contact region 113 are shown separately by a boundary line, but the region between the first contact region 93 and the second contact region 113 is actually clear. There is no borderline.
  • Each second contact region 113 is formed so as to be offset from each first contact region 93 in the second direction Y so as not to face a part or all of each first contact region 93 along the first direction X. May be good. That is, the plurality of first contact regions 93 and the plurality of second contact regions 113 may be arranged in a staggered manner in a plan view.
  • the body region 55 is exposed.
  • the first source region 92, the first contact region 93, the second source region 112, and the second contact region 113 are one end of the first trench gate structure 60 and one end of the second trench gate structure 70 on the first main surface 3. It is not formed in the area sandwiched between.
  • the body region 55 is exposed.
  • the first source region 92, the first contact region 93, the second source region 112, and the second contact region 113 are sandwiched between the other end of the first trench gate structure 60 and the other end of the second trench gate structure 70. Not formed in the area.
  • a plurality of (two here) trench contact structures 120 are formed on the first main surface 3 of the semiconductor layer 2.
  • the plurality of trench contact structures 120 include a trench contact structure 120 on one side and a trench contact structure 120 on the other side.
  • the trench contact structure 120 on one side is located in a region on one end side of the first trench gate structure 60 and one end side of the second trench gate structure 70.
  • the trench contact structure 120 on the other side is located in the other end of the first trench gate structure 60 and the other end of the second trench gate structure 70.
  • the trench contact structure 120 on the other side has almost the same structure as the trench contact structure 120 on the one side.
  • the structure on the trench contact structure 120 side on one side will be described as an example, and the specific description of the structure on the trench contact structure 120 side on the other side will be omitted.
  • the trench contact structure 120 is connected to one end of the first trench gate structure 60 and one end of the second trench gate structure 70. In this form, the trench contact structure 120 extends in a strip shape along the first direction X in a plan view.
  • the width WTC of the trench contact structure 120 may be 0.5 ⁇ m or more and 5 ⁇ m or less.
  • the width WTC is the width in the direction (second direction Y) orthogonal to the direction in which the trench contact structure 120 extends (first direction X).
  • the width WTC is 0.5 ⁇ m or more and 1 ⁇ m or less, 1 ⁇ m or more and 1.5 ⁇ m or less, 1.5 ⁇ m or more and 2 ⁇ m or less, 2 ⁇ m or more and 2.5 ⁇ m or less, 2.5 ⁇ m or more and 3 ⁇ m or less, 3 ⁇ m or more and 3.5 ⁇ m or less, 3.5 ⁇ m or more. It may be 4 ⁇ m or less, 4 ⁇ m or more and 4.5 ⁇ m or less, or 4.5 ⁇ m or more and 5 ⁇ m or less.
  • the width WTC is preferably 0.8 ⁇ m or more and 1.2 ⁇ m or less.
  • the trench contact structure 120 penetrates the body region 55 and reaches the drift region 54.
  • the depth DTC of the trench contact structure 120 may be 1 ⁇ m or more and 10 ⁇ m or less.
  • the depth DTC may be 1 ⁇ m or more and 2 ⁇ m or less, 2 ⁇ m or more and 4 ⁇ m or less, 4 ⁇ m or more and 6 ⁇ m or less, 6 ⁇ m or more and 8 ⁇ m or less, or 8 ⁇ m or more and 10 ⁇ m or less.
  • the depth DTC is preferably 2 ⁇ m or more and 6 ⁇ m or less.
  • the trench contact structure 120 includes a first side wall 121 on one side, a second side wall 122 on the other side, and a bottom wall 123 connecting the first side wall 121 and the second side wall 122.
  • first side wall 121, the second side wall 122 and the bottom wall 123 may be collectively referred to as an “inner wall”.
  • the first side wall 121 is a connecting surface connected to the first trench gate structure 60 and the second trench gate structure 70.
  • the first side wall 121, the second side wall 122 and the bottom wall 123 are located in the drift region 54.
  • the first side wall 121 and the second side wall 122 extend along the normal direction Z.
  • the first side wall 121 and the second side wall 122 may be formed perpendicular to the first main surface 3.
  • the absolute value of the angle (taper angle) formed by the first side wall 121 with the first main surface 3 in the semiconductor layer 2 may be more than 90 ° and 95 ° or less (for example, about 91 °).
  • the absolute value of the angle (taper angle) formed by the second side wall 122 with the first main surface 3 in the semiconductor layer 2 may be more than 90 ° and 95 ° or less (for example, about 91 °).
  • the trench contact structure 120 may be formed in a tapered shape (tapered shape) in which the width WTC narrows from the first main surface 3 side of the semiconductor layer 2 toward the bottom wall 123 side in a cross-sectional view.
  • the bottom wall 123 is located in the region on the first main surface 3 side with respect to the bottom of the drift region 54.
  • the bottom wall 123 is formed in a convex curved shape toward the bottom of the drift region 54.
  • the bottom wall 123 is located in the region on the first main surface 3 side with an interval ITC of 1 ⁇ m or more and 10 ⁇ m or less with respect to the bottom of the drift region 54.
  • the interval ITC may be 1 ⁇ m or more and 2 ⁇ m or less, 2 ⁇ m or more and 4 ⁇ m or less, 4 ⁇ m or more and 6 ⁇ m or less, 6 ⁇ m or more and 8 ⁇ m or less, or 8 ⁇ m or more and 10 ⁇ m or less.
  • the interval ITC is preferably 1 ⁇ m or more and 5 ⁇ m or less.
  • the trench contact structure 120 includes a contact trench 131, a contact insulating layer 132, and a contact electrode 133.
  • the contact trench 131 is formed by digging the first main surface 3 of the semiconductor layer 2 toward the second main surface 4 side.
  • the contact trench 131 partitions the first side wall 121, the second side wall 122, and the bottom wall 123 of the trench contact structure 120.
  • first side wall 121, the second side wall 122 and the bottom wall 123 of the trench contact structure 120 are also referred to as the first side wall 121, the second side wall 122 and the bottom wall 123 of the contact trench 131.
  • the first side wall 121 of the contact trench 131 communicates with the first side wall 61 and the second side wall 62 of the first gate trench 81.
  • the first side wall 121 of the contact trench 131 communicates with the first side wall 71 and the second side wall 72 of the second gate trench 101.
  • the contact trench 131 forms one trench between the first gate trench 81 and the second gate trench 101.
  • the contact insulating layer 132 is formed in a film shape along the inner wall of the contact trench 131.
  • the contact insulating layer 132 partitions a concave space in the contact trench 131.
  • the portion of the contact insulating layer 132 that covers the bottom wall 123 of the contact trench 131 is formed following the bottom wall 123 of the contact trench 131.
  • the contact insulating layer 132 partitions a U-shaped space recessed in a U shape in the contact trench 131 in the same manner as the first bottom side insulating layer 84 (second bottom side insulating layer 104). That is, the contact insulating layer 132 divides the U-shaped space in which the region of the contact trench 131 on the bottom wall 123 side is expanded and the taper is suppressed.
  • a U-shaped space is formed by, for example, an etching method (for example, a wet etching method) for the inner wall of the contact insulating layer 132.
  • the contact insulating layer 132 has a seventh thickness T7.
  • the seventh thickness T7 may be 1500 ⁇ or more and 4000 ⁇ or less.
  • the seventh thickness T7 may be 1500 ⁇ or more and 2000 ⁇ or less, 2000 ⁇ or more and 2500 ⁇ or less, 2500 ⁇ or more and 3000 ⁇ or less, 3000 ⁇ or more and 3500 ⁇ or less, or 3500 ⁇ or more and 4000 ⁇ or less.
  • the seventh thickness T7 is preferably 1800 ⁇ or more and 3500 ⁇ or less.
  • the seventh thickness T7 may be 4000 ⁇ or more and 12000 ⁇ or less depending on the width WTC of the trench contact structure 120.
  • the seventh thickness T7 is 4000 ⁇ or more and 5000 ⁇ or less, 5000 ⁇ or more and 6000 ⁇ or less, 6000 ⁇ or more and 7000 ⁇ or less, 7000 ⁇ or more and 8000 ⁇ or less, 8000 ⁇ or more and 9000 ⁇ or less, 9000 ⁇ or more and 10000 ⁇ or less, 10000 ⁇ or more and 11000 ⁇ or less, or 11000 ⁇ or more and 12000 ⁇ or less. You may. In this case, the withstand voltage of the semiconductor device 1 can be increased by increasing the thickness of the contact insulating layer 132.
  • the contact insulating layer 132 contains at least one of silicon oxide (SiO 2 ), silicon nitride (SiN), aluminum oxide (Al 2 O 3 ), zirconium oxide (ZrO 2 ) and tantalum oxide (Ta 2 O 3 ). Including.
  • the contact insulating layer 132 may have a laminated structure including a SiN layer and a SiO 2 layer laminated in this order from the semiconductor layer 2 side.
  • the contact insulating layer 132 may have a laminated structure including a SiO 2 layer and a SiN layer laminated in this order from the semiconductor layer 2 side.
  • the contact insulating layer 132 may have a single-layer structure composed of two SiO layers or a SiN layer. In this form, the contact insulating layer 132 has a single-layer structure composed of two SiO layers.
  • the contact insulating layer 132 is preferably made of the same insulating material as the first insulating layer 82 (second insulating layer 102).
  • the contact insulating layer 132 is integrated with the first insulating layer 82 at the communication portion between the first gate trench 81 and the contact trench 131.
  • the contact insulating layer 132 is integrated with the second insulating layer 102 at the communication portion between the second gate trench 101 and the contact trench 131.
  • the contact insulating layer 132 has a drawer insulating layer 132A drawn out at one end of the first gate trench 81 and one end of the second gate trench 101.
  • the drawer insulating layer 132A crosses the communication portion and covers the inner wall of one end portion of the first gate trench 81.
  • the drawer insulating layer 132A crosses the communication portion and covers the inner wall of one end portion of the second gate trench 101.
  • the drawer insulating layer 132A is integrated with the first bottom side insulating layer 84 and the first opening side insulating layer 85 in the first gate trench 81.
  • the drawer insulating layer 132A divides the U-shaped space together with the first bottom side insulating layer 84 on the inner wall of one end of the first gate trench 81.
  • the drawer insulating layer 132A is integrated with the second bottom side insulating layer 104 and the second opening side insulating layer 105 in the second gate trench 101.
  • the drawer insulating layer 132A partitions the U-shaped space together with the second bottom side insulating layer 104 on the inner wall of one end of the second gate trench 101.
  • the contact electrode 133 is embedded in the contact trench 131 with the contact insulating layer 132 interposed therebetween. Unlike the first electrode 83 and the second electrode 103, the contact electrode 133 is embedded in the contact trench 131 as an integral body.
  • the contact electrode 133 has an upper end portion exposed from the contact trench 131 and a lower end portion in contact with the contact insulating layer 132.
  • the lower end of the contact electrode 133 is formed in a convex curved shape toward the bottom wall 123 of the contact trench 131 in the same manner as the first bottom electrode 86 (second bottom electrode 106). More specifically, the lower end of the contact electrode 133 is formed following the bottom wall of the U-shaped space partitioned by the contact insulating layer 132, and is formed in a smooth convex curve toward the bottom wall 123. There is.
  • the contact electrode 133 is electrically connected to the first bottom electrode 86 at the connection portion between the first gate trench 81 and the contact trench 131.
  • the contact electrode 133 is electrically connected to the second bottom electrode 106 at the connection portion between the second gate trench 101 and the contact trench 131.
  • the second bottom electrode 106 is electrically connected to the first bottom electrode 86.
  • the contact electrode 133 has a lead-out electrode 133A drawn out at one end of the first gate trench 81 and one end of the second gate trench 101.
  • the lead-out electrode 133A is located in the first gate trench 81 across the communication portion between the first gate trench 81 and the contact trench 131.
  • the lead-out electrode 133A is further located in the second gate trench 101 across the communication portion between the second gate trench 101 and the contact trench 131.
  • the lead-out electrode 133A is embedded in the U-shaped space partitioned by the contact insulating layer 132 in the first gate trench 81.
  • the lead-out electrode 133A is integrated with the first bottom electrode 86 in the first gate trench 81.
  • the contact electrode 133 is electrically connected to the first bottom electrode 86.
  • a first intermediate insulating layer 88 is interposed between the contact electrode 133 and the first opening side electrode 87 in the first gate trench 81. As a result, the contact electrode 133 is electrically insulated from the first opening side electrode 87 in the first gate trench 81.
  • the lead-out electrode 133A is embedded in the U-shaped space partitioned by the contact insulating layer 132 in the second gate trench 101.
  • the lead-out electrode 133A is integrated with the second bottom electrode 106 in the second gate trench 101.
  • the contact electrode 133 is electrically connected to the second bottom electrode 106.
  • a second intermediate insulating layer 108 is interposed between the contact electrode 133 and the second opening side electrode 107.
  • the contact electrode 133 is electrically insulated from the second opening side electrode 107 in the second gate trench 101.
  • the contact electrode 133 may contain at least one of conductive polysilicon, tungsten, aluminum, copper, aluminum alloy and copper alloy.
  • the contact electrode 133 in this form, comprises conductive polysilicon.
  • the conductive polysilicon may contain n-type impurities or p-type impurities.
  • the conductive polysilicon preferably contains n-type impurities.
  • the contact electrode 133 preferably contains the same conductive material as the first bottom electrode 86 and the second bottom electrode 106.
  • the exposed portion exposed from the contact trench 131 is located on the bottom wall 123 side of the contact trench 131 with respect to the first main surface 3 in this form.
  • the exposed portion of the contact electrode 133 is formed in a curved shape toward the bottom wall 123 of the contact trench 131.
  • the exposed portion of the contact electrode 133 is covered with a third cap insulating layer 139 formed in a film shape.
  • the third cap insulating layer 139 is connected to the contact insulating layer 132 in the contact trench 131.
  • the third cap insulating layer 139 may contain silicon oxide (SiO 2 ).
  • a main surface insulating layer 141 is formed on the first main surface 3 of the semiconductor layer 2.
  • the main surface insulating layer 141 selectively covers the first main surface 3.
  • the main surface insulating layer 141 is connected to the first insulating layer 82, the second insulating layer 102, and the contact insulating layer 132.
  • the main surface insulating layer 141 is at least one of silicon oxide (SiO 2 ), silicon nitride (SiN), aluminum oxide (Al 2 O 3 ), zirconium oxide (ZrO 2 ) and tantalum oxide (Ta 2 O 3 ). including.
  • the main surface insulating layer 141 may have a laminated structure including a SiN layer and a SiO 2 layer laminated in this order from the semiconductor layer 2 side.
  • the main surface insulating layer 141 may have a laminated structure including a SiO 2 layer and a SiN layer laminated in this order from the semiconductor layer 2 side.
  • the main surface insulating layer 141 may have a single-layer structure composed of two SiO layers or a SiN layer. In this form, the main surface insulating layer 141 has a single-layer structure composed of two SiO layers.
  • the main surface insulating layer 141 is preferably made of the same insulating material as the first insulating layer 82, the second insulating layer 102, and the contact insulating layer 132.
  • An interlayer insulating layer 142 is formed on the main surface insulating layer 141.
  • the interlayer insulating layer 142 may have a thickness exceeding the thickness of the main surface insulating layer 141.
  • the interlayer insulating layer 142 covers almost the entire area of the main surface insulating layer 141.
  • the interlayer insulating layer 142 is, for example, at least one of silicon oxide (SiO 2 ), silicon nitride (SiN), aluminum oxide (Al 2 O 3 ), zirconium oxide (ZrO 2 ) and tantalum oxide (Ta 2 O 3 ). Includes seeds.
  • the interlayer insulating layer 142 includes a USG (Undoped Silica Glass) layer as an example of silicon oxide.
  • the interlayer insulating layer 142 may have a single-layer structure composed of a USG layer.
  • the interlayer insulating layer 142 may have a flattened main surface.
  • the main surface of the interlayer insulating layer 142 may be a ground surface ground by a CMP (Chemical Mechanical Polishing) method.
  • the interlayer insulating layer 142 may contain PSG (Phosphor Silicate Glass) and / or BPSG (Boron Phosphor Silicate Glass) as an example of silicon oxide.
  • the interlayer insulating layer 142 may have a laminated structure including a PSG layer and a BPSG layer laminated in this order from the semiconductor layer 2 side.
  • the interlayer insulating layer 142 may have a laminated structure including a BPSG layer and a PSG layer laminated in this order from the first main surface 3 side.
  • the interlayer insulating layer 142 is embedded with a first plug electrode 143, a second plug electrode 144, a third plug electrode 145, and a fourth plug electrode 146.
  • a plurality of first plug electrodes 143, a plurality of second plug electrodes 144, a plurality of third plug electrodes 145, and a plurality of fourth plug electrodes 146 are embedded in the interlayer insulating layer 142.
  • the first plug electrode 143, the second plug electrode 144, the third plug electrode 145, and the fourth plug electrode 146 may each contain tungsten.
  • the plurality of first plug electrodes 143 are each embedded in a portion of the interlayer insulating layer 142 that covers the first opening side electrode 87 of the first trench gate structure 60.
  • the plurality of first plug electrodes 143 penetrate the interlayer insulating layer 142 in the region on one end side of the first trench gate structure 60, and the plurality of first opening side electrodes 87 have a one-to-one correspondence. It is connected to the.
  • a plurality of first plug electrodes 143 may be connected to one first opening side electrode 87.
  • the plurality of first plug electrodes 143 are formed in a portion of the interlayer insulating layer 142 that covers the region on the other end side of the first trench gate structure 60 in the same manner as the region on the one end side. Is also embedded.
  • each first plug electrode 143 is arranged in a row at intervals along the first direction X.
  • Each first plug electrode 143 may be formed in a polygonal shape such as a triangular shape, a square shape, a pentagonal shape, a hexagonal shape, or a circular shape or an elliptical shape in a plan view.
  • Each first plug electrode 143 is formed here in a rectangular shape in a plan view.
  • the plurality of second plug electrodes 144 are each embedded in the portion of the interlayer insulating layer 142 that covers the second opening side electrode 107 of the second trench gate structure 70.
  • the plurality of second plug electrodes 144 penetrate the interlayer insulating layer 142 in the region on the one end side of the second trench gate structure 70, and form a one-to-one correspondence with the plurality of second opening side electrodes 107. It is connected.
  • a plurality of second plug electrodes 144 may be connected to one second opening side electrode 107.
  • the plurality of second plug electrodes 144 are formed in a portion of the interlayer insulating layer 142 that covers the region on the other end side of the second trench gate structure 70 in the same manner as the region on the one end side. Is also embedded.
  • each second plug electrode 144 is arranged in a row at intervals along the first direction X.
  • Each second plug electrode 144 may be formed in a polygonal shape such as a triangular shape, a square shape, a pentagonal shape, a hexagonal shape, or a circular shape or an elliptical shape in a plan view.
  • Each second plug electrode 144 is formed here in a rectangular shape in a plan view.
  • the plurality of third plug electrodes 145 are each embedded in the portion of the interlayer insulating layer 142 that covers the contact electrode 133.
  • the plurality of third plug electrodes 145 penetrate the interlayer insulating layer 142 and are connected to the contact electrode 133.
  • the plurality of third plug electrodes 145 are also embedded in the portion of the interlayer insulating layer 142 that covers the contact electrode 133 of the trench contact structure 120 on the other side in the same manner as the region on the one end side. ing.
  • the plurality of third plug electrodes 145 are arranged in a row at intervals along the first direction X.
  • Each third plug electrode 145 may be formed in a polygonal shape such as a triangular shape, a square shape, a pentagonal shape, a hexagonal shape, or a circular shape or an elliptical shape in a plan view.
  • Each third plug electrode 145 is formed here in a rectangular shape in a plan view.
  • the plurality of fourth plug electrodes 146 are embedded in the portions of the interlayer insulating layer 142 that cover the plurality of cell regions 75, respectively. Each of the fourth plug electrodes 146 penetrates the interlayer insulating layer 142 and is connected to each cell region 75. More specifically, each of the fourth plug electrodes 146 is electrically connected to the first source region 92, the first contact region 93, the second source region 112, and the second contact region 113 in each cell region 75. There is.
  • Each fourth plug electrode 146 is formed in a strip shape extending along each cell region 75 in a plan view.
  • the length of each fourth plug electrode 146 in the second direction Y may be less than the length of each cell region 75 in the second direction Y.
  • each of the fourth plug electrodes 146 may be connected to each cell region 75.
  • the plurality of fourth plug electrodes 146 are formed at intervals along each cell region 75.
  • each of the fourth plug electrodes 146 may be formed in a polygonal shape such as a triangular shape, a square shape, a pentagonal shape, a hexagonal shape, or a circular shape or an elliptical shape in a plan view.
  • the source electrode 12 and the gate control wiring 17 described above are formed on the interlayer insulating layer 142.
  • the source electrode 12 is collectively electrically connected to the plurality of fourth plug electrodes 146 on the interlayer insulating layer 142.
  • a reference voltage (for example, a ground voltage) is applied to the source electrode 12. The reference voltage is transmitted to the first source region 92, the first contact region 93, the second source region 112, and the second contact region 113 via the plurality of fourth plug electrodes 146.
  • the first gate control wiring 17A of the gate control wiring 17 is electrically connected to a plurality of first plug electrodes 143 on the interlayer insulating layer 142.
  • a gate control signal from the control IC 10 is input to the first gate control wiring 17A.
  • the gate control signal is transmitted to the first opening side electrode 87 via the first gate control wiring 17A and the plurality of first plug electrodes 143.
  • the second gate control wiring 17B of the gate control wiring 17 is electrically connected to a plurality of second plug electrodes 144 on the interlayer insulating layer 142.
  • a gate control signal from the control IC 10 is input to the second gate control wiring 17B.
  • the gate control signal is transmitted to the second opening side electrode 107 via the second gate control wiring 17B and the plurality of second plug electrodes 144.
  • the third gate control wiring 17C of the gate control wiring 17 is electrically connected to a plurality of third plug electrodes 145 on the interlayer insulating layer 142.
  • a gate control signal from the control IC 10 is input to the third gate control wiring 17C.
  • the gate control signal is transmitted to the contact electrode 133 via the third gate control wiring 17C and the plurality of third plug electrodes 145. That is, the gate control signal from the control IC 10 is transmitted to the first bottom electrode 86 and the second bottom electrode 106 via the contact electrode 133.
  • both the first MISFET 56 (first trench gate structure 60) and the second MISFET 57 (second trench gate structure 70) are controlled in the off state
  • both the first channel region 91 and the second channel region 111 are controlled in the off state. ..
  • both the first MISFET 56 and the second MISFET 57 are controlled to be in the ON state
  • both the first channel region 91 and the second channel region 111 are controlled to be in the ON state (Full-ON control).
  • the first MISFET 56 is controlled to the on state while the second MISFET 57 is controlled to the off state, the first channel region 91 is controlled to the on state and the second channel region 111 is controlled to the off state (first Half). -ON control).
  • the power MISFET 9 utilizes a first MISFET 56 and a second MISFET 57 formed in one output region 6 to control a plurality of types including Full-ON control, first Half-ON control, and second Half-ON control. Is realized.
  • an on-signal von may be applied to the first bottom electrode 86, and an on-signal von may be applied to the first opening-side electrode 87.
  • the first bottom side electrode 86 and the first opening side electrode 87 function as gate electrodes.
  • the voltage drop between the first bottom side electrode 86 and the first opening side electrode 87 can be suppressed, so that the electric field concentration between the first bottom side electrode 86 and the first opening side electrode 87 can be suppressed. Further, since the on-resistance of the semiconductor layer 2 can be reduced, the power consumption can be reduced.
  • the on-signal von When driving the second MISFET 57 (that is, when the gate is on-controlled), the on-signal von may be applied to the second bottom electrode 106, and the on-signal von may be applied to the second opening-side electrode 107.
  • the second bottom side electrode 106 and the second opening side electrode 107 function as gate electrodes.
  • the voltage drop between the second bottom side electrode 106 and the second opening side electrode 107 can be suppressed, so that the electric field concentration between the second bottom side electrode 106 and the second opening side electrode 107 can be suppressed. Further, since the on-resistance of the semiconductor layer 2 can be reduced, the power consumption can be reduced.
  • an off signal Voff reference voltage
  • an on signal Von may be applied to the second opening side electrode 107.
  • the second bottom side electrode 106 functions as a field electrode
  • the second opening side electrode 107 functions as a gate electrode.
  • the first channel region 91 is formed in each cell region 75 with a first channel area S1.
  • the first channel area S1 is defined by the total plane area of the plurality of first source regions 92 formed in each cell region 75.
  • the first channel region 91 is formed by the first channel ratio R1 (first ratio) in each cell region 75.
  • the first channel ratio R1 is the ratio occupied by the first channel area S1 in each cell region 75, assuming that the plane area of each cell region 75 is 100%.
  • the first channel ratio R1 is adjusted in the range of 0% or more and 50% or less.
  • the first channel ratio R1 is 0% or more and 5% or less, 5% or more and 10% or less, 10% or more and 15% or less, 15% or more and 20% or less, 20% or more and 25% or less, 25% or more and 30% or less, 30. It may be% or more and 35% or less, 35% or more and 40% or less, 40% or more and 45% or less, or 45% or more and 50% or less.
  • the first channel ratio R1 is preferably 10% or more and 35% or less.
  • the first source region 92 is formed in almost the entire area of the first side wall 61 and the second side wall 62 of the first trench gate structure 60.
  • the first contact region 93 is not formed on the first side wall 61 and the second side wall 62 of the first trench gate structure 60.
  • the first channel ratio R1 is preferably less than 50%.
  • the first channel ratio R1 When the first channel ratio R1 is 0%, the first source region 92 is not formed on the first side wall 61 and the second side wall 62 of the first trench gate structure 60. In this case, only the body region 55 and / or the first contact region 93 is formed on the first side wall 61 and the second side wall 62 of the first trench gate structure 60.
  • the first channel ratio R1 preferably exceeds 0%. In this embodiment, an example is shown in which the first channel ratio R1 is 25%.
  • the second channel area 111 is formed in each cell area 75 with a second channel area S2.
  • the second channel area S2 is defined by the total plane area of the plurality of second source regions 112 formed in each cell region 75.
  • the second channel region 111 is formed by the second channel ratio R2 (second ratio) in each cell region 75.
  • the second channel ratio R2 is the ratio occupied by the second channel area S2 in each cell area 75, assuming that the plane area of each cell area 75 is 100%.
  • the second channel ratio R2 is adjusted in the range of 0% or more and 50% or less.
  • the second channel ratio R2 is 0% or more and 5% or less, 5% or more and 10% or less, 10% or more and 15% or less, 15% or more and 20% or less, 20% or more and 25% or less, 25% or more and 30% or less, 30. It may be% or more and 35% or less, 35% or more and 40% or less, 40% or more and 45% or less, or 45% or more and 50% or less.
  • the second channel ratio R2 is preferably 10% or more and 35% or less.
  • the second source region 112 is formed in almost the entire area of the first side wall 71 and the second side wall 72 of the second trench gate structure 70.
  • the second contact region 113 is not formed on the first side wall 71 and the second side wall 72 of the second trench gate structure 70.
  • the second channel ratio R2 is preferably less than 50%.
  • the second channel ratio R2 When the second channel ratio R2 is 0%, the second source region 112 is not formed on the first side wall 71 and the second side wall 72 of the second trench gate structure 70. In this case, only the body region 55 and / or the second contact region 113 is formed on the first side wall 71 and the second side wall 72 of the second trench gate structure 70.
  • the second channel ratio R2 preferably exceeds 0%. In this form, an example is shown in which the second channel ratio R2 is 25%.
  • the total channel ratio RT in each cell area 75 is 50% in this form. In this form, all total channel percentages RT are set to equal values. Therefore, the average channel ratio RAV in the output region 6 (unit area) is 50%.
  • the average channel ratio RAV is the sum of all total channel ratio RTs divided by the total number of total channel ratio RTs.
  • FIGS. 12A and 12B show a form example when the average channel ratio RAV is adjusted.
  • FIG. 12A is a cross-sectional perspective view of a region corresponding to FIG. 7, which is a cross-sectional perspective view showing a mode including a channel structure according to a second embodiment.
  • FIG. 12B is a cross-sectional perspective view of a region corresponding to FIG. 7, which is a cross-sectional perspective view showing a mode including a channel structure according to a third embodiment.
  • FIG. 12A shows a morphological example when the average channel ratio RAV is adjusted to about 66%.
  • the total channel ratio RT of each cell region 75 is about 66%.
  • FIG. 12B shows a morphological example when the average channel ratio RAV is adjusted to 33%.
  • the total channel ratio RT of each cell region 75 is 33%.
  • the total channel ratio RT may be adjusted for each cell area 75. That is, a plurality of total channel ratio RTs having different values may be applied to each cell area 75.
  • the total channel ratio RT is related to the temperature rise of the semiconductor layer 2. For example, if the total channel ratio RT is increased, the temperature of the semiconductor layer 2 tends to rise. On the other hand, if the total channel ratio RT is reduced, the temperature of the semiconductor layer 2 becomes difficult to rise.
  • the total channel ratio RT may be adjusted according to the temperature distribution of the semiconductor layer 2. For example, the total channel ratio RT in the region where the temperature tends to rise in the semiconductor layer 2 may be relatively small, and the total channel ratio RT in the region where the temperature does not easily rise in the semiconductor layer 2 may be relatively large.
  • the central portion of the output region 6 can be exemplified as a region in the semiconductor layer 2 where the temperature tends to rise. As a region in the semiconductor layer 2 where the temperature does not easily rise, the peripheral edge portion of the output region 6 can be exemplified.
  • the average channel ratio RAV may be adjusted while adjusting the total channel ratio RT according to the temperature distribution of the semiconductor layer 2.
  • a plurality of cell regions 75 having a total channel ratio RT of 20% or more and 40% or less (for example, 25%) may be aggregated in a region (for example, a central portion) where the temperature tends to rise.
  • a plurality of cell regions 75 having a total channel ratio RT of 60% or more and 80% or less (for example, 75%) may be aggregated in a region (for example, a peripheral portion) where the temperature is unlikely to rise.
  • a plurality of cell regions 75 having a total channel ratio RT of more than 40% and less than 60% (for example, 50%) may be aggregated in a region between a region where the temperature tends to rise and a region where the temperature does not rise easily.
  • the total channel ratio RT of 20% or more and 40% or less, the total channel ratio RT of 40% or more and 60% or less, and the total channel ratio RT of 60% or more and 80% or less are arranged in a regular arrangement and a plurality of cell regions 75. May be applied to.
  • three types of total channel ratio RTs that repeat in the order of 25% (low) ⁇ 50% (middle) ⁇ 75% (high) may be applied to a plurality of cell regions 75.
  • the average channel ratio RAV may be adjusted to 50%.
  • FIG. 13 is a graph obtained by actually measuring the relationship between the active clamp withstand capacity Eac and the area resistivity Ron / A.
  • the graph of FIG. 13 shows the characteristics when the first MISFET 56 and the second MISFET 57 are controlled to the on state and the off state at the same time.
  • the vertical axis shows the active clamp withstand capacity Eac [mJ / mm 2 ], and the horizontal axis shows the area resistivity Ron ⁇ A [m ⁇ ⁇ mm 2 ].
  • the active clamp withstand capacity Eac is the withstand capacity against back electromotive force as described in FIG.
  • the area resistivity Ron ⁇ A represents the on-resistance in the semiconductor layer 2 during normal operation.
  • FIG. 13 shows the first plot point P1, the second plot point P2, the third plot point P3, and the fourth plot point P4.
  • the average channel ratio RAV that is, the total channel ratio RT in each cell area 75
  • the characteristics when adjusted to 33% and 25% are shown, respectively.
  • the average channel ratio RAV is preferably 33% or more (more specifically, 33% or more and less than 100%). In view of the active clamp withstand Eac, the average channel ratio RAV is preferably less than 33% (more specifically, more than 0% and less than 33%).
  • the area resistivity Ron ⁇ A decreased due to the increase in the average channel ratio RAV because the current path increased. Further, the reason why the active clamp withstand capacity Eac decreased due to the increase in the average channel ratio RAV was that a rapid temperature rise due to the counter electromotive force was caused.
  • the reason why the area resistivity Ron / A increased due to the decrease in the average channel ratio RAV is that the current path has shrunk. It is considered that the reason why the active clamp withstand Eac was improved due to the decrease in the average channel ratio RAV was that the average channel ratio RAV (total channel ratio RT) was relatively small and the local and rapid temperature rise was suppressed. ..
  • FIG. 14A is a cross-sectional perspective view for explaining a normal operation according to a first control example of the semiconductor device 1 shown in FIG.
  • FIG. 14B is a cross-sectional perspective view for explaining the active clamping operation according to the first control example of the semiconductor device 1 shown in FIG.
  • the structure on the first main surface 3 is omitted for convenience of explanation, and the gate control wiring 17 is simplified.
  • the first on signal Von1 is input to the first gate control wiring 17A
  • the second on signal Von2 is input to the second gate control wiring 17B
  • the third gate The third on signal Von3 is input to the control wiring 17C.
  • the first on-signal Von1, the second on-signal Von2, and the third on-signal Von3 are input from the control IC 10, respectively.
  • the first on-signal Von1, the second on-signal Von2, and the third on-signal Von3 each have a voltage equal to or higher than the gate threshold voltage Vth.
  • the first on-signal Von1, the second on-signal Von2, and the third on-signal Von3 may each have the same voltage.
  • the first opening side electrode 87, the second opening side electrode 107, the first bottom side electrode 86, and the second bottom side electrode 106 are turned on, respectively. That is, the first opening side electrode 87, the second opening side electrode 107, the first bottom side electrode 86, and the second bottom side electrode 106 function as gate electrodes, respectively.
  • both the first channel area 91 and the second channel area 111 are controlled to be in the ON state.
  • the on-state first channel region 91 and second channel region 111 are shown by dot-shaped hatching.
  • the channel utilization rate RU during normal operation is 100%.
  • the characteristic channel ratio RC during normal operation is 50%.
  • the channel utilization rate RU is the ratio of the first channel region 91 and the second channel region 111 that are controlled to be on in the first channel region 91 and the second channel region 111.
  • the characteristics of the power MISFET 9 are determined based on the characteristic channel ratio RC. As a result, the area resistivity Ron ⁇ A approaches the area resistivity Ron ⁇ A shown at the second plot point P2 in the graph of FIG.
  • the off signal Voff is input to the first gate control wiring 17A
  • the first clamp on signal VCon1 is input to the second gate control wiring 17B
  • the second The second clamp-on signal VCon2 is input to the 3-gate control wiring 17C.
  • the off signal Voff, the first clamp-on signal VCon1 and the second clamp-on signal VCon2 are input from the control IC 10, respectively.
  • the off signal Voff has a voltage (for example, a reference voltage) less than the gate threshold voltage Vth.
  • the first clamp-on signal VCon1 and the second clamp-on signal VCon2 each have a voltage equal to or higher than the gate threshold voltage Vth.
  • the first clamp-on signal VCon1 and the second clamp-on signal VCon2 may each have the same voltage.
  • the first clamp-on signal VCon1 and the second clamp-on signal VCon2 may have a voltage equal to or less than the voltage during normal operation.
  • the first opening side electrode 87 is turned off, and the first bottom side electrode 86, the second bottom side electrode 106, and the second opening side electrode 107 are turned on, respectively.
  • the first channel region 91 is controlled to the off state and the second channel region 111 is controlled to the on state.
  • the off-state first channel region 91 is indicated by filled hatching
  • the on-state second channel region 111 is indicated by dot-shaped hatching.
  • the first MISFET 56 is controlled to the off state, while the second MISFET 57 is controlled to the on state (second Half-ON control).
  • the channel utilization rate RU during active clamp operation exceeds zero and becomes less than the channel utilization rate RU during normal operation.
  • the channel utilization rate RU during active clamp operation is 50%.
  • the characteristic channel ratio RC during active clamp operation is 25%.
  • the first Half-ON control may be applied during the active clamping operation.
  • FIG. 15A is a cross-sectional perspective view for explaining a normal operation according to a second control example of the semiconductor device 1 shown in FIG.
  • FIG. 15B is a cross-sectional perspective view for explaining the active clamping operation according to the second control example of the semiconductor device 1 shown in FIG.
  • the structure on the first main surface 3 is omitted for convenience of explanation, and the gate control wiring 17 is simplified.
  • the first on signal Von1 is input to the first gate control wiring 17A
  • the second on signal Von2 is input to the second gate control wiring 17B
  • the third gate An off signal Voff is input to the control wiring 17C.
  • the first on-signal Von1, the second on-signal Von2, and the off-signal Voff are input from the control IC 10, respectively.
  • the first on-signal Von1 and the second on-signal Von2 each have a voltage equal to or higher than the gate threshold voltage Vth.
  • the first on-signal Von1 and the second on-signal Von2 may each have the same voltage.
  • the off signal Voff has a voltage (for example, a reference voltage) less than the gate threshold voltage Vth.
  • the first opening side electrode 87 and the second opening side electrode 107 are turned on, respectively, and the first bottom side electrode 86 and the second bottom side electrode 106 are turned off, respectively. That is, the first opening side electrode 87 and the second opening side electrode 107 function as gate electrodes, while the first bottom side electrode 86 and the second bottom side electrode 106 function as field electrodes.
  • both the first channel area 91 and the second channel area 111 are controlled to be in the ON state.
  • the on-state first channel region 91 and second channel region 111 are shown by dot-shaped hatching.
  • both the first MISFET 56 and the second MISFET 57 are driven (Full-ON control).
  • the channel utilization rate RU during normal operation is 100%.
  • the characteristic channel ratio RC during normal operation is 50%.
  • the area resistivity Ron ⁇ A approaches the area resistivity Ron ⁇ A shown at the second plot point P2 in the graph of FIG.
  • the first off signal Voff1 is input to the first gate control wiring 17A
  • the clamp on signal VCon is input to the second gate control wiring 17B
  • the second gate control wiring 17A is input.
  • the second off signal Voff2 is input to the 3-gate control wiring 17C.
  • the first off signal Voff1, the clamp-on signal VCon, and the second off signal Voff2 are input from the control IC 10, respectively.
  • the first off signal Voff1 has a voltage (for example, a reference voltage) less than the gate threshold voltage Vth.
  • the clamp-on signal VCon has a voltage equal to or higher than the gate threshold voltage Vth.
  • the clamp-on signal VCon may have a voltage below or below the voltage during normal operation.
  • the second off signal Voff2 has a voltage value (for example, a reference voltage) less than the gate threshold voltage Vth.
  • the first opening side electrode 87, the first bottom side electrode 86, and the second bottom side electrode 106 are turned off, and the second opening side electrode 107 is turned on.
  • the first channel region 91 is controlled to the off state and the second channel region 111 is controlled to the on state.
  • the off-state first channel region 91 is indicated by filled hatching
  • the on-state second channel region 111 is indicated by dot-shaped hatching.
  • the first MISFET 56 is controlled to the off state, while the second MISFET 57 is controlled to the on state (second Half-ON control).
  • the channel utilization rate RU during active clamp operation exceeds zero and becomes less than the channel utilization rate RU during normal operation.
  • the channel utilization rate RU during active clamp operation is 50%.
  • the characteristic channel ratio RC during active clamp operation is 25%.
  • the first Half-ON control may be applied during the active clamping operation.
  • the semiconductor device 1 includes an IPD (Intelligent Power Device) formed on the semiconductor layer 2.
  • the IPD includes a power MISFET 9 and a control IC 10 that controls the power MISFET 9. More specifically, the power MISFET 9 includes a first MISFET 56 and a second MISFET 57.
  • the control IC 10 individually controls the first MISFET 56 and the second MISFET 57.
  • control IC 10 controls the first MISFET 56 and the second MISFET 57 in the on state during the normal operation, controls the first MISFET 56 in the off state during the active clamp operation, and controls the second MISFET 57 in the on state.
  • the first MISFET 56 and the second MISFET 57 can be used to pass a current.
  • the area resistivity Ron ⁇ A (on resistance) can be reduced.
  • the second MISFET 57 can be used to pass a current while the first MISFET 56 is stopped, the counter electromotive force can be consumed (absorbed) by the second MISFET 57. As a result, a sudden temperature rise due to the counter electromotive force can be suppressed, so that the active clamp withstand capacity Eac can be improved.
  • the semiconductor device 1 has a first MISFET 56 including a first FET structure 58 and a second MISFET 57 including a second FET structure 68.
  • the first FET structure 58 includes a first trench gate structure 60 and a first channel region 91.
  • the second FET structure 68 includes a second trench gate structure 70 and a second channel region 111.
  • control IC 10 controls the first MISFET 56 and the second MISFET 57 so that different characteristic channel ratio RC (channel area) is applied between the normal operation and the active clamp operation. More specifically, the control IC 10 controls the first MISFET 56 and the second MISFET 57 so that the channel utilization rate RU during the active clamp operation exceeds zero and becomes less than the channel utilization rate RU during the normal operation.
  • RC channel area
  • the characteristic channel ratio RC increases relatively. As a result, the current path is relatively increased, so that the area resistivity Ron ⁇ A (on resistance) can be reduced. On the other hand, during the active clamping operation, the characteristic channel ratio RC is relatively reduced. As a result, a sudden temperature rise due to the counter electromotive force can be suppressed, so that the active clamp withstand capacity Eac can be improved.
  • FIG. 16 is a cross-sectional perspective view of a region corresponding to FIG. 7, and is a perspective view showing a semiconductor device 151 according to a second embodiment of the present invention.
  • the same reference numerals will be given to the structures corresponding to the structures described for the semiconductor device 1, and the description thereof will be omitted.
  • a plurality of first FET structures 58 and a plurality of second FET structures 68 are formed in such a manner that one first FET structure 58 and one second FET structure 68 are alternately arranged.
  • a plurality of (two in this form) first FET structure 58 groups and a plurality of (two in this form) second FET structure 68 groups are alternately arranged in a plurality of positions.
  • a 1-FET structure 58 and a plurality of second FET structures 68 are formed.
  • the second channel ratio R2 (second channel area S2) is equal to the first channel ratio R1 (first channel area S1).
  • the second channel ratio R2 is different from the first channel ratio R1 (R1 ⁇ R2). More specifically, the second channel ratio R2 is less than the first channel ratio R1 (R2 ⁇ R1).
  • the structure of the semiconductor device 151 will be specifically described.
  • the plurality of cell regions 75 are regions between two first FET structures 58 adjacent to each other, one first FET structure 58 adjacent to each other, and one second FET structure. It is partitioned into a region between 68 and a region between two second FET structures 68 adjacent to each other.
  • the three total channel ratio RTs include a first total channel ratio RT1, a second total channel ratio RT2, and a third total channel ratio RT3.
  • the first total channel ratio RT1 is applied to the region between two first FET structures 58 adjacent to each other.
  • the second channel region 111 is not formed in the region between the two first FET structures 58 adjacent to each other.
  • the first total channel ratio RT1 is the total value of the first channel ratio R1 of the two first FET structures 58 adjacent to each other.
  • the first total channel ratio RT1 may be adjusted to 60% or more and 80% or less as an example.
  • the first total channel ratio RT1 is adjusted to 75% in this embodiment.
  • the first channel ratio R1 on one side and the first channel ratio R1 on the other side are 37.5%, respectively.
  • the second total channel ratio RT2 is applied to the region between one first FET structure 58 and one second FET structure 68 adjacent to each other. In the region between one first FET structure 58 and one second FET structure 68 adjacent to each other, a first channel region 91 and a second channel region 111 are formed due to the structure.
  • the second total channel ratio RT2 is the total value of the first channel ratio R1 and the second channel ratio R2.
  • the second total channel ratio RT2 may be adjusted to more than 40% and less than 60% as an example.
  • the second total channel ratio RT2 is adjusted to 50% in this embodiment.
  • the first channel ratio R1 is 25% and the second channel ratio R2 is 25%.
  • the third total channel ratio RT3 is applied to the region between two second FET structures 68 adjacent to each other. Structurally, the first channel region 91 is not formed in the region between the two second FET structures 68 adjacent to each other.
  • the third total channel ratio RT3 is the total value of the second channel ratio R2 of the two second FET structures 68 adjacent to each other.
  • the third total channel ratio RT3 may be adjusted to 20% or more and 40% or less as an example.
  • the third total channel ratio RT3 is adjusted to 25% in this embodiment.
  • the second channel ratio R2 on one side and the second channel ratio R2 on the other side are 12.5%, respectively.
  • the first channel region 91 occupies a ratio of more than 50% (1/2) of all channels.
  • the first channel region 91 occupies 62.5% of all channels and the second channel region 111 occupies 37.5% of all channels. That is, the second channel ratio R2 is less than the first channel ratio R1 (R2 ⁇ R1).
  • the average channel ratio RAV is 50% in this form.
  • the other structure of the semiconductor device 151 is the same as that of the semiconductor device 1. In this embodiment, the controls described below are implemented.
  • FIG. 17A is a cross-sectional perspective view for explaining a normal operation according to a first control example of the semiconductor device 151 shown in FIG.
  • FIG. 17B is a cross-sectional perspective view for explaining the active clamping operation according to the first control example of the semiconductor device 151 shown in FIG.
  • the structure on the first main surface 3 is omitted for convenience of explanation, and the gate control wiring 17 is simplified.
  • the first on signal Von1 is input to the first gate control wiring 17A
  • the second on signal Von2 is input to the second gate control wiring 17B
  • the third gate The third on signal Von3 is input to the control wiring 17C.
  • the first on-signal Von1, the second on-signal Von2, and the third on-signal Von3 are input from the control IC 10, respectively.
  • the first on-signal Von1, the second on-signal Von2, and the third on-signal Von3 each have a voltage equal to or higher than the gate threshold voltage Vth.
  • the first on-signal Von1, the second on-signal Von2, and the third on-signal Von3 may each have the same voltage.
  • the first opening side electrode 87, the second opening side electrode 107, the first bottom side electrode 86, and the second bottom side electrode 106 are turned on, respectively. That is, the first opening side electrode 87, the second opening side electrode 107, the first bottom side electrode 86, and the second bottom side electrode 106 function as gate electrodes, respectively.
  • both the first channel area 91 and the second channel area 111 are controlled to be in the ON state.
  • the on-state first channel region 91 and second channel region 111 are shown by dot-shaped hatching.
  • both the first MISFET 56 and the second MISFET 57 are driven (Full-ON control).
  • the channel utilization rate RU during normal operation is 100%.
  • the characteristic channel ratio RC during normal operation is 50%.
  • the area resistivity Ron ⁇ A approaches the area resistivity Ron ⁇ A shown at the second plot point P2 in the graph of FIG.
  • the off signal Voff is input to the first gate control wiring 17A
  • the first clamp on signal VCon1 is input to the second gate control wiring 17B
  • the second The second clamp-on signal VCon2 is input to the 3-gate control wiring 17C.
  • the off signal Voff, the first clamp-on signal VCon1 and the second clamp-on signal VCon2 are input from the control IC 10, respectively.
  • the off signal Voff has a voltage (for example, a reference voltage) less than the gate threshold voltage Vth.
  • the first clamp-on signal VCon1 and the second clamp-on signal VCon2 each have a voltage equal to or higher than the gate threshold voltage Vth.
  • the first clamp-on signal VCon1 and the second clamp-on signal VCon2 may each have the same voltage.
  • the first clamp-on signal VCon1 and the second clamp-on signal VCon2 may have a voltage equal to or lower than the voltage during normal operation, respectively.
  • the first opening side electrode 87 is turned off, and the second opening side electrode 107, the first bottom side electrode 86, and the second bottom side electrode 106 are turned on, respectively.
  • the first channel region 91 is controlled to the off state and the second channel region 111 is controlled to the on state.
  • the off-state first channel region 91 is indicated by filled hatching
  • the on-state second channel region 111 is indicated by dot-shaped hatching.
  • the first MISFET 56 is controlled to the off state, while the second MISFET 57 is controlled to the on state (second Half-ON control).
  • the channel utilization rate RU during the active clamp operation exceeds zero and becomes less than the channel utilization rate RU during the normal operation. More specifically, the channel utilization rate RU during the active clamping operation is controlled so that the first channel region 91 having the first channel ratio R1 (R2 ⁇ R1) exceeding the second channel ratio R2 is controlled to the off state. It is less than 1/2 of the channel utilization rate RU during normal operation.
  • the channel utilization rate RU during active clamp operation is 37.5%.
  • the characteristic channel ratio RC during active clamp operation is 18.75%.
  • FIG. 18A is a cross-sectional perspective view for explaining a normal operation according to a second control example of the semiconductor device 151 shown in FIG.
  • FIG. 18B is a cross-sectional perspective view for explaining the active clamping operation according to the second control example of the semiconductor device 151 shown in FIG.
  • the structure on the first main surface 3 is omitted for convenience of explanation, and the gate control wiring 17 is simplified.
  • the first on-signal Von1 is input to the first gate control wiring 17A
  • the second on-signal Von2 is input to the second gate control wiring 17B
  • the third gate An off signal Voff is input to the control wiring 17C.
  • the first on-signal Von1, the second on-signal Von2, and the off-signal Voff are input from the control IC 10, respectively.
  • the first on-signal Von1 and the second on-signal Von2 each have a voltage equal to or higher than the gate threshold voltage Vth.
  • the first on-signal Von1 and the second on-signal Von2 may each have the same voltage.
  • the off signal Voff may be a reference voltage.
  • the first opening side electrode 87 and the second opening side electrode 107 are turned on, respectively, and the first bottom side electrode 86 and the second bottom side electrode 106 are turned off, respectively. That is, the first opening side electrode 87 and the second opening side electrode 107 function as gate electrodes, while the first bottom side electrode 86 and the second bottom side electrode 106 function as field electrodes.
  • both the first channel area 91 and the second channel area 111 are controlled to be in the ON state.
  • the on-state first channel region 91 and second channel region 111 are shown by dot-shaped hatching.
  • both the first MISFET 56 and the second MISFET 57 are driven (Full-ON control).
  • the channel utilization rate RU during normal operation is 100%.
  • the characteristic channel ratio RC during normal operation is 50%.
  • the area resistivity Ron ⁇ A approaches the area resistivity Ron ⁇ A shown at the second plot point P2 in the graph of FIG.
  • the first off signal Voff1 is input to the first gate control wiring 17A
  • the clamp on signal VCon is input to the second gate control wiring 17B
  • the second gate control wiring 17A is input.
  • the second off signal Voff2 is input to the 3-gate control wiring 17C.
  • the first off signal Voff1, the clamp-on signal VCon, and the second off signal Voff2 are input from the control IC 10, respectively.
  • the first off signal Voff1 has a voltage (for example, a reference voltage) less than the gate threshold voltage Vth.
  • the clamp-on signal VCon has a voltage equal to or higher than the gate threshold voltage Vth.
  • the clamp-on signal VCon may have a voltage below or below the voltage during normal operation.
  • the second off signal Voff2 may be a reference voltage.
  • the first opening side electrode 87, the first bottom side electrode 86, and the second bottom side electrode 106 are turned off, and the second opening side electrode 107 is turned on.
  • the first channel region 91 is controlled to the off state and the second channel region 111 is controlled to the on state.
  • the off-state first channel region 91 is indicated by filled hatching
  • the on-state second channel region 111 is indicated by dot-shaped hatching.
  • the first MISFET 56 is controlled to the off state, while the second MISFET 57 is controlled to the on state (second Half-ON control).
  • the channel utilization rate RU during the active clamp operation exceeds zero and becomes less than the channel utilization rate RU during the normal operation. More specifically, the channel utilization rate RU during the active clamping operation is controlled so that the first channel region 91 having the first channel ratio R1 (R2 ⁇ R1) exceeding the second channel ratio R2 is controlled to the off state. It is less than 1/2 of the channel utilization rate RU during normal operation.
  • the channel utilization rate RU during active clamp operation is 37.5%.
  • the characteristic channel ratio RC during active clamp operation is 18.75%.
  • FIG. 19A is a cross-sectional perspective view for explaining a normal operation according to a third control example of the semiconductor device 151 shown in FIG.
  • FIG. 19B is a cross-sectional perspective view for explaining the active clamping operation according to the third control example of the semiconductor device 151 shown in FIG.
  • the structure on the first main surface 3 is omitted for convenience of explanation, and the gate control wiring 17 is simplified.
  • the on signal Von is input to the first gate control wiring 17A
  • the first off signal Voff1 is input to the second gate control wiring 17B
  • the third gate control wiring is input to 17C.
  • the on signal Von, the first off signal Voff1 and the second off signal Voff2 are input from the control IC 10, respectively.
  • the on-signal Von has a voltage equal to or higher than the gate threshold voltage Vth.
  • the first off signal Voff1 and the second off signal Voff2 may each have a voltage (for example, a reference voltage) less than the gate threshold voltage Vth.
  • the first opening side electrode 87 is turned on, and the first bottom side electrode 86, the second bottom side electrode 106, and the second opening side electrode 107 are turned off, respectively. That is, while the first opening side electrode 87 functions as a gate electrode, the first bottom side electrode 86 and the second bottom side electrode 106 function as field electrodes.
  • the first channel area 91 is controlled to be in the on state and the second channel area 111 is controlled to be in the off state.
  • the on-state first channel region 91 is indicated by dot-shaped hatching
  • the off-state second channel region 111 is indicated by fill hatching.
  • the first MISFET 56 is controlled to the ON state, while the second MISFET 57 is controlled to the OFF state (first Half-ON control).
  • the second channel region 111 having the second channel ratio R2 (R2 ⁇ R1) less than the first channel ratio R1 is controlled to be off, so that the average channel ratio RAV Will be less than.
  • the channel utilization rate RU during normal operation is 62.5%.
  • the characteristic channel ratio RC during normal operation is 31.25%.
  • the area resistivity Ron ⁇ A approaches the area resistivity Ron ⁇ A shown at the third plot point P3 in the graph of FIG.
  • the first off signal Voff1 is input to the first gate control wiring 17A
  • the clamp on signal VCon is input to the second gate control wiring 17B
  • the second gate control wiring 17A is input.
  • the second off signal Voff2 is input to the 3-gate control wiring 17C.
  • the first off signal Voff1, the clamp-on signal VCon, and the second off signal Voff2 are input from the control IC 10, respectively.
  • the first off signal Voff1 has a voltage (for example, a reference voltage) less than the gate threshold voltage Vth.
  • the clamp-on signal VCon has a voltage equal to or higher than the gate threshold voltage Vth.
  • the clamp-on signal VCon may have a voltage below or below the voltage during normal operation.
  • the second off signal Voff2 may be a reference voltage.
  • the second opening side electrode 107 is turned on, and the first bottom side electrode 86, the first opening side electrode 87, and the second bottom side electrode 106 are turned off, respectively. That is, while the second opening side electrode 107 functions as a gate electrode, the first bottom side electrode 86 and the second bottom side electrode 106 function as field electrodes.
  • the first channel area 91 is controlled to the off state and the second channel area 111 is controlled to the on state.
  • the off-state first channel region 91 is indicated by fill hatching
  • the on-state second channel region 111 is indicated by dot-shaped hatching.
  • the first MISFET 56 is controlled to the off state, while the second MISFET 57 is controlled to the on state (second Half-ON control).
  • the channel utilization rate RU during the active clamping operation exceeds zero because the first channel region 91 having the first channel ratio R1 (R2 ⁇ R1) exceeding the second channel ratio R2 is controlled to be in the off state. Therefore, the channel utilization rate during normal operation is less than RU.
  • the channel utilization rate RU during active clamp operation is 37.5%.
  • the characteristic channel ratio RC during active clamp operation is 18.75%.
  • the off signal Voff is input to the third gate control wiring 17C during the normal operation and the active clamp operation.
  • the on-signal Von may be input to the third gate control wiring 17C during the normal operation and the active clamp operation.
  • the semiconductor device 151 can also exert the same effect as the effect described for the semiconductor device 1.
  • the second channel ratio R2 is different from the first channel ratio R1 (R1 ⁇ R2). More specifically, the second channel ratio R2 is less than the first channel ratio R1 (R1> R2).
  • the control IC 10 controls the first MISFET 56 and the second MISFET 57 so that the channel utilization rate RU in the active clamp operation exceeds zero and becomes less than the channel utilization rate RU in the normal operation. More specifically, the control IC 10 controls the first channel region 91 to the off state and the second channel region 111 to the on state during the active clamping operation. As a result, the effect of improving the active clamp capacity Eac can be enhanced.
  • the first Half-ON control can be applied during the normal operation, and the second Half-ON control can be applied during the active clamp operation. Further, according to the semiconductor device 151, the second Half-ON control can be applied during the normal operation, and the first Half-ON control can be applied during the active clamp operation.
  • various area resistivity Ron ⁇ A and active clamp withstand capacity Eac can be realized while having the same average channel ratio RAV only by changing the control method.
  • a plurality of (two in this form) first FET structure 58 groups and a plurality of (two in this form) second FET structure 68 groups are alternately arranged in a plurality of positions.
  • a 1-FET structure 58 and a plurality of second FET structures 68 are formed.
  • a first channel region 91 can be formed in a region between a plurality of adjacent first FET structures 58 without being connected to the second channel region 111. Therefore, since the first channel region 91 can be appropriately formed, the first channel ratio R1 can be appropriately adjusted.
  • a second channel region 111 can be formed in a region between a plurality of adjacent second FET structures 68 without being connected to the first channel region 91. Therefore, since the second channel region 111 can be appropriately formed, the second channel ratio R2 can be appropriately adjusted. Thereby, the average channel ratio RAV and the characteristic channel ratio RC can be appropriately adjusted.
  • FIG. 20 is a perspective view of the semiconductor device 161 according to the third embodiment of the present invention as viewed from one direction.
  • FIG. 21 is a cross-sectional perspective view of the region XXI shown in FIG.
  • FIG. 22 is a cross-sectional perspective view in which the source electrode 12 and the gate control wiring 17 are removed from FIG. 21.
  • FIG. 23 is a cross-sectional perspective view of FIG. 22 with the interlayer insulating layer 142 removed.
  • the same reference numerals will be given to the structures corresponding to the structures described for the semiconductor device 1, and the description thereof will be omitted.
  • the gate control wiring 17 includes the first gate control wiring 17A, the second gate control wiring 17B, and the third gate control wiring 17C.
  • the gate control wiring 17 does not have the third gate control wiring 17C, but includes only the first gate control wiring 17A and the second gate control wiring 17B.
  • the second bottom side electrode 106 is electrically connected to the first bottom side electrode 86.
  • the second bottom electrode 106 is electrically insulated from the first bottom electrode 86.
  • the semiconductor device 161 is connected to the first trench gate structure 60 and the second trench gate structure 70, respectively, in a manner in which the first trench gate structure 60 and the second trench gate structure 70 are electrically insulated from each other. Includes a plurality of trench contact structures 120.
  • the structure of the other end of the first FET structure 58 and the region on the other end side of the second FET structure 68 is the same as the structure of the region on one end side of the first FET structure 58 and the one end side of the second FET structure 68.
  • the structure of one end of the first FET structure 58 and the region on the one end side of the second FET structure 68 will be described as an example, and the other end of the first FET structure 58 and the other end of the second FET structure 68 will be described. The description of the structure will be omitted.
  • the plurality of trench contact structures 120 include a plurality of first trench contact structures 162 and a plurality of second trench contact structures 163.
  • the plurality of first trench contact structures 162 are connected to one ends of the corresponding plurality of first trench gate structures 60 at intervals from the plurality of second trench gate structures 70.
  • the first trench contact structure 162 is connected to the corresponding first trench gate structure 60 in a one-to-one correspondence.
  • the plurality of second trench contact structures 163 are connected to one ends of the corresponding plurality of second trench gate structures 70 at intervals from the plurality of first trench gate structures 60.
  • the second trench contact structure 163 is connected to the corresponding second trench gate structure 70 in a one-to-one correspondence.
  • Each first trench contact structure 162 includes a first contact trench 164, a first contact insulating layer 165, and a first contact electrode 166.
  • the first contact trench 164, the first contact insulating layer 165, and the first contact electrode 166 correspond to the above-mentioned contact trench 131, contact insulating layer 132, and contact electrode 133, respectively.
  • the first contact trench 164 communicates with one end of the first gate trench 81.
  • the first contact trench 164 forms one trench extending along the second direction Y with the first gate trench 81.
  • the first contact insulating layer 165 is integrated with the first insulating layer 82 at the communication portion between the first gate trench 81 and the first contact trench 164. More specifically, the first contact insulating layer 165 includes a drawer insulating layer 165A drawn into the first gate trench 81.
  • the drawer insulating layer 165A corresponds to the drawer insulating layer 132A described above. That is, the first contact insulating layer 165 is integrated with the first bottom side insulating layer 84 and the first opening side insulating layer 85 in the first gate trench 81 across the communication portion.
  • the first contact electrode 166 is integrated with the first bottom electrode 86 at the communication portion between the first gate trench 81 and the first contact trench 164. More specifically, the first contact electrode 166 includes a lead-out electrode 166A drawn into the first gate trench 81.
  • the extraction electrode 166A corresponds to the above-mentioned extraction electrode 133A.
  • first contact electrode 166 is electrically connected to the first bottom electrode 86 in the first gate trench 81 across the communication portion.
  • a first intermediate insulating layer 88 is interposed between the first contact electrode 166 and the first opening side electrode 87 in the first gate trench 81.
  • Each second trench contact structure 163 includes a second contact trench 167, a second contact insulating layer 168, and a second contact electrode 169.
  • the second contact trench 167, the second contact insulating layer 168, and the second contact electrode 169 correspond to the above-mentioned contact trench 131, contact insulating layer 132, and contact electrode 133, respectively.
  • the second contact trench 167 communicates with one end of the second gate trench 101.
  • the second contact trench 167 forms one trench extending along the second direction Y with the second gate trench 101.
  • the second contact insulating layer 168 is integrated with the second insulating layer 102 at the communication portion between the second gate trench 101 and the second contact trench 167.
  • the second contact insulating layer 168 includes a drawer insulating layer 168A drawn out into the second gate trench 101.
  • the drawer insulating layer 168A corresponds to the drawer insulating layer 132A described above. That is, the second contact insulating layer 168 is integrated with the second bottom side insulating layer 104 and the second opening side insulating layer 105 in the second gate trench 101 across the communication portion.
  • the second contact electrode 169 is integrated with the second bottom electrode 106 at the communication portion between the second gate trench 101 and the second contact trench 167. Specifically, the second contact electrode 169 includes a lead-out electrode 169A drawn into the second gate trench 101.
  • the extraction electrode 169A corresponds to the above-mentioned extraction electrode 133A.
  • the second contact electrode 169 is electrically connected to the second bottom electrode 106 in the second gate trench 101 across the communication portion.
  • a second intermediate insulating layer 108 is interposed between the second contact electrode 169 and the second opening side electrode 107 in the second gate trench 101.
  • the second contact electrode 169 is electrically insulated from the first contact electrode 166.
  • the second bottom electrode 106 is electrically insulated from the first bottom electrode 86. That is, the first bottom side electrode 86 and the second bottom side electrode 106 are configured to be controllable independently of each other.
  • the plurality of third plug electrodes 145 include a plurality of third plug electrodes 145A and a plurality of third plug electrodes 145B in this form.
  • the plurality of third plug electrodes 145A are respectively embedded in the interlayer insulating layer 142 that covers the first contact electrode 166 of the first trench contact structure 162.
  • the plurality of third plug electrodes 145A penetrate the interlayer insulating layer 142 and are connected to the first contact electrode 166.
  • the plurality of third plug electrodes 145B are each embedded in the portion of the interlayer insulating layer 142 that covers the second contact electrode 169 of the second trench contact structure 163.
  • the plurality of third plug electrodes 145B penetrate the interlayer insulating layer 142 and are connected to the second contact electrode 169.
  • the first gate control wiring 17A of the gate control wiring 17 is electrically connected to the first bottom side electrode 86 and the first opening side electrode 87. More specifically, the first gate control wiring 17A is electrically connected to the plurality of first plug electrodes 143 and the plurality of third plug electrodes 145A on the interlayer insulating layer 142.
  • the wiring pattern of the first gate control wiring 17A is arbitrary.
  • a gate control signal from the control IC 10 is input to the first gate control wiring 17A.
  • the gate control signal is transmitted to the first bottom side electrode 86 and the first opening side electrode 87 via the plurality of first plug electrodes 143 and the plurality of third plug electrodes 145A.
  • the first bottom side electrode 86 and the first opening side electrode 87 are controlled to the same voltage at the same time in this form.
  • the withstand voltage of the first trench gate structure 60 can be increased.
  • the second gate control wiring 17B of the gate control wiring 17 is electrically connected to the second bottom side electrode 106 and the second opening side electrode 107. More specifically, the second gate control wiring 17B is electrically connected to the plurality of second plug electrodes 144 and the plurality of third plug electrodes 145B on the interlayer insulating layer 142.
  • the wiring pattern of the second gate control wiring 17B is arbitrary.
  • a gate control signal from the control IC 10 is input to the second gate control wiring 17B.
  • the gate control signal is transmitted to the second bottom electrode 106 and the second opening electrode 107 via the plurality of first plug electrodes 143 and the plurality of third plug electrodes 145B.
  • the second bottom side electrode 106 and the second opening side electrode 107 are controlled to the same voltage at the same time in this form.
  • the withstand voltage of the second trench gate structure 70 can be increased.
  • FIG. 24A is a cross-sectional perspective view for explaining the normal operation of the semiconductor device 161 shown in FIG. 23.
  • FIG. 24B is a cross-sectional perspective view for explaining the active clamping operation of the semiconductor device 161 shown in FIG. 23.
  • the structure on the first main surface 3 is omitted to simplify the gate control wiring 17.
  • the first on-signal Von1 is input to the first gate control wiring 17A
  • the second on-signal Von2 is input to the second gate control wiring 17B.
  • the first on-signal Von1 and the second on-signal Von2 are input from the control IC 10, respectively.
  • the first on-signal Von1 and the second on-signal Von2 each have a voltage equal to or higher than the gate threshold voltage Vth.
  • the first on-signal Von1 and the second on-signal Von2 may each have the same voltage.
  • the first opening side electrode 87, the second opening side electrode 107, the first bottom side electrode 86, and the second bottom side electrode 106 are turned on, respectively. That is, the first opening side electrode 87, the second opening side electrode 107, the first bottom side electrode 86, and the second bottom side electrode 106 function as gate electrodes, respectively.
  • both the first channel area 91 and the second channel area 111 are controlled to be in the ON state.
  • the on-state first channel region 91 and second channel region 111 are shown by dot-shaped hatching.
  • both the first MISFET 56 and the second MISFET 57 are driven (Full-ON control).
  • the channel utilization rate RU during normal operation is 100%.
  • the characteristic channel ratio RC during normal operation is 50%.
  • the area resistivity Ron ⁇ A approaches the area resistivity Ron ⁇ A shown at the second plot point P2 in the graph of FIG.
  • the off signal Voff is input to the first gate control wiring 17A, and the clamp on signal VCon is input to the second gate control wiring 17B.
  • the off signal Voff and the clamp-on signal VCon are input from the control IC 10, respectively.
  • the off signal Voff has a voltage (for example, a reference voltage) less than the gate threshold voltage Vth.
  • the clamp-on signal VCon has a voltage equal to or higher than the gate threshold voltage Vth.
  • the clamp-on signal VCon may have a voltage below or below the voltage during normal operation.
  • the first bottom side electrode 86 and the first opening side electrode 87 are turned off, respectively, and the second bottom side electrode 106 and the second opening side electrode 107 are turned on, respectively.
  • the first channel region 91 is controlled to the off state and the second channel region 111 is controlled to the on state.
  • the off-state first channel region 91 is indicated by fill hatching
  • the on-state second channel region 111 is indicated by dot-shaped hatching.
  • the first MISFET 56 is controlled to the off state, while the second MISFET 57 is controlled to the on state (second Half-ON control).
  • the channel utilization rate RU during active clamp operation exceeds zero and becomes less than the channel utilization rate RU during normal operation.
  • the channel utilization rate RU during active clamp operation is 50%.
  • the characteristic channel ratio RC during active clamp operation is 25%.
  • the semiconductor device 161 can also exert the same effect as the effect described for the semiconductor device 1.
  • the second bottom electrode 106 is electrically insulated from the first bottom electrode 86
  • the second opening side electrode 107 is electrically insulated from the first opening electrode 87. ing.
  • the control IC 10 simultaneously controls the first bottom side electrode 86 and the first opening side electrode 87 of the first MISFET 56 to the same voltage.
  • the electric field concentration on the first intermediate insulating layer 88 can be appropriately suppressed, so that the withstand voltage of the first trench gate structure 60 can be increased.
  • control IC 10 simultaneously controls the second bottom side electrode 106 and the second opening side electrode 107 of the second MISFET 57 to the same voltage. As a result, it is possible to appropriately suppress the formation of a potential difference between the second bottom side electrode 106 and the second opening side electrode 107 during normal operation and active clamping operation. As a result, the electric field concentration on the second intermediate insulating layer 108 can be appropriately suppressed, so that the withstand voltage of the second trench gate structure 70 can be increased.
  • FIG. 25 is a cross-sectional perspective view of a region corresponding to FIG. 21, which is a cross-sectional perspective view showing the semiconductor device 171 according to the fourth embodiment of the present invention.
  • FIG. 26 is a cross-sectional perspective view of FIG. 25 with the structure above the semiconductor layer 2 removed.
  • the same reference numerals will be given to the structures corresponding to the structures described for the semiconductor device 161 and the description thereof will be omitted.
  • a plurality of first FET structures 58 and a plurality of second FET structures 68 are formed in such a manner that one first FET structure 58 and one second FET structure 68 are alternately arranged.
  • a plurality of (two in this form) first FET structure 58 groups and a plurality of (two in this form) second FET structure 68 groups are alternately arranged.
  • a plurality of first FET structures 58 and a plurality of second FET structures 68 are formed.
  • a plurality of first trench contact structures 162 are connected to the corresponding first trench gate structure 60 in a one-to-one correspondence relationship.
  • a plurality of first trench contact structures 162 are connected to a group of a plurality of (two in this embodiment) first trench gate structures 60 adjacent to each other.
  • the plurality of first trench contact structures 162 are formed in an arch shape in a plan view.
  • a plurality of second trench contact structures 163 are connected to the corresponding second trench gate structure 70 in a one-to-one correspondence relationship.
  • a plurality of second trench contact structures 163 are connected to a group of a plurality of (two in this embodiment) second trench gate structures 70 adjacent to each other.
  • the plurality of second trench contact structures 163 are formed in an arch shape in a plan view.
  • the structure of the semiconductor device 171 will be specifically described.
  • the plurality of cell regions 75 are regions between two first FET structures 58 adjacent to each other, one first FET structure 58 and one adjacent to each other. It is partitioned into a region between the second FET structures 68 and a region between two second FET structures 68 adjacent to each other.
  • the three total channel ratio RTs include a first total channel ratio RT1, a second total channel ratio RT2, and a third total channel ratio RT3.
  • the first total channel ratio RT1 is applied to the region between two first FET structures 58 adjacent to each other.
  • the second channel region 111 is not formed in the region between the two first FET structures 58 adjacent to each other due to the structure.
  • the first total channel ratio RT1 is the total value of the first channel ratio R1 of the two first FET structures 58 adjacent to each other.
  • the first total channel ratio RT1 may be adjusted to 0% or more and 100% or less (preferably more than 0% and less than 100%).
  • the first total channel ratio RT1 is adjusted here to 50%.
  • the first channel ratio R1 on one side and the first channel ratio R1 on the other side are 25%, respectively.
  • the second total channel ratio RT2 is applied to the region between one first FET structure 58 and one second FET structure 68 adjacent to each other. In the region between one first FET structure 58 and one second FET structure 68 adjacent to each other, a first channel region 91 and a second channel region 111 are formed due to the structure.
  • the second total channel ratio RT2 is the total value of the first channel ratio R1 and the second channel ratio R2.
  • the second total channel ratio RT2 may be adjusted to 0% or more and 100% or less (preferably more than 0% and less than 100%).
  • the second total channel ratio RT2 is adjusted to 50% in this embodiment.
  • the first channel ratio R1 is 25% and the second channel ratio R2 is 25%.
  • the third total channel ratio RT3 is applied to the region between two second FET structures 68 adjacent to each other.
  • the first channel region 91 is not formed in the region between the two second FET structures 68 adjacent to each other due to the structure.
  • the third total channel ratio RT3 is the total value of the second channel ratio R2 of the two second FET structures 68 adjacent to each other.
  • the third total channel ratio RT3 may be adjusted to 0% or more and 100% or less (preferably more than 0% and less than 100%).
  • the third total channel ratio RT3 is adjusted here to 50%.
  • the second channel ratio R2 on one side and the second channel ratio R2 on the other side are 25%, respectively.
  • the first channel region 91 occupies 1/2 (50%) of all channels, and the second channel region 111 occupies 1/2 (50%) of all channels.
  • the average channel ratio RAV is 50% in this form.
  • each first trench contact structure 162 the first contact trench 164 communicates with one end of a plurality of first gate trenches 81 adjacent to each other.
  • the first contact insulating layer 165 is integrated with the first insulating layer 82 at the communication portion between the first gate trench 81 and the first contact trench 164.
  • the first contact insulating layer 165 includes a drawer insulating layer 165A drawn out into each of the first gate trenches 81, and insulates the first bottom side in each of the first gate trenches 81 across the communication portion. It is integrated with the layer 84 and the first opening side insulating layer 85.
  • the first contact electrode 166 is integrated with the first bottom electrode 86 at the communication portion between the first gate trench 81 and the first contact trench 164. More specifically, the first contact electrode 166 includes a lead-out electrode 166A drawn into each first gate trench 81, and crosses the communication portion into the first bottom electrode 86 in each first gate trench 81. It is electrically connected. A first intermediate insulating layer 88 is interposed between the first contact electrode 166 and the first opening side electrode 87 in each first gate trench 81.
  • the second contact trench 167 communicates with one end of a plurality of second gate trenches 101 adjacent to each other.
  • the second contact insulating layer 168 is integrated with the second insulating layer 102 at the communication portion between each of the second gate trench 101 and the second contact trench 167.
  • the second contact insulating layer 168 includes a drawer insulating layer 168A drawn out into each of the second gate trenches 101, and insulates the second bottom side in each of the second gate trenches 101 across the communication portion. It is integrated with the layer 104 and the second opening side insulating layer 105.
  • the second contact electrode 169 is integrated with the second bottom electrode 106 at the communication portion between the second gate trench 101 and the second contact trench 167. More specifically, the second contact electrode 169 includes a lead-out electrode 169A drawn into each second gate trench 101, and crosses the communication portion into the second bottom electrode 106 in each second gate trench 101. It is electrically connected. A second intermediate insulating layer 108 is interposed between the second contact electrode 169 and the second opening side electrode 107 in each second gate trench 101.
  • FIG. 27A is a cross-sectional perspective view for explaining the normal operation of the semiconductor device 171 shown in FIG. 25.
  • FIG. 27B is a cross-sectional perspective view for explaining the active clamping operation of the semiconductor device 171 shown in FIG. 25.
  • the structure on the first main surface 3 is omitted for convenience of explanation, and the gate control wiring 17 is simplified.
  • the first on-signal Von1 is input to the first gate control wiring 17A
  • the second on-signal Von2 is input to the second gate control wiring 17B.
  • the first on-signal Von1 and the second on-signal Von2 are input from the control IC 10, respectively.
  • the first on-signal Von1 and the second on-signal Von2 each have a voltage equal to or higher than the gate threshold voltage Vth.
  • the first on-signal Von1 and the second on-signal Von2 may each have the same voltage.
  • the first opening side electrode 87, the second opening side electrode 107, the first bottom side electrode 86, and the second bottom side electrode 106 are turned on, respectively. That is, the first opening side electrode 87, the second opening side electrode 107, the first bottom side electrode 86, and the second bottom side electrode 106 function as gate electrodes, respectively.
  • both the first channel area 91 and the second channel area 111 are controlled to be in the ON state.
  • the on-state first channel region 91 and second channel region 111 are shown by dot-shaped hatching.
  • both the first MISFET 56 and the second MISFET 57 are driven (Full-ON control).
  • the channel utilization rate RU during normal operation is 100%.
  • the characteristic channel ratio RC during normal operation is 50%.
  • the area resistivity Ron ⁇ A approaches the area resistivity Ron ⁇ A shown at the second plot point P2 in the graph of FIG.
  • the off signal Voff and the clamp-on signal VCon are input from the control IC 10, respectively.
  • the off signal Voff is a voltage (for example, a reference voltage) less than the gate threshold voltage Vth.
  • the clamp-on signal VCon has a voltage equal to or higher than the gate threshold voltage Vth.
  • the clamp-on signal VCon may have a voltage below or below the voltage during normal operation.
  • the first bottom side electrode 86 and the first opening side electrode 87 are turned off, respectively, and the second bottom side electrode 106 and the second opening side electrode 107 are turned on, respectively.
  • the first channel region 91 is controlled to the off state and the second channel region 111 is controlled to the on state.
  • the off-state first channel region 91 is indicated by fill hatching
  • the on-state second channel region 111 is indicated by dot-shaped hatching.
  • the first MISFET 56 is controlled to the off state, while the second MISFET 57 is controlled to the on state (second Half-ON control).
  • the channel utilization rate RU during active clamp operation exceeds zero and becomes less than the channel utilization rate RU during normal operation.
  • the channel utilization rate RU during active clamp operation is 50%.
  • the characteristic channel ratio RC during active clamp operation is 25%.
  • the semiconductor device 171 can also exert the same effect as the effect described for the semiconductor device 161. Further, in the semiconductor device 171, a plurality of (two in this form) first FET structure 58 groups and a plurality of (two in this form) second FET structure 68 groups are alternately arranged in a plurality of positions. A 1-FET structure 58 and a plurality of second FET structures 68 are formed.
  • a first channel region 91 can be formed in a region between a plurality of adjacent first FET structures 58 without being connected to the second channel region 111. Therefore, since the first channel region 91 can be appropriately formed, the first channel ratio R1 can be appropriately adjusted.
  • a second channel region 111 can be formed in a region between a plurality of adjacent second FET structures 68 without being connected to the first channel region 91. Therefore, since the second channel region 111 can be appropriately formed, the second channel ratio R2 can be appropriately adjusted. Thereby, the average channel ratio RAV and the characteristic channel ratio RC can be appropriately adjusted.
  • FIG. 28 is a cross-sectional perspective view of a region corresponding to FIG. 25, and is a cross-sectional perspective view showing a semiconductor device 181 according to a fifth embodiment of the present invention.
  • the structures corresponding to the structures described for the semiconductor device 171 will be designated by the same reference numerals and the description thereof will be omitted.
  • the first total channel ratio RT1, the second total channel ratio RT2, and the third total channel ratio RT3 having different values are applied to the plurality of cell regions 75.
  • the first total channel ratio RT1 may be adjusted to 60% or more and 80% or less as an example.
  • the first total channel ratio RT1 is adjusted to 75% in this embodiment.
  • the first channel ratio R1 on one side and the first channel ratio R1 on the other side are 37.5%, respectively.
  • the second total channel ratio RT2 may be adjusted to more than 40% and less than 60% as an example.
  • the second total channel ratio RT2 is adjusted to 50% in this embodiment.
  • the first channel ratio R1 is 25% and the second channel ratio R2 is 25%.
  • the third total channel ratio RT3 may be adjusted to 20% or more and 40% or less as an example.
  • the third total channel ratio RT3 is adjusted to 25% in this embodiment.
  • the second channel ratio R2 on one side and the second channel ratio R2 on the other side are 12.5%, respectively.
  • the first channel region 91 occupies a ratio of more than 50% (1/2) of all channels.
  • the first channel region 91 occupies 62.5% of all channels and the second channel region 111 occupies 37.5% of all channels. That is, the second channel ratio R2 is less than the first channel ratio R1 (R2 ⁇ R1).
  • the average channel ratio RAV is 50% in this form.
  • the other structure of the semiconductor device 181 is the same as that of the semiconductor device 171. In this embodiment, the controls described below are implemented.
  • FIG. 29A is a cross-sectional perspective view for explaining a normal operation according to a first control example of the semiconductor device 181 shown in FIG. 28.
  • FIG. 29B is a cross-sectional perspective view for explaining the active clamping operation according to the first control example of the semiconductor device 181 shown in FIG. 28.
  • the structure on the first main surface 3 is omitted for convenience of explanation, and the gate control wiring 17 is simplified.
  • the first on-signal Von1 is input to the first gate control wiring 17A
  • the second on-signal Von2 is input to the second gate control wiring 17B.
  • the first on-signal Von1 and the second on-signal Von2 are input from the control IC 10, respectively.
  • the first on-signal Von1 and the second on-signal Von2 each have a voltage equal to or higher than the gate threshold voltage Vth.
  • the first on-signal Von1 and the second on-signal Von2 may each have the same voltage.
  • the first opening side electrode 87, the second opening side electrode 107, the first bottom side electrode 86, and the second bottom side electrode 106 are turned on, respectively. That is, the first opening side electrode 87, the second opening side electrode 107, the first bottom side electrode 86, and the second bottom side electrode 106 function as gate electrodes, respectively.
  • both the first channel area 91 and the second channel area 111 are controlled to be in the ON state.
  • the on-state first channel region 91 and second channel region 111 are shown by dot-shaped hatching.
  • both the first MISFET 56 and the second MISFET 57 are driven (Full-ON control).
  • the channel utilization rate RU during normal operation is 100%.
  • the characteristic channel ratio RC during normal operation is 50%.
  • the area resistivity Ron ⁇ A approaches the area resistivity Ron ⁇ A shown at the second plot point P2 in the graph of FIG.
  • the off signal Voff is input to the first gate control wiring 17A, and the clamp on signal VCon is input to the second gate control wiring 17B.
  • the off signal Voff and the clamp-on signal VCon are input from the control IC 10, respectively.
  • the off signal Voff has a voltage (for example, a reference voltage) less than the gate threshold voltage Vth.
  • the clamp-on signal VCon has a voltage equal to or higher than the gate threshold voltage Vth.
  • the clamp-on signal VCon may have a voltage below or below the voltage during normal operation.
  • the first bottom side electrode 86 and the first opening side electrode 87 are turned off, respectively, and the second bottom side electrode 106 and the second opening side electrode 107 are turned on, respectively.
  • the first channel region 91 is controlled to the off state and the second channel region 111 is controlled to the on state.
  • the off-state first channel region 91 is indicated by fill hatching
  • the on-state second channel region 111 is indicated by dot-shaped hatching.
  • the first MISFET 56 is controlled to the off state, while the second MISFET 57 is controlled to the on state (second Half-ON control).
  • the channel utilization rate RU during the active clamp operation exceeds zero and becomes less than the channel utilization rate RU during the normal operation. More specifically, the channel utilization rate RU during the active clamp operation is less than 1/2 of the channel utilization rate RU during the normal operation.
  • the channel utilization rate RU during active clamp operation is 37.5%.
  • the characteristic channel ratio RC during active clamp operation is 18.75%.
  • FIG. 30A is a cross-sectional perspective view for explaining a normal operation according to a second control example of the semiconductor device 181 shown in FIG. 28.
  • FIG. 30B is a cross-sectional perspective view for explaining the active clamping operation according to the second control example of the semiconductor device 181 shown in FIG. 28.
  • the structure on the first main surface 3 is omitted for convenience of explanation, and the gate control wiring 17 is simplified.
  • an on-signal Von is input to the first gate control wiring 17A, and an off-signal Voff is input to the second gate control wiring 17B.
  • the on signal Von and the off signal Voff are input from the control IC 10, respectively.
  • the on-signal Von has a voltage equal to or higher than the gate threshold voltage Vth.
  • the on-signal Von and the off-signal Voff have a voltage (for example, a reference voltage) less than the gate threshold voltage Vth.
  • first bottom side electrode 86 and the first opening side electrode 87 are turned on, respectively, and the second bottom side electrode 106 and the second opening side electrode 107 are turned off, respectively. That is, the first bottom side electrode 86 and the first opening side electrode 87 function as gate electrodes, while the second bottom side electrode 106 and the second opening side electrode 107 function as field electrodes.
  • the first channel area 91 is controlled to be in the on state and the second channel area 111 is controlled to be in the off state.
  • the on-state first channel region 91 is indicated by dot-shaped hatching
  • the on-state second channel region 111 is indicated by fill hatching.
  • the first MISFET 56 is controlled to the ON state, while the second MISFET 57 is controlled to the OFF state (first Half-ON control).
  • the second channel region 111 having the second channel ratio R2 (R2 ⁇ R1) less than the first channel ratio R1 is controlled to be off, so that the average channel ratio RAV Will be less than.
  • the channel utilization rate RU during normal operation is 62.5%.
  • the characteristic channel ratio RC during normal operation is 31.25%.
  • the area resistivity Ron ⁇ A approaches the area resistivity Ron ⁇ A shown at the third plot point P3 in the graph of FIG.
  • the off signal Voff is input to the first gate control wiring 17A, and the clamp on signal VCon is input to the second gate control wiring 17B.
  • the off signal Voff and the clamp on signal VCon are input from the control IC 10, respectively.
  • the off signal Voff has a voltage (for example, a reference voltage) less than the gate threshold voltage Vth.
  • the clamp-on signal VCon has a voltage equal to or higher than the gate threshold voltage Vth.
  • the clamp-on signal VCon may have a voltage below or below the voltage during normal operation.
  • first bottom side electrode 86 and the first opening side electrode 87 are turned off, respectively, and the second bottom side electrode 106 and the second opening side electrode 107 are turned on, respectively. That is, the first bottom side electrode 86 and the first opening side electrode 87 function as field electrodes, while the second bottom side electrode 106 and the second opening side electrode 107 function as gate electrodes.
  • the first channel area 91 is controlled to the off state and the second channel area 111 is controlled to the on state.
  • the off-state first channel region 91 is indicated by fill hatching
  • the on-state second channel region 111 is indicated by dot-shaped hatching.
  • the first MISFET 56 is controlled to the off state, while the second MISFET 57 is controlled to the on state (second Half-ON control).
  • the channel utilization rate RU during the active clamp operation exceeds zero because the second channel region 111 having the second channel ratio R2 (R2 ⁇ R1) less than the first channel ratio R1 is controlled to be in the ON state.
  • the channel utilization rate at the time is less than RU.
  • the channel utilization rate RU during active clamp operation is 37.5%.
  • the characteristic channel ratio RC during active clamp operation is 18.75%.
  • the semiconductor device 181 can also exert the same effect as the effect described for the semiconductor device 171.
  • the second channel ratio R2 is different from the first channel ratio R1 (R1 ⁇ R2). More specifically, the second channel ratio R2 is less than the first channel ratio R1 (R1> R2).
  • control IC 10 controls the first MISFET 56 and the second MISFET 57 so that the channel utilization rate RU in the active clamp operation exceeds zero and becomes less than the channel utilization rate RU in the normal operation.
  • the effect of improving the active clamp capacity Eac can be enhanced.
  • the first Half-ON control can be applied during the normal operation, and the second Half-ON control can be applied during the active clamp operation. Further, according to the semiconductor device 181, the second Half-ON control can be applied during the normal operation, and the first Half-ON control can be applied during the active clamp operation. That is, according to the semiconductor device 181, various area resistivity Ron ⁇ A and active clamp withstand capacity Eac can be realized while having the same average channel ratio RAV only by changing the control method.
  • FIG. 31 is a cross-sectional perspective view of a region corresponding to FIG. 7, which is a cross-sectional perspective view showing the semiconductor device 191 according to the sixth embodiment of the present invention.
  • the same reference numerals will be given to the structures corresponding to the structures described for the semiconductor device 1, and the description thereof will be omitted.
  • the first insulating layer 82 includes the first bottom side insulating layer 84 and the first opening side insulating layer 85, and the first electrode 83 is the first bottom side electrode 86 and the first electrode 83. 1
  • the opening side electrode 87 and the first intermediate insulating layer 88 are included.
  • the first insulating layer 82 does not include the first bottom side insulating layer 84, and the first electrode 83 does not include the first bottom side electrode 86 and the first intermediate insulating layer 88. That is, in the semiconductor device 191, the first insulating layer 82 includes the first gate insulating layer 192 corresponding to the first opening side insulating layer 85, and the first electrode 83 corresponds to the first opening side electrode 87. Includes 193.
  • the second insulating layer 102 includes the second bottom side insulating layer 104 and the second opening side insulating layer 105, and the second electrode 103 is the second bottom side electrode 106. , The second opening side electrode 107 and the second intermediate insulating layer 108 are included.
  • the second insulating layer 102 does not include the second bottom side insulating layer 104, and the second electrode 103 does not include the second bottom side electrode 106 and the second intermediate insulating layer 108. That is, in the semiconductor device 191 the second insulating layer 102 includes the second gate insulating layer 194 corresponding to the second opening side insulating layer 105, and the second electrode 103 corresponds to the second opening side electrode 107. Includes 195.
  • the semiconductor device 1 has a trench contact structure 120.
  • the semiconductor device 191 does not have the trench contact structure 120.
  • the structure of the semiconductor device 191 will be specifically described.
  • the first gate insulating layer 192 is formed in a film shape along the inner wall of the first gate trench 81.
  • the first gate insulating layer 192 partitions a concave space in the first gate trench 81.
  • the thickness of the portion of the first gate insulating layer 192 that covers the bottom wall 63 of the first gate trench 81 covers the first side wall 61 and the second side wall 62 of the first gate trench 81 in the first gate insulating layer 192. It may be larger than the thickness of the portion. Of course, the first gate insulating layer 192 may have a uniform thickness.
  • the first gate electrode 193 is embedded in the first gate trench 81 with the first gate insulating layer 192 interposed therebetween. More specifically, the first gate electrode 193 is embedded as an integral part in the concave space partitioned by the first gate insulating layer 192 in the first gate trench 81.
  • a first gate control signal (first control signal) including an on signal Von and an off signal Voff is applied to the first gate electrode 193.
  • the first gate electrode 193 may contain at least one of conductive polysilicon, tungsten, aluminum, copper, aluminum alloy and copper alloy.
  • the first gate electrode 193, in this form, comprises conductive polysilicon.
  • the conductive polysilicon may contain n-type impurities or p-type impurities.
  • the conductive polysilicon preferably contains n-type impurities.
  • the second gate insulating layer 194 is formed in a film shape along the inner wall of the second gate trench 101.
  • the second gate insulating layer 194 partitions a concave space in the second gate trench 101.
  • the thickness of the portion of the second gate insulating layer 194 that covers the bottom wall 73 of the second gate trench 101 covers the second side wall 72 and the second side wall 72 of the second gate trench 101 in the second gate insulating layer 194. It may be larger than the thickness of the portion.
  • the second gate insulating layer 194 may have a uniform thickness.
  • the second gate electrode 195 is embedded in the second gate trench 101 with the second gate insulating layer 194 interposed therebetween. More specifically, the second gate electrode 195 is embedded as an integral part in the concave space partitioned by the second gate insulating layer 194 in the second gate trench 101.
  • a second gate control signal (second control signal) including an on signal Von and an off signal Voff is applied to the second gate electrode 195.
  • the second gate electrode 195 may contain at least one of conductive polysilicon, tungsten, aluminum, copper, aluminum alloy and copper alloy.
  • the second gate electrode 195 preferably contains the same kind of conductive material as the first gate electrode 193.
  • the second gate electrode 195 in this form, comprises conductive polysilicon.
  • the conductive polysilicon may contain n-type impurities or p-type impurities.
  • the conductive polysilicon preferably contains n-type impurities.
  • first gate control wiring 17A is electrically connected to the first gate electrode 193
  • second gate control wiring 17B is electrically connected to the second gate electrode 195. Will be done.
  • FIG. 32A is a cross-sectional perspective view for explaining the normal operation of the semiconductor device 191 shown in FIG. 31.
  • FIG. 32B is a cross-sectional perspective view for explaining the active clamping operation of the semiconductor device 191 shown in FIG. 31.
  • the first on-signal Von1 is input to the first gate control wiring 17A
  • the second on-signal Von2 is input to the second gate control wiring 17B.
  • the first on-signal Von1 and the second on-signal Von2 are input from the control IC 10, respectively.
  • the first on-signal Von1 and the second on-signal Von2 each have a voltage equal to or higher than the gate threshold voltage Vth.
  • the first on-signal Von1 and the second on-signal Von2 may each have the same voltage.
  • the first gate electrode 193 and the second gate electrode 195 are turned on, respectively.
  • both the first channel region 91 and the second channel region 111 are controlled to be in the ON state.
  • the on-state first channel region 91 and second channel region 111 are shown by dot-shaped hatching.
  • both the first MISFET 56 and the second MISFET 57 are driven (Full-ON control).
  • the channel utilization rate RU during normal operation is 100%.
  • the characteristic channel ratio RC during normal operation is 50%.
  • the area resistivity Ron ⁇ A is lower than when the characteristic channel ratio RC is less than 50%.
  • the off signal Voff is input to the first gate control wiring 17A, and the clamp on signal VCon is input to the second gate control wiring 17B.
  • the off signal Voff and the clamp-on signal VCon are input from the control IC 10, respectively.
  • the off signal Voff has a voltage (for example, a reference voltage) less than the gate threshold voltage Vth.
  • the clamp-on signal VCon has a voltage equal to or higher than the gate threshold voltage Vth.
  • the clamp-on signal VCon may have a voltage below or below the voltage during normal operation.
  • the first gate electrode 193 is turned off and the second gate electrode 195 is turned on.
  • the first channel region 91 is controlled to the off state and the second channel region 111 is controlled to the on state.
  • the off-state first channel region 91 is indicated by fill hatching
  • the on-state second channel region 111 is indicated by dot-shaped hatching.
  • the first MISFET 56 is controlled to the off state, while the second MISFET 57 is controlled to the on state (second Half-ON control).
  • the channel utilization rate RU during active clamp operation exceeds zero and becomes less than the channel utilization rate RU during normal operation.
  • the channel utilization rate RU during active clamp operation is 50%.
  • the characteristic channel ratio RC during active clamp operation is 25%.
  • the active clamp withstand capacity Eac is improved as compared with the case where the characteristic channel ratio RC exceeds 25%.
  • the semiconductor device 191 can also exert the same effect as the effect described for the semiconductor device 1.
  • the second channel ratio R2 (second channel area S2) is equal to the first channel ratio R1 (first channel area S1).
  • the second channel ratio R2 may be different from the first channel ratio R1 (R1 ⁇ R2) as in the case of the second embodiment (see FIG. 16).
  • the second channel ratio R2 may be less than the first channel ratio R1 (R2 ⁇ R1).
  • FIG. 33 is a cross-sectional perspective view of a region corresponding to FIG. 31, and is a perspective view showing the semiconductor device 201 according to the seventh embodiment of the present invention.
  • the same reference numerals will be given to the structures corresponding to the structures described for the semiconductor device 191 and the description thereof will be omitted.
  • a plurality of first FET structures 58 and a plurality of second FET structures 68 are formed in such a manner that one first FET structure 58 and one second FET structure 68 are alternately arranged.
  • a plurality of (two in this form) first FET structure 58 groups and a plurality of (two in this form) second FET structure 68 groups are arranged alternately.
  • a plurality of first FET structures 58 and a plurality of second FET structures 68 are formed.
  • the semiconductor device 191 does not have the trench contact structure 120.
  • the semiconductor device 201 has a trench contact structure 120. More specifically, the semiconductor device 201 is connected to the first trench gate structure 60 and the second trench gate structure 70, respectively, in a manner in which the first trench gate structure 60 and the second trench gate structure 70 are electrically insulated from each other. Includes a plurality of trench contact structures 120.
  • the second channel ratio R2 (second channel area S2) is equal to the first channel ratio R1 (first channel area S1).
  • the second channel ratio R2 is different from the first channel ratio R1 (R1 ⁇ R2). More specifically, the second channel ratio R2 is less than the first channel ratio R1 (R2 ⁇ R1).
  • the structure of the semiconductor device 201 will be specifically described.
  • the plurality of cell regions 75 are located between two adjacent first FET structures 58, one adjacent first FET structure 58 and one second FET structure 68. It is partitioned into a region and a region between two second FET structures 68 adjacent to each other.
  • the three total channel ratio RTs include a first total channel ratio RT1, a second total channel ratio RT2, and a third total channel ratio RT3.
  • the first total channel ratio RT1 is applied to the region between two first FET structures 58 adjacent to each other.
  • the second channel region 111 is not formed in the region between the two first FET structures 58 adjacent to each other due to the structure.
  • the first total channel ratio RT1 is the total value of the first channel ratio R1 of the two first FET structures 58 adjacent to each other.
  • the first total channel ratio RT1 may be adjusted to 60% or more and 80% or less as an example.
  • the first total channel ratio RT1 is adjusted to 75% in this embodiment.
  • the first channel ratio R1 on one side and the first channel ratio R1 on the other side are 37.5%, respectively.
  • the second total channel ratio RT2 is applied to the region between one first FET structure 58 and one second FET structure 68 adjacent to each other. In the region between one first FET structure 58 and one second FET structure 68 adjacent to each other, a first channel region 91 and a second channel region 111 are formed due to the structure.
  • the second total channel ratio RT2 is the total value of the first channel ratio R1 and the second channel ratio R2.
  • the second total channel ratio RT2 may be adjusted to more than 40% and less than 60% as an example.
  • the second total channel ratio RT2 is adjusted to 50% in this embodiment.
  • the first channel ratio R1 is 25% and the second channel ratio R2 is 25%.
  • the third total channel ratio RT3 is applied to the region between two second FET structures 68 adjacent to each other.
  • the first channel region 91 is not formed in the region between the two second FET structures 68 adjacent to each other due to the structure.
  • the third total channel ratio RT3 is the total value of the second channel ratio R2 of the two second FET structures 68 adjacent to each other.
  • the third total channel ratio RT3 may be adjusted to 20% or more and 40% or less as an example.
  • the third total channel ratio RT3 is adjusted to 25% in this embodiment.
  • the second channel ratio R2 on one side and the second channel ratio R2 on the other side are 12.5%, respectively.
  • the first channel region 91 occupies a ratio of more than 50% (1/2) of all channels.
  • the first channel region 91 occupies 62.5% of all channels and the second channel region 111 occupies 37.5% of all channels. That is, the second channel ratio R2 is less than the first channel ratio R1 (R2 ⁇ R1).
  • the average channel ratio RAV is 50% in this form.
  • the plurality of trench contact structures 120 include a plurality of first trench contact structures 202 and a plurality of second trench contact structures 203.
  • the plurality of first trench contact structures 202 are connected to one ends of the corresponding plurality of first trench gate structures 60 at intervals from the plurality of second trench gate structures 70.
  • the plurality of first trench contact structures 202 are formed in an arch shape in a plan view.
  • the plurality of second trench contact structures 203 are connected to one end of the corresponding plurality of second trench gate structures 70 at intervals from the plurality of first trench gate structures 60.
  • the plurality of second trench contact structures 203 are formed in an arch shape in a plan view.
  • Each first trench contact structure 202 includes a first contact trench 204, a first contact insulating layer 205, and a first contact electrode 206.
  • the first contact trench 204, the first contact insulating layer 205, and the first contact electrode 206 have a structure corresponding to the first gate trench 81, the first gate insulating layer 192, and the first gate electrode 193, respectively. ing.
  • each first trench contact structure 202 the first contact trench 204 communicates with one end of a plurality of first gate trenches 81 adjacent to each other.
  • the first contact insulating layer 205 is integrated with the first gate insulating layer 192 at the communication portion between each of the first gate trench 81 and the first contact trench 204.
  • the first contact electrode 206 is integrated with the first gate electrode 193 at the communication portion between the first gate trench 81 and the first contact trench 204.
  • Each second trench contact structure 203 includes a second contact trench 207, a second contact insulating layer 208, and a second contact electrode 209.
  • the second contact trench 207, the second contact insulating layer 208, and the second contact electrode 209 have structures corresponding to the second gate trench 101, the second gate insulating layer 194, and the second gate electrode 195, respectively, in this form. ing.
  • each second trench contact structure 203 the second contact trench 207 communicates with one end of a plurality of second gate trenches 101 adjacent to each other.
  • the second contact insulating layer 208 is integrated with the second gate insulating layer 194 at the communication portion between each of the second gate trench 101 and the second contact trench 207.
  • the second contact electrode 209 is integrated with the second gate electrode 195 at the communication portion between each of the second gate trench 101 and the second contact trench 207.
  • the first gate control wiring 17A is electrically connected to the first gate electrode 193 and the first contact electrode 206
  • the second gate control wiring 17B is the second gate electrode 195 and the second. It is electrically connected to the contact electrode 209.
  • FIG. 34A is a cross-sectional perspective view for explaining the normal operation of the semiconductor device 201 shown in FIG. 33.
  • FIG. 34B is a cross-sectional perspective view for explaining the active clamping operation of the semiconductor device 201 shown in FIG. 33.
  • the structure on the first main surface 3 is omitted for convenience of explanation, and the gate control wiring 17 is simplified.
  • the first on-signal Von1 is input to the first gate control wiring 17A
  • the second on-signal Von2 is input to the second gate control wiring 17B.
  • the first on-signal Von1 and the second on-signal Von2 are input from the control IC 10, respectively.
  • the first on-signal Von1 and the second on-signal Von2 each have a voltage equal to or higher than the gate threshold voltage Vth.
  • the first on-signal Von1 and the second on-signal Von2 may each have the same voltage.
  • the first gate electrode 193 and the second gate electrode 195 are turned on, respectively.
  • both the first channel region 91 and the second channel region 111 are controlled to be in the ON state.
  • the on-state first channel region 91 and second channel region 111 are shown by dot-shaped hatching.
  • both the first MISFET 56 and the second MISFET 57 are driven (Full-ON control).
  • the channel utilization rate RU during normal operation is 100%.
  • the characteristic channel ratio RC during normal operation is 50%.
  • the area resistivity Ron ⁇ A is lower than when the characteristic channel ratio RC is less than 50%.
  • the off signal Voff is input to the first gate control wiring 17A
  • the clamp on signal VCon is input to the second gate control wiring 17B.
  • the off signal Voff and the clamp on signal VCon are input from the control IC 10, respectively.
  • the off signal Voff has a voltage (for example, a reference voltage) less than the gate threshold voltage Vth.
  • the clamp-on signal VCon has a voltage equal to or higher than the gate threshold voltage Vth.
  • the clamp-on signal VCon may have a voltage below or below the voltage during normal operation.
  • the first gate electrode 193 is turned off and the second gate electrode 195 is turned on.
  • the first channel region 91 is controlled to the off state and the second channel region 111 is controlled to the on state.
  • the off-state first channel region 91 is indicated by fill hatching
  • the on-state second channel region 111 is indicated by dot-shaped hatching.
  • the first MISFET 56 is controlled to the off state, while the second MISFET 57 is controlled to the on state (second Half-ON control).
  • the channel utilization rate RU during the active clamp operation exceeds zero and becomes less than the channel utilization rate RU during the normal operation. More specifically, the channel utilization rate RU during the active clamp operation is less than 1/2 of the channel utilization rate RU during the normal operation.
  • the channel utilization rate RU during active clamp operation is 37.5%.
  • the characteristic channel ratio RC during active clamp operation is 18.75%.
  • the active clamp withstand capacity Eac is improved as compared with the case where the characteristic channel ratio RC exceeds 18.75%.
  • the semiconductor device 201 can also exert the same effect as the effect described for the semiconductor device 191. Further, in the semiconductor device 201, a plurality of (two in this form) first FET structure 58 groups and a plurality of (two in this form) second FET structure 68 groups are alternately arranged in a plurality of positions. A 1-FET structure 58 and a plurality of second FET structures 68 are formed.
  • a first channel region 91 can be formed in a region between a plurality of adjacent first FET structures 58 without being connected to the second channel region 111. Therefore, since the first channel region 91 can be appropriately formed, the first channel ratio R1 can be appropriately adjusted.
  • a second channel region 111 can be formed in a region between a plurality of adjacent second FET structures 68 without being connected to the first channel region 91. Therefore, since the second channel region 111 can be appropriately formed, the second channel ratio R2 can be appropriately adjusted. Thereby, the average channel ratio RAV and the characteristic channel ratio RC can be appropriately adjusted.
  • FIG. 35 is a cross-sectional perspective view of a region corresponding to FIG. 7, and is a partially cutaway cross-sectional perspective view showing the semiconductor device 211 according to the eighth embodiment of the present invention.
  • the same reference numerals will be given to the structures corresponding to the structures described for the semiconductor device 1, and the description thereof will be omitted.
  • the semiconductor device 1 includes a trench gate type first FET structure 58 and a trench gate type second FET structure 68.
  • the semiconductor device 211 includes a planar gate type first FET structure 58 and a planar gate type second FET structure 68.
  • the specific structure of the semiconductor device 211 will be described.
  • a plurality of body regions 55 are formed on the surface layer portion of the first main surface 3 of the semiconductor layer 2.
  • the plurality of body regions 55 are regions that are the basis of the power MISFET 9.
  • the plurality of body regions 55 are formed at intervals along the first direction X, and extend in a band shape along the second direction Y.
  • the plurality of body regions 55 are formed in a striped shape as a whole in a plan view.
  • Each first FET structure 58 includes a first source region 92 formed on the surface layer portion of each body region 55.
  • the first source region 92 extends in a strip shape along the second direction Y.
  • Each second FET structure 68 includes a second source region 112 formed on the surface layer of each body region 55. More specifically, the second source region 112 is formed at intervals along the first direction X, and extends in a strip shape along the second direction Y.
  • Each of the first FET structure 58 and each second FET structure 68 includes a p + type contact region 212 formed on the surface layer portion of each body region 55.
  • the contact region 212 is shared by the first FET structure 58 and the second FET structure 68.
  • the contact region 212 is formed in a region between the first source region 92 and the second source region 112.
  • the contact region 212 extends in a strip shape along the second direction Y.
  • the first FET structure 58 includes a first planar gate structure 213 formed on the first main surface 3 of the semiconductor layer 2.
  • the first planar gate structure 213 extends in a band shape along the second direction Y and faces the drift region 54, the body region 55, and the first source region 92.
  • each first planar gate structure 213 includes a first gate insulating layer 214 and a first gate electrode 215.
  • the first gate insulating layer 214 is formed on the first main surface 3.
  • the first gate insulating layer 214 covers the drift region 54, the body region 55, and the first source region 92 on the first main surface 3.
  • the first gate electrode 215 faces the drift region 54, the body region 55, and the first source region 92 with the first gate insulating layer 214 interposed therebetween.
  • the first channel region 91 of the first MISFET 56 is formed in the body region 55 between the drift region 54 and the first source region 92.
  • the first channel region 91 faces the first gate electrode 215 with the first gate insulating layer 214 interposed therebetween.
  • the second FET structure 68 includes a second planar gate structure 223 formed on the second main surface 4 of the semiconductor layer 2.
  • the second planar gate structure 223 extends in a strip shape along the second direction Y and faces the drift region 54, the body region 55, and the second source region 112.
  • Each second planar gate structure 223 more specifically includes a second gate insulating layer 224 and a second gate electrode 225.
  • the second gate insulating layer 224 is formed on the second main surface 4.
  • the second gate insulating layer 224 covers the drift region 54, the body region 55, and the second source region 112 on the second main surface 4.
  • the second gate electrode 225 faces the drift region 54, the body region 55, and the second source region 112 with the second gate insulating layer 224 interposed therebetween.
  • the second channel region 111 of the second MISFET 57 is formed in the body region 55 in the region between the drift region 54 and the second source region 112 in this embodiment.
  • the second channel region 111 faces the second gate electrode 225 with the second gate insulating layer 224 interposed therebetween.
  • An interlayer insulating layer 142 is formed on the first main surface 3.
  • a plurality of source openings 230 are formed in the interlayer insulating layer 142.
  • Each source opening 230 is formed in a portion of the interlayer insulating layer 142 that covers the region between the first planar gate structure 213 and the second planar gate structure 223 that are adjacent to each other.
  • Each source opening 230 exposes a first source region 92, a second source region 112, and a contact region 212.
  • the source electrode 12 is formed on the interlayer insulating layer 142 so as to enter each source opening 230.
  • the source electrode 12 is electrically connected to the first source region 92, the second source region 112, and the contact region 212 within each source opening 230.
  • the first gate control wiring 17A is electrically connected to the first gate electrode 193
  • the second gate control wiring 17B is electrically connected to the second gate electrode 195. ..
  • FIG. 36A is a cross-sectional perspective view for explaining the normal operation of the semiconductor device 211 shown in FIG. 35.
  • FIG. 36B is a cross-sectional perspective view for explaining the active clamping operation of the semiconductor device 211 shown in FIG. 35.
  • the first on-signal Von1 is input to the first gate control wiring 17A
  • the second on-signal Von2 is input to the second gate control wiring 17B.
  • the first on-signal Von1 and the second on-signal Von2 are input from the control IC 10, respectively.
  • the first on-signal Von1 and the second on-signal Von2 each have a voltage equal to or higher than the gate threshold voltage Vth.
  • the first on-signal Von1 and the second on-signal Von2 may each have the same voltage.
  • the first gate electrode 193 and the second gate electrode 195 are turned on, respectively.
  • both the first channel region 91 and the second channel region 111 are controlled to be in the ON state.
  • both the first MISFET 56 and the second MISFET 57 are driven (Full-ON control).
  • the channel utilization rate RU during normal operation is 100%.
  • the characteristic channel ratio RC during normal operation is 50%.
  • the area resistivity Ron ⁇ A is lower than when the characteristic channel ratio RC is less than 50%.
  • the off signal Voff is input to the first gate control wiring 17A
  • the clamp on signal VCon is input to the second gate control wiring 17B.
  • the off signal Voff and the clamp on signal VCon are input from the control IC 10, respectively.
  • the off signal Voff has a voltage (for example, a reference voltage) less than the gate threshold voltage Vth.
  • the clamp-on signal VCon has a voltage equal to or higher than the gate threshold voltage Vth.
  • the clamp-on signal VCon may have a voltage below or below the voltage during normal operation.
  • the first gate electrode 193 is turned off and the second gate electrode 195 is turned on.
  • the first channel region 91 is controlled to the off state and the second channel region 111 is controlled to the on state.
  • the first MISFET 56 is controlled to the off state, while the second MISFET 57 is controlled to the on state (second Half-ON control).
  • the channel utilization rate RU during the active clamp operation exceeds zero and becomes less than the channel utilization rate RU during the normal operation.
  • the channel utilization rate RU during active clamping operation is 50%.
  • the characteristic channel ratio RC during active clamp operation is 25%.
  • the active clamp withstand capacity Eac is improved as compared with the case where the characteristic channel ratio RC exceeds 25%.
  • the semiconductor device 211 can also exert the same effect as the effect described for the semiconductor device 1.
  • FIG. 37 is a perspective view of the semiconductor device 241 according to the ninth embodiment of the present invention as viewed from one direction.
  • the same reference numerals will be given to the structures corresponding to the structures described for the semiconductor device 1, and the description thereof will be omitted.
  • the semiconductor device 1 is a switching device on the high side.
  • the semiconductor device 1 can also be provided as a switching device on the low side.
  • an example of one embodiment of the semiconductor device 1 manufactured as the switching device on the low side side will be described as the semiconductor device 241 according to the ninth embodiment.
  • the structure (control example) of the power MISFET 9 incorporated in the semiconductor device 241 is not limited to the structure (control example) of the power MISFET 9 according to the first embodiment, and the second embodiment, the third embodiment, the fourth embodiment, Any one of the structures (control examples) of the power MISFET 9 shown in the fifth embodiment, the sixth embodiment, the seventh embodiment, and the eighth embodiment is applied.
  • any one of the descriptions of the structure (control example) of the power MISFET 9 according to the first to eighth embodiments shall be applied mutatis mutandis and will be omitted.
  • the semiconductor device 241 includes the semiconductor layer 2 as in the first embodiment and the like.
  • the output region 6 and the input region 7 are set on the semiconductor layer 2 as in the first embodiment and the like.
  • the output region 6 includes a power MISFET 9.
  • the input area 7 includes the control IC 10.
  • a plurality of (three in this form) electrodes 11, 12, and 13 are formed on the semiconductor layer 2.
  • a plurality of electrodes 11 to 13 are shown by hatching.
  • the number, arrangement, and planar shape of the plurality of electrodes 11 to 13 are arbitrary and are not limited to the form shown in FIG. 37.
  • the number, arrangement, and planar shape of the plurality of electrodes 11 to 13 are adjusted according to the specifications of the power MISFET 9 and the specifications of the control IC 10.
  • the plurality of electrodes 11 to 13 include a drain electrode 11 (output electrode), a source electrode 12 (reference voltage electrode), and an input electrode 13 in this form.
  • the drain electrode 11 is formed on the second main surface 4 of the semiconductor layer 2 as in the first embodiment and the like.
  • the drain electrode 11 transmits the electric signal generated by the power MISFET 9 to the outside.
  • the source electrode 12 is formed on the output region 6 on the first main surface 3 as in the first embodiment and the like.
  • the source electrode 12 provides a reference voltage (for example, a ground voltage) to various functional circuits of the power MISFET 9 and the control IC 10.
  • the input electrode 13 is formed on the input region 7 on the first main surface 3 as in the first embodiment and the like.
  • the input electrode 13 transmits an input voltage for driving the control IC 10.
  • a gate control wiring 17 as an example of the control wiring is formed on the semiconductor layer 2 as in the first embodiment and the like.
  • the gate control wiring 17 includes a first gate control wiring 17A, a second gate control wiring 17B, and a third gate control wiring 17C.
  • the gate control wiring 17 is selectively routed to the output area 6 and the input area 7.
  • the gate control wiring 17 is electrically connected to the gate of the power MISFET 9 in the output region 6 and electrically connected to the control IC 10 in the input region 7.
  • FIG. 38 is a block circuit diagram showing an electrical structure of the semiconductor device 241 shown in FIG. 37.
  • the semiconductor device 241 is mounted on a vehicle will be described as an example.
  • the semiconductor device 241 includes a drain electrode 11 as an output electrode, a source electrode 12 as a reference voltage electrode, an input electrode 13, a gate control wiring 17, a power MISFET 9, and a control IC 10.
  • the drain electrode 11 is electrically connected to the drain of the power MISFET 9.
  • the drain electrode 11 is connected to the load.
  • the source electrode 12 is electrically connected to the source of the power MISFET 9.
  • the source electrode 12 provides a reference voltage for the power MISFET 9 and the control IC 10.
  • the input electrode 13 may be connected to an MCU, a DC / DC converter, an LDO, or the like.
  • the input electrode 13 provides an input voltage to the control IC 10.
  • the gate of the power MISFET 9 is connected to the control IC 10 (gate control circuit 25 described later) via the gate control wiring 17.
  • control IC 10 includes a current / voltage control circuit 23, a protection circuit 24, a gate control circuit 25, and an active clamp circuit 26.
  • the current / voltage control circuit 23 is connected to the source electrode 12, the input electrode 13, the protection circuit 24, and the gate control circuit 25.
  • the current / voltage control circuit 23 generates various voltages according to the electric signal from the input electrode 13 and the electric signal from the protection circuit 24.
  • the current / voltage control circuit 23 includes a drive voltage generation circuit 30, a first constant voltage generation circuit 31, a second constant voltage generation circuit 32, and a reference voltage / reference current generation circuit 33.
  • the drive voltage generation circuit 30 generates a drive voltage for driving the gate control circuit 25.
  • the drive voltage generated by the drive voltage generation circuit 30 is input to the gate control circuit 25.
  • the first constant voltage generation circuit 31 generates a first constant voltage for driving the protection circuit 24.
  • the first constant voltage generation circuit 31 may include a Zener diode and a regulator circuit.
  • the first constant voltage is input to the protection circuit 24 (for example, the overcurrent protection circuit 34).
  • the second constant voltage generation circuit 32 generates a second constant voltage for driving the protection circuit 24.
  • the second constant voltage generation circuit 32 may include a Zener diode and a regulator circuit.
  • the second constant voltage is input to the protection circuit 24 (for example, the overheat protection circuit 36).
  • the reference voltage / reference current generation circuit 33 generates the reference voltage and the reference current of various circuits.
  • the reference voltage and reference current are input to various circuits. If the various circuits include a comparator, a reference voltage and a reference current may be input to the comparator.
  • the protection circuit 24 is connected to the current / voltage control circuit 23, the gate control circuit 25, and the source of the power MISFET 9.
  • the protection circuit 24 includes an overcurrent protection circuit 34 and an overheat protection circuit 36.
  • the overcurrent protection circuit 34 protects the power MISFET 9 from overcurrent.
  • the overcurrent protection circuit 34 is connected to the gate control circuit 25.
  • the overcurrent protection circuit 34 may include a current monitor circuit.
  • the signal generated by the overcurrent protection circuit 34 is input to the gate control circuit 25 (more specifically, the drive signal output circuit 40 described later).
  • the overheat protection circuit 36 protects the power MISFET 9 from an excessive temperature rise.
  • the overheat protection circuit 36 is connected to the current / voltage control circuit 23.
  • the overheat protection circuit 36 monitors the temperature of the semiconductor device 241.
  • the superheat protection circuit 36 may include a temperature sensitive device such as a temperature sensitive diode or a thermistor.
  • the signal generated by the overheat protection circuit 36 is input to the current / voltage control circuit 23.
  • the gate control circuit 25 controls the on state and the off state of the power MISFET 9.
  • the gate control circuit 25 is connected to the gate of the current / voltage control circuit 23, the protection circuit 24, and the power MISFET 9.
  • the gate control circuit 25 generates a plurality of types of gate control signals according to the number of gate control wires 17 according to the electric signal from the current / voltage control circuit 23 and the electric signal from the protection circuit 24.
  • the plurality of types of gate control signals are input to the gate of the power MISFET 9 via the gate control wiring 17.
  • the gate control circuit 25 includes an oscillation circuit 38, a charge pump circuit 39, and a drive signal output circuit 40.
  • the oscillation circuit 38 oscillates in response to an electric signal from the current / voltage control circuit 23 to generate a predetermined electric signal.
  • the electric signal generated by the oscillation circuit 38 is input to the charge pump circuit 39.
  • the charge pump circuit 39 boosts the electric signal from the oscillation circuit 38.
  • the electric signal boosted by the charge pump circuit 39 is input to the drive signal output circuit 40.
  • the drive signal output circuit 40 generates a plurality of types of gate control signals according to the electric signal from the charge pump circuit 39 and the electric signal from the protection circuit 24 (more specifically, the overcurrent protection circuit 34).
  • the plurality of types of gate control signals are input to the gate of the power MISFET 9 via the gate control wiring 17. As a result, the power MISFET 9 is driven and controlled.
  • the active clamp circuit 26 protects the power MISFET 9 from counter electromotive force.
  • the active clamp circuit 26 is connected to the drain electrode 11 and the gate of the power MISFET 9.
  • FIG. 39 is a circuit diagram for explaining the normal operation and the active clamping operation of the semiconductor device 241 shown in FIG. 37.
  • FIG. 40 is a waveform diagram of a main electrical signal applied to the circuit diagram shown in FIG. 39.
  • the normal operation and the active clamping operation of the semiconductor device 241 will be described by using a circuit example in which the inductive load L is connected to the power MISFET 9.
  • a device using windings (coils) such as a solenoid, a motor, a transformer, and a relay is exemplified as an inductive load L.
  • the inductive load L is also referred to as an L load.
  • the source of the power MISFET 9 is connected to ground.
  • the drain of the power MISFET 9 is electrically connected to the inductive load L.
  • the gate and drain of the power MISFET 9 are connected to the active clamp circuit 26.
  • the gate and source of the power MISFET 9 are connected to a resistor R.
  • the active clamp circuit 26 includes k (k is a natural number) Zener diodes DZ biased to each other.
  • the power MISFET 9 switches from the off state to the on state (normal operation).
  • the on-signal Von has a voltage equal to or higher than the gate threshold voltage Vth (Vth ⁇ Von).
  • the power MISFET 9 is maintained in the ON state for a predetermined ON time TON.
  • the drain current ID starts to flow from the drain of the power MISFET 9 toward the source.
  • the drain current ID increases in proportion to the on-time TON of the power MISFET 9.
  • the inductive load L accumulates inductive energy due to the increase in drain current ID.
  • the off signal Voff When the off signal Voff is input to the gate of the power MISFET 9, the power MISFET 9 switches from the on state to the off state.
  • the off signal Voff has a voltage (Voff ⁇ Vth) less than the gate threshold voltage Vth.
  • the off signal Voff may be a reference voltage (eg, ground voltage).
  • the power MISFET 9 is in the active clamp state (active clamp operation).
  • the drain voltage VDS rapidly rises to the clamp voltage VDSSCL.
  • VDSSCL exceeds the maximum rated drain voltage VDSS (VDSS ⁇ VDSSCL)
  • VDSS ⁇ VDSSCL maximum rated drain voltage VDSS
  • the power MISFET 9 is designed so that the clamp voltage VDSSCL is equal to or less than the maximum rated drain voltage VDSS (VDSSCL ⁇ VDSS).
  • the clamp voltage VDSSCL is equal to or less than the maximum rated drain voltage VDSS (VDSSCL ⁇ VDSS)
  • the reverse current IZ flows through the active clamp circuit 26.
  • a limiting voltage VL is formed between the terminals of the active clamp circuit 26.
  • the reverse current IZ passes through the resistor R and reaches the ground.
  • an inter-terminal voltage VR is formed between the terminals of the resistor R.
  • the terminal voltage VR is applied between the gate and source of the power MISFET 9 as a clamp-on voltage VCLP. Therefore, the power MISFET 9 maintains the on state in the active clamp state.
  • the clamp-on voltage VCLP (inter-terminal voltage VR) may have a voltage less than the on-signal Von.
  • the inductive energy of the inductive load L is consumed (absorbed) by the power MISFET 9.
  • the drain current ID decreases from the peak value IAV immediately before the power MISFET 9 is turned off to zero after the active clamp time TAV.
  • the gate voltage VGS becomes the ground voltage
  • the drain voltage VDS becomes the power supply voltage VB
  • the power MISFET 9 switches from the on state to the off state.
  • the active clamp withstand capacity Eac of the power MISFET 9 is defined by the withstand capacity during active clamp operation. More specifically, the active clamp withstand power Eac is defined by the withstand power against the back electromotive force generated by the inductive energy of the inductive load L at the transition from the on state to the off state of the power MISFET 9.
  • the active clamp withstand Eac is more specifically defined by the withstand against energy generated by the clamp voltage VDSSCL, as clarified in the circuit example of FIG.
  • the semiconductor device 241 can also exert the same effect as the effect described for the semiconductor device 1.
  • the third gate control wiring 17C controls.
  • the IC may be electrically connected to the source electrode 12.
  • the third gate control wiring 17C may be drawn out from the source electrode 12. Therefore, the reference voltage (for example, the ground voltage) is transmitted from the source electrode 12 to the first bottom electrode 86 and the second bottom electrode 106 via the third gate control wiring 17C. Even with such a structure, the same effect as described for the semiconductor device 1 and the like can be obtained.
  • the reference voltage for example, the ground voltage
  • the arrangement of the plurality of first FET structures 58 and the plurality of second FET structures 68 may be arranged. It is optional.
  • the plurality of second FET structures 68 may be alternately arranged with the plurality of first FET structures 58 in a manner in which the plurality of first FET structures 58 are sandwiched.
  • the plurality of first FET structures 58 may be arranged alternately with the plurality of first FET structures 58 in a manner in which the plurality of second FET structures 68 are sandwiched.
  • the plurality of first FET structures 58 have a plurality of second FET structures 68 sandwiching two, three, four, five, six, seven, eight, nine or ten second FET structures 68. May be arranged alternately with.
  • a plurality of (two or more) groups of the first FET structure 58 and a plurality of (two or more) groups of the second FET structures 68 may be arranged alternately with each other.
  • a plurality of first FET structures 58 and a plurality of second FET structures 68 may be formed in such a manner that a group of a plurality of first FET structures 58 and one second FET structure 68 are arranged alternately.
  • a plurality of first FET structures 58 and a plurality of second FET structures 68 may be formed in such a manner that a group of one first FET structure 58 and a plurality of second FET structures 68 are arranged alternately.
  • first FET structures 58 and / or a plurality of second FET structures 68 are arranged as a group, a bias is likely to be formed in the temperature distribution of the semiconductor layer 2. Therefore, it is preferable that four or less first FET structures 58 and / or four or less second FET structures 68 are arranged as a group.
  • the value of the total channel ratio RT in each cell area 75 is arbitrary as long as the channel utilization rate RU during active clamp operation and the channel utilization rate RU during normal operation can be appropriately controlled.
  • a total channel ratio RT including a first total channel ratio RT1, a second total channel ratio RT2, and a third total channel ratio RT3 is applied to a plurality of cell regions 75 will be described. did.
  • the total channel ratio RT of a plurality of types (two or more types) having different values may be applied to the plurality of cell areas 75.
  • a total channel ratio RT of 2, 3, 4, 5, or 6 or more having different values may be applied to the plurality of cell regions 75.
  • the power MISFET 9 includes the first MISFET 56 and the second MISFET 57 has been described.
  • the power MISFET 9 may include two, three, four, five or six, or more MISFETs that can be controlled independently of each other.
  • a plurality (two or more) MISFETs can be formed only by changing the number of gate control wirings 17 connected to the trench gate structure.
  • control IC 10 controls a plurality (two or more) MOSFETs so that the channel utilization rate RU in the active clamp operation exceeds zero and becomes less than the channel utilization rate RU in the normal operation.
  • the gate control wiring 17 may be formed in a layer different from the drain electrode 11, the source electrode 12, the input electrode 13, the reference voltage electrode 14, the ENABLE electrode 15, and the SENSE electrode 16. It may be formed on the same layer. Further, in the gate control wiring 17, the first gate control wiring 17A, the second gate control wiring 17B, and the third gate control wiring 17C may be formed in different layers or may be formed in the same layer. May be good.
  • the p-type semiconductor portion may be an n-type semiconductor portion, and the n-type semiconductor portion may be a p-type semiconductor portion.
  • the "n-type” portion is read as “p-type” and the "p-type” portion is read as "n-type”.
  • FIGS. 41 and 42 are perspective views showing the semiconductor package 301 through the sealing resin 307.
  • FIG. 42 is a plan view of FIG. 41.
  • the semiconductor package 301 is a so-called SOP (Small Outline Package) in this form.
  • the semiconductor package 301 includes a die pad 302, a semiconductor chip 303, a conductive bonding material 304, a plurality of (8 pieces in this form) lead electrodes 305A to 305H, a plurality of (8 pieces in this form) lead wires 306A to 306H, and a sealing resin. 307 is included.
  • the die pad 302 is made of a metal plate formed in a rectangular parallelepiped shape.
  • the die pad 302 may contain iron, aluminum or copper.
  • the semiconductor chip 303 is composed of any one of the semiconductor devices 1,151,161,171,181,191,201,21,241 according to the first to ninth embodiments.
  • the semiconductor chip 303 includes the semiconductor device 1 according to the first embodiment.
  • the semiconductor chip 303 is arranged on the die pad 302 in a posture in which the second main surface 4 faces the die pad 302.
  • the drain electrode 11 of the semiconductor chip 303 is connected to the die pad 302 via the conductive bonding material 304.
  • the conductive bonding material 304 may be a metal paste or solder.
  • the plurality of lead electrodes 305A to 305H include a first lead electrode 305A, a second lead electrode 305B, a third lead electrode 305C, a fourth lead electrode 305D, a fifth lead electrode 305E, a sixth lead electrode 305F, and a seventh lead electrode 305G. And the eighth lead electrode 305H.
  • the number of lead electrodes is selected according to the function of the semiconductor chip 303, and is not limited to the number shown in FIGS. 41 and 42.
  • the plurality of lead electrodes 305A to 305H may contain iron, aluminum or copper.
  • the plurality of lead electrodes 305A to 305H are arranged around the die pad 302 at intervals from the die pad 302.
  • the four lead electrodes 305A to 305D are arranged at intervals along one side of the die pad 302.
  • the remaining four lead electrodes 305E to 305H are arranged at intervals along the side of the die pad 302 facing the side on which the lead electrodes 305A to 305D are arranged.
  • the plurality of lead electrodes 305A to 305H are each formed in a band shape extending along a direction orthogonal to the arrangement direction.
  • the plurality of lead electrodes 305A to 305H have one end portion facing the die pad 302 and the other end portion on the opposite side thereof.
  • One end of the plurality of lead electrodes 305A to 305H is internally connected to the semiconductor chip 303.
  • the other ends of the plurality of lead electrodes 305A to 305H are externally connected to a connection target such as a mounting board.
  • the plurality of lead wires 306A to 306H include the first lead wire 306A, the second lead wire 306B, the third lead wire 306C, the fourth lead wire 306D, the fifth lead wire 306E, the sixth lead wire 306F, the seventh lead wire 306G, and the eighth lead wire 306H.
  • the number of conductors is selected according to the function of the semiconductor chip 303 (semiconductor device), and is not limited to the number shown in FIGS. 41 and 42.
  • the first lead wire 306A is electrically connected to one end of the first lead electrode 305A and the source electrode 12.
  • the first lead wire 306A in this form, comprises a metal clip.
  • the first lead wire 306A may contain iron, gold, aluminum or copper.
  • the first lead wire 306A efficiently dissipates the heat generated by the power MISFET 9 to the outside.
  • the first lead wire 306A may be made of a bonding wire.
  • the second lead wire 306B is electrically connected to one end of the second lead electrode 305B and the reference voltage electrode 14.
  • the third lead wire 306C is electrically connected to one end of the third lead electrode 305C and the ENABLE electrode 15.
  • the fourth lead wire 306D is electrically connected to one end of the fourth lead electrode 305D and the SENSE electrode 16.
  • the fifth lead wire 306E is electrically connected to one end of the fifth lead electrode 305E and the die pad 302.
  • the sixth lead wire 306F is electrically connected to one end of the sixth lead electrode 305F and the die pad 302.
  • the seventh lead wire 306G is electrically connected to one end of the seventh lead electrode 305G and the input electrode 13.
  • the eighth lead wire 306H is electrically connected to one end of the eighth lead electrode 305H and the die pad 302.
  • the second to eighth lead wires 306B to 306H are made of bonding wires in this form.
  • the second to eighth lead wires 306B to 306H may contain gold, aluminum or copper, respectively.
  • the connection form of the plurality of lead wires 306A to 306H to the semiconductor chip 303 and the plurality of lead electrodes 305A to 305H is arbitrary, and is not limited to the connection form shown in FIGS. 41 and 42.
  • the sealing resin 307 seals the semiconductor chip 303, the die pad 302, one end of the plurality of lead electrodes 305A to 305H, and the plurality of lead wires 306A to 306H so that the other ends of the plurality of lead electrodes 305A to 305H are exposed. doing.
  • the sealing resin 307 is formed in a rectangular parallelepiped shape.
  • the sealing resin 307 may contain an epoxy resin.
  • the form of the semiconductor package 301 is not limited to SOP.
  • TO Transistor Outline
  • QFN Quadrature
  • DFP Downlink Packet Packet Packet Packet Packet Packet Packet Packet Packet Packet Packet Packet Packet Packet Packet Packet Packet Packet Packet Packet Packet Packet Packet Packet Packet Packe (Gad Flat Package), SIP (Single Inline Package) or SOJ (Small) Outline J-leaded Package), or various forms similar to these may be applied.
  • the semiconductor package 301 (semiconductor device 1,151,161,171,181,191,201,211,241) may be incorporated in a circuit module as shown in FIG. 43.
  • FIG. 43 is a plan view showing a part of the circuit module 311 according to the first embodiment.
  • the circuit module 311 includes a mounting board 312, a plurality of wirings 313, a semiconductor package 301 (semiconductor device 1,151,161,171,181,191,21,241), and conductivity. Includes bonding material 314.
  • the mounting board 312 includes the main surface 315.
  • the plurality of wirings 313 are formed on the main surface 315 of the mounting board 312.
  • the semiconductor package 301 semiconductor device 1,151,161,171,181,191,201,211,241 is mounted on a mounting substrate 312 so as to be electrically connected to a plurality of wirings 313 via a conductive bonding material 314. It is implemented in.
  • the conductive bonding material 314 may be a metal paste or solder.
  • semiconductor devices 1,151,161,171,181,191,201,21,241 having only the power MISFET 9 may be adopted. Further, the semiconductor device 1,151,161,171,181,191,201,21,241 having only the power MISFET 9 may be incorporated in the above-mentioned semiconductor package 301.
  • FIG. 44 is a plan view showing a part of the circuit module 321 according to the second embodiment.
  • the circuit module 321 includes a mounting board 322, a plurality of wirings 323, a semiconductor package 301 (semiconductor device 1,151,161,171,181,191,21,241), and a first conductivity. It includes a bonding material 324, a control IC device 325, and a second conductive bonding material 326.
  • the mounting board 322 includes the main surface 327.
  • the plurality of wirings 323 are formed on the main surface 327 of the mounting board 322.
  • the semiconductor package 301 is mounted on the mounting board 322.
  • the semiconductor package 301 is electrically connected to a plurality of wirings 323 via the first conductive bonding material 324.
  • the first conductive bonding material 324 may be a metal paste or solder.
  • the control IC device 325 includes a control IC 10 (see FIGS. 2 and 38).
  • the control IC device 325 is mounted on the mounting board 322.
  • the control IC device 325 is electrically connected to the plurality of wirings 323 via the second conductive bonding material 326.
  • the control IC device 325 is further electrically connected to the semiconductor package 301 via a plurality of wires 323.
  • the electrical connection mode of the control IC device 325 to the semiconductor package 301 is the same as that shown in FIG.
  • the control IC device 325 controls the semiconductor package 301 (semiconductor device 1,151,161,171,181,191,201,21,241) from the outside.
  • a network having the same function as the control IC 10 may be mounted on the mounting board 322.
  • a network having the same function as the control IC 10 may be configured by mounting a plurality of discrete devices or an IC chip having an arbitrary function on the mounting board 322.
  • the configuration of the network having the same functions as the control IC 10 and the control IC 10 in each of the above-described embodiments is arbitrary, and all the functional circuits (that is, the sensor MISFET 21, the input circuit 22, the current / voltage control circuit 23, protection) are optional. It is not always necessary to include the circuit 24, the gate control circuit 25, the active clamp circuit 26, the current detection circuit 27, the power supply reverse connection protection circuit 28 and the abnormality detection circuit 29), and some functional circuits may be removed.
  • the first to ninth embodiments can be combined in any aspect and any form between them. That is, a form in which the features shown in the first to ninth embodiments are combined in any mode and any mode may be adopted.
  • a power MISFET 9 a gate control circuit 25
  • an active clamp circuit 26 The components already mentioned are designated by the same reference numerals as before.
  • the semiconductor device X1 basically includes the above-mentioned semiconductor device 1 (see FIG. 2). It may be understood that the same components as are included.
  • first MISFET 56 and the second MISFET 57 which are independently controlled, are integrally formed as a power MISFET 9 which is a single gate dividing element.
  • the active clamp circuit 26 is connected between the drain gates of the first MISFET 56, and when the output voltage VOUT of the source electrode 12 becomes a negative voltage, the first MISFET 56 is forcibly turned on (not fully turned off).
  • FIG. 47 is a circuit diagram showing a configuration example of the gate control circuit 25 and the active clamp circuit 26 in FIG. 45.
  • the anode of the Zener diode row 261 is connected to the anode of the diode row 262.
  • the cathode of the diode row 262 is connected to the gate of the MISFET 263.
  • an inductive load L such as a coil or a solenoid may be connected to the source electrode 12.
  • the current source 252 is connected between the application end of the boosted voltage VG and the gate of the second MISFET 57, and generates the source current IH2.
  • the current source 254 is connected between the gate of the second MISFET 57 and the application end of the output voltage VOUT, and generates a sink current IL2.
  • the sink currents IL1 and IL2 are drawn from the gates of the first MISFET 56 and the second MISFET 57, respectively.
  • the MISFET 256 is connected between the gate and source of the second MISFET 57, and is turned on / off according to the internal node voltage Vx of the active clamp circuit 26.
  • the internal node voltage Vx for example, as shown in this figure, it is desirable to input the gate voltage of the MISFET 263.
  • the internal node voltage Vx is not limited to this, and for example, any anode voltage of the n-stage diodes forming the diode train 262 may be used as the internal node voltage Vx.
  • the semiconductor device X1 is provided with Zener diodes ZD1 to ZD3, diodes D1 and D2, and a depletion N-channel type MISFET / DN1 as electrostatic destruction protection elements. Each connection relationship will be briefly described.
  • the cathodes of the Zener diodes ZD1 and ZD2 are connected to the gates of the first MISFET 56 and the second MISFET 57, respectively.
  • the anodes of the Zener diodes ZD1 and ZD2 are connected to the anodes of the diodes D1 and D2, respectively.
  • the cathode of the Zener diode ZD3 and the drain of the MISFET / DN1 are connected to the gate of the MISFET 263.
  • the cathodes of the diodes D1 and D2, the anode of the Zener diode ZD3, and the source, gate, and backgate of the MISFET / DN1 are connected to the application end of the output voltage VOUT.
  • the gate-source voltage of the first MISFET 56 is Vgs1
  • the gate-source voltage of the MISFET 263 is Vgs2
  • the gate-source voltage of the MISFET 256 is Vgs3
  • the breakdown voltage of the Zener diode row 261 is mVZ, and the diode row.
  • FIG. 48 is a timing chart showing how the first Half-ON control of the power MISFET 9 is performed in the semiconductor device X1 when the active clamp is operated. From the top, the enable signal EN, the output voltage VOUT (solid line), and the gate signal G1 are shown. (Dashed line) and G2 (broken line), and output current IOUT are depicted. In this figure, it is assumed that the inductive load L is connected to the source electrode 12 (output electrode OUT).
  • the gate signals G1 and G2 are lowered in order to turn off both the first MISFET 56 and the second MISFET 57. It goes down to the level ( ⁇ VOUT).
  • the inductive load L continues to flow the output current IOUT until the energy stored during the on period of the power MISFET 9 is released.
  • the output voltage VOUT drops sharply to a negative voltage lower than the ground voltage GND.
  • the active clamp circuit 26 works to cause the first MISFET 56 to move. Since it is turned on (not fully turned off), the output current IOUT is discharged via the first MISFET 56. Therefore, the output voltage VOUT is limited to the lower limit voltage VB- ⁇ or higher.
  • ⁇ mVZ + nVF + Vgs3
  • the second MISFET 57 is completely stopped before the active clamp circuit 26 operates (before time t4) by the action of the MISFET 256.
  • This state corresponds to the first Half-ON state of the power MISFET 9.
  • the channel utilization rate of t1 to t2) is less than RU.
  • the current path is relatively increased, so that the area resistivity Ron ⁇ A (on resistance) can be reduced.
  • a sudden temperature rise due to the back electromotive force of the inductive load L can be suppressed, so that the active clamp withstand capacity Eac can be improved.
  • the semiconductor device 1 capable of achieving both excellent area resistivity Ron ⁇ A and excellent active clamp withstand capacity Eac.
  • the active clamp withstand capacity Eac is one of the important characteristics for driving a larger inductive load L.
  • FIGS. 45 to 48 have described an example in which the first Half-ON control is applied during the active clamp operation.
  • the second Half-ON control may be applied during the active clamping operation.
  • the first MISFET 56 and the second MISFET 57 may be interchanged with each other for understanding.
  • the components already mentioned are designated by the same reference numerals as before.
  • the semiconductor device X2 is basically the same as the above-mentioned semiconductor device 241 (FIG. 38). It may be understood that the components of are included.
  • first MISFET 56 and the second MISFET 57 which are independently controlled, are integrally formed as a power MISFET 9 which is a single gate dividing element.
  • the external control signal IN not only functions as an on / off control signal of the power MISFET 9, but is also used as a power supply voltage of the semiconductor device X2.
  • the active clamp circuit 26 is connected between the drain gates of the first MISFET 56, and when the output voltage VOUT of the drain electrode 11 becomes overvoltage, the first MISFET 56 is forcibly turned on (not fully turned off) to cause the first MISFET 56.
  • FIG. 51 is a circuit diagram showing a configuration example of the gate control circuit 25 and the active clamp circuit 26 in FIG. 49.
  • an inductive load L such as a coil or a solenoid may be connected to the drain electrode 11.
  • the anode of the Zener diode row 264 is connected to the anode of the diode row 265.
  • the gate control circuit 25 of this configuration example includes P-channel type MOS field effect transistors M1 and M2, N-channel type MOS field effect transistors M3, resistors R1H and R1L, resistors R2H and R2L, resistors R3, and switch SW1. Includes ⁇ SW3.
  • the application end of the internal node voltage Vy is not limited to the above, and for example, any anode voltage of the n-stage diodes forming the diode train 265 may be used as the internal node voltage Vy. Absent.
  • the second end of the resistor R1H and the source and back gate of the transistor M1 are both connected to the gate of the first MISFET 56.
  • the gate of the transistor M1 is connected to the input electrode 13.
  • the second end of the resistor R2H and the source and back gate of the transistor M2 are both connected to the gate of the second MISFET 57.
  • the gate of the transistor M2 is connected to the input electrode 13.
  • the drain of the transistor M3 is connected to the gate of the second MISFET 57.
  • the gate of the transistor M3 is connected to the first end of the resistor R3.
  • the source and back gate of the transistor M3 and the second end of the resistor R3 are connected to the source electrode 12.
  • the gate-source voltage of the first MISFET 56 is Vgs1
  • the on-threshold voltage of the transistor M3 is Vth
  • the breakdown voltage of the Zener diode row 264 is mVZ
  • the forward voltage drop of the diode row 265 is nVF.
  • FIG. 52 is a timing chart showing how the first Half-ON control of the power MISFET 9 is performed in the semiconductor device X2 during the active clamping operation, and is an external control signal IN, a low voltage detection signal UVLO, and an inverted low voltage in order from the top.
  • the detection signal UVLOB, the gate signals G1 (solid line) and G2 (broken line), the output voltage VOUT, and the output current IOUT are depicted.
  • the inductive load L is connected to the drain electrode 11 (output electrode OUT).
  • IN logic level when the power MISFET 9 is turned off
  • the switch SW3 since the switch SW3 is off, the node voltage Vy of the active clamp circuit 26 is not applied to the gate of the transistor M3, and the transistor M3 does not turn on unintentionally.
  • the external control signal IN begins to transition from the high level to the low level.
  • the inductive load L continues to flow the output current IOUT until the energy stored during the on period of the power MISFET 9 is released.
  • the output voltage VOUT rises sharply to a voltage higher than the power supply voltage VB.
  • the second MISFET 57 is completely stopped before the active clamp circuit 26 operates (before time t15) by the action of the transistor M3. This state corresponds to the first Half-ON state of the power MISFET 9.
  • the channel utilization rate of t11 to t13) is less than RU.
  • the current path is relatively increased, so that the area resistivity Ron ⁇ A (on resistance) can be reduced.
  • a sudden temperature rise due to the back electromotive force of the inductive load L can be suppressed, so that the active clamp withstand capacity Eac can be improved.
  • the semiconductor device 1 capable of achieving both excellent area resistivity Ron ⁇ A and excellent active clamp withstand capacity Eac.
  • the active clamp withstand capacity Eac is one of the important characteristics for driving a larger inductive load L.
  • FIGS. 49 to 52 have described an example in which the first Half-ON control is applied during the active clamp operation.
  • the second Half-ON control may be applied during the active clamping operation.
  • the first MISFET 56 and the second MISFET 57 may be interchanged with each other for understanding.
  • FIG. 53 is a diagram showing the start-up behavior when a capacitive load is connected, and the external control signal IN, the output voltage VOUT, and the output current IOUT are depicted in order from the top.
  • the semiconductor device 1 has the above-mentioned overheat protection circuit 36.
  • the overheat protection circuit 36 when the temperature Tj of the power MISFET 9 reaches a predetermined upper limit value, or the temperature difference ⁇ Tj between the power MISFET 9 and another circuit block (a logic circuit or the like that does not easily generate heat) reaches a predetermined upper limit value. When it reaches, the power MISFET 9 is forcibly turned off.
  • the latter overheat protection ( ⁇ Tj protection) is likely to be applied due to the instantaneous heat generation of the power MISFET 9 caused by the above-mentioned rush current. Therefore, the power MISFET 9 may be forcibly turned off during startup, and the startup time of the semiconductor device 1 may be extended (see times t22 to t23 and times t24 to t25).
  • FIG. 54 is a diagram showing power consumption when a capacitive load is connected, and the output voltage VOUT and power consumption W are depicted in order from the top.
  • the following proposes a new embodiment capable of suppressing heat generation of the power MISFET 9 (particularly heat generation at the time of on-transition) and shortening the start-up time of the semiconductor device 1.
  • any of the resistive load R, the capacitive load C, and the inductive load L can be connected to the source electrode 12.
  • the semiconductor device X3 basically includes the above-mentioned semiconductor device 1 (see FIG. 2). It may be understood that the same components as are included.
  • the power MISFET 9 is a gate split transistor whose structure has been described in detail by exemplifying various embodiments so far. However, the number of gates of the power MISFET 9 has been increased from the previous two to three (G11 to G13) in order to realize the three-mode control described later. That is, the power MISFET 9 has a first gate to which the gate signal G11 is input, a second gate to which the gate signal G12 is input, and a third gate to which the gate signal G13 is input.
  • the on-resistance RON of the power MISFET 9 changes in three ways by individual control of the plurality of gate signals G11 to G13 (details will be described later).
  • the power MISFET 9 can be equivalently represented as three MISFETs connected in parallel as shown in parentheses in this figure. From another point of view, it can be understood that the three independently controlled MISFETs are integrally formed as the power MISFET 9 which is a single gate dividing element.
  • the gate control circuit 25 basically sets all the gate signals G11 to G13 to a high level when the enable signal EN is at a high level, while the gate signals G11 to G11 to G11 when the enable signal EN is at a low level. All G13s are set to low level.
  • the internal configuration and operation of the gate control circuit 25 will be described in detail later.
  • the output voltage monitoring circuit 270 is a circuit block that monitors the output voltage VOUT and outputs the monitoring result (drive signal Sc) to the gate control circuit 25, and is a threshold voltage generation unit 271, a comparator 272, and a delay unit 273. And the level shifter 274.
  • the comparator 272 compares the output voltage VOUT input to the non-inverting input end (+) with the threshold voltage Vth input to the inverting input terminal ( ⁇ ) to generate a comparison signal Sa.
  • the comparison signal Sa has a low level ( ⁇ VREG) when VOUT ⁇ Vth and a high level ( ⁇ VB) when VOUT> Vth.
  • the delay unit 273 gives a predetermined delay to the rising edge of the comparison signal Sa to generate a delay signal Sb. More specifically, the delay unit 273 raises the delay signal Sb to a high level ( ⁇ VB) after a predetermined delay time Td elapses after the comparison signal Sa rises to a high level, while the comparison signal Sa raises the comparison signal Sa to a high level. When it falls to the low level, the delay signal Sb is lowered to the low level ( ⁇ VREG) without delay.
  • the delay time Td may be set to be equal to or longer than the time required from when the output voltage VOUT exceeds the threshold voltage VthH to when the power supply voltage VB is reached. Further, the delay time Td may be a variable value that can be arbitrarily adjusted.
  • the level shifter 274 level-shifts the delay signal Vb to generate a drive signal Sc.
  • the drive signal Sc has a high level ( ⁇ VOUT + Vgs, where Vgs is the on-threshold voltage of the MISFET 25h described later) when the delay signal Vb is high level, and a low level ( ⁇ VOUT + Vgs) when the delay signal Vb is low level. ⁇ VOUT).
  • the gate control circuit 25 of this configuration example includes current sources 25a to 25f, a controller 25g, and N-channel type MISFETs 25h to 25j.
  • the current source 25e is connected between the second gate of the power MISFET 9 and the application end of the output voltage VOUT, and generates a sink current IL2.
  • the current source 25f is connected between the third gate of the power MISFET 9 and the application end of the output voltage VOUT, and generates a sink current IL3.
  • the controller 25g turns on the current sources 25a, 25b and 25c when the enable signal EN is at a high level, and turns off the current sources 25d, 25e and 25f.
  • the source currents IH1, IH2, and IH3 are flowed into the first gate, the second gate, and the third gate of the power MISFET 9, respectively.
  • the gate signals G11, G12 and G13 are raised to high levels, respectively.
  • the controller 25g turns off the current sources 25a, 25b and 25c and turns on the current sources 25d, 25e and 25f when the enable signal EN is at a low level.
  • sink currents IL1, IL2, and IL3 are drawn from the first gate, the second gate, and the third gate of the power MISFET 9, respectively.
  • the gate signals G11, G12 and G13 are lowered to low levels, respectively.
  • the internal node voltage Vx for example, as shown in this figure, it is desirable to input the gate voltage of the MISFET 263.
  • the internal node voltage Vx is not limited to this, and for example, any anode voltage of the n-stage diodes forming the diode train 262 may be used as the internal node voltage Vx.
  • FIG. 56 is a diagram showing an example of three-mode control, in order from the top, enable signal EN, output voltage VOUT (solid line), gate signal G11 (one-dot chain line), G12 (two-dot chain line), and G13 (broken line).
  • the comparison signal Sa, the delay signal Sb (and thus the drive signal Sc), the on / off state of the MISFET 25h, and the on / off states of the MISFET 25i and 25j are depicted.
  • the inductive load L for example, the inductance component of the harness
  • the comparison signal Sa rises to a high level.
  • the delay signal Sb (and thus the drive signal Sc) is maintained at a low level until the delay time Td elapses, the MISFET 25h remains off. Also, the MISFETs 25i and 25j remain off. Therefore, the characteristic channel ratio RC of the power MISFET 9 is maintained at the maximum value (for example, 75%).
  • the output voltage VOUT drops to the lower limit voltage VB- ⁇ (for example, VB-50V) at time t47, the power MISFET 9 is turned on (not fully turned off) by the action of the active clamp circuit 26, so that the output current IOUT is the power MISFET 9 Is discharged via. Therefore, the output voltage VOUT is limited to the lower limit voltage VB- ⁇ or higher.
  • VB- ⁇ for example, VB-50V
  • the output voltage VOUT changes to the channel switching voltage VB- ⁇ (> VB-).
  • the on-resistance RON of the power MISFET 9 is lowered from the steady value. Therefore, for example, even in a situation where an excessive rush current can flow at startup (when a capacitive load is connected), the power consumption W of the power MISFET 9 (see time t31 to t33 in FIG. 54) can be suppressed, so that overheat protection can be achieved. (Especially ⁇ Tj protection) becomes difficult to apply. As a result, it is possible to shorten the start-up time of the semiconductor device X3.
  • the on-resistance RON of the power MISFET 9 is returned to the steady value.
  • the difference between the rush current immediately after startup (for example, several tens of A) and the steady current after completion of startup (several A) is large, the prevention of overcurrent is prioritized over the reduction of power consumption W, and the power MISFET 9 It is desirable to return the on-resistance RON of the above to a steady value without keeping it lowered.
  • the on-resistance RON of the power MISFET 9 is lowered from the steady value as in the case of starting the semiconductor device X3. Therefore, the power consumption W of the power MISFET 9 (see time t34 to t36 in FIG. 54) can be suppressed, so that the safety of the semiconductor device X3 can be enhanced.
  • the on-resistance RON of the power MISFET 9 is raised from the steady value. Therefore, since it is possible to suppress a rapid temperature rise due to the back electromotive force of the inductive load L, it is possible to improve the active clamp withstand capacity Eac.
  • FIG. 57 is a diagram showing a configuration example of the overcurrent protection circuit 34.
  • the overcurrent protection circuit 34 of this configuration example is a circuit block that detects the output current IOUT flowing through the power MISFET 9 and generates an overcurrent protection signal S34 so as to limit it to a predetermined upper limit value Iocp or less, and is an N-channel type. It includes MISFETs 341 and 342, resistors 343 and 344, and current sources 345 and 346.
  • each of the current sources 345 and 346 are connected to the application end of the boosted voltage VG.
  • the second end of the current source 345 is connected to the drain of the MISFET 341.
  • the second end of the current source 346 is connected to the drain of the MISFET 342.
  • the drain of the MISFET 342 is also connected to the gate control circuit 25 as an output end of the overcurrent protection signal S34.
  • the gates of MISFET 341 and 342 are both connected to the drain of MISFET 341.
  • the source of the MISFET 341 is connected to the first end of the resistor 343 (resistance value: Rref).
  • the drain of the sensor MISFET 21 is connected to the drain electrode 11.
  • the second end of each of the resistors 343 and 344 is connected to the application end of the output voltage VOUT.
  • the on-resistance RON of the power MISFET 9 is a variable value and the on-resistance RON2 of the sensor MISFET 21 is a fixed value
  • the current between the sense current Is and the output current IOUT is adjusted according to the switching control of the on-resistance value RON.
  • the ratio ⁇ (> 0) changes.
  • the upper limit value Iocp of the output current IOUT is automatically switched according to the on-resistance RON.
  • the on-resistance RON when the on-resistance RON is lowered from the steady value at the time of starting the semiconductor device X3, the current ratio ⁇ between the sense current Is and the output current IOUT becomes large, so that the upper limit value Iocp of the output current IOUT Will be higher. Therefore, it becomes difficult to apply overcurrent protection to the transient rush current, so that the semiconductor device X3 can be started smoothly.

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Abstract

例えば、半導体装置は、誘導性負荷が接続されるように構成された出力電極と、接地端が接続されるように構成された接地電極と、前記出力電極と前記接地電極との間に並列接続されるように構成された第１トランジスタ及び第２トランジスタと；前記第１トランジスタのゲートに接続されるように構成されたアクティブクランプ回路と；第１動作状態では前記第１トランジスタ及び前記第２トランジスタをオンし、第２動作状態では前記第１トランジスタ及び前記第２トランジスタをオフするように、前記第１トランジスタ及び前記第２トランジスタそれぞれのゲート制御を行うように構成されたゲート制御回路と；を有する。前記ゲート制御回路は、前記第１動作状態から前記第２動作状態への遷移後、前記アクティブクランプ回路が動作する前に、前記第２トランジスタのゲート・ソース間をショートする。

Description

半導体装置
　本発明は、絶縁ゲート型のトランジスタを備えた半導体装置に関する。
　特許文献１は、絶縁ゲート型のトランジスタを備えた半導体装置の一例としてのプレーナゲート型の半導体装置を開示している。この半導体装置は、主面を有する半導体層と、主面の上に形成されたゲート絶縁層と、ゲート絶縁層の上に形成されたゲート電極と、半導体層の表層部においてゲート絶縁層を挟んでゲート電極に対向するチャネルとを含む。
特開２０１５－７０１９３号公報
　絶縁ゲート型のトランジスタを備えた半導体装置は、使用態様の一例として誘導性負荷に接続されることがある。この場合、電気的特性として、優れたオン抵抗および優れたアクティブクランプ耐量が求められる。オン抵抗は、通常動作時における半導体装置の抵抗値である。アクティブクランプ耐量は、アクティブクランプ動作時におけるトランジスタの耐量である。
　アクティブクランプ耐量は、より具体的には、トランジスタのオン状態からオフ状態への遷移時において、誘導性負荷に蓄積されたエネルギに起因して生じる逆起電力に対するトランジスタの耐量である。アクティブクランプ動作とは、逆起電力をトランジスタで消費（吸収）させる際のトランジスタの一動作である。
　オン抵抗及びアクティブクランプ耐量は、一例として、トランジスタのチャネルの面積によって調整される。チャネルの面積を増加させた場合、通常動作時において電流経路を増加させることができるから、オン抵抗を低下させることができる。しかし、この場合、アクティブクランプ動作時において逆起電力に起因する急激な温度上昇によってアクティブクランプ耐量が低下する。
　これとは反対に、チャネルの面積を減少させた場合、通常動作時において電流経路が縮小するから、オン抵抗が増加する。しかし、この場合、アクティブクランプ動作時において逆起電力に起因する急激な温度上昇を抑制できるから、アクティブクランプ耐量を向上させることができる。このように、チャネルの面積に基づく調整法にはトレードオフの関係が存在するため、優れたオン抵抗および優れたアクティブクランプ耐量を両立することは困難である。
　本発明の一実施形態は、優れたオン抵抗および優れたアクティブクランプ耐量を両立できる半導体装置を提供する。
　本発明の一実施形態は、半導体層と、前記半導体層に形成された絶縁ゲート型の第１トランジスタと、前記半導体層に形成された絶縁ゲート型の第２トランジスタと、前記第１トランジスタおよび前記第２トランジスタに電気的に接続されるように前記半導体層の上に形成され、通常動作時に前記第１トランジスタおよび前記第２トランジスタをオン状態に制御し、アクティブクランプ動作時に前記第１トランジスタをオフ状態に制御すると共に前記第２トランジスタをオン状態に制御する制御信号を伝達する制御配線と、を含む、半導体装置を提供する。
　この半導体装置によれば、通常動作時には、第１トランジスタおよび第２トランジスタを利用して電流を流すことができる。これにより、オン抵抗の低減を図ることができる。一方、アクティブクランプ動作時には、第１トランジスタを停止させた状態で第２トランジスタを利用して電流を流すことができる。これにより、逆起電力に起因する急激な温度上昇を抑制しながら、第２トランジスタによって逆起電力を消費（吸収）できる。その結果、アクティブクランプ耐量の向上を図ることができる。よって、優れたオン抵抗および優れたアクティブクランプ耐量を両立できる。
　本発明の一実施形態は、半導体層と、前記半導体層に形成された絶縁ゲート型の第１トランジスタと、前記半導体層に形成された絶縁ゲート型の第２トランジスタと、前記第１トランジスタおよび前記第２トランジスタに電気的に接続されるように前記半導体層に形成され、通常動作時に前記第１トランジスタおよび前記第２トランジスタをオン状態に制御し、アクティブクランプ動作時に前記第１トランジスタをオフ状態に制御すると共に前記第２トランジスタをオン状態に制御する制御回路と、を含む、半導体装置を提供する。
　この半導体装置によれば、通常動作時には、第１トランジスタおよび第２トランジスタを利用して電流を流すことができる。これにより、オン抵抗の低減を図ることができる。一方、アクティブクランプ動作時には、第１トランジスタを停止させた状態で第２トランジスタを利用して電流を流すことができる。これにより、逆起電力に起因する急激な温度上昇を抑制しながら、第２トランジスタによって逆起電力を消費（吸収）できる。その結果、アクティブクランプ耐量の向上を図ることができる。よって、優れたオン抵抗および優れたアクティブクランプ耐量を両立できる。
　本発明の一実施形態は、半導体層と、第１チャネルを含み、前記半導体層に形成された絶縁ゲート型の第１トランジスタと、第２チャネルを含み、前記半導体層に形成された絶縁ゲート型の第２トランジスタと、前記第１トランジスタおよび前記第２トランジスタに電気的に接続されるように前記半導体層の上に形成され、アクティブクランプ動作時における前記第１チャネルおよび前記第２チャネルの利用率が、零を超えて通常動作時における前記第１チャネルおよび前記第２チャネルの利用率未満となるように前記第１トランジスタおよび前記第２トランジスタを制御する制御信号を伝達する制御配線と、を含む、半導体装置を提供する。
　この半導体装置によれば、通常動作時では、第１チャネルおよび第２チャネルの利用率が相対的に増加する。これにより、電流経路が相対的に増加するから、オン抵抗の低減を図ることができる。一方、アクティブクランプ動作時では、第１チャネルおよび第２チャネルの利用率が相対的に減少する。これにより、逆起電力に起因する急激な温度上昇を抑制できるから、アクティブクランプ耐量の向上を図ることができる。よって、優れたオン抵抗および優れたアクティブクランプ耐量の両立を図ることができる。
　本発明の一実施形態は、半導体層と、第１チャネルを含み、前記半導体層に形成された絶縁ゲート型の第１トランジスタと、第２チャネルを含み、前記半導体層に形成された絶縁ゲート型の第２トランジスタと、前記第１トランジスタおよび前記第２トランジスタに電気的に接続されるように前記半導体層に形成され、アクティブクランプ動作時における前記第１チャネルおよび前記第２チャネルの利用率が、零を超えて通常動作時における前記第１チャネルおよび前記第２チャネルの利用率未満となるように前記第１トランジスタおよび前記第２トランジスタを制御する制御回路と、を含む、半導体装置を提供する。
　この半導体装置によれば、通常動作時では、第１チャネルおよび第２チャネルの利用率が相対的に増加する。これにより、電流経路が相対的に増加するから、オン抵抗の低減を図ることができる。一方、アクティブクランプ動作時では、第１チャネルおよび第２チャネルの利用率が相対的に減少する。これにより、逆起電力に起因する急激な温度上昇を抑制できるから、アクティブクランプ耐量の向上を図ることができる。よって、優れたオン抵抗および優れたアクティブクランプ耐量の両立を図ることができる。
　本発明の一実施形態は、並列接続された第１トランジスタ及び第２トランジスタと；前記第１トランジスタのゲートに接続されたアクティブクランプ回路と；第１動作状態では前記第１トランジスタ及び前記第２トランジスタをオンし、第２動作状態では前記第１トランジスタ及び前記第２トランジスタをオフするように、前記第１トランジスタ及び前記第２トランジスタそれぞれのゲート制御を行うゲート制御回路と；を有し、前記ゲート制御回路は、前記第１動作状態から前記第２動作状態への遷移後、前記アクティブクランプ回路が動作する前に、前記第２トランジスタのゲート・ソース間をショートする、半導体装置を提供する。
　この半導体装置によれば、簡易な回路構成でアクティブクランプ耐量の向上を図ることができる。よって、優れたオン抵抗および優れたアクティブクランプ耐量を両立できる。
図１は、本発明の第１実施形態に係る半導体装置を１つの方向から見た斜視図である。 図２は、図１に示す半導体装置の電気的構造を示すブロック回路図である。 図３は、図１に示す半導体装置の通常動作およびアクティブクランプ動作を説明するための回路図である。 図４は、図３に示す回路図に適用される主要な電気信号の波形図である。 図５は、図１に示す領域Vの断面斜視図である。 図６は、図５から電極を取り除いた断面斜視図である。 図７は、図６から半導体層の上の構造を取り除いた断面斜視図であって、第１形態例に係るチャネル構造を含む形態を示す断面斜視図である。 図８は、図７の平面図である。 図９は、図５に示す第１トレンチゲート構造および第２トレンチゲート構造を含む領域の拡大断面図である。 図１０は、図５に示す第１トレンチゲート構造の拡大断面図である。 図１１は、図５に示す第２トレンチゲート構造の拡大断面図である。 図１２Ａは、図７に対応する領域の断面斜視図であって、第２形態例に係るチャネル構造を含む形態を示す断面斜視図である。 図１２Ｂは、図７に対応する領域の断面斜視図であって、第３形態例に係るチャネル構造を含む形態を示す断面斜視図である。 図１３は、アクティブクランプ耐量および面積抵抗率の関係を実測によって調べたグラフである。 図１４Ａは、図１に示す半導体装置の第１制御例に係る通常動作を説明するための断面斜視図である。 図１４Ｂは、図１に示す半導体装置の第１制御例に係るアクティブクランプ動作を説明するための断面斜視図である。 図１５Ａは、図１に示す半導体装置の第２制御例に係る通常動作を説明するための断面斜視図である。 図１５Ｂは、図１に示す半導体装置の第２制御例に係るアクティブクランプ動作を説明するための断面斜視図である。 図１６は、図７に対応する領域の断面斜視図であって、本発明の第２実施形態に係る半導体装置を示す斜視図である。 図１７Ａは、図１６に示す半導体装置の第１制御例に係る通常動作を説明するための断面斜視図である。 図１７Ｂは、図１６に示す半導体装置の第１制御例に係るアクティブクランプ動作を説明するための断面斜視図である。 図１８Ａは、図１６に示す半導体装置の第２制御例に係る通常動作を説明するための断面斜視図である。 図１８Ｂは、図１６に示す半導体装置の第２制御例に係るアクティブクランプ動作を説明するための断面斜視図である。 図１９Ａは、図１６に示す半導体装置の第３制御例に係る通常動作を説明するための断面斜視図である。 図１９Ｂは、図１６に示す半導体装置の第３制御例に係るアクティブクランプ動作を説明するための断面斜視図である。 図２０は、本発明の第３実施形態に係る半導体装置を１つの方向から見た斜視図である。 図２１は、図２０に示す領域XXIの断面斜視図である。 図２２は、図２１から電極を取り除いた断面斜視図である。 図２３は、図２２から半導体層の上の構造を除去した断面斜視図である。 図２４Ａは、図２３に示す半導体装置の通常動作を説明するための断面斜視図である。 図２４Ｂは、図２３に示す半導体装置のアクティブクランプ動作を説明するための断面斜視図である。 図２５は、図２１に対応する領域の断面斜視図であって、本発明の第４実施形態に係る半導体装置を示す断面斜視図である。 図２６は、図２５から半導体層の上の構造を除去した断面斜視図である。 図２７Ａは、図２５に示す半導体装置の通常動作を説明するための断面斜視図である。 図２７Ｂは、図２５に示す半導体装置のアクティブクランプ動作を説明するための断面斜視図である。 図２８は、図２５に対応する領域の断面斜視図であって、本発明の第５実施形態に係る半導体装置を示す断面斜視図である。 図２９Ａは、図２８に示す半導体装置の第１制御例に係る通常動作を説明するための断面斜視図である。 図２９Ｂは、図２８に示す半導体装置の第１制御例に係るアクティブクランプ動作を説明するための断面斜視図である。 図３０Ａは、図２８に示す半導体装置の第２制御例に係る通常動作を説明するための断面斜視図である。 図３０Ｂは、図２８に示す半導体装置の第２制御例に係るアクティブクランプ動作を説明するための断面斜視図である。 図３１は、図７に対応する領域の断面斜視図であって、本発明の第６実施形態に係る半導体装置を示す断面斜視図である。 図３２Ａは、図３１に示す半導体装置の通常動作を説明するための断面斜視図である。 図３２Ｂは、図３１に示す半導体装置のアクティブクランプ動作を説明するための断面斜視図である。 図３３は、図７に対応する領域の断面斜視図であって、本発明の第７実施形態に係る半導体装置を示す斜視図である。 図３４Ａは、図３３に示す半導体装置の通常動作を説明するための断面斜視図である。 図３４Ｂは、図３３に示す半導体装置のアクティブクランプ動作を説明するための断面斜視図である。 図３５は、図７に対応する領域の断面斜視図であって、本発明の第８実施形態に係る半導体装置を示す一部切り欠き断面斜視図である。 図３６Ａは、図３５に示す半導体装置の通常動作を説明するための断面斜視図である。 図３６Ｂは、図３５に示す半導体装置のアクティブクランプ動作を説明するための断面斜視図である。 図３７は、本発明の第９実施形態に係る半導体装置を１つの方向から見た斜視図である。 図３８は、図３７に示す半導体装置の電気的構造を示すブロック回路図である。 図３９は、図３７に示す半導体装置の通常動作およびアクティブクランプ動作を説明するための回路図である。 図４０は、図３９に示す回路図に適用される主要な電気信号の波形図である。 図４１は、半導体パッケージを、封止樹脂を透過して示す斜視図である。 図４２は、図４１の平面図である。 図４３は、第１形態例に係る回路モジュールの一部を示す平面図である。 図４４は、第２形態例に係る回路モジュールの一部を示す平面図である。 図４５は、本発明の第１０実施形態に係る半導体装置（＝半導体装置がハイサイドスイッチである場合において、アクティブクランプ動作時にパワーＭＩＳＦＥＴの第１Ｈａｌｆ－ＯＮ制御を行うための電気的構造）を示すブロック回路図である。 図４６は、図４５のパワーＭＩＳＦＥＴを第１ＭＩＳＦＥＴ及び第２ＭＩＳＦＥＴとして表した等価回路図である。 図４７は、図４５におけるゲート制御回路及びアクティブクランプ回路の一構成例を示す回路図である。 図４８は、半導体装置がハイサイドスイッチである場合において、アクティブクランプ動作時にパワーＭＩＳＦＥＴの第１Ｈａｌｆ－ＯＮ制御が行われる様子を示すタイミングチャートである。 図４９は、本発明の第１１実施形態に係る半導体装置（＝半導体装置がローサイドスイッチである場合において、アクティブクランプ動作時にパワーＭＩＳＦＥＴの第１Ｈａｌｆ－ＯＮ制御を行うための電気的構造）を示すブロック回路図である。 図５０は、図４９のパワーＭＩＳＦＥＴを第１ＭＩＳＦＥＴ及び第２ＭＩＳＦＥＴとして表した等価回路図である。 図５１は、図４９におけるゲート制御回路及びアクティブクランプ回路の一構成例を示す回路図である。 図５２は、半導体装置がローサイドスイッチである場合において、アクティブクランプ動作時にパワーＭＩＳＦＥＴの第１Ｈａｌｆ－ＯＮ制御が行われる様子を示すタイミングチャートである。 図５３は、容量性負荷接続時の起動挙動を示す図である。 図５４は、容量性負荷接続時の消費電力を示す図である。 図５５は、本発明の第１２実施形態に係る半導体装置（＝３モード制御を行うための電気的構造）を示す図である。 図５６は、３モード制御の一例を示す図である。 図５７は、過電流保護回路の一構成例を示す図である。
　以下では、添付図面を参照して、本発明の実施形態を説明する。
＜第１実施形態＞
　図１は本発明の第１実施形態に係る半導体装置１を１つの方向から見た斜視図である。以下では、半導体装置１がハイサイド側のスイッチングデバイスである形態例について説明するが、半導体装置１はハイサイド側のスイッチングデバイスに限定されるものではない。半導体装置１は、各種構造の電気的な接続形態や機能を調整することにより、ローサイド側のスイッチングデバイスとしても提供されることができる。
　図１を参照して、半導体装置１は、半導体層２を含む。半導体層２はシリコンを含む。半導体層２は、直方体形状のチップ状に形成されている。半導体層２は、一方側の第１主面３、他方側の第２主面４、並びに、第１主面３および第２主面４を接続する側面５Ａ，５Ｂ，５Ｃ，５Ｄを有している。
　第１主面３および第２主面４は、それらの法線方向Ｚから見た平面視（以下、単に「平面視」という。）において四角形状に形成されている。側面５Ａおよび側面５Ｃは、第１方向Ｘに沿って延び、第１方向Ｘに交差する第２方向Ｙに互いに対向している。側面５Ｂおよび側面５Ｄは、第２方向Ｙに沿って延び、第１方向Ｘに互いに対向している。第２方向Ｙは、より具体的には、第１方向Ｘに直交している。
　半導体層２には、出力領域６および入力領域７が設定されている。出力領域６は、側面５Ｃ側の領域に設定されている。入力領域７は、側面５Ａ側の領域に設定されている。平面視において、出力領域６の面積ＳＯＵＴは、入力領域７の面積ＳＩＮ以上である（ＳＩＮ≦ＳＯＵＴ）。
　面積ＳＩＮに対する面積ＳＯＵＴの比ＳＯＵＴ／ＳＩＮは、１以上１０以下であってもよい（１＜ＳＯＵＴ／ＳＩＮ≦１０）。比ＳＯＵＴ／ＳＩＮは、１以上２以下、２以上４以下、４以上６以下、６以上８以下、または、８以上１０以下であってもよい。入力領域７の平面形状および出力領域６の平面形状は、任意であり、特定の形状に限定されない。むろん、比ＳＯＵＴ／ＳＩＮは、０を超えて１未満であってもよい。
　出力領域６は、絶縁ゲート型トランジスタの一例としてのパワーＭＩＳＦＥＴ（Metal　Insulator　Semiconductor　Field　Effect　Transistor）９を含む。パワーＭＩＳＦＥＴ９は、ゲート、ドレインおよびソースを含む。
　入力領域７は、制御回路の一例としてのコントロールＩＣ（Integrated　Circuit）１０を含む。コントロールＩＣ１０は、種々の機能を実現する複数種の機能回路を含む。複数種の機能回路は、外部からの電気信号に基づいてパワーＭＩＳＦＥＴ９を駆動制御するゲート制御信号を生成する回路を含む。コントロールＩＣ１０は、パワーＭＩＳＦＥＴ９と共に所謂ＩＰＤ（Intelligent　Power　Device）を形成している。なお、ＩＰＤは、ＩＰＭ（Intelligent　Power　Module）とも称される。
　入力領域７は、領域分離構造８によって出力領域６から電気的に絶縁されている。図１では、領域分離構造８がハッチングによって示されている。具体的な説明は省略するが、領域分離構造８は、トレンチに絶縁体が埋め込まれたトレンチ絶縁構造を有してもよい。
　半導体層２の上には、複数（ここでは６つ）の電極１１，１２，１３，１４，１５，１６が形成されている。図１では、ハッチングによって複数の電極１１～１６が示されている。複数の電極１１～１６は、導線（たとえばボンディングワイヤ）等によって外部接続される端子電極として形成されている。複数の電極１１～１６の個数、配置および平面形状は任意であり、図１に示される形態に限定されない。
　複数の電極１１～１６の個数、配置および平面形状は、パワーＭＩＳＦＥＴ９の仕様やコントロールＩＣ１０の仕様に応じて調整される。複数の電極１１～１６は、この形態では、ドレイン電極１１（電源電極）、ソース電極１２（出力電極）、入力電極１３、基準電圧電極１４、ＥＮＡＢＬＥ電極１５およびＳＥＮＳＥ電極１６を含む。
　ドレイン電極１１は、半導体層２の第２主面４の上に形成されている。ドレイン電極１１は、半導体層２の第２主面４に電気的に接続されている。ドレイン電極１１は、パワーＭＩＳＦＥＴ９のドレインやコントロールＩＣ１０の各種回路に電源電圧ＶＢを伝える。
　ドレイン電極１１は、Ｔｉ層、Ｎｉ層、Ａｕ層、Ａｇ層およびＡｌ層のうちの少なくとも１つを含んでいてもよい。ドレイン電極１１は、Ｔｉ層、Ｎｉ層、Ａｕ層、Ａｇ層またはＡｌ層を含む単層構造を有していてもよい。ドレイン電極１１は、Ｔｉ層、Ｎｉ層、Ａｕ層、Ａｇ層およびＡｌ層のうちの少なくとも２つを任意の態様で積層させた積層構造を有していてもよい。
　ソース電極１２は、第１主面３において出力領域６の上に形成されている。ソース電極１２は、パワーＭＩＳＦＥＴ９のソースに電気的に接続されている。ソース電極１２は、パワーＭＩＳＦＥＴ９によって生成された電気信号を外部に伝達する。
　入力電極１３、基準電圧電極１４、ＥＮＡＢＬＥ電極１５及びＳＥＮＳＥ電極１６は、第１主面３において入力領域７の上にそれぞれ形成されている。入力電極１３は、コントロールＩＣ１０を駆動するための入力電圧を伝達する。
　基準電圧電極１４は、コントロールＩＣ１０に基準電圧（たとえばグランド電圧）を伝達する。ＥＮＡＢＬＥ電極１５は、コントロールＩＣ１０の一部または全部の機能を有効または無効にするための電気信号を伝達する。ＳＥＮＳＥ電極１６は、コントロールＩＣ１０の異常を検出するための電気信号を伝達する。
　半導体層２の上には、制御配線の一例としてのゲート制御配線１７がさらに形成されている。ゲート制御配線１７は、出力領域６及び入力領域７に選択的に引き回されている。ゲート制御配線１７は、出力領域６においてパワーＭＩＳＦＥＴ９のゲートに電気的に接続され、入力領域７においてコントロールＩＣ１０に電気的に接続されている。
　ゲート制御配線１７は、コントロールＩＣ１０によって生成されたゲート制御信号をパワーＭＩＳＦＥＴ９のゲートに伝達する。ゲート制御信号は、オン信号Ｖｏｎおよびオフ信号Ｖｏｆｆを含み、パワーＭＩＳＦＥＴ９のオン状態およびオフ状態を制御する。
　オン信号Ｖｏｎは、パワーＭＩＳＦＥＴ９のゲート閾値電圧Ｖｔｈよりも高い（Ｖｔｈ＜Ｖｏｎ）。オフ信号Ｖｏｆｆは、パワーＭＩＳＦＥＴ９のゲート閾値電圧Ｖｔｈよりも低い（Ｖｏｆｆ＜Ｖｔｈ）。オフ信号Ｖｏｆｆは、基準電圧（たとえばグランド電圧）であってもよい。
　ゲート制御配線１７は、この形態では、第１ゲート制御配線１７Ａ、第２ゲート制御配線１７Ｂおよび第３ゲート制御配線１７Ｃを含む。第１ゲート制御配線１７Ａ、第２ゲート制御配線１７Ｂおよび第３ゲート制御配線１７Ｃは、互いに電気的に絶縁されている。
　この形態では、２つの第１ゲート制御配線１７Ａが異なる領域に引き回されている。また、２つの第２ゲート制御配線１７Ｂが異なる領域に引き回されている。また、２つの第３ゲート制御配線１７Ｃが異なる領域に引き回されている。
　第１ゲート制御配線１７Ａ、第２ゲート制御配線１７Ｂおよび第３ゲート制御配線１７Ｃは、同一のまたは異なるゲート制御信号をパワーＭＩＳＦＥＴ９のゲートに伝達する。ゲート制御配線１７の個数、配置、形状等は任意であり、ゲート制御信号の伝達距離や、伝達すべきゲート制御信号の数に応じて調整される。
　ソース電極１２、入力電極１３、基準電圧電極１４、ＥＮＡＢＬＥ電極１５、ＳＥＮＳＥ電極１６およびゲート制御配線１７は、ニッケル、パラジウム、アルミニウム、銅、アルミニウム合金および銅合金のうちの少なくとも１種をそれぞれ含んでいてもよい。
　ソース電極１２、入力電極１３、基準電圧電極１４、ＥＮＡＢＬＥ電極１５、ＳＥＮＳＥ電極１６およびゲート制御配線１７は、Ａｌ－Ｓｉ－Ｃｕ（アルミニウム－シリコン－銅）合金、Ａｌ－Ｓｉ（アルミニウム－シリコン）合金、および、Ａｌ－Ｃｕ（アルミニウム－銅）合金のうちの少なくとも１種をそれぞれ含んでいてもよい。
　ソース電極１２、入力電極１３、基準電圧電極１４、ＥＮＡＢＬＥ電極１５、ＳＥＮＳＥ電極１６およびゲート制御配線１７は、同一種の電極材料を含んでいてもよいし、互いに異なる電極材料を含んでいてもよい。
　図２は、図１に示す半導体装置１の電気的構造を示すブロック回路図である。以下では半導体装置１が車に搭載される場合を例にとって説明する。
　半導体装置１は、ドレイン電極１１、ソース電極１２、入力電極１３、基準電圧電極１４、ＥＮＡＢＬＥ電極１５、ＳＥＮＳＥ電極１６、ゲート制御配線１７、パワーＭＩＳＦＥＴ９およびコントロールＩＣ１０を含む。
　ドレイン電極１１は、電源に接続される。ドレイン電極１１は、パワーＭＩＳＦＥＴ９およびコントロールＩＣ１０に電源電圧ＶＢを提供する。電源電圧ＶＢは、１０Ｖ以上２０Ｖ以下であってもよい。ソース電極１２は、負荷に接続される。
　入力電極１３は、ＭＣＵ（Micro　Controller　Unit）、ＤＣ／ＤＣコンバータ、ＬＤＯ（Low　Drop　Out）等に接続されてもよい。入力電極１３は、コントロールＩＣ１０に入力電圧を提供する。入力電圧は、１Ｖ以上１０Ｖ以下であってもよい。基準電圧電極１４は基準電圧配線に接続される。基準電圧電極１４は、パワーＭＩＳＦＥＴ９およびコントロールＩＣ１０に基準電圧を提供する。
　ＥＮＡＢＬＥ電極１５は、ＭＣＵに接続されてもよい。ＥＮＡＢＬＥ電極１５には、コントロールＩＣ１０の一部または全部の機能を有効または無効にするための電気信号が入力される。ＳＥＮＳＥ電極１６は、抵抗器に接続されてもよい。
　パワーＭＩＳＦＥＴ９のゲートは、ゲート制御配線１７を介してコントロールＩＣ１０（後述のゲート制御回路２５）に接続されている。パワーＭＩＳＦＥＴ９のドレインは、ドレイン電極１１に接続されている。パワーＭＩＳＦＥＴ９のソースは、コントロールＩＣ１０（後述する電流検出回路２７）およびソース電極１２に接続されている。
　コントロールＩＣ１０は、センサＭＩＳＦＥＴ２１、入力回路２２、電流・電圧制御回路２３、保護回路２４、ゲート制御回路２５、アクティブクランプ回路２６、電流検出回路２７、電源逆接続保護回路２８および異常検出回路２９を含む。
　センサＭＩＳＦＥＴ２１のゲートは、ゲート制御回路２５に接続されている。センサＭＩＳＦＥＴ２１のドレインは、ドレイン電極１１に接続されている。センサＭＩＳＦＥＴ２１のソースは、電流検出回路２７に接続されている。
　入力回路２２は、入力電極１３および電流・電圧制御回路２３に接続されている。入力回路２２は、シュミットトリガ回路を含んでいてもよい。入力回路２２は、入力電極１３に印加された電気信号の波形を整形する。入力回路２２により生成された信号は、電流・電圧制御回路２３に入力される。
　電流・電圧制御回路２３は、保護回路２４、ゲート制御回路２５、電源逆接続保護回路２８および異常検出回路２９に接続されている。電流・電圧制御回路２３は、ロジック回路を含んでいてもよい。
　電流・電圧制御回路２３は、入力回路２２からの電気信号および保護回路２４からの電気信号に応じて種々の電圧を生成する。電流・電圧制御回路２３は、この形態では、駆動電圧生成回路３０、第１定電圧生成回路３１、第２定電圧生成回路３２および基準電圧・基準電流生成回路３３を含む。
　駆動電圧生成回路３０は、ゲート制御回路２５を駆動するための駆動電圧を生成する。駆動電圧は、電源電圧ＶＢから所定値を差し引いた値に設定されてもよい。駆動電圧生成回路３０は、電源電圧ＶＢから５Ｖを差し引いた５Ｖ以上１５Ｖ以下の駆動電圧を生成してもよい。駆動電圧は、ゲート制御回路２５に入力される。
　第１定電圧生成回路３１は、保護回路２４を駆動するための第１定電圧を生成する。第１定電圧生成回路３１は、ツェナーダイオードやレギュレータ回路（ここではツェナーダイオード）を含んでいてもよい。第１定電圧は、１Ｖ以上５Ｖ以下であってもよい。第１定電圧は、保護回路２４（より具体的には、後述する負荷オープン検出回路３５等）に入力される。
　第２定電圧生成回路３２は、保護回路２４を駆動するための第２定電圧を生成する。第２定電圧生成回路３２は、ツェナーダイオードやレギュレータ回路（ここではレギュレータ回路）を含んでいてもよい。第２定電圧は、１Ｖ以上５Ｖ以下であってもよい。第２定電圧は、保護回路２４（より具体的には、後述する過熱保護回路３６や低電圧誤動作抑制回路３７）に入力される。
　基準電圧・基準電流生成回路３３は、各種回路の基準電圧および基準電流を生成する。基準電圧は、１Ｖ以上５Ｖ以下であってもよい。基準電流は、１ｍＡ以上１Ａ以下であってもよい。基準電圧および基準電流は、各種回路に入力される。各種回路がコンパレータを含む場合、基準電圧および基準電流は、当該コンパレータに入力されてもよい。
　保護回路２４は、電流・電圧制御回路２３、ゲート制御回路２５、異常検出回路２９、パワーＭＩＳＦＥＴ９のソース及びセンサＭＩＳＦＥＴ２１のソースに接続されている。保護回路２４は、過電流保護回路３４、負荷オープン検出回路３５、過熱保護回路３６および低電圧誤動作抑制回路３７を含む。
　過電流保護回路３４は、過電流からパワーＭＩＳＦＥＴ９を保護する。過電流保護回路３４は、ゲート制御回路２５およびセンサＭＩＳＦＥＴ２１のソースに接続されている。過電流保護回路３４は、電流モニタ回路を含んでいてもよい。過電流保護回路３４によって生成された信号は、ゲート制御回路２５（より具体的には、後述する駆動信号出力回路４０）に入力される。
　負荷オープン検出回路３５は、パワーＭＩＳＦＥＴ９のショート状態やオープン状態を検出する。負荷オープン検出回路３５は、電流・電圧制御回路２３及びパワーＭＩＳＦＥＴ９のソースに接続されている。負荷オープン検出回路３５によって生成された信号は、電流・電圧制御回路２３に入力される。
　過熱保護回路３６は、パワーＭＩＳＦＥＴ９の温度を監視し、過度な温度上昇からパワーＭＩＳＦＥＴ９を保護する。過熱保護回路３６は、電流・電圧制御回路２３に接続されている。過熱保護回路３６は、感温ダイオードやサーミスタ等の感温デバイスを含んでいてもよい。過熱保護回路３６によって生成された信号は、電流・電圧制御回路２３に入力される。
　低電圧誤動作抑制回路３７は、電源電圧ＶＢが所定値未満である場合にパワーＭＩＳＦＥＴ９が誤動作するのを抑制する。低電圧誤動作抑制回路３７は、電流・電圧制御回路２３に接続されている。低電圧誤動作抑制回路３７によって生成された信号は、電流・電圧制御回路２３に入力される。
　ゲート制御回路２５は、パワーＭＩＳＦＥＴ９のオン状態およびオフ状態、ならびに、センサＭＩＳＦＥＴ２１のオン状態およびオフ状態を制御する。ゲート制御回路２５は、電流・電圧制御回路２３、保護回路２４、パワーＭＩＳＦＥＴ９のゲートおよびセンサＭＩＳＦＥＴ２１のゲートに接続されている。
　ゲート制御回路２５は、電流・電圧制御回路２３からの電気信号および保護回路２４からの電気信号に応じて、ゲート制御配線１７の個数に応じた複数種のゲート制御信号を生成する。複数種のゲート制御信号は、ゲート制御配線１７を介してパワーＭＩＳＦＥＴ９のゲートおよびセンサＭＩＳＦＥＴ２１のゲートにそれぞれ入力される。
　ゲート制御回路２５は、より具体的には、発振回路３８、チャージポンプ回路３９および駆動信号出力回路４０を含む。発振回路３８は、電流・電圧制御回路２３からの電気信号に応じて発振し、所定の電気信号を生成する。発振回路３８によって生成された電気信号は、チャージポンプ回路３９に入力される。チャージポンプ回路３９は、発振回路３８からの電気信号を昇圧させる。チャージポンプ回路３９によって昇圧された電気信号は、駆動信号出力回路４０に入力される。
　駆動信号出力回路４０は、チャージポンプ回路３９からの電気信号および保護回路２４（より具体的には、過電流保護回路３４）からの電気信号に応じて複数種のゲート制御信号を生成する。複数種のゲート制御信号は、ゲート制御配線１７を介してパワーＭＩＳＦＥＴ９のゲートおよびセンサＭＩＳＦＥＴ２１のゲートに入力される。センサＭＩＳＦＥＴ２１およびパワーＭＩＳＦＥＴ９は、ゲート制御回路２５によって同時に制御される。
　アクティブクランプ回路２６は、逆起電力からパワーＭＩＳＦＥＴ９を保護する。アクティブクランプ回路２６は、ドレイン電極１１、パワーＭＩＳＦＥＴ９のゲートおよびセンサＭＩＳＦＥＴ２１のゲートに接続されている。アクティブクランプ回路２６は、複数のダイオードを含んでいてもよい。
　アクティブクランプ回路２６は、互いに順バイアス接続された複数のダイオードを含んでいてもよい。アクティブクランプ回路２６は、互いに逆バイアス接続された複数のダイオードを含んでいてもよい。アクティブクランプ回路２６は、互いに順バイアス接続された複数のダイオード、および、互いに逆バイアス接続された複数のダイオードを含んでいてもよい。
　複数のダイオードは、ｐｎ接合ダイオード、または、ツェナーダイオード、もしくは、ｐｎ接合ダイオードおよびツェナーダイオードを含んでいてもよい。アクティブクランプ回路２６は、互いにバイアス接続された複数のツェナーダイオードを含んでいてもよい。アクティブクランプ回路２６は、互いに逆バイアス接続されたツェナーダイオードおよびｐｎ接合ダイオードを含んでいてもよい。
　電流検出回路２７は、パワーＭＩＳＦＥＴ９およびセンサＭＩＳＦＥＴ２１を流れる電流を検出する。電流検出回路２７は、保護回路２４、異常検出回路２９、パワーＭＩＳＦＥＴ９のソースおよびセンサＭＩＳＦＥＴ２１のソースに接続されている。電流検出回路２７は、パワーＭＩＳＦＥＴ９によって生成された電気信号およびセンサＭＩＳＦＥＴ２１によって生成された電気信号に応じて、電流検出信号を生成する。電流検出信号は、異常検出回路２９に入力される。
　電源逆接続保護回路２８は、電源が逆接続された際に、逆電圧から電流・電圧制御回路２３やパワーＭＩＳＦＥＴ９等を保護する。電源逆接続保護回路２８は、基準電圧電極１４および電流・電圧制御回路２３に接続されている。
　異常検出回路２９は、保護回路２４の電圧を監視する。異常検出回路２９は、電流・電圧制御回路２３、保護回路２４および電流検出回路２７に接続されている。過電流保護回路３４、負荷オープン検出回路３５、過熱保護回路３６および低電圧誤動作抑制回路３７のいずれかに異常（電圧の変動等）が生じた場合、異常検出回路２９は、保護回路２４の電圧に応じた異常検出信号を生成し、外部に出力する。
　異常検出回路２９は、より具体的には、第１マルチプレクサ回路４１および第２マルチプレクサ回路４２を含む。第１マルチプレクサ回路４１は、２つの入力部、１つの出力部および１つの選択制御入力部を含む。第１マルチプレクサ回路４１の入力部には、保護回路２４および電流検出回路２７がそれぞれ接続されている。第１マルチプレクサ回路４１の出力部には、第２マルチプレクサ回路４２が接続されている。第１マルチプレクサ回路４１の選択制御入力部には、電流・電圧制御回路２３が接続されている。
　第１マルチプレクサ回路４１は、電流・電圧制御回路２３からの電気信号、保護回路２４からの電圧検出信号および電流検出回路２７からの電流検出信号に応じて、異常検出信号を生成する。第１マルチプレクサ回路４１によって生成された異常検出信号は、第２マルチプレクサ回路４２に入力される。
　第２マルチプレクサ回路４２は、２つの入力部および１つの出力部を含む。第２マルチプレクサ回路４２の入力部には、第２マルチプレクサ回路４２の出力部およびＥＮＡＢＬＥ電極１５がそれぞれ接続されている。第２マルチプレクサ回路４２の出力部には、ＳＥＮＳＥ電極１６が接続されている。
　ＥＮＡＢＬＥ電極１５にＭＣＵが接続され、ＳＥＮＳＥ電極１６に抵抗器が接続されている場合、ＭＣＵからＥＮＡＢＬＥ電極１５にオン信号が入力され、ＳＥＮＳＥ電極１６から異常検出信号が取り出される。異常検出信号は、ＳＥＮＳＥ電極１６に接続された抵抗器によって電気信号に変換される。半導体装置１の状態異常は、この電気信号に基づいて検出される。
　図３は、図１に示す半導体装置１のアクティブクランプ動作を説明するための回路図である。図４は、図３に示す回路図の主要な電気信号の波形図である。
　ここでは、パワーＭＩＳＦＥＴ９に誘導性負荷Ｌが接続された回路例を用いて、半導体装置１の通常動作及びアクティブクランプ動作を説明する。ソレノイド、モータ、トランス、リレー等の巻線（コイル）を利用したデバイスが、誘導性負荷Ｌとして例示される。誘導性負荷Ｌは、Ｌ負荷とも称される。
　図３を参照して、パワーＭＩＳＦＥＴ９のソースは、誘導性負荷Ｌに接続されている。パワーＭＩＳＦＥＴ９のドレインは、ドレイン電極１１に電気的に接続されている。パワーＭＩＳＦＥＴ９のゲートおよびドレインは、アクティブクランプ回路２６に接続されている。アクティブクランプ回路２６は、この回路例では、ｍ個（ｍは自然数）のツェナーダイオードＤＺおよびｎ個（ｎは自然数）のｐｎ接合ダイオードＤを含む。ｐｎ接合ダイオードＤは、ツェナーダイオードＤＺに対して逆バイアス接続されている。
　図３および図４を参照して、オフ状態のパワーＭＩＳＦＥＴ９のゲートにオン信号Ｖｏｎが入力されると、パワーＭＩＳＦＥＴ９がオフ状態からオン状態に切り替わる（通常動作）。オン信号Ｖｏｎは、ゲート閾値電圧Ｖｔｈ以上（Ｖｔｈ≦Ｖｏｎ）の電圧を有している。パワーＭＩＳＦＥＴ９は、所定のオン時間ＴＯＮだけ、オン状態に維持される。
　パワーＭＩＳＦＥＴ９がオン状態に切り替わると、ドレイン電流ＩＤが、パワーＭＩＳＦＥＴ９のドレインからソースに向けて流れ始める。ドレイン電流ＩＤは、零から所定の値まで増加し、飽和する。誘導性負荷Ｌは、ドレイン電流ＩＤの増加に起因して誘導性エネルギを蓄積させる。
　パワーＭＩＳＦＥＴ９のゲートにオフ信号Ｖｏｆｆが入力されると、パワーＭＩＳＦＥＴ９がオン状態からオフ状態に切り替わる。オフ信号Ｖｏｆｆは、ゲート閾値電圧Ｖｔｈ未満の電圧（Ｖｏｆｆ＜Ｖｔｈ）を有している。オフ信号Ｖｏｆｆは、基準電圧（たとえばグランド電圧）であってもよい。
　パワーＭＩＳＦＥＴ９がオン状態からオフ状態に切り替わる遷移時では、誘導性負荷Ｌの誘導性エネルギが、逆起電力としてパワーＭＩＳＦＥＴ９に印加される。これにより、パワーＭＩＳＦＥＴ９がアクティブクランプ状態になる（アクティブクランプ動作）。パワーＭＩＳＦＥＴ９がアクティブクランプ状態になると、ソース電圧ＶＳＳが、基準電圧（グランド電圧）未満の負電圧まで急激に下降する。
　このとき、ソース電圧ＶＳＳは、アクティブクランプ回路２６の動作に起因して、電源電圧ＶＢから制限電圧ＶＬ及びクランプオン電圧ＶＣＬＰを減算した電圧以上の電圧（ＶＳＳ≧ＶＢ－ＶＬ－ＶＣＬＰ）に制限される。
　換言すると、パワーＭＩＳＦＥＴ９がアクティブクランプ状態になると、パワーＭＩＳＦＥＴ９のドレイン・ソース間のドレイン電圧ＶＤＳは、クランプ電圧ＶＤＳＳＣＬまで急激に上昇する。クランプ電圧ＶＤＳＳＣＬは、パワーＭＩＳＦＥＴ９およびアクティブクランプ回路２６によって、クランプオン電圧ＶＣＬＰおよび制限電圧ＶＬを加算した電圧以下の電圧（ＶＤＳ≦ＶＣＬＰ＋ＶＬ）に制限される。
　制限電圧ＶＬは、この形態では、アクティブクランプ回路２６におけるツェナーダイオードＤＺの端子間電圧ＶＺ及びｐｎ接合ダイオードの端子間電圧ＶＦの総和（ＶＬ＝ｍ・ＶＺ＋ｎ・ＶＦ）である。
　クランプオン電圧ＶＣＬＰは、パワーＭＩＳＦＥＴ９のゲート・ソース間に印加される正電圧（つまり、ゲート電圧ＶＧＳ）である。クランプオン電圧ＶＣＬＰは、ゲート閾値電圧Ｖｔｈ以上（Ｖｔｈ≦ＶＣＬＰ）である。したがって、パワーＭＩＳＦＥＴ９は、アクティブクランプ状態においてオン状態を維持する。
　クランプ電圧ＶＤＳＳＣＬが最大定格ドレイン電圧ＶＤＳＳを超えた場合（ＶＤＳＳ＜ＶＤＳＳＣＬ）、パワーＭＩＳＦＥＴ９は破壊に至る。パワーＭＩＳＦＥＴ９は、クランプ電圧ＶＤＳＳＣＬが最大定格ドレイン電圧ＶＤＳＳ以下（ＶＤＳＳＣＬ≦ＶＤＳＳ）になるように設計される。
　クランプ電圧ＶＤＳＳＣＬが最大定格ドレイン電圧ＶＤＳＳ以下の場合（ＶＤＳＳＣＬ≦ＶＤＳＳ）、ドレイン電流ＩＤがパワーＭＩＳＦＥＴ９のドレインからソースに向けて流れ続け、誘導性負荷Ｌの誘導性エネルギがパワーＭＩＳＦＥＴ９において消費（吸収）される。
　ドレイン電流ＩＤは、アクティブクランプ時間ＴＡＶを経て、パワーＭＩＳＦＥＴ９のオフ直前のピーク値ＩＡＶからゼロに減少する。これにより、ゲート電圧ＶＧＳが基準電圧（たとえばグランド電圧）になり、パワーＭＩＳＦＥＴ９がオン状態からオフ状態に切り替わる。
　パワーＭＩＳＦＥＴ９のアクティブクランプ耐量Ｅａｃは、アクティブクランプ動作時におけるパワーＭＩＳＦＥＴ９の耐量によって定義される。アクティブクランプ耐量Ｅａｃは、より具体的には、パワーＭＩＳＦＥＴ９のオン状態からオフ状態への遷移時において、誘導性負荷Ｌの誘導性エネルギに起因して生じる逆起電力に対するパワーＭＩＳＦＥＴ９の耐量によって定義される。
　アクティブクランプ耐量Ｅａｃは、さらに具体的には、クランプ電圧ＶＤＳＳＣＬに起因して生じるエネルギに対するパワーＭＩＳＦＥＴ９の耐量によって定義される。たとえば、アクティブクランプ耐量Ｅａｃは、制限電圧ＶＬ、クランプオン電圧ＶＣＬＰ、ドレイン電流ＩＤ及びアクティブクランプ時間ＴＡＶを用いて、Ｅａｃ＝（ＶＬ＋ＶＣＬＰ）×ＩＤ×ＴＡＶの式で表される。
　図５は、図１に示す領域Ｖの断面斜視図である。図６は、図５からソース電極１２およびゲート制御配線１７を取り除いた断面斜視図である。図７は、図６から層間絶縁層１４２を取り除いた断面斜視図であって、第１形態例に係るチャネル構造を含む形態を示す断面斜視図である。
　図８は、図７の平面図である。図９は、図５に示す第１トレンチゲート構造６０（第１ゲート構造）および第２トレンチゲート構造７０（第２ゲート構造）を含む領域の拡大断面図である。図１０は、図５に示す第１トレンチゲート構造６０の拡大断面図である。図１１は、図５に示す第２トレンチゲート構造７０の拡大断面図である。
　図５～図１１を参照して、半導体層２は、この形態では、ｎ＋型の半導体基板５１およびｎ型のエピタキシャル層５２を含む積層構造を有している。半導体基板５１によって半導体層２の第２主面４が形成されている。エピタキシャル層５２によって半導体層２の第１主面３が形成されている。半導体基板５１およびエピタキシャル層５２によって半導体層２の側面５Ａ～５Ｄが形成されている。
　エピタキシャル層５２は、半導体基板５１のｎ型不純物濃度未満のｎ型不純物濃度を有する。半導体基板５１のｎ型不純物濃度は、１×１０１８ｃｍ－３以上１×１０２０ｃｍ－３以下であってもよい。エピタキシャル層５２のｎ型不純物濃度は、１×１０１５ｃｍ－３以上１×１０１８ｃｍ－３以下であってもよい。
　エピタキシャル層５２は、半導体基板５１の厚さＴｓｕｂ未満の厚さＴｅｐｉ（Ｔｅｐｉ＜Ｔｓｕｂ）を有している。厚さＴｓｕｂは、５０μｍ以上４５０μｍ以下であってもよい。厚さＴｓｕｂは、５０μｍ以上１５０μｍ以下、１５０μｍ以上２５０μｍ以下、２５０μｍ以上３５０μｍ以下、又は、３５０μｍ以上４５０μｍ以下であってもよい。
　厚さＴｓｕｂを低減させることにより、抵抗値を低減できる。厚さＴｓｕｂは、研削によって調整される。この場合、半導体層２の第２主面４は、研削痕を有する研削面であってもよい。
　エピタキシャル層５２の厚さＴｅｐｉは、厚さＴｓｕｂの１／１０以下であることが好ましい。厚さＴｅｐｉは、５μｍ以上２０μｍ以下であってもよい。厚さＴｅｐｉは、５μｍ以上１０μｍ以下、１０μｍ以上１５μｍ以下、または、１５μｍ以上２０μｍ以下であってもよい。厚さＴｅｐｉは、５μｍ以上１５μｍ以下であることが好ましい。
　半導体基板５１は、ドレイン領域５３として半導体層２の第２主面４側に形成されている。エピタキシャル層５２は、ドリフト領域５４（ドレインドリフト領域）として半導体層２の第１主面３の表層部に形成されている。ドリフト領域５４の底部は、半導体基板５１およびエピタキシャル層５２の境界によって形成されている。以下、エピタキシャル層５２をドリフト領域５４という。
　出力領域６において半導体層２の第１主面３の表層部には、ｐ型のボディ領域５５が形成されている。ボディ領域５５は、パワーＭＩＳＦＥＴ９の基礎となる領域である。ボディ領域５５のｐ型不純物濃度は、１×１０１６ｃｍ－３以上１×１０１８ｃｍ－３以下であってもよい。
　ボディ領域５５は、ドリフト領域５４の表層部に形成されている。ボディ領域５５の底部は、ドリフト領域５４の底部に対して第１主面３側の領域に形成されている。ボディ領域５５の厚さは、０．５μｍ以上２μｍ以下であってもよい。ボディ領域５５の厚さは、０．５μｍ以上１μｍ以下、１μｍ以上１．５μｍ以下、または、１．５μｍ以上２μｍ以下であってもよい。
　パワーＭＩＳＦＥＴ９は、第１ＭＩＳＦＥＴ５６（第１トランジスタ）および第２ＭＩＳＦＥＴ５７（第２トランジスタ）を含む。第１ＭＩＳＦＥＴ５６は、第２ＭＩＳＦＥＴ５７から電気的に分離されており、独立して制御される。第２ＭＩＳＦＥＴ５７は、第１ＭＩＳＦＥＴ５６から電気的に分離されており、独立して制御される。
　つまり、パワーＭＩＳＦＥＴ９は、第１ＭＩＳＦＥＴ５６及び第２ＭＩＳＦＥＴ５７の双方がオン状態において駆動するように構成されている（Ｆｕｌｌ－ＯＮ制御）。また、パワーＭＩＳＦＥＴ９は、第１ＭＩＳＦＥＴ５６がオン状態である一方で第２ＭＩＳＦＥＴ５７がオフ状態で駆動するように構成されている（第１Ｈａｌｆ－ＯＮ制御）。更に、パワーＭＩＳＦＥＴ９は、第１ＭＩＳＦＥＴ５６がオフ状態である一方で第２ＭＩＳＦＥＴ５７がオン状態で駆動するように構成されている（第２Ｈａｌｆ－ＯＮ制御）。
　Ｆｕｌｌ－ＯＮ制御の場合、全ての電流経路が解放された状態でパワーＭＩＳＦＥＴ９が駆動される。したがって、半導体層２内のオン抵抗は相対的に低下する。一方、第１Ｈａｌｆ－ＯＮ制御または第２Ｈａｌｆ－ＯＮ制御の場合、一部の電流経路が遮断された状態でパワーＭＩＳＦＥＴ９が駆動される。したがって、半導体層２内のオン抵抗は相対的に増加する。
　第１ＭＩＳＦＥＴ５６は、具体的には複数の第１ＦＥＴ（Field　Effect　Transistor）構造５８を含む。複数の第１ＦＥＴ構造５８は、平面視において第１方向Ｘに沿って間隔を空けて配列され、第２方向Ｙに沿って帯状にそれぞれ延びている。複数の第１ＦＥＴ構造５８は、平面視において全体としてストライプ状に形成されている。
　図５～図８では、第１ＦＥＴ構造５８の一端部側の領域を図示し、第１ＦＥＴ構造５８の他端部側の領域の図示を省略している。なお、第１ＦＥＴ構造５８の他端部側の領域の構造は、第１ＦＥＴ構造５８の一端部側の領域の構造とほぼ同様である。以下では、第１ＦＥＴ構造５８の一端部側の領域の構造を例にとって説明し、第１ＦＥＴ構造５８の他端部側の領域の構造についての説明は省略する。
　各第１ＦＥＴ構造５８は、この形態では、第１トレンチゲート構造６０を含む。第１トレンチゲート構造６０の第１幅ＷＴ１は、０．５μｍ以上５μｍ以下であってもよい。第１幅ＷＴ１は、第１トレンチゲート構造６０が延びる方向（第２方向Ｙ）に直交する方向（第１方向Ｘ）の幅である。
　なお、第１幅ＷＴ１は、０．５μｍ以上１μｍ以下、１μｍ以上１．５μｍ以下、１．５μｍ以上２μｍ以下、２μｍ以上２．５μｍ以下、２．５μｍ以上３μｍ以下、３μｍ以上３．５μｍ以下、３．５μｍ以上４μｍ以下、４μｍ以上４．５μｍ以下、または、４．５μｍ以上５μｍ以下であってもよい。第１幅ＷＴ１は、０．８μｍ以上１．２μｍ以下であることが好ましい。
　第１トレンチゲート構造６０は、ボディ領域５５を貫通し、ドリフト領域５４に達している。第１トレンチゲート構造６０の第１深さＤＴ１は、１μｍ以上１０μｍ以下であってもよい。第１深さＤＴ１は、１μｍ以上２μｍ以下、２μｍ以上４μｍ以下、４μｍ以上６μｍ以下、６μｍ以上８μｍ以下、又は、８μｍ以上１０μｍ以下であってもよい。第１深さＤＴ１は、２μｍ以上６μｍ以下であることが好ましい。
　第１トレンチゲート構造６０は、一方側の第１側壁６１、他方側の第２側壁６２、ならびに、第１側壁６１および第２側壁６２を接続する底壁６３を含む。以下では、第１側壁６１、第２側壁６２および底壁６３を纏めて「内壁」または「外壁」ということがある。
　半導体層２内において第１側壁６１が第１主面３との間で成す角度（テーパ角）の絶対値は、９０°を超えて９５°以下（たとえば９１°程度）であってもよい。半導体層２内において第２側壁６２が第１主面３との間で成す角度（テーパ角）の絶対値は、９０°を超えて９５°以下（たとえば９１°程度）であってもよい。第１トレンチゲート構造６０は、断面視において第１主面３側から底壁６３側に向けて第１幅ＷＴ１が狭まる先細り形状（テーパ形状）に形成されていてもよい。
　第１トレンチゲート構造６０の底壁６３は、ドリフト領域５４の底部に対して第１主面３側の領域に位置している。第１トレンチゲート構造６０の底壁６３は、ドリフト領域５４の底部に向かう凸湾曲状（Ｕ字状）に形成されている。
　第１トレンチゲート構造６０の底壁６３は、ドリフト領域５４の底部に対して１μｍ以上１０μｍ以下の第１間隔ＩＴ１を空けて第１主面３側の領域に位置している。第１間隔ＩＴ１は、１μｍ以上２μｍ以下、２μｍ以上４μｍ以下、４μｍ以上６μｍ以下、６μｍ以上８μｍ以下、又は、８μｍ以上１０μｍ以下であってもよい。第１間隔ＩＴ１は、１μｍ以上５μｍ以下であることが好ましい。
　第２ＭＩＳＦＥＴ５７は、この形態では、複数の第２ＦＥＴ構造６８を含む。複数の第２ＦＥＴ構造６８は、平面視において第１方向Ｘに沿って間隔を空けて配列され、第２方向Ｙに沿って帯状にそれぞれ延びている。
　複数の第２ＦＥＴ構造６８は、複数の第１ＦＥＴ構造５８と同一方向に沿って延びている。複数の第２ＦＥＴ構造６８は、平面視において全体としてストライプ状に形成されている。複数の第２ＦＥＴ構造６８は、この形態では、１個の第１ＦＥＴ構造５８を挟む態様で複数の第１ＦＥＴ構造５８と交互に配列されている。
　図５～図８では、第２ＦＥＴ構造６８の一端部側の領域を図示し、第２ＦＥＴ構造６８の他端部側の領域の図示を省略している。なお、第２ＦＥＴ構造６８の他端部側の領域の構造は、第２ＦＥＴ構造６８の一端部側の領域の構造とほぼ同様である。以下では、第２ＦＥＴ構造６８の一端部側の領域の構造を例にとって説明し、第２ＦＥＴ構造６８の他端部側の領域の構造についての説明は省略する。
　各第２ＦＥＴ構造６８は、この形態では、第２トレンチゲート構造７０を含む。第２トレンチゲート構造７０の第２幅ＷＴ２は、０．５μｍ以上５μｍ以下であってもよい。第２幅ＷＴ２は、第２トレンチゲート構造７０が延びる方向（第２方向Ｙ）に直交する方向（第１方向Ｘ）の幅である。
　なお、第２幅ＷＴ２は、０．５μｍ以上１μｍ以下、１μｍ以上１．５μｍ以下、１．５μｍ以上２μｍ以下、２μｍ以上２．５μｍ以下、２．５μｍ以上３μｍ以下、３μｍ以上３．５μｍ以下、３．５μｍ以上４μｍ以下、４μｍ以上４．５μｍ以下、または、４．５μｍ以上５μｍ以下であってもよい。第２幅ＷＴ２は、０．８μｍ以上１．２μｍ以下であることが好ましい。
　第２トレンチゲート構造７０の第２幅ＷＴ２は、第１トレンチゲート構造６０の第１幅ＷＴ１以上（ＷＴ１≦ＷＴ２）であってもよい。第２幅ＷＴ２は、第１幅ＷＴ１以下（ＷＴ１≧ＷＴ２）であってもよい。第２幅ＷＴ２は、第１幅ＷＴ１と等しい（ＷＴ１＝ＷＴ２）ことが好ましい。
　第２トレンチゲート構造７０は、ボディ領域５５を貫通し、ドリフト領域５４に達している。第２トレンチゲート構造７０の第２深さＤＴ２は、１μｍ以上１０μｍ以下であってもよい。第２深さＤＴ２は、１μｍ以上２μｍ以下、２μｍ以上４μｍ以下、４μｍ以上６μｍ以下、６μｍ以上８μｍ以下、又は、８μｍ以上１０μｍ以下であってもよい。第２深さＤＴ２は、２μｍ以上６μｍ以下であることが好ましい。
　第２トレンチゲート構造７０の第２深さＤＴ２は、第１トレンチゲート構造６０の第１深さＤＴ１以上（ＤＴ１≦ＤＴ２）であってもよい。第２深さＤＴ２は、第１深さＤＴ１以下（ＤＴ１≧ＤＴ２）であってもよい。なお、第２深さＤＴ２は、第１深さＤＴ１と等しい（ＤＴ１＝ＤＴ２）ことが好ましい。
　第２トレンチゲート構造７０は、一方側の第１側壁７１、他方側の第２側壁７２、ならびに、第１側壁７１および第２側壁７２を接続する底壁７３を含む。以下では、第１側壁７１、第２側壁７２および底壁７３を纏めて「内壁」または「外壁」ということがある。
　半導体層２内において第１側壁７１が第１主面３との間で成す角度（テーパ角）の絶対値は、９０°を超えて９５°以下（たとえば９１°程度）であってもよい。半導体層２内において第２側壁７２が第１主面３との間で成す角度（テーパ角）の絶対値は、９０°を超えて９５°以下（たとえば９１°程度）であってもよい。第２トレンチゲート構造７０は、断面視において第１主面３側から底壁７３側に向けて第２幅ＷＴ２が狭まる先細り形状（テーパ形状）に形成されていてもよい。
　第２トレンチゲート構造７０の底壁７３は、ドリフト領域５４の底部に対して第１主面３側の領域に位置している。第２トレンチゲート構造７０の底壁７３は、ドリフト領域５４の底部に向かう凸湾曲状（Ｕ字状）に形成されている。
　第２トレンチゲート構造７０の底壁７３は、ドリフト領域５４の底部に対して１μｍ以上１０μｍ以下の第２間隔ＩＴ２を空けて第１主面３側の領域に位置している。第２間隔ＩＴ２は、１μｍ以上２μｍ以下、２μｍ以上４μｍ以下、４μｍ以上６μｍ以下、６μｍ以上８μｍ以下、又は、８μｍ以上１０μｍ以下であってもよい。第２間隔ＩＴ２は、１μｍ以上５μｍ以下であることが好ましい。
　複数の第１トレンチゲート構造６０および複数の第２トレンチゲート構造７０の間の領域には、セル領域７５がそれぞれ区画されている。複数のセル領域７５は、平面視において第１方向Ｘに沿って間隔を空けて配列され、第２方向Ｙに沿って帯状にそれぞれ延びている。複数のセル領域７５は、第１トレンチゲート構造６０および第２トレンチゲート構造７０と同一方向に沿って延びている。複数のセル領域７５は、平面視において全体としてストライプ状に形成されている。
　第１トレンチゲート構造６０の外壁からは、ドリフト領域５４の内部に第１空乏層が拡がる。第１空乏層は、第１トレンチゲート構造６０の外壁から第１主面３に沿う方向および法線方向Ｚに向けて広がる。同様に、第２トレンチゲート構造７０の外壁からは、ドリフト領域５４内に第２空乏層が拡がる。第２空乏層は、第２トレンチゲート構造７０の外壁から第１主面３に沿う方向および法線方向Ｚに向けて広がる。
　第２トレンチゲート構造７０は、第２空乏層が第１空乏層に重なる態様で、第１トレンチゲート構造６０から間隔を空けて配列されている。つまり、第２空乏層は、セル領域７５において第２トレンチゲート構造７０の底壁７３に対して第１主面３側の領域で第１空乏層に重なる。このような構造によれば、第１トレンチゲート構造６０および第２トレンチゲート構造７０に電界が集中するのを抑制できるから、ブレークダウン電圧の低下を抑制できる。
　第２空乏層は、第２トレンチゲート構造７０の底壁７３に対してドリフト領域５４の底部側の領域で第１空乏層に重なることが好ましい。このような構造によれば、第１トレンチゲート構造６０の底壁６３および第２トレンチゲート構造７０の底壁７３に電界が集中するのを抑制できるから、ブレークダウン電圧の低下を適切に抑制できる。
　第１トレンチゲート構造６０および第２トレンチゲート構造７０の側壁間のピッチＰＳは、０．２μｍ以上２μｍ以下であってもよい。ピッチＰＳは、第１トレンチゲート構造６０の第１側壁６１（第２側壁６２）および第２トレンチゲート構造７０の第２側壁７２（第１側壁７１）の間において、第１トレンチゲート構造６０および第２トレンチゲート構造７０が延びる方向（第２方向Ｙ）に直交する方向（第１方向Ｘ）の距離である。
　ピッチＰＳは、０．２μｍ以上０．４μｍ以下、０．４μｍ以上０．６μｍ以下、０．６μｍ以上０．８μｍ以下、０．８μｍ以上１．０μｍ以下、１．０μｍ以上１．２μｍ以下、１．２μｍ以上１．４μｍ以下、１．４μｍ以上１．６μｍ以下、１．６μｍ以上１．８μｍ以下、又は、１．８μｍ以上２．０μｍ以下であってもよい。ピッチＰＳは、０．３μｍ以上１．５μｍ以下であることが好ましい。
　第１トレンチゲート構造６０および第２トレンチゲート構造７０の中央部間のピッチＰＣは、１μｍ以上７μｍ以下であってもよい。ピッチＰＣは、第１トレンチゲート構造６０の中央部および第２トレンチゲート構造７０の中央部の間において、第１トレンチゲート構造６０および第２トレンチゲート構造７０が延びる方向（第２方向Ｙ）に直交する方向（第１方向Ｘ）の距離である。
　なお、ピッチＰＣは、１μｍ以上２μｍ以下、２μｍ以上３μｍ以下、３μｍ以上４μｍ以下、４μｍ以上５μｍ以下、５μｍ以上６μｍ以下、または、６μｍ以上７μｍ以下であってもよい。ピッチＰＣは、１μｍ以上３μｍ以下であることが好ましい。
　図９および図１０を参照して、第１トレンチゲート構造６０は、より具体的には、第１ゲートトレンチ８１、第１絶縁層８２および第１電極８３を含む。第１ゲートトレンチ８１は、第１主面３を第２主面４側に向けて掘り下げることによって形成されている。
　第１ゲートトレンチ８１は、第１トレンチゲート構造６０の第１側壁６１、第２側壁６２および底壁６３を区画している。以下では、第１トレンチゲート構造６０の第１側壁６１、第２側壁６２および底壁６３を、第１ゲートトレンチ８１の第１側壁６１、第２側壁６２および底壁６３ともいう。
　第１絶縁層８２は、第１ゲートトレンチ８１の内壁に沿って膜状に形成されている。第１絶縁層８２は、第１ゲートトレンチ８１内において凹状の空間を区画している。第１絶縁層８２において第１ゲートトレンチ８１の底壁６３を被覆する部分は、第１ゲートトレンチ８１の底壁６３に倣って形成されている。これにより、第１絶縁層８２は、第１ゲートトレンチ８１内においてＵ字状に窪んだＵ字空間を区画している。
　第１絶縁層８２は、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ジルコニウム（ＺｒＯ２）および酸化タンタル（Ｔａ２Ｏ３）のうちの少なくとも１種を含む。
　第１絶縁層８２は、半導体層２側からこの順に積層されたＳｉＮ層およびＳｉＯ２層を含む積層構造を有していてもよい。第１絶縁層８２は、半導体層２側からこの順に積層されたＳｉＯ２層およびＳｉＮ層を含む積層構造を有していてもよい。第１絶縁層８２は、ＳｉＯ２層またはＳｉＮ層からなる単層構造を有していてもよい。第１絶縁層８２は、この形態では、ＳｉＯ２層からなる単層構造を有している。
　第１絶縁層８２は、第１ゲートトレンチ８１の底壁６３側から第１主面３側に向けてこの順に形成された第１底側絶縁層８４および第１開口側絶縁層８５を含む。
　第１底側絶縁層８４は、第１ゲートトレンチ８１の底壁６３側の内壁を被覆している。第１底側絶縁層８４は、より具体的には、ボディ領域５５の底部に対して第１ゲートトレンチ８１の底壁６３側の内壁を被覆している。第１底側絶縁層８４は、第１ゲートトレンチ８１の底壁６３側においてＵ字空間を区画している。第１底側絶縁層８４は、Ｕ字空間を区画する平滑な内壁面を有している。第１底側絶縁層８４は、ドリフト領域５４に接している。第１底側絶縁層８４の一部は、ボディ領域５５に接していてもよい。
　第１開口側絶縁層８５は、第１ゲートトレンチ８１の開口側の内壁を被覆している。第１開口側絶縁層８５は、より具体的には、ボディ領域５５の底部に対して第１ゲートトレンチ８１の開口側の領域において第１ゲートトレンチ８１の第１側壁６１および第２側壁６２を被覆している。第１開口側絶縁層８５は、ボディ領域５５に接している。第１開口側絶縁層８５の一部は、ドリフト領域５４に接していてもよい。
　第１底側絶縁層８４は、第１厚さＴ１を有している。第１開口側絶縁層８５は、第１厚さＴ１未満の第２厚さＴ２（Ｔ２＜Ｔ１）を有している。第１厚さＴ１は、第１底側絶縁層８４において第１ゲートトレンチ８１の内壁の法線方向に沿う厚さである。第２厚さＴ２は、第１開口側絶縁層８５において第１ゲートトレンチ８１の内壁の法線方向に沿う厚さである。
　なお、第１ゲートトレンチ８１の第１幅ＷＴ１に対する第１厚さＴ１の第１比Ｔ１／ＷＴ１は、０．１以上０．４以下であってもよい。また、第１比Ｔ１／ＷＴ１は、０．１以上０．１５以下、０．１５以上０．２以下、０．２以上０．２５以下、０．２５以上０．３以下、０．３以上０．３５以下、または、０．３５以上０．４以下であってもよい。第１比Ｔ１／ＷＴ１は、０．２５以上０．３５以下であることが好ましい。
　なお、第１底側絶縁層８４の第１厚さＴ１は、１５００Å以上４０００Å以下であってもよい。第１厚さＴ１は、１５００Å以上２０００Å以下、２０００Å以上２５００Å以下、２５００Å以上３０００Å以下、３０００Å以上３５００Å以下、または、３５００Å以上４０００Å以下であってもよい。第１厚さＴ１は、１８００Å以上３５００Å以下であることが好ましい。
　第１厚さＴ１は、第１ゲートトレンチ８１の第１幅ＷＴ１に応じて、４０００Å以上１２０００Å以下に調整されてもよい。第１厚さＴ１は、４０００Å以上５０００Å以下、５０００Å以上６０００Å以下、６０００Å以上７０００Å以下、７０００Å以上８０００Å以下、８０００Å以上９０００Å以下、９０００Å以上１００００Å以下、１００００Å以上１１０００Å以下、又は、１１０００Å以上１２０００Å以下であってもよい。この場合、第１底側絶縁層８４の厚化により半導体装置１の耐圧を高めることができる。
　第１開口側絶縁層８５の第２厚さＴ２は、第１底側絶縁層８４の第１厚さＴ１の１／１００以上１／１０以下であってもよい。第２厚さＴ２は、１００Å以上５００Å以下であってもよい。第２厚さＴ２は、１００Å以上２００Å以下、２００Å以上３００Å以下、３００Å以上４００Å以下、または、４００Å以上５００Å以下であってもよい。第２厚さＴ２は、２００Å以上４００Å以下であることが好ましい。
　第１底側絶縁層８４は、第１ゲートトレンチ８１の第１側壁６１および第２側壁６２を被覆する部分から第１ゲートトレンチ８１の底壁６３を被覆する部分に向けて第１厚さＴ１が減少する態様で形成されている。
　第１底側絶縁層８４において第１ゲートトレンチ８１の底壁６３を被覆する部分の厚さは、第１底側絶縁層８４において第１ゲートトレンチ８１の第１側壁６１および第２側壁６２を被覆する部分の厚さよりも小さい。第１底側絶縁層８４によって区画されたＵ字空間の底壁側の開口幅は、第１厚さＴ１の減少分だけ拡張されている。これにより、Ｕ字空間の先細りが抑制されている。このようなＵ字空間は、たとえば、第１底側絶縁層８４の内壁に対するエッチング法（たとえばウエットエッチング法）によって形成される。
　第１電極８３は、第１絶縁層８２を挟んで、第１ゲートトレンチ８１に埋め込まれている。第１電極８３にはオン信号Ｖｏｎおよびオフ信号Ｖｏｆｆを含む第１ゲート制御信号（第１制御信号）が印加される。第１電極８３は、この形態では、第１底側電極８６、第１開口側電極８７および第１中間絶縁層８８を含む絶縁分離型のスプリット電極構造を有している。
　第１底側電極８６は、第１絶縁層８２を挟んで第１ゲートトレンチ８１の底壁６３側に埋設されている。第１底側電極８６は、より具体的には、第１底側絶縁層８４を挟んで第１ゲートトレンチ８１の底壁６３側に埋設されている。第１底側電極８６は、第１底側絶縁層８４を挟んでドリフト領域５４に対向している。第１底側電極８６の一部は、第１底側絶縁層８４を挟んでボディ領域５５に対向していてもよい。
　第１底側電極８６は、第１上端部８６Ａ、第１下端部８６Ｂおよび第１壁部８６Ｃを含む。第１上端部８６Ａは、第１ゲートトレンチ８１の開口側に位置している。第１下端部８６Ｂは、第１ゲートトレンチ８１の底壁６３側に位置している。第１壁部８６Ｃは、第１上端部８６Ａおよび第１下端部８６Ｂを接続し、第１ゲートトレンチ８１の内壁に沿って壁状に延びている。
　第１上端部８６Ａは、第１底側絶縁層８４から露出している。第１上端部８６Ａは、第１底側絶縁層８４に対して第１主面３側に突出している。これにより、第１底側電極８６は、第１ゲートトレンチ８１の開口側において、第１底側絶縁層８４および第１開口側絶縁層８５との間で、断面視において逆凹状のリセスを区画している。第１上端部８６Ａの幅は、第１壁部８６Ｃの幅未満である。
　第１下端部８６Ｂは、第１ゲートトレンチ８１の底壁６３に向かう凸湾曲状に形成されている。第１下端部８６Ｂは、より具体的には、第１底側絶縁層８４によって区画されたＵ字空間の底壁に倣って形成されており、第１ゲートトレンチ８１の底壁６３に向かう滑らかな凸湾曲状に形成されている。
　このような構造によれば、第１底側電極８６に対する局所的な電界集中を抑制できるから、ブレークダウン電圧の低下を抑制できる。特に、第１底側絶縁層８４の拡張されたＵ字空間に第１底側電極８６を埋設することにより、第１底側電極８６が第１上端部８６Ａから第１下端部８６Ｂに向けて先細り形状になることを適切に抑制できる。これにより、第１底側電極８６の第１下端部８６Ｂに対する局所的な電界集中を適切に抑制できる。
　第１底側電極８６は、導電性ポリシリコン、タングステン、アルミニウム、銅、アルミニウム合金および銅合金のうちの少なくとも１種を含んでいてもよい。第１底側電極８６は、この形態では、導電性ポリシリコンを含む。導電性ポリシリコンは、ｎ型不純物またはｐ型不純物を含んでいてもよい。なお、導電性ポリシリコンは、ｎ型不純物を含むことが好ましい。
　第１開口側電極８７は、第１絶縁層８２を挟んで第１ゲートトレンチ８１の開口側に埋設されている。第１開口側電極８７は、より具体的には、第１開口側絶縁層８５を挟んで第１ゲートトレンチ８１の開口側に区画された逆凹状のリセスに埋設されている。第１開口側電極８７は、第１開口側絶縁層８５を挟んでボディ領域５５に対向している。第１開口側電極８７の一部は、第１開口側絶縁層８５を挟んでドリフト領域５４に対向していてもよい。
　第１開口側電極８７は、導電性ポリシリコン、タングステン、アルミニウム、銅、アルミニウム合金および銅合金のうちの少なくとも１種を含んでいてもよい。第１開口側電極８７は、第１底側電極８６と同一種の導電材料を含むことが好ましい。第１開口側電極８７は、この形態では、導電性ポリシリコンを含む。導電性ポリシリコンは、ｎ型不純物またはｐ型不純物を含んでいてもよい。導電性ポリシリコンは、ｎ型不純物を含むことが好ましい。
　第１中間絶縁層８８は、第１底側電極８６および第１開口側電極８７の間に介在し、第１底側電極８６および第１開口側電極８７を電気的に絶縁している。第１中間絶縁層８８は、より具体的には、第１底側電極８６及び第１開口側電極８７の間の領域において第１底側絶縁層８４から露出する第１底側電極８６を被覆している。第１中間絶縁層８８は、第１底側電極８６の第１上端部８６Ａ（より具体的には突出部）を被覆している。第１中間絶縁層８８は、第１絶縁層８２（第１底側絶縁層８４）に連なっている。
　第１中間絶縁層８８は、第３厚さＴ３を有している。第３厚さＴ３は、第１底側絶縁層８４の第１厚さＴ１未満（Ｔ３＜Ｔ１）である。第３厚さＴ３は、第１厚さＴ１の１／１００以上１／１０以下であってもよい。第３厚さＴ３は、１００Å以上５００Å以下であってもよい。第３厚さＴ３は、１００Å以上２００Å以下、２００Å以上３００Å以下、３００Å以上４００Å以下、または、４００Å以上５００Å以下であってもよい。第３厚さＴ３は、２００Å以上４００Å以下であることが好ましい。
　第１中間絶縁層８８は、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ジルコニウム（ＺｒＯ２）、酸化タンタル（Ｔａ２Ｏ３）のうちの少なくとも１種を含む。第１中間絶縁層８８は、この形態では、ＳｉＯ２層からなる単層構造を有している。
　第１開口側電極８７において第１ゲートトレンチ８１から露出する露出部は、この形態では、第１主面３に対して第１ゲートトレンチ８１の底壁６３側に位置している。第１開口側電極８７の露出部は、第１ゲートトレンチ８１の底壁６３に向かう湾曲状に形成されている。
　第１開口側電極８７の露出部は、膜状に形成された第１キャップ絶縁層８９によって被覆されている。第１キャップ絶縁層８９は、第１ゲートトレンチ８１内において第１絶縁層８２（第１開口側絶縁層８５）に連なっている。第１キャップ絶縁層８９は、酸化シリコン（ＳｉＯ２）を含んでいてもよい。
　各第１ＦＥＴ構造５８は、ｐ型の第１チャネル領域９１（第１チャネル）を更に含む。第１チャネル領域９１は、ボディ領域５５において第１絶縁層８２（第１開口側絶縁層８５）を挟んで第１電極８３（第１開口側電極８７）に対向する領域に形成される。
　第１チャネル領域９１は、第１トレンチゲート構造６０の第１側壁６１または第２側壁６２、もしくは、第１側壁６１および第２側壁６２に沿って形成されている。第１チャネル領域９１は、この形態では、第１トレンチゲート構造６０の第１側壁６１および第２側壁６２に沿って形成されている。
　各第１ＦＥＴ構造５８は、ボディ領域５５の表層部に形成されたｎ＋型の第１ソース領域９２をさらに含む。第１ソース領域９２は、ボディ領域５５内においてドリフト領域５４との間で第１チャネル領域９１を画定する。第１ソース領域９２のｎ型不純物濃度は、ドリフト領域５４のｎ型不純物濃度を超えている。第１ソース領域９２のｎ型不純物濃度は、１×１０１９ｃｍ－３以上１×１０２１ｃｍ－３以下であってもよい。
　各第１ＦＥＴ構造５８は、この形態では、複数の第１ソース領域９２を含む。複数の第１ソース領域９２は、ボディ領域５５の表層部において第１トレンチゲート構造６０に沿って間隔を空けて形成されている。複数の第１ソース領域９２は、より具体的には、第１トレンチゲート構造６０の第１側壁６１または第２側壁６２、もしくは、第１側壁６１及び第２側壁６２に沿って形成されている。複数の第１ソース領域９２は、この形態では、第１トレンチゲート構造６０の第１側壁６１および第２側壁６２に沿って間隔を空けて形成されている。
　複数の第１ソース領域９２の底部は、ボディ領域５５の底部に対して第１主面３側の領域に位置している。これにより、複数の第１ソース領域９２は、第１絶縁層８２（第１開口側絶縁層８５）を挟んで第１電極８３（第１開口側電極８７）に対向している。このようにして、第１ＭＩＳＦＥＴ５６の第１チャネル領域９１が、ボディ領域５５において複数の第１ソース領域９２およびドリフト領域５４に挟まれた領域に形成される。
　各第１ＦＥＴ構造５８は、ボディ領域５５の表層部に形成されたｐ＋型の第１コンタクト領域９３を更に含む。第１コンタクト領域９３のｐ型不純物濃度は、ボディ領域５５のｐ型不純物濃度を超えている。第１コンタクト領域９３のｐ型不純物濃度は、例えば、１×１０１９ｃｍ－３以上１×１０２１ｃｍ－３以下であってもよい。
　各第１ＦＥＴ構造５８は、この形態では、複数の第１コンタクト領域９３を含む。複数の第１コンタクト領域９３は、ボディ領域５５の表層部において第１トレンチゲート構造６０に沿って間隔を空けて形成されている。複数の第１コンタクト領域９３は、より具体的には、第１トレンチゲート構造６０の第１側壁６１または第２側壁６２、もしくは、第１側壁６１および第２側壁６２に沿って形成されている。
　複数の第１コンタクト領域９３は、この形態では、第１トレンチゲート構造６０の第１側壁６１及び第２側壁６２に沿って間隔を空けて形成されている。複数の第１コンタクト領域９３は、より具体的には、複数の第１ソース領域９２に対して交互の配列となる態様でボディ領域５５の表層部に形成されている。複数の第１コンタクト領域９３の底部は、ボディ領域５５の底部に対して第１主面３側の領域に位置している。
　図９および図１１を参照して、第２トレンチゲート構造７０は、第２ゲートトレンチ１０１、第２絶縁層１０２および第２電極１０３を含む。第２ゲートトレンチ１０１は、第１主面３を第２主面４側に向けて掘り下げることによって形成されている。
　第２ゲートトレンチ１０１は、第２トレンチゲート構造７０の第１側壁７１、第２側壁７２および底壁７３を区画している。以下では、第２トレンチゲート構造７０の第１側壁７１、第２側壁７２および底壁７３を、第２ゲートトレンチ１０１の第１側壁７１、第２側壁７２および底壁７３ともいう。
　第２絶縁層１０２は、第２ゲートトレンチ１０１の内壁に沿い膜状に形成されている。第２絶縁層１０２は、第２ゲートトレンチ１０１内において凹状の空間を区画している。第２絶縁層１０２において第２ゲートトレンチ１０１の底壁７３を被覆する部分は、第２ゲートトレンチ１０１の底壁７３に倣って形成されている。これにより、第２絶縁層１０２は、第２ゲートトレンチ１０１内においてＵ字状に窪んだＵ字空間を区画している。
　第２絶縁層１０２は、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ジルコニウム（ＺｒＯ２）及び酸化タンタル（Ｔａ２Ｏ３）のうちの少なくとも１種を含む。
　第２絶縁層１０２は、半導体層２側からこの順に積層されたＳｉＮ層およびＳｉＯ２層を含む積層構造を有していてもよい。第２絶縁層１０２は、半導体層２側からこの順に積層されたＳｉＯ２層およびＳｉＮ層を含む積層構造を有していてもよい。第２絶縁層１０２は、ＳｉＯ２層またはＳｉＮ層からなる単層構造を有していてもよい。第２絶縁層１０２は、この形態では、ＳｉＯ２層からなる単層構造を有している。
　第２絶縁層１０２は、第２ゲートトレンチ１０１の底壁７３側から第１主面３側に向けてこの順に形成された第２底側絶縁層１０４および第２開口側絶縁層１０５を含む。
　第２底側絶縁層１０４は、第２ゲートトレンチ１０１の底壁７３側の内壁を被覆している。第２底側絶縁層１０４は、より具体的には、ボディ領域５５の底部に対して第２ゲートトレンチ１０１の底壁７３側の内壁を被覆している。第２底側絶縁層１０４は、第２ゲートトレンチ１０１の底壁７３側においてＵ字空間を区画している。第２底側絶縁層１０４は、Ｕ字空間を区画する平滑な内壁面を有している。第２底側絶縁層１０４は、ドリフト領域５４に接している。第２底側絶縁層１０４の一部は、ボディ領域５５に接していてもよい。
　第２開口側絶縁層１０５は、第２ゲートトレンチ１０１の開口側内壁を被覆している。第２開口側絶縁層１０５は、より具体的には、ボディ領域５５の底部に対して第２ゲートトレンチ１０１の開口側の領域において第２ゲートトレンチ１０１の第１側壁７１及び第２側壁７２を被覆している。第２開口側絶縁層１０５は、ボディ領域５５に接している。第２開口側絶縁層１０５の一部は、ドリフト領域５４に接していてもよい。
　第２底側絶縁層１０４は、第４厚さＴ４を有している。第２開口側絶縁層１０５は、第４厚さＴ４未満の第５厚さＴ５（Ｔ５＜Ｔ４）を有している。第４厚さＴ４は、第２底側絶縁層１０４において第２ゲートトレンチ１０１の内壁の法線方向に沿う厚さである。第５厚さＴ５は、第２開口側絶縁層１０５において第２ゲートトレンチ１０１の内壁の法線方向に沿う厚さである。
　第２ゲートトレンチ１０１の第２幅ＷＴ２に対する第４厚さＴ４の第２比Ｔ４／ＷＴ２は、０．１以上０．４以下であってもよい。例えば、第２比Ｔ４／ＷＴ２は、０．１以上０．１５以下、０．１５以上０．２以下、０．２以上０．２５以下、０．２５以上０．３以下、０．３以上０．３５以下、または、０．３５以上０．４以下であってもよい。第２比Ｔ４／ＷＴ２は、０．２５以上０．３５以下であることが好ましい。
　第２比Ｔ４／ＷＴ２は、第１比Ｔ１／ＷＴ１以下（Ｔ４／ＷＴ２≦Ｔ１／ＷＴ１）であってもよい。第２比Ｔ４／ＷＴ２は、第１比Ｔ１／ＷＴ１以上（Ｔ４／ＷＴ２≧Ｔ１／ＷＴ１）であってもよい。また、第２比Ｔ４／ＷＴ２は、第１比Ｔ１／ＷＴ１と等しくてもよい（Ｔ４／ＷＴ２＝Ｔ１／ＷＴ１）。
　第２底側絶縁層１０４の第４厚さＴ４は、１５００Å以上４０００Å以下であってもよい。第４厚さＴ４は、１５００Å以上２０００Å以下、２０００Å以上２５００Å以下、２５００Å以上３０００Å以下、３０００Å以上３５００Å以下、または、３５００Å以上４０００Å以下であってもよい。第４厚さＴ４は、１８００Å以上３５００Å以下であることが好ましい。
　第４厚さＴ４は、第２ゲートトレンチ１０１の第２幅ＷＴ２に応じて、４０００Å以上１２０００Å以下であってもよい。第４厚さＴ４は、４０００Å以上５０００Å以下、５０００Å以上６０００Å以下、６０００Å以上７０００Å以下、７０００Å以上８０００Å以下、８０００Å以上９０００Å以下、９０００Å以上１００００Å以下、１００００Å以上１１０００Å以下、又は、１１０００Å以上１２０００Å以下であってもよい。この場合、第２底側絶縁層１０４の厚化により半導体装置１の耐圧を高めることができる。
　第４厚さＴ４は、第１厚さＴ１以下（Ｔ４≦Ｔ１）であってもよい。第４厚さＴ４は、第１厚さＴ１以上（Ｔ４≧Ｔ１）であってもよい。第４厚さＴ４は、第１厚さＴ１と等しくてもよい（Ｔ４＝Ｔ１）。
　第２開口側絶縁層１０５の第５厚さＴ５は、第２底側絶縁層１０４の第４厚さＴ４未満（Ｔ５＜Ｔ４）である。第５厚さＴ５は、第４厚さＴ４の１／１００以上１／１０以下であってもよい。１００Å以上５００Å以下であってもよい。第５厚さＴ５は、１００Å以上２００Å以下、２００Å以上３００Å以下、３００Å以上４００Å以下、または、４００Å以上５００Å以下であってもよい。第５厚さＴ５は、２００Å以上４００Å以下であることが好ましい。
　第５厚さＴ５は、第２厚さＴ２以下（Ｔ５≦Ｔ２）であってもよい。第５厚さＴ５は、第２厚さＴ２以上（Ｔ５≧Ｔ２）であってもよい。第５厚さＴ５は、第２厚さＴ２と等しくてもよい（Ｔ５＝Ｔ２）。
　第２底側絶縁層１０４は、第２ゲートトレンチ１０１の第１側壁７１および第２側壁７２を被覆する部分から第２ゲートトレンチ１０１の底壁７３を被覆する部分に向けて第４厚さＴ４が減少する態様で形成されている。
　第２底側絶縁層１０４において第２ゲートトレンチ１０１の底壁７３を被覆する部分の厚さは、第２底側絶縁層１０４において第２ゲートトレンチ１０１の第１側壁７１および第２側壁７２を被覆する部分の厚さよりも小さい。第２底側絶縁層１０４によって区画されたＵ字空間の底壁側の開口幅は、第４厚さＴ４の減少分だけ拡張されている。これにより、Ｕ字空間の先細りが抑制されている。このようなＵ字空間は、たとえば、第２底側絶縁層１０４の内壁に対するエッチング法（たとえばウエットエッチング法）によって形成される。
　第２電極１０３は、第２絶縁層１０２を挟んで第２ゲートトレンチ１０１に埋め込まれている。第２電極１０３にはオン信号Ｖｏｎおよびオフ信号Ｖｏｆｆを含む所定の第２ゲート制御信号（第２制御信号）が印加される。
　第２電極１０３は、この形態では、第２底側電極１０６、第２開口側電極１０７および第２中間絶縁層１０８を含む絶縁分離型のスプリット電極構造を有している。第２底側電極１０６は、この形態では、第１底側電極８６に電気的に接続されている。第２開口側電極１０７は、第１開口側電極８７から電気的に絶縁されている。
　第２底側電極１０６は、第２絶縁層１０２を挟んで第２ゲートトレンチ１０１の底壁７３側に埋設されている。第２底側電極１０６は、より具体的には、第２底側絶縁層１０４を挟んで第２ゲートトレンチ１０１の底壁７３側に埋設されている。第２底側電極１０６は、第２底側絶縁層１０４を挟んでドリフト領域５４に対向している。第２底側電極１０６の一部は、第２底側絶縁層１０４を挟んでボディ領域５５に対向していてもよい。
　第２底側電極１０６は、第２上端部１０６Ａ、第２下端部１０６Ｂ及び第２壁部１０６Ｃを含む。第２上端部１０６Ａは、第２ゲートトレンチ１０１の開口側に位置している。第２下端部１０６Ｂは、第２ゲートトレンチ１０１の底壁７３側に位置している。第２壁部１０６Ｃは、第２上端部１０６Ａおよび第２下端部１０６Ｂを接続し、第２ゲートトレンチ１０１の内壁に沿って壁状に延びている。
　第２上端部１０６Ａは、第２底側絶縁層１０４から露出している。第２上端部１０６Ａは、第２底側絶縁層１０４に対して第１主面３側に突出している。これにより、第２底側電極１０６は、第２ゲートトレンチ１０１の開口側において、第２底側絶縁層１０４および第２開口側絶縁層１０５との間で、断面視において逆凹状のリセスを区画している。第２上端部１０６Ａの幅は、第２壁部１０６Ｃの幅未満である。
　第２下端部１０６Ｂは、第２ゲートトレンチ１０１の底壁７３に向かう凸湾曲状に形成されている。第２下端部１０６Ｂは、より具体的には、第２底側絶縁層１０４によって区画されたＵ字空間の底壁に倣って形成されており、第２ゲートトレンチ１０１の底壁７３に向かう滑らかな凸湾曲状に形成されている。
　このような構造によれば、第２底側電極１０６に対する局所的な電界集中を抑制できるので、ブレークダウン電圧の低下を抑制できる。特に、第２底側絶縁層１０４の拡張されたＵ字空間に第２底側電極１０６を埋設することにより、第２底側電極１０６が第２上端部１０６Ａから第２下端部１０６Ｂに向けて先細り形状になることを適切に抑制できる。これにより、第２底側電極１０６の第２下端部１０６Ｂに対する局所的な電界集中を適切に抑制できる。
　第２底側電極１０６は、導電性ポリシリコン、タングステン、アルミニウム、銅、アルミニウム合金および銅合金のうちの少なくとも１種を含んでいてもよい。第２底側電極１０６は、この形態では、導電性ポリシリコンを含む。導電性ポリシリコンは、ｎ型不純物またはｐ型不純物を含んでいてもよい。導電性ポリシリコンは、ｎ型不純物を含むことが好ましい。
　第２開口側電極１０７は、第２絶縁層１０２を挟んで第２ゲートトレンチ１０１の開口側に埋設されている。第２開口側電極１０７は、より具体的には、第２開口側絶縁層１０５を挟んで第２ゲートトレンチ１０１の開口側に区画された逆凹状のリセスに埋設されている。第２開口側電極１０７は、第２開口側絶縁層１０５を挟んでボディ領域５５に対向している。第２開口側電極１０７の一部は、第２開口側絶縁層１０５を挟んでドリフト領域５４に対向していてもよい。
　第２開口側電極１０７は、導電性ポリシリコン、タングステン、アルミニウム、銅、アルミニウム合金および銅合金のうちの少なくとも１種を含んでいてもよい。第２開口側電極１０７は、第２底側電極１０６と同一種の導電材料を含むことが好ましい。第２開口側電極１０７は、この形態では、導電性ポリシリコンを含む。導電性ポリシリコンは、ｎ型不純物またはｐ型不純物を含んでいてもよい。導電性ポリシリコンは、ｎ型不純物を含むことが好ましい。
　第２中間絶縁層１０８は、第２底側電極１０６および第２開口側電極１０７の間に介在し、第２底側電極１０６および第２開口側電極１０７を電気的に絶縁している。第２中間絶縁層１０８は、より具体的には、第２底側電極１０６および第２開口側電極１０７の間の領域において第２底側絶縁層１０４から露出する第２底側電極１０６を被覆している。第２中間絶縁層１０８は、第２底側電極１０６の第２上端部１０６Ａ（より具体的には突出部）を被覆している。第２中間絶縁層１０８は、第２絶縁層１０２（第２底側絶縁層１０４）に連なっている。
　第２中間絶縁層１０８は、第６厚さＴ６を有している。第６厚さＴ６は、第２底側絶縁層１０４の第４厚さＴ４未満（Ｔ６＜Ｔ４）である。第６厚さＴ６は、第４厚さＴ４の１／１００以上１／１０以下であってもよい。第６厚さＴ６は、１００Å以上５００Å以下であってもよい。第６厚さＴ６は、１００Å以上２００Å以下、２００Å以上３００Å以下、３００Å以上４００Å以下、または、４００Å以上５００Å以下であってもよい。第６厚さＴ６は、２００Å以上４００Å以下であることが好ましい。
　第６厚さＴ６は、第３厚さＴ３以下（Ｔ６≦Ｔ３）であってもよい。第６厚さＴ６は、第３厚さＴ３以上（Ｔ６≧Ｔ３）であってもよい。第６厚さＴ６は、第３厚さＴ３と等しくてもよい（Ｔ６＝Ｔ３）。
　第２中間絶縁層１０８は、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ジルコニウム（ＺｒＯ２）および酸化タンタル（Ｔａ２Ｏ３）のうちの少なくとも１種を含む。なお、第２中間絶縁層１０８は、この形態では、ＳｉＯ２層からなる単層構造を有している。
　第２開口側電極１０７において第２ゲートトレンチ１０１から露出する露出部は、この形態では、第１主面３に対して第２ゲートトレンチ１０１の底壁７３側に位置している。第２開口側電極１０７の露出部は、第２ゲートトレンチ１０１の底壁７３に向かう湾曲状に形成されている。
　第２開口側電極１０７の露出部は、膜状に形成された第２キャップ絶縁層１０９によって被覆されている。第２キャップ絶縁層１０９は、第２ゲートトレンチ１０１内において第２絶縁層１０２（第２開口側絶縁層１０５）に連なっている。第２キャップ絶縁層１０９は、酸化シリコン（ＳｉＯ２）を含んでいてもよい。
　各第２ＦＥＴ構造６８は、ｐ型の第２チャネル領域１１１（第２チャネル）をさらに含む。第２チャネル領域１１１は、より具体的には、ボディ領域５５において第２絶縁層１０２（第２開口側絶縁層１０５）を挟んで第２電極１０３（第２開口側電極１０７）に対向する領域に形成される。
　第２チャネル領域１１１は、より具体的には、第２トレンチゲート構造７０の第１側壁７１または第２側壁７２、もしくは、第１側壁７１および第２側壁７２に沿って形成されている。第２チャネル領域１１１は、この形態では、第２トレンチゲート構造７０の第１側壁７１および第２側壁７２に沿って形成されている。
　各第２ＦＥＴ構造６８は、ボディ領域５５の表層部に形成されたｎ＋型の第２ソース領域１１２をさらに含む。第２ソース領域１１２は、ボディ領域５５内においてドリフト領域５４との間で第２チャネル領域１１１を画定する。
　第２ソース領域１１２のｎ型不純物濃度は、ドリフト領域５４のｎ型不純物濃度を超えている。第２ソース領域１１２のｎ型不純物濃度は、１×１０１９ｃｍ－３以上１×１０２１ｃｍ－３以下であってもよい。第２ソース領域１１２のｎ型不純物濃度は、第１ソース領域９２のｎ型不純物濃度と等しいことが好ましい。
　各第２ＦＥＴ構造６８は、この形態では、複数の第２ソース領域１１２を含む。複数の第２ソース領域１１２は、ボディ領域５５の表層部において第２トレンチゲート構造７０に沿って間隔を空けて形成されている。複数の第２ソース領域１１２は、具体的には、第２トレンチゲート構造７０の第１側壁７１または第２側壁７２、もしくは、第１側壁７１および第２側壁７２に沿って形成されている。複数の第２ソース領域１１２は、この形態では、第２トレンチゲート構造７０の第１側壁７１および第２側壁７２に沿って間隔を空けて形成されている。
　各第２ソース領域１１２は、この形態では、第１方向Ｘに沿って各第１ソース領域９２と対向している。また、各第２ソース領域１１２は、各第１ソース領域９２と一体を成している。図７および図８では、第１ソース領域９２および第２ソース領域１１２を境界線によって区別して示しているが、第１ソース領域９２および第２ソース領域１１２の間の領域には、実際には明確な境界線はない。
　各第２ソース領域１１２は、第１方向Ｘに沿って各第１ソース領域９２の一部または全部と対向しないように、各第１ソース領域９２から第２方向Ｙにずれて形成されていてもよい。つまり、複数の第１ソース領域９２および複数の第２ソース領域１１２は、平面視において千鳥状に配列されていてもよい。
　複数の第２ソース領域１１２の底部は、ボディ領域５５の底部に対して第１主面３側の領域に位置している。これによって、複数の第２ソース領域１１２は、第２絶縁層１０２（第２開口側絶縁層１０５）を挟んで第２電極１０３（第２開口側電極１０７）に対向している。このようにして、第２ＭＩＳＦＥＴ５７の第２チャネル領域１１１が、ボディ領域５５において複数の第２ソース領域１１２およびドリフト領域５４に挟まれた領域に形成される。
　各第２ＦＥＴ構造６８は、ボディ領域５５の表層部に形成されたｐ＋型の第２コンタクト領域１１３を更に含む。第２コンタクト領域１１３のｐ型不純物濃度は、ボディ領域５５のｐ型不純物濃度を超えている。第２コンタクト領域１１３のｐ型不純物濃度は、１×１０１９ｃｍ－３以上１×１０２１ｃｍ－３以下であってもよい。第２コンタクト領域１１３のｐ型不純物濃度は、第１コンタクト領域９３のｐ型不純物濃度と等しいことが好ましい。
　各第２ＦＥＴ構造６８は、この形態では、複数の第２コンタクト領域１１３を含む。複数の第２コンタクト領域１１３は、ボディ領域５５の表層部において第２トレンチゲート構造７０に沿って間隔を空けて形成されている。複数の第２コンタクト領域１１３は、より具体的には、第２トレンチゲート構造７０の第１側壁７１または第２側壁７２、もしくは、第１側壁７１および第２側壁７２に沿って形成されている。複数の第２コンタクト領域１１３の底部は、ボディ領域５５の底部に対して第１主面３側の領域に位置している。
　複数の第２コンタクト領域１１３は、この形態では、第２トレンチゲート構造７０の第１側壁７１および第２側壁７２に沿って間隔を空けて形成されている。複数の第２コンタクト領域１１３は、より具体的には、複数の第２ソース領域１１２に対して交互の配列となる態様でボディ領域５５の表層部に形成されている。
　図７および図８を参照して、各第２コンタクト領域１１３は、この形態では、第１方向Ｘに沿って各第１コンタクト領域９３と対向している。各第２コンタクト領域１１３は、各第１コンタクト領域９３と一体を成している。
　図７では、第１ソース領域９２および第２ソース領域１１２と区別するため、第１コンタクト領域９３および第２コンタクト領域１１３を纏めて「ｐ＋」の記号で示している。また、図８では、第１コンタクト領域９３および第２コンタクト領域１１３を境界線によって区別して示しているが、第１コンタクト領域９３および第２コンタクト領域１１３の間の領域には、実際には明確な境界線はない。
　各第２コンタクト領域１１３は、第１方向Ｘに沿って各第１コンタクト領域９３の一部または全部と対向しないように、各第１コンタクト領域９３から第２方向Ｙにずれて形成されていてもよい。つまり、複数の第１コンタクト領域９３および複数の第２コンタクト領域１１３は、平面視において千鳥状に配列されていてもよい。
　図７および図８を参照して、半導体層２の第１主面３において第１トレンチゲート構造６０の一端部および第２トレンチゲート構造７０の一端部の間の領域からは、この形態では、ボディ領域５５が露出している。第１ソース領域９２、第１コンタクト領域９３、第２ソース領域１１２および第２コンタクト領域１１３は、第１主面３において第１トレンチゲート構造６０の一端部および第２トレンチゲート構造７０の一端部に挟まれた領域に形成されていない。
　同様に、図示はしないが、半導体層２の第１主面３において第１トレンチゲート構造６０の他端部及び第２トレンチゲート構造７０の他端部の間の領域からは、この形態では、ボディ領域５５が露出している。第１ソース領域９２、第１コンタクト領域９３、第２ソース領域１１２および第２コンタクト領域１１３は、第１トレンチゲート構造６０の他端部および第２トレンチゲート構造７０の他端部に挟まれた領域に形成されていない。
　図５～図８を参照し、半導体層２の第１主面３には、複数（ここは２つ）のトレンチコンタクト構造１２０が形成されている。複数のトレンチコンタクト構造１２０は、一方側のトレンチコンタクト構造１２０および他方側のトレンチコンタクト構造１２０を含む。
　一方側のトレンチコンタクト構造１２０は、第１トレンチゲート構造６０の一端部および第２トレンチゲート構造７０の一端部側の領域に位置する。他方側のトレンチコンタクト構造１２０は、第１トレンチゲート構造６０の他端部および第２トレンチゲート構造７０の他端部側の領域に位置する。
　他方側のトレンチコンタクト構造１２０は、一方側のトレンチコンタクト構造１２０とほぼ同様の構造を有している。以下では、一方側のトレンチコンタクト構造１２０側の構造を例にとって説明し、他方側のトレンチコンタクト構造１２０側の構造についての具体的な説明は、省略される。
　トレンチコンタクト構造１２０は、第１トレンチゲート構造６０の一端部および第２トレンチゲート構造７０の一端部に接続されている。トレンチコンタクト構造１２０は、この形態では、平面視において第１方向Ｘに沿って帯状に延びている。
　トレンチコンタクト構造１２０の幅ＷＴＣは、０．５μｍ以上５μｍ以下であってもよい。幅ＷＴＣは、トレンチコンタクト構造１２０が延びる方向（第１方向Ｘ）に直交する方向（第２方向Ｙ）の幅である。
　幅ＷＴＣは、０．５μｍ以上１μｍ以下、１μｍ以上１．５μｍ以下、１．５μｍ以上２μｍ以下、２μｍ以上２．５μｍ以下、２．５μｍ以上３μｍ以下、３μｍ以上３．５μｍ以下、３．５μｍ以上４μｍ以下、４μｍ以上４．５μｍ以下、または、４．５μｍ以上５μｍ以下であってもよい。幅ＷＴＣは、０．８μｍ以上１．２μｍ以下であることが好ましい。
　幅ＷＴＣは、第１トレンチゲート構造６０の第１幅ＷＴ１と等しいことが好ましい（ＷＴＣ＝ＷＴ１）。幅ＷＴＣは、第２トレンチゲート構造７０の第２幅ＷＴ２と等しいことが好ましい（ＷＴＣ＝ＷＴ２）。
　トレンチコンタクト構造１２０は、ボディ領域５５を貫通し、ドリフト領域５４に達している。トレンチコンタクト構造１２０の深さＤＴＣは、１μｍ以上１０μｍ以下であってもよい。深さＤＴＣは、１μｍ以上２μｍ以下、２μｍ以上４μｍ以下、４μｍ以上６μｍ以下、６μｍ以上８μｍ以下、または、８μｍ以上１０μｍ以下であってもよい。深さＤＴＣは、２μｍ以上６μｍ以下であることが好ましい。
　深さＤＴＣは、第１トレンチゲート構造６０の第１深さＤＴ１と等しいことが好ましい（ＤＴＣ＝ＤＴ１）。深さＤＴＣは、第２トレンチゲート構造７０の第２深さＤＴ２と等しいことが好ましい（ＤＴＣ＝ＤＴ２）。
　トレンチコンタクト構造１２０は、一方側の第１側壁１２１と、他方側の第２側壁１２２と、第１側壁１２１および第２側壁１２２を接続する底壁１２３とを含む。以下では、第１側壁１２１、第２側壁１２２および底壁１２３を纏めて「内壁」ということがある。第１側壁１２１は、第１トレンチゲート構造６０および第２トレンチゲート構造７０に接続された接続面である。
　第１側壁１２１、第２側壁１２２および底壁１２３は、ドリフト領域５４内に位置している。第１側壁１２１および第２側壁１２２は、法線方向Ｚに沿って延びている。第１側壁１２１および第２側壁１２２は、第１主面３に対して垂直に形成されていてもよい。
　半導体層２内において第１側壁１２１が第１主面３との間で成す角度（テーパ角）の絶対値は、９０°を超えて９５°以下（例えば９１°程度）であってもよい。半導体層２内において第２側壁１２２が第１主面３との間で成す角度（テーパ角）の絶対値は、９０°を超えて９５°以下（たとえば９１°程度）であってもよい。トレンチコンタクト構造１２０は、断面視において半導体層２の第１主面３側から底壁１２３側に向けて幅ＷＴＣが狭まる先細り形状（テーパ形状）に形成されていてもよい。
　底壁１２３は、ドリフト領域５４の底部に対して第１主面３側の領域に位置している。底壁１２３は、ドリフト領域５４の底部に向かう凸湾曲状に形成されている。底壁１２３は、ドリフト領域５４の底部に対して１μｍ以上１０μｍ以下の間隔ＩＴＣを空けて第１主面３側の領域に位置している。間隔ＩＴＣは、１μｍ以上２μｍ以下、２μｍ以上４μｍ以下、４μｍ以上６μｍ以下、６μｍ以上８μｍ以下、または、８μｍ以上１０μｍ以下であってもよい。間隔ＩＴＣは、１μｍ以上５μｍ以下であることが好ましい。
　間隔ＩＴＣは、第１トレンチゲート構造６０の第１間隔ＩＴ１と等しいことが好ましい（ＩＴＣ＝ＩＴ１）。間隔ＩＴＣは、第２トレンチゲート構造７０の第２間隔ＩＴ２と等しいことが好ましい（ＩＴＣ＝ＩＴ２）。
　トレンチコンタクト構造１２０は、コンタクトトレンチ１３１、コンタクト絶縁層１３２およびコンタクト電極１３３を含む。コンタクトトレンチ１３１は、半導体層２の第１主面３を第２主面４側に向けて掘り下げることによって形成されている。
　コンタクトトレンチ１３１は、トレンチコンタクト構造１２０の第１側壁１２１、第２側壁１２２および底壁１２３を区画している。以下では、トレンチコンタクト構造１２０の第１側壁１２１、第２側壁１２２および底壁１２３を、コンタクトトレンチ１３１の第１側壁１２１、第２側壁１２２および底壁１２３ともいう。
　コンタクトトレンチ１３１の第１側壁１２１は、第１ゲートトレンチ８１の第１側壁６１および第２側壁６２に連通している。コンタクトトレンチ１３１の第１側壁１２１は、第２ゲートトレンチ１０１の第１側壁７１および第２側壁７２に連通している。コンタクトトレンチ１３１は、第１ゲートトレンチ８１および第２ゲートトレンチ１０１との間で１つのトレンチを形成している。
　コンタクト絶縁層１３２は、コンタクトトレンチ１３１の内壁に沿って膜状に形成されている。コンタクト絶縁層１３２は、コンタクトトレンチ１３１内において凹状の空間を区画している。コンタクト絶縁層１３２においてコンタクトトレンチ１３１の底壁１２３を被覆する部分は、コンタクトトレンチ１３１の底壁１２３に倣って形成されている。
　コンタクト絶縁層１３２は、第１底側絶縁層８４（第２底側絶縁層１０４）と同様の態様で、コンタクトトレンチ１３１内においてＵ字状に窪んだＵ字空間を区画している。つまり、コンタクト絶縁層１３２は、コンタクトトレンチ１３１の底壁１２３側の領域が拡張され、先細りが抑制されたＵ字空間を区画している。このようなＵ字空間は、例えば、コンタクト絶縁層１３２の内壁に対するエッチング法（たとえばウエットエッチング法）によって形成される。
　コンタクト絶縁層１３２は、第７厚さＴ７を有している。第７厚さＴ７は、１５００Å以上４０００Å以下であってもよい。第７厚さＴ７は、１５００Å以上２０００Å以下、２０００Å以上２５００Å以下、２５００Å以上３０００Å以下、３０００Å以上３５００Å以下、または、３５００Å以上４０００Å以下であってもよい。第７厚さＴ７は、１８００Å以上３５００Å以下であることが好ましい。
　第７厚さＴ７は、トレンチコンタクト構造１２０の幅ＷＴＣに応じて４０００Å以上１２０００Å以下であってもよい。第７厚さＴ７は、４０００Å以上５０００Å以下、５０００Å以上６０００Å以下、６０００Å以上７０００Å以下、７０００Å以上８０００Å以下、８０００Å以上９０００Å以下、９０００Å以上１００００Å以下、１００００Å以上１１０００Å以下、又は、１１０００Å以上１２０００Å以下であってもよい。この場合、コンタクト絶縁層１３２の厚化により半導体装置１の耐圧を高めることができる。
　第７厚さＴ７は、第１底側絶縁層８４の第１厚さＴ１と等しい（Ｔ７＝Ｔ１）ことが好ましい。第７厚さＴ７は、第２底側絶縁層１０４の第４厚さＴ４と等しい（Ｔ７＝Ｔ４）ことが好ましい。
　コンタクト絶縁層１３２は、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ジルコニウム（ＺｒＯ２）及び酸化タンタル（Ｔａ２Ｏ３）のうちの少なくとも１種を含む。
　コンタクト絶縁層１３２は、半導体層２側からこの順に積層されたＳｉＮ層およびＳｉＯ２層を含む積層構造を有していてもよい。コンタクト絶縁層１３２は、半導体層２側からこの順に積層されたＳｉＯ２層およびＳｉＮ層を含む積層構造を有していてもよい。コンタクト絶縁層１３２は、ＳｉＯ２層またはＳｉＮ層からなる単層構造を有していてもよい。コンタクト絶縁層１３２は、この形態では、ＳｉＯ２層からなる単層構造を有している。コンタクト絶縁層１３２は、第１絶縁層８２（第２絶縁層１０２）と同一の絶縁材料からなることが好ましい。
　コンタクト絶縁層１３２は、第１ゲートトレンチ８１およびコンタクトトレンチ１３１の間の連通部において第１絶縁層８２と一体を成している。コンタクト絶縁層１３２は、第２ゲートトレンチ１０１およびコンタクトトレンチ１３１の間の連通部において第２絶縁層１０２と一体を成している。
　コンタクト絶縁層１３２は、この形態では、第１ゲートトレンチ８１の一端部および第２ゲートトレンチ１０１の一端部に引き出された引き出し絶縁層１３２Ａを有している。引き出し絶縁層１３２Ａは、連通部を横切って第１ゲートトレンチ８１の一端部の内壁を被覆している。引き出し絶縁層１３２Ａは、連通部を横切って第２ゲートトレンチ１０１の一端部の内壁を被覆している。
　引き出し絶縁層１３２Ａは、第１ゲートトレンチ８１内で、第１底側絶縁層８４及び第１開口側絶縁層８５と一体を成している。引き出し絶縁層１３２Ａは、第１ゲートトレンチ８１の一端部の内壁において、第１底側絶縁層８４と共にＵ字空間を区画している。
　引き出し絶縁層１３２Ａは、第２ゲートトレンチ１０１内において第２底側絶縁層１０４および第２開口側絶縁層１０５と一体を成している。引き出し絶縁層１３２Ａは、第２ゲートトレンチ１０１の一端部の内壁において、第２底側絶縁層１０４と共にＵ字空間を区画している。
　コンタクト電極１３３は、コンタクト絶縁層１３２を挟んでコンタクトトレンチ１３１に埋め込まれている。コンタクト電極１３３は、第１電極８３および第２電極１０３とは異なり、一体物としてコンタクトトレンチ１３１に埋め込まれている。コンタクト電極１３３は、コンタクトトレンチ１３１から露出する上端部、コンタクト絶縁層１３２に接する下端部を有している。
　コンタクト電極１３３の下端部は、第１底側電極８６（第２底側電極１０６）と同様の態様で、コンタクトトレンチ１３１の底壁１２３に向かう凸湾曲状に形成されている。コンタクト電極１３３の下端部は、より具体的には、コンタクト絶縁層１３２によって区画されたＵ字空間の底壁に倣って形成されており、底壁１２３に向かう滑らかな凸湾曲状に形成されている。
　このような構造によれば、コンタクト電極１３３に対する局所的な電界集中を抑制できるので、ブレークダウン電圧の低下を抑制できる。特に、コンタクト絶縁層１３２の拡張されたＵ字空間にコンタクト電極１３３を埋設することにより、コンタクト電極１３３が上端部から下端部に向けて先細り形状になることを適切に抑制できる。これにより、コンタクト絶縁層１３２の下端部に対する局所的な電界集中を適切に抑制できる。
　コンタクト電極１３３は、第１ゲートトレンチ８１およびコンタクトトレンチ１３１の間の接続部において第１底側電極８６に電気的に接続されている。コンタクト電極１３３は、第２ゲートトレンチ１０１およびコンタクトトレンチ１３１の間の接続部において第２底側電極１０６に電気的に接続されている。これにより、第２底側電極１０６は、第１底側電極８６に電気的に接続されている。
　コンタクト電極１３３は、より具体的には、第１ゲートトレンチ８１の一端部および第２ゲートトレンチ１０１の一端部に引き出された引き出し電極１３３Ａを有している。引き出し電極１３３Ａは、第１ゲートトレンチ８１およびコンタクトトレンチ１３１の間の連通部を横切って第１ゲートトレンチ８１内に位置している。引き出し電極１３３Ａは、さらに、第２ゲートトレンチ１０１およびコンタクトトレンチ１３１の間の連通部を横切って第２ゲートトレンチ１０１内に位置している。
　引き出し電極１３３Ａは、第１ゲートトレンチ８１内においてコンタクト絶縁層１３２によって区画されたＵ字空間に埋め込まれている。引き出し電極１３３Ａは、第１ゲートトレンチ８１内において第１底側電極８６と一体を成している。これにより、コンタクト電極１３３は、第１底側電極８６に電気的に接続されている。
　第１ゲートトレンチ８１内においてコンタクト電極１３３および第１開口側電極８７の間には、第１中間絶縁層８８が介在している。これにより、コンタクト電極１３３は、第１ゲートトレンチ８１内において第１開口側電極８７から電気的に絶縁されている。
　引き出し電極１３３Ａは、第２ゲートトレンチ１０１内においてコンタクト絶縁層１３２によって区画されたＵ字空間に埋め込まれている。引き出し電極１３３Ａは、第２ゲートトレンチ１０１内において第２底側電極１０６と一体を成している。これにより、コンタクト電極１３３は、第２底側電極１０６に電気的に接続されている。
　第２ゲートトレンチ１０１内において、コンタクト電極１３３と第２開口側電極１０７との間には、第２中間絶縁層１０８が介在している。これにより、コンタクト電極１３３は、第２ゲートトレンチ１０１内において、第２開口側電極１０７から電気的に絶縁されている。
　コンタクト電極１３３は、導電性ポリシリコン、タングステン、アルミニウム、銅、アルミニウム合金および銅合金のうちの少なくとも１種を含んでいてもよい。コンタクト電極１３３は、この形態では、導電性ポリシリコンを含む。導電性ポリシリコンは、ｎ型不純物またはｐ型不純物を含んでいてもよい。導電性ポリシリコンは、ｎ型不純物を含むことが好ましい。コンタクト電極１３３は、第１底側電極８６および第２底側電極１０６と同一の導電材料を含むことが好ましい。
　コンタクト電極１３３において、コンタクトトレンチ１３１から露出する露出部は、この形態では、第１主面３に対してコンタクトトレンチ１３１の底壁１２３側に位置している。コンタクト電極１３３の露出部は、コンタクトトレンチ１３１の底壁１２３に向かう湾曲状に形成されている。
　コンタクト電極１３３の露出部は、膜状に形成された第３キャップ絶縁層１３９により被覆されている。第３キャップ絶縁層１３９は、コンタクトトレンチ１３１内においてコンタクト絶縁層１３２に連なっている。第３キャップ絶縁層１３９は、酸化シリコン（ＳｉＯ２）を含んでいてもよい。
　図５～図１１を参照して、半導体層２の第１主面３の上には、主面絶縁層１４１が形成されている。主面絶縁層１４１は、第１主面３を選択的に被覆している。主面絶縁層１４１は、第１絶縁層８２、第２絶縁層１０２及びコンタクト絶縁層１３２に連なっている。主面絶縁層１４１は、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ジルコニウム（ＺｒＯ２）および酸化タンタル（Ｔａ２Ｏ３）のうちの少なくとも１種を含む。
　主面絶縁層１４１は、半導体層２側からこの順に積層されたＳｉＮ層およびＳｉＯ２層を含む積層構造を有していてもよい。主面絶縁層１４１は、半導体層２側からこの順に積層されたＳｉＯ２層およびＳｉＮ層を含む積層構造を有していてもよい。主面絶縁層１４１は、ＳｉＯ２層またはＳｉＮ層からなる単層構造を有していてもよい。主面絶縁層１４１は、この形態では、ＳｉＯ２層からなる単層構造を有している。主面絶縁層１４１は、第１絶縁層８２、第２絶縁層１０２およびコンタクト絶縁層１３２と同一の絶縁材料からなることが好ましい。
　主面絶縁層１４１の上部には、層間絶縁層１４２が形成されている。層間絶縁層１４２は、主面絶縁層１４１の厚さを超える厚さを有していてもよい。層間絶縁層１４２は、主面絶縁層１４１のほぼ全域を被覆している。層間絶縁層１４２は、例えば、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ジルコニウム（ＺｒＯ２）および酸化タンタル（Ｔａ２Ｏ３）のうちの少なくとも１種を含む。
　層間絶縁層１４２は、ここでは、酸化シリコンの一例としてのＵＳＧ（Undoped　Silica　Glass）層を含む。層間絶縁層１４２は、ＵＳＧ層からなる単層構造を有してもよい。層間絶縁層１４２は、平坦化された主面を有していてもよい。層間絶縁層１４２の主面は、ＣＭＰ（Chemical　Mechanical　Polishing）法により研削された研削面であってもよい。
　層間絶縁層１４２は、酸化シリコンの一例としてＰＳＧ（Phosphor　Silicate　Glass）および／またはＢＰＳＧ（Boron　Phosphor　Silicate　Glass）を含んでいてもよい。層間絶縁層１４２は、半導体層２側からこの順に積層されたＰＳＧ層およびＢＰＳＧ層を含む積層構造を有していてもよい。層間絶縁層１４２は、第１主面３側からこの順に積層されたＢＰＳＧ層およびＰＳＧ層を含む積層構造を有していてもよい。
　図５および図６を参照して、出力領域６において層間絶縁層１４２には、第１プラグ電極１４３、第２プラグ電極１４４、第３プラグ電極１４５および第４プラグ電極１４６が埋め込まれている。この形態では、複数の第１プラグ電極１４３、複数の第２プラグ電極１４４、複数の第３プラグ電極１４５および複数の第４プラグ電極１４６が、層間絶縁層１４２に埋め込まれている。第１プラグ電極１４３、第２プラグ電極１４４、第３プラグ電極１４５および第４プラグ電極１４６は、タングステンをそれぞれ含んでいてもよい。
　複数の第１プラグ電極１４３は、層間絶縁層１４２において第１トレンチゲート構造６０の第１開口側電極８７を被覆する部分にそれぞれ埋め込まれている。複数の第１プラグ電極１４３は、この形態では、第１トレンチゲート構造６０の一端部側の領域で、層間絶縁層１４２を貫通し、１対１対応の関係で複数の第１開口側電極８７に接続されている。
　むろん、１つの第１開口側電極８７に対して複数の第１プラグ電極１４３が接続されていてもよい。図示は省略されるが、複数の第１プラグ電極１４３は、一端部側の領域と同様の態様で、層間絶縁層１４２において第１トレンチゲート構造６０の他端部側の領域を被覆する部分にも埋め込まれている。
　複数の第１プラグ電極１４３は、この形態では、第１方向Ｘに沿って一列に間隔を空けて配列されている。各第１プラグ電極１４３は、平面視において三角形状、四角形状、五角形状、六角形状等の多角形状、もしくは、円形状または楕円形状に形成されていてもよい。各第１プラグ電極１４３は、ここでは、平面視において四角形状に形成されている。
　複数の第２プラグ電極１４４は、層間絶縁層１４２において第２トレンチゲート構造７０の第２開口側電極１０７を被覆する部分にそれぞれ埋め込まれている。複数の第２プラグ電極１４４は、この形態では、第２トレンチゲート構造７０の一端部側の領域において層間絶縁層１４２を貫通し、１対１対応の関係で複数の第２開口側電極１０７に接続されている。
　むろん、１つの第２開口側電極１０７に対して複数の第２プラグ電極１４４が接続されていてもよい。図示は省略されるが、複数の第２プラグ電極１４４は、一端部側の領域と同様の態様で、層間絶縁層１４２において第２トレンチゲート構造７０の他端部側の領域を被覆する部分にも埋め込まれている。
　複数の第２プラグ電極１４４は、この形態では、第１方向Ｘに沿って一列に間隔を空けて配列されている。各第２プラグ電極１４４は、平面視において三角形状、四角形状、五角形状、六角形状等の多角形状、もしくは、円形状または楕円形状に形成されていてもよい。各第２プラグ電極１４４は、ここでは、平面視において四角形状に形成されている。
　複数の第３プラグ電極１４５は、層間絶縁層１４２においてコンタクト電極１３３を被覆する部分にそれぞれ埋め込まれている。複数の第３プラグ電極１４５は、層間絶縁層１４２を貫通し、コンタクト電極１３３に接続されている。
　図示は省略するが、複数の第３プラグ電極１４５は、一端部側の領域と同様の態様で、層間絶縁層１４２において他方側のトレンチコンタクト構造１２０のコンタクト電極１３３を被覆する部分にも埋め込まれている。
　複数の第３プラグ電極１４５は、この形態では、第１方向Ｘに沿って一列に間隔を空けて配列されている。各第３プラグ電極１４５は、平面視において三角形状、四角形状、五角形状、六角形状等の多角形状、もしくは、円形状または楕円形状に形成されていてもよい。各第３プラグ電極１４５は、ここでは、平面視において四角形状に形成されている。
　複数の第４プラグ電極１４６は、層間絶縁層１４２において複数のセル領域７５を被覆する部分にそれぞれ埋め込まれている。各第４プラグ電極１４６は、層間絶縁層１４２を貫通し、各セル領域７５にそれぞれ接続されている。各第４プラグ電極１４６は、より具体的には、各セル領域７５において、第１ソース領域９２、第１コンタクト領域９３、第２ソース領域１１２および第２コンタクト領域１１３に電気的に接続されている。
　各第４プラグ電極１４６は、平面視において各セル領域７５に沿って延びる帯状に形成されている。各第４プラグ電極１４６の第２方向Ｙの長さは、各セル領域７５の第２方向Ｙの長さ未満であってもよい。
　むろん、各セル領域７５には、複数の第４プラグ電極１４６が接続されていてもよい。この場合、複数の第４プラグ電極１４６は、各セル領域７５に沿って間隔を空けて形成される。さらに、各第４プラグ電極１４６は、平面視において三角形状、四角形状、五角形状、六角形状等の多角形状、もしくは、円形状または楕円形状に形成されていてもよい。
　出力領域６において層間絶縁層１４２の上には、前述のソース電極１２およびゲート制御配線１７が形成されている。ソース電極１２は、層間絶縁層１４２の上において複数の第４プラグ電極１４６に一括して電気的に接続されている。ソース電極１２には、基準電圧（たとえばグランド電圧）が印加される。基準電圧は、複数の第４プラグ電極１４６を介して第１ソース領域９２、第１コンタクト領域９３、第２ソース領域１１２および第２コンタクト領域１１３に伝達される。
　ゲート制御配線１７のうちの第１ゲート制御配線１７Ａは、層間絶縁層１４２の上において複数の第１プラグ電極１４３に電気的に接続されている。第１ゲート制御配線１７Ａには、コントロールＩＣ１０からのゲート制御信号が入力される。ゲート制御信号は、第１ゲート制御配線１７Ａおよび複数の第１プラグ電極１４３を介して第１開口側電極８７に伝達される。
　ゲート制御配線１７のうちの第２ゲート制御配線１７Ｂは、層間絶縁層１４２の上において複数の第２プラグ電極１４４に電気的に接続されている。第２ゲート制御配線１７Ｂには、コントロールＩＣ１０からのゲート制御信号が入力される。ゲート制御信号は、第２ゲート制御配線１７Ｂおよび複数の第２プラグ電極１４４を介して第２開口側電極１０７に伝達される。
　ゲート制御配線１７のうちの第３ゲート制御配線１７Ｃは、層間絶縁層１４２の上において複数の第３プラグ電極１４５に電気的に接続されている。第３ゲート制御配線１７Ｃには、コントロールＩＣ１０からのゲート制御信号が入力される。ゲート制御信号は、第３ゲート制御配線１７Ｃおよび複数の第３プラグ電極１４５を介してコンタクト電極１３３に伝達される。つまり、コントロールＩＣ１０からのゲート制御信号は、コンタクト電極１３３を介して第１底側電極８６および第２底側電極１０６に伝達される。
　第１ＭＩＳＦＥＴ５６（第１トレンチゲート構造６０）及び第２ＭＩＳＦＥＴ５７（第２トレンチゲート構造７０）が共にオフ状態に制御される場合、第１チャネル領域９１および第２チャネル領域１１１は共にオフ状態に制御される。
　第１ＭＩＳＦＥＴ５６および第２ＭＩＳＦＥＴ５７が共にオン状態に制御される場合、第１チャネル領域９１および第２チャネル領域１１１は共にオン状態に制御される（Ｆｕｌｌ－ＯＮ制御）。
　第１ＭＩＳＦＥＴ５６がオン状態に制御される一方で、第２ＭＩＳＦＥＴ５７がオフ状態に制御される場合、第１チャネル領域９１はオン状態に制御され、第２チャネル領域１１１はオフ状態に制御される（第１Ｈａｌｆ－ＯＮ制御）。
　第１ＭＩＳＦＥＴ５６がオフ状態に制御される一方で、第２ＭＩＳＦＥＴ５７がオン状態に制御される場合、第１チャネル領域９１はオフ状態に制御され、第２チャネル領域１１１はオン状態に制御される（第２Ｈａｌｆ－ＯＮ制御）。
　このようにして、パワーＭＩＳＦＥＴ９では、１つの出力領域６に形成された第１ＭＩＳＦＥＴ５６および第２ＭＩＳＦＥＴ５７を利用して、Ｆｕｌｌ－ＯＮ制御、第１Ｈａｌｆ－ＯＮ制御および第２Ｈａｌｆ－ＯＮ制御を含む複数種の制御が実現される。
　第１ＭＩＳＦＥＴ５６を駆動させるとき（つまり、ゲートのオン制御時）、第１底側電極８６にオン信号Ｖｏｎが印加され、第１開口側電極８７にオン信号Ｖｏｎが印加されてもよい。この場合、第１底側電極８６および第１開口側電極８７は、ゲート電極として機能する。
　これにより、第１底側電極８６および第１開口側電極８７の間の電圧降下を抑制できるので、第１底側電極８６及び第１開口側電極８７の間の電界集中を抑制できる。また、半導体層２のオン抵抗を低下させることができるので、消費電力低減を図ることができる。
　第１ＭＩＳＦＥＴ５６を駆動させるとき（つまり、ゲートのオン制御時）、第１底側電極８６にオフ信号Ｖｏｆｆ（たとえば基準電圧）が印加され、第１開口側電極８７にオン信号Ｖｏｎが印加されてもよい。この場合、第１底側電極８６がフィールド電極として機能する一方で、第１開口側電極８７がゲート電極として機能する。これにより、寄生容量を低下させることができるから、スイッチング速度の向上を図ることができる。
　第２ＭＩＳＦＥＴ５７を駆動させるとき（つまり、ゲートのオン制御時）、第２底側電極１０６にオン信号Ｖｏｎが印加され、第２開口側電極１０７にオン信号Ｖｏｎが印加されてもよい。この場合、第２底側電極１０６および第２開口側電極１０７は、ゲート電極として機能する。
　これにより、第２底側電極１０６および第２開口側電極１０７の間の電圧降下を抑制できるから、第２底側電極１０６及び第２開口側電極１０７の間の電界集中を抑制できる。また、半導体層２のオン抵抗を低下させることができるから、消費電力の低減を図ることができる。
　第２ＭＩＳＦＥＴ５７を駆動させるとき（つまり、ゲートのオン制御時）、第２底側電極１０６にオフ信号Ｖｏｆｆ（基準電圧）が印加され、第２開口側電極１０７にオン信号Ｖｏｎが印加されてもよい。この場合、第２底側電極１０６がフィールド電極として機能する一方で、第２開口側電極１０７がゲート電極として機能する。これにより、寄生容量を低下させることができるから、スイッチング速度の向上を図ることができる。
　図７および図８を参照して、第１チャネル領域９１は、各セル領域７５において第１チャネル面積Ｓ１で形成されている。第１チャネル面積Ｓ１は、各セル領域７５に形成された複数の第１ソース領域９２のトータル平面面積によって定義される。
　第１チャネル領域９１は、各セル領域７５において第１チャネル割合Ｒ１（第１割合）で形成されている。第１チャネル割合Ｒ１は、各セル領域７５の平面面積を１００％としたとき、各セル領域７５において第１チャネル面積Ｓ１が占める割合である。
　第１チャネル割合Ｒ１は、０％以上５０％以下の範囲で調整される。第１チャネル割合Ｒ１は、０％以上５％以下、５％以上１０％以下、１０％以上１５％以下、１５％以上２０％以下、２０％以上２５％以下、２５％以上３０％以下、３０％以上３５％以下、３５％以上４０％以下、４０％以上４５％以下、または、４５％以上５０％以下であってもよい。第１チャネル割合Ｒ１は、１０％以上３５％以下であることが好ましい。
　第１チャネル割合Ｒ１が５０％の場合、第１トレンチゲート構造６０の第１側壁６１および第２側壁６２のほぼ全域に第１ソース領域９２が形成される。この場合、第１トレンチゲート構造６０の第１側壁６１および第２側壁６２に第１コンタクト領域９３は形成されない。第１チャネル割合Ｒ１は、５０％未満であることが好ましい。
　第１チャネル割合Ｒ１が０％の場合、第１トレンチゲート構造６０の第１側壁６１および第２側壁６２に第１ソース領域９２は形成されない。この場合、第１トレンチゲート構造６０の第１側壁６１および第２側壁６２にボディ領域５５および／または第１コンタクト領域９３だけが形成される。第１チャネル割合Ｒ１は、０％を超えることが好ましい。この形態では、第１チャネル割合Ｒ１が２５％である例が示されている。
　第２チャネル領域１１１は、各セル領域７５において第２チャネル面積Ｓ２で形成されている。第２チャネル面積Ｓ２は、各セル領域７５に形成された複数の第２ソース領域１１２のトータル平面面積によって定義される。
　第２チャネル領域１１１は、各セル領域７５において、第２チャネル割合Ｒ２（第２割合）で形成されている。第２チャネル割合Ｒ２は、各セル領域７５の平面面積を１００％としたとき、各セル領域７５において第２チャネル面積Ｓ２が占める割合である。
　第２チャネル割合Ｒ２は、０％以上５０％以下の範囲で調整される。第２チャネル割合Ｒ２は、０％以上５％以下、５％以上１０％以下、１０％以上１５％以下、１５％以上２０％以下、２０％以上２５％以下、２５％以上３０％以下、３０％以上３５％以下、３５％以上４０％以下、４０％以上４５％以下、または、４５％以上５０％以下であってもよい。第２チャネル割合Ｒ２は、１０％以上３５％以下であることが好ましい。
　第２チャネル割合Ｒ２が５０％の場合、第２トレンチゲート構造７０の第１側壁７１および第２側壁７２のほぼ全域に第２ソース領域１１２が形成される。この場合、第２トレンチゲート構造７０の第１側壁７１および第２側壁７２に第２コンタクト領域１１３は形成されない。第２チャネル割合Ｒ２は、５０％未満であることが好ましい。
　第２チャネル割合Ｒ２が０％の場合、第２トレンチゲート構造７０の第１側壁７１および第２側壁７２に第２ソース領域１１２は形成されない。この場合、第２トレンチゲート構造７０の第１側壁７１および第２側壁７２にボディ領域５５および／または第２コンタクト領域１１３だけが形成される。第２チャネル割合Ｒ２は、０％を超えることが好ましい。この形態では、第２チャネル割合Ｒ２が２５％である例が示されている。
　このように、第１チャネル領域９１および第２チャネル領域１１１は、各セル領域７５において０％以上１００％以下（好ましくは０％を超えて１００％未満）の総チャネル割合ＲＴ（ＲＴ＝Ｒ１＋Ｒ２）で形成される。
　各セル領域７５における総チャネル割合ＲＴは、この形態では５０％である。この形態では、全ての総チャネル割合ＲＴが等しい値に設定されている。そのため、出力領域６内（単位面積）における平均チャネル割合ＲＡＶは５０％となる。平均チャネル割合ＲＡＶは、全ての総チャネル割合ＲＴの和を、総チャネル割合ＲＴの総数で除したものである。
　以下、図１２Ａおよび図１２Ｂに、平均チャネル割合ＲＡＶを調整した場合の形態例を示す。図１２Ａは、図７に対応する領域の断面斜視図であって、第２形態例に係るチャネル構造を含む形態を示す断面斜視図である。図１２Ｂは、図７に対応する領域の断面斜視図であって、第３形態例に係るチャネル構造を含む形態を示す断面斜視図である。
　図１２Ａでは、平均チャネル割合ＲＡＶが約６６％に調整された場合の形態例が示されている。各セル領域７５の総チャネル割合ＲＴは、約６６％である。図１２Ｂでは、平均チャネル割合ＲＡＶが３３％に調整された場合の形態例が示されている。各セル領域７５の総チャネル割合ＲＴは、３３％である。
　総チャネル割合ＲＴは、セル領域７５毎に調整されてもよい。つまり、異なる値をそれぞれ有する複数の総チャネル割合ＲＴがセル領域７５毎に適用されてもよい。総チャネル割合ＲＴは、半導体層２の温度上昇に関係している。たとえば、総チャネル割合ＲＴを増加させると、半導体層２の温度が上昇し易くなる。一方で、総チャネル割合ＲＴを減少させると、半導体層２の温度が上昇し難くなる。
　これを利用して、総チャネル割合ＲＴは、半導体層２の温度分布に応じて調整されてもよい。たとえば、半導体層２において温度が高まり易い領域の総チャネル割合ＲＴを比較的小さくし、半導体層２において温度が高まり難い領域の総チャネル割合ＲＴを比較的大きくしてもよい。
　半導体層２において温度が高まり易い領域として、出力領域６の中央部を例示できる。半導体層２において温度が高まり難い領域として、出力領域６の周縁部を例示できる。むろん、半導体層２の温度分布に応じて総チャネル割合ＲＴを調整しながら、平均チャネル割合ＲＡＶが調整されてもよい。
　２０％以上４０％以下（たとえば２５％）の総チャネル割合ＲＴを有するセル領域７５を、温度が高まり易い領域（たとえば中央部）に複数集約させてもよい。６０％以上８０％以下（たとえば７５％）の総チャネル割合ＲＴを有するセル領域７５を、温度が高まり難い領域（たとえば周縁部）に複数集約させてもよい。４０％を超えて６０％未満（たとえば５０％）の総チャネル割合ＲＴを有するセル領域７５を、温度が高まり易い領域および温度が高まり難い領域の間の領域に複数集約させてもよい。
　さらに、２０％以上４０％以下の総チャネル割合ＲＴ、４０％以上６０％以下の総チャネル割合ＲＴおよび６０％以上８０％以下の総チャネル割合ＲＴが、規則的な配列で、複数のセル領域７５に適用されてもよい。
　一例として、２５％（low）→５０％（middle）→７５％（high）の順に繰り返す３種の総チャネル割合ＲＴが、複数のセル領域７５に適用されてもよい。この場合、平均チャネル割合ＲＡＶは、５０％に調整されてもよい。このような構造の場合、比較的簡単な設計で、半導体層２の温度分布に偏りが形成されるのを抑制できる。このような構造を適用した具体的な形態は、次の実施形態に示される。
　図１３は、アクティブクランプ耐量Ｅａｃおよび面積抵抗率Ｒｏｎ・Ａの関係を実測によって調べたグラフである。図１３のグラフは、第１ＭＩＳＦＥＴ５６および第２ＭＩＳＦＥＴ５７を同時にオン状態およびオフ状態に制御した場合の特性を示している。
　図１３において、縦軸はアクティブクランプ耐量Ｅａｃ［ｍＪ／ｍｍ２］を示し、横軸は面積抵抗率Ｒｏｎ・Ａ［ｍΩ・ｍｍ２］を示している。アクティブクランプ耐量Ｅａｃは、図３において述べた通り、逆起電力に対する耐量である。面積抵抗率Ｒｏｎ・Ａは、通常動作時における半導体層２内のオン抵抗を表している。
　図１３には、第１プロット点Ｐ１、第２プロット点Ｐ２、第３プロット点Ｐ３および第４プロット点Ｐ４が示されている。第１プロット点Ｐ１、第２プロット点Ｐ２、第３プロット点Ｐ３および第４プロット点Ｐ４は、平均チャネル割合ＲＡＶ（つまり、各セル領域７５に占める総チャネル割合ＲＴ）が６６％、５０％、３３％および２５％に調整された場合の特性をそれぞれ示している。
　平均チャネル割合ＲＡＶを増加させた場合、通常動作時に面積抵抗率Ｒｏｎ・Ａが低下し、アクティブクランプ動作時にアクティブクランプ耐量Ｅａｃが低下した。これとは反対に、平均チャネル割合ＲＡＶを低下させた場合、通常動作時に面積抵抗率Ｒｏｎ・Ａが増加し、アクティブクランプ動作時にアクティブクランプ耐量Ｅａｃが向上した。
　面積抵抗率Ｒｏｎ・Ａを鑑みると、平均チャネル割合ＲＡＶは３３％以上（より具体的には３３％以上１００％未満）であることが好ましい。アクティブクランプ耐量Ｅａｃを鑑みると、平均チャネル割合ＲＡＶは３３％未満（より具体的には０％を超えて３３％未満）であることが好ましい。
　平均チャネル割合ＲＡＶの増加に起因して面積抵抗率Ｒｏｎ・Ａが低下したのは、電流経路が増加したためである。また、平均チャネル割合ＲＡＶの増加に起因してアクティブクランプ耐量Ｅａｃが低下したのは、逆起電力に起因する急激な温度上昇が引き起こされたためである。
　とりわけ、平均チャネル割合ＲＡＶ（総チャネル割合ＲＴ）が比較的大きい場合には、互いに隣り合う第１トレンチゲート構造６０および第２トレンチゲート構造７０の間の領域において局所的かつ急激な温度上昇が発生する可能性が高まる。アクティブクランプ耐量Ｅａｃは、この種の温度上昇に起因して低下したと考えられる。
　一方、平均チャネル割合ＲＡＶの低下に起因して面積抵抗率Ｒｏｎ・Ａが増加した理由は、電流経路が縮小したためである。平均チャネル割合ＲＡＶの低下に起因してアクティブクランプ耐量Ｅａｃが向上したのは、平均チャネル割合ＲＡＶ（総チャネル割合ＲＴ）が比較的小さくなり、局所的かつ急激な温度上昇が抑制されたためと考えられる。
　図１３のグラフの結果から、平均チャネル割合ＲＡＶ（総チャネル割合ＲＴ）に基づく調整法にはトレードオフの関係が存在するため、当該トレードオフの関係から切り離して優れた面積抵抗率Ｒｏｎ・Ａおよび優れたアクティブクランプ耐量Ｅａｃを両立することは困難であることが分かる。
　一方、図１３のグラフの結果から、パワーＭＩＳＦＥＴ９において、通常動作時に第１プロット点Ｐ１（ＲＡＶ＝６６％）に近づく動作をさせ、アクティブクランプ動作時に第４プロット点Ｐ４（ＲＡＶ＝２５％）に近づく動作をさせることにより、優れた面積抵抗率Ｒｏｎ・Ａ及び優れたアクティブクランプ耐量Ｅａｃを両立できることが分かる。そこで、この形態では、以下の制御が実施される。
　図１４Ａは、図１に示す半導体装置１の第１制御例に係る通常動作を説明するための断面斜視図である。図１４Ｂは、図１に示す半導体装置１の第１制御例に係るアクティブクランプ動作を説明するための断面斜視図である。図１４Ａおよび図１４Ｂでは、説明の便宜上、第１主面３の上の構造を省略し、ゲート制御配線１７を簡略化している。
　図１４Ａを参照して、パワーＭＩＳＦＥＴ９の通常動作時では、第１ゲート制御配線１７Ａに第１オン信号Ｖｏｎ１が入力され、第２ゲート制御配線１７Ｂに第２オン信号Ｖｏｎ２が入力され、第３ゲート制御配線１７Ｃに第３オン信号Ｖｏｎ３が入力される。
　第１オン信号Ｖｏｎ１、第２オン信号Ｖｏｎ２および第３オン信号Ｖｏｎ３は、コントロールＩＣ１０からそれぞれ入力される。第１オン信号Ｖｏｎ１、第２オン信号Ｖｏｎ２及び第３オン信号Ｖｏｎ３は、ゲート閾値電圧Ｖｔｈ以上の電圧をそれぞれ有している。第１オン信号Ｖｏｎ１、第２オン信号Ｖｏｎ２および第３オン信号Ｖｏｎ３は、それぞれ等しい電圧を有していてもよい。
　この場合、第１開口側電極８７、第２開口側電極１０７、第１底側電極８６および第２底側電極１０６がそれぞれオン状態になる。つまり、第１開口側電極８７、第２開口側電極１０７、第１底側電極８６および第２底側電極１０６は、ゲート電極としてそれぞれ機能する。
　これにより、第１チャネル領域９１および第２チャネル領域１１１は共にオン状態に制御される。図１４Ａでは、オン状態の第１チャネル領域９１および第２チャネル領域１１１がドット状のハッチングによって示されている。
　その結果、第１ＭＩＳＦＥＴ５６および第２ＭＩＳＦＥＴ５７の双方が駆動される（Ｆｕｌｌ－ＯＮ制御）。通常動作時のチャネル利用率ＲＵは、１００％である。通常動作時の特性チャネル割合ＲＣは、５０％である。チャネル利用率ＲＵは、第１チャネル領域９１および第２チャネル領域１１１のうちオン状態に制御されている第１チャネル領域９１および第２チャネル領域１１１の割合である。
　なお、特性チャネル割合ＲＣは、平均チャネル割合ＲＡＶにチャネル利用率ＲＵを乗じた値（ＲＣ＝ＲＡＶ×ＲＵ）である。パワーＭＩＳＦＥＴ９の特性（面積抵抗率Ｒｏｎ・Ａおよびアクティブクランプ耐量Ｅａｃ）は、特性チャネル割合ＲＣに基づいて定められる。これにより、面積抵抗率Ｒｏｎ・Ａは、図１３のグラフにおいて第２プロット点Ｐ２で示された面積抵抗率Ｒｏｎ・Ａに近づく。
　一方、図１４Ｂを参照して、パワーＭＩＳＦＥＴ９のアクティブクランプ動作時では、第１ゲート制御配線１７Ａにオフ信号Ｖｏｆｆが入力され、第２ゲート制御配線１７Ｂに第１クランプオン信号ＶＣｏｎ１が入力され、第３ゲート制御配線１７Ｃに第２クランプオン信号ＶＣｏｎ２が入力される。
　オフ信号Ｖｏｆｆ、第１クランプオン信号ＶＣｏｎ１および第２クランプオン信号ＶＣｏｎ２は、コントロールＩＣ１０からそれぞれ入力される。オフ信号Ｖｏｆｆは、ゲート閾値電圧Ｖｔｈ未満の電圧（たとえば基準電圧）を有している。第１クランプオン信号ＶＣｏｎ１および第２クランプオン信号ＶＣｏｎ２は、ゲート閾値電圧Ｖｔｈ以上の電圧をそれぞれ有している。第１クランプオン信号ＶＣｏｎ１および第２クランプオン信号ＶＣｏｎ２は、それぞれ等しい電圧を有していてもよい。第１クランプオン信号ＶＣｏｎ１および第２クランプオン信号ＶＣｏｎ２は、通常動作時の電圧以下または未満の電圧を有していてもよい。
　この場合、第１開口側電極８７がオフ状態となり、第１底側電極８６、第２底側電極１０６及び第２開口側電極１０７がそれぞれオン状態になる。これにより、第１チャネル領域９１がオフ状態に制御されると共に第２チャネル領域１１１がオン状態に制御される。図１４Ｂでは、オフ状態の第１チャネル領域９１が塗りつぶしハッチングにより示され、オン状態の第２チャネル領域１１１がドット状のハッチングにより示されている。
　その結果、第１ＭＩＳＦＥＴ５６がオフ状態に制御される一方、第２ＭＩＳＦＥＴ５７がオン状態に制御される（第２Ｈａｌｆ－ＯＮ制御）。これによりアクティブクランプ動作時のチャネル利用率ＲＵが、零を超えて通常動作時のチャネル利用率ＲＵ未満となる。
　アクティブクランプ動作時のチャネル利用率ＲＵは、５０％である。また、アクティブクランプ動作時の特性チャネル割合ＲＣは、２５％である。これにより、アクティブクランプ耐量Ｅａｃは、図１３のグラフにおいて第４プロット点Ｐ４で示されたアクティブクランプ耐量Ｅａｃに近づく。
　第１制御例では、アクティブクランプ動作時において第２Ｈａｌｆ－ＯＮ制御が適用された例について説明した。しかし、アクティブクランプ動作時において第１Ｈａｌｆ－ＯＮ制御が適用されてもよい。
　図１５Ａは、図１に示す半導体装置１の第２制御例に係る通常動作を説明するための断面斜視図である。図１５Ｂは、図１に示す半導体装置１の第２制御例に係るアクティブクランプ動作を説明するための断面斜視図である。図１５Ａおよび図１５Ｂでは、説明の便宜上、第１主面３の上の構造を省略し、ゲート制御配線１７を簡略化している。
　図１５Ａを参照して、パワーＭＩＳＦＥＴ９の通常動作時では、第１ゲート制御配線１７Ａに第１オン信号Ｖｏｎ１が入力され、第２ゲート制御配線１７Ｂに第２オン信号Ｖｏｎ２が入力され、第３ゲート制御配線１７Ｃにオフ信号Ｖｏｆｆが入力される。
　第１オン信号Ｖｏｎ１、第２オン信号Ｖｏｎ２およびオフ信号Ｖｏｆｆは、コントロールＩＣ１０からそれぞれ入力される。第１オン信号Ｖｏｎ１および第２オン信号Ｖｏｎ２は、ゲート閾値電圧Ｖｔｈ以上の電圧をそれぞれ有している。第１オン信号Ｖｏｎ１および第２オン信号Ｖｏｎ２は、それぞれ等しい電圧を有していてもよい。オフ信号Ｖｏｆｆは、ゲート閾値電圧Ｖｔｈ未満の電圧（たとえば基準電圧）を有している。
　この場合、第１開口側電極８７及び第２開口側電極１０７がそれぞれオン状態になり、第１底側電極８６および第２底側電極１０６がそれぞれオフ状態になる。つまり、第１開口側電極８７および第２開口側電極１０７がゲート電極として機能する一方で、第１底側電極８６および第２底側電極１０６がフィールド電極として機能する。
　これにより、第１チャネル領域９１および第２チャネル領域１１１は共にオン状態に制御される。図１５Ａでは、オン状態の第１チャネル領域９１および第２チャネル領域１１１がドット状のハッチングによって示されている。
　その結果、第１ＭＩＳＦＥＴ５６および第２ＭＩＳＦＥＴ５７の双方が駆動される（Ｆｕｌｌ－ＯＮ制御）。通常動作時のチャネル利用率ＲＵは、１００％である。通常動作時の特性チャネル割合ＲＣは、５０％である。これにより、面積抵抗率Ｒｏｎ・Ａは、図１３のグラフにおいて第２プロット点Ｐ２で示された面積抵抗率Ｒｏｎ・Ａに近づく。
　一方、図１５Ｂを参照して、パワーＭＩＳＦＥＴ９のアクティブクランプ動作時では、第１ゲート制御配線１７Ａに第１オフ信号Ｖｏｆｆ１が入力され、第２ゲート制御配線１７Ｂにクランプオン信号ＶＣｏｎが入力され、第３ゲート制御配線１７Ｃに第２オフ信号Ｖｏｆｆ２が入力される。
　第１オフ信号Ｖｏｆｆ１、クランプオン信号ＶＣｏｎ及び第２オフ信号Ｖｏｆｆ２は、コントロールＩＣ１０からそれぞれ入力される。第１オフ信号Ｖｏｆｆ１は、ゲート閾値電圧Ｖｔｈ未満の電圧（例えば基準電圧）を有している。クランプオン信号ＶＣｏｎは、ゲート閾値電圧Ｖｔｈ以上の電圧を有している。クランプオン信号ＶＣｏｎは、通常動作時の電圧以下または未満の電圧を有していてもよい。第２オフ信号Ｖｏｆｆ２は、ゲート閾値電圧Ｖｔｈ未満の電圧値（たとえば基準電圧）を有している。
　この場合、第１開口側電極８７、第１底側電極８６及び第２底側電極１０６がそれぞれオフ状態となり、第２開口側電極１０７がオン状態になる。これにより、第１チャネル領域９１がオフ状態に制御されると共に第２チャネル領域１１１がオン状態に制御される。図１５Ｂでは、オフ状態の第１チャネル領域９１が塗りつぶしハッチングにより示され、オン状態の第２チャネル領域１１１がドット状のハッチングにより示されている。
　その結果、第１ＭＩＳＦＥＴ５６がオフ状態に制御される一方、第２ＭＩＳＦＥＴ５７がオン状態に制御される（第２Ｈａｌｆ－ＯＮ制御）。これによりアクティブクランプ動作時のチャネル利用率ＲＵが、零を超えて通常動作時のチャネル利用率ＲＵ未満となる。
　アクティブクランプ動作時のチャネル利用率ＲＵは、５０％である。また、アクティブクランプ動作時の特性チャネル割合ＲＣは、２５％である。これにより、アクティブクランプ耐量Ｅａｃは、図１３のグラフにおいて第４プロット点Ｐ４で示されたアクティブクランプ耐量Ｅａｃに近づく。
　第２制御例では、アクティブクランプ動作時において第２Ｈａｌｆ－ＯＮ制御が適用された例について説明した。しかし、アクティブクランプ動作時において第１Ｈａｌｆ－ＯＮ制御が適用されてもよい。
　以上、半導体装置１は、半導体層２に形成されたＩＰＤ（Intelligent　Power　Device）を含む。ＩＰＤは、パワーＭＩＳＦＥＴ９、および、パワーＭＩＳＦＥＴ９を制御するコントロールＩＣ１０を含む。パワーＭＩＳＦＥＴ９は、より具体的には、第１ＭＩＳＦＥＴ５６および第２ＭＩＳＦＥＴ５７を含む。コントロールＩＣ１０は、第１ＭＩＳＦＥＴ５６および第２ＭＩＳＦＥＴ５７を個別に制御する。
　コントロールＩＣ１０は、より具体的には、通常動作時に第１ＭＩＳＦＥＴ５６および第２ＭＩＳＦＥＴ５７をオン状態に制御し、アクティブクランプ動作時に第１ＭＩＳＦＥＴ５６をオフ状態に制御すると共に第２ＭＩＳＦＥＴ５７をオン状態に制御する。
　したがって、通常動作時には、第１ＭＩＳＦＥＴ５６および第２ＭＩＳＦＥＴ５７を利用して電流を流すことができる。これにより、面積抵抗率Ｒｏｎ・Ａ（オン抵抗）の低減を図ることができる。
　一方、アクティブクランプ動作時には、第１ＭＩＳＦＥＴ５６を停止させた状態で第２ＭＩＳＦＥＴ５７を利用して電流を流すことができるから、第２ＭＩＳＦＥＴ５７によって逆起電力を消費（吸収）できる。これにより、逆起電力に起因する急激な温度上昇を抑制できるから、アクティブクランプ耐量Ｅａｃの向上を図ることができる。
　半導体装置１は、より具体的には、第１ＦＥＴ構造５８を含む第１ＭＩＳＦＥＴ５６、および、第２ＦＥＴ構造６８を含む第２ＭＩＳＦＥＴ５７を有している。第１ＦＥＴ構造５８は、第１トレンチゲート構造６０および第１チャネル領域９１を含む。第２ＦＥＴ構造６８は、第２トレンチゲート構造７０および第２チャネル領域１１１を含む。
　この場合、コントロールＩＣ１０は、通常動作時及びアクティブクランプ動作時の間で異なる特性チャネル割合ＲＣ（チャネルの面積）が適用されるように、第１ＭＩＳＦＥＴ５６及び第２ＭＩＳＦＥＴ５７を制御する。コントロールＩＣ１０は、より具体的には、アクティブクランプ動作時のチャネル利用率ＲＵが、零を超えて通常動作時のチャネル利用率ＲＵ未満となるように第１ＭＩＳＦＥＴ５６及び第２ＭＩＳＦＥＴ５７を制御する。
　従って、通常動作時には、特性チャネル割合ＲＣが相対的に増加する。これにより、電流経路が相対的に増加するから、面積抵抗率Ｒｏｎ・Ａ（オン抵抗）の低減を図ることができる。一方、アクティブクランプ動作時には、特性チャネル割合ＲＣが相対的に減少する。これにより、逆起電力に起因する急激な温度上昇を抑制できるから、アクティブクランプ耐量Ｅａｃの向上を図ることができる。
　よって、図１３に示されるトレードオフの関係から切り離して、優れた面積抵抗率Ｒｏｎ・Ａおよび優れたアクティブクランプ耐量Ｅａｃの両立を図ることができる半導体装置１を提供できる。
＜第２実施形態＞
　図１６は、図７に対応する領域の断面斜視図であって、本発明の第２実施形態に係る半導体装置１５１を示す斜視図である。以下では、半導体装置１に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
　半導体装置１では、１個の第１ＦＥＴ構造５８および１個の第２ＦＥＴ構造６８が交互に配列される態様で、複数の第１ＦＥＴ構造５８および複数の第２ＦＥＴ構造６８が形成されている。一方、半導体装置１５１では、複数（この形態では２個）の第１ＦＥＴ構造５８の群および複数（この形態では２個）の第２ＦＥＴ構造６８の群が交互に配列される態様で、複数の第１ＦＥＴ構造５８および複数の第２ＦＥＴ構造６８が形成されている。
　また、半導体装置１では、第２チャネル割合Ｒ２（第２チャネル面積Ｓ２）が、第１チャネル割合Ｒ１（第１チャネル面積Ｓ１）と等しい。これに対して、半導体装置１５１では、第２チャネル割合Ｒ２が、第１チャネル割合Ｒ１とは異なっている（Ｒ１≠Ｒ２）。第２チャネル割合Ｒ２は、より具体的には、第１チャネル割合Ｒ１未満（Ｒ２＜Ｒ１）である。以下、半導体装置１５１の構造について具体的に説明する。
　図１６を参照して、複数のセル領域７５は、この形態では、互いに隣り合う２個の第１ＦＥＴ構造５８の間の領域、互いに隣り合う１個の第１ＦＥＴ構造５８および１個の第２ＦＥＴ構造６８の間の領域、ならびに、互いに隣り合う２個の第２ＦＥＴ構造６８の間の領域にそれぞれ区画されている。
　複数のセル領域７５には、この形態では、互いに異なる値を有する３種の総チャネル割合ＲＴが適用されている。３種の総チャネル割合ＲＴは、第１総チャネル割合ＲＴ１、第２総チャネル割合ＲＴ２および第３総チャネル割合ＲＴ３を含む。
　第１総チャネル割合ＲＴ１は、互いに隣り合う２個の第１ＦＥＴ構造５８の間の領域に適用されている。互いに隣り合う２個の第１ＦＥＴ構造５８の間の領域には、構造上、第２チャネル領域１１１は形成されない。
　第１総チャネル割合ＲＴ１は、互いに隣り合う２個の第１ＦＥＴ構造５８の第１チャネル割合Ｒ１の合計値である。第１総チャネル割合ＲＴ１は、一例として６０％以上８０％以下に調整されていてもよい。第１総チャネル割合ＲＴ１は、この形態では、７５％に調整されている。第１総チャネル割合ＲＴ１において、一方側の第１チャネル割合Ｒ１および他方側の第１チャネル割合Ｒ１は、それぞれ３７．５％である。
　第２総チャネル割合ＲＴ２は、互いに隣り合う１個の第１ＦＥＴ構造５８および１個の第２ＦＥＴ構造６８の間の領域に適用されている。互いに隣り合う１個の第１ＦＥＴ構造５８および１個の第２ＦＥＴ構造６８の間の領域には、その構造上、第１チャネル領域９１および第２チャネル領域１１１が形成される。
　第２総チャネル割合ＲＴ２は、第１チャネル割合Ｒ１および第２チャネル割合Ｒ２の合計値である。第２総チャネル割合ＲＴ２は、一例として４０％を超えて６０％未満に調整されていてもよい。第２総チャネル割合ＲＴ２は、この形態では、５０％に調整されている。第２総チャネル割合ＲＴ２において、第１チャネル割合Ｒ１は２５％であり、第２チャネル割合Ｒ２は２５％である。
　第３総チャネル割合ＲＴ３は、互いに隣り合う２個の第２ＦＥＴ構造６８の間の領域に適用されている。互いに隣り合う２個の第２ＦＥＴ構造６８の間の領域には、構造上、第１チャネル領域９１は形成されない。
　第３総チャネル割合ＲＴ３は、互いに隣り合う２個の第２ＦＥＴ構造６８の第２チャネル割合Ｒ２の合計値である。第３総チャネル割合ＲＴ３は、一例として２０％以上４０％以下に調整されていてもよい。第３総チャネル割合ＲＴ３は、この形態では、２５％に調整されている。第３総チャネル割合ＲＴ３において、一方側の第２チャネル割合Ｒ２および他方側の第２チャネル割合Ｒ２は、それぞれ１２．５％である。
　第１チャネル領域９１は、全チャネルのうちの５０％（１／２）を超える割合を占めている。この形態では、第１チャネル領域９１は全チャネルのうちの６２．５％を占め、第２チャネル領域１１１は全チャネルのうちの３７．５％を占めている。つまり、第２チャネル割合Ｒ２は、第１チャネル割合Ｒ１未満（Ｒ２＜Ｒ１）である。平均チャネル割合ＲＡＶは、この形態では、５０％である。半導体装置１５１における他の構造は、半導体装置１と同様である。この形態では、以下に説明される制御が実施される。
　図１７Ａは、図１に示す半導体装置１５１の第１制御例に係る通常動作を説明するための断面斜視図である。図１７Ｂは、図１に示す半導体装置１５１の第１制御例に係るアクティブクランプ動作を説明するための断面斜視図である。図１７Ａおよび図１７Ｂでは、説明の便宜上、第１主面３の上の構造を省略し、ゲート制御配線１７を簡略化している。
　図１７Ａを参照して、パワーＭＩＳＦＥＴ９の通常動作時では、第１ゲート制御配線１７Ａに第１オン信号Ｖｏｎ１が入力され、第２ゲート制御配線１７Ｂに第２オン信号Ｖｏｎ２が入力され、第３ゲート制御配線１７Ｃに第３オン信号Ｖｏｎ３が入力される。
　第１オン信号Ｖｏｎ１、第２オン信号Ｖｏｎ２および第３オン信号Ｖｏｎ３は、コントロールＩＣ１０からそれぞれ入力される。第１オン信号Ｖｏｎ１、第２オン信号Ｖｏｎ２及び第３オン信号Ｖｏｎ３は、ゲート閾値電圧Ｖｔｈ以上の電圧をそれぞれ有している。第１オン信号Ｖｏｎ１、第２オン信号Ｖｏｎ２および第３オン信号Ｖｏｎ３は、それぞれ等しい電圧を有していてもよい。
　この場合、第１開口側電極８７、第２開口側電極１０７、第１底側電極８６および第２底側電極１０６がそれぞれオン状態になる。つまり、第１開口側電極８７、第２開口側電極１０７、第１底側電極８６および第２底側電極１０６は、ゲート電極としてそれぞれ機能する。
　これにより、第１チャネル領域９１および第２チャネル領域１１１は共にオン状態に制御される。図１７Ａでは、オン状態の第１チャネル領域９１および第２チャネル領域１１１がドット状のハッチングによって示されている。
　その結果、第１ＭＩＳＦＥＴ５６および第２ＭＩＳＦＥＴ５７の双方が駆動される（Ｆｕｌｌ－ＯＮ制御）。通常動作時のチャネル利用率ＲＵは、１００％である。通常動作時の特性チャネル割合ＲＣは、５０％である。これにより、面積抵抗率Ｒｏｎ・Ａは、図１３のグラフにおいて第２プロット点Ｐ２で示された面積抵抗率Ｒｏｎ・Ａに近づく。
　一方、図１７Ｂを参照して、パワーＭＩＳＦＥＴ９のアクティブクランプ動作時では、第１ゲート制御配線１７Ａにオフ信号Ｖｏｆｆが入力され、第２ゲート制御配線１７Ｂに第１クランプオン信号ＶＣｏｎ１が入力され、第３ゲート制御配線１７Ｃに第２クランプオン信号ＶＣｏｎ２が入力される。
　オフ信号Ｖｏｆｆ、第１クランプオン信号ＶＣｏｎ１および第２クランプオン信号ＶＣｏｎ２は、コントロールＩＣ１０からそれぞれ入力される。オフ信号Ｖｏｆｆは、ゲート閾値電圧Ｖｔｈ未満の電圧（たとえば基準電圧）を有している。第１クランプオン信号ＶＣｏｎ１および第２クランプオン信号ＶＣｏｎ２は、ゲート閾値電圧Ｖｔｈ以上の電圧をそれぞれ有している。第１クランプオン信号ＶＣｏｎ１および第２クランプオン信号ＶＣｏｎ２は、それぞれ等しい電圧を有していてもよい。第１クランプオン信号ＶＣｏｎ１および第２クランプオン信号ＶＣｏｎ２は、通常動作時の電圧以下または未満の電圧をそれぞれ有していてもよい。
　この場合、第１開口側電極８７がオフ状態となり、第２開口側電極１０７、第１底側電極８６及び第２底側電極１０６がそれぞれオン状態になる。これにより、第１チャネル領域９１がオフ状態に制御されると共に第２チャネル領域１１１がオン状態に制御される。図１７Ｂでは、オフ状態の第１チャネル領域９１が塗りつぶしハッチングにより示され、オン状態の第２チャネル領域１１１がドット状のハッチングにより示されている。
　その結果、第１ＭＩＳＦＥＴ５６がオフ状態に制御される一方で、第２ＭＩＳＦＥＴ５７がオン状態に制御される（第２Ｈａｌｆ－ＯＮ制御）。これにより、アクティブクランプ動作時のチャネル利用率ＲＵが、零を超えて通常動作時のチャネル利用率ＲＵ未満になる。アクティブクランプ動作時のチャネル利用率ＲＵは、より具体的には、第２チャネル割合Ｒ２を超える第１チャネル割合Ｒ１（Ｒ２＜Ｒ１）を有する第１チャネル領域９１がオフ状態に制御されるため、通常動作時のチャネル利用率ＲＵの１／２未満になる。
　アクティブクランプ動作時のチャネル利用率ＲＵは、３７．５％である。また、アクティブクランプ動作時の特性チャネル割合ＲＣは、１８．７５％である。これにより、アクティブクランプ耐量Ｅａｃは、図１３のグラフにおいて第４プロット点Ｐ４で示されたアクティブクランプ耐量Ｅａｃに近づくか、または、当該アクティブクランプ耐量Ｅａｃを超える。
　図１８Ａは、図１６に示す半導体装置１５１の第２制御例に係る通常動作を説明するための断面斜視図である。図１８Ｂは、図１６に示す半導体装置１５１の第２制御例に係るアクティブクランプ動作を説明するための断面斜視図である。図１８Ａ、図１８Ｂでは、説明の便宜上、第１主面３の上の構造を省略し、ゲート制御配線１７を簡略化している。
　図１８Ａを参照して、パワーＭＩＳＦＥＴ９の通常動作時では、第１ゲート制御配線１７Ａに第１オン信号Ｖｏｎ１が入力され、第２ゲート制御配線１７Ｂに第２オン信号Ｖｏｎ２が入力され、第３ゲート制御配線１７Ｃにオフ信号Ｖｏｆｆが入力される。
　第１オン信号Ｖｏｎ１、第２オン信号Ｖｏｎ２およびオフ信号Ｖｏｆｆは、コントロールＩＣ１０からそれぞれ入力される。第１オン信号Ｖｏｎ１および第２オン信号Ｖｏｎ２は、ゲート閾値電圧Ｖｔｈ以上の電圧をそれぞれ有している。第１オン信号Ｖｏｎ１および第２オン信号Ｖｏｎ２は、それぞれ等しい電圧を有していてもよい。オフ信号Ｖｏｆｆは、基準電圧であってもよい。
　この場合、第１開口側電極８７及び第２開口側電極１０７がそれぞれオン状態になり、第１底側電極８６および第２底側電極１０６がそれぞれオフ状態になる。つまり、第１開口側電極８７および第２開口側電極１０７がゲート電極として機能する一方で、第１底側電極８６および第２底側電極１０６がフィールド電極として機能する。
　これにより、第１チャネル領域９１および第２チャネル領域１１１は共にオン状態に制御される。図１８Ａでは、オン状態の第１チャネル領域９１および第２チャネル領域１１１がドット状のハッチングによって示されている。
　その結果、第１ＭＩＳＦＥＴ５６および第２ＭＩＳＦＥＴ５７の双方が駆動される（Ｆｕｌｌ－ＯＮ制御）。通常動作時のチャネル利用率ＲＵは、１００％である。通常動作時の特性チャネル割合ＲＣは、５０％である。これにより、面積抵抗率Ｒｏｎ・Ａは、図１３のグラフにおいて第２プロット点Ｐ２で示された面積抵抗率Ｒｏｎ・Ａに近づく。
　一方、図１８Ｂを参照して、パワーＭＩＳＦＥＴ９のアクティブクランプ動作時では、第１ゲート制御配線１７Ａに第１オフ信号Ｖｏｆｆ１が入力され、第２ゲート制御配線１７Ｂにクランプオン信号ＶＣｏｎが入力され、第３ゲート制御配線１７Ｃに第２オフ信号Ｖｏｆｆ２が入力される。
　第１オフ信号Ｖｏｆｆ１、クランプオン信号ＶＣｏｎ及び第２オフ信号Ｖｏｆｆ２は、コントロールＩＣ１０からそれぞれ入力される。第１オフ信号Ｖｏｆｆ１は、ゲート閾値電圧Ｖｔｈ未満の電圧（例えば基準電圧）を有している。クランプオン信号ＶＣｏｎは、ゲート閾値電圧Ｖｔｈ以上の電圧を有している。クランプオン信号ＶＣｏｎは、通常動作時の電圧以下または未満の電圧を有していてもよい。第２オフ信号Ｖｏｆｆ２は、基準電圧であってもよい。
　この場合、第１開口側電極８７、第１底側電極８６及び第２底側電極１０６がそれぞれオフ状態となり、第２開口側電極１０７がオン状態になる。これにより、第１チャネル領域９１がオフ状態に制御されると共に第２チャネル領域１１１がオン状態に制御される。図１８Ｂでは、オフ状態の第１チャネル領域９１が塗りつぶしハッチングにより示され、オン状態の第２チャネル領域１１１がドット状のハッチングにより示されている。
　その結果、第１ＭＩＳＦＥＴ５６がオフ状態に制御される一方で、第２ＭＩＳＦＥＴ５７がオン状態に制御される（第２Ｈａｌｆ－ＯＮ制御）。これにより、アクティブクランプ動作時のチャネル利用率ＲＵが、零を超えて通常動作時のチャネル利用率ＲＵ未満になる。アクティブクランプ動作時のチャネル利用率ＲＵは、より具体的には、第２チャネル割合Ｒ２を超える第１チャネル割合Ｒ１（Ｒ２＜Ｒ１）を有する第１チャネル領域９１がオフ状態に制御されるため、通常動作時のチャネル利用率ＲＵの１／２未満になる。
　アクティブクランプ動作時のチャネル利用率ＲＵは、３７．５％である。また、アクティブクランプ動作時の特性チャネル割合ＲＣは、１８．７５％である。これにより、アクティブクランプ耐量Ｅａｃは、図１３のグラフにおいて第４プロット点Ｐ４で示されたアクティブクランプ耐量Ｅａｃに近づくか、または、当該アクティブクランプ耐量Ｅａｃを超える。
　図１９Ａは、図１６に示す半導体装置１５１の第３制御例に係る通常動作を説明するための断面斜視図である。図１９Ｂは、図１６に示す半導体装置１５１の第３制御例に係るアクティブクランプ動作を説明するための断面斜視図である。図１９Ａ、図１９Ｂでは、説明の便宜上、第１主面３の上の構造を省略し、ゲート制御配線１７を簡略化している。
　図１９Ａを参照して、パワーＭＩＳＦＥＴ９の通常動作時では、第１ゲート制御配線１７Ａにオン信号Ｖｏｎが入力され、第２ゲート制御配線１７Ｂに第１オフ信号Ｖｏｆｆ１が入力され、第３ゲート制御配線１７Ｃに第２オフ信号Ｖｏｆｆ２が入力される。
　オン信号Ｖｏｎ、第１オフ信号Ｖｏｆｆ１および第２オフ信号Ｖｏｆｆ２は、コントロールＩＣ１０からそれぞれ入力される。オン信号Ｖｏｎは、ゲート閾値電圧Ｖｔｈ以上の電圧を有している。第１オフ信号Ｖｏｆｆ１および第２オフ信号Ｖｏｆｆ２は、ゲート閾値電圧Ｖｔｈ未満の電圧（たとえば基準電圧）をそれぞれ有していてもよい。
　この場合、第１開口側電極８７がオン状態になり、第１底側電極８６、第２底側電極１０６および第２開口側電極１０７がそれぞれオフ状態になる。つまり、第１開口側電極８７がゲート電極として機能する一方で、第１底側電極８６および第２底側電極１０６がフィールド電極として機能する。
　これにより、第１チャネル領域９１がオン状態に制御されると共に第２チャネル領域１１１がオフ状態に制御される。図１９Ａでは、オン状態の第１チャネル領域９１がドット状のハッチングによって示され、オフ状態の第２チャネル領域１１１が塗りつぶしハッチングによって示されている。
　その結果、第１ＭＩＳＦＥＴ５６がオン状態に制御される一方で、第２ＭＩＳＦＥＴ５７がオフ状態に制御される（第１Ｈａｌｆ－ＯＮ制御）。これにより、通常動作時の特性チャネル割合ＲＣは、第１チャネル割合Ｒ１未満の第２チャネル割合Ｒ２（Ｒ２＜Ｒ１）を有する第２チャネル領域１１１がオフ状態に制御されるから、平均チャネル割合ＲＡＶ未満になる。
　通常動作時のチャネル利用率ＲＵは、６２．５％である。また、通常動作時の特性チャネル割合ＲＣは、３１．２５％である。これにより、面積抵抗率Ｒｏｎ・Ａは、図１３のグラフにおいて第３プロット点Ｐ３で示された面積抵抗率Ｒｏｎ・Ａに近づく。
　一方、図１９Ｂを参照して、パワーＭＩＳＦＥＴ９のアクティブクランプ動作時では、第１ゲート制御配線１７Ａに第１オフ信号Ｖｏｆｆ１が入力され、第２ゲート制御配線１７Ｂにクランプオン信号ＶＣｏｎが入力され、第３ゲート制御配線１７Ｃに第２オフ信号Ｖｏｆｆ２が入力される。
　第１オフ信号Ｖｏｆｆ１、クランプオン信号ＶＣｏｎ及び第２オフ信号Ｖｏｆｆ２は、コントロールＩＣ１０からそれぞれ入力される。第１オフ信号Ｖｏｆｆ１は、ゲート閾値電圧Ｖｔｈ未満の電圧（例えば基準電圧）を有している。クランプオン信号ＶＣｏｎは、ゲート閾値電圧Ｖｔｈ以上の電圧を有している。クランプオン信号ＶＣｏｎは、通常動作時の電圧以下または未満の電圧を有していてもよい。第２オフ信号Ｖｏｆｆ２は、基準電圧であってもよい。
　この場合、第２開口側電極１０７がオン状態になり、第１底側電極８６、第１開口側電極８７および第２底側電極１０６がそれぞれオフ状態になる。つまり、第２開口側電極１０７がゲート電極として機能する一方で、第１底側電極８６および第２底側電極１０６がフィールド電極として機能する。
　これにより、第１チャネル領域９１がオフ状態に制御されると共に第２チャネル領域１１１がオン状態に制御される。図１９Ｂでは、オフ状態の第１チャネル領域９１が塗りつぶしハッチングによって示され、オン状態の第２チャネル領域１１１がドット状のハッチングによって示されている。
　その結果、第１ＭＩＳＦＥＴ５６がオフ状態に制御される一方で、第２ＭＩＳＦＥＴ５７がオン状態に制御される（第２Ｈａｌｆ－ＯＮ制御）。これにより、アクティブクランプ動作時のチャネル利用率ＲＵは、第２チャネル割合Ｒ２を超える第１チャネル割合Ｒ１（Ｒ２＜Ｒ１）を有する第１チャネル領域９１がオフ状態に制御されるから、零を超えて通常動作時のチャネル利用率ＲＵ未満となる。
　アクティブクランプ動作時のチャネル利用率ＲＵは、３７．５％である。また、アクティブクランプ動作時の特性チャネル割合ＲＣは、１８．７５％である。これにより、アクティブクランプ耐量Ｅａｃは、図１３のグラフにおいて第２プロット点Ｐ２で示されたアクティブクランプ耐量Ｅａｃに近づくか、または、当該アクティブクランプ耐量Ｅａｃを超える。
　第３制御例では、通常動作時及びアクティブクランプ動作時において、第３ゲート制御配線１７Ｃにオフ信号Ｖｏｆｆが入力されている。しかし、通常動作時及びアクティブクランプ動作時において、第３ゲート制御配線１７Ｃにオン信号Ｖｏｎを入力してもよい。
　以上、半導体装置１５１によっても半導体装置１に対して述べた効果と同様の効果を奏することができる。とりわけ、半導体装置１５１によれば、第２チャネル割合Ｒ２が、第１チャネル割合Ｒ１とは異なっている（Ｒ１≠Ｒ２）。第２チャネル割合Ｒ２は、より具体的には、第１チャネル割合Ｒ１未満である（Ｒ１＞Ｒ２）。
　コントロールＩＣ１０は、このような構造において、アクティブクランプ動作時におけるチャネル利用率ＲＵが、零を超えて通常動作時におけるチャネル利用率ＲＵ未満となるように第１ＭＩＳＦＥＴ５６および第２ＭＩＳＦＥＴ５７を制御する。コントロールＩＣ１０は、より具体的には、アクティブクランプ動作時において第１チャネル領域９１をオフ状態に制御し、第２チャネル領域１１１をオン状態に制御する。これにより、アクティブクランプ耐量Ｅａｃの向上効果を高めることができる。
　また、半導体装置１５１によれば、第３制御例で示されたように、通常動作時に第１Ｈａｌｆ－ＯＮ制御を適用し、アクティブクランプ動作時に第２Ｈａｌｆ－ＯＮ制御を適用できる。また、半導体装置１５１によれば、通常動作時に第２Ｈａｌｆ－ＯＮ制御を適用し、アクティブクランプ動作時に第１Ｈａｌｆ－ＯＮ制御を適用することもできる。
　したがって、半導体装置１５１によれば、制御法を変更するだけで、同一の平均チャネル割合ＲＡＶを有していながら、種々の面積抵抗率Ｒｏｎ・Ａおよびアクティブクランプ耐量Ｅａｃを実現できる。
　また、半導体装置１５１では、複数（この形態では２個）の第１ＦＥＴ構造５８の群および複数（この形態では２個）の第２ＦＥＴ構造６８の群が交互に配列される態様で、複数の第１ＦＥＴ構造５８および複数の第２ＦＥＴ構造６８が形成されている。
　複数の第１ＦＥＴ構造５８が互いに隣り合う構造では、互いに隣り合う複数の第１ＦＥＴ構造５８の間の領域において第２チャネル領域１１１に接続させることなく第１チャネル領域９１を形成できる。したがって、第１チャネル領域９１を適切に形成できるから、第１チャネル割合Ｒ１を適切に調整できる。
　同様に、複数の第２ＦＥＴ構造６８が互いに隣り合う構造では、互いに隣り合う複数の第２ＦＥＴ構造６８の間の領域において第１チャネル領域９１に接続させることなく第２チャネル領域１１１を形成できる。したがって、第２チャネル領域１１１を適切に形成できるから、第２チャネル割合Ｒ２を適切に調整できる。これにより、平均チャネル割合ＲＡＶおよび特性チャネル割合ＲＣを適切に調整できる。
＜第３実施形態＞
　図２０は、本発明の第３実施形態に係る半導体装置１６１を１つの方向から見た斜視図である。図２１は、図２０に示す領域XXIの断面斜視図である。図２２は、図２１からソース電極１２およびゲート制御配線１７を取り除いた断面斜視図である。図２３は、図２２から層間絶縁層１４２を取り除いた断面斜視図である。以下では、半導体装置１に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
　半導体装置１では、ゲート制御配線１７が、第１ゲート制御配線１７Ａ、第２ゲート制御配線１７Ｂおよび第３ゲート制御配線１７Ｃを含む。これに対して、半導体装置１６１では、ゲート制御配線１７は、第３ゲート制御配線１７Ｃを有さず、第１ゲート制御配線１７Ａおよび第２ゲート制御配線１７Ｂだけを含む。
　また、半導体装置１では、第２底側電極１０６が、第１底側電極８６に電気的に接続されている。これに対して、半導体装置１６１では、第２底側電極１０６が第１底側電極８６から電気的に絶縁されている。
　半導体装置１６１は、より具体的には、第１トレンチゲート構造６０および第２トレンチゲート構造７０を互いに電気的に絶縁させる態様で、第１トレンチゲート構造６０および第２トレンチゲート構造７０にそれぞれ接続された複数のトレンチコンタクト構造１２０を含む。
　第１ＦＥＴ構造５８の他端部および第２ＦＥＴ構造６８の他端部側の領域の構造は、第１ＦＥＴ構造５８の一端部および第２ＦＥＴ構造６８の一端部側の領域の構造と同様である。以下では、第１ＦＥＴ構造５８の一端部および第２ＦＥＴ構造６８の一端部側の領域の構造を例にとって説明し、第１ＦＥＴ構造５８の他端部および第２ＦＥＴ構造６８の他端部側の領域の構造についての説明は省略する。
　図２０～図２３を参照して、複数のトレンチコンタクト構造１２０は、複数の第１トレンチコンタクト構造１６２及び複数の第２トレンチコンタクト構造１６３を含む。複数の第１トレンチコンタクト構造１６２は、複数の第２トレンチゲート構造７０から間隔を空けて、対応する複数の第１トレンチゲート構造６０の一端部にそれぞれ接続されている。第１トレンチコンタクト構造１６２は、この形態では、対応する第１トレンチゲート構造６０に対して１対１対応の関係で接続されている。
　複数の第２トレンチコンタクト構造１６３は、複数の第１トレンチゲート構造６０から間隔を空けて、対応する複数の第２トレンチゲート構造７０の一端部にそれぞれ接続されている。第２トレンチコンタクト構造１６３は、この形態では、対応する第２トレンチゲート構造７０に対して１対１対応の関係で接続されている。
　各第１トレンチコンタクト構造１６２は、第１コンタクトトレンチ１６４、第１コンタクト絶縁層１６５および第１コンタクト電極１６６を含む。第１コンタクトトレンチ１６４、第１コンタクト絶縁層１６５及び第１コンタクト電極１６６は、前述のコンタクトトレンチ１３１、コンタクト絶縁層１３２及びコンタクト電極１３３にそれぞれ対応する。
　第１コンタクトトレンチ１６４は、第１ゲートトレンチ８１の一端部に連通している。第１方向Ｘに関して、第１コンタクトトレンチ１６４の幅ＷＴＣ１は、第１ゲートトレンチ８１の第１幅ＷＴ１に等しい（ＷＴＣ１＝ＷＴ１）。また、第１コンタクトトレンチ１６４は、第１ゲートトレンチ８１との間で第２方向Ｙに沿って延びる１つのトレンチを形成している。
　第１コンタクト絶縁層１６５は、第１ゲートトレンチ８１および第１コンタクトトレンチ１６４の間の連通部において第１絶縁層８２と一体を成している。第１コンタクト絶縁層１６５は、より具体的には、第１ゲートトレンチ８１内に引き出された引き出し絶縁層１６５Ａを含む。引き出し絶縁層１６５Ａは、前述の引き出し絶縁層１３２Ａに対応している。つまり、第１コンタクト絶縁層１６５は、連通部を横切って第１ゲートトレンチ８１内において第１底側絶縁層８４および第１開口側絶縁層８５と一体を成している。
　第１コンタクト電極１６６は、第１ゲートトレンチ８１および第１コンタクトトレンチ１６４の間の連通部において第１底側電極８６と一体を成している。第１コンタクト電極１６６は、より具体的には、第１ゲートトレンチ８１内に引き出された引き出し電極１６６Ａを含む。引き出し電極１６６Ａは、前述の引き出し電極１３３Ａに対応している。
　つまり、第１コンタクト電極１６６は、連通部を横切って第１ゲートトレンチ８１内において第１底側電極８６に電気的に接続されている。第１ゲートトレンチ８１内において第１コンタクト電極１６６および第１開口側電極８７の間には、第１中間絶縁層８８が介在している。
　各第２トレンチコンタクト構造１６３は、第２コンタクトトレンチ１６７、第２コンタクト絶縁層１６８および第２コンタクト電極１６９を含む。第２コンタクトトレンチ１６７、第２コンタクト絶縁層１６８及び第２コンタクト電極１６９は、前述のコンタクトトレンチ１３１、コンタクト絶縁層１３２及びコンタクト電極１３３にそれぞれ対応する。
　第２コンタクトトレンチ１６７は、第２ゲートトレンチ１０１の一端部に連通する。第１方向Ｘに関して、第２コンタクトトレンチ１６７の幅ＷＴＣ２は、第２ゲートトレンチ１０１の第２幅ＷＴ２に等しい（ＷＴＣ２＝ＷＴ２）。また、第２コンタクトトレンチ１６７は、第２ゲートトレンチ１０１との間で第２方向Ｙに沿って延びる１つのトレンチを形成している。
　第２コンタクト絶縁層１６８は、第２ゲートトレンチ１０１及び第２コンタクトトレンチ１６７の間の連通部において第２絶縁層１０２と一体を成している。第２コンタクト絶縁層１６８は、具体的には、第２ゲートトレンチ１０１内に引き出された引き出し絶縁層１６８Ａを含む。引き出し絶縁層１６８Ａは、前述の引き出し絶縁層１３２Ａに対応している。つまり、第２コンタクト絶縁層１６８は、連通部を横切って第２ゲートトレンチ１０１内において第２底側絶縁層１０４及び第２開口側絶縁層１０５と一体を成している。
　第２コンタクト電極１６９は、第２ゲートトレンチ１０１及び第２コンタクトトレンチ１６７の間の連通部において第２底側電極１０６と一体を成している。第２コンタクト電極１６９は、具体的には、第２ゲートトレンチ１０１内に引き出された引き出し電極１６９Ａを含む。引き出し電極１６９Ａは、前述の引き出し電極１３３Ａに対応している。
　つまり、第２コンタクト電極１６９は、連通部を横切って第２ゲートトレンチ１０１内において第２底側電極１０６に電気的に接続されている。第２ゲートトレンチ１０１内において第２コンタクト電極１６９および第２開口側電極１０７の間には、第２中間絶縁層１０８が介在している。
　なお、第２コンタクト電極１６９は、第１コンタクト電極１６６から電気的に絶縁されている。これにより、第２底側電極１０６は、第１底側電極８６から電気的に絶縁されている。つまり、第１底側電極８６および第２底側電極１０６は、互いに独立して制御可能に構成されている。
　複数の第３プラグ電極１４５は、この形態では、複数の第３プラグ電極１４５Ａおよび複数の第３プラグ電極１４５Ｂを含む。複数の第３プラグ電極１４５Ａは、層間絶縁層１４２において第１トレンチコンタクト構造１６２の第１コンタクト電極１６６を被覆する部分にそれぞれ埋め込まれている。複数の第３プラグ電極１４５Ａは、層間絶縁層１４２を貫通し、第１コンタクト電極１６６に接続されている。
　複数の第３プラグ電極１４５Ｂは、層間絶縁層１４２において第２トレンチコンタクト構造１６３の第２コンタクト電極１６９を被覆する部分にそれぞれ埋め込まれている。複数の第３プラグ電極１４５Ｂは、層間絶縁層１４２を貫通し、第２コンタクト電極１６９に接続されている。
　ゲート制御配線１７のうちの第１ゲート制御配線１７Ａは、第１底側電極８６および第１開口側電極８７に電気的に接続されている。第１ゲート制御配線１７Ａは、より具体的には、層間絶縁層１４２の上において複数の第１プラグ電極１４３および複数の第３プラグ電極１４５Ａに電気的に接続されている。第１ゲート制御配線１７Ａの配線パターンは任意である。
　第１ゲート制御配線１７Ａには、コントロールＩＣ１０からのゲート制御信号が入力される。ゲート制御信号は、複数の第１プラグ電極１４３および複数の第３プラグ電極１４５Ａを介して第１底側電極８６および第１開口側電極８７に伝達される。
　したがって、第１底側電極８６および第１開口側電極８７は、この形態では、同時に同電圧に制御される。これにより、第１底側電極８６および第１開口側電極８７の間に電位差が形成されることを適切に抑制できるから、第１中間絶縁層８８に対する電界集中を適切に抑制できる。その結果、第１トレンチゲート構造６０の耐圧を高めることができる。
　ゲート制御配線１７のうちの第２ゲート制御配線１７Ｂは、第２底側電極１０６および第２開口側電極１０７に電気的に接続されている。第２ゲート制御配線１７Ｂは、より具体的には、層間絶縁層１４２の上において複数の第２プラグ電極１４４および複数の第３プラグ電極１４５Ｂに電気的に接続されている。第２ゲート制御配線１７Ｂの配線パターンは任意である。
　第２ゲート制御配線１７Ｂには、コントロールＩＣ１０からのゲート制御信号が入力される。ゲート制御信号は、複数の第１プラグ電極１４３および複数の第３プラグ電極１４５Ｂを介して第２底側電極１０６および第２開口側電極１０７に伝達される。
　したがって、第２底側電極１０６および第２開口側電極１０７は、この形態では、同時に同電圧に制御される。これにより、第２底側電極１０６および第２開口側電極１０７の間に電位差が形成されることを適切に抑制できるから、第２中間絶縁層１０８に対する電界集中を適切に抑制できる。その結果、第２トレンチゲート構造７０の耐圧を高めることができる。
　図２４Ａは、図２３に示す半導体装置１６１の通常動作を説明するための断面斜視図である。図２４Ｂは、図２３に示す半導体装置１６１のアクティブクランプ動作を説明するための断面斜視図である。図２４Ａおよび図２４Ｂでは、説明の便宜上、第１主面３の上の構造を省略し、ゲート制御配線１７を簡略化している。
　図２４Ａを参照して、パワーＭＩＳＦＥＴ９の通常動作時では、第１ゲート制御配線１７Ａに第１オン信号Ｖｏｎ１が入力され、第２ゲート制御配線１７Ｂに第２オン信号Ｖｏｎ２が入力される。第１オン信号Ｖｏｎ１および第２オン信号Ｖｏｎ２は、コントロールＩＣ１０からそれぞれ入力される。
　第１オン信号Ｖｏｎ１および第２オン信号Ｖｏｎ２は、ゲート閾値電圧Ｖｔｈ以上の電圧をそれぞれ有している。第１オン信号Ｖｏｎ１および第２オン信号Ｖｏｎ２は、それぞれ等しい電圧を有していてもよい。
　この場合、第１開口側電極８７、第２開口側電極１０７、第１底側電極８６および第２底側電極１０６がそれぞれオン状態になる。つまり、第１開口側電極８７、第２開口側電極１０７、第１底側電極８６および第２底側電極１０６は、ゲート電極としてそれぞれ機能する。
　これにより、第１チャネル領域９１および第２チャネル領域１１１は共にオン状態に制御される。図２４Ａでは、オン状態の第１チャネル領域９１および第２チャネル領域１１１がドット状のハッチングによって示されている。
　その結果、第１ＭＩＳＦＥＴ５６および第２ＭＩＳＦＥＴ５７の双方が駆動される（Ｆｕｌｌ－ＯＮ制御）。通常動作時のチャネル利用率ＲＵは、１００％である。通常動作時の特性チャネル割合ＲＣは、５０％である。これにより、面積抵抗率Ｒｏｎ・Ａは、図１３のグラフにおいて第２プロット点Ｐ２で示された面積抵抗率Ｒｏｎ・Ａに近づく。
　一方、図２４Ｂを参照して、パワーＭＩＳＦＥＴ９のアクティブクランプ動作時では、第１ゲート制御配線１７Ａにオフ信号Ｖｏｆｆが入力され、第２ゲート制御配線１７Ｂにクランプオン信号ＶＣｏｎが入力される。
　オフ信号Ｖｏｆｆおよびクランプオン信号ＶＣｏｎは、コントロールＩＣ１０からそれぞれ入力される。オフ信号Ｖｏｆｆは、ゲート閾値電圧Ｖｔｈ未満の電圧（たとえば基準電圧）を有している。クランプオン信号ＶＣｏｎは、ゲート閾値電圧Ｖｔｈ以上の電圧を有している。クランプオン信号ＶＣｏｎは、通常動作時の電圧以下または未満の電圧を有していてもよい。
　この場合、第１底側電極８６および第１開口側電極８７がそれぞれオフ状態となり、第２底側電極１０６および第２開口側電極１０７がそれぞれオン状態になる。これにより、第１チャネル領域９１がオフ状態に制御されると共に第２チャネル領域１１１がオン状態に制御される。図２４Ｂでは、オフ状態の第１チャネル領域９１が塗りつぶしハッチングによって示され、オン状態の第２チャネル領域１１１がドット状のハッチングによって示されている。
　その結果、第１ＭＩＳＦＥＴ５６がオフ状態に制御される一方、第２ＭＩＳＦＥＴ５７がオン状態に制御される（第２Ｈａｌｆ－ＯＮ制御）。これによりアクティブクランプ動作時のチャネル利用率ＲＵが、零を超えて通常動作時のチャネル利用率ＲＵ未満になる。
　アクティブクランプ動作時のチャネル利用率ＲＵは、５０％である。また、アクティブクランプ動作時の特性チャネル割合ＲＣは、２５％である。これにより、アクティブクランプ耐量Ｅａｃは、図１３のグラフにおいて第４プロット点Ｐ４で示されたアクティブクランプ耐量Ｅａｃに近づく。
　この制御例では、アクティブクランプ動作時において第２Ｈａｌｆ－ＯＮ制御が適用された例について説明した。しかし、アクティブクランプ動作時において第１Ｈａｌｆ－ＯＮ制御が適用されてもよい。
　以上、半導体装置１６１によっても半導体装置１に対して述べた効果と同様の効果を奏することができる。とりわけ、半導体装置１６１によれば、第２底側電極１０６が第１底側電極８６から電気的に絶縁されており、第２開口側電極１０７が第１開口側電極８７から電気的に絶縁されている。
　コントロールＩＣ１０は、このような構造において、第１ＭＩＳＦＥＴ５６の第１底側電極８６及び第１開口側電極８７を同時に同電圧に制御する。これにより、通常動作時及びアクティブクランプ動作時において第１底側電極８６及び第１開口側電極８７の間に電位差が形成されることを適切に抑制できる。その結果、第１中間絶縁層８８に対する電界集中を適切に抑制できるから第１トレンチゲート構造６０の耐圧を高めることができる。
　また、コントロールＩＣ１０は、第２ＭＩＳＦＥＴ５７の第２底側電極１０６および第２開口側電極１０７を同時に同電圧に制御する。これにより、通常動作時およびアクティブクランプ動作時において第２底側電極１０６および第２開口側電極１０７の間に電位差が形成されることを適切に抑制できる。その結果、第２中間絶縁層１０８に対する電界集中を適切に抑制できるから、第２トレンチゲート構造７０の耐圧を高めることができる。
＜第４実施形態＞
　図２５は、図２１に対応する領域の断面斜視図であって、本発明の第４実施形態に係る半導体装置１７１を示す断面斜視図である。図２６は、図２５から半導体層２の上の構造を取り除いた断面斜視図である。以下では、半導体装置１６１に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
　以下では、第１ＦＥＴ構造５８の一端部および第２ＦＥＴ構造６８の一端部側の領域の構造を例にとって説明し、第１ＦＥＴ構造５８の他端部および第２ＦＥＴ構造６８の他端部側の領域の構造についての説明は省略する。
　半導体装置１６１では、１個の第１ＦＥＴ構造５８および１個の第２ＦＥＴ構造６８が交互に配列される態様で、複数の第１ＦＥＴ構造５８および複数の第２ＦＥＴ構造６８が形成されている。これに対して、半導体装置１７１では、複数（この形態では２個）の第１ＦＥＴ構造５８の群および複数（この形態では２個）の第２ＦＥＴ構造６８の群が交互に配列される態様で、複数の第１ＦＥＴ構造５８および複数の第２ＦＥＴ構造６８が形成されている。
　また、半導体装置１６１では、複数の第１トレンチコンタクト構造１６２が１対１対応の関係で対応する第１トレンチゲート構造６０に接続されている。これに対して、半導体装置１７１では、複数の第１トレンチコンタクト構造１６２が、互いに隣り合う複数（この形態では２個）の第１トレンチゲート構造６０の群にそれぞれ接続されている。複数の第１トレンチコンタクト構造１６２は、平面視においてアーチ状に形成されている。
　また、半導体装置１６１では、複数の第２トレンチコンタクト構造１６３が１対１対応の関係で対応する第２トレンチゲート構造７０に接続されている。これに対して、半導体装置１７１では、複数の第２トレンチコンタクト構造１６３が、互いに隣り合う複数（この形態では２個）の第２トレンチゲート構造７０の群にそれぞれ接続されている。複数の第２トレンチコンタクト構造１６３は、平面視においてアーチ状に形成されている。以下では、半導体装置１７１の構造について具体的に説明する。
　図２５および図２６を参照して、複数のセル領域７５は、この形態では、互いに隣り合う２個の第１ＦＥＴ構造５８の間の領域、互いに隣り合う１個の第１ＦＥＴ構造５８および１個の第２ＦＥＴ構造６８の間の領域、ならびに、互いに隣り合う２個の第２ＦＥＴ構造６８の間の領域にそれぞれ区画されている。
　複数のセル領域７５には、ここでは、３種の総チャネル割合ＲＴが適用されている。３種の総チャネル割合ＲＴは、第１総チャネル割合ＲＴ１、第２総チャネル割合ＲＴ２および第３総チャネル割合ＲＴ３を含む。
　第１総チャネル割合ＲＴ１は、互いに隣り合う２個の第１ＦＥＴ構造５８の間の領域に適用されている。なお、互いに隣り合う２個の第１ＦＥＴ構造５８の間の領域には、その構造上、第２チャネル領域１１１は形成されない。
　第１総チャネル割合ＲＴ１は、互いに隣り合う２個の第１ＦＥＴ構造５８の第１チャネル割合Ｒ１の合計値である。第１総チャネル割合ＲＴ１は、０％以上１００％以下（好ましくは０％を超えて１００％未満）に調整されていてもよい。第１総チャネル割合ＲＴ１は、ここでは、５０％に調整されている。第１総チャネル割合ＲＴ１において、一方側の第１チャネル割合Ｒ１および他方側の第１チャネル割合Ｒ１は、それぞれ２５％である。
　第２総チャネル割合ＲＴ２は、互いに隣り合う１個の第１ＦＥＴ構造５８および１個の第２ＦＥＴ構造６８の間の領域に適用されている。互いに隣り合う１個の第１ＦＥＴ構造５８および１個の第２ＦＥＴ構造６８の間の領域には、その構造上、第１チャネル領域９１および第２チャネル領域１１１が形成される。
　第２総チャネル割合ＲＴ２は、第１チャネル割合Ｒ１および第２チャネル割合Ｒ２の合計値である。第２総チャネル割合ＲＴ２は、０％以上１００％以下（好ましくは０％を超えて１００％未満）に調整されていてもよい。第２総チャネル割合ＲＴ２は、この形態では、５０％に調整されている。第２総チャネル割合ＲＴ２において、第１チャネル割合Ｒ１は２５％であり、第２チャネル割合Ｒ２は２５％である。
　第３総チャネル割合ＲＴ３は、互いに隣り合う２個の第２ＦＥＴ構造６８の間の領域に適用されている。なお、互いに隣り合う２個の第２ＦＥＴ構造６８の間の領域には、その構造上、第１チャネル領域９１は形成されない。
　第３総チャネル割合ＲＴ３は、互いに隣り合う２個の第２ＦＥＴ構造６８の第２チャネル割合Ｒ２の合計値である。第３総チャネル割合ＲＴ３は、０％以上１００％以下（好ましくは０％を超えて１００％未満）に調整されていてもよい。第３総チャネル割合ＲＴ３は、ここでは、５０％に調整されている。第３総チャネル割合ＲＴ３において、一方側の第２チャネル割合Ｒ２および他方側の第２チャネル割合Ｒ２は、それぞれ２５％である。
　第１チャネル領域９１は全チャネルのうちの１／２（５０％）を占め、第２チャネル領域１１１は全チャネルのうちの１／２（５０％）を占めている。平均チャネル割合ＲＡＶは、この形態では、５０％である。
　各第１トレンチコンタクト構造１６２において第１コンタクトトレンチ１６４は、互いに隣り合う複数の第１ゲートトレンチ８１の一端部に連通している。第１コンタクト絶縁層１６５は、各第１ゲートトレンチ８１および第１コンタクトトレンチ１６４の間の連通部において第１絶縁層８２と一体を成している。
　第１コンタクト絶縁層１６５は、より具体的には、各第１ゲートトレンチ８１内に引き出された引き出し絶縁層１６５Ａを含み、連通部を横切って各第１ゲートトレンチ８１内において第１底側絶縁層８４および第１開口側絶縁層８５と一体を成している。
　第１コンタクト電極１６６は、各第１ゲートトレンチ８１および第１コンタクトトレンチ１６４の間の連通部において第１底側電極８６と一体を成している。第１コンタクト電極１６６は、より具体的には、各第１ゲートトレンチ８１内に引き出された引き出し電極１６６Ａを含み、連通部を横切って各第１ゲートトレンチ８１内において第１底側電極８６に電気的に接続されている。各第１ゲートトレンチ８１内において第１コンタクト電極１６６および第１開口側電極８７の間には、第１中間絶縁層８８が介在している。
　各第２トレンチゲート構造７０において第２コンタクトトレンチ１６７は、互いに隣り合う複数の第２ゲートトレンチ１０１の一端部に連通している。第２コンタクト絶縁層１６８は、各第２ゲートトレンチ１０１および第２コンタクトトレンチ１６７の間の連通部において第２絶縁層１０２と一体を成している。
　第２コンタクト絶縁層１６８は、より具体的には、各第２ゲートトレンチ１０１内に引き出された引き出し絶縁層１６８Ａを含み、連通部を横切って各第２ゲートトレンチ１０１内において第２底側絶縁層１０４および第２開口側絶縁層１０５と一体を成している。
　第２コンタクト電極１６９は、各第２ゲートトレンチ１０１および第２コンタクトトレンチ１６７の間の連通部において第２底側電極１０６と一体を成している。第２コンタクト電極１６９は、より具体的には、各第２ゲートトレンチ１０１内に引き出された引き出し電極１６９Ａを含み、連通部を横切って各第２ゲートトレンチ１０１内において第２底側電極１０６に電気的に接続されている。各第２ゲートトレンチ１０１内において第２コンタクト電極１６９および第２開口側電極１０７の間には、第２中間絶縁層１０８が介在している。
　図２７Ａは、図２５に示す半導体装置１７１の通常動作を説明するための断面斜視図である。図２７Ｂは、図２５に示す半導体装置１７１のアクティブクランプ動作を説明するための断面斜視図である。図２７Ａおよび図２７Ｂでは、説明の便宜上、第１主面３の上の構造を省略し、ゲート制御配線１７を簡略化している。
　図２７Ａを参照して、パワーＭＩＳＦＥＴ９の通常動作時では、第１ゲート制御配線１７Ａに第１オン信号Ｖｏｎ１が入力され、第２ゲート制御配線１７Ｂに第２オン信号Ｖｏｎ２が入力される。第１オン信号Ｖｏｎ１および第２オン信号Ｖｏｎ２は、コントロールＩＣ１０からそれぞれ入力される。
　第１オン信号Ｖｏｎ１および第２オン信号Ｖｏｎ２は、ゲート閾値電圧Ｖｔｈ以上の電圧をそれぞれ有している。第１オン信号Ｖｏｎ１および第２オン信号Ｖｏｎ２は、それぞれ等しい電圧を有していてもよい。
　この場合、第１開口側電極８７、第２開口側電極１０７、第１底側電極８６および第２底側電極１０６がそれぞれオン状態になる。つまり、第１開口側電極８７、第２開口側電極１０７、第１底側電極８６および第２底側電極１０６は、ゲート電極としてそれぞれ機能する。
　これにより、第１チャネル領域９１および第２チャネル領域１１１は共にオン状態に制御される。図２７Ａでは、オン状態の第１チャネル領域９１および第２チャネル領域１１１がドット状のハッチングによって示されている。
　その結果、第１ＭＩＳＦＥＴ５６および第２ＭＩＳＦＥＴ５７の双方が駆動される（Ｆｕｌｌ－ＯＮ制御）。通常動作時のチャネル利用率ＲＵは、１００％である。通常動作時の特性チャネル割合ＲＣは、５０％である。これにより、面積抵抗率Ｒｏｎ・Ａは、図１３のグラフにおいて第２プロット点Ｐ２で示された面積抵抗率Ｒｏｎ・Ａに近づく。
　一方、図２７Ｂを参照して、パワーＭＩＳＦＥＴ９のアクティブクランプ動作時では、第１ゲート制御配線１７Ａにオフ信号Ｖｏｆｆが入力され、第２ゲート制御配線１７Ｂにクランプオン信号ＶＣｏｎが入力される。
　オフ信号Ｖｏｆｆおよびクランプオン信号ＶＣｏｎは、コントロールＩＣ１０からそれぞれ入力される。オフ信号Ｖｏｆｆは、ゲート閾値電圧Ｖｔｈ未満の電圧（たとえば基準電圧）である。クランプオン信号ＶＣｏｎは、ゲート閾値電圧Ｖｔｈ以上の電圧を有している。クランプオン信号ＶＣｏｎは、通常動作時の電圧以下または未満の電圧を有していてもよい。
　この場合、第１底側電極８６および第１開口側電極８７がそれぞれオフ状態となり、第２底側電極１０６および第２開口側電極１０７がそれぞれオン状態になる。これにより、第１チャネル領域９１がオフ状態に制御されると共に第２チャネル領域１１１がオン状態に制御される。図２７Ｂでは、オフ状態の第１チャネル領域９１が塗りつぶしハッチングによって示され、オン状態の第２チャネル領域１１１がドット状のハッチングによって示されている。
　その結果、第１ＭＩＳＦＥＴ５６がオフ状態に制御される一方、第２ＭＩＳＦＥＴ５７がオン状態に制御される（第２Ｈａｌｆ－ＯＮ制御）。これによりアクティブクランプ動作時のチャネル利用率ＲＵが、零を超えて通常動作時のチャネル利用率ＲＵ未満になる。
　アクティブクランプ動作時のチャネル利用率ＲＵは、５０％である。また、アクティブクランプ動作時の特性チャネル割合ＲＣは、２５％である。これにより、アクティブクランプ耐量Ｅａｃは、図１３のグラフにおいて第４プロット点Ｐ４で示されたアクティブクランプ耐量Ｅａｃに近づく。
　この制御例では、アクティブクランプ動作時において第２Ｈａｌｆ－ＯＮ制御が適用された例について説明した。しかし、アクティブクランプ動作時において第１Ｈａｌｆ－ＯＮ制御が適用されてもよい。
　以上、半導体装置１７１によっても半導体装置１６１に対して述べた効果と同様の効果を奏することができる。また、半導体装置１７１では、複数（この形態では２個）の第１ＦＥＴ構造５８の群および複数（この形態では２個）の第２ＦＥＴ構造６８の群が交互に配列される態様で、複数の第１ＦＥＴ構造５８および複数の第２ＦＥＴ構造６８が形成されている。
　複数の第１ＦＥＴ構造５８が互いに隣り合う構造では、互いに隣り合う複数の第１ＦＥＴ構造５８の間の領域において第２チャネル領域１１１に接続させることなく第１チャネル領域９１を形成できる。したがって、第１チャネル領域９１を適切に形成できるから、第１チャネル割合Ｒ１を適切に調整できる。
　同様に、複数の第２ＦＥＴ構造６８が互いに隣り合う構造では、互いに隣り合う複数の第２ＦＥＴ構造６８の間の領域において第１チャネル領域９１に接続させることなく第２チャネル領域１１１を形成できる。したがって、第２チャネル領域１１１を適切に形成できるから、第２チャネル割合Ｒ２を適切に調整できる。これにより、平均チャネル割合ＲＡＶおよび特性チャネル割合ＲＣを適切に調整できる。
＜第５実施形態＞
　図２８は、図２５に対応する領域の断面斜視図であって、本発明の第５実施形態に係る半導体装置１８１を示す断面斜視図である。以下では、半導体装置１７１に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
　複数のセル領域７５には、この形態では、互いに異なる値を有する第１総チャネル割合ＲＴ１、第２総チャネル割合ＲＴ２および第３総チャネル割合ＲＴ３が適用されている。
　第１総チャネル割合ＲＴ１は、一例として６０％以上８０％以下に調整されていてもよい。第１総チャネル割合ＲＴ１は、この形態では、７５％に調整されている。第１総チャネル割合ＲＴ１において、一方側の第１チャネル割合Ｒ１および他方側の第１チャネル割合Ｒ１は、それぞれ３７．５％である。
　第２総チャネル割合ＲＴ２は、一例として４０％を超えて６０％未満に調整されていてもよい。第２総チャネル割合ＲＴ２は、この形態では、５０％に調整されている。第２総チャネル割合ＲＴ２において、第１チャネル割合Ｒ１は２５％であり、第２チャネル割合Ｒ２は２５％である。
　第３総チャネル割合ＲＴ３は、一例として２０％以上４０％以下に調整されていてもよい。第３総チャネル割合ＲＴ３は、この形態では、２５％に調整されている。第３総チャネル割合ＲＴ３において、一方側の第２チャネル割合Ｒ２および他方側の第２チャネル割合Ｒ２は、それぞれ１２．５％である。
　第１チャネル領域９１は、全チャネルのうちの５０％（１／２）を超える割合を占めている。この形態では、第１チャネル領域９１は全チャネルのうちの６２．５％を占め、第２チャネル領域１１１は全チャネルのうちの３７．５％を占めている。つまり、第２チャネル割合Ｒ２は、第１チャネル割合Ｒ１未満（Ｒ２＜Ｒ１）である。平均チャネル割合ＲＡＶは、この形態では、５０％である。半導体装置１８１における他の構造は、半導体装置１７１と同様である。この形態では、以下に説明される制御が実施される。
　図２９Ａは、図２８に示す半導体装置１８１の第１制御例に係る通常動作を説明するための断面斜視図である。図２９Ｂは、図２８に示す半導体装置１８１の第１制御例に係るアクティブクランプ動作を説明するための断面斜視図である。なお、図２９Ａおよび図２９Ｂでは、説明の便宜上、第１主面３の上の構造を省略し、ゲート制御配線１７を簡略化している。
　図２９Ａを参照して、パワーＭＩＳＦＥＴ９の通常動作時では、第１ゲート制御配線１７Ａに第１オン信号Ｖｏｎ１が入力され、第２ゲート制御配線１７Ｂに第２オン信号Ｖｏｎ２が入力される。第１オン信号Ｖｏｎ１および第２オン信号Ｖｏｎ２は、コントロールＩＣ１０からそれぞれ入力される。
　第１オン信号Ｖｏｎ１および第２オン信号Ｖｏｎ２は、ゲート閾値電圧Ｖｔｈ以上の電圧をそれぞれ有している。第１オン信号Ｖｏｎ１および第２オン信号Ｖｏｎ２は、それぞれ等しい電圧を有していてもよい。
　この場合、第１開口側電極８７、第２開口側電極１０７、第１底側電極８６および第２底側電極１０６がそれぞれオン状態になる。つまり、第１開口側電極８７、第２開口側電極１０７、第１底側電極８６および第２底側電極１０６は、ゲート電極としてそれぞれ機能する。
　これにより、第１チャネル領域９１および第２チャネル領域１１１は共にオン状態に制御される。図２９Ａでは、オン状態の第１チャネル領域９１および第２チャネル領域１１１がドット状のハッチングによって示されている。
　その結果、第１ＭＩＳＦＥＴ５６および第２ＭＩＳＦＥＴ５７の双方が駆動される（Ｆｕｌｌ－ＯＮ制御）。通常動作時のチャネル利用率ＲＵは、１００％である。通常動作時の特性チャネル割合ＲＣは、５０％である。これにより、面積抵抗率Ｒｏｎ・Ａは、図１３のグラフにおいて第２プロット点Ｐ２で示された面積抵抗率Ｒｏｎ・Ａに近づく。
　一方、図２９Ｂを参照して、パワーＭＩＳＦＥＴ９のアクティブクランプ動作時では、第１ゲート制御配線１７Ａにオフ信号Ｖｏｆｆが入力され、第２ゲート制御配線１７Ｂにクランプオン信号ＶＣｏｎが入力される。
　オフ信号Ｖｏｆｆおよびクランプオン信号ＶＣｏｎは、コントロールＩＣ１０からそれぞれ入力される。オフ信号Ｖｏｆｆは、ゲート閾値電圧Ｖｔｈ未満の電圧（たとえば基準電圧）を有している。クランプオン信号ＶＣｏｎは、ゲート閾値電圧Ｖｔｈ以上の電圧をそれぞれ有している。クランプオン信号ＶＣｏｎは、通常動作時の電圧以下または未満の電圧を有していてもよい。
　この場合、第１底側電極８６および第１開口側電極８７がそれぞれオフ状態となり、第２底側電極１０６および第２開口側電極１０７がそれぞれオン状態になる。これにより、第１チャネル領域９１がオフ状態に制御されると共に第２チャネル領域１１１がオン状態に制御される。図２９Ｂでは、オフ状態の第１チャネル領域９１が塗りつぶしハッチングによって示され、オン状態の第２チャネル領域１１１がドット状のハッチングによって示されている。
　その結果、第１ＭＩＳＦＥＴ５６がオフ状態に制御される一方で、第２ＭＩＳＦＥＴ５７がオン状態に制御される（第２Ｈａｌｆ－ＯＮ制御）。これにより、アクティブクランプ動作時のチャネル利用率ＲＵが、零を超えて通常動作時のチャネル利用率ＲＵ未満になる。アクティブクランプ動作時のチャネル利用率ＲＵは、より具体的には、通常動作時のチャネル利用率ＲＵの１／２未満になる。
　アクティブクランプ動作時のチャネル利用率ＲＵは、３７．５％である。また、アクティブクランプ動作時の特性チャネル割合ＲＣは、１８．７５％である。これにより、アクティブクランプ耐量Ｅａｃは、図１３のグラフにおいて第４プロット点Ｐ４で示されたアクティブクランプ耐量Ｅａｃに近づくか、または、当該アクティブクランプ耐量Ｅａｃを超える。
　図３０Ａは、図２８に示す半導体装置１８１の第２制御例に係る通常動作を説明するための断面斜視図である。図３０Ｂは、図２８に示す半導体装置１８１の第２制御例に係るアクティブクランプ動作を説明するための断面斜視図である。なお、図３０Ａおよび図３０Ｂでは、説明の便宜上、第１主面３の上の構造を省略し、ゲート制御配線１７を簡略化している。
　図３０Ａを参照して、パワーＭＩＳＦＥＴ９の通常動作時では、第１ゲート制御配線１７Ａにオン信号Ｖｏｎが入力され、第２ゲート制御配線１７Ｂにオフ信号Ｖｏｆｆが入力される。オン信号Ｖｏｎおよびオフ信号Ｖｏｆｆは、コントロールＩＣ１０からそれぞれ入力される。オン信号Ｖｏｎは、ゲート閾値電圧Ｖｔｈ以上の電圧を有している。オン信号Ｖｏｎは、オフ信号Ｖｏｆｆは、ゲート閾値電圧Ｖｔｈ未満の電圧（例えば基準電圧）を有している。
　この場合、第１底側電極８６および第１開口側電極８７がそれぞれオン状態になり、第２底側電極１０６および第２開口側電極１０７がそれぞれオフ状態になる。つまり、第１底側電極８６および第１開口側電極８７がゲート電極として機能する一方で、第２底側電極１０６および第２開口側電極１０７がフィールド電極として機能する。
　これにより、第１チャネル領域９１がオン状態に制御されると共に第２チャネル領域１１１がオフ状態に制御される。図３０Ａでは、オン状態の第１チャネル領域９１がドット状のハッチングによって示され、オン状態の第２チャネル領域１１１が塗りつぶしハッチングによって示されている。
　その結果、第１ＭＩＳＦＥＴ５６がオン状態に制御される一方で、第２ＭＩＳＦＥＴ５７がオフ状態に制御される（第１Ｈａｌｆ－ＯＮ制御）。これにより、通常動作時の特性チャネル割合ＲＣは、第１チャネル割合Ｒ１未満の第２チャネル割合Ｒ２（Ｒ２＜Ｒ１）を有する第２チャネル領域１１１がオフ状態に制御されるから、平均チャネル割合ＲＡＶ未満になる。
　通常動作時のチャネル利用率ＲＵは、６２．５％である。また、通常動作時の特性チャネル割合ＲＣは、３１．２５％である。これにより、面積抵抗率Ｒｏｎ・Ａは、図１３のグラフにおいて第３プロット点Ｐ３で示された面積抵抗率Ｒｏｎ・Ａに近づく。
　一方、図３０Ｂを参照して、パワーＭＩＳＦＥＴ９のアクティブクランプ動作時では、第１ゲート制御配線１７Ａにオフ信号Ｖｏｆｆが入力され、第２ゲート制御配線１７Ｂにクランプオン信号ＶＣｏｎが入力される。オフ信号Ｖｏｆｆおよびクランプオン信号ＶＣｏｎは、コントロールＩＣ１０からそれぞれ入力される。
　オフ信号Ｖｏｆｆは、ゲート閾値電圧Ｖｔｈ未満の電圧（例えば基準電圧）を有している。クランプオン信号ＶＣｏｎは、ゲート閾値電圧Ｖｔｈ以上の電圧を有している。クランプオン信号ＶＣｏｎは、通常動作時の電圧以下または未満の電圧を有していてもよい。
　この場合、第１底側電極８６および第１開口側電極８７がそれぞれオフ状態になり、第２底側電極１０６および第２開口側電極１０７がそれぞれオン状態になる。つまり、第１底側電極８６および第１開口側電極８７がフィールド電極として機能する一方で、第２底側電極１０６および第２開口側電極１０７がゲート電極として機能する。
　これにより、第１チャネル領域９１がオフ状態に制御されると共に第２チャネル領域１１１がオン状態に制御される。図３０Ｂでは、オフ状態の第１チャネル領域９１が塗りつぶしハッチングによって示され、オン状態の第２チャネル領域１１１がドット状のハッチングによって示されている。
　その結果、第１ＭＩＳＦＥＴ５６がオフ状態に制御される一方で、第２ＭＩＳＦＥＴ５７がオン状態に制御される（第２Ｈａｌｆ－ＯＮ制御）。アクティブクランプ動作時のチャネル利用率ＲＵは、第１チャネル割合Ｒ１未満の第２チャネル割合Ｒ２（Ｒ２＜Ｒ１）を有する第２チャネル領域１１１がオン状態に制御されるから、零を超えて通常動作時のチャネル利用率ＲＵ未満になる。
　アクティブクランプ動作時のチャネル利用率ＲＵは、３７．５％である。また、アクティブクランプ動作時の特性チャネル割合ＲＣは、１８．７５％である。これにより、アクティブクランプ耐量Ｅａｃは、図１３のグラフにおいて第２プロット点Ｐ２で示されたアクティブクランプ耐量Ｅａｃに近づくか、または、当該アクティブクランプ耐量Ｅａｃを超える。
　以上、半導体装置１８１によっても半導体装置１７１に対して述べた効果と同様の効果を奏することができる。とりわけ、半導体装置１８１によれば、第２チャネル割合Ｒ２が第１チャネル割合Ｒ１とは異なっている（Ｒ１≠Ｒ２）。第２チャネル割合Ｒ２は、より具体的には、第１チャネル割合Ｒ１未満である（Ｒ１＞Ｒ２）。
　コントロールＩＣ１０は、このような構造において、アクティブクランプ動作時におけるチャネル利用率ＲＵが、零を超えて通常動作時におけるチャネル利用率ＲＵ未満となるように第１ＭＩＳＦＥＴ５６および第２ＭＩＳＦＥＴ５７を制御する。これにより、アクティブクランプ耐量Ｅａｃの向上効果を高めることができる。
　また、半導体装置１８１によれば、第２制御例で示されたように、通常動作時に第１Ｈａｌｆ－ＯＮ制御を適用し、アクティブクランプ動作時に第２Ｈａｌｆ－ＯＮ制御を適用できる。また、半導体装置１８１によれば、通常動作時に第２Ｈａｌｆ－ＯＮ制御を適用し、アクティブクランプ動作時に第１Ｈａｌｆ－ＯＮ制御を適用することもできる。すなわち、半導体装置１８１によれば、制御法を変更するだけで、同一の平均チャネル割合ＲＡＶを有していながら、種々の面積抵抗率Ｒｏｎ・Ａおよびアクティブクランプ耐量Ｅａｃを実現できる。
＜第６実施形態＞
　図３１は、図７に対応する領域の断面斜視図であって、本発明の第６実施形態に係る半導体装置１９１を示す断面斜視図である。以下では、半導体装置１に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
　半導体装置１では、第１トレンチゲート構造６０において、第１絶縁層８２が第１底側絶縁層８４および第１開口側絶縁層８５を含み、第１電極８３が第１底側電極８６、第１開口側電極８７および第１中間絶縁層８８を含む。
　これに対し、半導体装置１９１では、第１絶縁層８２が第１底側絶縁層８４を含まず、第１電極８３が第１底側電極８６及び第１中間絶縁層８８を含まない。つまり、半導体装置１９１では、第１絶縁層８２が第１開口側絶縁層８５に相当する第１ゲート絶縁層１９２を含み、第１電極８３が第１開口側電極８７に相当する第１ゲート電極１９３を含む。
　また、半導体装置１では、第２トレンチゲート構造７０において、第２絶縁層１０２が第２底側絶縁層１０４および第２開口側絶縁層１０５を含み、第２電極１０３が第２底側電極１０６、第２開口側電極１０７および第２中間絶縁層１０８を含む。
　これに対して、半導体装置１９１では、第２絶縁層１０２が第２底側絶縁層１０４を含まず、第２電極１０３が第２底側電極１０６および第２中間絶縁層１０８を含まない。つまり、半導体装置１９１では、第２絶縁層１０２が第２開口側絶縁層１０５に相当する第２ゲート絶縁層１９４を含み、第２電極１０３が第２開口側電極１０７に相当する第２ゲート電極１９５を含む。
　また、半導体装置１は、トレンチコンタクト構造１２０を有している。これに対して、半導体装置１９１は、トレンチコンタクト構造１２０を有していない。以下、半導体装置１９１の構造について具体的に説明する。
　第１トレンチゲート構造６０において、第１ゲート絶縁層１９２は、第１ゲートトレンチ８１の内壁に沿って膜状に形成されている。第１ゲート絶縁層１９２は、第１ゲートトレンチ８１内において凹状の空間を区画している。
　第１ゲート絶縁層１９２において第１ゲートトレンチ８１の底壁６３を被覆する部分の厚さは、第１ゲート絶縁層１９２において第１ゲートトレンチ８１の第１側壁６１および第２側壁６２を被覆する部分の厚さよりも大きくてもよい。むろん、第１ゲート絶縁層１９２は、一様な厚さを有していてもよい。
　第１ゲート電極１９３は、第１ゲート絶縁層１９２を挟んで第１ゲートトレンチ８１に埋め込まれている。第１ゲート電極１９３は、より具体的には、第１ゲートトレンチ８１において第１ゲート絶縁層１９２によって区画された凹状の空間に一体物として埋め込まれている。第１ゲート電極１９３にはオン信号Ｖｏｎおよびオフ信号Ｖｏｆｆを含む第１ゲート制御信号（第１制御信号）が印加される。
　第１ゲート電極１９３は、導電性ポリシリコン、タングステン、アルミニウム、銅、アルミニウム合金および銅合金のうちの少なくとも１種を含んでいてもよい。第１ゲート電極１９３は、この形態では、導電性ポリシリコンを含む。導電性ポリシリコンは、ｎ型不純物またはｐ型不純物を含んでいてもよい。導電性ポリシリコンは、ｎ型不純物を含むことが好ましい。
　第２トレンチゲート構造７０において、第２ゲート絶縁層１９４は、第２ゲートトレンチ１０１の内壁に沿って膜状に形成されている。第２ゲート絶縁層１９４は、第２ゲートトレンチ１０１内において凹状の空間を区画している。
　第２ゲート絶縁層１９４において第２ゲートトレンチ１０１の底壁７３を被覆する部分の厚さは、第２ゲート絶縁層１９４において第２ゲートトレンチ１０１の第２側壁７２および第２側壁７２を被覆する部分の厚さよりも大きくてもよい。むろん、第２ゲート絶縁層１９４は、一様な厚さを有していてもよい。
　第２ゲート電極１９５は、第２ゲート絶縁層１９４を挟んで第２ゲートトレンチ１０１に埋め込まれている。第２ゲート電極１９５は、より具体的には、第２ゲートトレンチ１０１において第２ゲート絶縁層１９４によって区画された凹状の空間に一体物として埋め込まれている。第２ゲート電極１９５にはオン信号Ｖｏｎおよびオフ信号Ｖｏｆｆを含む第２ゲート制御信号（第２制御信号）が印加される。
　第２ゲート電極１９５は、導電性ポリシリコン、タングステン、アルミニウム、銅、アルミニウム合金および銅合金のうちの少なくとも１種を含んでいてもよい。第２ゲート電極１９５は、第１ゲート電極１９３と同一種の導電材料を含んでいることが好ましい。第２ゲート電極１９５は、この形態では、導電性ポリシリコンを含む。導電性ポリシリコンは、ｎ型不純物またはｐ型不純物を含んでいてもよい。導電性ポリシリコンは、ｎ型不純物を含むことが好ましい。
　なお、具体的な図示は省略されるが、第１ゲート制御配線１７Ａは、第１ゲート電極１９３に電気的に接続され、第２ゲート制御配線１７Ｂは、第２ゲート電極１９５に電気的に接続される。
　図３２Ａは、図３１に示す半導体装置１９１の通常動作を説明するための断面斜視図である。図３２Ｂは、図３１に示す半導体装置１９１のアクティブクランプ動作を説明するための断面斜視図である。
　図３２Ａを参照して、パワーＭＩＳＦＥＴ９の通常動作時では、第１ゲート制御配線１７Ａに第１オン信号Ｖｏｎ１が入力され、第２ゲート制御配線１７Ｂに第２オン信号Ｖｏｎ２が入力される。第１オン信号Ｖｏｎ１および第２オン信号Ｖｏｎ２は、コントロールＩＣ１０からそれぞれ入力される。
　第１オン信号Ｖｏｎ１および第２オン信号Ｖｏｎ２は、ゲート閾値電圧Ｖｔｈ以上の電圧をそれぞれ有している。第１オン信号Ｖｏｎ１および第２オン信号Ｖｏｎ２は、それぞれ等しい電圧を有していてもよい。
　この場合、第１ゲート電極１９３および第２ゲート電極１９５がそれぞれオン状態になる。これにより、第１チャネル領域９１および第２チャネル領域１１１は共にオン状態に制御される。図３２Ａでは、オン状態の第１チャネル領域９１および第２チャネル領域１１１がドット状のハッチングによって示されている。
　その結果、第１ＭＩＳＦＥＴ５６および第２ＭＩＳＦＥＴ５７の双方が駆動される（Ｆｕｌｌ－ＯＮ制御）。通常動作時のチャネル利用率ＲＵは、１００％である。通常動作時の特性チャネル割合ＲＣは、５０％である。これにより、面積抵抗率Ｒｏｎ・Ａは、特性チャネル割合ＲＣが５０％未満である場合に比べて低下する。
　一方、図３２Ｂを参照して、パワーＭＩＳＦＥＴ９のアクティブクランプ動作時では、第１ゲート制御配線１７Ａにオフ信号Ｖｏｆｆが入力され、第２ゲート制御配線１７Ｂにクランプオン信号ＶＣｏｎが入力される。
　オフ信号Ｖｏｆｆおよびクランプオン信号ＶＣｏｎは、コントロールＩＣ１０からそれぞれ入力される。オフ信号Ｖｏｆｆは、ゲート閾値電圧Ｖｔｈ未満の電圧（たとえば基準電圧）を有している。クランプオン信号ＶＣｏｎは、ゲート閾値電圧Ｖｔｈ以上の電圧を有している。クランプオン信号ＶＣｏｎは、通常動作時の電圧以下または未満の電圧を有していてもよい。
　この場合、第１ゲート電極１９３がオフ状態となり、第２ゲート電極１９５がオン状態になる。これにより、第１チャネル領域９１がオフ状態に制御されると共に第２チャネル領域１１１がオン状態に制御される。図３２Ｂでは、オフ状態の第１チャネル領域９１が塗りつぶしハッチングによって示され、オン状態の第２チャネル領域１１１がドット状のハッチングによって示されている。
　その結果、第１ＭＩＳＦＥＴ５６がオフ状態に制御される一方、第２ＭＩＳＦＥＴ５７がオン状態に制御される（第２Ｈａｌｆ－ＯＮ制御）。これによりアクティブクランプ動作時のチャネル利用率ＲＵが、零を超えて通常動作時のチャネル利用率ＲＵ未満となる。
　アクティブクランプ動作時のチャネル利用率ＲＵは、５０％である。また、アクティブクランプ動作時の特性チャネル割合ＲＣは、２５％である。これにより、アクティブクランプ耐量Ｅａｃは、特性チャネル割合ＲＣが２５％を超える場合に比べて向上する。
　この制御例では、アクティブクランプ動作時において第２Ｈａｌｆ－ＯＮ制御が適用された例について説明した。しかし、アクティブクランプ動作時において第１Ｈａｌｆ－ＯＮ制御が適用されてもよい。
　以上、半導体装置１９１によっても半導体装置１に対して述べた効果と同様の効果を奏することができる。この形態では、第２チャネル割合Ｒ２（第２チャネル面積Ｓ２）が、第１チャネル割合Ｒ１（第１チャネル面積Ｓ１）と等しい例を示した。しかし、第２チャネル割合Ｒ２は、第２実施形態（図１６参照）の場合と同様に、第１チャネル割合Ｒ１と異なっていてもよい（Ｒ１≠Ｒ２）。第２チャネル割合Ｒ２は、第１チャネル割合Ｒ１未満（Ｒ２＜Ｒ１）であってもよい。
＜第７実施形態＞
　図３３は、図３１に対応する領域の断面斜視図であって、本発明の第７実施形態に係る半導体装置２０１を示す斜視図である。以下では、半導体装置１９１に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
　半導体装置１９１では、１個の第１ＦＥＴ構造５８および１個の第２ＦＥＴ構造６８が交互に配列される態様で、複数の第１ＦＥＴ構造５８および複数の第２ＦＥＴ構造６８が形成されている。これに対して、半導体装置２０１では、複数（この形態では２個）の第１ＦＥＴ構造５８の群および複数（この形態では２個）の第２ＦＥＴ構造６８の群が交互に配列される態様で、複数の第１ＦＥＴ構造５８および複数の第２ＦＥＴ構造６８が形成されている。
　また、半導体装置１９１は、トレンチコンタクト構造１２０を有していない。これに対して、半導体装置２０１は、トレンチコンタクト構造１２０を有している。半導体装置２０１は、より具体的には、第１トレンチゲート構造６０および第２トレンチゲート構造７０を互いに電気的に絶縁させる態様で、第１トレンチゲート構造６０および第２トレンチゲート構造７０にそれぞれ接続された複数のトレンチコンタクト構造１２０を含む。
　また、半導体装置１９１では、第２チャネル割合Ｒ２（第２チャネル面積Ｓ２）が、第１チャネル割合Ｒ１（第１チャネル面積Ｓ１）と等しい。これに対し、半導体装置２０１では、第２チャネル割合Ｒ２が、第１チャネル割合Ｒ１と異なっている（Ｒ１≠Ｒ２）。第２チャネル割合Ｒ２は、より具体的には、第１チャネル割合Ｒ１未満（Ｒ２＜Ｒ１）である。以下、半導体装置２０１の構造について具体的に説明する。
　図３３を参照して、複数のセル領域７５は、互いに隣り合う２個の第１ＦＥＴ構造５８の間の領域、互いに隣り合う１個の第１ＦＥＴ構造５８および１個の第２ＦＥＴ構造６８の間の領域、ならびに、互いに隣り合う２個の第２ＦＥＴ構造６８の間の領域にそれぞれ区画されている。
　複数のセル領域７５には、この形態では、互いに異なる値を有する３種の総チャネル割合ＲＴが適用されている。３種の総チャネル割合ＲＴは、第１総チャネル割合ＲＴ１、第２総チャネル割合ＲＴ２および第３総チャネル割合ＲＴ３を含む。
　第１総チャネル割合ＲＴ１は、互いに隣り合う２個の第１ＦＥＴ構造５８の間の領域に適用されている。なお、互いに隣り合う２個の第１ＦＥＴ構造５８の間の領域には、その構造上、第２チャネル領域１１１は形成されない。
　第１総チャネル割合ＲＴ１は、互いに隣り合う２個の第１ＦＥＴ構造５８の第１チャネル割合Ｒ１の合計値である。第１総チャネル割合ＲＴ１は、一例として６０％以上８０％以下に調整されていてもよい。第１総チャネル割合ＲＴ１は、この形態では、７５％に調整されている。第１総チャネル割合ＲＴ１において、一方側の第１チャネル割合Ｒ１および他方側の第１チャネル割合Ｒ１は、それぞれ３７．５％である。
　第２総チャネル割合ＲＴ２は、互いに隣り合う１個の第１ＦＥＴ構造５８および１個の第２ＦＥＴ構造６８の間の領域に適用されている。互いに隣り合う１個の第１ＦＥＴ構造５８および１個の第２ＦＥＴ構造６８の間の領域には、その構造上、第１チャネル領域９１および第２チャネル領域１１１が形成される。
　第２総チャネル割合ＲＴ２は、第１チャネル割合Ｒ１および第２チャネル割合Ｒ２の合計値である。第２総チャネル割合ＲＴ２は、一例として４０％を超えて６０％未満に調整されていてもよい。第２総チャネル割合ＲＴ２は、この形態では、５０％に調整されている。第２総チャネル割合ＲＴ２において、第１チャネル割合Ｒ１は２５％であり、第２チャネル割合Ｒ２は２５％である。
　第３総チャネル割合ＲＴ３は、互いに隣り合う２個の第２ＦＥＴ構造６８の間の領域に適用されている。なお、互いに隣り合う２個の第２ＦＥＴ構造６８の間の領域には、その構造上、第１チャネル領域９１は形成されない。
　第３総チャネル割合ＲＴ３は、互いに隣り合う２個の第２ＦＥＴ構造６８の第２チャネル割合Ｒ２の合計値である。第３総チャネル割合ＲＴ３は、一例として２０％以上４０％以下に調整されていてもよい。第３総チャネル割合ＲＴ３は、この形態では、２５％に調整されている。第３総チャネル割合ＲＴ３において、一方側の第２チャネル割合Ｒ２および他方側の第２チャネル割合Ｒ２は、それぞれ１２．５％である。
　第１チャネル領域９１は、全チャネルのうちの５０％（１／２）を超える割合を占めている。この形態では、第１チャネル領域９１は全チャネルのうちの６２．５％を占め、第２チャネル領域１１１は全チャネルのうちの３７．５％を占めている。つまり、第２チャネル割合Ｒ２は、第１チャネル割合Ｒ１未満（Ｒ２＜Ｒ１）である。平均チャネル割合ＲＡＶは、この形態では、５０％である。
　複数のトレンチコンタクト構造１２０は、複数の第１トレンチコンタクト構造２０２および複数の第２トレンチコンタクト構造２０３を含む。複数の第１トレンチコンタクト構造２０２は、複数の第２トレンチゲート構造７０から間隔を空けて、対応する複数の第１トレンチゲート構造６０の一端部にそれぞれ接続されている。複数の第１トレンチコンタクト構造２０２は、平面視においてアーチ状に形成されている。
　複数の第２トレンチコンタクト構造２０３は、複数の第１トレンチゲート構造６０から間隔を空けて、対応する複数の第２トレンチゲート構造７０の一端部にそれぞれ接続されている。複数の第２トレンチコンタクト構造２０３は、平面視においてアーチ状に形成されている。
　各第１トレンチコンタクト構造２０２は、第１コンタクトトレンチ２０４、第１コンタクト絶縁層２０５および第１コンタクト電極２０６を含む。第１コンタクトトレンチ２０４、第１コンタクト絶縁層２０５および第１コンタクト電極２０６は、この形態では、第１ゲートトレンチ８１、第１ゲート絶縁層１９２および第１ゲート電極１９３に対応した構造をそれぞれ有している。
　各第１トレンチコンタクト構造２０２において第１コンタクトトレンチ２０４は、互いに隣り合う複数の第１ゲートトレンチ８１の一端部に連通している。第１コンタクト絶縁層２０５は、各第１ゲートトレンチ８１および第１コンタクトトレンチ２０４の間の連通部において第１ゲート絶縁層１９２と一体を成している。第１コンタクト電極２０６は、各第１ゲートトレンチ８１および第１コンタクトトレンチ２０４の間の連通部において第１ゲート電極１９３と一体を成している。
　各第２トレンチコンタクト構造２０３は、第２コンタクトトレンチ２０７、第２コンタクト絶縁層２０８および第２コンタクト電極２０９を含む。第２コンタクトトレンチ２０７、第２コンタクト絶縁層２０８および第２コンタクト電極２０９は、この形態では、第２ゲートトレンチ１０１、第２ゲート絶縁層１９４および第２ゲート電極１９５に対応した構造をそれぞれ有している。
　各第２トレンチコンタクト構造２０３において第２コンタクトトレンチ２０７は、互いに隣り合う複数の第２ゲートトレンチ１０１の一端部に連通している。第２コンタクト絶縁層２０８は、各第２ゲートトレンチ１０１および第２コンタクトトレンチ２０７の間の連通部において第２ゲート絶縁層１９４と一体を成している。第２コンタクト電極２０９は、各第２ゲートトレンチ１０１および第２コンタクトトレンチ２０７の間の連通部において第２ゲート電極１９５と一体を成している。
　具体的な図示は省略されるが、第１ゲート制御配線１７Ａは第１ゲート電極１９３および第１コンタクト電極２０６に電気的に接続され、第２ゲート制御配線１７Ｂは第２ゲート電極１９５および第２コンタクト電極２０９に電気的に接続される。
　図３４Ａは、図３３に示す半導体装置２０１の通常動作を説明するための断面斜視図である。図３４Ｂは、図３３に示す半導体装置２０１のアクティブクランプ動作を説明するための断面斜視図である。図３４Ａおよび図３４Ｂでは、説明の便宜上、第１主面３の上の構造を省略し、ゲート制御配線１７を簡略化している。
　図３４Ａを参照して、パワーＭＩＳＦＥＴ９の通常動作時では、第１ゲート制御配線１７Ａに第１オン信号Ｖｏｎ１が入力され、第２ゲート制御配線１７Ｂに第２オン信号Ｖｏｎ２が入力される。第１オン信号Ｖｏｎ１および第２オン信号Ｖｏｎ２は、コントロールＩＣ１０からそれぞれ入力される。
　第１オン信号Ｖｏｎ１および第２オン信号Ｖｏｎ２は、ゲート閾値電圧Ｖｔｈ以上の電圧をそれぞれ有している。第１オン信号Ｖｏｎ１および第２オン信号Ｖｏｎ２は、それぞれ等しい電圧を有していてもよい。
　この場合、第１ゲート電極１９３および第２ゲート電極１９５がそれぞれオン状態になる。これにより、第１チャネル領域９１および第２チャネル領域１１１は共にオン状態に制御される。図３４Ａでは、オン状態の第１チャネル領域９１および第２チャネル領域１１１がドット状のハッチングによって示されている。
　その結果、第１ＭＩＳＦＥＴ５６および第２ＭＩＳＦＥＴ５７の双方が駆動される（Ｆｕｌｌ－ＯＮ制御）。通常動作時のチャネル利用率ＲＵは、１００％である。通常動作時の特性チャネル割合ＲＣは、５０％である。これにより、面積抵抗率Ｒｏｎ・Ａは、特性チャネル割合ＲＣが５０％未満である場合に比べて低下する。
　一方、図３４Ｂを参照して、パワーＭＩＳＦＥＴ９のアクティブクランプ動作時では、第１ゲート制御配線１７Ａにオフ信号Ｖｏｆｆが入力され、第２ゲート制御配線１７Ｂにクランプオン信号ＶＣｏｎが入力される。オフ信号Ｖｏｆｆおよびクランプオン信号ＶＣｏｎは、コントロールＩＣ１０からそれぞれ入力される。
　オフ信号Ｖｏｆｆは、ゲート閾値電圧Ｖｔｈ未満の電圧（例えば基準電圧）を有している。クランプオン信号ＶＣｏｎは、ゲート閾値電圧Ｖｔｈ以上の電圧を有している。クランプオン信号ＶＣｏｎは、通常動作時の電圧以下または未満の電圧を有していてもよい。
　この場合、第１ゲート電極１９３がオフ状態となり、第２ゲート電極１９５がオン状態になる。これにより、第１チャネル領域９１がオフ状態に制御されると共に第２チャネル領域１１１がオン状態に制御される。図３４Ｂでは、オフ状態の第１チャネル領域９１が塗りつぶしハッチングによって示され、オン状態の第２チャネル領域１１１がドット状のハッチングによって示されている。
　その結果、第１ＭＩＳＦＥＴ５６がオフ状態に制御される一方で、第２ＭＩＳＦＥＴ５７がオン状態に制御される（第２Ｈａｌｆ－ＯＮ制御）。これにより、アクティブクランプ動作時のチャネル利用率ＲＵが、零を超えて通常動作時のチャネル利用率ＲＵ未満となる。アクティブクランプ動作時のチャネル利用率ＲＵは、より具体的には、通常動作時のチャネル利用率ＲＵの１／２未満になる。
　アクティブクランプ動作時のチャネル利用率ＲＵは、３７．５％である。また、アクティブクランプ動作時の特性チャネル割合ＲＣは、１８．７５％である。これにより、アクティブクランプ耐量Ｅａｃは、特性チャネル割合ＲＣが１８．７５％を超える場合に比べて向上する。
　以上、半導体装置２０１によっても半導体装置１９１に対して述べた効果と同様の効果を奏することができる。また、半導体装置２０１では、複数（この形態では２個）の第１ＦＥＴ構造５８の群および複数（この形態では２個）の第２ＦＥＴ構造６８の群が交互に配列される態様で、複数の第１ＦＥＴ構造５８および複数の第２ＦＥＴ構造６８が形成されている。
　複数の第１ＦＥＴ構造５８が互いに隣り合う構造では、互いに隣り合う複数の第１ＦＥＴ構造５８の間の領域において第２チャネル領域１１１に接続させることなく第１チャネル領域９１を形成できる。したがって、第１チャネル領域９１を適切に形成できるから、第１チャネル割合Ｒ１を適切に調整できる。
　同様に、複数の第２ＦＥＴ構造６８が互いに隣り合う構造では、互いに隣り合う複数の第２ＦＥＴ構造６８の間の領域において第１チャネル領域９１に接続させることなく第２チャネル領域１１１を形成できる。したがって、第２チャネル領域１１１を適切に形成できるから、第２チャネル割合Ｒ２を適切に調整できる。これにより、平均チャネル割合ＲＡＶおよび特性チャネル割合ＲＣを適切に調整できる。
＜第８実施形態＞
　図３５は、図７に対応する領域の断面斜視図であって、本発明の第８実施形態に係る半導体装置２１１を示す一部切り欠き断面斜視図である。以下では、半導体装置１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
　半導体装置１は、トレンチゲート型の第１ＦＥＴ構造５８およびトレンチゲート型の第２ＦＥＴ構造６８を含む。これに対して、半導体装置２１１は、プレーナゲート型の第１ＦＥＴ構造５８およびプレーナゲート型の第２ＦＥＴ構造６８を含む。以下、半導体装置２１１の具体的な構造について説明する。
　図３５を参照し、半導体層２の第１主面３の表層部には、複数のボディ領域５５が形成されている。複数のボディ領域５５は、パワーＭＩＳＦＥＴ９の基礎となる領域である。複数のボディ領域５５は、第１方向Ｘに沿って間隔を空けて形成され、第２方向Ｙに沿って帯状に延びている。複数のボディ領域５５は、平面視において全体としてストライプ状に形成されている。
　各第１ＦＥＴ構造５８は、各ボディ領域５５の表層部に形成された第１ソース領域９２を含む。第１ソース領域９２は、第２方向Ｙに沿って帯状に延びている。各第２ＦＥＴ構造６８は、各ボディ領域５５の表層部に形成された第２ソース領域１１２を含む。第２ソース領域１１２は、より具体的には、第１方向Ｘに沿って間隔を空けて形成され、第２方向Ｙに沿って帯状に延びている。
　各第１ＦＥＴ構造５８および各第２ＦＥＴ構造６８は、各ボディ領域５５の表層部に形成されたｐ＋型のコンタクト領域２１２を含む。コンタクト領域２１２は、第１ＦＥＴ構造５８および第２ＦＥＴ構造６８に共有されている。コンタクト領域２１２は、第１ソース領域９２および第２ソース領域１１２の間の領域に形成されている。コンタクト領域２１２は、第２方向Ｙに沿って帯状に延びている。
　第１ＦＥＴ構造５８は、半導体層２の第１主面３の上に形成された第１プレーナゲート構造２１３を含む。第１プレーナゲート構造２１３は、第２方向Ｙに沿って帯状に延び、ドリフト領域５４、ボディ領域５５および第１ソース領域９２に対向している。
　各第１プレーナゲート構造２１３は、より具体的には、第１ゲート絶縁層２１４および第１ゲート電極２１５を含む。第１ゲート絶縁層２１４は、第１主面３の上に形成されている。第１ゲート絶縁層２１４は、第１主面３の上においてドリフト領域５４、ボディ領域５５および第１ソース領域９２を被覆している。第１ゲート電極２１５は、第１ゲート絶縁層２１４を挟んでドリフト領域５４、ボディ領域５５および第１ソース領域９２に対向している。
　第１ＭＩＳＦＥＴ５６の第１チャネル領域９１は、この形態では、ボディ領域５５においてドリフト領域５４および第１ソース領域９２の間の領域に形成される。第１チャネル領域９１は、第１ゲート絶縁層２１４を挟んで第１ゲート電極２１５に対向する。
　第２ＦＥＴ構造６８は、半導体層２の第２主面４の上に形成された第２プレーナゲート構造２２３を含む。第２プレーナゲート構造２２３は、第２方向Ｙに沿って帯状に延び、ドリフト領域５４、ボディ領域５５および第２ソース領域１１２に対向している。
　各第２プレーナゲート構造２２３は、より具体的には、第２ゲート絶縁層２２４および第２ゲート電極２２５を含む。第２ゲート絶縁層２２４は、第２主面４の上に形成されている。第２ゲート絶縁層２２４は、第２主面４の上においてドリフト領域５４、ボディ領域５５および第２ソース領域１１２を被覆している。第２ゲート電極２２５は、第２ゲート絶縁層２２４を挟んでドリフト領域５４、ボディ領域５５および第２ソース領域１１２に対向している。
　第２ＭＩＳＦＥＴ５７の第２チャネル領域１１１は、この形態では、ボディ領域５５においてドリフト領域５４および第２ソース領域１１２の間の領域に形成される。第２チャネル領域１１１は、第２ゲート絶縁層２２４を挟んで第２ゲート電極２２５に対向する。
　第１主面３の上には、層間絶縁層１４２が形成されている。層間絶縁層１４２には、複数のソース開口２３０が形成されている。各ソース開口２３０は、層間絶縁層１４２において互いに隣り合う第１プレーナゲート構造２１３および第２プレーナゲート構造２２３の間の領域を被覆する部分に形成されている。各ソース開口２３０は、第１ソース領域９２、第２ソース領域１１２およびコンタクト領域２１２を露出させている。
　具体的な図示は省略されるが、ソース電極１２は、各ソース開口２３０に入り込むように層間絶縁層１４２の上に形成される。ソース電極１２は、各ソース開口２３０内において第１ソース領域９２、第２ソース領域１１２およびコンタクト領域２１２に電気的に接続される。また、具体的な図示は省略されるが、第１ゲート制御配線１７Ａは第１ゲート電極１９３に電気的に接続され、第２ゲート制御配線１７Ｂは第２ゲート電極１９５に電気的に接続される。
　図３６Ａは、図３５に示す半導体装置２１１の通常動作を説明するための断面斜視図である。図３６Ｂは、図３５に示す半導体装置２１１のアクティブクランプ動作を説明するための断面斜視図である。
　図３６Ａを参照して、パワーＭＩＳＦＥＴ９の通常動作時では、第１ゲート制御配線１７Ａに第１オン信号Ｖｏｎ１が入力され、第２ゲート制御配線１７Ｂに第２オン信号Ｖｏｎ２が入力される。第１オン信号Ｖｏｎ１および第２オン信号Ｖｏｎ２は、コントロールＩＣ１０からそれぞれ入力される。
　第１オン信号Ｖｏｎ１および第２オン信号Ｖｏｎ２は、ゲート閾値電圧Ｖｔｈ以上の電圧をそれぞれ有している。第１オン信号Ｖｏｎ１および第２オン信号Ｖｏｎ２は、それぞれ等しい電圧を有していてもよい。
　この場合、第１ゲート電極１９３および第２ゲート電極１９５がそれぞれオン状態になる。これにより、第１チャネル領域９１および第２チャネル領域１１１は共にオン状態に制御される。
　その結果、第１ＭＩＳＦＥＴ５６および第２ＭＩＳＦＥＴ５７の双方が駆動される（Ｆｕｌｌ－ＯＮ制御）。通常動作時のチャネル利用率ＲＵは、１００％である。通常動作時の特性チャネル割合ＲＣは、５０％である。これにより、面積抵抗率Ｒｏｎ・Ａは、特性チャネル割合ＲＣが５０％未満である場合に比べて低下する。
　一方、図３６Ｂを参照して、パワーＭＩＳＦＥＴ９のアクティブクランプ動作時では、第１ゲート制御配線１７Ａにオフ信号Ｖｏｆｆが入力され、第２ゲート制御配線１７Ｂにクランプオン信号ＶＣｏｎが入力される。オフ信号Ｖｏｆｆおよびクランプオン信号ＶＣｏｎは、コントロールＩＣ１０からそれぞれ入力される。
　オフ信号Ｖｏｆｆは、ゲート閾値電圧Ｖｔｈ未満の電圧（例えば基準電圧）を有している。クランプオン信号ＶＣｏｎは、ゲート閾値電圧Ｖｔｈ以上の電圧を有している。クランプオン信号ＶＣｏｎは、通常動作時の電圧以下または未満の電圧を有していてもよい。
　この場合、第１ゲート電極１９３がオフ状態となり、第２ゲート電極１９５がオン状態になる。これにより、第１チャネル領域９１がオフ状態に制御されると共に第２チャネル領域１１１がオン状態に制御される。
　その結果、第１ＭＩＳＦＥＴ５６がオフ状態に制御される一方で、第２ＭＩＳＦＥＴ５７がオン状態に制御される（第２Ｈａｌｆ－ＯＮ制御）。これにより、アクティブクランプ動作時のチャネル利用率ＲＵが、零を超えて通常動作時のチャネル利用率ＲＵ未満になる。アクティブクランプ動作時のチャネル利用率ＲＵは、５０％である。また、アクティブクランプ動作時の特性チャネル割合ＲＣは、２５％である。これにより、アクティブクランプ耐量Ｅａｃは、特性チャネル割合ＲＣが２５％を超える場合に比べて向上する。
　以上、半導体装置２１１によっても半導体装置１に対して述べた効果と同様の効果を奏することができる。
＜第９実施形態＞
　図３７は、本発明の第９実施形態に係る半導体装置２４１を１つの方向から見た斜視図である。以下では、半導体装置１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
　前述の第１実施形態では、半導体装置１がハイサイド側のスイッチングデバイスである形態例について説明した。しかし、半導体装置１は、ローサイド側のスイッチングデバイスとしても提供されることができる。ここでは、ローサイド側のスイッチングデバイスとして製造された半導体装置１の一形態例を、第９実施形態に係る半導体装置２４１として説明する。
　半導体装置２４１に組み込まれるパワーＭＩＳＦＥＴ９の構造（制御例）としては、第１実施形態に係るパワーＭＩＳＦＥＴ９の構造（制御例）に限らず、第２実施形態、第３実施形態、第４実施形態、第５実施形態、第６実施形態、第７実施形態および第８実施形態に示されたパワーＭＩＳＦＥＴ９の構造（制御例）のいずれか１つが適用される。半導体装置２４１のパワーＭＩＳＦＥＴ９の構造（制御例）の説明については、第１～第８実施形態に係るパワーＭＩＳＦＥＴ９の構造（制御例）の説明のいずれか１つが準用されるものとし、省略する。
　図３７を参照し、半導体装置２４１は、第１実施形態等と同様に、半導体層２を含む。半導体層２には、第１実施形態等と同様に、出力領域６および入力領域７が設定されている。出力領域６は、パワーＭＩＳＦＥＴ９を含む。入力領域７は、コントロールＩＣ１０を含む。
　半導体層２の上には、複数（この形態では３つ）の電極１１，１２，１３が形成されている。図３７では、ハッチングによって複数の電極１１～１３が示されている。複数の電極１１～１３の個数、配置および平面形状は任意であり、図３７に示される形態に限定されない。
　複数の電極１１～１３の個数、配置および平面形状は、パワーＭＩＳＦＥＴ９の仕様やコントロールＩＣ１０の仕様に応じて調整される。複数の電極１１～１３は、この形態では、ドレイン電極１１（出力電極）、ソース電極１２（基準電圧電極）および入力電極１３を含む。
　ドレイン電極１１は、第１実施形態等と同様に、半導体層２の第２主面４の上に形成されている。ドレイン電極１１は、パワーＭＩＳＦＥＴ９によって生成された電気信号を外部に伝達する。
　ソース電極１２は、第１実施形態等と同様に、第１主面３において出力領域６の上に形成されている。ソース電極１２は、パワーＭＩＳＦＥＴ９やコントロールＩＣ１０の各種機能回路に基準電圧（たとえばグランド電圧）を提供する。
　入力電極１３は、第１実施形態等と同様、第１主面３において入力領域７の上に形成されている。入力電極１３は、コントロールＩＣ１０を駆動するための入力電圧を伝える。
　半導体層２の上には、第１実施形態等と同様に、制御配線の一例としてのゲート制御配線１７が形成されている。ゲート制御配線１７は、この形態では、第１ゲート制御配線１７Ａ、第２ゲート制御配線１７Ｂおよび第３ゲート制御配線１７Ｃを含む。ゲート制御配線１７は、出力領域６および入力領域７に選択的に引き回されている。ゲート制御配線１７は、出力領域６においてパワーＭＩＳＦＥＴ９のゲートに電気的に接続され、入力領域７においてコントロールＩＣ１０に電気的に接続されている。
　図３８は、図３７に示す半導体装置２４１の電気的構造を示すブロック回路図である。以下では、半導体装置２４１が車に搭載される場合を例にとって説明する。
　半導体装置２４１は、出力電極としてのドレイン電極１１、基準電圧電極としてのソース電極１２、入力電極１３、ゲート制御配線１７、パワーＭＩＳＦＥＴ９およびコントロールＩＣ１０を含む。
　ドレイン電極１１は、パワーＭＩＳＦＥＴ９のドレインに電気的に接続されている。ドレイン電極１１は、負荷に接続される。ソース電極１２は、パワーＭＩＳＦＥＴ９のソースに電気的に接続されている。ソース電極１２は、パワーＭＩＳＦＥＴ９およびコントロールＩＣ１０に基準電圧を提供する。
　入力電極１３は、ＭＣＵ、ＤＣ／ＤＣコンバータ、ＬＤＯ等に接続されてもよい。入力電極１３は、コントロールＩＣ１０に入力電圧を提供する。パワーＭＩＳＦＥＴ９のゲートは、ゲート制御配線１７を介してコントロールＩＣ１０（後述のゲート制御回路２５）に接続されている。
　コントロールＩＣ１０は、この形態では、電流・電圧制御回路２３、保護回路２４、ゲート制御回路２５およびアクティブクランプ回路２６を含む。
　電流・電圧制御回路２３は、ソース電極１２、入力電極１３、保護回路２４およびゲート制御回路２５に接続されている。電流・電圧制御回路２３は、入力電極１３からの電気信号および保護回路２４からの電気信号に応じて、種々の電圧を生成する。電流・電圧制御回路２３は、この形態では、駆動電圧生成回路３０、第１定電圧生成回路３１、第２定電圧生成回路３２および基準電圧・基準電流生成回路３３を含む。
　駆動電圧生成回路３０は、ゲート制御回路２５を駆動するための駆動電圧を生成する。駆動電圧生成回路３０により生成された駆動電圧は、ゲート制御回路２５に入力される。
　第１定電圧生成回路３１は、保護回路２４を駆動するための第１定電圧を生成する。第１定電圧生成回路３１は、ツェナーダイオードやレギュレータ回路を含んでいてもよい。第１定電圧は、保護回路２４（たとえば過電流保護回路３４）に入力される。
　第２定電圧生成回路３２は、保護回路２４を駆動するための第２定電圧を生成する。第２定電圧生成回路３２は、ツェナーダイオードやレギュレータ回路を含んでいてもよい。第２定電圧は、保護回路２４（たとえば過熱保護回路３６）に入力される。
　基準電圧・基準電流生成回路３３は、各種回路の基準電圧および基準電流を生成する。基準電圧及び基準電流は、各種回路に入力される。各種回路がコンパレータを含む場合、基準電圧及び基準電流は、当該コンパレータに入力されてもよい。
　保護回路２４は、電流・電圧制御回路２３、ゲート制御回路２５およびパワーＭＩＳＦＥＴ９のソースに接続されている。保護回路２４は、過電流保護回路３４および過熱保護回路３６を含む。
　過電流保護回路３４は、過電流からパワーＭＩＳＦＥＴ９を保護する。過電流保護回路３４は、ゲート制御回路２５に接続されている。過電流保護回路３４は、電流モニタ回路を含んでいてもよい。過電流保護回路３４によって生成された信号は、ゲート制御回路２５（より具体的には、後述する駆動信号出力回路４０）に入力される。
　過熱保護回路３６は、過度な温度上昇からパワーＭＩＳＦＥＴ９を保護する。過熱保護回路３６は、電流・電圧制御回路２３に接続されている。過熱保護回路３６は、半導体装置２４１の温度を監視する。過熱保護回路３６は、感温ダイオードやサーミスタ等の感温デバイスを含んでいてもよい。過熱保護回路３６によって生成された信号は、電流・電圧制御回路２３に入力される。
　ゲート制御回路２５は、パワーＭＩＳＦＥＴ９のオン状態およびオフ状態を制御する。ゲート制御回路２５は、電流・電圧制御回路２３、保護回路２４、パワーＭＩＳＦＥＴ９のゲートに接続されている。
　ゲート制御回路２５は、電流・電圧制御回路２３からの電気信号および保護回路２４からの電気信号に応じて、ゲート制御配線１７の個数に応じた複数種のゲート制御信号を生成する。複数種のゲート制御信号は、ゲート制御配線１７を介してパワーＭＩＳＦＥＴ９のゲートに入力される。
　ゲート制御回路２５は、より具体的には、発振回路３８、チャージポンプ回路３９および駆動信号出力回路４０を含む。発振回路３８は、電流・電圧制御回路２３からの電気信号に応じて発振し、所定の電気信号を生成する。発振回路３８によって生成された電気信号は、チャージポンプ回路３９に入力される。チャージポンプ回路３９は、発振回路３８からの電気信号を昇圧させる。チャージポンプ回路３９によって昇圧された電気信号は、駆動信号出力回路４０に入力される。
　駆動信号出力回路４０は、チャージポンプ回路３９からの電気信号および保護回路２４（より具体的には、過電流保護回路３４）からの電気信号に応じて複数種のゲート制御信号を生成する。複数種のゲート制御信号は、ゲート制御配線１７を介してパワーＭＩＳＦＥＴ９のゲートに入力される。これにより、パワーＭＩＳＦＥＴ９が駆動制御される。
　アクティブクランプ回路２６は、逆起電力からパワーＭＩＳＦＥＴ９を保護する。アクティブクランプ回路２６は、ドレイン電極１１、パワーＭＩＳＦＥＴ９のゲートに接続されている。
　図３９は、図３７に示す半導体装置２４１の通常動作およびアクティブクランプ動作を説明するための回路図である。図４０は、図３９に示す回路図に適用される主要な電気信号の波形図である。
　ここでは、パワーＭＩＳＦＥＴ９に誘導性負荷Ｌが接続された回路例を用いて、半導体装置２４１の通常動作およびアクティブクランプ動作を説明する。ソレノイド、モータ、トランス、リレー等の巻線（コイル）を利用したデバイスが、誘導性負荷Ｌとして例示される。誘導性負荷Ｌは、Ｌ負荷とも称される。
　図３９を参照して、パワーＭＩＳＦＥＴ９のソースは、グランドに接続されている。パワーＭＩＳＦＥＴ９のドレインは、誘導性負荷Ｌに電気的に接続されている。パワーＭＩＳＦＥＴ９のゲートおよびドレインは、アクティブクランプ回路２６に接続されている。パワーＭＩＳＦＥＴ９のゲートおよびソースは、抵抗Ｒに接続されている。アクティブクランプ回路２６は、この回路例では、互いにバイアス接続されたｋ個（ｋは自然数）のツェナーダイオードＤＺを含む。
　図３９および図４０を参照し、オフ状態のパワーＭＩＳＦＥＴ９のゲートにオン信号Ｖｏｎが入力されると、パワーＭＩＳＦＥＴ９がオフ状態からオン状態に切り替わる（通常動作）。オン信号Ｖｏｎは、ゲート閾値電圧Ｖｔｈ以上（Ｖｔｈ≦Ｖｏｎ）の電圧を有している。パワーＭＩＳＦＥＴ９は、所定のオン時間ＴＯＮだけ、オン状態に維持される。
　パワーＭＩＳＦＥＴ９がオン状態に切り替わると、ドレイン電流ＩＤが、パワーＭＩＳＦＥＴ９のドレインからソースに向けて流れ始める。ドレイン電流ＩＤは、パワーＭＩＳＦＥＴ９のオン時間ＴＯＮに比例して増加する。誘導性負荷Ｌは、ドレイン電流ＩＤの増加に起因して誘導性エネルギを蓄積させる。
　パワーＭＩＳＦＥＴ９のゲートにオフ信号Ｖｏｆｆが入力されると、パワーＭＩＳＦＥＴ９がオン状態からオフ状態に切り替わる。オフ信号Ｖｏｆｆは、ゲート閾値電圧Ｖｔｈ未満の電圧（Ｖｏｆｆ＜Ｖｔｈ）を有している。オフ信号Ｖｏｆｆは、基準電圧（たとえばグランド電圧）であってもよい。パワーＭＩＳＦＥＴ９がオフ状態に切り替わると、誘導性負荷Ｌの誘導性エネルギが、逆起電力としてパワーＭＩＳＦＥＴ９に印加される。
　これにより、パワーＭＩＳＦＥＴ９がアクティブクランプ状態になる（アクティブクランプ動作）。パワーＭＩＳＦＥＴ９がアクティブクランプ状態になると、ドレイン電圧ＶＤＳが、クランプ電圧ＶＤＳＳＣＬまで急激に上昇する。
　クランプ電圧ＶＤＳＳＣＬが最大定格ドレイン電圧ＶＤＳＳを超えた場合（ＶＤＳＳ＜ＶＤＳＳＣＬ）、パワーＭＩＳＦＥＴ９は破壊に至る。パワーＭＩＳＦＥＴ９は、クランプ電圧ＶＤＳＳＣＬが最大定格ドレイン電圧ＶＤＳＳ以下（ＶＤＳＳＣＬ≦ＶＤＳＳ）になるように設計される。
　クランプ電圧ＶＤＳＳＣＬが最大定格ドレイン電圧ＶＤＳＳ以下の場合（ＶＤＳＳＣＬ≦ＶＤＳＳ）、逆方向電流ＩＺが、アクティブクランプ回路２６に流れる。これにより、アクティブクランプ回路２６の端子間に制限電圧ＶＬが形成される。制限電圧ＶＬは、この形態では、アクティブクランプ回路２６におけるツェナーダイオードＤＺの端子間電圧ＶＺの総和（ＶＬ＝ｋ・ＶＺ）である。
　また、逆方向電流ＩＺは、抵抗Ｒを通過してグランドに至る。これにより、抵抗Ｒの端子間に端子間電圧ＶＲが形成される。抵抗Ｒの端子間電圧ＶＲ（＝ＩＺ×Ｒ）は、ゲート閾値電圧Ｖｔｈ以上（Ｖｔｈ≦ＶＲ）に調整される。端子間電圧ＶＲは、クランプオン電圧ＶＣＬＰとしてパワーＭＩＳＦＥＴ９のゲート・ソース間に印加される。従って、パワーＭＩＳＦＥＴ９は、アクティブクランプ状態においてオン状態を維持する。クランプオン電圧ＶＣＬＰ（端子間電圧ＶＲ）は、オン信号Ｖｏｎ未満の電圧を有していてもよい。
　これにより、誘導性負荷Ｌの誘導性エネルギが、パワーＭＩＳＦＥＴ９で消費（吸収）される。ドレイン電流ＩＤは、アクティブクランプ時間ＴＡＶを経て、パワーＭＩＳＦＥＴ９のオフ直前のピーク値ＩＡＶからゼロに減少する。これにより、ゲート電圧ＶＧＳがグランド電圧になり、ドレイン電圧ＶＤＳが電源電圧ＶＢになり、パワーＭＩＳＦＥＴ９がオン状態からオフ状態に切り替わる。
　パワーＭＩＳＦＥＴ９のアクティブクランプ耐量Ｅａｃは、アクティブクランプ動作時における耐量によって定義される。アクティブクランプ耐量Ｅａｃは、より具体的には、パワーＭＩＳＦＥＴ９のオン状態からオフ状態への遷移時において、誘導性負荷Ｌの誘導性エネルギに起因して生じる逆起電力に対する耐量によって定義される。
　アクティブクランプ耐量Ｅａｃは、さらに具体的には、図３６の回路例で明らかにされたように、クランプ電圧ＶＤＳＳＣＬに起因して生じるエネルギに対する耐量によって定義される。
　以上、半導体装置２４１によっても半導体装置１に対して述べた効果と同様の効果を奏することができる。
　本発明の実施形態について述べたが、本発明は更に他の形態で実施することもできる。
　前述の各実施形態において、第３ゲート制御配線１７Ｃに電気的に接続される第１底側電極８６及び第２底側電極１０６がフィールド電極として機能する場合、第３ゲート制御配線１７Ｃは、コントロールＩＣに代えてソース電極１２に電気的に接続されてもよい。
　この場合、第３ゲート制御配線１７Ｃは、ソース電極１２から引き出されてもよい。従って、基準電圧（たとえばグランド電圧）は、ソース電極１２から第３ゲート制御配線１７Ｃを介して第１底側電極８６および第２底側電極１０６に伝達される。このような構造によっても、半導体装置１等に対して述べた効果と同様の効果を奏することができる。
　前述の各実施形態において、アクティブクランプ動作時のチャネル利用率ＲＵおよび通常動作時のチャネル利用率ＲＵを適切に制御できるのであれば、複数の第１ＦＥＴ構造５８および複数の第２ＦＥＴ構造６８の配列は任意である。
　たとえば、複数の第２ＦＥＴ構造６８は、複数の第１ＦＥＴ構造５８を挟む態様で複数の第１ＦＥＴ構造５８と交互に配列されていてもよい。複数の第２ＦＥＴ構造６８は、２個、３個、４個、５個、６個、７個、８個、９個または１０個の第１ＦＥＴ構造５８を挟む態様で複数の第１ＦＥＴ構造５８と交互に配列されていてもよい。
　同様に、複数の第１ＦＥＴ構造５８は、複数の第２ＦＥＴ構造６８を挟む態様で、複数の第１ＦＥＴ構造５８と交互に配列されていてもよい。複数の第１ＦＥＴ構造５８は、２個、３個、４個、５個、６個、７個、８個、９個または１０個の第２ＦＥＴ構造６８を挟む態様で、複数の第２ＦＥＴ構造６８と交互に配列されていてもよい。
　むろん、複数（２個以上）の第１ＦＥＴ構造５８の群および複数（２個以上）の第２ＦＥＴ構造６８の群が、互いに交互に配列されていてもよい。また、複数の第１ＦＥＴ構造５８の群および１個の第２ＦＥＴ構造６８が交互に配列される態様で、複数の第１ＦＥＴ構造５８および複数の第２ＦＥＴ構造６８が形成されていてもよい。また、１個の第１ＦＥＴ構造５８および複数の第２ＦＥＴ構造６８の群が交互に配列される態様で、複数の第１ＦＥＴ構造５８および複数の第２ＦＥＴ構造６８が形成されていてもよい。
　ただし、複数の第１ＦＥＴ構造５８および／または複数の第２ＦＥＴ構造６８が群となって配列される場合、半導体層２の温度分布に偏りが形成されやすくなる。したがって、４個以下の第１ＦＥＴ構造５８および／または４個以下の第２ＦＥＴ構造６８が群となって配列されることが好ましい。
　前述の各実施形態において、アクティブクランプ動作時のチャネル利用率ＲＵおよび通常動作時のチャネル利用率ＲＵを適切に制御できるのであれば、各セル領域７５における総チャネル割合ＲＴの値は任意である。
　たとえば、前述の実施形態の幾つかにおいて、第１総チャネル割合ＲＴ１、第２総チャネル割合ＲＴ２および第３総チャネル割合ＲＴ３を含む総チャネル割合ＲＴが複数のセル領域７５に適用された例を説明した。
　しかし、互いに異なる値を有する複数種（２種以上）の総チャネル割合ＲＴが複数のセル領域７５に適用されてもよい。たとえば、互いに異なる値を有する２種、３種、４種、５種または６種、もしくは、それ以上の総チャネル割合ＲＴが複数のセル領域７５に適用されてもよい。
　また、前述の各実施形態では、パワーＭＩＳＦＥＴ９が、第１ＭＩＳＦＥＴ５６および第２ＭＩＳＦＥＴ５７を含む例について説明した。しかし、パワーＭＩＳＦＥＴ９は、互いに独立して制御可能な２個、３個、４個、５個または６個、もしくは、それ以上のＭＩＳＦＥＴを含んでいてもよい。複数（２個以上）のＭＩＳＦＥＴは、トレンチゲート構造に接続されるゲート制御配線１７の個数を変更するだけで形成されることができる。
　この場合、コントロールＩＣ１０は、アクティブクランプ動作時におけるチャネル利用率ＲＵが、零を超えて通常動作時におけるチャネル利用率ＲＵ未満となるように複数（２個以上）のＭＩＳＦＥＴを制御する。
　前述の各実施形態において、ゲート制御配線１７は、ドレイン電極１１、ソース電極１２、入力電極１３、基準電圧電極１４、ＥＮＡＢＬＥ電極１５およびＳＥＮＳＥ電極１６とは異なるレイヤに形成されていてもよいし、同一のレイヤに形成されていてもよい。また、ゲート制御配線１７において、第１ゲート制御配線１７Ａ、第２ゲート制御配線１７Ｂおよび第３ゲート制御配線１７Ｃは、互いに異なるレイヤに形成されていてもよいし、同一のレイヤに形成されていてもよい。
　前述の各実施形態において、ｐ型の半導体部分がｎ型の半導体部分とされ、ｎ型の半導体部分がｐ型の半導体部分とされてもよい。この場合、前述の各実施形態の説明は、「ｎ型」の部分が「ｐ型」と読み替えられ、「ｐ型」の部分が「ｎ型」と読み替えられる。
　前述の各実施形態に係る半導体装置１，１５１，１６１，１７１，１８１，１９１，２０１，２１１，２４１は、図４１および図４２に示されるように、半導体パッケージに組み込まれてもよい。図４１は、半導体パッケージ３０１を、封止樹脂３０７を透過して示す斜視図である。図４２は、図４１の平面図である。
　図４１および図４２を参照して、半導体パッケージ３０１は、この形態では、所謂ＳＯＰ（Small　Outline　Package）である。半導体パッケージ３０１は、ダイパッド３０２、半導体チップ３０３、導電性接合材３０４、複数（この形態では８個）のリード電極３０５Ａ～３０５Ｈ、複数（この形態では８個）の導線３０６Ａ～３０６Ｈおよび封止樹脂３０７を含む。
　ダイパッド３０２は、直方体形状に形成された金属板からなる。ダイパッド３０２は、鉄、アルミニウムまたは銅を含んでいてもよい。半導体チップ３０３は、第１～第９実施形態に係る半導体装置１，１５１，１６１，１７１，１８１，１９１，２０１，２１１，２４１のいずれか１つからなる。半導体チップ３０３は、ここでは、第１実施形態に係る半導体装置１からなる。
　半導体チップ３０３は、第２主面４をダイパッド３０２に対向させた姿勢で、ダイパッド３０２の上に配置されている。半導体チップ３０３のドレイン電極１１は、導電性接合材３０４を介してダイパッド３０２に接続されている。導電性接合材３０４は、金属ペーストまたは半田であってもよい。
　複数のリード電極３０５Ａ～３０５Ｈは、第１リード電極３０５Ａ、第２リード電極３０５Ｂ、第３リード電極３０５Ｃ、第４リード電極３０５Ｄ、第５リード電極３０５Ｅ、第６リード電極３０５Ｆ、第７リード電極３０５Ｇ及び第８リード電極３０５Ｈを含む。リード電極の個数は、半導体チップ３０３の機能に応じて選択され、図４１および図４２に示される個数に限定されない。
　複数のリード電極３０５Ａ～３０５Ｈは、鉄、アルミニウムまたは銅を含んでいてもよい。複数のリード電極３０５Ａ～３０５Ｈは、ダイパッド３０２から間隔を空けてダイパッド３０２の周囲に配置されている。
　より具体的には、４つのリード電極３０５Ａ～３０５Ｄは、ダイパッド３０２の一辺に沿って間隔を空けて配列されている。残りの４つのリード電極３０５Ｅ～３０５Ｈは、ダイパッド３０２においてリード電極３０５Ａ～３０５Ｄが配列された辺に対向する辺に沿って間隔を空けて配列されている。
　複数のリード電極３０５Ａ～３０５Ｈは、配列方向に直交する方向に沿って延びる帯状にそれぞれ形成されている。複数のリード電極３０５Ａ～３０５Ｈは、ダイパッド３０２に対向する一端部、および、その反対側の他端部を有している。複数のリード電極３０５Ａ～３０５Ｈの一端部は、半導体チップ３０３に内部接続される。複数のリード電極３０５Ａ～３０５Ｈの他端部は、実装基板等の接続対象に外部接続される。
　複数の導線３０６Ａ～３０６Ｈは、第１導線３０６Ａ、第２導線３０６Ｂ、第３導線３０６Ｃ、第４導線３０６Ｄ、第５導線３０６Ｅ、第６導線３０６Ｆ、第７導線３０６Ｇおよび第８導線３０６Ｈを含む。導線の個数は、半導体チップ３０３（半導体装置）の機能に応じて選択され、図４１および図４２に示される個数に限定されない。
　第１導線３０６Ａは、第１リード電極３０５Ａの一端部及びソース電極１２に電気的に接続されている。第１導線３０６Ａは、この形態では、金属クリップからなる。第１導線３０６Ａは、鉄、金、アルミニウムまたは銅を含んでいてもよい。第１導線３０６Ａは、パワーＭＩＳＦＥＴ９で生じた熱を、外部に効率的に放散させる。むろん、第１導線３０６Ａは、ボンディングワイヤからなっていてもよい。
　第２導線３０６Ｂは、第２リード電極３０５Ｂの一端部および基準電圧電極１４に電気的に接続されている。第３導線３０６Ｃは、第３リード電極３０５Ｃの一端部およびＥＮＡＢＬＥ電極１５に電気的に接続されている。第４導線３０６Ｄは、第４リード電極３０５Ｄの一端部およびＳＥＮＳＥ電極１６に電気的に接続されている。
　第５導線３０６Ｅは、第５リード電極３０５Ｅの一端部およびダイパッド３０２に電気的に接続されている。第６導線３０６Ｆは、第６リード電極３０５Ｆの一端部およびダイパッド３０２に電気的に接続されている。第７導線３０６Ｇは、第７リード電極３０５Ｇの一端部および入力電極１３に電気的に接続されている。第８導線３０６Ｈは、第８リード電極３０５Ｈの一端部およびダイパッド３０２に電気的に接続されている。
　第２～第８導線３０６Ｂ～３０６Ｈは、この形態では、ボンディングワイヤからなる。第２～第８導線３０６Ｂ～３０６Ｈは、金、アルミニウムまたは銅をそれぞれ含んでいてもよい。半導体チップ３０３および複数のリード電極３０５Ａ～３０５Ｈに対する複数の導線３０６Ａ～３０６Ｈの接続形態は任意であり、図４１および図４２に示される接続形態に限定されない。
　封止樹脂３０７は、複数のリード電極３０５Ａ～３０５Ｈの他端部が露出するように、半導体チップ３０３、ダイパッド３０２、複数のリード電極３０５Ａ～３０５Ｈの一端部および複数の導線３０６Ａ～３０６Ｈを封止している。封止樹脂３０７は、直方体形状に形成されている。封止樹脂３０７は、エポキシ樹脂を含んでいてもよい。
　半導体パッケージ３０１の形態はＳＯＰに制限されない。半導体パッケージ３０１としてＴＯ（Transistor　Outline）、ＱＦＮ（Quad　For　Non　Lead　Package）、ＤＦＰ（Dual　Flat　Package）、ＤＩＰ（Dual　Inline　Package）、ＱＦＰ（Quad　Flat　Package）、ＳＩＰ（Single　Inline　Package）またはＳＯＪ（Small　Outline　J-leaded　Package）、もしくは、これらに類する種々の形態が適用されてもよい。
　半導体パッケージ３０１（半導体装置１，１５１，１６１，１７１，１８１，１９１，２０１，２１１，２４１）は、図４３に示されるように、回路モジュールに組み込まれてもよい。図４３は、第１形態例に係る回路モジュール３１１の一部を示す平面図である。
　図４３を参照して、回路モジュール３１１は、実装基板３１２、複数の配線３１３、半導体パッケージ３０１（半導体装置１，１５１，１６１，１７１，１８１，１９１，２０１，２１１，２４１）、および、導電性接合材３１４を含む。
　実装基板３１２は、主面３１５を含む。複数の配線３１３は、実装基板３１２の主面３１５に形成されている。半導体パッケージ３０１（半導体装置１，１５１，１６１，１７１，１８１，１９１，２０１，２１１，２４１）は、導電性接合材３１４を介して複数の配線３１３に電気的に接続されるように実装基板３１２に実装されている。導電性接合材３１４は、金属ペーストまたは半田であってもよい。
　前述の各実施形態では、半導体装置１，１５１，１６１，１７１，１８１，１９１，２０１，２１１，２４１がパワーＭＩＳＦＥＴ９およびコントロールＩＣ１０を一体的に備えている例について説明した。
　しかし、パワーＭＩＳＦＥＴ９だけを有する半導体装置１，１５１，１６１，１７１，１８１，１９１，２０１，２１１，２４１が採用されてもよい。また、パワーＭＩＳＦＥＴ９だけを有する半導体装置１，１５１，１６１，１７１，１８１，１９１，２０１，２１１，２４１が、前述の半導体パッケージ３０１に組み込まれてもよい。
　パワーＭＩＳＦＥＴ９だけを有する半導体パッケージ３０１（半導体装置１，１５１，１６１，１７１，１８１，１９１，２０１，２１１，２４１）は、図４４に示されるように、回路モジュールに組み込まれてもよい。図４４は、第２形態例に係る回路モジュール３２１の一部を示す平面図である。
　図４４を参照して、回路モジュール３２１は、実装基板３２２、複数の配線３２３、半導体パッケージ３０１（半導体装置１，１５１，１６１，１７１，１８１，１９１，２０１，２１１，２４１）、第１導電性接合材３２４、コントロールＩＣデバイス３２５、および、第２導電性接合材３２６を含む。
　実装基板３２２は、主面３２７を含む。複数の配線３２３は、実装基板３２２の主面３２７に形成されている。半導体パッケージ３０１は、実装基板３２２に実装されている。半導体パッケージ３０１は、第１導電性接合材３２４を介して複数の配線３２３に電気的に接続されている。第１導電性接合材３２４は、金属ペースト又は半田であってもよい。
　コントロールＩＣデバイス３２５は、コントロールＩＣ１０（図２や図３８参照）を含む。コントロールＩＣデバイス３２５は、実装基板３２２に実装されている。コントロールＩＣデバイス３２５は、第２導電性接合材３２６を介して複数の配線３２３に電気的に接続されている。コントロールＩＣデバイス３２５は、さらに、複数の配線３２３を介して半導体パッケージ３０１に電気的に接続されている。
　半導体パッケージ３０１に対するコントロールＩＣデバイス３２５の電気的な接続態様は、先出の図２と同様である。コントロールＩＣデバイス３２５は、半導体パッケージ３０１（半導体装置１，１５１，１６１，１７１，１８１，１９１，２０１，２１１，２４１）を外部から制御する。
　このような構造によっても、前述の各実施形態において述べた効果を奏することができる。この形態では、コントロールＩＣ１０を含むワンチップのコントロールＩＣデバイス３２５が実装基板３２２に実装された例について説明した。
　しかし、コントロールＩＣデバイス３２５に代えて、コントロールＩＣ１０と同様の機能を有する回路網が、実装基板３２２に実装されていてもよい。コントロールＩＣ１０と同様の機能を有する回路網は、複数のディスクリートデバイスや任意の機能を有するＩＣチップを実装基板３２２に実装することによって構成されてもよい。
　むろん、前述の各実施形態におけるコントロールＩＣ１０やコントロールＩＣ１０と同様の機能を有する回路網の構成は任意であり、全ての機能回路（すなわち、センサＭＩＳＦＥＴ２１、入力回路２２、電流・電圧制御回路２３、保護回路２４、ゲート制御回路２５、アクティブクランプ回路２６、電流検出回路２７、電源逆接続保護回路２８および異常検出回路２９）を含む必要は必ずしもなく、一部の機能回路は取り除かれてもよい。
　この明細書は、第１～第９実施形態に示された特徴の如何なる組み合わせ形態をも制限しない。第１～第９実施形態は、それらの間で任意の態様および任意の形態において組み合わせられることができる。つまり、第１～第９実施形態に示された特徴が任意の態様および任意の形態で組み合わされた形態が採用されてもよい。
　その他、特許請求の範囲に記載された事項の範囲内において、種々の設計変更を施すことが可能である。
　引き続いて、アクティブクランプ動作時にパワーＭＩＳＦＥＴ９の第１Ｈａｌｆ－ＯＮ制御（ないしは第２Ｈａｌｆ－ＯＮ制御）を行うための電気的構造について、具体例を挙げながら詳細に説明する。
＜第１０実施形態＞
　図４５は、本発明の第１０実施形態に係る半導体装置（＝半導体装置１がハイサイドスイッチである場合（例えば図１～図４を参照）において、アクティブクランプ動作時にパワーＭＩＳＦＥＴの第１Ｈａｌｆ－ＯＮ制御を行うための電気的構造）を示すブロック回路図である。
　本実施形態の半導体装置Ｘ１は、ドレイン電極１１（＝電源電極ＶＢＢ）と、ソース電極１２（＝出力電極ＯＵＴ）と、パワーＭＩＳＦＥＴ９と、ゲート制御回路２５と、アクティブクランプ回路２６とを有する。なお、既出の構成要素については、これまでと同一の符号を付している。
　また、本図では、説明を簡単とするために、一部の構成要素のみを抽出して示したが、半導体装置Ｘ１には、基本的に、先出の半導体装置１（図２を参照）と同様の構成要素が含まれていると理解してよい。
　パワーＭＩＳＦＥＴ９は、これまでに種々の実施形態を例示して、その構造を詳細に説明してきたゲート分割素子である。すなわち、パワーＭＩＳＦＥＴ９は、図４６で示すように、並列接続された第１ＭＩＳＦＥＴ５６及び第２ＭＩＳＦＥＴ５７（＝それぞれ第１トランジスタ及び第２トランジスタに相当）として等価的に表すことができる。
　別の見方をすると、それぞれ独立して制御される第１ＭＩＳＦＥＴ５６及び第２ＭＩＦＥＴ５７が、単一のゲート分割素子であるパワーＭＩＳＦＥＴ９として、一体的に形成されていると理解することもできる。
　ゲート制御回路２５は、パワーＭＩＳＦＥＴ９のゲート制御（延いては、第１ＭＩＳＦＥＴ５６及び第２ＭＩＳＦＥＴ５７それぞれのゲート制御）を行う。例えば、ゲート制御回路２５は、イネーブル信号ＥＮがハイレベルとされるイネーブル状態（＝第１動作状態に相当）において、第１ＭＩＳＦＥＴ５６及び第２ＭＩＳＦＥＴ５７をいずれもオンする一方、イネーブル信号ＥＮがローレベルとされるディセーブル状態（＝第２動作状態に相当）において、第１ＭＩＳＦＥＴ５６及び第２ＭＩＳＦＥＴ５７をいずれもオフするように、第１ＭＩＳＦＥＴ５６及び第２ＭＩＳＦＥＴ５７それぞれのゲート信号Ｇ１及びＧ２を生成する。
　また、ゲート制御回路２５は、アクティブクランプ回路２６から内部ノード電圧Ｖｘの入力を受け付けており、イネーブル状態（ＥＮ＝Ｈ）からディセーブル状態（ＥＮ＝Ｌ）への遷移後、アクティブクランプ回路２６が動作する前（＝出力電圧ＶＯＵＴがクランプされる前）に、第２ＭＩＳＦＥＴ５７のゲート・ソース間をショートする機能、つまり、Ｇ２＝ＶＯＵＴとして第２ＭＩＳＦＥＴ５７を完全に停止させることにより、パワーＭＩＳＦＥＴ９の第１Ｈａｌｆ－ＯＮ制御を実現する機能を備えている。
　アクティブクランプ回路２６は、第１ＭＩＳＦＥＴ５６のドレイン・ゲート間に接続されており、ソース電極１２の出力電圧ＶＯＵＴが負電圧となったときに、第１ＭＩＳＦＥＴ５６を強制的にオンさせる（フルオフさせない）ことで、第１ＭＩＳＦＥＴ５６及び第２ＭＩＳＦＥＴ５７それぞれのドレイン・ソース間電圧（＝ＶＢ－ＶＯＵＴ）を所定のクランプ電圧Ｖｃｌｐ以下に制限する。なお、第２ＭＩＳＦＥＴ５７は、アクティブクランプ動作に寄与しないので、そのドレイン・ゲート間には、アクティブクランプ回路２６が接続されていない。
　図４７は、図４５におけるゲート制御回路２５及びアクティブクランプ回路２６の一構成例を示す回路図である。
　まず、アクティブクランプ回路２６の構成について具体的に説明する。本構成例のアクティブクランプ回路２６は、ｍ段（例えばｍ＝８）のツェナダイオード列２６１と、ｎ段（例えばｎ＝３）のダイオード列２６２と、Ｎチャネル型のＭＩＳＦＥＴ２６３（＝第３トランジスタに相当）と、を含む。
　ツェナダイオード列２６１のカソードとＭＩＳＦＥＴ２６３のドレインは、第１ＭＩＳＦＥＴ５６及び第２ＭＩＳＦＥＴ５７それぞれのドレインと共に、ドレイン電極１１（＝電源電圧ＶＢが印加される電源電極ＶＢＢに相当）に接続されている。ツェナダイオード列２６１のアノードは、ダイオード列２６２のアノードに接続されている。ダイオード列２６２のカソードは、ＭＩＳＦＥＴ２６３のゲートに接続されている。ＭＩＳＦＥＴ２６３のソースは、第１ＭＩＳＦＥＴ５６のゲート（＝ゲート信号Ｇ１の印加端）に接続されている。ＭＩＳＦＥＴ２６３のバックゲートは、第１ＭＩＳＦＥＴ５６及び第２ＭＩＳＦＥＴ５７それぞれのソースと共に、ソース電極１２（＝出力電圧ＶＯＵＴが印加される出力電極ＯＵＴに相当）に接続されている。なお、ソース電極１２には、先出の図４５及び図４６で示したように、コイルやソレノイドなどの誘導性負荷Ｌが接続され得る。
　次に、ゲート制御回路２５の構成について具体的に説明する。本構成例のゲート制御回路２５は、電流源２５１～２５４と、コントローラ２５５と、Ｎチャネル型のＭＩＳＦＥＴ２５６（＝第４トランジスタに相当）と、を含む。
　電流源２５１は、昇圧電圧ＶＧ（＝チャージポンプ出力）の印加端と第１ＭＩＳＦＥＴ５６のゲートとの間に接続されており、ソース電流ＩＨ１を生成する。
　電流源２５２は、昇圧電圧ＶＧの印加端と第２ＭＩＳＦＥＴ５７のゲートとの間に接続されており、ソース電流ＩＨ２を生成する。
　電流源２５３は、第１ＭＩＳＦＥＴ５６のゲートと出力電圧ＶＯＵＴの印加端（＝ソース電極１２）との間に接続されており、シンク電流ＩＬ１を生成する。
　電流源２５４は、第２ＭＩＳＦＥＴ５７のゲートと出力電圧ＶＯＵＴの印加端との間に接続されており、シンク電流ＩＬ２を生成する。
　コントローラ２５５は、イネーブル状態（ＥＮ＝Ｈ）において、電流源２５１及び２５２をオンし、電流源２５３及び２５４をオフする。このような電流制御により、第１ＭＩＳＦＥＴ５６及び第２ＭＩＳＦＥＴ５７それぞれのゲートには、ソース電流ＩＨ１及びＩＨ２が流し込まれる。
　一方、コントローラ２５５は、ディセーブル状態（ＥＮ＝Ｌ）において、電流源２５１及び２５２をオフし、電流源２５３及び２５４をオンする。このような電流制御により、第１ＭＩＳＦＥＴ５６及び第２ＭＩＳＦＥＴ５７それぞれのゲートから、シンク電流ＩＬ１及びＩＬ２が引き抜かれる。
　ＭＩＳＦＥＴ２５６は、第２ＭＩＳＦＥＴ５７のゲート・ソース間に接続されており、アクティブクランプ回路２６の内部ノード電圧Ｖｘに応じてオン／オフされる。なお、内部ノード電圧Ｖｘとしては、例えば、本図で示したように、ＭＩＳＦＥＴ２６３のゲート電圧を入力することが望ましい。ただし、内部ノード電圧Ｖｘは、これに限定されるものではなく、例えば、ダイオード列２６２を形成するｎ段のダイオードのうち、いずれかのアノード電圧を内部ノード電圧Ｖｘとして用いても構わない。
　また、半導体装置Ｘ１には、上記構成要素のほか、静電破壊保護素子として、ツェナダイオードＺＤ１～ＺＤ３と、ダイオードＤ１及びＤ２と、デプレッションＮチャネル型のＭＩＳＦＥＴ・ＤＮ１が設けられている。それぞれの接続関係について簡単に述べる。
　ツェナダイオードＺＤ１及びＺＤ２それぞれのカソードは、第１ＭＩＳＦＥＴ５６及び第２ＭＩＳＦＥＴ５７それぞれのゲートに接続されている。ツェナダイオードＺＤ１及びＺＤ２それぞれのアノードは、ダイオードＤ１及びＤ２それぞれのアノードに接続されている。ツェナダイオードＺＤ３のカソードとＭＩＳＦＥＴ・ＤＮ１のドレインは、ＭＩＳＦＥＴ２６３のゲートに接続されている。ダイオードＤ１及びＤ２それぞれのカソード、ツェナダイオードＺＤ３のアノード、並びに、ＭＩＳＦＥＴ・ＤＮ１のソース、ゲート及びバックゲートは、出力電圧ＶＯＵＴの印加端に接続されている。
　以下では、第１ＭＩＳＦＥＴ５６のゲート・ソース間電圧をＶｇｓ１とし、ＭＩＳＦＥＴ２６３のゲート・ソース間電圧をＶｇｓ２とし、ＭＩＳＦＥＴ２５６のゲート・ソース間電圧をＶｇｓ３とし、ツェナダイオード列２６１の降伏電圧をｍＶＺとし、ダイオード列２６２の順方向降下電圧をｎＶＦとして、アクティブクランプ動作時におけるパワーＭＩＳＦＥＴ９の第１Ｈａｌｆ－ＯＮ制御を説明する。
　図４８は、半導体装置Ｘ１において、アクティブクランプ動作時にパワーＭＩＳＦＥＴ９の第１Ｈａｌｆ－ＯＮ制御が行われる様子を示すタイミングチャートであり、上から順に、イネーブル信号ＥＮ、出力電圧ＶＯＵＴ（実線）、ゲート信号Ｇ１（一点鎖線）及びＧ２（破線）、並びに、出力電流ＩＯＵＴが描写されている。なお、本図では、ソース電極１２（出力電極ＯＵＴ）に誘導性負荷Ｌが接続されているものとする。
　時刻ｔ１において、イネーブル信号ＥＮがハイレベル（＝パワーＭＩＳＦＥＴ９をオンするときの論理レベル）に立ち上げられると、ゲート信号Ｇ１及びＧ２がハイレベル（≒ＶＧ）に立ち上がり、第１ＭＩＳＦＥＴ５６及び第２ＭＩＳＦＥＴ５７がいずれもオンする。その結果、出力電流ＩＯＵＴが流れ始めるので、出力電圧ＶＯＵＴが電源電圧ＶＢ近傍まで上昇する。この状態は、パワーＭＩＳＦＥＴ９のＦｕｌｌ－ＯＮ状態に相当する。
　その後、時刻ｔ２において、イネーブル信号ＥＮがローレベル（＝パワーＭＩＳＦＥＴ９をオフするときの論理レベル）に立ち下げられると、第１ＭＩＳＦＥＴ５６及び第２ＭＩＳＦＥＴ５７をいずれもオフするために、ゲート信号Ｇ１及びＧ２がローレベル（≒ＶＯＵＴ）に立ち下がる。
　このとき、誘導性負荷Ｌは、パワーＭＩＳＦＥＴ９のオン期間に蓄えたエネルギーを放出するまで出力電流ＩＯＵＴを流し続ける。その結果、出力電圧ＶＯＵＴは、接地電圧ＧＮＤよりも低い負電圧まで急低下する。
　ただし、時刻ｔ４において、出力電圧ＶＯＵＴが電源電圧ＶＢよりも所定値α（＝ｍＶＺ＋ｎＶＦ＋Ｖｇｓ１＋Ｖｇｓ２）だけ低い下限電圧ＶＢ－α（例えばＶＢ－５０Ｖ）まで低下すると、アクティブクランプ回路２６の働きにより、第１ＭＩＳＦＥＴ５６がオンする（フルオフされない）ので、出力電流ＩＯＵＴが第１ＭＩＳＦＥＴ５６を介して放電される。従って、出力電圧ＶＯＵＴは、下限電圧ＶＢ－α以上に制限される。
　つまり、アクティブクランプ回路２６は、電源電圧ＶＢ基準で出力電圧ＶＯＵＴを制限することにより、パワーＭＩＳＦＥＴ９のドレイン・ソース間電圧Ｖｄｓ（＝ＶＢ－ＶＯＵＴ）を所定のクランプ電圧Ｖｃｌｐ（＝α）以下に制限する。このようなアクティブクランプ動作は、誘導性負荷Ｌに蓄えられたエネルギーが放出し尽くされて出力電流ＩＯＵＴが流れなくなる時刻ｔ５まで継続される。
　一方、第２ＭＩＳＦＥＴ５７に着目すると、イネーブル状態（ＥＮ＝Ｈ）からディセーブル状態（ＥＮ＝Ｌ）への遷移後、時刻ｔ３において、出力電圧ＶＯＵＴが電源電圧ＶＢよりも所定値β（＝ｍＶＺ＋ｎＶＦ＋Ｖｇｓ３）だけ低いチャネル切替電圧ＶＢ－β（＞ＶＢ－α）まで低下すると、内部ノード電圧Ｖｘがゲート・ソース間電圧Ｖｇｓ３よりも高くなるので、ＭＩＳＦＥＴ２５６がオンして、第２ＭＩＳＦＥＴ５７のゲート・ソース間がショート（Ｇ２＝ＶＯＵＴ）される。
　すなわち、第２ＭＩＳＦＥＴ５７は、ＭＩＳＦＥＴ２５６の働きにより、アクティブクランプ回路２６が動作する前（時刻ｔ４以前）に完全に停止される。この状態は、パワーＭＩＳＦＥＴ９の第１Ｈａｌｆ－ＯＮ状態に相当する。
　このように、Ｆｕｌｌ－ＯＮ状態から第１Ｈａｌｆ－ＯＮ状態への切替を行うことにより、アクティブクランプ動作時（＝時刻ｔ４～ｔ５）のチャネル利用率ＲＵが、零を超えて通常動作時（＝時刻ｔ１～ｔ２）のチャネル利用率ＲＵ未満となる。
　従って、通常動作時には、特性チャネル割合ＲＣが相対的に増加する（例えばＲＣ＝５０％）。これにより、電流経路が相対的に増加するから、面積抵抗率Ｒｏｎ・Ａ（オン抵抗）の低減を図ることができる。一方、アクティブクランプ動作時には、特性チャネル割合ＲＣが相対的に減少する（例えばＲＣ＝２５％）。これにより、誘導性負荷Ｌの逆起電力に起因する急激な温度上昇を抑制できるから、アクティブクランプ耐量Ｅａｃの向上を図ることができる。
　よって、図１３に示されるトレードオフの関係から切り離して、優れた面積抵抗率Ｒｏｎ・Ａおよび優れたアクティブクランプ耐量Ｅａｃの両立を図ることができる半導体装置１を提供することが可能となる。特に、ＩＰＤ分野において、アクティブクランプ耐量Ｅａｃは、より大きな誘導性負荷Ｌを駆動するために重要な特性の一つとなる。
　なお、図４５～図４８では、アクティブクランプ動作時において、第１Ｈａｌｆ－ＯＮ制御が適用された例について説明した。しかし、アクティブクランプ動作時において、第２Ｈａｌｆ－ＯＮ制御が適用されてもよい。その場合には、第１ＭＩＳＦＥＴ５６と第２ＭＩＳＦＥＴ５７を相互に入れ替えて理解すればよい。
＜第１１実施形態＞
　図４９は、本発明の第１１実施形態に係る半導体装置（＝半導体装置１がローサイドスイッチである場合（例えば図３７～図４０を参照）において、アクティブクランプ動作時にパワーＭＩＳＦＥＴの第１Ｈａｌｆ－ＯＮ制御を行うための電気的構造）を示すブロック回路図である。
　本実施形態の半導体装置Ｘ２は、ドレイン電極１１（＝出力電極ＯＵＴ）と、ソース電極１２（＝接地電極ＧＮＤ）と、パワーＭＩＳＦＥＴ９と、ゲート制御回路２５と、アクティブクランプ回路２６と、を有する。なお、既出の構成要素については、これまでと同一の符号を付している。
　また、本図では、説明を簡単とするために、一部の構成要素のみを抽出して示したが、半導体装置Ｘ２には、基本的に、先出の半導体装置２４１（図３８）と同様の構成要素が含まれていると理解してよい。
　パワーＭＩＳＦＥＴ９は、これまでに種々の実施形態を例示して、その構造を詳細に説明してきたゲート分割素子である。すなわち、パワーＭＩＳＦＥＴ９は、図５０で示すように、並列接続された第１ＭＩＳＦＥＴ５６及び第２ＭＩＳＦＥＴ５７（＝それぞれ第１トランジスタ及び第２トランジスタに相当）として等価的に表すことができる。
　別の見方をすると、それぞれ独立して制御される第１ＭＩＳＦＥＴ５６及び第２ＭＩＦＥＴ５７が、単一のゲート分割素子であるパワーＭＩＳＦＥＴ９として、一体的に形成されていると理解することもできる。
　ゲート制御回路２５は、パワーＭＩＳＦＥＴ９のゲート制御（延いては、第１ＭＩＳＦＥＴ５６及び第２ＭＩＳＦＥＴ５７それぞれのゲート制御）を行う。例えば、ゲート制御回路２５は、入力電極１３に入力される外部制御信号ＩＮがハイレベルとされるイネーブル状態（＝第１動作状態に相当）において、第１ＭＩＳＦＥＴ５６及び第２ＭＩＳＦＥＴ５７をいずれもオンする一方、外部制御信号ＩＮがローレベルとされるディセーブル状態（＝第２動作状態に相当）において、第１ＭＩＳＦＥＴ５６及び第２ＭＩＳＦＥＴ５７をいずれもオフするように、第１ＭＩＳＦＥＴ５６及び第２ＭＩＳＦＥＴ５７それぞれのゲート信号Ｇ１及びＧ２を生成する。
　なお、ローサイドスイッチとして用いられる半導体装置Ｘ２において、外部制御信号ＩＮは、パワーＭＩＳＦＥＴ９のオン／オフ制御信号として機能するだけでなく、半導体装置Ｘ２の電源電圧としても用いられている。
　また、ゲート制御回路２５は、アクティブクランプ回路２６から内部ノード電圧Ｖｙの入力を受け付けており、イネーブル状態（ＩＮ＝Ｈ）からディセーブル状態（ＩＮ＝Ｌ）への遷移後、アクティブクランプ回路２６が動作する前（＝出力電圧ＶＯＵＴがクランプされる前）に、第２ＭＩＳＦＥＴ５７のゲート・ソース間をショートする機能、つまり、Ｇ２＝ＧＮＤとして第２ＭＩＳＦＥＴ５７を完全に停止させることにより、パワーＭＩＳＦＥＴ９の第１Ｈａｌｆ－ＯＮ制御を実現する機能を備えている。
　アクティブクランプ回路２６は、第１ＭＩＳＦＥＴ５６のドレイン・ゲート間に接続されており、ドレイン電極１１の出力電圧ＶＯＵＴが過電圧となったときに、第１ＭＩＳＦＥＴ５６を強制的にオンさせる（フルオフさせない）ことで、第１ＭＩＳＦＥＴ５６及び第２ＭＩＳＦＥＴ５７それぞれのドレイン・ソース間電圧（＝ＶＯＵＴ－ＧＮＤ）を所定のクランプ電圧Ｖｃｌｐ以下に制限する。なお、第２ＭＩＳＦＥＴ５７は、アクティブクランプ動作に寄与しないので、そのドレイン・ゲート間には、アクティブクランプ回路２６が接続されていない。
　図５１は、図４９におけるゲート制御回路２５及びアクティブクランプ回路２６の一構成例を示す回路図である。
　まず、アクティブクランプ回路２６の構成について具体的に説明する。本構成例のアクティブクランプ回路２６は、ｍ段（例えばｍ＝８）のツェナダイオード列２６４と、ｎ段（例えばｎ＝３）のダイオード列２６５と、を含む。
　ツェナダイオード列２６４のカソードは、第１ＭＩＳＦＥＴ５６及び第２ＭＩＳＦＥＴ５７それぞれのドレインと共に、ドレイン電極１１（＝出力電圧ＶＯＵＴが印加される出力電極ＯＵＴに相当）に接続されている。なお、ドレイン電極１１には、先出の図４９及び図５０で示したように、コイルやソレノイドなどの誘導性負荷Ｌが接続され得る。ツェナダイオード列２６４のアノードは、ダイオード列２６５のアノードに接続されている。ダイオード列２６５のカソードは、第１ＭＩＳＦＥＴ５６のゲート（＝ゲート信号Ｇ１の印加端）に接続されている。
　次に、ゲート制御回路２５の構成について具体的に説明する。本構成例のゲート制御回路２５は、Ｐチャネル型ＭＯＳ電界効果トランジスタＭ１及びＭ２と、Ｎチャネル型ＭＯＳ電界効果トランジスタＭ３と、抵抗Ｒ１Ｈ及びＲ１Ｌと、抵抗Ｒ２Ｈ及びＲ２Ｌと、抵抗Ｒ３と、スイッチＳＷ１～ＳＷ３と、を含む。
　スイッチＳＷ１は、入力電極１３と抵抗Ｒ１Ｈ（＝第１上側抵抗に相当）の第１端との間に接続されており、反転低電圧検出信号ＵＶＬＯＢ（＝低電圧検出信号ＵＶＬＯの論理レベルを反転させた信号）に応じてオン／オフされる。より具体的に述べると、スイッチＳＷ１は、ＵＶＬＯＢ＝Ｈ（ＵＶＬＯ＝Ｌ）であるときにオンして、ＵＶＬＯＢ＝Ｌ（ＵＶＬＯ＝Ｈ）であるときにオフする。
　スイッチＳＷ２は、入力電極１３と抵抗Ｒ２Ｈ（＝第２上側抵抗に相当）の第１端との間に接続されており、反転低電圧検出信号ＵＶＬＯＢに応じてオン／オフされる。より具体的に述べると、スイッチＳＷ２は、ＵＶＬＯＢ＝Ｈ（ＵＶＬＯ＝Ｌ）であるときにオンして、ＵＶＬＯＢ＝Ｌ（ＵＶＬＯ＝Ｈ）であるときにオフする。
　スイッチＳＷ３は、アクティブクランプ回路２６における内部ノード電圧Ｖｙの印加端（＝例えばツェナダイオード列２６４とダイオード列２６５との接続ノード）と抵抗Ｒ３の第１端との間に接続されており、低電圧検出信号ＵＶＬＯに応じてオン／オフされる。より具体的に述べると、スイッチＳＷ３は、ＵＶＬＯ＝Ｈ（ＵＶＬＯＢ＝Ｌ）であるときにオンして、ＵＶＬＯ＝Ｌ（ＵＶＬＯＢ＝Ｈ）であるときにオフする。なお、内部ノード電圧Ｖｙの印加端は、上記に限定されるものではなく、例えば、ダイオード列２６５を形成するｎ段のダイオードのうち、いずれかのアノード電圧を内部ノード電圧Ｖｙとして用いても構わない。
　ところで、低電圧検出信号ＵＶＬＯ及び反転低電圧検出信号ＵＶＬＯＢは、外部制御信号ＩＮ（＝半導体装置Ｘ２の電源電圧に相当）と低電圧検出閾値Ｖｕｖｌｏとの比較結果に応じて、それぞれの論理レベルが切り替わる。より具体的に述べると、ＩＮ＜Ｖｕｖｌｏであるときには、ＵＶＬＯ＝Ｈ、ＵＶＬＯＢ＝Ｌ（ＵＶＬＯ検出時の論理レベル）となり、スイッチＳＷ１及びＳＷ２がオフしてスイッチＳＷ３がオンする。逆に、ＩＮ＞Ｖｕｖｌｏであるときには、ＵＶＬＯ＝Ｌ、ＵＶＬＯＢ＝Ｈ（ＵＶＬＯ解除時の論理レベル）となり、スイッチＳＷ１及びＳＷ２がオンしてスイッチＳＷ３がオフする。このように、スイッチＳＷ１及びＳＷ２とスイッチＳＷ３とは、相補的にオン／オフされる。
　抵抗Ｒ１Ｈの第２端とトランジスタＭ１のソース及びバックゲートは、いずれも第１ＭＩＳＦＥＴ５６のゲートに接続されている。トランジスタＭ１のドレインは、抵抗Ｒ１Ｌ（＝第１下側抵抗に相当）の第１端に接続されている。抵抗Ｒ１Ｌの第２端は、ソース電極１２（＝接地電圧ＧＮＤが印加される接地電極ＧＮＤに相当）に接続されている。トランジスタＭ１のゲートは、入力電極１３に接続されている。
　抵抗Ｒ２Ｈの第２端とトランジスタＭ２のソース及びバックゲートは、いずれも第２ＭＩＳＦＥＴ５７のゲートに接続されている。トランジスタＭ２のドレインは、抵抗Ｒ２Ｌ（＝第２下側抵抗に相当）の第１端に接続されている。抵抗Ｒ２Ｌの第２端は、ソース電極１２（＝接地電極ＧＮＤに相当）に接続されている。トランジスタＭ２のゲートは、入力電極１３に接続されている。
　トランジスタＭ３のドレインは、第２ＭＩＳＦＥＴ５７のゲートに接続されている。トランジスタＭ３のゲートは、抵抗Ｒ３の第１端に接続されている。トランジスタＭ３のソース及びバックゲートと抵抗Ｒ３の第２端は、ソース電極１２に接続されている。
　以下では、第１ＭＩＳＦＥＴ５６のゲート・ソース間電圧をＶｇｓ１とし、トランジスタＭ３のオンスレッショルド電圧をＶｔｈとし、ツェナダイオード列２６４の降伏電圧をｍＶＺとし、ダイオード列２６５の順方向降下電圧をｎＶＦとして、アクティブクランプ動作時におけるパワーＭＩＳＦＥＴ９の第１Ｈａｌｆ－ＯＮ制御を説明する。
　図５２は、半導体装置Ｘ２において、アクティブクランプ動作時にパワーＭＩＳＦＥＴ９の第１Ｈａｌｆ－ＯＮ制御が行われる様子を示すタイミングチャートであり、上から順に、外部制御信号ＩＮ、低電圧検出信号ＵＶＬＯ及び反転低電圧検出信号ＵＶＬＯＢ、ゲート信号Ｇ１（実線）及びＧ２（破線）、出力電圧ＶＯＵＴ、並びに、出力電流ＩＯＵＴが描写されている。なお、本図では、ドレイン電極１１（出力電極ＯＵＴ）に誘導性負荷Ｌが接続されているものとする。
　時刻ｔ１１では、外部制御信号ＩＮがローレベル（＝パワーＭＩＳＦＥＴ９をオフするときの論理レベル）からハイレベル（＝パワーＭＩＳＦＥＴ９をオンするときの論理レベル）に遷移し始める。ただし、この時点では、ＩＮ＜Ｖｕｖｌｏであるため、ＵＶＬＯ＝Ｈ、ＵＶＬＯＢ＝Ｌとなっている。従って、ゲート制御回路２５では、スイッチＳＷ１及びＳＷ２がオフして、スイッチＳＷ３がオンした状態となり、ゲート信号Ｇ１及びＧ２がローレベルに維持されるので、第１ＭＩＳＦＥＴ５６及び第２ＭＩＳＦＥＴ５７がいずれもオフしたままとなる。その結果、出力電流ＩＯＵＴは流れず、ＶＯＵＴ≒ＶＢとなる。
　時刻ｔ１２において、ＩＮ＞Ｖｕｖｌｏになると、ＵＶＬＯ＝Ｌ、ＵＶＬＯＢ＝Ｈとなる。従って、ゲート制御回路２５では、スイッチＳＷ１及びＳＷ２がオンして、スイッチＳＷ３がオフした状態となる。このとき、第１ＭＩＳＦＥＴ５６及び第２ＭＩＳＦＥＴ５７それぞれのゲートと入力電極１３との間が導通するので、ゲート信号Ｇ１及びＧ２がハイレベルに立ち上がり、第１ＭＩＳＦＥＴ５６及び第２ＭＩＳＦＥＴ５７がいずれもオンする。その結果、出力電流ＩＯＵＴが流れ始めるので、出力電圧ＶＯＵＴが接地電圧ＧＮＤ近傍まで低下する。この状態は、パワーＭＩＳＦＥＴ９のＦｕｌｌ－ＯＮ状態に相当する。なお、ゲート信号Ｇ１及びＧ２それぞれの立ち上がり速度（＝スイッチオン時のスルーレート）は、抵抗Ｒ１Ｈ及びＲ２Ｈそれぞれの抵抗値に応じて調整することができる。
　また、スイッチＳＷ３がオフしているので、トランジスタＭ３のゲートにアクティブクランプ回路２６のノード電圧Ｖｙが印加されることはなく、トランジスタＭ３が意図せずにオンすることもない。
　その後、時刻ｔ１３では、外部制御信号ＩＮがハイレベルからローレベルに遷移し始める。その結果、トランジスタＭ１及びＭ２がオンして、第１ＭＩＳＦＥＴ５６及び第２ＭＩＳＦＥＴ５７それぞれのゲートとソース電極１２（＝接地電極ＧＮＤ）との間が導通するので、ゲート信号Ｇ１及びＧ２が低下し、第１ＭＩＳＦＥＴ５６及び第２ＭＩＳＦＥＴ５７がオンからオフに転じる。なお、ゲート信号Ｇ１及びＧ２それぞれの立ち下がり速度（＝スイッチオフ時のスルーレート）は、抵抗Ｒ１Ｌ及びＲ２Ｌそれぞれの抵抗値に応じて調整することができる。
　このとき、誘導性負荷Ｌは、パワーＭＩＳＦＥＴ９のオン期間に蓄えたエネルギーを放出するまで出力電流ＩＯＵＴを流し続ける。その結果、出力電圧ＶＯＵＴは、電源電圧ＶＢよりも高い電圧まで急上昇する。
　ただし、時刻ｔ１５において、出力電圧ＶＯＵＴがクランプ電圧Ｖｃｌｐ（＝Ｖｇｓ１＋ｎＶＦ＋ｍＶＺ）まで上昇すると、アクティブクランプ回路２６の働きにより、第１ＭＩＳＦＥＴ５６がオンする（フルオフされない）ので、出力電流ＩＯＵＴが第１ＭＩＳＦＥＴ５６を介して放電される。従って、出力電圧ＶＯＵＴは、クランプ電圧Ｖｃｌｐ以下に制限される。このようなアクティブクランプ動作は、誘導性負荷Ｌに蓄えられたエネルギーが放出し尽くされて出力電流ＩＯＵＴが流れなくなる時刻ｔ１６まで継続される。
　一方、第２ＭＩＳＦＥＴ５７に着目すると、時刻ｔ１４において、ＩＮ＜Ｖｕｖｌｏとなり、低電圧検出信号ＵＶＬＯがローレベルからハイレベルに立ち上がった時点で、スイッチＳＷ３がオンするので、トランジスタＭ３のゲートにアクティブクランプ回路２６のノード電圧Ｖｙ（＞Ｖｔｈ）が印加される状態となる。従って、トランジスタＭ３がオンして、第２ＭＩＳＦＥＴ５７のゲート・ソース間がショート（Ｇ２＝ＶＯＵＴ）される。
　すなわち、第２ＭＩＳＦＥＴ５７は、トランジスタＭ３の働きにより、アクティブクランプ回路２６が動作する前（時刻ｔ１５以前）に完全に停止される。この状態は、パワーＭＩＳＦＥＴ９の第１Ｈａｌｆ－ＯＮ状態に相当する。
　このように、Ｆｕｌｌ－ＯＮ状態から第１Ｈａｌｆ－ＯＮ状態への切替を行うことにより、アクティブクランプ動作時（＝時刻ｔ１５～ｔ１６）のチャネル利用率ＲＵが、零を超えて通常動作時（＝時刻ｔ１１～ｔ１３）のチャネル利用率ＲＵ未満となる。
　従って、通常動作時には、特性チャネル割合ＲＣが相対的に増加する（例えばＲＣ＝５０％）。これにより、電流経路が相対的に増加するから、面積抵抗率Ｒｏｎ・Ａ（オン抵抗）の低減を図ることができる。一方、アクティブクランプ動作時には、特性チャネル割合ＲＣが相対的に減少する（例えばＲＣ＝２５％）。これにより、誘導性負荷Ｌの逆起電力に起因する急激な温度上昇を抑制できるから、アクティブクランプ耐量Ｅａｃの向上を図ることができる。
　よって、図１３に示されるトレードオフの関係から切り離して、優れた面積抵抗率Ｒｏｎ・Ａおよび優れたアクティブクランプ耐量Ｅａｃの両立を図ることができる半導体装置１を提供することが可能となる。特に、ＩＰＤ分野において、アクティブクランプ耐量Ｅａｃは、より大きな誘導性負荷Ｌを駆動するために重要な特性の一つとなる。
　なお、図４９～図５２では、アクティブクランプ動作時において、第１Ｈａｌｆ－ＯＮ制御が適用された例について説明した。しかし、アクティブクランプ動作時において、第２Ｈａｌｆ－ＯＮ制御が適用されてもよい。その場合には、第１ＭＩＳＦＥＴ５６と第２ＭＩＳＦＥＴ５７を相互に入れ替えて理解すればよい。
＜容量性負荷接続時の考察＞
　図５３は、容量性負荷接続時の起動挙動を示す図であり、上から順に、外部制御信号ＩＮ、出力電圧ＶＯＵＴ、及び、出力電流ＩＯＵＴが描写されている。
　半導体装置１のソース電極１２（出力電極ＯＵＴ）に容量性負荷が接続されている場合には、半導体装置１の起動時（＝パワーＭＩＳＦＥＴ９のオン遷移時）にラッシュ電流が流れる（時刻ｔ２１～ｔ２２、及び、時刻ｔ２３～ｔ２４を参照）。そのため、パワーＭＩＳＦＥＴ９が瞬時的に発熱する。
　なお、半導体装置１は、先出の過熱保護回路３６を有する。過熱保護回路３６は、パワーＭＩＳＦＥＴ９の温度Ｔｊが所定の上限値に達したとき、若しくは、パワーＭＩＳＦＥＴ９と他の回路ブロック（発熱を生じにくいロジック回路など）との温度差ΔＴｊが所定の上限値に達したときに、パワーＭＩＳＦＥＴ９を強制的にオフさせる。
　特に、半導体装置１の起動時には、上記のラッシュ電流に起因するパワーＭＩＳＦＥＴ９の瞬時的な発熱により、後者の過熱保護（ΔＴｊ保護）が掛かりやすい。そのため、起動途中でパワーＭＩＳＦＥＴ９が強制的にオフされてしまい、半導体装置１の起動時間が延びるおそれがある（時刻ｔ２２～ｔ２３、及び、時刻ｔ２４～ｔ２５を参照）。
　図５４は、容量性負荷接続時の消費電力を示す図であり、上から順に、出力電圧ＶＯＵＴ及び消費電力Ｗが描写されている。
　パワーＭＩＳＦＥＴ９の消費電力Ｗは、ＩＯＵＴ×ＲＯＮ２（ただしＲＯＮはパワーＭＩＳＦＥＴ９のオン抵抗）で表される。従って、パワーＭＩＳＦＥＴ９のオン抵抗ＲＯＮがフルオン状態よりも高くなる期間（＝出力電圧ＶＯＵＴの立ち上がり期間（時刻ｔ３１～ｔ３３）、及び、出力電圧ＶＯＵＴの立ち下がり期間（時刻ｔ３４～ｔ３６））には、パワーＭＩＳＦＥＴ９の消費電力Ｗ（延いてはパワーＭＩＳＦＥＴ９の発熱量）が大きくなるので、先述の過熱保護（特にΔＴｊ保護）が掛かり易くなる。
　以下では、上記の考察に鑑み、パワーＭＩＳＦＥＴ９の発熱（特にオン遷移時の発熱）を抑制して半導体装置１の起動時間を短縮することのできる新規な実施形態を提案する。
＜第１２実施形態＞
　図５５は、半導体装置の第１２実施形態（＝３モード制御を行うための電気的構造）を示す図である。本実施形態の半導体装置Ｘ３は、ドレイン電極１１（＝電源電極ＶＢＢ）と、ソース電極１２（＝出力電極ＯＵＴ）と、パワーＭＩＳＦＥＴ９と、ゲート制御回路２５と、アクティブクランプ回路２６と、出力電圧監視回路２７０と、を有する。
　本図で示したように、ソース電極１２には、抵抗性負荷Ｒ、容量性負荷Ｃ、及び、誘導性負荷Ｌがどれでも接続され得る。
　なお、既出の構成要素については、これまでと同一の符号を付している。また、本図では、説明を簡単とするために、一部の構成要素のみを抽出して示したが、半導体装置Ｘ３には、基本的に、先出の半導体装置１（図２を参照）と同様の構成要素が含まれていると理解してよい。
　パワーＭＩＳＦＥＴ９は、これまでに種々の実施形態を例示して、その構造を詳細に説明してきたゲート分割トランジスタである。ただし、パワーＭＩＳＦＥＴ９のゲート本数は、後述の３モード制御を実現するために、これまでの２本から３本（Ｇ１１～Ｇ１３）に増設されている。すなわち、パワーＭＩＳＦＥＴ９は、ゲート信号Ｇ１１が入力される第１ゲートと、ゲート信号Ｇ１２が入力される第２ゲートと、ゲート信号Ｇ１３が入力される第３ゲートと、を有する。そして、パワーＭＩＳＦＥＴ９のオン抵抗ＲＯＮは、複数のゲート信号Ｇ１１～Ｇ１３の個別制御により３通りに変化する（詳細は後述）。
　なお、パワーＭＩＳＦＥＴ９は、本図中の括弧内で示したように、並列接続された３つのＭＩＳＦＥＴとして等価的に表すことができる。別の見方をすると、それぞれ独立して制御される３つのＭＩＳＦＥＴが、単一のゲート分割素子であるパワーＭＩＳＦＥＴ９として、一体的に形成されていると理解することもできる。
　ゲート制御回路２５は、パワーＭＩＳＦＥＴ９のゲート制御（＝ゲート信号Ｇ１１～Ｇ１３それぞれの駆動制御）を行う。なお、ゲート制御回路２５は、基本的に、イネーブル信号ＥＮがハイレベルであるときにゲート信号Ｇ１１～Ｇ１３をいずれもハイレベルとする一方、イネーブル信号ＥＮがローレベルであるときにゲート信号Ｇ１１～Ｇ１３をいずれもローレベルとする。
　また、ゲート制御回路２５は、アクティブクランプ回路２６の内部ノード電圧Ｖｘと、出力電圧監視回路２７０の監視結果（＝駆動信号Ｓｃ）を受け付けており、パワーＭＩＳＦＥＴ９のオン遷移時及びオフ遷移時において、パワーＭＩＳＦＥＴ９のオン抵抗ＲＯＮを切り替えるように、ゲート信号Ｇ１１～Ｇ１３それぞれを個別に制御する機能も備えている。なお、ゲート制御回路２５の内部構成及び動作については後ほど詳細に説明する。
　アクティブクランプ回路２６は、パワーＭＩＳＦＥＴ９の第３ゲート（＝ゲート信号Ｇ１３の印加端）とドレインとの間に接続されており、ソース電極１２の出力電圧ＶＯＵＴが負電圧となったときに、パワーＭＩＳＦＥＴ９を強制的にオンさせる（フルオフさせない）ことで、パワーＭＩＳＦＥＴ９のドレイン・ソース間電圧（＝ＶＢ－ＶＯＵＴ）を所定のクランプ電圧Ｖｃｌｐ以下に制限する。なお、パワーＭＩＳＦＥＴ９の第１ゲート及び第２ゲートは、いずれもアクティブクランプ動作に寄与しないので、アクティブクランプ回路２６が接続されていない。なお、アクティブクランプ回路２６の内部構成は、先述の通りであるため、重複した説明を割愛する。
　出力電圧監視回路２７０は、出力電圧ＶＯＵＴを監視して、その監視結果（駆動信号Ｓｃ）をゲート制御回路２５に出力する回路ブロックであり、閾値電圧生成部２７１と、コンパレータ２７２と、遅延部２７３と、レベルシフタ２７４と、を含む。
　閾値電圧生成部２７１は、電源電圧ＶＢと定電圧ＶＲＥＧ（例えばＶＲＥＧ＝ＶＢ－５Ｖ）との間でヒステリシスを持つ閾値電圧Ｖｔｈ（ＶｔｈＨ／ＶｔｈＬ）を生成する。より具体的に述べると、閾値電圧生成部２７１は、後述の比較信号ＳａがローレベルであるときにＶｔｈ＝ＶｔｈＨ（例えばＶｔｈＨ＝ＶＢ－１００ｍＶ）とし、比較信号ＳａがハイレベルであるときにＶｔｈ＝ＶｔｈＬ（例えばＶｔｈＬ＝ＶＢ－２００ｍＶ）とする。
　コンパレータ２７２は、非反転入力端（＋）に入力される出力電圧ＶＯＵＴと、反転入力端（－）に入力される閾値電圧Ｖｔｈとを比較して比較信号Ｓａを生成する。比較信号Ｓａは、ＶＯＵＴ＜Ｖｔｈであるときにローレベル（≒ＶＲＥＧ）となり、ＶＯＵＴ＞Ｖｔｈであるときにハイレベル（≒ＶＢ）となる。
　遅延部２７３は、比較信号Ｓａの立上りエッジに所定の遅延を与えて遅延信号Ｓｂを生成する。より具体的に述べると、遅延部２７３は、比較信号Ｓａがハイレベルに立ち上がってから所定の遅延時間Ｔｄが経過した後に遅延信号Ｓｂをハイレベル（≒ＶＢ）に立ち上げる一方、比較信号Ｓａがローレベルに立ち下がったときには遅滞なく遅延信号Ｓｂをローレベル（≒ＶＲＥＧ）に立ち下げる。なお、遅延時間Ｔｄは、出力電圧ＶＯＵＴが閾値電圧ＶｔｈＨを上回ってから電源電圧ＶＢに達するまでの所要時間以上に設定するとよい。また、遅延時間Ｔｄは、任意に調整することのできる可変値としてもよい。
　レベルシフタ２７４は、遅延信号Ｖｂをレベルシフトして駆動信号Ｓｃを生成する。なお、駆動信号Ｓｃは、遅延信号Ｖｂがハイレベルであるときにハイレベル（≧ＶＯＵＴ＋Ｖｇｓ、ただしＶｇｓは後出のＭＩＳＦＥＴ２５ｈのオンスレッショルド電圧）となり、遅延信号Ｖｂがローレベルであるときにローレベル（≒ＶＯＵＴ）となる。
　次に、ゲート制御回路２５の構成について具体的に説明する。本構成例のゲート制御回路２５は、電流源２５ａ～２５ｆ、コントローラ２５ｇと、Ｎチャネル型のＭＩＳＦＥＴ２５ｈ～２５ｊと、を含む。
　電流源２５ａは、昇圧電圧ＶＧ（＝チャージポンプ出力）の印加端とパワーＭＩＳＦＥＴ９の第１ゲート（＝ゲート信号Ｇ１１の印加端）との間に接続されており、ソース電流ＩＨ１を生成する。
　電流源２５ｂは、昇圧電圧ＶＧの印加端とパワーＭＩＳＦＥＴ９の第２ゲート（＝ゲート信号Ｇ１２の印加端）との間に接続されており、ソース電流ＩＨ２を生成する。
　電流源２５ｃは、昇圧電圧ＶＧの印加端とパワーＭＩＳＦＥＴ９の第３ゲート（＝ゲート信号Ｇ１３の印加端）との間に接続されており、ソース電流ＩＨ３を生成する。
　電流源２５ｄは、パワーＭＩＳＦＥＴ９の第１ゲートと出力電圧ＶＯＵＴの印加端（＝ソース電極１２）との間に接続されており、シンク電流ＩＬ１を生成する。
　電流源２５ｅは、パワーＭＩＳＦＥＴ９の第２ゲートと出力電圧ＶＯＵＴの印加端との間に接続されており、シンク電流ＩＬ２を生成する。
　電流源２５ｆは、パワーＭＩＳＦＥＴ９の第３ゲートと出力電圧ＶＯＵＴの印加端との間に接続されており、シンク電流ＩＬ３を生成する。
　コントローラ２５ｇは、イネーブル信号ＥＮがハイレベルであるときに電流源２５ａ、２５ｂ及び２５ｃをオンして、電流源２５ｄ、２５ｅ及び２５ｆをオフする。このような電流制御により、パワーＭＩＳＦＥＴ９の第１ゲート、第２ゲート及び第３ゲートには、それぞれ、ソース電流ＩＨ１、ＩＨ２及びＩＨ３が流し込まれる。その結果、ゲート信号Ｇ１１、Ｇ１２及びＧ１３がそれぞれハイレベルに立ち上げられる。
　一方、コントローラ２５ｇは、イネーブル信号ＥＮがローレベルであるときに、電流源２５ａ、２５ｂ及び２５ｃをオフして、電流源２５ｄ、２５ｅ及び２５ｆをオンする。このような電流制御により、パワーＭＩＳＦＥＴ９の第１ゲート、第２ゲート及び第３ゲートから、それぞれ、シンク電流ＩＬ１、ＩＬ２及びＩＬ３が引き抜かれる。その結果、ゲート信号Ｇ１１、Ｇ１２及びＧ１３がそれぞれローレベルに立ち下げられる。
　ＭＩＳＦＥＴ２５ｈ（＝第１スイッチに相当）は、パワーＭＩＳＦＥＴ９の第１ゲートとソースとの間に接続されており、ゲートに入力される駆動信号Ｓｃ（＝出力電圧監視回路２７０の監視結果）に応じてオン／オフされる。
　ＭＩＳＦＥＴ２５ｉ（＝第２スイッチに相当）は、パワーＭＩＳＦＥＴ９の第１ゲートとソースとの間に接続されており、ゲートに入力されるアクティブクランプ回路２６の内部ノード電圧Ｖｘに応じてオン／オフされる。
　ＭＩＳＦＥＴ２５ｊ（＝第３スイッチに相当）は、パワーＭＩＳＦＥＴ９の第２ゲートとソースとの間に接続されており、ゲートに入力されるアクティブクランプ回路２６の内部ノード電圧Ｖｘに応じてオン／オフされる。
　なお、内部ノード電圧Ｖｘとしては、例えば、本図で示したように、ＭＩＳＦＥＴ２６３のゲート電圧を入力することが望ましい。ただし、内部ノード電圧Ｖｘは、これに限定されるものではなく、例えば、ダイオード列２６２を形成するｎ段のダイオードのうち、いずれかのアノード電圧を内部ノード電圧Ｖｘとして用いても構わない。
　図５６は、３モード制御の一例を示す図であり、上から順に、イネーブル信号ＥＮ、出力電圧ＶＯＵＴ（実線）、ゲート信号Ｇ１１（一点鎖線）、Ｇ１２（二点鎖線）及びＧ１３（破線）、比較信号Ｓａ、遅延信号Ｓｂ（延いては駆動信号Ｓｃ）、ＭＩＳＦＥＴ２５ｈのオン／オフ状態、並びに、ＭＩＳＦＥＴ２５ｉ及び２５ｊそれぞれのオン／オフ状態が描写されている。なお、本図では、ソース電極１２（出力電極ＯＵＴ）に少なくとも誘導性負荷Ｌ（例えばハーネスのインダクタンス成分）が接続されているものとする。
　時刻ｔ４１において、イネーブル信号ＥＮがハイレベルに立ち上げられると、ゲート信号Ｇ１１、Ｇ１２及びＧ１３のチャージが開始されるので、出力電圧ＶＯＵＴが上昇し始める。ただし、この時点では、ＶＯＵＴ＜ＶｔｈＨであるので、Ｓａ＝Ｌであり、延いては、Ｓｂ（＝Ｓｃ）＝Ｌである。従って、ＭＩＳＦＥＴ２５ｈはオフしている。また、ＭＩＳＦＥＴ２５ｉ及び２５ｊもオフである。その結果、パワーＭＩＳＦＥＴ９の第１ゲート及び第２ゲートとソースとの間がいずれも開放状態となる。このとき、パワーＭＩＳＦＥＴ９の特性チャネル割合ＲＣは、最大値（例えば７５％）となる。
　時刻ｔ４２において、ＶＯＵＴ＞ＶｔｈＨになると、比較信号Ｓａがハイレベルに立ち上がる。ただし、遅延信号Ｓｂ（延いては駆動信号Ｓｃ）は、遅延時間Ｔｄが経過するまでローレベルに維持されるので、ＭＩＳＦＥＴ２５ｈはオフのままとなる。また、ＭＩＳＦＥＴ２５ｉ及び２５ｊもオフのままである。従って、パワーＭＩＳＦＥＴ９の特性チャネル割合ＲＣは、最大値（例えば７５％）に維持される。
　時刻ｔ４３において、比較信号Ｓａの立上り時点から遅延時間Ｔｄが経過すると、遅延信号Ｓｂ（延いては駆動信号Ｓｃ）がハイレベルに立ち上がる。従って、ＭＩＳＦＥＴ２５ｈがオンするので、パワーＭＩＳＦＥＴ９の第１ゲートとソースとの間が短絡状態（Ｇ１１＝ＶＯＵＴ）となる。その結果、パワーＭＩＳＦＥＴ９の特性チャネル割合ＲＣは、最大値から定常値（例えばＲＣ＝５０％）に低下する。
　その後、時刻ｔ４４において、イネーブル信号ＥＮがローレベルに立ち下げられると、ゲート信号Ｇ１１、Ｇ１２及びＧ１３のディスチャージが開始されるので、出力電圧ＶＯＵＴが電源電圧ＶＢから低下し始める。
　時刻ｔ４５において、ＶＯＵＴ＜ＶｔｈＬになると、比較信号Ｓａがローレベルに立ち下がり、遅延信号Ｓｂ（延いては駆動信号Ｓｃ）も遅滞なくローレベルに立ち下がる。従って、ＭＩＳＦＥＴ２５ｈがオフするので、パワーＭＩＳＦＥＴ９の第１ゲートとソースとの間が再び開放状態となる。その結果、パワーＭＩＳＦＥＴ９の特性チャネル割合は、定常値から最大値（例えばＲＣ＝７５％）に上昇する。
　なお、パワーＭＩＳＦＥＴ９がオフしても、誘導性負荷Ｌは、パワーＭＩＳＦＥＴ９のオン期間に蓄えたエネルギーを放出するまで出力電流ＩＯＵＴを流し続ける。その結果、出力電圧ＶＯＵＴは、接地電圧ＧＮＤよりも低い負電圧まで急低下する。
　ただし、時刻ｔ４７において、出力電圧ＶＯＵＴが下限電圧ＶＢ－α（例えばＶＢ－５０Ｖ）まで低下すると、アクティブクランプ回路２６の働きにより、パワーＭＩＳＦＥＴ９がオンする（フルオフされない）ので、出力電流ＩＯＵＴがパワーＭＩＳＦＥＴ９を介して放電される。従って、出力電圧ＶＯＵＴは、下限電圧ＶＢ－α以上に制限される。
　つまり、アクティブクランプ回路２６は、電源電圧ＶＢ基準で出力電圧ＶＯＵＴを制限することにより、パワーＭＩＳＦＥＴ９のドレイン・ソース間電圧Ｖｄｓ（＝ＶＢ－ＶＯＵＴ）を所定のクランプ電圧Ｖｃｌｐ（＝α）以下に制限する。このようなアクティブクランプ動作は、誘導性負荷Ｌに蓄えられたエネルギーが放出し尽くされて出力電流ＩＯＵＴが流れなくなる時刻ｔ４８まで継続される。
　一方、ゲート信号Ｇ１１及びＧ１２に着目すると、イネーブル状態（ＥＮ＝Ｈ）からディセーブル状態（ＥＮ＝Ｌ）への遷移後、時刻ｔ４６において、出力電圧ＶＯＵＴがチャネル切替電圧ＶＢ－β（＞ＶＢ－α）まで低下すると、内部ノード電圧ＶｘがＭＩＳＦＥＴ２５ｉ及び２５ｊそれぞれのオンスレッショルド電圧よりも高くなる。従って、ＭＩＳＦＥＴ２５ｉ及び２５ｊがいずれもオンするので、パワーＭＩＳＦＥＴ９の第１ゲート及び第２ゲートとソースとの間がいずれも短絡状態（Ｇ１１＝Ｇ１２＝ＶＯＵＴ）となる。その結果、パワーＭＩＳＦＥＴ９の特性チャネル割合は、定常値から最小値（例えばＲＣ＝２５％）に低下する。
　上記一連の動作をまとめると、次のようになる。まず、パワーＭＩＳＦＥＴ９のオン遷移直後における第１期間Ｔ１１（＝時刻ｔ４１～ｔ４３）では、ゲート制御回路２５のＭＩＳＦＥＴ２５ｈ～２５ｊがいずれもオフするので、パワーＭＩＳＦＥＴ９の特性チャネル割合が最大値（例えばＲＣ＝７５％）に設定される。
　すなわち、半導体装置Ｘ３の起動時には、パワーＭＩＳＦＥＴ９のオン抵抗ＲＯＮが定常値よりも引き下げられた状態となる。従って、例えば、起動時に過大なラッシュ電流が流れ得る状況（容量性負荷接続時）でも、パワーＭＩＳＦＥＴ９の消費電力Ｗ（図５４の時刻ｔ３１～ｔ３３を参照）を抑制することができるので、過熱保護（特にΔＴｊ保護）が掛かり難くなる。その結果、半導体装置Ｘ３の起動時間を短縮することが可能となる。
　次に、パワーＭＩＳＦＥＴ９のオン遷移完了後における第２期間Ｔ１２（＝時刻ｔ４３～ｔ４５）では、ゲート制御回路２５のＭＩＳＦＥＴ２５ｈがオンするので、パワーＭＩＳＦＥＴ９の特性チャネル割合ＲＣが定常値（例えばＲＣ＝５０％）に設定される。
　すなわち、半導体装置Ｘ３の起動完了後には、パワーＭＩＳＦＥＴ９のオン抵抗ＲＯＮが定常値に戻された状態となる。例えば、起動直後のラッシュ電流（例えば数十Ａ）と起動完了後の定常電流（数Ａ）との差が大きい場合には、消費電力Ｗの低減よりも過電流の防止を優先し、パワーＭＩＳＦＥＴ９のオン抵抗ＲＯＮを引き下げたままとせずに定常値に戻しておくことが望ましい。
　次に、パワーＭＩＳＦＥＴ９のオフ遷移後における第３期間Ｔ１３（＝時刻ｔ４５～ｔ４６）では、ゲート制御回路２５のＭＩＳＦＥＴ２５ｈが再びオフするので、パワーＭＩＳＦＥＴ９の特性チャネル割合が最大値（例えばＲＣ＝７５％）に設定される。
　すなわち、半導体装置Ｘ３の停止時には、半導体装置Ｘ３の起動時と同じく、パワーＭＩＳＦＥＴ９のオン抵抗ＲＯＮが定常値よりも引き下げられた状態となる。従って、パワーＭＩＳＦＥＴ９の消費電力Ｗ（図５４の時刻ｔ３４～ｔ３６を参照）を抑制することができるので、半導体装置Ｘ３の安全性を高めることが可能となる。
　次に、アクティブクランプ動作時における第４期間Ｔ１４（＝ｔ４６～ｔ４８）では、ゲート制御回路２５のＭＩＳＦＥＴ２５ｉ及び２５ｊがいずれもオンするので、パワーＭＩＳＦＥＴ９の特性チャネル割合が最小値（例えばＲＣ＝２５％）に設定される。
　すなわち、半導体装置Ｘ３のアクティブクランプ動作時には、パワーＭＩＳＦＥＴ９のオン抵抗ＲＯＮが定常値よりも引き上げられた状態となる。従って、誘導性負荷Ｌの逆起電力に起因する急激な温度上昇を抑制することができるので、アクティブクランプ耐量Ｅａｃの向上を図ることが可能となる。
　なお、上記で説明した３モード制御（例えばＲＣ＝２５％、５０％、７５％）は、ハイサイドスイッチＩＣに限らず、ローサイドスイッチＩＣにも適用することが可能である。
＜過電流保護回路＞
　図５７は、過電流保護回路３４の一構成例を示す図である。本構成例の過電流保護回路３４は、パワーＭＩＳＦＥＴ９に流れる出力電流ＩＯＵＴを検出して所定の上限値Ｉｏｃｐ以下に制限するように過電流保護信号Ｓ３４を生成する回路ブロックであり、Ｎチャネル型のＭＩＳＦＥＴ３４１及び３４２と、抵抗３４３及び３４４と、電流源３４５及び３４６と、を含む。
　電流源３４５及び３４６それぞれの第１端は、いずれも昇圧電圧ＶＧの印加端に接続されている。電流源３４５の第２端は、ＭＩＳＦＥＴ３４１のドレインに接続されている。電流源３４６の第２端は、ＭＩＳＦＥＴ３４２のドレインに接続されている。なお、ＭＩＳＦＥＴ３４２のドレインは、過電流保護信号Ｓ３４の出力端としてゲート制御回路２５にも接続されている。ＭＩＳＦＥＴ３４１及び３４２それぞれのゲートは、いずれもＭＩＳＦＥＴ３４１のドレインに接続されている。
　ＭＩＳＦＥＴ３４１のソースは、抵抗３４３（抵抗値：Ｒｒｅｆ）の第１端に接続されている。ＭＩＳＦＥＴ３４２のソースは、センサＭＩＳＦＥＴ２１のソース（＝出力電流ＩＯＵＴに応じたセンス電流Ｉｓ（ただしＩｓ：ＩＯＵＴ＝１：α）の出力端）と共に、抵抗３４４（抵抗値：Ｒｓ）の第１端に接続されている。センサＭＩＳＦＥＴ２１のドレインは、ドレイン電極１１に接続されている。センサＭＩＳＦＥＴ２１のゲートは、パワーＭＩＳＦＥＴ９の第３ゲート（＝ＭＩＳＦＥＴ２５ｈ～２５ｊが接続されていない常時駆動ゲート）に接続しておくとよい。抵抗３４３及び３４４それぞれの第２端は、出力電圧ＶＯＵＴの印加端に接続されている。
　なお、上記構成から成る過電流保護回路３４において、ＭＩＳＦＥＴ３４１のソースには、基準電圧Ｖｒｅｆ（＝Ｉｒｅｆ×Ｒｒｅｆ＋ＶＯＵＴ）が生成される。一方、ＭＩＳＦＥＴ３４２のソースには、センス電圧Ｖｓ（＝（Ｉｒｅｆ＋Ｉｓ）×Ｒｓ＋ＶＯＵＴ）が生成される。従って、過電流保護信号Ｓ３４は、センス電圧Ｖｓが基準電圧Ｖｒｅｆよりも低いときにローレベル（＝異常未検出時の論理レベル）となり、センス電圧Ｖｓが基準電圧Ｖｒｅｆよりも高いときにハイレベル（＝異常検出時の論理レベル）となる。
　ここで、パワーＭＩＳＦＥＴ９のオン抵抗ＲＯＮが可変値であって、センサＭＩＳＦＥＴ２１のオン抵抗ＲＯＮ２が固定値である場合、オン抵抗値ＲＯＮの切替制御に応じて、センス電流Ｉｓと出力電流ＩＯＵＴとの電流比α（＞０）が変化する。その結果、出力電流ＩＯＵＴの上限値Ｉｏｃｐがオン抵抗ＲＯＮに応じて自動的に切り替わることになる。
　例えば、半導体装置Ｘ３の起動時において、オン抵抗ＲＯＮが定常値よりも引き下げられている場合には、センス電流Ｉｓと出力電流ＩＯＵＴとの電流比αが大きくなるので、出力電流ＩＯＵＴの上限値Ｉｏｃｐが高くなる。従って、過渡的なラッシュ電流に対して過電流保護が掛かり難くなるので、半導体装置Ｘ３を円滑に起動することができる。
　一方、半導体装置Ｘ３の起動完了後において、オン抵抗ＲＯＮが定常値に戻されている場合には、上記の電流比αが小さくなるので、出力電流ＩＯＵＴの上限値Ｉｏｃｐが低くなる。従って、定常時における半導体装置Ｘ３の安全性を高めることが可能となる。
　　　１　　　半導体装置
　　　２　　　半導体層
　　　３　　　半導体層の第１主面
　　　９　　　パワーＭＩＳＦＥＴ
　　　１０　　コントロールＩＣ
　　　１７　　ゲート制御配線
　　　１７Ａ　第１ゲート制御配線
　　　１７Ｂ　第２ゲート制御配線
　　　１７Ｃ　第３ゲート制御配線
　　　２５　　ゲート制御回路
　　　２５１～２５４、２５ａ～２５ｆ　　電流源
　　　２５５、２５ｇ　　コントローラ
　　　２５６、２５ｈ～２５ｊ　　ＭＩＳＦＥＴ
　　　２６　　アクティブクランプ回路
　　　２６１、２６４　　ツェナダイオード
　　　２６２、２６５　　ダイオード
　　　２６３　　ＭＩＳＦＥＴ
　　　２７０　　出力電圧監視回路
　　　２７１　　閾値電圧生成部
　　　２７２　　コンパレータ
　　　２７３　　遅延部
　　　２７４　　レベルシフタ
　　　３４　　過電流保護回路
　　　３４１、３４２　　ＭＩＳＦＥＴ
　　　３４３、３４４　　抵抗
　　　３４５、３４６　　電流源
　　　５６　　第１ＭＩＳＦＥＴ
　　　５７　　第２ＭＩＳＦＥＴ
　　　５８　　第１ＦＥＴ構造
　　　６０　　第１トレンチゲート構造
　　　６８　　第２ＦＥＴ構造
　　　７０　　第２トレンチゲート構造
　　　８１　　第１ゲートトレンチ
　　　８２　　第１絶縁層
　　　８３　　第１電極
　　　８６　　第１底側電極
　　　８７　　第１開口側電極
　　　８８　　第１中間絶縁層
　　　９１　　第１チャネル領域
　　　１０１　第２ゲートトレンチ
　　　１０２　第２絶縁層
　　　１０３　第２電極
　　　１０６　第２底側電極
　　　１０７　第２開口側電極
　　　１０８　第２中間絶縁層
　　　１１１　第２チャネル領域
　　　１５１　半導体装置
　　　１６１　半導体装置
　　　１７１　半導体装置
　　　１８１　半導体装置
　　　１９１　半導体装置
　　　２０１　半導体装置
　　　２１１　半導体装置
　　　２１３　第１プレーナゲート構造
　　　２２３　第２プレーナゲート構造
　　　２４１　半導体装置
　　　３１１　回路モジュール
　　　３１２　実装基板
　　　３２１　回路モジュール
　　　３２２　実装基板
　　　３２５　コントロールＩＣデバイス
　　　Ｍ１、Ｍ２　　Ｐチャネル型ＭＯＳ電界効果トランジスタ
　　　Ｍ３　　Ｎチャネル型ＭＯＳ電界効果トランジスタ
　　　Ｒ１　　第１チャネル割合
　　　Ｒ１Ｈ、Ｒ１Ｌ　　抵抗
　　　Ｒ２　　第２チャネル割合
　　　Ｒ２Ｈ、Ｒ２Ｌ　　抵抗
　　　Ｒ３　　抵抗
　　　ＲＵ　　チャネル利用率
　　　ＳＷ１～ＳＷ３　　スイッチ
　　　Ｘ１、Ｘ２、Ｘ３　　半導体装置

Claims (24)

  1. 　誘導性負荷が接続されるように構成された出力電極と、
    　接地端が接続されるように構成された接地電極と、
    　前記出力電極と前記接地電極との間に並列接続されるように構成された第１トランジスタ及び第２トランジスタと；
    　前記第１トランジスタのゲートに接続されるように構成されたアクティブクランプ回路と；
    　第１動作状態では前記第１トランジスタ及び前記第２トランジスタをオンし、第２動作状態では前記第１トランジスタ及び前記第２トランジスタをオフするように、前記第１トランジスタ及び前記第２トランジスタそれぞれのゲート制御を行うように構成されたゲート制御回路と；
    　を有し、
    　前記ゲート制御回路は、前記第１動作状態から前記第２動作状態への遷移後、前記アクティブクランプ回路が動作する前に、前記第２トランジスタのゲート・ソース間をショートすることを特徴とする半導体装置。
  2. 　前記アクティブクランプ回路は、前記第１トランジスタ及び前記第２トランジスタそれぞれのドレイン・ソース間電圧を所定のクランプ電圧以下に制限することを特徴とする請求項１に記載の半導体装置。
  3. 　前記アクティブクランプ回路は、
    　カソードが前記第１トランジスタのドレインに接続されるように構成されたツェナダイオードと、
    　アノードが前記ツェナダイオードのアノードに接続されてカソードが前記第１トランジスタのゲートに接続されるように構成されたダイオードと、
    　を含むことを特徴とする請求項１または請求項２に記載の半導体装置。
  4. 　前記ゲート制御回路は、前記第２トランジスタのゲート・ソース間に接続されて前記アクティブクランプ回路の内部ノード電圧に応じてオン／オフされる第３トランジスタを含むことを特徴とする請求項３に記載の半導体装置。
  5. 　前記内部ノード電圧は、前記第３トランジスタのゲート電圧であることを特徴とする請求項４に記載の半導体装置。
  6. 　前記ゲート制御回路は、
    　外部制御信号が印加される入力電極と前記第１トランジスタのゲートとの間に接続されて前記外部制御信号が低電圧検出閾値よりも高いときにオンするように構成された第１スイッチと、
    　前記入力電極と前記第２トランジスタのゲートとの間に接続されて前記外部制御信号が前記低電圧検出閾値よりも高いときにオンするように構成された第２スイッチと、
    　前記内部ノード電圧の印加端と前記第３トランジスタのゲートとの間に接続されて前記外部制御信号が前記低電圧検出閾値よりも低いときにオンするように構成された第３スイッチと、
    　をさらに含むことを特徴とする請求項５に記載の半導体装置。
  7. 　前記ゲート制御回路は、
    　前記第１スイッチと前記第１トランジスタのゲートとの間に接続されて前記第１トランジスタに印加される第１ゲート信号の立ち上がり速度を調整するように構成された第１上側抵抗と、
    　前記第２スイッチと前記第２トランジスタのゲートとの間に接続されて前記第２トランジスタに印加される第２ゲート信号の立ち上がり速度を調整するように構成された第２上側抵抗と、
    　をさらに含むことを特徴とする請求項６に記載の半導体装置。
  8. 　前記ゲート制御回路は、
    　前記第１トランジスタのゲートと前記接地電極との間に接続されて前記外部制御信号に応じてオン／オフされるように構成された第１ＰＭＯＳＦＥＴと、
    　前記第２トランジスタのゲートと前記接地電極との間に接続されて前記外部制御信号に応じてオン／オフされるように構成された第２ＰＭＯＳＦＥＴと、
    　をさらに含むことを特徴とする請求項７に記載の半導体装置。
  9. 　前記ゲート制御回路は、
    　前記第１ＰＭＯＳＦＥＴと前記接地電極との間に接続されて前記第１ゲート信号の立ち下がり速度を調整するように構成された第１下側抵抗と、
    　前記第２ＰＭＯＳＦＥＴと前記接地電極との間に接続されて前記第２ゲート信号の立ち下がり速度を調整するように構成された第２下側抵抗と、
    　をさらに含むことを特徴とする請求項８に記載の半導体装置。
  10. 　前記ゲート制御回路は、前記第１動作状態では前記第１トランジスタ及び前記第２トランジスタそれぞれのゲートに電流を流し込み、前記第２動作状態では前記第１トランジスタ及び前記第２トランジスタそれぞれのゲートから電流を引き抜くことを特徴とする請求項１～請求項９のいずれか一項に記載の半導体装置。
  11. 　前記第１トランジスタと前記第２トランジスタは、単一のゲート分割素子として形成されていることを特徴とする請求項１～請求項１０のいずれか一項に記載の半導体装置。
  12. 　前記第１トランジスタのチャネル領域は、第１割合で形成されており、前記第２トランジスタのチャネル領域は、前記第１割合とは異なる第２割合で形成されていることを特徴とする請求項１～請求項１１のいずれか一項に記載の半導体装置。
  13. 　アクティブクランプ動作時のチャネル利用率は、零を超え通常動作時のチャネル利用率未満であることを特徴とする請求項１～請求項１２のいずれか一項に記載の半導体装置。
  14. 　請求項１～請求項１３のいずれか一項に記載の半導体装置と、前記半導体装置に接続される誘導性負荷と、を有することを特徴とする電子機器。
  15. 　複数のゲート信号の個別制御によりオン抵抗が変化するように構成されたゲート分割トランジスタと、
    　前記ゲート分割トランジスタのオン遷移時に前記オン抵抗を定常値よりも引き下げるように前記複数のゲート信号を個別に制御するように構成されたゲート制御回路と、
    　を有することを特徴とする半導体装置。
  16. 　前記ゲート分割トランジスタの両端間電圧を所定のクランプ電圧以下に制限するように構成されたアクティブクランプ回路をさらに有し、
    　前記ゲート制御回路は、前記アクティブクランプ回路の動作前に前記オン抵抗を前記定常値よりも引き上げるように前記複数のゲート信号を個別に制御することを特徴とする請求項１５に記載の半導体装置。
  17. 　前記ゲート分割トランジスタは、第１ゲート及び第２ゲートと、前記アクティブクランプ回路が接続されるように構成された第３ゲートを有し、
    　前記ゲート制御回路は、
    　前記ゲート分割トランジスタの前記第１ゲートとソースとの間に接続されており、前記オン抵抗を前記定常値よりも引き下げるときにオフするように構成された第１スイッチと；
    　前記ゲート分割トランジスタの前記第１ゲート及び前記第２ゲートと前記ソースとの間にそれぞれ接続されており、前記オン抵抗を前記定常値よりも引き上げるときにオンするように構成された第２スイッチ及び第３スイッチと；
    　を含むことを特徴とする請求項１６に記載の半導体装置。
  18. 　前記ゲート分割トランジスタの出力電圧を監視して前記第１スイッチの駆動信号を生成するように構成された出力電圧監視回路をさらに有することを特徴とする請求項１７に記載の半導体装置。
  19. 　前記出力電圧監視回路は、
    　所定の閾値電圧を生成するように構成された閾値電圧生成部と、
    　前記出力電圧と前記閾値電圧とを比較して比較信号を生成するように構成されたコンパレータと、
    　前記比較信号に所定の遅延を与えて遅延信号を生成するように構成された遅延部と、
    　前記遅延信号をレベルシフトして前記駆動信号を生成するように構成されたレベルシフタと、
    　を含むことを特徴とする請求項１８に記載の半導体装置。
  20. 　前記第２スイッチ及び前記第３スイッチは、それぞれ、前記アクティブクランプ回路の内部ノード電圧に応じてオン／オフされることを特徴とする請求項１７～請求項１９のいずれか一項に記載の半導体装置。
  21. 　前記アクティブクランプ回路は、
    　カソードが前記ゲート分割トランジスタのドレインに接続されるように構成されたツェナダイオードと、
    　アノードが前記ツェナダイオードのアノードに接続されるように構成されたダイオードと、
    　ドレインが前記ゲート分割トランジスタのドレインに接続されてソースが前記ゲート分割トランジスタの前記第３ゲートに接続されてゲートが前記ダイオードのカソードに接続されるように構成されたトランジスタと、
    　を含むことを特徴とする請求項１７～請求項２０のいずれか一項に記載の半導体装置。
  22. 　前記ゲート分割トランジスタに流れる出力電流を検出して所定の上限値以下に制限するように構成された過電流保護回路をさらに有することを特徴とする請求項１５～請求項２１のいずれか一項に記載の半導体装置。
  23. 　前記ゲート分割トランジスタの温度が所定の上限値に達したとき、若しくは、前記ゲート分割トランジスタと他の回路ブロックとの温度差が所定の上限値に達したときに、前記ゲート分割トランジスタを強制的にオフさせるように構成された過熱保護回路をさらに有することを特徴とする請求項１５～請求項２２のいずれか一項に記載の半導体装置。
  24. 　請求項１５～請求項２３のいずれか一項に記載の半導体装置と、前記半導体装置に接続される負荷と、を有することを特徴とする電子機器。
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