CN114175238A - 半导体装置 - Google Patents
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Abstract
例如半导体装置具有：输出电极，其构成为与感应性负载连接；接地电极，其构成为与接地端连接；第一晶体管及第二晶体管，其构成为并列连接于上述输出电极与上述接地电极之间；有源钳位电路，其构成为与上述第一晶体管的栅极连接；以及栅极控制电路，其构成为以在第一动作状态下将上述第一晶体管及上述第二晶体管接通、在第二动作状态下将上述第一晶体管及上述第二晶体管断开的方式，进行上述第一晶体管及上述第二晶体管各自的栅极控制，上述栅极控制电路在从上述第一动作状态向上述第二动作状态迁移后、且在上述有源钳位电路动作前，使上述第二晶体管的栅极源极间短路。
Description
技术领域
本发明涉及具备绝缘栅极型的晶体管的半导体装置。
背景技术
专利文献1公开了作为具备绝缘栅极型的晶体管的半导体装置的一例的平面栅极型的半导体装置。该半导体装置包括：具有主面的半导体层；形成于主面之上的栅极绝缘层；形成于栅极绝缘层之上的栅极电极；以及在半导体层的表层部隔着栅极绝缘层而与栅极电极对置的通道。
现有技术文献
专利文献
专利文献1：日本特开2015－70193号公报
发明内容
发明所要解决的课题
具备绝缘栅极型的晶体管的半导体装置作为使用形态的一例有时与感应性负载连接。该情况下，作为电的特性，要求优异的接通电阻以及优异的有源钳位耐量。接通电阻是通常动作时的半导体装置的电阻值。有源钳位耐量是有源钳位动作时的晶体管的耐量。
具体而言，有源钳位耐量是在晶体管从接通状态向断开状态迁移时，因感应性负载所积蓄的能量而产生的相对于反电动势的晶体管的耐量。有源钳位动作是使反电动势由晶体管消耗(吸收)时的晶体管的一动作。
作为一例，接通电阻以及有源钳位耐量根据晶体管的通道的面积来调整。在使通道的面积增加的情况下，能够在通常动作时使电流路径增加，因此能够使接通电阻下降。但是，该情况下，在有源钳位动作时因反电动势所引起的急剧的温度上升而有源钳位耐量下降。
与此相反，在使通道的面积减少的情况下，在通常动作时电流路径缩小，因此接通电阻增加。但是，该情况下，能够抑制在有源钳位动作时反电动势所引起的急剧的温度上升，因此能够提高有源钳位耐量。这样，基于通道的面积的调整法存在权衡的关系，因此难以兼顾优异的接通电阻以及优异的有源钳位耐量。
本发明的一个实施方式提供一种能够兼顾优异的接通电阻以及优异的有源钳位耐量的半导体装置。
用于解决课题的方案
本发明的一个实施方式提供一种半导体装置，其包括：半导体层；绝缘栅极型的第一晶体管，其形成于上述半导体层；绝缘栅极型的第二晶体管，其形成于上述半导体层；以及控制配线，其以与上述第一晶体管以及上述第二晶体管电连接的方式形成于上述半导体层之上，传递在通常动作时将上述第一晶体管以及上述第二晶体管控制为接通状态、在有源钳位动作时将上述第一晶体管控制为断开状态并且将上述第二晶体管控制为接通状态的控制信号。
根据该半导体装置，在通常动作时，能够利用第一晶体管以及第二晶体管使电流流动。由此，能够实现接通电阻的降低。另一方面，在有源钳位动作时，能够在使第一晶体管停止的状态下利用第二晶体管使电流流动。由此，能够抑制反电动势所引起的急剧的温度上升，并且能够由第二晶体管消耗(吸收)反电动势。其结果，能够实现有源钳位耐量的提高。因而，能够兼顾优异的接通电阻以及优异的有源钳位耐量。
本发明的一个实施方式提供一种半导体装置，其包括：半导体层；绝缘栅极型的第一晶体管，其形成于上述半导体层；绝缘栅极型的第二晶体管，其形成于上述半导体层；以及控制电路，其以与上述第一晶体管以及上述第二晶体管电连接的方式形成于上述半导体层，在通常动作时将上述第一晶体管以及上述第二晶体管控制为接通状态，在有源钳位动作时将上述第一晶体管控制为断开状态并且将上述第二晶体管控制为接通状态。
根据该半导体装置，在通常动作时，能够利用第一晶体管以及第二晶体管使电流流动。由此，能够实现接通电阻的降低。另一方面，在有源钳位动作时，能够在使第一晶体管停止的状态下利用第二晶体管使电流流动。由此，能够抑制反电动势所引起的急剧的温度上升，并且能够由第二晶体管消耗(吸收)反电动势。其结果，能够实现有源钳位耐量的提高。因而，能够兼顾优异的接通电阻以及优异的有源钳位耐量。
本发明的一个实施方式提供一种半导体装置，其包括：半导体层；绝缘栅极型的第一晶体管，其包括第一通道，且形成于上述半导体层；绝缘栅极型的第二晶体管，其包括第二通道，且形成于上述半导体层；以及控制配线，其以与上述第一晶体管以及上述第二晶体管电连接的方式形成于上述半导体层之上，传递以有源钳位动作时的上述第一通道以及上述第二通道的利用率超过零且小于通常动作时的上述第一通道以及上述第二通道的利用率的方式对上述第一晶体管以及上述第二晶体管进行控制的控制信号。
根据该半导体装置，在通常动作时，第一通道以及第二通道的利用率相对地增加。由此，电流路径相对地增加，因此能够实现接通电阻的降低。另一方面，在有源钳位动作时，第一通道以及第二通道的利用率相对地减少。由此，能够抑制反电动势引起的急剧的温度上升，因此能够实现有源钳位耐量的提高。因而，能够实现优异的接通电阻以及优异的有源钳位耐量的兼顾。
本发明的一个实施方式提供一种半导体装置，其包括：半导体层；绝缘栅极型的第一晶体管，其包括第一通道，且形成于上述半导体层；绝缘栅极型的第二晶体管，其包括第二通道，且形成于上述半导体层；以及控制电路，其以与上述第一晶体管以及上述第二晶体管电连接的方式形成于上述半导体层，以有源钳位动作时的上述第一通道以及上述第二通道的利用率超过零且小于通常动作时的上述第一通道以及上述第二通道的利用率的方式对上述第一晶体管以及上述第二晶体管进行控制。
根据该半导体装置，在通常动作时，第一通道以及第二通道的利用率相对地增加。由此，电流路径相对地增加，因此能够实现接通电阻的降低。另一方面，在有源钳位动作时，第一通道以及第二通道的利用率相对地减少。由此，能够抑制反电动势引起的急剧的温度上升，从而能够实现有源钳位耐量的提高。因而，能够实现优异的接通电阻以及优异的有源钳位耐量的兼顾。
本发明的一个实施方式提供一种半导体装置，其具有：并列连接的第一晶体管及第二晶体管；与上述第一晶体管的栅极连接的有源钳位电路；以及以在第一动作状态下将上述第一晶体管及上述第二晶体管接通且在第二动作状态下将上述第一晶体管及上述第二晶体管断开的方式进行上述第一晶体管及上述第二晶体管各自的栅极控制的栅极控制电路，上述栅极控制电路在从上述第一动作状态向上述第二动作状态迁移后、且在上述有源钳位电路动作前，使上述第二晶体管的栅极源极间短路。
根据该半导体装置，能够以简单的电路结构来实现有源钳位耐量的提高。因而能够兼顾优异的接通电阻以及优异的有源钳位耐量。
附图说明
图1是从一个方向观察本发明的第一实施方式的半导体装置的立体图。
图2是表示图1所示的半导体装置的电的构造的块电路图。
图3是用于说明图1所示的半导体装置的通常动作以及有源钳位动作的电路图。
图4是图3所示的电路图所应用的主要的电信号的波形图。
图5是图1所示的区域V的剖面立体图。
图6是从图5去除电极后的剖面立体图。
图7是从图6去除半导体层之上的构造后的剖面立体图，是表示包括第一方式例的通道构造的方式的剖面立体图。
图8是图7的俯视图。
图9是包括图5所示的第一沟槽栅极构造以及第二沟槽栅极构造的区域的放大剖视图。
图10是图5所示的第一沟槽栅极构造的放大剖视图。
图11是图5所示的第二沟槽栅极构造的放大剖视图。
图12A是与图7对应的区域的剖面立体图，是表示包括第二方式例的通道构造的方式的剖面立体图。
图12B是与图7对应的区域的剖面立体图，是表示包括第三方式例的通道构造的方式的剖面立体图。
图13是通过实际测量来调查有源钳位耐量以及面积电阻率的关系的图表。
图14A是用于说明图1所示的半导体装置的第一控制例的通常动作的剖面立体图。
图14B是用于说明图1所示的半导体装置的第一控制例的有源钳位动作的剖面立体图。
图15A是用于说明图1所示的半导体装置的第二控制例的通常动作的剖面立体图。
图15B是用于说明图1所示的半导体装置的第二控制例的有源钳位动作的剖面立体图。
图16是与图7对应的区域的剖面立体图，是表示本发明的第二实施方式的半导体装置的立体图。
图17A是用于说明图16所示的半导体装置的第一控制例的通常动作的剖面立体图。
图17B是用于说明图16所示的半导体装置的第一控制例的有源钳位动作的剖面立体图。
图18A是用于说明图16所示的半导体装置的第二控制例的通常动作的剖面立体图。
图18B是用于说明图16所示的半导体装置的第二控制例的有源钳位动作的剖面立体图。
图19A是用于说明图16所示的半导体装置的第三控制例的通常动作的剖面立体图。
图19B是用于说明图16所示的半导体装置的第三控制例的有源钳位动作的剖面立体图。
图20是从一个方向观察本发明的第三实施方式的半导体装置的立体图。
图21是图20所示的区域XXI的剖面立体图。
图22是从图21去除电极后的剖面立体图。
图23是从图22去除半导体层之上的构造后的剖面立体图。
图24A是用于说明图23所示的半导体装置的通常动作的剖面立体图。
图24B是用于说明图23所示的半导体装置的有源钳位动作的剖面立体图。
图25是与图21对应的区域的剖面立体图，是表示本发明的第四实施方式的半导体装置的剖面立体图。
图26是从图25去除半导体层之上的构造的剖面立体图。
图27A是用于说明图25所示的半导体装置的通常动作的剖面立体图。
图27B是用于说明图25所示的半导体装置的有源钳位动作的剖面立体图。
图28是与图25对应的区域的剖面立体图，是表示本发明的第五实施方式的半导体装置的剖面立体图。
图29A是用于说明图28所示的半导体装置的第一控制例的通常动作的剖面立体图。
图29B是用于说明图28所示的半导体装置的第一控制例的有源钳位动作的剖面立体图。
图30A是用于说明图28所示的半导体装置的第二控制例的通常动作的剖面立体图。
图30B是用于说明图28所示的半导体装置的第二控制例的有源钳位动作的剖面立体图。
图31是与图7对应的区域的剖面立体图，是表示本发明的第六实施方式的半导体装置的剖面立体图。
图32A是用于说明图31所示的半导体装置的通常动作的剖面立体图。
图32B是用于说明图31所示的半导体装置的有源钳位动作的剖面立体图。
图33是与图7对应的区域的剖面立体图，是表示本发明的第七实施方式的半导体装置的立体图。
图34A是用于说明图33所示的半导体装置的通常动作的剖面立体图。
图34B是用于说明图33所示的半导体装置的有源钳位动作的剖面立体图。
图35是与图7对应的区域的剖面立体图，是表示本发明的第八实施方式的半导体装置的局部切除剖面立体图。
图36A是用于说明图35所示的半导体装置的通常动作的剖面立体图。
图36B是用于说明图35所示的半导体装置的有源钳位动作的剖面立体图。
图37是从一个方向观察本发明的第九实施方式的半导体装置的立体图。
图38是表示图37所示的半导体装置的电的构造的块电路图。
图39是用于说明图37所示的半导体装置的通常动作以及有源钳位动作的电路图。
图40是图39所示的电路图所应用的主要的电信号的波形图。
图41是透过封固树脂来表示半导体封装件的立体图。
图42是图41的俯视图。
图43是表示第一方式例的电路模块的一部分的俯视图。
图44是表示第二方式例的电路模块的一部分的俯视图。
图45是表示本发明的第十实施方式的半导体装置(＝在半导体装置为高边开关的情况下，在有源钳位动作时用于进行功率MISFET的第一半接通控制的电的构造)的块电路图。
图46是将图45的功率MISFET表现为第一MISFET以及第二MISFET的等效电路图。
图47是表示图45中的栅极控制电路以及有源钳位电路的一个构成例的电路图。
图48是表示在半导体装置为高边开关的情况下，在有源钳位动作时进行功率MISFET的第一半接通控制的情形的时序图。
图49是表示本发明的第十一实施方式的半导体装置(＝在半导体装置为低边开关的情况下，在有源钳位动作时用于进行功率MISFET的第一半接通控制的电的构造)的块电路图。
图50是将图49的功率MISFET表现为第一MISFET以及第二MISFET的等效电路图。
图51是表示图49中的栅极控制电路以及有源钳位电路的一个构成例的电路图。
图52是表示在半导体装置为低边开关的情况下，在有源钳位动作时进行功率MISFET的第一半接通控制的情形的时序图。
图53是表示容量性负载连接时的起动举动的图。
图54是表示容量性负载连接时的消耗电力的图。
图55是表示本发明的第十二实施方式的半导体装置(＝用于进行三模式控制的电的构造)的图。
图56是表示三模式控制的一个例子的图。
图57是表示过电流保护电路的一个构成例的图。
具体实施方式
以下，参照附图对本发明的实施方式进行说明。
<第一实施方式>
图1是从一个方向观察本发明的第一实施方式的半导体装置1的立体图。以下，对半导体装置1为高边侧的开关器件的方式例进行说明，但半导体装置1并不限定于高边侧的开关器件。半导体装置1通过对于各种构造的电的连接方式、功能进行调整，也能够作为低边侧的开关器件来提供。
参照图1，半导体装置1包括半导体层2。半导体层2包含硅。半导体层2形成为长方体形状的芯片状。半导体层2具有一方侧的第一主面3、另一方侧的第二主面4、以及连接第一主面3及第二主面4的侧面5A、5B、5C、5D。
第一主面3以及第二主面4在从它们的法线方向Z观察的俯视(以下简称为“俯视”。)下形成四边形状。侧面5A以及侧面5C沿第一方向X延伸，在与第一方向X交叉的第二方向Y上相互对置。侧面5B以及侧面5D沿第二方向Y延伸，在第一方向X上相互对置。具体而言，第二方向Y与第一方向X正交。
在半导体层2划分出输出区域6以及输入区域7。输出区域6划分为侧面5C侧的区域。输入区域7划分为侧面5A侧的区域。在俯视下，输出区域6的面积SOUT为输入区域7的面积SIN以上(SIN≤SOUT)。
面积SOUT与面积SIN的比SOUT/SIN也可以为1以上且10以下(1≤SOUT/SIN≤10)。比SOUT/SIN也可以为1以上且2以下、2以上且4以下、4以上且6以下、6以上且8以下、或者8以上且10以下。输入区域7的平面形状以及输出区域6的平面形状为任意的，并限定于特定的形状。当然，比SOUT/SIN也可以超过0且小于1。
输出区域6包括作为绝缘栅极型的晶体管的一例的功率MISFET(Metal InsulatorSemiconductor Field Effect Transistor，金属绝缘体半导体场效应晶体管)9。功率MISFET9包括栅极、漏极以及源极。
输入区域7包括作为控制电路的一例的控制器IC(Integrated Circuit，集成电路)10。控制器IC10包括实现各种功能的多种功能电路。多种功能电路包括基于来自外部的电信号生成对功率MISFET9进行驱动控制的栅极控制信号的电路。控制器IC10与功率MISFET9一起形成所谓IPD(Intelligent Power Device，智能功率器件)。IPD也称为IPM(Intelligent Power Module，智能功率模块)。
输入区域7通过区域分离构造8而与输出区域6电绝缘。在图1中，区域分离构造8由影线示出。虽然省略了具体的说明，但区域分离构造8也可以具有在沟槽中埋入绝缘体而成的沟槽绝缘构造。
在半导体层2之上，形成有多个(在该方式中为六个)电极11、12、13、14、15、16。在图1中，由影线示出多个电极11～16。多个电极11～16形成为通过导线(例如接合引线)等来进行外部连接的端子电极。多个电极11～16的个数、配置以及平面形状是任意的，不限定于图1所示的方式。
多个电极11～16的个数、配置以及平面形状根据功率MISFET9的规格、控制器IC10的规格来调整。在该方式中，多个电极11～16包括漏电极11(电源电极)、源极电极12(输出电极)、输入电极13、基准电压电极14、ENABLE电极15以及SENSE电极16。
漏电极11形成于半导体层2的第二主面4之上。漏电极11与半导体层2的第二主面4电连接。漏电极11向功率MISFET9的漏极、控制器IC10的各种电路传递电源电压VB。
漏电极11也可以包括Ti层、Ni层、Au层、Ag层以及Al层中的至少一个。漏电极11也可以具有包括Ti层、Ni层、Au层、Ag层或者Al层的单层构造。漏电极11也可以具有使Ti层、Ni层、Au层、Ag层以及Al层中的至少两个以任意的形态层叠的层叠构造。
源极电极12在第一主面3形成于输出区域6之上。源极电极12与功率MISFET9的源极电连接。源极电极12将由功率MISFET9生成的电信号传递至外部。
输入电极13、基准电压电极14、ENABLE电极15以及SENSE电极16在第一主面3分别形成于输入区域7之上。输入电极13传递用于驱动控制器IC10的输入电压。
基准电压电极14向控制器IC10传递基准电压(例如接地电压)。ENABLE电极15传递用于使控制器IC10的一部分或者全部的功能有效或者无效的电信号。SENSE电极16传递用于检测控制器IC10的异常的电信号。
在半导体层2之上还形成有作为控制配线的一例的栅极控制配线17。栅极控制配线17选择性地引绕至输出区域6以及输入区域7。栅极控制配线17在输出区域6与功率MISFET9的栅极电连接，在输入区域7与控制器IC10电连接。
栅极控制配线17将由控制器IC10生成的栅极控制信号传递至功率MISFET9的栅极。栅极控制信号包括接通信号Von以及断开信号Voff，对功率MISFET9的接通状态以及断开状态进行控制。
接通信号Von为功率MISFET9的栅极阈值电压Vth以上(Vth＜Von)。断开信号Voff小于功率MISFET9的栅极阈值电压Vth(Voff＜Vth)。断开信号Voff也可以是基准电压(例如接地电压)。
在该方式中，栅极控制配线17包括第一栅极控制配线17A、第二栅极控制配线17B以及第三栅极控制配线17C。第一栅极控制配线17A、第二栅极控制配线17B以及第三栅极控制配线17C相互电绝缘。
在该方式中，两个第一栅极控制配线17A引绕至不同的区域。另外，两个第二栅极控制配线17B引绕至不同的区域。另外，两个第三栅极控制配线17C引绕至不同的区域。
第一栅极控制配线17A、第二栅极控制配线17B以及第三栅极控制配线17C将相同或者不同的栅极控制信号传递至功率MISFET9的栅极。栅极控制配线17的个数、配置、形状等是任意的，根据栅极控制信号的传递距离、应传递的栅极控制信号的个数来调整。
源极电极12、输入电极13、基准电压电极14、ENABLE电极15、SENSE电极16以及栅极控制配线17也可以分别包含镍、钯、铝、铜、铝合金以及铜合金中的至少一种。
源极电极12、输入电极13、基准电压电极14、ENABLE电极15、SENSE电极16以及栅极控制配线17也可以分别包含Al－Si－Cu(铝－硅－铜)合金、Al－Si(铝－硅)合金、以及Al－Cu(铝－铜)合金中的至少一种。
源极电极12、输入电极13、基准电压电极14、ENABLE电极15、SENSE电极16以及栅极控制配线17既可以包含同一种电极材料，也可以包含相互不同的电极材料。
图2是表示图1所示的半导体装置1的电的构造的块电路图。以下，以半导体装置1搭载于车辆的情况为例来进行说明。
半导体装置1包括漏电极11、源极电极12、输入电极13、基准电压电极14、ENABLE电极15、SENSE电极16、栅极控制配线17、功率MISFET9以及控制器IC10。
漏电极11与电源连接。漏电极11向功率MISFET9以及控制器IC10提供电源电压VB。电源电压VB也可以为10V以上且20V以下。源极电极12与负载连接。
输入电极13也可以与MCU(Micro Controller Unit)、DC/DC转换器、LDO(Low DropOut)等连接。输入电极13向控制器IC10提供输入电压。输入电压也可以为1V以上且10V以下。基准电压电极14与基准电压配线连接。基准电压电极14向功率MISFET9以及控制器IC10提供基准电压。
ENABLE电极15也可以与MCU连接。向ENABLE电极15输入用于使控制器IC10的一部分或者全部的功能有效或者无效的电信号。SENSE电极16也可以与电阻器连接。
功率MISFET9的栅极经由栅极控制配线17而与控制器IC10(后述的栅极控制电路25)连接。功率MISFET9的漏极与漏电极11连接。功率MISFET9的源极与控制器IC10(后述的电流检测电路27)以及源极电极12连接。
控制器IC10包括传感器MISFET21、输入电路22、电流电压控制电路23、保护电路24、栅极控制电路25、有源钳位电路26、电流检测电路27、电源逆连接保护电路28以及异常检测电路29。
传感器MISFET21的栅极与栅极控制电路25连接。传感器MISFET21的漏极与漏电极11连接。传感器MISFET21的源极与电流检测电路27连接。
输入电路22与输入电极13以及电流电压控制电路23连接。输入电路22也可以包括施密特触发器电路。输入电路22对施加于输入电极13的电信号的波形进行整形。由输入电路22生成的信号被输入至电流电压控制电路23。
电流电压控制电路23与保护电路24、栅极控制电路25、电源逆连接保护电路28以及异常检测电路29连接。电流电压控制电路23也可以包括逻辑电路。
电流电压控制电路23根据来自输入电路22的电信号以及来自保护电路24的电信号来生成各种电压。在该方式中，电流电压控制电路23包括驱动电压生成电路30、第一定电压生成电路31、第二定电压生成电路32以及基准电压·基准电流生成电路33。
驱动电压生成电路30生成用于驱动栅极控制电路25的驱动电压。驱动电压也可以设定为从电源电压VB减去预定值后的值。驱动电压生成电路30也可以生成从电源电压VB减去5V后的5V以上且15V以下的驱动电压。驱动电压被输入至栅极控制电路25。
第一定电压生成电路31生成用于驱动保护电路24的第一定电压。第一定电压生成电路31也可以包括齐纳二极管、调节器电路(在此为齐纳二极管)。第一定电压也可以为1V以上且5V以下。第一定电压被输入至保护电路24(具体而言，后述的负载开路检测电路35等)。
第二定电压生成电路32生成用于驱动保护电路24的第二定电压。第二定电压生成电路32也可以包括齐纳二极管、调节器电路(在此为调节器电路)。第二定电压也可以为1V以上且5V以下。第二定电压被输入至保护电路24(具体而言，后述的过热保护电路36、低电压误动作抑制电路37)。
基准电压·基准电流生成电路33生成各种电路的基准电压以及基准电流。基准电压也可以为1V以上且5V以下。基准电流也可以为1mA以上且1A以下。基准电压以及基准电流被输入至各种电路。在各种电路包括比较器的情况下，基准电压以及基准电流也可以被输入至该比较器。
保护电路24与电流电压控制电路23、栅极控制电路25、异常检测电路29、功率MISFET9的源极以及传感器MISFET21的源极连接。保护电路24包括过电流保护电路34、负载开路检测电路35、过热保护电路36以及低电压误动作抑制电路37。
过电流保护电路34保护功率MISFET9免受过电流的影响。过电流保护电路34与栅极控制电路25以及传感器MISFET21的源极连接。过电流保护电路34也可以包括电流监视电路。由过电流保护电路34生成的信号被输入至栅极控制电路25(具体而言，后述的驱动信号输出电路40)。
负载开路检测电路35对功率MISFET9的短路状态、打开状态进行检测。负载开路检测电路35与电流电压控制电路23以及功率MISFET9的源极连接。由负载开路检测电路35生成的信号被输入至电流电压控制电路23。
过热保护电路36监视功率MISFET9的温度，保护功率MISFET9免受过度的温度上升的影响。过热保护电路36与电流电压控制电路23连接。过热保护电路36也可以包括感温二极管、热敏电阻等感温器件。由过热保护电路36生成的信号被输入至电流电压控制电路23。
低电压误动作抑制电路37抑制在电源电压VB小于预定值的情况下功率MISFET9误动作。低电压误动作抑制电路37与电流电压控制电路23连接。由低电压误动作抑制电路37生成的信号被输入至电流电压控制电路23。
栅极控制电路25对功率MISFET9的接通状态以及断开状态、以及传感器MISFET21的接通状态以及断开状态进行控制。栅极控制电路25与电流电压控制电路23、保护电路24、功率MISFET9的栅极以及传感器MISFET21的栅极连接。
栅极控制电路25根据来自电流电压控制电路23的电信号以及来自保护电路24的电信号，来生成与栅极控制配线17的个数相应的多种栅极控制信号。多种栅极控制信号经由栅极控制配线17分别被输入至功率MISFET9的栅极以及传感器MISFET21的栅极。
具体而言，栅极控制电路25包括振荡电路38、电荷泵电路39以及驱动信号输出电路40。振荡电路38根据来自电流电压控制电路23的电信号而振荡，生成预定的电信号。由振荡电路38生成的电信号被输入至电荷泵电路39。电荷泵电路39使来自振荡电路38的电信号升压。由电荷泵电路39升压后的电信号被输入至驱动信号输出电路40。
驱动信号输出电路40根据来自电荷泵电路39的电信号以及来自保护电路24(具体而言，过电流保护电路34)的电信号来生成多种栅极控制信号。多种栅极控制信号经由栅极控制配线17被输入至功率MISFET9的栅极以及传感器MISFET21的栅极。传感器MISFET21以及功率MISFET9由栅极控制电路25同时控制。
有源钳位电路26保护功率MISFET9免受反电动势的影响。有源钳位电路26与漏电极11、功率MISFET9的栅极以及传感器MISFET21的栅极连接。有源钳位电路26也可以包括多个二极管。
有源钳位电路26也可以包括相互依次偏置连接的多个二极管。有源钳位电路26也可以包括相互逆偏置连接的多个二极管。有源钳位电路26也可以包括相互依次偏置连接的多个二极管、以及相互逆偏置连接的多个二极管。
多个二极管也可以包括pn接合二极管、或者齐纳二极管、或者pn接合二极管以及齐纳二极管。有源钳位电路26也可以包括相互偏置连接的多个齐纳二极管。有源钳位电路26也可以包括相互逆偏置连接的齐纳二极管以及pn接合二极管。
电流检测电路27对流动于功率MISFET9以及传感器MISFET21的电流进行检测。电流检测电路27与保护电路24、异常检测电路29、功率MISFET9的源极以及传感器MISFET21的源极连接。电流检测电路27根据由功率MISFET9生成的电信号以及由传感器MISFET21生成的电信号，来生成电流检测信号。电流检测信号被输入至异常检测电路29。
电源逆连接保护电路28在电源逆连接时保护电流电压控制电路23、功率MISFET9等免受逆电压的影响。电源逆连接保护电路28与基准电压电极14以及电流电压控制电路23连接。
异常检测电路29监视保护电路24的电压。异常检测电路29与电流电压控制电路23、保护电路24以及电流检测电路27连接。在过电流保护电路34、负载开路检测电路35、过热保护电路36以及低电压误动作抑制电路37的任一个产生了异常(电压的变动等)的情况下，异常检测电路29生成与保护电路24的电压相应的异常检测信号，并向外部输出。
具体而言，异常检测电路29包括第一多路复用器电路41以及第二多路复用器电路42。第一多路复用器电路41包括两个输入部、一个输出部以及一个选择控制输入部。在第一多路复用器电路41的输入部分别连接有保护电路24以及电流检测电路27。在第一多路复用器电路41的输出部连接有第二多路复用器电路42。在第一多路复用器电路41的选择控制输入部连接有电流电压控制电路23。
第一多路复用器电路41根据来自电流电压控制电路23的电信号、来自保护电路24的电压检测信号以及来自电流检测电路27的电流检测信号，来生成异常检测信号。由第一多路复用器电路41生成的异常检测信号被输入至第二多路复用器电路42。
第二多路复用器电路42包括两个输入部以及一个输出部。在第二多路复用器电路42的输入部分别连接有第二多路复用器电路42的输出部以及ENABLE电极15。在第二多路复用器电路42的输出部连接有SENSE电极16。
在ENABLE电极15连接有MCU、在SENSE电极16连接有电阻器的情况下，从MCU向ENABLE电极15输入接通信号，并从SENSE电极16导出异常检测信号。异常检测信号由与SENSE电极16连接的电阻器变换成电信号。基于该电信号来检测半导体装置1的状态异常。
图3是用于说明图1所示的半导体装置1的有源钳位动作的电路图。图4是图3所示的电路图的主要的电信号的波形图。
在此，使用在功率MISFET9连接有感应性负载L的电路例来说明半导体装置1的通常动作以及有源钳位动作。例示利用了螺线管、马达、变压器、继电器等绕组(线圈)的器件作为感应性负载L。感应性负载L也称为L负载。
参照图3，功率MISFET9的源极与感应性负载L连接。功率MISFET9的漏极与漏电极11电连接。功率MISFET9的栅极以及漏极与有源钳位电路26连接。在该电路例中，有源钳位电路26包括m个(m为自然数)齐纳二极管DZ以及n个(n为自然数)pn接合二极管D。pn接合二极管D相对于齐纳二极管DZ逆偏置连接。
参照图3以及图4，若向断开状态的功率MISFET9的栅极输入接通信号Von，则功率MISFET9从断开状态切换为接通状态(通常动作)。接通信号Von具有栅极阈值电压Vth以上(Vth≤Von)的电压。功率MISFET9维持接通状态仅预定的接通时间TON。
若功率MISFET9切换为接通状态，则漏极电流ID开始从功率MISFET9的漏极朝向源极流动。漏极电流ID从零增加至预定的值而饱和。感应性负载L因漏极电流ID的增加而积蓄感应性能量。
若向功率MISFET9的栅极输入断开信号Voff，则功率MISFET9从接通状态切换为断开状态。断开信号Voff具有小于栅极阈值电压Vth的电压(Voff＜Vth)。断开信号Voff也可以是基准电压(例如接地电压)。
在功率MISFET9从接通状态切换为断开状态的迁移时，感应性负载L的感应性能量作为反电动势施加于功率MISFET9。由此，功率MISFET9成为有源钳位状态(有源钳位动作)。若功率MISFET9成为有源钳位状态，则源极电压VSS急剧下降至小于基准电压(接地电压)的负电压。
此时，源极电压VSS因有源钳位电路26的动作而被限制为从电源电压VB减去限制电压VL以及钳位接通电压VCLP的电压以上的电压(VSS≥VB－VL－VCLP)。
换言之，若功率MISFET9成为有源钳位状态，则功率MISFET9的漏极·源极间的漏极电压VDS急剧上升至钳位电压VDSSCL。钳位电压VDSSCL通过功率MISFET9以及有源钳位电路26而被限制为加上钳位接通电压VCLP以及限制电压VL的电压以下的电压(VDS≤VCLP+VL)。
在该方式中，限制电压VL是有源钳位电路26中的齐纳二极管DZ的端子间电压VZ以及pn接合二极管的端子间电压VF的总合(VL＝m·VZ+n·VF)。
钳位接通电压VCLP是施加于功率MISFET9的栅极·源极间的正电压(也就是，栅极电压VGS)。钳位接通电压VCLP是栅极阈值电压Vth以上(Vth≤VCLP)。因此，功率MISFET9在有源钳位状态下维持接通状态。
在钳位电压VDSSCL超过最大额定漏极电压VDSS的情况(VDSS＜VDSSCL)下，功率MISFET9达到破坏。功率MISFET9设计为钳位电压VDSSCL成为最大额定漏极电压VDSS以下(VDSSCL≤VDSS)。
在钳位电压VDSSCL为最大额定漏极电压VDSS以下的情况(VDSSCL≤VDSS)下，漏极电流ID继续从功率MISFET9的漏极朝向源极流动，感应性负载L的感应性能量在功率MISFET9中被消耗(吸收)。
漏极电流ID经由有源钳位时间TAV而从功率MISFET9断开之前的峰值IAV减少为零。由此，栅极电压VGS成为基准电压(例如接地电压)，功率MISFET9从接通状态切换为断开状态。
功率MISFET9的有源钳位耐量Eac根据有源钳位动作时的功率MISFET9的耐量来定义。具体而言，有源钳位耐量Eac根据功率MISFET9从接通状态向断开状态迁移时、功率MISFET9相对于因感应性负载L的感应性能量而产生的反电动势的耐量来定义。
更具体而言，有源钳位耐量Eac根据功率MISFET9相对于因钳位电压VDSSCL而产生的能量的耐量来定义。例如，有源钳位耐量Eac使用限制电压VL、钳位接通电压VCLP、漏极电流ID以及有源钳位时间TAV，由Eac＝(VL+VCLP)×ID×TAV的式子来表示。
图5是表示图1所示的区域V的剖面立体图。图6是从图5去除源极电极12以及栅极控制配线17后的剖面立体图。图7是从图6去除层间绝缘层142后的剖面立体图，是表示包括第一方式例的通道构造的方式的剖面立体图。
图8是图7的俯视图。图9是包括图5所示的第一沟槽栅极构造60(第一栅极构造)以及第二沟槽栅极构造70(第二栅极构造)的区域的放大剖视图。图10是图5所示的第一沟槽栅极构造60的放大剖视图。图11是图5所示的第二沟槽栅极构造70的放大剖视图。
参照图5～图11，在该方式中，半导体层2具有包括n+型的半导体基板51以及n型的外延层52的层叠构造。由半导体基板51形成半导体层2的第二主面4。由外延层52形成半导体层2的第一主面3。由半导体基板51以及外延层52形成半导体层2的侧面5A～5D。
外延层52具有小于半导体基板51的n型杂质浓度的n型杂质浓度。半导体基板51的n型杂质浓度也可以为1×1018cm－3以上且1×1020cm－3以下。外延层52的n型杂质浓度也可以为1×1015cm－3以上且1×1018cm－3以下。
外延层52具有小于半导体基板51的厚度Tsub的厚度Tepi(Tepi＜Tsub)。厚度Tsub也可以为50μm以上且450μm以下。厚度Tsub也可以为50μm以上且150μm以下、150μm以上且250μm以下、250μm以上且350μm以下、或者350μm以上且450μm以下。
通过使厚度Tsub降低，能够降低电阻值。厚度Tsub通过研磨来调整。该情况下，半导体层2的第二主面4也可以是具有研磨痕的研磨面。
外延层52的厚度Tepi优选为厚度Tsub的1/10以下。厚度Tepi也可以为5μm以上且20μm以下。厚度Tepi也可以为5μm以上且10μm以下、10μm以上且15μm以下、或者15μm以上且20μm以下。厚度Tepi优选为5μm以上且15μm以下。
半导体基板51作为漏极区域53形成于半导体层2的第二主面4侧。外延层52作为漂移区域54(漏极漂移区域)形成于半导体层2的第一主面3的表层部。漂移区域54的底部由半导体基板51以及外延层52的边界形成。以下，将外延层52称为漂移区域54。
在输出区域6中，在半导体层2的第一主面3的表层部形成有p型的主体区域55。主体区域55是成为功率MISFET9的基础的区域。主体区域55的p型杂质浓度也可以为1×1016cm－3以上且1×1018cm－3以下。
主体区域55形成于漂移区域54的表层部。主体区域55的底部相对于漂移区域54的底部形成于第一主面3侧的区域。主体区域55的厚度也可以为0.5μm以上且2μm以下。主体区域55的厚度也可以为0.5μm以上且1μm以下、1μm以上且1.5μm以下、或者1.5μm以上且2μm以下。
功率MISFET9包括第一MISFET56(第一晶体管)以及第二MISFET57(第二晶体管)。第一MISFET56从第二MISFET57电分离，独立地被控制。第二MISFET57从第一MISFET56电分离，独立地被控制。
也就是，功率MISFET9构成为第一MISFET56以及第二MISFET57这双方在接通状态下进行驱动(全接通控制)。另外，功率MISFET9构成为第一MISFET56以接通状态而第二MISFET57以断开状态进行驱动(第一半接通控制)。并且，功率MISFET9构成为第一MISFET56以断开状态而第二MISFET57以接通状态进行驱动(第二半接通控制)。
在全接通控制的情况下，功率MISFET9以所有电流路径开放的状态驱动。因此，半导体层2内的接通电阻相对地下降。另一方面，在第一半接通控制或者第二半接通控制的情况下，功率MISFET9以一部分电流路径被切断的状态驱动。因此，半导体层2内的接通电阻相对地增加。
具体而言，第一MISFET56包括多个第一FET(Field Effect Transistor)构造58。多个第一FET构造58在俯视下沿第一方向X空出间隔地排列，沿第二方向Y分别以带状延伸。多个第一FET构造58在俯视下整体形成为条纹状。
在图5～图8中，图示出了第一FET构造58的一端部侧的区域，并省略第一FET构造58的另一端部侧的区域的图示。第一FET构造58的另一端部侧的区域的构造与第一FET构造58的一端部侧的区域的构造大致相同。以下，以第一FET构造58的一端部侧的区域的构造为例进行说明，省略对第一FET构造58的另一端部侧的区域的构造的说明。
在该方式中，各第一FET构造58包括第一沟槽栅极构造60。第一沟槽栅极构造60的第一宽度WT1也可以为0.5μm以上且5μm以下。第一宽度WT1是与第一沟槽栅极构造60延伸的方向(第二方向Y)正交的方向(第一方向X)的宽度。
第一宽度WT1也可以为0.5μm以上且1μm以下、1μm以上且1.5μm以下、1.5μm以上且2μm以下、2μm以上且2.5μm以下、2.5μm以上且3μm以下、3μm以上且3.5μm以下、3.5μm以上且4μm以下、4μm以上且4.5μm以下、或者4.5μm以上且5μm以下。第一宽度WT1优选为0.8μm以上且1.2μm以下。
第一沟槽栅极构造60贯通主体区域55并到达漂移区域54。第一沟槽栅极构造60的第一深度DT1也可以为1μm以上且10μm以下。第一深度DT1也可以为1μm以上且2μm以下、2μm以上且4μm以下、4μm以上且6μm以下、6μm以上且8μm以下、或者8μm以上且10μm以下。第一深度DT1优选为2μm以上且6μm以下。
第一沟槽栅极构造60包括一方侧的第一侧壁61、另一方侧的第二侧壁62、以及连接第一侧壁61及第二侧壁62的底壁63。以下，有时将第一侧壁61、第二侧壁62以及底壁63总称为“内壁”或者“外壁”。
在半导体层2内，第一侧壁61在与第一主面3之间所成的角度(锥形角)的绝对值也可以为超过90°且95°以下(例如91°左右)。在半导体层2内，第二侧壁62在与第一主面3之间所成的角度(锥形角)的绝对值也可以为超过90°且95°以下(例如91°左右)。第一沟槽栅极构造60也可以形成为在剖视下从第一主面3侧朝向底壁63侧而第一宽度WT1变窄的尖细形状(锥形形状)。
第一沟槽栅极构造60的底壁63相对于漂移区域54的底部位于第一主面3侧的区域。第一沟槽栅极构造60的底壁63形成为朝向漂移区域54的底部的凸弯曲状(U字状)。
第一沟槽栅极构造60的底壁63相对于漂移区域54的底部空出1μm以上且10μm以下的第一间隔IT1地位于第一主面3侧的区域。第一间隔IT1也可以为1μm以上且2μm以下、2μm以上且4μm以下、4μm以上且6μm以下、6μm以上且8μm以下、或者8μm以上且10μm以下。第一间隔IT1优选为1μm以上且5μm以下。
在该方式中，第二MISFET57包括多个第二FET构造68。多个第二FET构造68在俯视下沿第一方向X空出间隔地排列，沿第二方向Y分别以带状延伸。
多个第二FET构造68沿与多个第一FET构造58相同的方向延伸。多个第二FET构造68在俯视下整体形成为条纹状。在该方式中，多个第二FET构造68以隔着一个第一FET构造58的形态与多个第一FET构造58交替地排列。
在图5～图8中，图示出第二FET构造68的一端部侧的区域，并省略了第二FET构造68的另一端部侧的区域的图示。第二FET构造68的另一端部侧的区域的构造与第二FET构造68的一端部侧的区域的构造大致相同。以下，以第二FET构造68的一端部侧的区域的构造为例进行说明，并省略第二FET构造68的另一端部侧的区域的构造的说明。
在该方式中，各第二FET构造68包括第二沟槽栅极构造70。第二沟槽栅极构造70的第二宽度WT2也可以为0.5μm以上且5μm以下。第二宽度WT2是与第二沟槽栅极构造70延伸的方向(第二方向Y)正交的方向(第一方向X)的宽度。
第二宽度WT2也可以为0.5μm以上且1μm以下、1μm以上且1.5μm以下、1.5μm以上且2μm以下、2μm以上且2.5μm以下、2.5μm以上且3μm以下、3μm以上且3.5μm以下、3.5μm以上且4μm以下、4μm以上且4.5μm以下、或者4.5μm以上且5μm以下。第二宽度WT2优选为0.8μm以上且1.2μm以下。
第二沟槽栅极构造70的第二宽度WT2也可以为第一沟槽栅极构造60的第一宽度WT1以上(WT1≤WT2)。第二宽度WT2也可以为第一宽度WT1以下(WT1≥WT2)。第二宽度WT2优选与第一宽度WT1相等(WT1＝WT2)。
第二沟槽栅极构造70贯通主体区域55并到达漂移区域54。第二沟槽栅极构造70的第二深度DT2也可以为1μm以上且10μm以下。第二深度DT2也可以为1μm以上且2μm以下、2μm以上且4μm以下、4μm以上且6μm以下、6μm以上且8μm以下、或者8μm以上且10μm以下。第二深度DT2优选为2μm以上且6μm以下。
第二沟槽栅极构造70的第二深度DT2也可以为第一沟槽栅极构造60的第一深度DT1以上(DT1≤DT2)。第二深度DT2也可以为第一深度DT1以下(DT1≥DT2)。第二深度DT2优选与第一深度DT1相等(DT1＝DT2)。
第二沟槽栅极构造70包括一方侧的第一侧壁71、另一方侧的第二侧壁72、以及连接第一侧壁71及第二侧壁72的底壁73。以下，有时将第一侧壁71、第二侧壁72以及底壁73总称为“内壁”或者“外壁”。
在半导体层2内，第一侧壁71在与第一主面3之间所成的角度(锥形角)的绝对值也可以为超过90°且95°以下(例如91°左右)。在半导体层2内，第二侧壁72在与第一主面3之间所成的角度(锥形角)的绝对值也可以为超过90°且95°以下(例如91°左右)。第二沟槽栅极构造70也可以形成为，在剖视下从第一主面3侧朝向底壁73侧而第二宽度WT2变窄的尖细形状(锥形形状)。
第二沟槽栅极构造70的底壁73相对于漂移区域54的底部位于第一主面3侧的区域。第二沟槽栅极构造70的底壁73形成为朝向漂移区域54的底部的凸弯曲状(U字状)。
第二沟槽栅极构造70的底壁73相对于漂移区域54的底部空出1μm以上且10μm以下的第二间隔IT2地位于第一主面3侧的区域。第二间隔IT2也可以为1μm以上且2μm以下、2μm以上且4μm以下、4μm以上且6μm以下、6μm以上且8μm以下、或者8μm以上且10μm以下。第二间隔IT2优选为1μm以上且5μm以下。
在多个第一沟槽栅极构造60以及多个第二沟槽栅极构造70之间的区域分别划分出单元区域75。多个单元区域75在俯视下沿第一方向X空出间隔地排列，沿第二方向Y分别以带状延伸。多个单元区域75沿与第一沟槽栅极构造60以及第二沟槽栅极构造70相同的方向延伸。多个单元区域75在俯视下整体形成为条纹状。
从第一沟槽栅极构造60的外壁向漂移区域54内扩展出第一空乏层。第一空乏层从第一沟槽栅极构造60的外壁朝向沿第一主面3的方向以及法线方向Z扩展。同样，从第二沟槽栅极构造70的外壁向漂移区域54内扩展出第二空乏层。第二空乏层从第二沟槽栅极构造70的外壁朝向沿第一主面3的方向以及法线方向Z扩展。
第二沟槽栅极构造70以第二空乏层与第一空乏层重叠的形态，从第一沟槽栅极构造60空出间隔地排列。也就是，第二空乏层在单元区域75相对于第二沟槽栅极构造70的底壁73在第一主面3侧的区域与第一空乏层重叠。根据这种构造，能够抑制电场集中于第一沟槽栅极构造60以及第二沟槽栅极构造70，因此能够抑制击穿电压的下降。
第二空乏层优选相对于第二沟槽栅极构造70的底壁73在漂移区域54的底部侧的区域与第一空乏层重叠。根据这种构造，能够抑制电场集中于第一沟槽栅极构造60的底壁63以及第二沟槽栅极构造70的底壁73，因此能够适当地抑制击穿电压的下降。
第一沟槽栅极构造60以及第二沟槽栅极构造70的侧壁间的间距PS也可以为0.2μm以上且2μm以下。间距PS是在第一沟槽栅极构造60的第一侧壁61(第二侧壁62)以及第二沟槽栅极构造70的第二侧壁72(第一侧壁71)之间、与第一沟槽栅极构造60以及第二沟槽栅极构造70延伸的方向(第二方向Y)正交的方向(第一方向X)的距离。
间距PS也可以为0.2μm以上且0.4μm以下、0.4μm以上且0.6μm以下、0.6μm以上且0.8μm以下、0.8μm以上且1.0μm以下、1.0μm以上且1.2μm以下、1.2μm以上且1.4μm以下、1.4μm以上且1.6μm以下、1.6μm以上且1.8μm以下、或者1.8μm以上且2.0μm以下。间距PS优选为0.3μm以上且1.5μm以下。
第一沟槽栅极构造60以及第二沟槽栅极构造70的中央部间的间距PC也可以为1μm以上且7μm以下。间距PC是在第一沟槽栅极构造60的中央部以及第二沟槽栅极构造70的中央部之间、与第一沟槽栅极构造60以及第二沟槽栅极构造70延伸的方向(第二方向Y)正交的方向(第一方向X)的距离。
间距PC也可以为1μm以上且2μm以下、2μm以上且3μm以下、3μm以上且4μm以下、4μm以上且5μm以下、5μm以上且6μm以下、或者6μm以上且7μm以下。间距PC优选为1μm以上且3μm以下。
参照图9以及图10，具体而言，第一沟槽栅极构造60包括第一栅极沟槽81、第一绝缘层82以及第一电极83。第一栅极沟槽81通过朝向第二主面4侧挖掘第一主面3而形成。
第一栅极沟槽81划分第一沟槽栅极构造60的第一侧壁61、第二侧壁62以及底壁63。以下，将第一沟槽栅极构造60的第一侧壁61、第二侧壁62以及底壁63也称为第一栅极沟槽81的第一侧壁61、第二侧壁62以及底壁63。
第一绝缘层82沿第一栅极沟槽81的内壁形成为膜状。第一绝缘层82在第一栅极沟槽81内划分凹状的空间。在第一绝缘层82中包覆第一栅极沟槽81的底壁63的部分沿第一栅极沟槽81的底壁63形成。由此，第一绝缘层82在第一栅极沟槽81内划分以U字状凹陷的U字空间。
第一绝缘层82包含氧化硅(SiO2)、氮化硅(SiN)、氧化铝(Al2O3)、氧化锆(ZrO2)以及氧化钽(Ta2O3)中的至少一种。
第一绝缘层82也可以具有包括从半导体层2侧依次层叠的SiN层以及SiO2层的层叠构造。第一绝缘层82也可以具有包括从半导体层2侧依次层叠的SiO2层以及SiN层的层叠构造。第一绝缘层82也可以具有由SiO2层或者SiN层构成的单层构造。在该方式中，第一绝缘层82具有由SiO2层构成的单层构造。
第一绝缘层82包括从第一栅极沟槽81的底壁63侧朝向第一主面3侧依次形成的第一底侧绝缘层84以及第一开口侧绝缘层85。
第一底侧绝缘层84包覆第一栅极沟槽81的底壁63侧的内壁。具体而言，第一底侧绝缘层84相对于主体区域55的底部包覆第一栅极沟槽81的底壁63侧的内壁。第一底侧绝缘层84在第一栅极沟槽81的底壁63侧划分U字空间。第一底侧绝缘层84具有划分U字空间的平滑的内壁面。第一底侧绝缘层84与漂移区域54相接。第一底侧绝缘层84的一部分也可以与主体区域55相接。
第一开口侧绝缘层85包覆第一栅极沟槽81的开口侧的内壁。具体而言，第一开口侧绝缘层85相对于主体区域55的底部在第一栅极沟槽81的开口侧的区域包覆第一栅极沟槽81的第一侧壁61以及第二侧壁62。第一开口侧绝缘层85与主体区域55相接。第一开口侧绝缘层85的一部分也可以与漂移区域54相接。
第一底侧绝缘层84具有第一厚度T1。第一开口侧绝缘层85具有小于第一厚度T1的第二厚度T2(T2＜T1)。第一厚度T1是在第一底侧绝缘层84沿第一栅极沟槽81的内壁的法线方向的厚度。第二厚度T2是在第一开口侧绝缘层85沿第一栅极沟槽81的内壁的法线方向的厚度。
第一厚度T1相对于第一栅极沟槽81的第一宽度WT1的第一比T1/WT1也可以为0.1以上且0.4以下。第一比T1/WT1也可以为0.1以上且0.15以下、0.15以上且0.2以下、0.2以上且0.25以下、0.25以上且0.3以下、0.3以上且0.35以下、或者0.35以上且0.4以下。第一比T1/WT1优选为0.25以上且0.35以下。
第一底侧绝缘层84的第一厚度T1也可以为
以上且
以下。第一厚度T1也可以为
以上且
以下、
以上且
以下、
以上且
以下、
以上且
以下、或者
以上且
以下。第一厚度T1优选为
以上且
以下。
第一厚度T1也可以根据第一栅极沟槽81的第一宽度WT1调整为
以上且
以下。第一厚度T1也可以为
以上且
以下、
以上且
以下、
以上且
以下、
以上且
以下、
以上且
以下、
以上且
以下、
以上且
以下、或者
以上且
以下。该情况下，能够通过第一底侧绝缘层84的厚化来提高半导体装置1的耐压。
第一开口侧绝缘层85的第二厚度T2也可以为第一底侧绝缘层84的第一厚度T1的1/100以上且1/10以下。第二厚度T2也可以为
以上且
以下。第二厚度T2也可以为
以上且
以下、
以上且
以下、
以上且
以下、或者
以上且
以下。第二厚度T2优选为
以上且
以下。
第一底侧绝缘层84以从包覆第一栅极沟槽81的第一侧壁61以及第二侧壁62的部分朝向包覆第一栅极沟槽81的底壁63的部分而第一厚度T1减少的形态形成。
在第一底侧绝缘层84中包覆第一栅极沟槽81的底壁63的部分的厚度比在第一底侧绝缘层84中包覆第一栅极沟槽81的第一侧壁61以及第二侧壁62的部分的厚度小。由第一底侧绝缘层84划分出的U字空间的底壁侧的开口宽度扩张相当于第一厚度T1减少的量。由此，抑制U字空间的尖细。这种U字空间例如通过对第一底侧绝缘层84的内壁的蚀刻法(例如湿蚀刻法)来形成。
第一电极83隔着第一绝缘层82埋入于第一栅极沟槽81。对第一电极83施加包括接通信号Von以及断开信号Voff的第一栅极控制信号(第一控制信号)。在该方式中，第一电极83具有包括第一底侧电极86、第一开口侧电极87以及第一中间绝缘层88的绝缘分离型的分开电极构造。
第一底侧电极86隔着第一绝缘层82埋设于第一栅极沟槽81的底壁63侧。具体而言，第一底侧电极86隔着第一底侧绝缘层84埋设于第一栅极沟槽81的底壁63侧。第一底侧电极86隔着第一底侧绝缘层84而与漂移区域54对置。第一底侧电极86的一部分也可以隔着第一底侧绝缘层84而与主体区域55对置。
第一底侧电极86包括第一上端部86A、第一下端部86B以及第一壁部86C。第一上端部86A位于第一栅极沟槽81的开口侧。第一下端部86B位于第一栅极沟槽81的底壁63侧。第一壁部86C连接第一上端部86A以及第一下端部86B，其沿第一栅极沟槽81的内壁以壁状延伸。
第一上端部86A从第一底侧绝缘层84露出。第一上端部86A相对于第一底侧绝缘层84向第一主面3侧突出。由此，第一底侧电极86在第一栅极沟槽81的开口侧且在第一底侧绝缘层84以及第一开口侧绝缘层85之间在剖视下划分倒凹状的凹槽。第一上端部86A的宽度小于第一壁部86C的宽度。
第一下端部86B形成为朝向第一栅极沟槽81的底壁63的凸弯曲状。具体而言，第一下端部86B沿着由第一底侧绝缘层84划分出的U字空间的底壁形成，并形成为朝向第一栅极沟槽81的底壁63的平滑的凸弯曲状。
根据这种构造，能够抑制相对于第一底侧电极86的局部的电场集中，因此能够抑制击穿电压的下降。尤其是，通过在第一底侧绝缘层84的扩张后的U字空间埋设第一底侧电极86，能够适当地抑制第一底侧电极86从第一上端部86A朝向第一下端部86B成为尖细形状。由此，能够适当地抑制相对于第一底侧电极86的第一下端部86B的局部的电场集中。
第一底侧电极86也可以包含导电性多晶硅、钨、铝、铜、铝合金以及铜合金中的至少一种。在该方式中，第一底侧电极86包含导电性多晶硅。导电性多晶硅也可以包含n型杂质或者p型杂质。导电性多晶硅优选包含n型杂质。
第一开口侧电极87隔着第一绝缘层82埋设于第一栅极沟槽81的开口侧。具体而言，第一开口侧电极87隔着第一开口侧绝缘层85埋设于在第一栅极沟槽81的开口侧划分出的倒凹状的凹槽。第一开口侧电极87隔着第一开口侧绝缘层85而与主体区域55对置。第一开口侧电极87的一部分也可以隔着第一开口侧绝缘层85而与漂移区域54对置。
第一开口侧电极87也可以包含导电性多晶硅、钨、铝、铜、铝合金以及铜合金中的至少一种。第一开口侧电极87优选包含与第一底侧电极86相同种类的导电材料。在该方式中，第一开口侧电极87包含导电性多晶硅。导电性多晶硅也可以包含n型杂质或者p型杂质。导电性多晶硅优选包含n型杂质。
第一中间绝缘层88介于第一底侧电极86以及第一开口侧电极87之间，使第一底侧电极86以及第一开口侧电极87电绝缘。具体而言，第一中间绝缘层88在第一底侧电极86以及第一开口侧电极87之间的区域包覆从第一底侧绝缘层84露出的第一底侧电极86。第一中间绝缘层88包覆第一底侧电极86的第一上端部86A(具体而言为突出部)。第一中间绝缘层88与第一绝缘层82(第一底侧绝缘层84)相连。
第一中间绝缘层88具有第三厚度T3。第三厚度T3小于第一底侧绝缘层84的第一厚度T1(T3＜T1)。第三厚度T3也可以为第一厚度T1的1/100以上且1/10以下。第三厚度T3也可以为
以上且
以下。第三厚度T3也可以为
以上且
以下、
以上且
以下、
以上且
以下、或者
以上且
以下。第三厚度T3优选为
以上且
以下。
第一中间绝缘层88包括氧化硅(SiO2)、氮化硅(SiN)、氧化铝(Al2O3)、氧化锆(ZrO2)以及氧化钽(Ta2O3)中的至少一种。在该方式中，第一中间绝缘层88具有由SiO2层构成的单层构造。
在该方式中，在第一开口侧电极87中从第一栅极沟槽81露出的露出部相对于第一主面3位于第一栅极沟槽81的底壁63侧。第一开口侧电极87的露出部形成为朝向第一栅极沟槽81的底壁63的弯曲状。
第一开口侧电极87的露出部由形成为膜状的第一盖绝缘层89包覆。第一盖绝缘层89在第一栅极沟槽81内与第一绝缘层82(第一开口侧绝缘层85)相连。第一盖绝缘层89也可以包含氧化硅(SiO2)。
各第一FET构造58还包括p型的第一通道区域91(第一通道)。第一通道区域91在主体区域55形成于隔着第一绝缘层82(第一开口侧绝缘层85)而与第一电极83(第一开口侧电极87)对置的区域。
第一通道区域91沿第一沟槽栅极构造60的第一侧壁61或第二侧壁62、或者第一侧壁61以及第二侧壁62形成。在该方式中，第一通道区域91沿第一沟槽栅极构造60的第一侧壁61以及第二侧壁62形成。
各第一FET构造58还包括形成于主体区域55的表层部的n+型的第一源极区域92。第一源极区域92在主体区域55内在与漂移区域54之间划定第一通道区域91。第一源极区域92的n型杂质浓度超过漂移区域54的n型杂质浓度。第一源极区域92的n型杂质浓度也可以为1×1019cm－3以上且1×1021cm－3以下。
在该方式中，各第一FET构造58包括多个第一源极区域92。多个第一源极区域92在主体区域55的表层部沿第一沟槽栅极构造60空出间隔地形成。具体而言，多个第一源极区域92沿第一沟槽栅极构造60的第一侧壁61或第二侧壁62、或者第一侧壁61以及第二侧壁62形成。在该方式中，多个第一源极区域92沿第一沟槽栅极构造60的第一侧壁61以及第二侧壁62空出间隔地形成。
多个第一源极区域92的底部相对于主体区域55的底部位于第一主面3侧的区域。由此，多个第一源极区域92隔着第一绝缘层82(第一开口侧绝缘层85)而与第一电极83(第一开口侧电极87)对置。这样，第一MISFET56的第一通道区域91在主体区域55形成于多个第一源极区域92以及漂移区域54所夹的区域。
各第一FET构造58还包括形成于主体区域55的表层部的p+型的第一接触区域93。第一接触区域93的p型杂质浓度超过主体区域55的p型杂质浓度。第一接触区域93的p型杂质浓度也可以为1×1019cm－3以上且1×1021cm－3以下。
在该方式中，各第一FET构造58包括多个第一接触区域93。多个第一接触区域93在主体区域55的表层部沿第一沟槽栅极构造60空出间隔地形成。具体而言，多个第一接触区域93沿第一沟槽栅极构造60的第一侧壁61或第二侧壁62、或者第一侧壁61以及第二侧壁62形成。
在该方式中，多个第一接触区域93沿第一沟槽栅极构造60的第一侧壁61以及第二侧壁62空出间隔地形成。具体而言，多个第一接触区域93相对于多个第一源极区域92以成为交替的排列的形态形成于主体区域55的表层部。多个第一接触区域93的底部相对于主体区域55的底部位于第一主面3侧的区域。
参照图9以及图11，第二沟槽栅极构造70包括第二栅极沟槽101、第二绝缘层102以及第二电极103。第二栅极沟槽101通过朝向第二主面4侧挖掘第一主面3而形成。
第二栅极沟槽101划分第二沟槽栅极构造70的第一侧壁71、第二侧壁72以及底壁73。以下，将第二沟槽栅极构造70的第一侧壁71、第二侧壁72以及底壁73也称为第二栅极沟槽101的第一侧壁71、第二侧壁72以及底壁73。
第二绝缘层102沿第二栅极沟槽101的内壁形成为膜状。第二绝缘层102在第二栅极沟槽101内划分凹状的空间。在第二绝缘层102包覆第二栅极沟槽101的底壁73的部分沿着第二栅极沟槽101的底壁73形成。由此，第二绝缘层102在第二栅极沟槽101内划分以U字状凹陷的U字空间。
第二绝缘层102包含氧化硅(SiO2)、氮化硅(SiN)、氧化铝(Al2O3)、氧化锆(ZrO2)以及氧化钽(Ta2O3)中的至少一种。
第二绝缘层102也可以具有包括从半导体层2侧依次层叠的SiN层以及SiO2层的层叠构造。第二绝缘层102也可以具有包括从半导体层2侧依次层叠的SiO2层以及SiN层的层叠构造。第二绝缘层102也可以具有由SiO2层或者SiN层构成的单层构造。在该方式中，第二绝缘层102具有由SiO2层构成的单层构造。
第二绝缘层102包括从第二栅极沟槽101的底壁73侧朝向第一主面3侧依次形成的第二底侧绝缘层104以及第二开口侧绝缘层105。
第二底侧绝缘层104包覆第二栅极沟槽101的底壁73侧的内壁。具体而言，第二底侧绝缘层104相对于主体区域55的底部包覆第二栅极沟槽101的底壁73侧的内壁。第二底侧绝缘层104在第二栅极沟槽101的底壁73侧划分U字空间。第二底侧绝缘层104具有划分U字空间的平滑的内壁面。第二底侧绝缘层104与漂移区域54相接。第二底侧绝缘层104的一部分也可以与主体区域55相接。
第二开口侧绝缘层105包覆第二栅极沟槽101的开口侧的内壁。具体而言，第二开口侧绝缘层105相对于主体区域55的底部在第二栅极沟槽101的开口侧的区域包覆第二栅极沟槽101的第一侧壁71以及第二侧壁72。第二开口侧绝缘层105与主体区域55相接。第二开口侧绝缘层105的一部分也可以与漂移区域54相接。
第二底侧绝缘层104具有第四厚度T4。第二开口侧绝缘层105具有小于第四厚度T4的第五厚度T5(T5＜T4)。第四厚度T4是在第二底侧绝缘层104中沿第二栅极沟槽101的内壁的法线方向的厚度。第五厚度T5是在第二开口侧绝缘层105中沿第二栅极沟槽101的内壁的法线方向的厚度。
第四厚度T4相对于第二栅极沟槽101的第二宽度WT2的第二比T4/WT2也可以为0.1以上且0.4以下。第二比T4/WT2也可以为0.1以上且0.15以下、0.15以上且0.2以下、0.2以上且0.25以下、0.25以上且0.3以下、0.3以上且0.35以下、或者0.35以上且0.4以下。第二比T4/WT2优选为0.25以上且0.35以下。
第二比T4/WT2也可以为第一比T1/WT1以下(T4/WT2≤T1/WT1)。第二比T4/WT2也可以为第一比T1/WT1以上(T4/WT2≥T1/WT1)。第二比T4/WT2也可以与第一比T1/WT1相等(T4/WT2＝T1/WT1)。
第二底侧绝缘层104的第四厚度T4也可以为
以上且
以下。第四厚度T4也可以为
以上且
以下、
以上且
以下、
以上且
以下、
以上且
以下、或者
以上且
以下。第四厚度T4优选为
以上且
以下。
第四厚度T4根据第二栅极沟槽101的第二宽度WT2而为
以上且
以下。第四厚度T4也可以为
以上且
以下、
以上且
以下、
以上且
以下、
以上且
以下、
以上且
以下、
以上且
以下、
以上且
以下、或者
以上且
以下。该情况下，能够通过第二底侧绝缘层104的厚化来提高半导体装置1的耐压。
第四厚度T4也可以为第一厚度T1以下(T4≤T1)。第四厚度T4也可以为第一厚度T1以上(T4≥T1)。第四厚度T4也可以与第一厚度T1相等(T4＝T1)。
第二开口侧绝缘层105的第五厚度T5也可以小于第二底侧绝缘层104的第四厚度T4(T5＜T4)。第五厚度T5也可以为第四厚度T4的1/100以上且1/10以下。也可以为
以上且
以下。第五厚度T5也可以为
以上且
以下、
以上且
以下、
以上且
以下、或者
以上且
以下。第五厚度T5优选为
以上且
以下。
第五厚度T5也可以为第二厚度T2以下(T5≤T2)。第五厚度T5也可以为第二厚度T2以上(T5≥T2)。第五厚度T5也可以与第二厚度T2相等(T5＝T2)。
第二底侧绝缘层104以从包覆第二栅极沟槽101的第一侧壁71以及第二侧壁72的部分朝向包覆第二栅极沟槽101的底壁73的部分而第四厚度T4减少的形态形成。
在第二底侧绝缘层104中包覆第二栅极沟槽101的底壁73的部分的厚度比在第二底侧绝缘层104中包覆第二栅极沟槽101的第一侧壁71以及第二侧壁72的部分的厚度小。由第二底侧绝缘层104划分出的U字空间的底壁侧的开口宽度扩张相当于第四厚度T4的减少量。由此，抑制U字空间的尖细。这种U字空间例如通过对第二底侧绝缘层104的内壁的蚀刻法(例如湿蚀刻法)而形成。
第二电极103隔着第二绝缘层102埋入于第二栅极沟槽101。对第二电极103施加包括接通信号Von以及断开信号Voff的预定的第二栅极控制信号(第二控制信号)。
在该方式中，第二电极103具有包括第二底侧电极106、第二开口侧电极107以及第二中间绝缘层108的绝缘分离型的分开电极构造。在该方式中，第二底侧电极106与第一底侧电极86电连接。第二开口侧电极107与第一开口侧电极87电绝缘。
第二底侧电极106隔着第二绝缘层102埋设于第二栅极沟槽101的底壁73侧。具体而言，第二底侧电极106隔着第二底侧绝缘层104埋设于第二栅极沟槽101的底壁73侧。第二底侧电极106隔着第二底侧绝缘层104而与漂移区域54对置。第二底侧电极106的一部分也可以隔着第二底侧绝缘层104而与主体区域55对置。
第二底侧电极106包括第二上端部106A、第二下端部106B以及第二壁部106C。第二上端部106A位于第二栅极沟槽101的开口侧。第二下端部106B位于第二栅极沟槽101的底壁73侧。第二壁部106C连接第二上端部106A以及第二下端部106B，且沿第二栅极沟槽101的内壁以壁状延伸。
第二上端部106A从第二底侧绝缘层104露出。第二上端部106A相对于第二底侧绝缘层104向第一主面3侧突出。由此，第二底侧电极106在第二栅极沟槽101的开口侧且在第二底侧绝缘层104以及第二开口侧绝缘层105之间在剖视下划分倒凹状的凹槽。第二上端部106A的宽度小于第二壁部106C的宽度。
第二下端部106B形成为朝向第二栅极沟槽101的底壁73的凸弯曲状。具体而言，第二下端部106B沿着由第二底侧绝缘层104划分出的U字空间的底壁形成，并形成为朝向第二栅极沟槽101的底壁73的平滑的凸弯曲状。
根据这种构造，能够抑制相对于第二底侧电极106的局部的电场集中，因此能够抑制击穿电压的下降。尤其是，通过在第二底侧绝缘层104的扩张后的U字空间埋设第二底侧电极106，能够适当地抑制第二底侧电极106从第二上端部106A朝向第二下端部106B成为尖细形状。由此，能够适当地抑制相对于第二底侧电极106的第二下端部106B的局部的电场集中。
第二底侧电极106也可以包含导电性多晶硅、钨、铝、铜、铝合金以及铜合金中的至少一种。在该方式中，第二底侧电极106也可以包含导电性多晶硅。导电性多晶硅也可以包含n型杂质或者p型杂质。导电性多晶硅优选包含n型杂质。
第二开口侧电极107隔着第二绝缘层102埋设于第二栅极沟槽101的开口侧。具体而言，第二开口侧电极107隔着第二开口侧绝缘层105埋设于在第二栅极沟槽101的开口侧划分出的倒凹状的凹槽。第二开口侧电极107隔着第二开口侧绝缘层105而与主体区域55对置。第二开口侧电极107的一部分也可以隔着第二开口侧绝缘层105而与漂移区域54对置。
第二开口侧电极107也可以包含导电性多晶硅、钨、铝、铜、铝合金以及铜合金中的至少一种。第二开口侧电极107优选包含与第二底侧电极106相同种类的导电材料。在该方式中，第二开口侧电极107包含导电性多晶硅。导电性多晶硅也可以包含n型杂质或者p型杂质。导电性多晶硅优选包括n型杂质。
第二中间绝缘层108介于第二底侧电极106以及第二开口侧电极107之间，使第二底侧电极106以及第二开口侧电极107电绝缘。具体而言，第二中间绝缘层108在第二底侧电极106以及第二开口侧电极107之间的区域包覆从第二底侧绝缘层104露出的第二底侧电极106。第二中间绝缘层108包覆第二底侧电极106的第二上端部106A(具体而言为突出部)。第二中间绝缘层108与第二绝缘层102(第二底侧绝缘层104)相连。
第二中间绝缘层108具有第六厚度T6。第六厚度T6小于第二底侧绝缘层104的第四厚度T4(T6＜T4)。第六厚度T6也可以为第四厚度T4的1/100以上且1/10以下。第六厚度T6也可以为
以上且
以下。第六厚度T6也可以为
以上且
以下、
以上且
以下、
以上且
以下、或者
以上且
以下。第六厚度T6优选为
以上且
以下。
第六厚度T6也可以为第三厚度T3以下(T6≤T3)。第六厚度T6也可以为第三厚度T3以上(T6≥T3)。第六厚度T6也可以与第三厚度T3相等(T6＝T3)。
第二中间绝缘层108包含氧化硅(SiO2)、氮化硅(SiN)、氧化铝(Al2O3)、氧化锆(ZrO2)以及氧化钽(Ta2O3)中的至少一种。在该方式中，第二中间绝缘层108具有由SiO2层构成的单层构造。
在该方式中，在第二开口侧电极107中从第二栅极沟槽101露出的露出部相对于第一主面3位于第二栅极沟槽101的底壁73侧。第二开口侧电极107的露出部形成为朝向第二栅极沟槽101的底壁73的弯曲状。
第二开口侧电极107的露出部由形成为膜状的第二盖绝缘层109包覆。第二盖绝缘层109在第二栅极沟槽101内与第二绝缘层102(第二开口侧绝缘层105)相连。第二盖绝缘层109也可以包含氧化硅(SiO2)。
各第二FET构造68还具有p型的第二通道区域111(第二通道)。具体而言，第二通道区域111在主体区域55形成于隔着第二绝缘层102(第二开口侧绝缘层105)而与第二电极103(第二开口侧电极107)对置的区域。
具体而言，第二通道区域111沿第二沟槽栅极构造70的第一侧壁71或第二侧壁72、或者第一侧壁71以及第二侧壁72形成。在该方式中，第二通道区域111沿第二沟槽栅极构造70的第一侧壁71以及第二侧壁72形成。
各第二FET构造68还包括形成于主体区域55的表层部的n+型的第二源极区域112。第二源极区域112在主体区域55内且在与漂移区域54之间划定第二通道区域111。
第二源极区域112的n型杂质浓度超过漂移区域54的n型杂质浓度。第二源极区域112的n型杂质浓度也可以为1×1019cm－3以上且1×1021cm－3以下。第二源极区域112的n型杂质浓度优选与第一源极区域92的n型杂质浓度相等。
在该方式中，各第二FET构造68包括多个第二源极区域112。多个第二源极区域112在主体区域55的表层部沿第二沟槽栅极构造70空出间隔地形成。具体而言，多个第二源极区域112沿第二沟槽栅极构造70的第一侧壁71或第二侧壁72、或者第一侧壁71以及第二侧壁72形成。在该方式中，多个第二源极区域112沿第二沟槽栅极构造70的第一侧壁71以及第二侧壁72空出间隔地形成。
在该方式中，各第二源极区域112沿第一方向X与各第一源极区域92对置。各第二源极区域112与各第一源极区域92形成为一体。在图7以及图8中，利用边界线区别示出第一源极区域92以及第二源极区域112，但实际上在第一源极区域92以及第二源极区域112之间的区域没有明确的边界线。
各第二源极区域112也可以以沿第一方向X与各第一源极区域92的一部分或者全部对置的方式，从各第一源极区域92沿第二方向Y偏移地形成。也就是，多个第一源极区域92以及多个第二源极区域112也可以在俯视下以交错状排列。
多个第二源极区域112的底部相对于主体区域55的底部位于第一主面3侧的区域。由此，多个第二源极区域112隔着第二绝缘层102(第二开口侧绝缘层105)而与第二电极103(第二开口侧电极107)对置。这样，第二MISFET57的第二通道区域111在主体区域55形成于多个第二源极区域112以及漂移区域54所夹的区域。
各第二FET构造68还包括形成于主体区域55的表层部的p+型的第二接触区域113。第二接触区域113的p型杂质浓度超过主体区域55的p型杂质浓度。第二接触区域113的p型杂质浓度也可以为1×1019cm－3以上且1×1021cm－3以下。第二接触区域113的p型杂质浓度优选与第一接触区域93的p型杂质浓度相等。
在该方式中，各第二FET构造68包括多个第二接触区域113。多个第二接触区域113在主体区域55的表层部沿第二沟槽栅极构造70空出间隔地形成。具体而言，多个第二接触区域113沿第二沟槽栅极构造70的第一侧壁71或第二侧壁72、或者第一侧壁71以及第二侧壁72形成。多个第二接触区域113的底部相对于主体区域55的底部位于第一主面3侧的区域。
在该方式中，多个第二接触区域113沿第二沟槽栅极构造70的第一侧壁71以及第二侧壁72空出间隔地形成。具体而言，多个第二接触区域113以相对于多个第二源极区域112成为交替的排列的形态形成于主体区域55的表层部。
参照图7以及图8，在该方式中，各第二接触区域113沿第一方向X而与各第一接触区域93对置。各第二接触区域113与各第一接触区域93形成为一体。
在图7中，为了与第一源极区域92以及第二源极区域112区别，将第一接触区域93以及第二接触区域113统一用“p+”的记号来表示。另外，在图8中，利用边界线区别示出第一接触区域93以及第二接触区域113，但实际上在第一接触区域93以及第二接触区域113之间的区域没有明确的边界线。
各第二接触区域113也可以以沿第一方向X与各第一接触区域93的一部分或者全部对置的方式，从各第一接触区域93沿第二方向Y偏移地形成。也就是，多个第一接触区域93以及多个第二接触区域113也可以在俯视下以交错状排列。
参照图7以及图8，在该方式中，主体区域55在半导体层2的第一主面3中从第一沟槽栅极构造60的一端部以及第二沟槽栅极构造70的一端部之间的区域露出。第一源极区域92、第一接触区域93、第二源极区域112以及第二接触区域113也可以在第一主面3中形成于第一沟槽栅极构造60的一端部以及第二沟槽栅极构造70的一端部所夹的区域。
同样，虽然未图示，但在该方式中，主体区域55在半导体层2的第一主面3中从第一沟槽栅极构造60的另一端部以及第二沟槽栅极构造70的另一端部之间的区域露出。第一源极区域92、第一接触区域93、第二源极区域112以及第二接触区域113也可以形成于第一沟槽栅极构造60的另一端部以及第二沟槽栅极构造70的另一端部所夹的区域。
参照图5～图8，在半导体层2的第一主面3形成有多个(在该方式中为两个)沟槽接触构造120。多个沟槽接触构造120包括一方侧的沟槽接触构造120以及另一方侧的沟槽接触构造120。
一方侧的沟槽接触构造120位于第一沟槽栅极构造60的一端部以及第二沟槽栅极构造70的一端部侧的区域。另一方侧的沟槽接触构造120位于第一沟槽栅极构造60的另一端部以及第二沟槽栅极构造70的另一端部侧的区域。
另一方侧的沟槽接触构造120具有与一方侧的沟槽接触构造120大致相同的构造。以下，以一方侧的沟槽接触构造120侧的构造为例进行说明，省略对另一方侧的沟槽接触构造120侧的构造的具体的说明。
沟槽接触构造120与第一沟槽栅极构造60的一端部以及第二沟槽栅极构造70的一端部连接。在该方式中，沟槽接触构造120在俯视下沿第一方向X以带状延伸。
沟槽接触构造120的宽度WTC也可以为0.5μm以上且5μm以下。宽度WTC是与沟槽接触构造120延伸的方向(第一方向X)正交的方向(第二方向Y)的宽度。
宽度WTC也可以为0.5μm以上且1μm以下、1μm以上且1.5μm以下、1.5μm以上且2μm以下、2μm以上且2.5μm以下、2.5μm以上且3μm以下、3μm以上且3.5μm以下、3.5μm以上且4μm以下、4μm以上且4.5μm以下、或者4.5μm以上且5μm以下。宽度WTC优选为0.8μm以上且1.2μm以下。
宽度WTC优选与第一沟槽栅极构造60的第一宽度WT1相等(WTC＝WT1)。宽度WTC优选与第二沟槽栅极构造70的第二宽度WT2相等(WTC＝WT2)。
沟槽接触构造120贯通主体区域55并到达漂移区域54。沟槽接触构造120的深度DTC也可以为1μm以上且10μm以下。深度DTC也可以为1μm以上且2μm以下、2μm以上且4μm以下、4μm以上且6μm以下、6μm以上且8μm以下、或者8μm以上且10μm以下。深度DTC优选为2μm以上且6μm以下。
深度DTC优选与第一沟槽栅极构造60的第一深度DT1相等(DTC＝DT1)。深度DTC优选与第二沟槽栅极构造70的第二深度DT2相等(DTC＝DT2)。
沟槽接触构造120包括一方侧的第一侧壁121、另一方侧的第二侧壁122、以及连接第一侧壁121及第二侧壁122的底壁123。以下，有时将第一侧壁121、第二侧壁122以及底壁123总称为“内壁”。第一侧壁121是与第一沟槽栅极构造60以及第二沟槽栅极构造70连接的连接面。
第一侧壁121、第二侧壁122以及底壁123位于漂移区域54内。第一侧壁121以及第二侧壁122沿法线方向Z延伸。第一侧壁121以及第二侧壁122也可以与第一主面3垂直地形成。
在半导体层2内，第一侧壁121在与第一主面3之间所成的角度(锥形角)的绝对值也可以为超过90°且95°以下(例如91°左右)。在半导体层2内，第二侧壁122在与第一主面3之间所成的角度(锥形角)的绝对值也可以为超过90°且95°以下(例如91°左右)。沟槽接触构造120也可以形成为在剖视下从半导体层2的第一主面3侧朝向底壁123侧而宽度WTC变窄的尖细形状(锥形形状)。
底壁123相对于漂移区域54的底部位于第一主面3侧的区域。底壁123形成为朝向漂移区域54的底部的凸弯曲状。底壁123相对于漂移区域54的底部空出1μm以上且10μm以下的间隔ITC地位于第一主面3侧的区域。间隔ITC也可以为1μm以上且2μm以下、2μm以上且4μm以下、4μm以上且6μm以下、6μm以上且8μm以下、或者8μm以上且10μm以下。间隔ITC优选为1μm以上且5μm以下。
间隔ITC优选与第一沟槽栅极构造60的第一间隔IT1相等(ITC＝IT1)。间隔ITC优选与第二沟槽栅极构造70的第二间隔IT2相等(ITC＝IT2)。
沟槽接触构造120包括接触沟槽131、接触绝缘层132以及接触电极133。接触沟槽131通过朝向第二主面4侧挖掘半导体层2的第一主面3而形成。
接触沟槽131划分沟槽接触构造120的第一侧壁121、第二侧壁122以及底壁123。以下，将沟槽接触构造120的第一侧壁121、第二侧壁122以及底壁123也称为接触沟槽131的第一侧壁121、第二侧壁122以及底壁123。
接触沟槽131的第一侧壁121与第一栅极沟槽81的第一侧壁61以及第二侧壁62连通。接触沟槽131的第一侧壁121与第二栅极沟槽101的第一侧壁71以及第二侧壁72连通。接触沟槽131在第一栅极沟槽81以及第二栅极沟槽101之间形成一个沟槽。
接触绝缘层132沿接触沟槽131的内壁形成为膜状。接触绝缘层132在接触沟槽131内划分凹状的空间。在接触绝缘层132中包覆接触沟槽131的底壁123的部分沿着接触沟槽131的底壁123形成。
接触绝缘层132以与第一底侧绝缘层84(第二底侧绝缘层104)相同的形态在接触沟槽131内划分以U字状凹陷的U字空间。也就是，接触绝缘层132划分接触沟槽131的底壁123侧的区域扩张且尖细被抑制的U字空间。这种U字空间例如通过对接触绝缘层132的内壁的蚀刻法(例如湿蚀刻法)来形成。
接触绝缘层132具有第七厚度T7。第七厚度T7也可以为
以上且
以下。第七厚度T7也可以为
以上且
以下、
以上且
以下、
以上且
以下、
以上且
以下、或者
以上且
以下。第七厚度T7优选为
以上且
以下。
第七厚度T7也可以根据沟槽接触构造120的宽度WTC而为
以上且
以下。第七厚度T7也可以为
以上且
以下、
以上且
以下、
以上且
以下、
以上且
以下、
以上且
以下、
以上且
以下、
以上且
以下、或者
以上且
以下。该情况下，能够通过接触绝缘层132的厚化来提高半导体装置1的耐压。
第七厚度T7优选与第一底侧绝缘层84的第一厚度T1相等(T7＝T1)。第七厚度T7优选与第二底侧绝缘层104的第四厚度T4相等(T7＝T4)。
接触绝缘层132包含氧化硅(SiO2)、氮化硅(SiN)、氧化铝(Al2O3)、氧化锆(ZrO2)以及氧化钽(Ta2O3)中的至少一种。
接触绝缘层132也可以具有包括从半导体层2侧依次层叠的SiN层以及SiO2层的层叠构造。接触绝缘层132也可以具有包括从半导体层2侧依次层叠的SiO2层以及SiN层的层叠构造。接触绝缘层132也可以具有由SiO2层或者SiN层构成的单层构造。在该方式中，接触绝缘层132具有由SiO2层构成的单层构造。接触绝缘层132优选由与第一绝缘层82(第二绝缘层102)相同的绝缘材料构成。
接触绝缘层132在第一栅极沟槽81以及接触沟槽131之间的连通部中与第一绝缘层82形成为一体。接触绝缘层132在第二栅极沟槽101以及接触沟槽131之间的连通部中与第二绝缘层102形成为一体。
在该方式中，接触绝缘层132具有向第一栅极沟槽81的一端部以及第二栅极沟槽101的一端部引出的引出绝缘层132A。引出绝缘层132A横穿连通部并包覆第一栅极沟槽81的一端部的内壁。引出绝缘层132A横穿连通部并包覆第二栅极沟槽101的一端部的内壁。
引出绝缘层132A在第一栅极沟槽81内与第一底侧绝缘层84以及第一开口侧绝缘层85形成为一体。引出绝缘层132A在第一栅极沟槽81的一端部的内壁中与第一底侧绝缘层84一起划分U字空间。
引出绝缘层132A在第二栅极沟槽101内与第二底侧绝缘层104以及第二开口侧绝缘层105形成为一体。引出绝缘层132A在第二栅极沟槽101的一端部的内壁中与第二底侧绝缘层104一起划分U字空间。
接触电极133隔着接触绝缘层132埋入于接触沟槽131。接触电极133与第一电极83以及第二电极103不同，作为一体物埋入于接触沟槽131。接触电极133具有从接触沟槽131露出的上端部、与接触绝缘层132相接的下端部。
接触电极133的下端部以与第一底侧电极86(第二底侧电极106)相同的形态，形成为朝向接触沟槽131的底壁123的凸弯曲状。具体而言，接触电极133的下端部沿着由接触绝缘层132划分出的U字空间的底壁形成，并形成为朝向底壁123的平滑的凸弯曲状。
根据这种构造，能够抑制相对于接触电极133的局部的电场集中，因此能够抑制击穿电压的下降。尤其是，通过在接触绝缘层132扩张后的U字空间埋设接触电极133，能够适当地抑制接触电极133从上端部朝向下端部成为尖细形状。由此，能够适当地抑制相对于接触绝缘层132的下端部的局部的电场集中。
接触电极133在第一栅极沟槽81以及接触沟槽131之间的连接部中与第一底侧电极86电连接。接触电极133在第二栅极沟槽101以及接触沟槽131之间的连接部中与第二底侧电极106电连接。由此，第二底侧电极106与第一底侧电极86电连接。
具体而言，接触电极133具有向第一栅极沟槽81的一端部以及第二栅极沟槽101的一端部引出的引出电极133A。引出电极133A横穿第一栅极沟槽81以及接触沟槽131之间的连通部并位于第一栅极沟槽81内。引出电极133A还横穿第二栅极沟槽101以及接触沟槽131之间的连通部并位于第二栅极沟槽101内。
引出电极133A在第一栅极沟槽81内埋入于由接触绝缘层132划分出的U字空间。引出电极133A在第一栅极沟槽81内与第一底侧电极86形成为一体。由此，接触电极133与第一底侧电极86电连接。
在第一栅极沟槽81内，第一中间绝缘层88介于接触电极133以及第一开口侧电极87之间。由此，接触电极133在第一栅极沟槽81内与第一开口侧电极87电绝缘。
引出电极133A在第二栅极沟槽101内埋入于由接触绝缘层132划分出的U字空间。引出电极133A在第二栅极沟槽101内与第二底侧电极106形成为一体。由此，接触电极133与第二底侧电极106电连接。
在第二栅极沟槽101内，第二中间绝缘层108介于接触电极133以及第二开口侧电极107之间。由此，接触电极133在第二栅极沟槽101内与第二开口侧电极107电绝缘。
接触电极133也可以包含导电性多晶硅、钨、铝、铜、铝合金以及铜合金中的至少一种。在该方式中，接触电极133包含导电性多晶硅。导电性多晶硅也可以包含n型杂质或者p型杂质。导电性多晶硅优选包含n型杂质。接触电极133优选包含与第一底侧电极86以及第二底侧电极106相同的导电材料。
在该方式中，在接触电极133从接触沟槽131露出的露出部相对于第一主面3位于接触沟槽131的底壁123侧。接触电极133的露出部形成为朝向接触沟槽131的底壁123的弯曲状。
接触电极133的露出部由形成为膜状的第三盖绝缘层139包覆。第三盖绝缘层139在接触沟槽131内与接触绝缘层132相连。第三盖绝缘层139也可以包含氧化硅(SiO2)。
参照图5～图11，在半导体层2的第一主面3之上形成有主面绝缘层141。主面绝缘层141选择性地包覆第一主面3。主面绝缘层141与第一绝缘层82、第二绝缘层102以及接触绝缘层132相连。主面绝缘层141包含氧化硅(SiO2)、氮化硅(SiN)、氧化铝(Al2O3)、氧化锆(ZrO2)以及氧化钽(Ta2O3)中的至少一种。
主面绝缘层141具有包括从半导体层2侧依次层叠的SiN层以及SiO2层的层叠构造。主面绝缘层141也可以具有包括从半导体层2侧依次层叠的SiO2层以及SiN层的层叠构造。主面绝缘层141也可以具有由SiO2层或者SiN层构成的单层构造。在该方式中，主面绝缘层141具有由SiO2层构成的单层构造。主面绝缘层141优选由与第一绝缘层82、第二绝缘层102以及接触绝缘层132相同的绝缘材料构成。
在主面绝缘层141之上形成有层间绝缘层142。层间绝缘层142也可以具有超过主面绝缘层141的厚度的厚度。层间绝缘层142包覆主面绝缘层141的大致整个区域。层间绝缘层142包含氧化硅(SiO2)、氮化硅(SiN)、氧化铝(Al2O3)、氧化锆(ZrO2)以及氧化钽(Ta2O3)中的至少一种。
在该方式中，层间绝缘层142包括作为氧化硅的一例的USG(Undoped SilicaGlass)层。层间绝缘层142也可以具有由USG层构成的单层构造。层间绝缘层142也可以具有平坦化的主面。层间绝缘层142的主面也可以是利用CMP(Chemical MechanicalPolishing)法研磨出的研磨面。
层间绝缘层142也可以包含作为氧化硅的一例的PSG(Phosphor Silicate Glass)以及/或者BPSG(Boron Phosphor Silicate Glass)。层间绝缘层142也可以具有包括从半导体层2侧依次层叠的PSG层以及BPSG层的层叠构造。层间绝缘层142也可以具有包括从第一主面3侧依次层叠的BPSG层以及PSG层的层叠构造。
参照图5以及图6，在输出区域6中，在层间绝缘层142埋入有第一插头电极143、第二插头电极144、第三插头电极145以及第四插头电极146。在该方式中，多个第一插头电极143、多个第二插头电极144、多个第三插头电极145以及多个第四插头电极146埋入于层间绝缘层142。第一插头电极143、第二插头电极144、第三插头电极145以及第四插头电极146也可以分别包含钨。
多个第一插头电极143分别埋入于在层间绝缘层142中包覆第一沟槽栅极构造60的第一开口侧电极87的部分。在该方式中，多个第一插头电极143在第一沟槽栅极构造60的一端部侧的区域贯通层间绝缘层142，并以一一对应的关系与多个第一开口侧电极87连接。
当然，也可以相对于一个第一开口侧电极87连接多个第一插头电极143。虽然省略了图示，但多个第一插头电极143以与一端部侧的区域相同的形态，在层间绝缘层142中也埋入于包覆第一沟槽栅极构造60的另一端部侧的区域的部分。
在该方式中，多个第一插头电极143沿第一方向X空出间隔地排列成一列。各第一插头电极143也可以在俯视下形成为三角形状、四边形状、五边形状、六边形状等多边形状、圆形状或者椭圆形状。在该方式中，各第一插头电极143在俯视下形成为四边形状。
多个第二插头电极144分别埋入于在层间绝缘层142中包覆第二沟槽栅极构造70的第二开口侧电极107的部分。在该方式中，多个第二插头电极144在第二沟槽栅极构造70的一端部侧的区域中贯通层间绝缘层142，并以一一对应的关系与多个第二开口侧电极107连接。
当然，也可以相对于一个第二开口侧电极107连接多个第二插头电极144。虽然省略了图示，但多个第二插头电极144以与一端部侧的区域相同的形态，也埋入于在层间绝缘层142中包覆第二沟槽栅极构造70的另一端部侧的区域的部分。
在该方式中，多个第二插头电极144沿第一方向X空出间隔地排列成一列。各第二插头电极144也可以在俯视下形成为三角形状、四边形状、五边形状、六边形状等多边形状、圆形状或者椭圆形状。在该方式中，各第二插头电极144在俯视下形成为四边形状。
多个第三插头电极145分别埋入于在层间绝缘层142中包覆接触电极133的部分。多个第三插头电极145贯通层间绝缘层142且与接触电极133连接。
虽然省略了图示，但多个第三插头电极145以与一端部侧的区域相同的形态，也埋入于在层间绝缘层142中包覆另一方侧的沟槽接触构造120的接触电极133的部分。
在该方式中，多个第三插头电极145沿第一方向X空出间隔地排列成一列。各第三插头电极145也可以在俯视下形成为三角形状、四边形状、五边形状、六边形状等多边形状、圆形状或者椭圆形状。在该方式中，各第三插头电极145在俯视下形成为四边形状。
多个第四插头电极146分别埋入于在层间绝缘层142中包覆多个单元区域75的部分。各第四插头电极146贯通层间绝缘层142，且分别与各单元区域75连接。具体而言，各第四插头电极146在各单元区域75与第一源极区域92、第一接触区域93、第二源极区域112以及第二接触区域113电连接。
各第四插头电极146在俯视下形成为沿各单元区域75延伸的带状。各第四插头电极146的第二方向Y的长度也可以小于各单元区域75的第二方向Y的长度。
当然，也可以在各单元区域75连接多个第四插头电极146。在该情况下，多个第四插头电极146沿各单元区域75空出间隔地形成。并且，在该情况下，各第四插头电极146也可以在俯视下形成为三角形状、四边形状、五边形状、六边形状等多边形状、圆形状或者椭圆形状。
在输出区域6中，在层间绝缘层142之上形成有上述的源极电极12以及栅极控制配线17。源极电极12在层间绝缘层142之上与多个第四插头电极146一并电连接。对源极电极12施加基准电压(例如接地电压)。基准电压经由多个第四插头电极146传递至第一源极区域92、第一接触区域93、第二源极区域112以及第二接触区域113。
栅极控制配线17中的第一栅极控制配线17A在层间绝缘层142之上与多个第一插头电极143电连接。向第一栅极控制配线17A输入来自控制器IC10的栅极控制信号。栅极控制信号经由第一栅极控制配线17A以及多个第一插头电极143传递至第一开口侧电极87。
栅极控制配线17中的第二栅极控制配线17B在层间绝缘层142之上与多个第二插头电极144电连接。向第二栅极控制配线17B输入来自控制器IC10的栅极控制信号。栅极控制信号经由第二栅极控制配线17B以及多个第二插头电极144传递至第二开口侧电极107。
栅极控制配线17中的第三栅极控制配线17C在层间绝缘层142之上与多个第三插头电极145电连接。向第三栅极控制配线17C输入来自控制器IC10的栅极控制信号。栅极控制信号经由第三栅极控制配线17C以及多个第三插头电极145传递至接触电极133。也就是，来自控制器IC10的栅极控制信号经由接触电极133传递至第一底侧电极86以及第二底侧电极106。
在第一MISFET56(第一沟槽栅极构造60)以及第二MISFET57(第二沟槽栅极构造70)均被控制为断开状态的情况下，第一通道区域91以及第二通道区域111均被控制为断开状态。
在第一MISFET56以及第二MISFET57均被控制为接通状态的情况下，第一通道区域91以及第二通道区域111均被控制为接通状态(全接通控制)。
在第一MISFET56被控制为接通状态而第二MISFET57被控制为断开状态的情况下，第一通道区域91被控制为接通状态，第二通道区域111被控制为断开状态(第一半接通控制)。
在第一MISFET56被控制为断开状态而第二MISFET57被控制为接通状态的情况下，第一通道区域91被控制为断开状态，第二通道区域111被控制为接通状态(第二半接通控制)。
这样，功率MISFET9利用形成于一个输出区域6的第一MISFET56以及第二MISFET57，实现包括全接通控制、第一半接通控制以及第二半接通控制的多种控制。
在使第一MISFET56驱动时(也就是，栅极的接通控制时)，也可以对第一底侧电极86施加接通信号Von、对第一开口侧电极87施加接通信号Von。该情况下，第一底侧电极86以及第一开口侧电极87作为栅极电极发挥功能。
由此，能够抑制第一底侧电极86以及第一开口侧电极87之间的电压下降，因此能够抑制第一底侧电极86以及第一开口侧电极87之间的电场集中。另外，能够使半导体层2的接通电阻下降，因此能够实现消耗电力的降低。
在使第一MISFET56驱动时(也就是，栅极的接通控制时)，也可以对第一底侧电极86施加断开信号Voff(例如基准电压)、对第一开口侧电极87施加接通信号Von。该情况下，第一底侧电极86作为场电极发挥功能、而第一开口侧电极87作为栅极电极发挥功能。由此，能够使寄生容量下降，从而能够实现开关速度的提高。
在使第二MISFET57驱动时(也就是，栅极的接通控制时)，也可以对第二底侧电极106施加接通信号Von、对第二开口侧电极107施加接通信号Von。该情况下，第二底侧电极106以及第二开口侧电极107作为栅极电极发挥功能。
由此，能够抑制第二底侧电极106以及第二开口侧电极107之间的电压下降，因此能够抑制第二底侧电极106以及第二开口侧电极107之间的电场集中。另外，能够使半导体层2的接通电阻下降，因此能够实现消耗电力的降低。
在使第二MISFET57驱动时(也就是，栅极的接通控制时)，也可以对第二底侧电极106施加断开信号Voff(基准电压)、对第二开口侧电极107施加接通信号Von。该情况下，第二底侧电极106作为场电极发挥功能、而第二开口侧电极107作为栅极电极发挥功能。由此，能够使寄生容量下降，从而能够实现开关速度的提高。
参照图7以及图8，第一通道区域91在各单元区域75中以第一通道面积S1形成。第一通道面积S1由形成于各单元区域75的多个第一源极区域92的总计平面面积来定义。
第一通道区域91在各单元区域75中以第一通道比例R1(第一比例)形成。第一通道比例R1是，当将各单元区域75的平面面积设为100％时，第一通道面积S1在各单元区域75所占的比例。
第一通道比例R1在0％以上且50％以下的范围内调整。第一通道比例R1也可以为0％以上且5％以下、5％以上且10％以下、10％以上且15％以下、15％以上且20％以下、20％以上且25％以下、25％以上且30％以下、30％以上且35％以下、35％以上且40％以下、40％以上且45％以下、或者45％以上且50％以下。第一通道比例R1优选为10％以上且35％以下。
在第一通道比例R1为50％的情况下，在第一沟槽栅极构造60的第一侧壁61以及第二侧壁62的大致整个区域形成第一源极区域92。该情况下，不在第一沟槽栅极构造60的第一侧壁61以及第二侧壁62形成第一接触区域93。第一通道比例R1优选为小于50％。
在第一通道比例R1为0％的情况下，不在第一沟槽栅极构造60的第一侧壁61以及第二侧壁62形成第一源极区域92。该情况下，在第一沟槽栅极构造60的第一侧壁61以及第二侧壁62仅形成主体区域55以及/或者第一接触区域93。第一通道比例R1优选为超过0％。在该方式中，示出了第一通道比例R1为25％的例子。
第二通道区域111在各单元区域75以第二通道面积S2形成。第二通道面积S2由形成于各单元区域75的多个第二源极区域112的总计平面面积来定义。
第二通道区域111在各单元区域75中以第二通道比例R2(第二比例)形成。第二通道比例R2是，当将各单元区域75的平面面积设为100％时，第二通道面积S2在各单元区域75所占的比例。
第二通道比例R2在0％以上且50％以下的范围内调整。第二通道比例R2也可以为0％以上且5％以下、5％以上且10％以下、10％以上且15％以下、15％以上且20％以下、20％以上且25％以下、25％以上且30％以下、30％以上且35％以下、35％以上且40％以下、40％以上且45％以下、或者45％以上且50％以下。第二通道比例R2优选为10％以上且35％以下。
在第二通道比例R2为50％的情况下，在第二沟槽栅极构造70的第一侧壁71以及第二侧壁72的大致整个区域形成第二源极区域112。该情况下，不在第二沟槽栅极构造70的第一侧壁71以及第二侧壁72形成第二接触区域113。第二通道比例R2优选为小于50％。
在第二通道比例R2为0％的情况下，不在第二沟槽栅极构造70的第一侧壁71以及第二侧壁72形成第二源极区域112。该情况下，在第二沟槽栅极构造70的第一侧壁71以及第二侧壁72仅形成主体区域55以及/或者第二接触区域113。第二通道比例R2优选为超过0％。在该方式中，示出了第二通道比例R2为25％的例子。
这样，第一通道区域91以及第二通道区域111在各单元区域75中以0％以上且100％以下(优选为超过0％且小于100％)的总通道比例RT(RT＝R1+R2)形成。
在该方式中，各单元区域75中的总通道比例RT为50％。在该方式中，所有总通道比例RT设定为相等的值。因此，输出区域6内(单位面积)中的平均通道比例RAV成为50％。平均通道比例RAV是以总通道比例RT的总数除以所有总通道比例RT的和之后的数。
以下，在图12A以及图12B中示出调整了平均通道比例RAV后的情况的方式例。图12A是与图7对应的区域的剖面立体图，是表示包括第二方式例的通道构造的方式的剖面立体图。图12B是与图7对应的区域的剖面立体图，是表示包括第三方式例的通道构造的方式的剖面立体图。
图12A示出平均通道比例RAV调整为约66％的情况的方式例。各单元区域75的总通道比例RT为大约66％。图12B示出平均通道比例RAV调整为33％的情况的方式例。各单元区域75的总通道比例RT为33％。
总通道比例RT也可以按每个单元区域75调整。也就是，也可以将分别具有不同的值的多个总通道比例RT应用于每个单元区域75。总通道比例RT关系到半导体层2的温度上升。例如，若使总通道比例RT增加，则半导体层2的温度容易上升。另一方面，若使总通道比例RT减少，则半导体层2的温度难以上升。
也可以利用上述关系，根据半导体层2的温度分布来调整总通道比例RT。例如，使在半导体层2中温度容易变高的区域的总通道比例RT比较小，也可以使在半导体层2中温度难以变高的区域的总通道比例RT比较大。
作为在半导体层2中温度容易变高的区域，能够例示输出区域6的中央部。作为在半导体层2中温度难以变高的区域，能够例示输出区域6的周缘部。当然，也可以根据半导体层2的温度分布来调整总通道比例RT，并且调整平均通道比例RAV。
也可以使多个具有20％以上且40％以下(例如25％)的总通道比例RT的单元区域75汇聚于温度容易变高的区域(例如中央部)。也可以使多个具有60％以上且80％以下(例如75％)的总通道比例RT的单元区域75汇聚于温度难以变高的区域(例如周缘部)。也可以使多个具有超过40％且小于60％(例如50％)的总通道比例RT的单元区域75汇聚于温度容易变高的区域以及温度难以变高的区域之间的区域。
并且，20％以上且40％以下的总通道比例RT、40％以上且60％以下的总通道比例RT以及60％以上且80％以下的总通道比例RT也可以按规则的排列应用于多个单元区域75。
作为一例，也可以将以25％(low)→50％(middle)→75％(high)的顺序重复的三种总通道比例RT应用于多个单元区域75。该情况下，平均通道比例RAV也可以调整为50％。这种构造的情况下，能够以比较简单的设计来抑制在半导体层2的温度分布上形成偏颇。在以下实施方式中示出应用了这种构造的具体的方式。
图13是表示通过实际测量来调查有源钳位耐量Eac以及面积电阻率Ron·A的关系的图表。图13的图表表示将第一MISFET56以及第二MISFET57同时控制为接通状态以及断开状态的情况的特性。
在图13中，纵轴表示有源钳位耐量Eac[mJ/mm2]，横轴表示面积电阻率Ron·A[mΩ·mm2]。如图3中所述，有源钳位耐量Eac是相对于反电动势的耐量。面积电阻率Ron·A表示通常动作时的半导体层2内的接通电阻。
图13中示出第一标绘点P1、第二标绘点P2、第三标绘点P3以及第四标绘点P4。第一标绘点P1、第二标绘点P2、第三标绘点P3以及第四标绘点P4分别表示平均通道比例RAV(也就是，各单元区域75所占的总通道比例RT)调整为66％、50％、33％以及25％的情况的特性。
在使平均通道比例RAV增加的情况下，在通常动作时，面积电阻率Ron·A下降，在有源钳位动作时，有源钳位耐量Eac下降。与此相反，在使平均通道比例RAV下降的情况下，在通常动作时，面积电阻率Ron·A增加，在有源钳位动作时，有源钳位耐量Eac提高。
若以面积电阻率Ron·A为鉴，则平均通道比例RAV优选为33％以上(具体而言为33％以上且小于100％)。若以有源钳位耐量Eac为鉴，则平均通道比例RAV优选为小于33％(具体而言超过0％且小于33％)。
因平均通道比例RAV的增加而面积电阻率Ron·A下降是因为增加了电流路径。因平均通道比例RAV的增加而有源钳位耐量Eac下降是因为引起了反电动势引起的急剧的温度上升。
尤其是，在平均通道比例RAV(总通道比例RT)比较大的情况下，在彼此相邻的第一沟槽栅极构造60以及第二沟槽栅极构造70之间的区域中，产生局部的而且急剧的温度上升的可能性变高。认为有源钳位耐量Eac因这种温度上升而下降。
另一方面，因平均通道比例RAV的下降而面积电阻率Ron·A增加是因为电流路径缩小。因平均通道比例RAV的下降而有源钳位耐量Eac提高，认为平均通道比例RAV(总通道比例RT)比较小，局部的而且急剧的温度上升被抑制。
根据图13的图表的结果可知，基于平均通道比例RAV(总通道比例RT)的调整法存在权衡关系，因此难以脱离该权衡的关系来兼顾优异的面积电阻率Ron·A以及优异的有源钳位耐量Eac。
另一方面，根据图13的图表的结果可知，在功率MISFET9中，在通常动作时，进行接近第一标绘点P1(RAV＝66％)的动作，在有源钳位动作时，进行接近第四标绘点P4(RAV＝25％)的动作，由此能够兼顾优异的面积电阻率Ron·A以及优异的有源钳位耐量Eac。因此，在该方式中，实施以下的控制。
图14A是用于说明图1所示的半导体装置1的第一控制例的通常动作的剖面立体图。图14B是用于说明图1所示的半导体装置1的第一控制例的有源钳位动作的剖面立体图。在图14A以及图14B中，为了便于说明，省略第一主面3之上的构造，简化了栅极控制配线17。
参照图14A，在功率MISFET9的通常动作时，向第一栅极控制配线17A输入第一接通信号Von1，向第二栅极控制配线17B输入第二接通信号Von2，向第三栅极控制配线17C输入第三接通信号Von3。
第一接通信号Von1、第二接通信号Von2以及第三接通信号Von3分别从控制器IC10输入。第一接通信号Von1、第二接通信号Von2以及第三接通信号Von3分别具有栅极阈值电压Vth以上的电压。第一接通信号Von1、第二接通信号Von2以及第三接通信号Von3也可以分别具有相等的电压。
该情况下，第一开口侧电极87、第二开口侧电极107、第一底侧电极86以及第二底侧电极106分别成为接通状态。也就是，第一开口侧电极87、第二开口侧电极107、第一底侧电极86以及第二底侧电极106分别作为栅极电极发挥功能。
由此，第一通道区域91以及第二通道区域111均被控制为接通状态。在图14A中，由点状的影线示出接通状态的第一通道区域91以及第二通道区域111。
其结果，第一MISFET56以及第二MISFET57这双方被驱动(全接通控制)。通常动作时的通道利用率RU为100％。通常动作时的特性通道比例RC为50％。通道利用率RU为第一通道区域91以及第二通道区域111中被控制为接通状态的第一通道区域91以及第二通道区域111的比例。
特性通道比例RC是平均通道比例RAV乘以通道利用率RU得到的值(RC＝RAV×RU)。功率MISFET9的特性(面积电阻率Ron·A以及有源钳位耐量Eac)基于特性通道比例RC来确定。由此，面积电阻率Ron·A在图13的图表中接近由第二标绘点P2示出的面积电阻率Ron·A。
另一方面，参照图14B，在功率MISFET9的有源钳位动作时，向第一栅极控制配线17A输入断开信号Voff，向第二栅极控制配线17B输入第一钳位接通信号VCon1，向第三栅极控制配线17C输入第二钳位接通信号VCon2。
断开信号Voff、第一钳位接通信号VCon1以及第二钳位接通信号VCon2分别从控制器IC10输入。断开信号Voff具有小于栅极阈值电压Vth的电压(例如基准电压)。第一钳位接通信号VCon1以及第二钳位接通信号VCon2分别具有栅极阈值电压Vth以上的电压。第一钳位接通信号VCon1以及第二钳位接通信号VCon2也可以分别具有相等的电压。第一钳位接通信号VCon1以及第二钳位接通信号VCon2也可以具有通常动作时的电压以下或者小于通常动作时的电压的电压。
该情况下，第一开口侧电极87成为断开状态，第一底侧电极86、第二底侧电极106以及第二开口侧电极107分别成为接通状态。由此，第一通道区域91被控制为断开状态并且第二通道区域111被控制为接通状态。在图14B中，断开状态的第一通道区域91由涂抹影线示出，接通状态的第二通道区域111由点状的影线示出。
其结果，第一MISFET56被控制为断开状态、而第二MISFET57被控制为接通状态(第二半接通控制)。由此，有源钳位动作时的通道利用率RU成为超过零且小于通常动作时的通道利用率RU。
有源钳位动作时的通道利用率RU为50％。另外，有源钳位动作时的特性通道比例RC为25％。由此，有源钳位耐量Eac在图13的图表中接近由第四标绘点P4示出的有源钳位耐量Eac。
在第一控制例中，对在有源钳位动作时应用了第二半接通控制的例子进行了说明。但是，也可以在有源钳位动作时应用第一半接通控制。
图15A是用于说明图1所示的半导体装置1的第二控制例的通常动作的剖面立体图。图15B是用于说明图1所示的半导体装置1的第二控制例的有源钳位动作的剖面立体图。在图15A以及图15B中，为了便于说明，省略第一主面3之上的构造，简化了栅极控制配线17。
参照图15A，在功率MISFET9的通常动作时，向第一栅极控制配线17A输入第一接通信号Von1，向第二栅极控制配线17B输入第二接通信号Von2，向第三栅极控制配线17C输入断开信号Voff。
第一接通信号Von1、第二接通信号Von2以及断开信号Voff分别从控制器IC10输入。第一接通信号Von1以及第二接通信号Von2分别具有栅极阈值电压Vth以上的电压。第一接通信号Von1以及第二接通信号Von2也可以分别具有相等的电压。断开信号Voff具有小于栅极阈值电压Vth的电压(例如基准电压)。
该情况下，第一开口侧电极87以及第二开口侧电极107分别成为接通状态，第一底侧电极86以及第二底侧电极106分别成为断开状态。也就是，第一开口侧电极87以及第二开口侧电极107作为栅极电极发挥功能、而第一底侧电极86以及第二底侧电极106作为场电极发挥功能。
由此，第一通道区域91以及第二通道区域111均被控制为接通状态。在图15A中，接通状态的第一通道区域91以及第二通道区域111由点状的影线示出。
其结果，第一MISFET56以及第二MISFET57这双方被驱动(全接通控制)。通常动作时的通道利用率RU为100％。通常动作时的特性通道比例RC为50％。由此，面积电阻率Ron·A在图13的图表中接近由第二标绘点P2示出的面积电阻率Ron·A。
另一方面，参照图15B，在功率MISFET9的有源钳位动作时，向第一栅极控制配线17A输入第一断开信号Voff1，向第二栅极控制配线17B输入钳位接通信号VCon，向第三栅极控制配线17C输入第二断开信号Voff2。
第一断开信号Voff1、钳位接通信号VCon以及第二断开信号Voff2分别从控制器IC10输入。第一断开信号Voff1具有小于栅极阈值电压Vth的电压(例如基准电压)。钳位接通信号VCon具有栅极阈值电压Vth以上的电压。钳位接通信号VCon也可以具有通常动作时的电压以下或者小于通常动作时的电压的电压。第二断开信号Voff2具有小于栅极阈值电压Vth的电压值(例如基准电压)。
该情况下，第一开口侧电极87、第一底侧电极86以及第二底侧电极106分别成为断开状态，第二开口侧电极107成为接通状态。由此，第一通道区域91被控制为断开状态并且第二通道区域111被控制为接通状态。在图15B中，断开状态的第一通道区域91由涂抹影线示出，接通状态的第二通道区域111由点状的影线示出。
其结果，第一MISFET56被控制为断开状态、而第二MISFET57被控制为接通状态(第二半接通控制)。由此，有源钳位动作时的通道利用率RU成为超过零且小于通常动作时的通道利用率RU。
有源钳位动作时的通道利用率RU为50％。另外，有源钳位动作时的特性通道比例RC为25％。由此，有源钳位耐量Eac在图13的图表中接近由第四标绘点P4示出的有源钳位耐量Eac。
在第二控制例中，对在有源钳位动作时应用了第二半接通控制的例子进行了说明。但是，也可以在有源钳位动作时应用第一半接通控制。
以上，半导体装置1包括形成于半导体层2的IPD(Intelligent Power Device)。IPD包括对功率MISFET9以及功率MISFET9进行控制的控制器IC10。具体而言，功率MISFET9包括第一MISFET56以及第二MISFET57。控制器IC10对第一MISFET56以及第二MISFET57进行个别控制。
具体而言，控制器IC10在通常动作时将第一MISFET56以及第二MISFET57控制为接通状态，在有源钳位动作时将第一MISFET56控制为断开状态并且将第二MISFET57控制为接通状态。
因此，在通常动作时，能够利用第一MISFET56以及第二MISFET57使电流流动。由此，能够实现面积电阻率Ron·A(接通电阻)的降低。
另一方面，在有源钳位动作时，在使第一MISFET56停止的状态下能够利用第二MISFET57使电流流动，因此能够由第二MISFET57消耗(吸收)反电动势。由此，能够抑制反电动势引起的急剧的温度上升，因此能够实现有源钳位耐量Eac的提高。
具体而言，半导体装置1具有包括第一FET构造58的第一MISFET56、以及包括第二FET构造68的第二MISFET57。第一FET构造58包括第一沟槽栅极构造60以及第一通道区域91。第二FET构造68包括第二沟槽栅极构造70以及第二通道区域111。
该情况下，控制器IC10以在通常动作时以及有源钳位动作时期间应用不同的特性通道比例RC(通道的面积)的方式，对第一MISFET56以及第二MISFET57进行控制。具体而言，控制器IC10以有源钳位动作时的通道利用率RU超过零且小于通常动作时的通道利用率RU的方式，对第一MISFET56以及第二MISFET57进行控制。
因此，在通常动作时，特性通道比例RC相对地增加。由此，电流路径相对地增加，从而能够实现面积电阻率Ron·A(接通电阻)的降低。另一方面，在有源钳位动作时，特性通道比例RC相对地减少。由此，能够抑制反电动势引起的急剧的温度上升，因此能够实现有源钳位耐量Eac的提高。
因而，能够提供一种半导体装置1，其能够脱离图13所示的权衡的关系，实现优异的面积电阻率Ron·A以及优异的有源钳位耐量Eac的兼顾。
<第二实施方式>
图16是与图7对应的区域的剖面立体图，是表示本发明的第二实施方式的半导体装置151的立体图。以下，对于与对半导体装置1叙述的构造对应的构造，标注同一参照符号并省略说明。
在半导体装置1中，以一个第一FET构造58以及一个第二FET构造68交替地排列的形态，形成有多个第一FET构造58以及多个第二FET构造68。与此相对，在半导体装置151中，以多个(在该方式中为两个)第一FET构造58的组以及多个(在该方式中为两个)第二FET构造68的组交替地排列的形态，形成有多个第一FET构造58以及多个第二FET构造68。
另外，在半导体装置1中，第二通道比例R2(第二通道面积S2)与第一通道比例R1(第一通道面积S1)相等。与此相对，在半导体装置151中，第二通道比例R2与第一通道比例R1不同(R1≠R2)。具体而言，第二通道比例R2小于第一通道比例R1(R2＜R1)。以下，对半导体装置151的构造进行具体说明。
参照图16，在该方式中，多个单元区域75分别划分为彼此相邻的两个第一FET构造58之间的区域、彼此相邻的一个第一FET构造58以及一个第二FET构造68之间的区域、以及彼此相邻的两个第二FET构造68之间的区域。
在该方式中，在多个单元区域75应用具有相互不同的值的三种总通道比例RT。三种总通道比例RT包括第一总通道比例RT1、第二总通道比例RT2以及第三总通道比例RT3。
第一总通道比例RT1应用于彼此相邻的两个第一FET构造58之间的区域。在彼此相邻的两个第一FET构造58之间的区域，在其构造上未形成第二通道区域111。
第一总通道比例RT1是彼此相邻的两个第一FET构造58的第一通道比例R1的共计值。作为一例，第一总通道比例RT1也可以调整为60％以上且80％以下。在该方式中，第一总通道比例RT1调整为75％。在第一总通道比例RT1中，一方侧的第一通道比例R1以及另一方侧的第一通道比例R1分别为37.5％。
第二总通道比例RT2应用于彼此相邻的一个第一FET构造58以及一个第二FET构造68之间的区域。在彼此相邻的一个第一FET构造58以及一个第二FET构造68之间的区域，在其构造上形成有第一通道区域91以及第二通道区域111。
第二总通道比例RT2是第一通道比例R1以及第二通道比例R2的共计值。作为一例，第二总通道比例RT2也可以调整为超过40％且小于60％。在该方式中，第二总通道比例RT2调整为50％。在第二总通道比例RT2中，第一通道比例R1为25％，第二通道比例R2为25％。
第三总通道比例RT3应用于彼此相邻的两个第二FET构造68之间的区域。在彼此相邻的两个第二FET构造68之间的区域，在其构造上未形成第一通道区域91。
第三总通道比例RT3是彼此相邻的两个第二FET构造68的第二通道比例R2的共计值。作为一例，第三总通道比例RT3也可以调整为20％以上且40％以下。在该方式中，第三总通道比例RT3调整为25％。在第三总通道比例RT3中，一方侧的第二通道比例R2以及另一方侧的第二通道比例R2分别为12.5％。
第一通道区域91占有超过全通道中的50％(1/2)的比例。在该方式中，第一通道区域91占有全部通道中的62.5％，第二通道区域111占有全部通道中的37.5％。也就是，第二通道比例R2小于第一通道比例R1(R2＜R1)。在该方式中，平均通道比例RAV为50％。半导体装置151中的其它构造与半导体装置1相同。在该方式中，实施以下说明的控制。
图17A是用于说明图1所示的半导体装置151的第一控制例的通常动作的剖面立体图。图17B是用于说明图1所示的半导体装置151的第一控制例的有源钳位动作的剖面立体图。在图17A以及图17B中，为了便于说明，省略第一主面3之上的构造，简化了栅极控制配线17。
参照图17A，在功率MISFET9的通常动作时，向第一栅极控制配线17A输入第一接通信号Von1，向第二栅极控制配线17B输入第二接通信号Von2，向第三栅极控制配线17C输入第三接通信号Von3。
第一接通信号Von1、第二接通信号Von2以及第三接通信号Von3分别从控制器IC10输入。第一接通信号Von1、第二接通信号Von2以及第三接通信号Von3分别具有栅极阈值电压Vth以上的电压。第一接通信号Von1、第二接通信号Von2以及第三接通信号Von3也可以分别具有相等的电压。
该情况下，第一开口侧电极87、第二开口侧电极107、第一底侧电极86以及第二底侧电极106分别成为接通状态。也就是，第一开口侧电极87、第二开口侧电极107、第一底侧电极86以及第二底侧电极106分别作为栅极电极发挥功能。
由此，第一通道区域91以及第二通道区域111均被控制为接通状态。在图17A中，接通状态的第一通道区域91以及第二通道区域111由点状的影线示出。
其结果，第一MISFET56以及第二MISFET57这双方被驱动(全接通控制)。通常动作时的通道利用率RU为100％。通常动作时的特性通道比例RC为50％。由此，面积电阻率Ron·A在图13的图表中接近由第二标绘点P2示出的面积电阻率Ron·A。
另一方面，参照图17B，在功率MISFET9的有源钳位动作时，向第一栅极控制配线17A输入断开信号Voff，向第二栅极控制配线17B输入第一钳位接通信号VCon1，向第三栅极控制配线17C输入第二钳位接通信号VCon2。
断开信号Voff、第一钳位接通信号VCon1以及第二钳位接通信号VCon2分别从控制器IC10输入。断开信号Voff具有小于栅极阈值电压Vth的电压(例如基准电压)。第一钳位接通信号VCon1以及第二钳位接通信号VCon2分别具有栅极阈值电压Vth以上的电压。第一钳位接通信号VCon1以及第二钳位接通信号VCon2也可以分别具有相等的电压。第一钳位接通信号VCon1以及第二钳位接通信号VCon2也可以分别具有通常动作时的电压以下或者小于通常动作时的电压的电压。
该情况下，第一开口侧电极87成为断开状态，第二开口侧电极107、第一底侧电极86以及第二底侧电极106分别成为接通状态。由此，第一通道区域91被控制为断开状态并且第二通道区域111被控制为接通状态。在图17B中，断开状态的第一通道区域91由涂抹影线示出，接通状态的第二通道区域111由点状的影线示出。
其结果，第一MISFET56被控制为断开状态、而第二MISFET57被控制为接通状态(第二半接通控制)。由此，有源钳位动作时的通道利用率RU成为超过零且小于通常动作时的通道利用率RU。具体而言，具有超过第二通道比例R2的第一通道比例R1(R2＜R1)的第一通道区域91被控制为断开状态，因此有源钳位动作时的通道利用率RU小于通常动作时的通道利用率RU的1/2。
有源钳位动作时的通道利用率RU为37.5％。另外，有源钳位动作时的特性通道比例RC为18.75％。由此，有源钳位耐量Eac在图13的图表中接近由第四标绘点P4示出的有源钳位耐量Eac、或者超过该有源钳位耐量Eac。
图18A是用于说明图16所示的半导体装置151的第二控制例的通常动作的剖面立体图。图18B是用于说明图16所示的半导体装置151的第二控制例的有源钳位动作的剖面立体图。在图18A以及图18B中，为了便于说明，省略第一主面3之上的构造，简化了栅极控制配线17。
参照图18A，在功率MISFET9的通常动作时，向第一栅极控制配线17A输入第一接通信号Von1，向第二栅极控制配线17B输入第二接通信号Von2，向第三栅极控制配线17C输入断开信号Voff。
第一接通信号Von1、第二接通信号Von2以及断开信号Voff分别从控制器IC10输入。第一接通信号Von1以及第二接通信号Von2分别具有栅极阈值电压Vth以上的电压。第一接通信号Von1以及第二接通信号Von2也可以分别具有相等的电压。断开信号Voff也可以为基准电压。
该情况下，第一开口侧电极87以及第二开口侧电极107分别成为接通状态，第一底侧电极86以及第二底侧电极106分别成为断开状态。也就是，第一开口侧电极87以及第二开口侧电极107作为栅极电极发挥功能、而第一底侧电极86以及第二底侧电极106作为场电极发挥功能。
由此，第一通道区域91以及第二通道区域111均被控制为接通状态。在图18A中，接通状态的第一通道区域91以及第二通道区域111由点状的影线示出。
其结果，第一MISFET56以及第二MISFET57这双方被驱动(全接通控制)。通常动作时的通道利用率RU为100％。通常动作时的特性通道比例RC为50％。由此，面积电阻率Ron·A在图13的图表中接近由第二标绘点P2示出的面积电阻率Ron·A。
另一方面，参照图18B，在功率MISFET9的有源钳位动作时，向第一栅极控制配线17A输入第一断开信号Voff1，向第二栅极控制配线17B输入钳位接通信号VCon，向第三栅极控制配线17C输入第二断开信号Voff2。
第一断开信号Voff1、钳位接通信号VCon以及第二断开信号Voff2分别从控制器IC10输入。第一断开信号Voff1具有小于栅极阈值电压Vth的电压(例如基准电压)。钳位接通信号VCon具有栅极阈值电压Vth以上的电压。钳位接通信号VCon也可以具有通常动作时的电压以下或者小于通常动作时的电压的电压。第二断开信号Voff2也可以为基准电压。
该情况下，第一开口侧电极87、第一底侧电极86以及第二底侧电极106分别成为断开状态，第二开口侧电极107成为接通状态。由此，第一通道区域91被控制为断开状态并且第二通道区域111被控制为接通状态。在图18B中，断开状态的第一通道区域91由涂抹影线示出，接通状态的第二通道区域111由点状的影线示出。
其结果，第一MISFET56被控制为断开状态、而第二MISFET57被控制为接通状态(第二半接通控制)。由此，有源钳位动作时的通道利用率RU成为超过零且小于通常动作时的通道利用率RU。具体而言，具有超过第二通道比例R2的第一通道比例R1(R2＜R1)的第一通道区域91被控制为断开状态，因此有源钳位动作时的通道利用率RU小于通常动作时的通道利用率RU的1/2。
有源钳位动作时的通道利用率RU为37.5％。另外，有源钳位动作时的特性通道比例RC为18.75％。由此，有源钳位耐量Eac在图13的图表中接近由第四标绘点P4示出的有源钳位耐量Eac、或者超过该有源钳位耐量Eac。
图19A是用于说明图16所示的半导体装置151的第三控制例的通常动作的剖面立体图。图19B是用于说明图16所示的半导体装置151的第三控制例的有源钳位动作的剖面立体图。在图19A以及图19B中，为了便于说明，省略第一主面3之上的构造，简化了栅极控制配线17。
参照图19A，在功率MISFET9的通常动作时，向第一栅极控制配线17A输入接通信号Von，向第二栅极控制配线17B输入第一断开信号Voff1，向第三栅极控制配线17C输入第二断开信号Voff2。
接通信号Von、第一断开信号Voff1以及第二断开信号Voff2分别从控制器IC10输入。接通信号Von具有栅极阈值电压Vth以上的电压。第一断开信号Voff1以及第二断开信号Voff2也可以分别具有小于栅极阈值电压Vth的电压(例如基准电压)。
该情况下，第一开口侧电极87成为接通状态，第一底侧电极86、第二底侧电极106以及第二开口侧电极107分别成为断开状态。也就是，第一开口侧电极87作为栅极电极发挥功能、而第一底侧电极86以及第二底侧电极106作为场电极发挥功能。
由此，第一通道区域91被控制为接通状态并且第二通道区域111被控制为断开状态。在图19A中，接通状态的第一通道区域91由点状的影线示出，断开状态的第二通道区域111由涂抹影线示出。
其结果，第一MISFET56被控制为接通状态、而第二MISFET57被控制为断开状态(第一半接通控制)。由此，具有小于第一通道比例R1的第二通道比例R2(R2＜R1)的第二通道区域111被控制为断开状态，因此通常动作时的特性通道比例RC小于平均通道比例RAV。
通常动作时的通道利用率RU为62.5％。另外，通常动作时的特性通道比例RC为31.25％。由此，面积电阻率Ron·A在图13的图表中接近由第三标绘点P3示出的面积电阻率Ron·A。
另一方面，参照图19B，在功率MISFET9的有源钳位动作时，向第一栅极控制配线17A输入第一断开信号Voff1，向第二栅极控制配线17B输入钳位接通信号VCon，向第三栅极控制配线17C输入第二断开信号Voff2。
第一断开信号Voff1、钳位接通信号VCon以及第二断开信号Voff2分别从控制器IC10输入。第一断开信号Voff1具有小于栅极阈值电压Vth的电压(例如基准电压)。钳位接通信号VCon具有栅极阈值电压Vth以上的电压。钳位接通信号VCon也可以具有通常动作时的电压以下或者小于通常动作时的电压的电压。第二断开信号Voff2也可以为基准电压。
该情况下，第二开口侧电极107成为接通状态，第一底侧电极86、第一开口侧电极87以及第二底侧电极106分别成为断开状态。也就是，第二开口侧电极107作为栅极电极发挥功能、而第一底侧电极86以及第二底侧电极106作为场电极发挥功能。
由此，第一通道区域91被控制为断开状态并且第二通道区域111被控制为接通状态。在图19B中，断开状态的第一通道区域91由涂抹影线示出，接通状态的第二通道区域111由点状的影线示出。
其结果，第一MISFET56被控制为断开状态、而第二MISFET57被控制为接通状态(第二半接通控制)。由此，具有超过第二通道比例R2的第一通道比例R1(R2＜R1)的第一通道区域91被控制为断开状态，因此有源钳位动作时的通道利用率RU成为超过零且小于通常动作时的通道利用率RU。
有源钳位动作时的通道利用率RU为37.5％。另外，有源钳位动作时的特性通道比例RC为18.75％。由此，有源钳位耐量Eac在图13的图表中接近由第二标绘点P2示出的有源钳位耐量Eac、或者超过该有源钳位耐量Eac。
在第三控制例中，在通常动作时以及有源钳位动作时，向第三栅极控制配线17C输入断开信号Voff。但是，在通常动作时以及有源钳位动作时，也可以向第三栅极控制配线17C输入接通信号Von。
以上，根据半导体装置151，也能够起到与对半导体装置1叙述的效果相同的效果。尤其是，根据半导体装置151，第二通道比例R2与第一通道比例R1不同(R1≠R2)。具体而言，第二通道比例R2小于第一通道比例R1(R1＞R2)。
在这种构造中，控制器IC10以有源钳位动作时的通道利用率RU超过零且小于通常动作时的通道利用率RU的方式，对第一MISFET56以及第二MISFET57进行控制。具体而言，在有源钳位动作时，控制器IC10将第一通道区域91控制为断开状态、将第二通道区域111控制为接通状态。由此，能够提高有源钳位耐量Eac的提高效果。
另外，根据半导体装置151，如第三控制例所示，在通常动作时应用第一半接通控制，在有源钳位动作时能够应用第二半接通控制。另外，根据半导体装置151，也能够在通常动作时应用第二半接通控制、在有源钳位动作时应用第一半接通控制。
因此，根据半导体装置151，通过仅变更控制法，就具有相同的平均通道比例RAV，并且能够实现各种面积电阻率Ron·A以及有源钳位耐量Eac。
另外，在半导体装置151中，以多个(在该方式中为两个)第一FET构造58的组以及多个(在该方式中为两个)第二FET构造68的组交替地排列的形态，形成有多个第一FET构造58以及多个第二FET构造68。
在多个第一FET构造58彼此相邻的构造中，能够在彼此相邻的多个第一FET构造58之间的区域中不与第二通道区域111连接地形成第一通道区域91。因此，能够适当地形成第一通道区域91，从而能够适当地调整第一通道比例R1。
同样，在多个第二FET构造68彼此相邻的构造中，能够在彼此相邻的多个第二FET构造68之间的区域中不与第一通道区域91连接地形成第二通道区域111。因此，能够适当地形成第二通道区域111，从而能够适当地调整第二通道比例R2。由此，能够适当地调整平均通道比例RAV以及特性通道比例RC。
<第三实施方式>
图20是从一个方向观察本发明的第三实施方式的半导体装置161的立体图。图21是图20所示的区域XXI的剖面立体图。图22是从图21去除源极电极12以及栅极控制配线17后的剖面立体图。图23是从图22去除层间绝缘层142后的剖面立体图。以下，对于与对半导体装置1叙述的构造对应的构造，标注同一参照符号并省略说明。
在半导体装置1中，栅极控制配线17包括第一栅极控制配线17A、第二栅极控制配线17B以及第三栅极控制配线17C。与此相对，在半导体装置161中，栅极控制配线17不具有第三栅极控制配线17C，仅包括第一栅极控制配线17A以及第二栅极控制配线17B。
另外，在半导体装置1中，第二底侧电极106与第一底侧电极86电连接。与此相对，在半导体装置161中，第二底侧电极106与第一底侧电极86电绝缘。
具体而言，半导体装置161包括多个沟槽接触构造120，该多个沟槽接触构造120以使第一沟槽栅极构造60以及第二沟槽栅极构造70相互电绝缘的形态，分别与第一沟槽栅极构造60以及第二沟槽栅极构造70连接。
第一FET构造58的另一端部以及第二FET构造68的另一端部侧的区域的构造与第一FET构造58的一端部以及第二FET构造68的一端部侧的区域的构造相同。以下，以第一FET构造58的一端部以及第二FET构造68的一端部侧的区域的构造为例进行说明，并省略对第一FET构造58的另一端部以及第二FET构造68的另一端部侧的区域的构造的说明。
参照图20～图23，多个沟槽接触构造120包括多个第一沟槽接触构造162以及多个第二沟槽接触构造163。多个第一沟槽接触构造162从多个第二沟槽栅极构造70空出间隔地分别与对应的多个第一沟槽栅极构造60的一端部连接。在该方式中，第一沟槽接触构造162相对于对应的第一沟槽栅极构造60以一一对应的关系连接。
多个第二沟槽接触构造163从多个第一沟槽栅极构造60空出间隔地分别与对应的多个第二沟槽栅极构造70的一端部连接。在该方式中，第二沟槽接触构造163相对于对应的第二沟槽栅极构造70以一一对应的关系连接。
各第一沟槽接触构造162包括第一接触沟槽164、第一接触绝缘层165以及第一接触电极166。第一接触沟槽164、第一接触绝缘层165以及第一接触电极166分别与上述的接触沟槽131、接触绝缘层132以及接触电极133对应。
第一接触沟槽164与第一栅极沟槽81的一端部连通。在第一方向X上，第一接触沟槽164的宽度WTC1与第一栅极沟槽81的第一宽度WT1相等(WTC1＝WT1)。第一接触沟槽164在与第一栅极沟槽81之间形成沿第二方向Y延伸的一个沟槽。
第一接触绝缘层165在第一栅极沟槽81以及第一接触沟槽164之间的连通部中与第一绝缘层82形成为一体。具体而言，第一接触绝缘层165包括向第一栅极沟槽81内引出的引出绝缘层165A。引出绝缘层165A与上述的引出绝缘层132A对应。也就是，第一接触绝缘层165横穿连通部而在第一栅极沟槽81内与第一底侧绝缘层84以及第一开口侧绝缘层85形成为一体。
第一接触电极166在第一栅极沟槽81以及第一接触沟槽164之间的连通部中与第一底侧电极86形成为一体。具体而言，第一接触电极166包括向第一栅极沟槽81内引出的引出电极166A。引出电极166A与上述的引出电极133A对应。
也就是，第一接触电极166横穿连通部而在第一栅极沟槽81内与第一底侧电极86电连接。在第一栅极沟槽81内，第一中间绝缘层88介于第一接触电极166以及第一开口侧电极87之间。
各第二沟槽接触构造163包括第二接触沟槽167、第二接触绝缘层168以及第二接触电极169。第二接触沟槽167、第二接触绝缘层168以及第二接触电极169分别与上述的接触沟槽131、接触绝缘层132以及接触电极133对应。
第二接触沟槽167与第二栅极沟槽101的一端部连通。在第一方向X上，第二接触沟槽167的宽度WTC2与第二栅极沟槽101的第二宽度WT2相等(WTC2＝WT2)。第二接触沟槽167在与第二栅极沟槽101之间形成沿第二方向Y延伸的一个沟槽。
第二接触绝缘层168在第二栅极沟槽101以及第二接触沟槽167之间的连通部中与第二绝缘层102形成为一体。具体而言，第二接触绝缘层168包括向第二栅极沟槽101内引出的引出绝缘层168A。引出绝缘层168A与上述的引出绝缘层132A对应。也就是，第二接触绝缘层168横穿连通部而在第二栅极沟槽101内与第二底侧绝缘层104以及第二开口侧绝缘层105形成为一体。
第二接触电极169在第二栅极沟槽101以及第二接触沟槽167之间的连通部中与第二底侧电极106形成为一体。具体而言，第二接触电极169包括向第二栅极沟槽101内引出的引出电极169A。引出电极169A与上述的引出电极133A对应。
也就是，第二接触电极169横穿连通部而在第二栅极沟槽101内与第二底侧电极106电连接。在第二栅极沟槽101内，第二中间绝缘层108介于第二接触电极169以及第二开口侧电极107之间。
第二接触电极169与第一接触电极166电绝缘。由此，第二底侧电极106与第一底侧电极86电绝缘。也就是，第一底侧电极86以及第二底侧电极106构成为能够相互独立地控制。
在该方式中，多个第三插头电极145包括多个第三插头电极145A以及多个第三插头电极145B。多个第三插头电极145A分别埋入于在层间绝缘层142中包覆第一沟槽接触构造162的第一接触电极166的部分。多个第三插头电极145A贯通层间绝缘层142且与第一接触电极166连接。
多个第三插头电极145B分别埋入于在层间绝缘层142中包覆第二沟槽接触构造163的第二接触电极169的部分。多个第三插头电极145B贯通层间绝缘层142且与第二接触电极169连接。
栅极控制配线17中的第一栅极控制配线17A与第一底侧电极86以及第一开口侧电极87电连接。具体而言，第一栅极控制配线17A在层间绝缘层142之上与多个第一插头电极143以及多个第三插头电极145A电连接。第一栅极控制配线17A的配线图案是任意的。
向第一栅极控制配线17A输入来自控制器IC10的栅极控制信号。栅极控制信号经由多个第一插头电极143以及多个第三插头电极145A传递至第一底侧电极86以及第一开口侧电极87。
因此，在该方式中，第一底侧电极86以及第一开口侧电极87同时控制为相同电压。由此，能够适当地抑制在第一底侧电极86以及第一开口侧电极87之间形成电位差，因此能够适当地抑制相对于第一中间绝缘层88的电场集中。其结果，能够提高第一沟槽栅极构造60的耐压。
栅极控制配线17中的第二栅极控制配线17B与第二底侧电极106以及第二开口侧电极107电连接。具体而言，第二栅极控制配线17B在层间绝缘层142之上与多个第二插头电极144以及多个第三插头电极145B电连接。第二栅极控制配线17B的配线图案是任意的。
向第二栅极控制配线17B输入来自控制器IC10的栅极控制信号。栅极控制信号经由多个第一插头电极143以及多个第三插头电极145B传递至第二底侧电极106以及第二开口侧电极107。
因此，在该方式中，第二底侧电极106以及第二开口侧电极107同时控制为相同电压。由此，能够适当地抑制在第二底侧电极106以及第二开口侧电极107之间形成电位差，因此能够适当地抑制相对于第二中间绝缘层108的电场集中。其结果，能够提高第二沟槽栅极构造70的耐压。
图24A是用于说明图23所示的半导体装置161的通常动作的剖面立体图。图24B是用于说明图23所示的半导体装置161的有源钳位动作的剖面立体图。在图24A以及图24B中，为了便于说明，省略第一主面3之上的构造，简化了栅极控制配线17。
参照图24A，在功率MISFET9的通常动作时，向第一栅极控制配线17A输入第一接通信号Von1，向第二栅极控制配线17B输入第二接通信号Von2。第一接通信号Von1以及第二接通信号Von2分别从控制器IC10输入。
第一接通信号Von1以及第二接通信号Von2分别具有栅极阈值电压Vth以上的电压。第一接通信号Von1以及第二接通信号Von2也可以分别具有相等的电压。
该情况下，第一开口侧电极87、第二开口侧电极107、第一底侧电极86以及第二底侧电极106分别成为接通状态。也就是，第一开口侧电极87、第二开口侧电极107、第一底侧电极86以及第二底侧电极106分别作为栅极电极发挥功能。
由此，第一通道区域91以及第二通道区域111均被控制为接通状态。在图24A中，接通状态的第一通道区域91以及第二通道区域111由点状的影线示出。
其结果，第一MISFET56以及第二MISFET57这双方被驱动(全接通控制)。通常动作时的通道利用率RU为100％。通常动作时的特性通道比例RC为50％。由此，面积电阻率Ron·A在图13的图表中接近由第二标绘点P2示出的面积电阻率Ron·A。
另一方面，参照图24B，在功率MISFET9的有源钳位动作时，向第一栅极控制配线17A输入断开信号Voff，向第二栅极控制配线17B输入钳位接通信号VCon。
断开信号Voff以及钳位接通信号VCon分别从控制器IC10输入。断开信号Voff具有小于栅极阈值电压Vth的电压(例如基准电压)。钳位接通信号VCon具有栅极阈值电压Vth以上的电压。钳位接通信号VCon也可以具有通常动作时的电压以下或者小于通常动作时的电压的电压。
该情况下，第一底侧电极86以及第一开口侧电极87分别成为断开状态，第二底侧电极106以及第二开口侧电极107分别成为接通状态。由此，第一通道区域91被控制为断开状态并且第二通道区域111被控制为接通状态。在图24B中，断开状态的第一通道区域91由涂抹影线示出，接通状态的第二通道区域111由点状的影线示出。
其结果，第一MISFET56被控制为断开状态、而第二MISFET57被控制为接通状态(第二半接通控制)。由此，有源钳位动作时的通道利用率RU成为超过零且小于通常动作时的通道利用率RU。
有源钳位动作时的通道利用率RU为50％。另外，有源钳位动作时的特性通道比例RC为25％。由此，有源钳位耐量Eac在图13的图表中接近由第四标绘点P4示出的有源钳位耐量Eac。
在该控制例中，对在有源钳位动作时应用了第二半接通控制的例子进行了说明。但是，也可以在有源钳位动作时应用第一半接通控制。
以上，根据半导体装置161，也能够起到与对半导体装置1叙述的效果相同的效果。尤其是，根据半导体装置161，第二底侧电极106与第一底侧电极86电绝缘，第二开口侧电极107与第一开口侧电极87电绝缘。
在这种构造中，控制器IC10同时以相同电压控制第一MISFET56的第一底侧电极86以及第一开口侧电极87。由此，能够适当地抑制在通常动作时以及有源钳位动作时在第一底侧电极86以及第一开口侧电极87之间形成电位差。其结果，能够适当地抑制相对于第一中间绝缘层88的电场集中，因此能够提高第一沟槽栅极构造60的耐压。
另外，控制器IC10同时以相同电压控制第二MISFET57的第二底侧电极106以及第二开口侧电极107。由此，能够适当地抑制在通常动作时以及有源钳位动作时在第二底侧电极106以及第二开口侧电极107之间形成电位差。其结果，能够适当地抑制相对于第二中间绝缘层108的电场集中，因此能够提高第二沟槽栅极构造70的耐压。
<第四实施方式>
图25是与图21对应的区域的剖面立体图，是表示本发明的第四实施方式的半导体装置171的剖面立体图。图26是从图25去除了半导体层2之上的构造的剖面立体图。以下，对于与对半导体装置161叙述的构造对应的构造，标注同一参照符号并省略说明。
以下，以第一FET构造58的一端部以及第二FET构造68的一端部侧的区域的构造为例进行说明，并省略对第一FET构造58的另一端部以及第二FET构造68的另一端部侧的区域的构造的说明。
在半导体装置161中，以一个第一FET构造58以及一个第二FET构造68交替地排列的形态，形成有多个第一FET构造58以及多个第二FET构造68。与此相对，在半导体装置171中，以多个(在该方式中为两个)第一FET构造58的组以及多个(在该方式中为两个)第二FET构造68的组交替地排列的形态，形成有多个第一FET构造58以及多个第二FET构造68。
另外，在半导体装置161中，多个第一沟槽接触构造162以一一对应的关系与对应的第一沟槽栅极构造60连接。与此相对，在半导体装置171中，多个第一沟槽接触构造162分别与彼此相邻的多个(在该方式中为两个)第一沟槽栅极构造60的组连接。多个第一沟槽接触构造162在俯视下形成为拱状。
另外，在半导体装置161中，多个第二沟槽接触构造163以一一对应的关系与对应的第二沟槽栅极构造70连接。与此相对，在半导体装置171中，多个第二沟槽接触构造163分别与彼此相邻的多个(在该方式中为两个)第二沟槽栅极构造70的组连接。多个第二沟槽接触构造163在俯视下形成为拱状。以下，对半导体装置171的构造进行具体说明。
参照图25以及图26，在该方式中，多个单元区域75分别划分为彼此相邻的两个第一FET构造58之间的区域、彼此相邻的一个第一FET构造58以及一个第二FET构造68之间的区域、以及彼此相邻的两个第二FET构造68之间的区域。
在该方式中，在多个单元区域75中应用三种总通道比例RT。三种总通道比例RT包括第一总通道比例RT1、第二总通道比例RT2以及第三总通道比例RT3。
第一总通道比例RT1应用于彼此相邻的两个第一FET构造58之间的区域。在彼此相邻的两个第一FET构造58之间的区域，在其构造上未形成第二通道区域111。
第一总通道比例RT1是彼此相邻的两个第一FET构造58的第一通道比例R1的共计值。第一总通道比例RT1也可以调整为0％以上且100％以下(优选为超过0％且小于100％)。在该方式中，第一总通道比例RT1调整为50％。在第一总通道比例RT1中，一方侧的第一通道比例R1以及另一方侧的第一通道比例R1分别为25％。
第二总通道比例RT2应用于彼此相邻的一个第一FET构造58以及一个第二FET构造68之间的区域。在彼此相邻的一个第一FET构造58以及一个第二FET构造68之间的区域，在其构造上形成有第一通道区域91以及第二通道区域111。
第二总通道比例RT2是第一通道比例R1以及第二通道比例R2的共计值。第二总通道比例RT2也可以调整为0％以上且100％以下(优选为超过0％且小于100％)。在该方式中，第二总通道比例RT2调整为50％。在第二总通道比例RT2中，第一通道比例R1为25％，第二通道比例R2为25％。
第三总通道比例RT3应用于彼此相邻的两个第二FET构造68之间的区域。在彼此相邻的两个第二FET构造68之间的区域，在其构造上未形成第一通道区域91。
第三总通道比例RT3是彼此相邻的两个第二FET构造68的第二通道比例R2的共计值。第三总通道比例RT3也可以调整为0％以上且100％以下(优选为超过0％且小于100％)。在该方式中，第三总通道比例RT3调整为50％。在第三总通道比例RT3中，一方侧的第二通道比例R2以及另一方侧的第二通道比例R2分别为25％。
第一通道区域91占有全部通道中的1/2(50％)，第二通道区域111占有全部通道中的1/2(50％)。在该方式中，平均通道比例RAV为50％。
在各第一沟槽接触构造162中，第一接触沟槽164与彼此相邻的多个第一栅极沟槽81的一端部连通。第一接触绝缘层165在各第一栅极沟槽81以及第一接触沟槽164之间的连通部中与第一绝缘层82形成为一体。
具体而言，第一接触绝缘层165包括向各第一栅极沟槽81内引出的引出绝缘层165A，并横穿连通部而在各第一栅极沟槽81内与第一底侧绝缘层84以及第一开口侧绝缘层85形成为一体。
第一接触电极166在各第一栅极沟槽81以及第一接触沟槽164之间的连通部中与第一底侧电极86形成为一体。具体而言，第一接触电极166包括向各第一栅极沟槽81内引出的引出电极166A，并横穿连通部而在各第一栅极沟槽81内与第一底侧电极86电连接。在各第一栅极沟槽81内，第一中间绝缘层88介于第一接触电极166以及第一开口侧电极87之间。
在各第二沟槽栅极构造70中，第二接触沟槽167与彼此相邻的多个第二栅极沟槽101的一端部连通。第二接触绝缘层168在各第二栅极沟槽101以及第二接触沟槽167之间的连通部中与第二绝缘层102形成为一体。
具体而言，第二接触绝缘层168包括向各第二栅极沟槽101内引出的引出绝缘层168A，并横穿连通部而在各第二栅极沟槽101内与第二底侧绝缘层104以及第二开口侧绝缘层105形成为一体。
第二接触电极169在各第二栅极沟槽101以及第二接触沟槽167之间的连通部中与第二底侧电极106形成为一体。具体而言，第二接触电极169包括向各第二栅极沟槽101内引出的引出电极169A，并横穿连通部而在各第二栅极沟槽101内与第二底侧电极106电连接。在各第二栅极沟槽101内，第二中间绝缘层108介于第二接触电极169以及第二开口侧电极107之间。
图27A是用于说明图25所示的半导体装置171的通常动作的剖面立体图。图27B是用于说明图25所示的半导体装置171的有源钳位动作的剖面立体图。在图27A以及图27B中，为了便于说明，省略第一主面3之上的构造，简化了栅极控制配线17。
参照图27A，在功率MISFET9的通常动作时，向第一栅极控制配线17A输入第一接通信号Von1，向第二栅极控制配线17B输入第二接通信号Von2。第一接通信号Von1以及第二接通信号Von2分别从控制器IC10输入。
第一接通信号Von1以及第二接通信号Von2分别具有栅极阈值电压Vth以上的电压。第一接通信号Von1以及第二接通信号Von2也可以分别具有相等的电压。
该情况下，第一开口侧电极87、第二开口侧电极107、第一底侧电极86以及第二底侧电极106分别成为接通状态。也就是，第一开口侧电极87、第二开口侧电极107、第一底侧电极86以及第二底侧电极106分别作为栅极电极发挥功能。
由此，第一通道区域91以及第二通道区域111均被控制为接通状态。在图27A中，接通状态的第一通道区域91以及第二通道区域111由点状的影线示出。
其结果，第一MISFET56以及第二MISFET57这双方被驱动(全接通控制)。通常动作时的通道利用率RU为100％。通常动作时的特性通道比例RC为50％。由此，面积电阻率Ron·A在图13的图表中接近由第二标绘点P2示出的面积电阻率Ron·A。
另一方面，参照图27B，在功率MISFET9的有源钳位动作时，向第一栅极控制配线17A输入断开信号Voff，向第二栅极控制配线17B输入钳位接通信号VCon。
断开信号Voff以及钳位接通信号VCon分别从控制器IC10输入。断开信号Voff是小于栅极阈值电压Vth的电压(例如基准电压)。钳位接通信号VCon具有栅极阈值电压Vth以上的电压。钳位接通信号VCon也可以具有通常动作时的电压以下或者小于通常动作时的电压的电压。
该情况下，第一底侧电极86以及第一开口侧电极87分别成为断开状态，第二底侧电极106以及第二开口侧电极107分别成为接通状态。由此，第一通道区域91被控制为断开状态并且第二通道区域111被控制为接通状态。在图27B中，断开状态的第一通道区域91由涂抹影线示出，接通状态的第二通道区域111由点状的影线示出。
其结果，第一MISFET56被控制为断开状态、而第二MISFET57被控制为接通状态(第二半接通控制)。由此，有源钳位动作时的通道利用率RU成为超过零且小于通常动作时的通道利用率RU。
有源钳位动作时的通道利用率RU为50％。另外，有源钳位动作时的特性通道比例RC为25％。由此，有源钳位耐量Eac在图13的图表中接近由第四标绘点P4示出的有源钳位耐量Eac。
在该控制例中，对在有源钳位动作时应用了第二半接通控制的例子进行了说明。但是，也可以在有源钳位动作时应用第一半接通控制。
以上，根据半导体装置171，也能够起到与对半导体装置161叙述的效果相同的效果。另外，在半导体装置171中，以多个(在该方式中为两个)第一FET构造58的组以及多个(在该方式中为两个)第二FET构造68的组交替地排列的形态，形成有多个第一FET构造58以及多个第二FET构造68。
在多个第一FET构造58彼此相邻的构造中，能够在彼此相邻的多个第一FET构造58之间的区域中不与第二通道区域111连接地形成第一通道区域91。因此，能够适当地形成第一通道区域91，从而能够适当地调整第一通道比例R1。
同样，在多个第二FET构造68彼此相邻的构造中，能够在彼此相邻的多个第二FET构造68之间的区域中不与第一通道区域91连接地形成第二通道区域111。因此，能够适当地形成第二通道区域111，从而能够适当地调整第二通道比例R2。由此，能够适当地调整平均通道比例RAV以及特性通道比例RC。
<第五实施方式>
图28是与图25对应的区域的剖面立体图，是表示本发明的第五实施方式的半导体装置181的剖面立体图。以下，对于与对半导体装置171叙述的构造对应的构造，标注同一参照符号并省略说明。
在该方式中，在多个单元区域75应用具有相互不同的值的第一总通道比例RT1、第二总通道比例RT2以及第三总通道比例RT3。
作为一例，第一总通道比例RT1也可以调整为60％以上且80％以下。在该方式中，第一总通道比例RT1调整为75％。在第一总通道比例RT1中，一方侧的第一通道比例R1以及另一方侧的第一通道比例R1分别为37.5％。
作为一例，第二总通道比例RT2也可以调整为超过40％且小于60％。在该方式中，第二总通道比例RT2调整为50％。在第二总通道比例RT2中，第一通道比例R1为25％，第二通道比例R2为25％。
作为一例，第三总通道比例RT3也可以调整为20％以上且40％以下。在该方式中，第三总通道比例RT3调整为25％。在第三总通道比例RT3中，一方侧的第二通道比例R2以及另一方侧的第二通道比例R2分别为12.5％。
第一通道区域91占有超过全部通道中的50％(1/2)的比例。在该方式中，第一通道区域91占有全部通道中的62.5％，第二通道区域111占有全部通道中的37.5％。也就是，第二通道比例R2小于第一通道比例R1(R2＜R1)。在该方式中，平均通道比例RAV为50％。半导体装置181中的其它构造与半导体装置171相同。在该方式中，实施以下说明的控制。
图29A是用于说明图28所示的半导体装置181的第一控制例的通常动作的剖面立体图。图29B是用于说明图28所示的半导体装置181的第一控制例的有源钳位动作的剖面立体图。在图29A以及图29B中，为了便于说明，省略第一主面3之上的构造，简化了栅极控制配线17。
参照图29A，在功率MISFET9的通常动作时，向第一栅极控制配线17A输入第一接通信号Von1，向第二栅极控制配线17B输入第二接通信号Von2。第一接通信号Von1以及第二接通信号Von2分别从控制器IC10输入。
第一接通信号Von1以及第二接通信号Von2分别具有栅极阈值电压Vth以上的电压。第一接通信号Von1以及第二接通信号Von2也可以分别具有相等的电压。
该情况下，第一开口侧电极87、第二开口侧电极107、第一底侧电极86以及第二底侧电极106分别成为接通状态。也就是，第一开口侧电极87、第二开口侧电极107、第一底侧电极86以及第二底侧电极106分别作为栅极电极发挥功能。
由此，第一通道区域91以及第二通道区域111均被控制为接通状态。在图29A中，接通状态的第一通道区域91以及第二通道区域111由点状的影线示出。
其结果，第一MISFET56以及第二MISFET57这双方被驱动(全接通控制)。通常动作时的通道利用率RU为100％。通常动作时的特性通道比例RC为50％。由此，面积电阻率Ron·A在图13的图表中接近由第二标绘点P2示出的面积电阻率Ron·A。
另一方面，参照图29B，在功率MISFET9的有源钳位动作时，向第一栅极控制配线17A输入断开信号Voff，向第二栅极控制配线17B输入钳位接通信号VCon。
断开信号Voff以及钳位接通信号VCon分别从控制器IC10输入。断开信号Voff具有小于栅极阈值电压Vth的电压(例如基准电压)。钳位接通信号VCon分别具有栅极阈值电压Vth以上的电压。钳位接通信号VCon也可以具有通常动作时的电压以下或者小于通常动作时的电压的电压。
该情况下，第一底侧电极86以及第一开口侧电极87分别成为断开状态，第二底侧电极106以及第二开口侧电极107分别成为接通状态。由此，第一通道区域91被控制为断开状态并且第二通道区域111被控制为接通状态。在图29B中，断开状态的第一通道区域91由涂抹影线示出，接通状态的第二通道区域111由点状的影线示出。
其结果，第一MISFET56被控制为断开状态、而第二MISFET57被控制为接通状态(第二半接通控制)。由此，有源钳位动作时的通道利用率RU成为超过零且小于通常动作时的通道利用率RU。具体而言，有源钳位动作时的通道利用率RU小于通常动作时的通道利用率RU的1/2。
有源钳位动作时的通道利用率RU为37.5％。另外，有源钳位动作时的特性通道比例RC为18.75％。由此，有源钳位耐量Eac在图13的图表中接近由第四标绘点P4示出的有源钳位耐量Eac、或者超过该有源钳位耐量Eac。
图30A是用于说明图28所示的半导体装置181的第二控制例的通常动作的剖面立体图。图30B是用于说明图28所示的半导体装置181的第二控制例的有源钳位动作的剖面立体图。在图30A以及图30B中，为了便于说明，省略第一主面3之上的构造，简化了栅极控制配线17。
参照图30A，在功率MISFET9的通常动作时，向第一栅极控制配线17A输入接通信号Von，向第二栅极控制配线17B输入断开信号Voff。接通信号Von以及断开信号Voff分别从控制器IC10输入。接通信号Von具有栅极阈值电压Vth以上的电压。接通信号Von、断开信号Voff具有小于栅极阈值电压Vth的电压(例如基准电压)。
该情况下，第一底侧电极86以及第一开口侧电极87分别成为接通状态，第二底侧电极106以及第二开口侧电极107分别成为断开状态。也就是，第一底侧电极86以及第一开口侧电极87作为栅极电极发挥功能、而第二底侧电极106以及第二开口侧电极107作为场电极发挥功能。
由此，第一通道区域91被控制为接通状态并且第二通道区域111被控制为断开状态。在图30A中，接通状态的第一通道区域91由点状的影线示出，接通状态的第二通道区域111由涂抹影线示出。
其结果，第一MISFET56被控制为接通状态、而第二MISFET57被控制为断开状态(第一半接通控制)。由此，具有小于第一通道比例R1的第二通道比例R2(R2＜R1)的第二通道区域111被控制为断开状态，因此通常动作时的特性通道比例RC小于平均通道比例RAV。
通常动作时的通道利用率RU为62.5％。另外，通常动作时的特性通道比例RC为31.25％。由此，面积电阻率Ron·A在图13的图表中接近由第三标绘点P3示出的面积电阻率Ron·A。
另一方面，参照图30B，在功率MISFET9的有源钳位动作时，向第一栅极控制配线17A输入断开信号Voff，向第二栅极控制配线17B输入钳位接通信号VCon。断开信号Voff以及钳位接通信号VCon分别从控制器IC10输入。
断开信号Voff具有小于栅极阈值电压Vth的电压(例如基准电压)。钳位接通信号VCon具有栅极阈值电压Vth以上的电压。钳位接通信号VCon也可以具有通常动作时的电压以下或者小于通常动作时的电压的电压。
该情况下，第一底侧电极86以及第一开口侧电极87分别成为断开状态，第二底侧电极106以及第二开口侧电极107分别成为接通状态。也就是，第一底侧电极86以及第一开口侧电极87作为场电极发挥功能、而第二底侧电极106以及第二开口侧电极107作为栅极电极发挥功能。
由此，第一通道区域91被控制为断开状态并且第二通道区域111被控制为接通状态。在图30B中，断开状态的第一通道区域91由涂抹影线示出，接通状态的第二通道区域111由点状的影线示出。
其结果，第一MISFET56被控制为断开状态、而第二MISFET57被控制为接通状态(第二半接通控制)。具有小于第一通道比例R1的第二通道比例R2(R2＜R1)的第二通道区域111被控制为接通状态，因此有源钳位动作时的通道利用率RU成为超过零且小于通常动作时的通道利用率RU。
有源钳位动作时的通道利用率RU为37.5％。另外，有源钳位动作时的特性通道比例RC为18.75％。由此，有源钳位耐量Eac在图13的图表中接近由第二标绘点P2示出的有源钳位耐量Eac、或者超过该有源钳位耐量Eac。
以上，根据半导体装置181，也能够起到与对半导体装置171叙述的效果相同的效果。尤其是，根据半导体装置181，第二通道比例R2与第一通道比例R1不同(R1≠R2)。具体而言，第二通道比例R2小于第一通道比例R1(R1＞R2)。
在这种构造中，控制器IC10以有源钳位动作时的通道利用率RU超过零且小于通常动作时的通道利用率RU的方式，对第一MISFET56以及第二MISFET57进行控制。由此，能够提高有源钳位耐量Eac的提高效果。
另外，根据半导体装置181，如第二控制例所示，在通常动作时应用第一半接通控制，在有源钳位动作时能够应用第二半接通控制。另外，根据半导体装置181，也能够在通常动作时应用第二半接通控制、在有源钳位动作时应用第一半接通控制。即，根据半导体装置181，通过仅变更控制法，就具有相同的平均通道比例RAV，并且能够实现各种面积电阻率Ron·A以及有源钳位耐量Eac。
<第六实施方式>
图31是与图7对应的区域的剖面立体图，是表示本发明的第六实施方式的半导体装置191的剖面立体图。以下，对于与对半导体装置1叙述的构造对应的构造，标注同一参照符号并省略说明。
在半导体装置1中，在第一沟槽栅极构造60中，第一绝缘层82包括第一底侧绝缘层84以及第一开口侧绝缘层85，第一电极83包括第一底侧电极86、第一开口侧电极87以及第一中间绝缘层88。
与此相对，在半导体装置191中，第一绝缘层82不包括第一底侧绝缘层84，第一电极83不包括第一底侧电极86以及第一中间绝缘层88。也就是，在半导体装置191中，第一绝缘层82包括相当于第一开口侧绝缘层85的第一栅极绝缘层192，第一电极83包括相当于第一开口侧电极87的第一栅极电极193。
另外，在半导体装置1中，在第二沟槽栅极构造70中，第二绝缘层102包括第二底侧绝缘层104以及第二开口侧绝缘层105，第二电极103包括第二底侧电极106、第二开口侧电极107以及第二中间绝缘层108。
与此相对，在半导体装置191中，第二绝缘层102不包括第二底侧绝缘层104，第二电极103不包括第二底侧电极106以及第二中间绝缘层108。也就是，在半导体装置191中，第二绝缘层102包括相当于第二开口侧绝缘层105的第二栅极绝缘层194，第二电极103包括相当于第二开口侧电极107的第二栅极电极195。
另外，半导体装置1具有沟槽接触构造120。与此相对，半导体装置191不具有沟槽接触构造120。以下，对半导体装置191的构造进行具体说明。
在第一沟槽栅极构造60中，第一栅极绝缘层192沿第一栅极沟槽81的内壁形成为膜状。第一栅极绝缘层192在第一栅极沟槽81内划分凹状的空间。
在第一栅极绝缘层192中包覆第一栅极沟槽81的底壁63的部分的厚度也可以比在第一栅极绝缘层192中包覆第一栅极沟槽81的第一侧壁61以及第二侧壁62的部分的厚度大。当然，第一栅极绝缘层192也可以具有一样的厚度。
第一栅极电极193隔着第一栅极绝缘层192埋入于第一栅极沟槽81。具体而言，第一栅极电极193作为一体物埋入于在第一栅极沟槽81中由第一栅极绝缘层192划分出的凹状的空间。向第一栅极电极193施加包括接通信号Von以及断开信号Voff的第一栅极控制信号(第一控制信号)。
第一栅极电极193也可以包含导电性多晶硅、钨、铝、铜、铝合金以及铜合金中的至少一种。在该方式中，第一栅极电极193包含导电性多晶硅。导电性多晶硅也可以包含n型杂质或者p型杂质。导电性多晶硅优选包含n型杂质。
在第二沟槽栅极构造70中，第二栅极绝缘层194沿第二栅极沟槽101的内壁形成为膜状。第二栅极绝缘层194在第二栅极沟槽101内划分凹状的空间。
在第二栅极绝缘层194中包覆第二栅极沟槽101的底壁73的部分的厚度也可以比在第二栅极绝缘层194中包覆第二栅极沟槽101的第二侧壁72以及第二侧壁72的部分的厚度大。当然，第二栅极绝缘层194也可以具有一样的厚度。
第二栅极电极195隔着第二栅极绝缘层194埋入于第二栅极沟槽101。具体而言，第二栅极电极195作为一体物埋入于在第二栅极沟槽101中由第二栅极绝缘层194划分出的凹状的空间。向第二栅极电极195施加包括接通信号Von以及断开信号Voff的第二栅极控制信号(第二控制信号)。
第二栅极电极195也可以包含导电性多晶硅、钨、铝、铜、铝合金以及铜合金中的至少一种。第二栅极电极195优选包含与第一栅极电极193相同种类的导电材料。在该方式中，第二栅极电极195包含导电性多晶硅。导电性多晶硅也可以包含n型杂质或者p型杂质。导电性多晶硅优选包含n型杂质。
虽然省略了具体的图示，但第一栅极控制配线17A与第一栅极电极193电连接，第二栅极控制配线17B与第二栅极电极195电连接。
图32A是用于说明图31所示的半导体装置191的通常动作的剖面立体图。图32B是用于说明图31所示的半导体装置191的有源钳位动作的剖面立体图。
参照图32A，在功率MISFET9的通常动作时，向第一栅极控制配线17A输入第一接通信号Von1，向第二栅极控制配线17B输入第二接通信号Von2。第一接通信号Von1以及第二接通信号Von2分别从控制器IC10输入。
第一接通信号Von1以及第二接通信号Von2分别具有栅极阈值电压Vth以上的电压。第一接通信号Von1以及第二接通信号Von2也可以分别具有相等的电压。
该情况下，第一栅极电极193以及第二栅极电极195分别成为接通状态。由此，第一通道区域91以及第二通道区域111均被控制为接通状态。在图32A中，接通状态的第一通道区域91以及第二通道区域111由点状的影线示出。
其结果，第一MISFET56以及第二MISFET57这双方被驱动(全接通控制)。通常动作时的通道利用率RU为100％。通常动作时的特性通道比例RC为50％。由此，与特性通道比例RC小于50％的情况相比，面积电阻率Ron·A下降。
另一方面，参照图32B，在功率MISFET9的有源钳位动作时，向第一栅极控制配线17A输入断开信号Voff，向第二栅极控制配线17B输入钳位接通信号VCon。
断开信号Voff以及钳位接通信号VCon分别从控制器IC10输入。断开信号Voff具有小于栅极阈值电压Vth的电压(例如基准电压)。钳位接通信号VCon具有栅极阈值电压Vth以上的电压。钳位接通信号VCon也可以具有通常动作时的电压以下或者小于通常动作时的电压的电压。
该情况下，第一栅极电极193成为断开状态，第二栅极电极195成为接通状态。由此，第一通道区域91被控制为断开状态并且第二通道区域111被控制为接通状态。在图32B中。断开状态的第一通道区域91由涂抹影线示出，接通状态的第二通道区域111由点状的影线示出。
其结果，第一MISFET56被控制为断开状态、而第二MISFET57被控制为接通状态(第二半接通控制)。由此，有源钳位动作时的通道利用率RU成为超过零且小于通常动作时的通道利用率RU。
有源钳位动作时的通道利用率RU为50％。另外，有源钳位动作时的特性通道比例RC为25％。由此，与特性通道比例RC超过25％的情况相比，有源钳位耐量Eac提高。
在该控制例中，对在有源钳位动作时应用了第二半接通控制的例子进行了说明。但是，也可以在有源钳位动作时应用第一半接通控制。
以上，根据半导体装置191，也能够起到与对半导体装置1叙述的效果相同的效果。在该方式中，示出了第二通道比例R2(第二通道面积S2)与第一通道比例R1(第一通道面积S1)相等的例子。但是，与第二实施方式(参照图16)的情况相同，第二通道比例R2也可以与第一通道比例R1不同(R1≠R2)。第二通道比例R2也可以小于第一通道比例R1(R2＜R1)。
<第七实施方式>
图33是与图31对应的区域的剖面立体图，是表示本发明的第七实施方式的半导体装置201的立体图。以下，对于与对半导体装置191叙述的构造对应的构造，标注同一参照符号并省略说明。
在半导体装置191中，以一个第一FET构造58以及一个第二FET构造68交替地排列的形态，形成有多个第一FET构造58以及多个第二FET构造68。与此相对，在半导体装置201中，以多个(在该方式中为两个)第一FET构造58的组以及多个(在该方式中为两个)第二FET构造68的组交替地排列的形态，形成有多个第一FET构造58以及多个第二FET构造68。
另外，半导体装置191不具有沟槽接触构造120。与此相对，半导体装置201具有沟槽接触构造120。具体而言，半导体装置201包括多个沟槽接触构造120，该多个沟槽接触构造120以使第一沟槽栅极构造60以及第二沟槽栅极构造70相互电绝缘的形态，分别与第一沟槽栅极构造60以及第二沟槽栅极构造70连接。
另外，在半导体装置191中，第二通道比例R2(第二通道面积S2)与第一通道比例R1(第一通道面积S1)相等。与此相对，在半导体装置201中，第二通道比例R2与第一通道比例R1不同(R1≠R2)。具体而言，第二通道比例R2小于第一通道比例R1(R2＜R1)。以下，对半导体装置201的构造进行具体说明。
参照图33，多个单元区域75分别划分为彼此相邻的两个第一FET构造58之间的区域、彼此相邻的一个第一FET构造58以及一个第二FET构造68之间的区域、以及彼此相邻的两个第二FET构造68之间的区域。
在该方式中，在多个单元区域75应用具有相互不同的值的三种总通道比例RT。三种总通道比例RT包括第一总通道比例RT1、第二总通道比例RT2以及第三总通道比例RT3。
第一总通道比例RT1应用于彼此相邻的两个第一FET构造58之间的区域。在彼此相邻的两个第一FET构造58之间的区域中，其构造上未形成第二通道区域111。
第一总通道比例RT1是彼此相邻的两个第一FET构造58的第一通道比例R1的共计值。作为一例，第一总通道比例RT1也可以调整为60％以上且80％以下。在该方式中，第一总通道比例RT1调整为75％。在第一总通道比例RT1中，一方侧的第一通道比例R1以及另一方侧的第一通道比例R1分别为37.5％。
第二总通道比例RT2应用于彼此相邻的一个第一FET构造58以及一个第二FET构造68之间的区域。在彼此相邻的一个第一FET构造58以及一个第二FET构造68之间的区域中，其构造上形成有第一通道区域91以及第二通道区域111。
第二总通道比例RT2是第一通道比例R1以及第二通道比例R2的共计值。作为一例，第二总通道比例RT2也可以调整为超过40％且小于60％。在该方式中，第二总通道比例RT2调整为50％。在第二总通道比例RT2中，第一通道比例R1为25％，第二通道比例R2为25％。
第三总通道比例RT3应用于彼此相邻的两个第二FET构造68之间的区域。在彼此相邻的两个第二FET构造68之间的区域，其构造上未形成第一通道区域91。
第三总通道比例RT3是彼此相邻的两个第二FET构造68的第二通道比例R2的共计值。作为一例，第三总通道比例RT3也可以调整为20％以上且40％以下。在该方式中，第三总通道比例RT3调整为25％。在第三总通道比例RT3中，一方侧的第二通道比例R2以及另一方侧的第二通道比例R2分别为12.5％。
第一通道区域91占有超过全部通道中的50％(1/2)的比例。在该方式中，第一通道区域91占有全部通道中的62.5％，第二通道区域111占有全部通道中的37.5％。也就是，第二通道比例R2小于第一通道比例R1(R2＜R1)。在该方式中，平均通道比例RAV为50％。
多个沟槽接触构造120包括多个第一沟槽接触构造202以及多个第二沟槽接触构造203。多个第一沟槽接触构造202从多个第二沟槽栅极构造70空出间隔地分别与对应的多个第一沟槽栅极构造60的一端部连接。多个第一沟槽接触构造202在俯视下形成为拱状。
多个第二沟槽接触构造203从多个第一沟槽栅极构造60空出间隔地分别与对应的多个第二沟槽栅极构造70的一端部连接。多个第二沟槽接触构造203在俯视下形成为拱状。
各第一沟槽接触构造202包括第一接触沟槽204、第一接触绝缘层205以及第一接触电极206。在该方式中，第一接触沟槽204、第一接触绝缘层205以及第一接触电极206分别具有与第一栅极沟槽81、第一栅极绝缘层192以及第一栅极电极193对应的构造。
在各第一沟槽接触构造202中，第一接触沟槽204与彼此相邻的多个第一栅极沟槽81的一端部连通。第一接触绝缘层205在各第一栅极沟槽81以及第一接触沟槽204之间的连通部中与第一栅极绝缘层192形成为一体。第一接触电极206在各第一栅极沟槽81以及第一接触沟槽204之间的连通部中与第一栅极电极193形成为一体。
各第二沟槽接触构造203包括第二接触沟槽207、第二接触绝缘层208以及第二接触电极209。在该方式中，第二接触沟槽207、第二接触绝缘层208以及第二接触电极209分别具有与第二栅极沟槽101、第二栅极绝缘层194以及第二栅极电极195对应的构造。
在各第二沟槽接触构造203中，第二接触沟槽207与彼此相邻的多个第二栅极沟槽101的一端部连通。第二接触绝缘层208在各第二栅极沟槽101以及第二接触沟槽207之间的连通部中与第二栅极绝缘层194形成为一体。第二接触电极209在各第二栅极沟槽101以及第二接触沟槽207之间的连通部中与第二栅极电极195形成为一体。
虽然省略了具体的图示，第一栅极控制配线17A与第一栅极电极193以及第一接触电极206电连接，第二栅极控制配线17B与第二栅极电极195以及第二接触电极209电连接。
图34A是用于说明图33所示的半导体装置201的通常动作的剖面立体图。图34B是用于说明图33所示的半导体装置201的有源钳位动作的剖面立体图。在图34A以及图34B中，为了便于说明，省略第一主面3之上的构造，简化了栅极控制配线17。
参照图34A，在功率MISFET9的通常动作时，向第一栅极控制配线17A输入第一接通信号Von1，向第二栅极控制配线17B输入第二接通信号Von2。第一接通信号Von1以及第二接通信号Von2分别从控制器IC10输入。
第一接通信号Von1以及第二接通信号Von2分别具有栅极阈值电压Vth以上的电压。第一接通信号Von1以及第二接通信号Von2也可以分别具有相等的电压。
该情况下，第一栅极电极193以及第二栅极电极195分别成为接通状态。由此，第一通道区域91以及第二通道区域111均被控制为接通状态。在图34A中，接通状态的第一通道区域91以及第二通道区域111由点状的影线示出。
其结果，第一MISFET56以及第二MISFET57这双方被驱动(全接通控制)。通常动作时的通道利用率RU为100％。通常动作时的特性通道比例RC为50％。由此，与特性通道比例RC小于50％的情况相比，面积电阻率Ron·A下降。
另一方面，参照图34B，在功率MISFET9的有源钳位动作时，向第一栅极控制配线17A输入断开信号Voff，向第二栅极控制配线17B输入钳位接通信号VCon。断开信号Voff以及钳位接通信号VCon分别从控制器IC10输入。
断开信号Voff具有小于栅极阈值电压Vth的电压(例如基准电压)。钳位接通信号VCon具有栅极阈值电压Vth以上的电压。钳位接通信号VCon也可以具有通常动作时的电压以下或者小于通常动作时的电压的电压。
该情况下，第一栅极电极193成为断开状态，第二栅极电极195成为接通状态。由此，第一通道区域91被控制为断开状态并且第二通道区域111被控制为接通状态。在图34B中，断开状态的第一通道区域91由涂抹影线示出，接通状态的第二通道区域111由点状的影线示出。
其结果，第一MISFET56被控制为断开状态、而第二MISFET57被控制为接通状态(第二半接通控制)。由此，有源钳位动作时的通道利用率RU成为超过零且小于通常动作时的通道利用率RU。具体而言，有源钳位动作时的通道利用率RU小于通常动作时的通道利用率RU的1/2。
有源钳位动作时的通道利用率RU为37.5％。另外，有源钳位动作时的特性通道比例RC为18.75％。由此，与特性通道比例RC超过18.75％的情况相比，有源钳位耐量Eac提高。
以上，根据半导体装置201，也能够起到与对半导体装置191叙述的效果相同的效果。另外，在半导体装置201中，以多个(在该方式中为两个)第一FET构造58的组以及多个(在该方式中为两个)第二FET构造68的组交替地排列的形态，形成有多个第一FET构造58以及多个第二FET构造68。
在多个第一FET构造58彼此相邻的构造中，能够在彼此相邻的多个第一FET构造58之间的区域中不与第二通道区域111连接地形成第一通道区域91。因此，能够适当地形成第一通道区域91，从而能够适当地调整第一通道比例R1。
同样，在多个第二FET构造68彼此相邻的构造中，能够在彼此相邻的多个第二FET构造68之间的区域中不与第一通道区域91连接地形成第二通道区域111。因此，能够适当地形成第二通道区域111，从而能够适当地调整第二通道比例R2。由此，能够适当地调整平均通道比例RAV以及特性通道比例RC。
<第八实施方式>
图35是与图7对应的区域的剖面立体图，是表示本发明的第八实施方式的半导体装置211的局部切除剖面立体图。以下，对于与对半导体装置1叙述的构造对应的构造，标注同一参照符号并省略说明。
半导体装置1包括沟槽栅极型的第一FET构造58以及沟槽栅极型的第二FET构造68。与此相对，半导体装置211包括平面栅极型的第一FET构造58以及平面栅极型的第二FET构造68。以下，对半导体装置211的具体的构造进行说明。
参照图35，在半导体层2的第一主面3的表层部形成有多个主体区域55。多个主体区域55是成为功率MISFET9的基础的区域。多个主体区域55沿第一方向X空出间隔地形成，且沿第二方向Y以带状延伸。多个主体区域55在俯视下整体形成为条纹状。
各第一FET构造58包括形成于各主体区域55的表层部的第一源极区域92。第一源极区域92沿第二方向Y以带状延伸。各第二FET构造68包括形成于各主体区域55的表层部的第二源极区域112。具体而言，第二源极区域112沿第一方向X空出间隔地形成，且沿第二方向Y以带状延伸。
各第一FET构造58以及各第二FET构造68包括形成于各主体区域55的表层部的p+型的接触区域212。接触区域212在第一FET构造58以及第二FET构造68中共有。接触区域212形成于第一源极区域92以及第二源极区域112之间的区域。接触区域212沿第二方向Y以带状延伸。
第一FET构造58包括形成于半导体层2的第一主面3之上的第一平面栅极构造213。第一平面栅极构造213沿第二方向Y以带状延伸，并与漂移区域54、主体区域55以及第一源极区域92对置。
具体而言，各第一平面栅极构造213包括第一栅极绝缘层214以及第一栅极电极215。第一栅极绝缘层214形成于第一主面3之上。第一栅极绝缘层214在第一主面3之上包覆漂移区域54、主体区域55以及第一源极区域92。第一栅极电极215隔着第一栅极绝缘层214而与漂移区域54、主体区域55以及第一源极区域92对置。
在该方式中，第一MISFET56的第一通道区域91在主体区域55中形成于漂移区域54以及第一源极区域92之间的区域。第一通道区域91隔着第一栅极绝缘层214而与第一栅极电极215对置。
第二FET构造68包括形成于半导体层2的第二主面4之上的第二平面栅极构造223。第二平面栅极构造223沿第二方向Y以带状延伸，并与漂移区域54、主体区域55以及第二源极区域112对置。
具体而言，各第二平面栅极构造223包括第二栅极绝缘层224以及第二栅极电极225。第二栅极绝缘层224形成于第二主面4之上。第二栅极绝缘层224在第二主面4之上包覆漂移区域54、主体区域55以及第二源极区域112。第二栅极电极225隔着第二栅极绝缘层224而与漂移区域54、主体区域55以及第二源极区域112对置。
在该方式中，第二MISFET57的第二通道区域111在主体区域55中形成于漂移区域54以及第二源极区域112之间的区域。第二通道区域111隔着第二栅极绝缘层224而与第二栅极电极225对置。
在第一主面3之上形成有层间绝缘层142。在层间绝缘层142形成有多个源极开口230。各源极开口230形成于在层间绝缘层142中包覆彼此相邻的第一平面栅极构造213以及第二平面栅极构造223之间的区域的部分。各源极开口230使第一源极区域92、第二源极区域112以及接触区域212露出。
虽然省略了具体的图示，但源极电极12以进入各源极开口230的方式形成于层间绝缘层142之上。源极电极12在各源极开口230内与第一源极区域92、第二源极区域112以及接触区域212电连接。另外，虽然省略了具体的图示，但第一栅极控制配线17A与第一栅极电极193电连接，第二栅极控制配线17B与第二栅极电极195电连接。
图36A是用于说明图35所示的半导体装置211的通常动作的剖面立体图。图36B是用于说明图35所示的半导体装置211的有源钳位动作的剖面立体图。
参照图36A，在功率MISFET9的通常动作时，向第一栅极控制配线17A输入第一接通信号Von1，向第二栅极控制配线17B输入第二接通信号Von2。第一接通信号Von1以及第二接通信号Von2分别从控制器IC10输入。
第一接通信号Von1以及第二接通信号Von2分别具有栅极阈值电压Vth以上的电压。第一接通信号Von1以及第二接通信号Von2也可以分别具有相等的电压。
该情况下，第一栅极电极193以及第二栅极电极195分别成为接通状态。由此，第一通道区域91以及第二通道区域111均被控制为接通状态。
其结果，第一MISFET56以及第二MISFET57这双方被驱动(全接通控制)。通常动作时的通道利用率RU为100％。通常动作时的特性通道比例RC为50％。由此，与特性通道比例RC小于50％的情况相比，面积电阻率Ron·A下降。
另一方面，参照图36B，在功率MISFET9的有源钳位动作时，向第一栅极控制配线17A输入断开信号Voff，向第二栅极控制配线17B输入钳位接通信号VCon。断开信号Voff以及钳位接通信号VCon分别从控制器IC10输入。
断开信号Voff具有小于栅极阈值电压Vth的电压(例如基准电压)。钳位接通信号VCon具有栅极阈值电压Vth以上的电压。钳位接通信号VCon也可以具有通常动作时的电压以下或者小于通常动作时的电压的电压。
该情况下，第一栅极电极193成为断开状态，第二栅极电极195成为接通状态。由此，第一通道区域91被控制为断开状态并且第二通道区域111被控制为接通状态。
其结果，第一MISFET56被控制为断开状态、第二MISFET57被控制为接通状态(第二半接通控制)。由此，有源钳位动作时的通道利用率RU成为超过零且小于通常动作时的通道利用率RU。有源钳位动作时的通道利用率RU为50％。另外，有源钳位动作时的特性通道比例RC为25％。由此，与特性通道比例RC超过25％的情况相比，有源钳位耐量Eac提高。
以上，根据半导体装置211，也能够起到与对半导体装置1叙述的效果相同的效果。
<第九实施方式>
图37是从一个方向观察本发明的第九实施方式的半导体装置241的立体图。以下，对于与对半导体装置1叙述的构造对应的构造，标注同一参照符号并省略说明。
在上述的第一实施方式中，对半导体装置1为高边侧的开关器件的方式例进行了说明。但是，半导体装置1也能够作为低边侧的开关器件来提供。在此，将作为低边侧的开关器件而制造的半导体装置1的一方式例作为第九实施方式的半导体装置241来进行说明。
作为组装于半导体装置241的功率MISFET9的构造(控制例)，并不限于第一实施方式的功率MISFET9的构造(控制例)，可应用第二实施方式、第三实施方式、第四实施方式、第五实施方式、第六实施方式、第七实施方式以及第八实施方式所示的功率MISFET9的构造(控制例)的任意一个。援用第一～第八实施方式的功率MISFET9的构造(控制例)的说明的任意一个，省略对于半导体装置241的功率MISFET9的构造(控制例)的说明。
参照图37，与第一实施方式等相同，半导体装置241包括半导体层2。与第一实施方式等相同，在半导体层2划分出输出区域6以及输入区域7。输出区域6包括功率MISFET9。输入区域7包括控制器IC10。
在半导体层2之上形成有多个(在该方式中为三个)电极11、12、13。在图37中，由影线示出多个电极11～13。多个电极11～13的个数、配置以及平面形状是任意的，并不限定于图37所示的方式。
多个电极11～13的个数、配置以及平面形状根据功率MISFET9的规格、控制器IC10的规格来调整。在该方式中，多个电极11～13包括漏电极11(输出电极)、源极电极12(基准电压电极)以及输入电极13。
与第一实施方式等相同，漏电极11形成于半导体层2的第二主面4之上。漏电极11将由功率MISFET9生成的电信号传递至外部。
与第一实施方式等相同，源极电极12在第一主面3中形成于输出区域6之上。源极电极12向功率MISFET9、控制器IC10的各种功能电路提供基准电压(例如接地电压)。
与第一实施方式等相同，输入电极13在第一主面3中形成于输入区域7之上。输入电极13传递用于驱动控制器IC10的输入电压。
与第一实施方式等相同，在半导体层2之上形成有作为控制配线的一例的栅极控制配线17。在该方式中，栅极控制配线17包括第一栅极控制配线17A、第二栅极控制配线17B以及第三栅极控制配线17C。栅极控制配线17选择性地引绕至输出区域6以及输入区域7。栅极控制配线17在输出区域6与功率MISFET9的栅极电连接，在输入区域7与控制器IC10电连接。
图38是表示图37所示的半导体装置241的电的构造的块电路图。以下，以半导体装置241搭载在车辆上的情况为例进行说明。
半导体装置241包括作为输出电极的漏电极11、作为基准电压电极的源极电极12、输入电极13、栅极控制配线17、功率MISFET9以及控制器IC10。
漏电极11与功率MISFET9的漏极电连接。漏电极11与负载连接。源极电极12与功率MISFET9的源极电连接。源极电极12向功率MISFET9以及控制器IC10提供基准电压。
输入电极13也可以与MCU、DC/DC转换器、LDO等连接。输入电极13向控制器IC10提供输入电压。功率MISFET9的栅极经由栅极控制配线17而与控制器IC10(后述的栅极控制电路25)连接。
在该方式中，控制器IC10包括电流电压控制电路23、保护电路24、栅极控制电路25以及有源钳位电路26。
电流电压控制电路23与源极电极12、输入电极13、保护电路24以及栅极控制电路25连接。电流电压控制电路23根据来自输入电极13的电信号以及来自保护电路24的电信号来生成各种电压。在该方式中，电流电压控制电路23包括驱动电压生成电路30、第一定电压生成电路31、第二定电压生成电路32以及基准电压基准电流生成电路33。
驱动电压生成电路30生成用于驱动栅极控制电路25的驱动电压。由驱动电压生成电路30生成的驱动电压被输入至栅极控制电路25。
第一定电压生成电路31生成用于驱动保护电路24的第一定电压。第一定电压生成电路31也可以包括齐纳二极管、调节器电路。第一定电压被输入至保护电路24(例如过电流保护电路34)。
第二定电压生成电路32生成用于驱动保护电路24的第二定电压。第二定电压生成电路32也可以包括齐纳二极管、调节器电路。第二定电压被输入至保护电路24(例如过热保护电路36)。
基准电压基准电流生成电路33生成各种电路的基准电压以及基准电流。基准电压以及基准电流被输入至各种电路。在各种电路包括比较器的情况下，基准电压以及基准电流也可以被输入至该比较器。
保护电路24与电流电压控制电路23、栅极控制电路25以及功率MISFET9的源极连接。保护电路24包括过电流保护电路34以及过热保护电路36。
过电流保护电路34保护功率MISFET9免受过电流的影响。过电流保护电路34与栅极控制电路25连接。过电流保护电路34也可以包括电流监视电路。由过电流保护电路34生成的信号被输入至栅极控制电路25(具体而言，后述的驱动信号输出电路40)。
过热保护电路36保护功率MISFET9免受过度的温度上升的影响。过热保护电路36与电流电压控制电路23连接。过热保护电路36监视半导体装置241的温度。过热保护电路36也可以包括感温二极管、热敏电阻等感温器件。由过热保护电路36生成的信号被输入至电流电压控制电路23。
栅极控制电路25对功率MISFET9的接通状态以及断开状态进行控制。栅极控制电路25与电流电压控制电路23、保护电路24、功率MISFET9的栅极连接。
栅极控制电路25根据来自电流电压控制电路23的电信号以及来自保护电路24的电信号来生成与栅极控制配线17的个数相应的多种栅极控制信号。多种栅极控制信号经由栅极控制配线17被输入至功率MISFET9的栅极。
具体而言，栅极控制电路25包括振荡电路38、电荷泵电路39以及驱动信号输出电路40。振荡电路38根据来自电流电压控制电路23的电信号而振荡，并生成预定的电信号。由振荡电路38生成的电信号被输入至电荷泵电路39。电荷泵电路39使来自振荡电路38的电信号升压。由电荷泵电路39升压后的电信号被输入至驱动信号输出电路40。
驱动信号输出电路40根据来自电荷泵电路39的电信号以及来自保护电路24(具体而言，过电流保护电路34)的电信号来生成多种栅极控制信号。多种栅极控制信号经由栅极控制配线17被输入至功率MISFET9的栅极。由此，对功率MISFET9进行驱动控制。
有源钳位电路26保护功率MISFET9免受反电动势的影响。有源钳位电路26与漏电极11、功率MISFET9的栅极连接。
图39是用于说明图37所示的半导体装置241的通常动作以及有源钳位动作的电路图。图40是图39所示的电路图所应用的主要的电信号的波形图。
在此，使用在功率MISFET9连接有感应性负载L的电路例，来对半导体装置241的通常动作以及有源钳位动作进行说明。例示利用了螺线管、马达、变压器、继电器等绕组(线圈)的器件作为感应性负载L。感应性负载L也称为L负载。
参照图39，功率MISFET9的源极与接地连接。功率MISFET9的漏极与感应性负载L电连接。功率MISFET9的栅极以及漏极与有源钳位电路26连接。功率MISFET9的栅极以及源极与电阻R连接。在该电路例中，有源钳位电路26包括相互偏置连接的k个(k为自然数)齐纳二极管DZ。
参照图39以及图40，若向断开状态的功率MISFET9的栅极输入接通信号Von，则功率MISFET9从断开状态切换为接通状态(通常动作)。接通信号Von具有栅极阈值电压Vth以上(Vth≤Von)的电压。功率MISFET9维持接通状态仅预定的接通时间TON。
若功率MISFET9切换为接通状态，则漏极电流ID开始从功率MISFET9的漏极朝向源极流动。漏极电流ID与功率MISFET9的接通时间TON成比例地增加。感应性负载L因漏极电流ID的增加而积蓄感应性能量。
若向功率MISFET9的栅极输入断开信号Voff，则功率MISFET9从接通状态切换为断开状态。断开信号Voff具有小于栅极阈值电压Vth的电压(Voff＜Vth)。断开信号Voff也可以为基准电压(例如接地电压)。若功率MISFET9切换为断开状态，则感应性负载L的感应性能量作为反电动势施加于功率MISFET9。
由此，功率MISFET9成为有源钳位状态(有源钳位动作)。若功率MISFET9成为有源钳位状态，则漏极电压VDS急剧上升至钳位电压VDSSCL。
在钳位电压VDSSCL超过最大额定漏极电压VDSS的情况(VDSS＜VDSSCL)下，功率MISFET9达到破坏。功率MISFET9设计为钳位电压VDSSCL成为最大额定漏极电压VDSS以下(VDSSCL≤VDSS)。
在钳位电压VDSSCL为最大额定漏极电压VDSS以下的情况(VDSSCL≤VDSS)下，逆方向电流IZ流向有源钳位电路26。由此，在有源钳位电路26的端子间形成限制电压VL。在该方式中，限制电压VL是有源钳位电路26中的齐纳二极管DZ的端子间电压VZ的总合(VL＝k·VZ)。
另外，逆方向电流IZ通过电阻R到达接地。由此，在电阻R的端子间形成端子间电压VR。电阻R的端子间电压VR(＝IZ×R)调整为栅极阈值电压Vth以上(Vth≤VR)。端子间电压VR作为钳位接通电压VCLP施加于功率MISFET9的栅极、源极间。因此，功率MISFET9在有源钳位状态下维持接通状态。钳位接通电压VCLP(端子间电压VR)也可以具有小于接通信号Von的电压。
由此，感应性负载L的感应性能量在功率MISFET9中被消耗(吸收)。漏极电流ID经过有源钳位时间TAV而从功率MISFET9的断开之前的峰值IAV减少为零。由此，栅极电压VGS成为接地电压，漏极电压VDS成为电源电压VB，功率MISFET9从接通状态切换为断开状态。
功率MISFET9的有源钳位耐量Eac根据有源钳位动作时的耐量来定义。具体而言，有源钳位耐量Eac根据功率MISFET9从接通状态向断开状态迁移时、相对于因感应性负载L的感应性能量而产生的反电动势的耐量来定义。
更具体而言，如图36的电路例中所清楚的那样，有源钳位耐量Eac根据相对于因钳位电压VDSSCL产生的能量的耐量来定义。
以上，根据半导体装置241，也能够起到与对半导体装置1叙述的效果相同的效果。
对本发明的实施方式进行了说明，但本发明也能够在其它方式中实施。
在上述的各实施方式中，在与第三栅极控制配线17C电连接的第一底侧电极86以及第二底侧电极106作为场电极发挥功能的情况下，第三栅极控制配线17C也可以与源极电极12电连接来代替控制器IC。
该情况下，第三栅极控制配线17C也可以从源极电极12引出。因此，基准电压(例如接地电压)从源极电极12经由第三栅极控制配线17C传递至第一底侧电极86以及第二底侧电极106。根据这种构造，也能够起到与对半导体装置1等叙述的效果相同的效果。
在上述的各实施方式中，只要能够适当地控制有源钳位动作时的通道利用率RU以及通常动作时的通道利用率RU，则多个第一FET构造58以及多个第二FET构造68的排列是任意的。
例如，多个第二FET构造68也可以以隔着多个第一FET构造58的形态与多个第一FET构造58交替地排列。多个第二FET构造68也可以以隔着两个、三个、四个、五个、六个、七个、八个、九个或者十个第一FET构造58的形态与多个第一FET构造58交替地排列。
同样，多个第一FET构造58也可以以隔着多个第二FET构造68的形态与多个第一FET构造58交替地排列。多个第一FET构造58也可以以隔着两个、三个、四个、五个、六个、七个、八个、九个或者十个第二FET构造68的形态与多个第二FET构造68交替地排列。
当然，多个(两个以上)第一FET构造58的组以及多个(两个以上)第二FET构造68的组也可以相互交替地排列。另外，也可以以多个第一FET构造58的组以及一个第二FET构造68交替地排列的形态，形成有多个第一FET构造58以及多个第二FET构造68。另外，也可以以一个第一FET构造58以及多个第二FET构造68的组交替地排列的形态，形成有多个第一FET构造58以及多个第二FET构造68。
但是，在多个第一FET构造58以及/或者多个第二FET构造68成为一组来排列的情况下，容易在半导体层2的温度分布上形成偏颇。因此，优选四个以下的第一FET构造58以及/或者四个以下的第二FET构造68成为一组来排列。
在上述的各实施方式中，只要能够适当地控制有源钳位动作时的通道利用率RU以及通常动作时的通道利用率RU，则各单元区域75中的总通道比例RT的值是任意的。
例如，在上述的几个实施方式中，对包括第一总通道比例RT1、第二总通道比例RT2以及第三总通道比例RT3的总通道比例RT应用于多个单元区域75的例子进行了说明。
但是，具有相互不同的值的多种(两种以上)总通道比例RT也可以应用于多个单元区域75。例如，具有相互不同的值的两种、三种、四种、五种或六种、或者其以上的总通道比例RT也可以应用于多个单元区域75。
另外，在上述的各实施方式中，对功率MISFET9包括第一MISFET56以及第二MISFET57的例子进行了说明。但是，功率MISFET9也可以包括能够相互独立地控制的两个、三个、四个、五个或六个、或者其以上的MISFET。多个(两个以上)MISFET通过仅变更与沟槽栅极构造连接的栅极控制配线17的个数就能够形成。
该情况下，控制器IC10以有源钳位动作时的通道利用率RU超过零且小于通常动作时的通道利用率RU的方式，对多个(两个以上)MISFET进行控制。
在上述的各实施方式中，栅极控制配线17可以形成于与漏电极11、源极电极12、输入电极13、基准电压电极14、ENABLE电极15以及SENSE电极16不同的层、也可以形成于相同的层。另外，在栅极控制配线17中，第一栅极控制配线17A、第二栅极控制配线17B以及第三栅极控制配线17C既可以形成于相互不同的层、也可以形成于相同的层。
在上述的各实施方式中，p型的半导体部分也可以设为n型的半导体部分、n型的半导体部分也可以设为p型的半导体部分。该情况下，上述的各实施方式的说明中，“n型”的部分替换为“p型”、“p型”的部分替换为“n型”。
如图41以及图42所示，上述的各实施方式的半导体装置1、151、161、171、181、191、201、211、241也可以组装于半导体封装件。图41是透过封固树脂307表示半导体封装件301的立体图。图42是图41的俯视图。
参照图41以及图42，在该方式中，半导体封装件301为所谓SOP(Small OutlinePackage)。半导体封装件301包括芯片焊垫302、半导体芯片303、导电性接合材料304、多个(在该方式中为八个)引线电极305A～305H、多个(在该方式中为八个)导线306A～306H以及封固树脂307。
芯片焊垫302由形成为长方体形状的金属板构成。芯片焊垫302也可以包含铁、铝或者铜。半导体芯片303由第一～第九实施方式的半导体装置1、151、161、171、181、191、201、211、241中的任一个构成。在此，半导体芯片303由第一实施方式的半导体装置1构成。
半导体芯片303以使第二主面4与芯片焊垫302对置的姿势配置于芯片焊垫302之上。半导体芯片303的漏电极11经由导电性接合材料304与芯片焊垫302连接。导电性接合材料304也可以是金属膏或者焊料。
多个引线电极305A～305H包括第一引线电极305A、第二引线电极305B、第三引线电极305C、第四引线电极305D、第五引线电极305E、第六引线电极305F、第七引线电极305G以及第八引线电极305H。引线电极的个数根据半导体芯片303的功能来选择，并不限定于图41以及图42所示的个数。
多个引线电极305A～305H也可以包含铁、铝或者铜。多个引线电极305A～305H从芯片焊垫302空出间隔地配置在芯片焊垫302的周围。
具体而言，四个引线电极305A～305D沿芯片焊垫302的一边空出间隔地排列。剩余的四个引线电极305E～305H在芯片焊垫302沿与引线电极305A～305D排列的边对置的边空出间隔地排列。
多个引线电极305A～305H分别形成为沿与排列方向正交的方向延伸的带状。多个引线电极305A～305H具有与芯片焊垫302对置的一端部、以及其相反侧的另一端部。多个引线电极305A～305H的一端部与半导体芯片303内部连接。多个引线电极305A～305H的另一端部与安装基板等的连接对象外部连接。
多个导线306A～306H包括第一导线306A、第二导线306B、第三导线306C、第四导线306D、第五导线306E、第六导线306F、第七导线306G以及第八导线306H。导线的个数根据半导体芯片303(半导体装置)的功能来选择，并不限定于图41以及图42所示的个数。
第一导线306A与第一引线电极305A的一端部以及源极电极12电连接。在该方式中，第一导线306A由金属夹紧件构成。第一导线306A也可以包含铁、金、铝或者铜。第一导线306A使在功率MISFET9产生的热有效地释放到外部。当然，第一导线306A也可以由接合引线构成。
第二导线306B与第二引线电极305B的一端部以及基准电压电极14电连接。第三导线306C与第三引线电极305C的一端部以及ENABLE电极15电连接。第四导线306D与第四引线电极305D的一端部以及SENSE电极16电连接。
第五导线306E与第五引线电极305E的一端部以及芯片焊垫302电连接。第六导线306F与第六引线电极305F的一端部以及芯片焊垫302电连接。第七导线306G与第七引线电极305G的一端部以及输入电极13电连接。第八导线306H与第八引线电极305H的一端部以及芯片焊垫302电连接。
在该方式中，第二～第八导线306B～306H由接合引线构成。第二～第八导线306B～306H也可以分别包含金、铝或者铜。多个导线306A～306H相对于半导体芯片303以及多个引线电极305A～305H的连接方式是任意的，并不限定于图41以及图42所示的连接方式。
封固树脂307以使多个引线电极305A～305H的另一端部露出的方式，对半导体芯片303、芯片焊垫302、多个引线电极305A～305H的一端部以及多个导线306A～306H进行封固。封固树脂307形成为长方体形状。封固树脂307也可以包含环氧树脂。
半导体封装件301的方式不限制于SOP。作为半导体封装件301，也可以应用TO(Transistor Outline)、QFN(Quad For NonLeadPackage)、DFP(Dual Flat Package)、DIP(Dual Inline Package)、QFP(Quad Flat Package)、SIP(Single Inline Package)、或者SOJ(Small OutlineJ-leaded Package)、或者与之类似的各种方式。
如图43所示，半导体封装件301(半导体装置1、151、161、171、181、191、201、211、241)也可以组装于电路模块。图43是表示第一方式例的电路模块311的一部分的俯视图。
参照图43，电路模块311包括安装基板312、多个配线313、半导体封装件301(半导体装置1、151、161、171、181、191、201、211、241)、以及导电性接合材料314。
安装基板312包括主面315。多个配线313形成于安装基板312的主面315。半导体封装件301(半导体装置1、151、161、171、181、191、201、211、241)以经由导电性接合材料314而与多个配线313电连接的方式安装于安装基板312。导电性接合材料314也可以是金属膏或者焊料。
在上述的各实施方式中，对半导体装置1、151、161、171、181、191、201、211、241一体地具备功率MISFET9以及控制器IC10的例子进行了说明。
但是，也可以采用仅具有功率MISFET9的半导体装置1、151、161、171、181、191、201、211、241。另外，仅具有功率MISFET9的半导体装置1、151、161、171、181、191、201、211、241也可以组装于上述的半导体封装件301。
如图44所示，仅具有功率MISFET9的半导体封装件301(半导体装置1、151、161、171、181、191、201、211、241)也可以组装于电路模块。图44是表示第二方式例的电路模块321的一部分的俯视图。
参照图44，电路模块321包括安装基板322、多个配线323、半导体封装件301(半导体装置1、151、161、171、181、191、201、211、241)、第一导电性接合材料324、控制器IC器件325、以及第二导电性接合材料326。
安装基板322包括主面327。多个配线323形成于安装基板322的主面327。半导体封装件301安装于安装基板322。半导体封装件301经由第一导电性接合材料324而与多个配线323电连接。第一导电性接合材料324也可以是金属膏或者焊料。
控制器IC器件325包括控制器IC10(参照图2、图38)。控制器IC器件325安装于安装基板322。控制器IC器件325经由第二导电性接合材料326而与多个配线323电连接。控制器IC器件325还经由多个配线323而与半导体封装件301电连接。
控制器IC器件325相对于半导体封装件301的电的连接形态与图2相同。控制器IC器件325从外部控制半导体封装件301(半导体装置1、151、161、171、181、191、201、211、241)。
根据这种构造，也能够起到在上述的各实施方式中叙述的效果。在该方式中，对在安装基板322安装包括控制器IC10的单芯片的控制器IC器件325的例子进行了说明。
但是，也可以代替控制器IC器件325，在安装基板322安装具有与控制器IC10相同的功能的电路网。具有与控制器IC10相同的功能的电路网也可以通过将多个分立器件、具有任意的功能的IC芯片安装于安装基板322来构成。
当然，上述各实施方式中的控制器IC10、具有与控制器IC10相同的功能的电路网的结构是任意的，不一定必须包括所有的功能电路(也就是，传感器MISFET21、输入电路22、电流电压控制电路23、保护电路24、栅极控制电路25、有源钳位电路26、电流检测电路27、电源逆连接保护电路28以及异常检测电路29)，也可以去除一部分功能电路。
该说明书也不限制第一～第九实施方式所示的特征的任意的组合方式。第一～第九实施方式能够在它们之间在任意的形态以及任意的方式中组合。也就是，也可以采用第一～第九实施方式所示的特征以任意的形态以及任意的方式组合的半导体装置。
除此以外，在技术方案所记载的事项的范围内，能够实施各种设计变更。
接下来，对在有源钳位动作时用于功率MISFET9的第一半接通控制(或者第二半接通控制)的电的构造，举出具体例进行详细说明。
<第十实施方式>
图45是表示本发明的第十实施方式的半导体装置(＝在半导体装置1为高边开关的情况(例如参照图1～图4)下，在有源钳位动作时用于进行功率MISFET的第一半接通控制的电的构造)的块电路图。
本实施方式的半导体装置X1具有漏电极11(＝电源电极VBB)、源极电极12(＝输出电极OUT)、功率MISFET9、栅极控制电路25、以及有源钳位电路26。对于已经出现的构成要素，标注与之相同的符号。
另外，在本图中，为了使说明简单，仅抽出一部分构成要素来表示，但半导体装置X1也可以理解为基本上包括与上述的半导体装置1(参照图2)相同的构成要素。
功率MISFET9是至此例示各种实施方式来对其构造进行详细说明的栅极分割元件。即，如图48所示，功率MISFET9能够等效地表现为并列连接的第一MISFET56以及第二MISFET57(＝分别相当于第一晶体管以及第二晶体管)。
若采用别的方法，则能够理解为，分别独立控制的第一MISFET56以及第二MIFET57一体地形成为作为单一的栅极分割元件的功率MISFET9。
栅极控制电路25进行功率MISFET9的栅极控制(进而第一MISFET56以及第二MISFET57各自的栅极控制)。例如，栅极控制电路25在使能信号EN为高电平的使能状态(＝相当于第一动作状态)下，使第一MISFET56以及第二MISFET57均接通、而在使能信号EN为低电平的非使能状态(＝相当于第二动作状态)下，以使第一MISFET56以及第二MISFET57均断开的方式，生成第一MISFET56以及第二MISFET57各自的栅极信号G1、G2。
另外，栅极控制电路25具备以下功能，即，从有源钳位电路26接受内部节点电压Vx的输入，在从使能状态(EN＝H)向非使能状态(EN＝L)迁移后、有源钳位电路26动作之前(＝输出电压VOUT成为钳位之前)，使第二MISFET57的栅极源极间短路的功能，也就是，通过作为G2＝VOUT而使第二MISFET57完全停止，来实现功率MISFET9的第一半接通控制的功能。
有源钳位电路26连接于第一MISFET56的漏极栅极间，当源极电极12的输出电压VOUT成为负电压时，使第一MISFET56强制性地接通(未全部断开)，由此将第一MISFET56以及第二MISFET57各自的漏极源极间电压(＝VB－VOUT)限制为预定的钳位电压Vclp以下。第二MISFET57无助于有源钳位动作，因此在该漏极栅极间未连接有源钳位电路26。
图47是表示图45中的栅极控制电路25以及有源钳位电路26的一个构成例的电路图。
首先，对有源钳位电路26的结构进行具体说明。本构成例的有源钳位电路26包括m级(例如m＝8)的齐纳二极管列261、n级(例如n＝3)的二极管列262、以及N通道型的MISFET263(＝相当于第三晶体管)。
齐纳二极管列261的阴极和MISFET263的漏极与第一MISFET56以及第二MISFET57各自的漏极均与漏电极11(＝相当于施加有电源电压VB的电源电极VBB)连接。齐纳二极管列261的阳极与二极管列262的阳极连接。二极管列262的阴极与MISFET263的栅极连接。MISFET263的源极与第一MISFET56的栅极(＝栅极信号G1的施加端)连接。MISFET263的背栅极与第一MISFET56以及第二MISFET57各自的源极均与源极电极12(＝相当于施加有输出电压VOUT的输出电极OUT)连接。如上述的图45以及图46所示，可在源极电极12连接线圈、螺线管等感应性负载L。
以下，对栅极控制电路25的结构进行具体说明。本构成例的栅极控制电路25包括电流源251～254、控制器255、以及N通道型的MISFET256(＝相当于第四晶体管)。
电流源251连接于升压电压VG(＝电荷泵输出)的施加端与第一MISFET56的栅极之间，并生成源极电流IH1。
电流源252连接于升压电压VG的施加端与第二MISFET57的栅极之间，并生成源极电流IH2。
电流源253连接于第一MISFET56的栅极与输出电压VOUT的施加端(＝源极电极12)之间，并生成汇点电流IL1。
电流源254连接于第二MISFET57的栅极与输出电压VOUT的施加端之间，并生成汇点电流IL2。
控制器255在使能状态(EN＝H)下接通电流源251以及252，并断开电流源253以及254。通过这种电流控制，向第一MISFET56以及第二MISFET57各自的栅极流入源极电流IH1、IH2。
另一方面，控制器255在非使能状态(EN＝L)下断开电流源251、252，并接通电流源253、254。通过这种电流控制，从第一MISFET56以及第二MISFET57各自的栅极导向汇点电流IL1、IL2。
MISFET256连接于第二MISFET57的栅极源极间，根据有源钳位电路26的内部节点电压Vx来进行接通/断开。作为内部节点电压Vx，例如，如本图所示，希望输入MISFET263的栅极电压。但是，内部节点电压Vx并不限定于此，例如也可以使用形成二极管列262的n级二极管中的任意的阳极电压作为内部节点电压Vx。
另外，在半导体装置X1中，除了上述构成要素以外，还设有齐纳二极管ZD1～ZD3、二极管D1、D2、耗尽型N通道型的MISFET·DN1作为静电破坏保护元件。对它们的连接关系进行简单叙述。
齐纳二极管ZD1、ZD2各自的阴极与第一MISFET56以及第二MISFET57各自的栅极连接。齐纳二极管ZD1、ZD2各自的阳极与二极管D1、D2各自的阳极连接。齐纳二极管ZD3的阴极和MISFET·DN1的漏极与MISFET263的栅极连接。二极管D1、D2各自的阴极、齐纳二极管ZD3的阳极、以及MISFET·DN1的源极、栅极以及背栅极与输出电压VOUT的施加端连接。
以下，将第一MISFET56的栅极源极间电压设为Vgs1、将MISFET263的栅极源极间电压设为Vgs2、将MISFET256的栅极源极间电压设为Vgs3、将齐纳二极管列261的降伏电压设为mVZ、将二极管列262的顺方向下降电压设为nVF，来对有源钳位动作时中的功率MISFET9的第一半接通控制进行说明。
图48是表示在半导体装置X1中，在有源钳位动作时进行功率MISFET9的第一半接通控制的情形的时序图，从上依次描述使能信号EN、输出电压VOUT(实线)、栅极信号G1(单点划线)、栅极信号G2(虚线)、以及输出电流IOUT。在本图中，在源极电极12(输出电极OUT)连接有感应性负载L。
在时刻t1，若使能信号EN升高为高电平(＝接通功率MISFET9时的逻辑电平)，则栅极信号G1、G2升高为高电平(≈VG)，第一MISFET56以及第二MISFET57均接通。其结果，输出电流IOUT开始流动，因此输出电压VOUT上升至电源电压VB附近。该状态相当于功率MISFET9的全接通状态。
然后，在时刻t2，若使能信号EN下降为低电平(＝断开功率MISFET9时的逻辑电平)，则第一MISFET56以及第二MISFET57均断开，因此栅极信号G1、G2下降为低电平(≈VOUT)。
此时，感应性负载L继续流动输出电流IOUT，直到释放在功率MISFET9的接通期间积蓄的能量。其结果，输出电压VOUT迅速下降至比接地电压GND低的负电压。
但是，在时刻t4，若输出电压VOUT下降至比电源电压VB低预定值α(＝mVZ+nVF+Vgs1+Vgs2)的下限电压VB－α(例如VB－50V)，则通过有源钳位电路26的工作，第一MISFET56接通(未全部断开)，因此输出电流IOUT经由第一MISFET56放电。因此，输出电压VOUT被限制为下限电压VB－α以上。
也就是，有源钳位电路26通过以电源电压VB基准限制输出电压VOUT，从而将功率MISFET9的漏极源极间电压Vds(＝VB－VOUT)限制为预定的钳位电压Vclp(＝α)以下。这种有源钳位动作持续到感应性负载L中积蓄的能量释放完而输出电流IOUT不流出的时刻t5。
另一方面，若着眼于第二MISFET57，则从使能状态(EN＝H)向非使能状态(EN＝L)迁移后，在时刻t3，输出电压VOUT下降至比电源电压VB低预定值β(＝mVZ+nVF+Vgs3)的通道切换电压VB－β(＞VB－α)，则内部节点电压Vx比栅极源极间电压Vgs3高，因此MISFET256接通，第二MISFET57的栅极源极间短路(G2＝VOUT)。
即，第二MISFET57通过MISFET256的工作，在有源钳位电路26动作之前(时刻t4以前)完全停止。该状态相当于功率MISFET9的第一半接通状态。
这样，通过进行从全接通状态向第一半接通状态的切换，有源钳位动作时(＝时刻t4～t5)的通道利用率RU超过零且小于通常动作时(＝时刻t1～t2)的通道利用率RU。
因此，在通常动作时，特性通道比例RC相对地增加(例如RC＝50％)。由此，电流路径相对地增加，因此能够实现面积电阻率Ron·A(接通电阻)的降低。另一方面，在有源钳位动作时，特性通道比例RC相对地减少(例如RC＝25％)。由此，能够抑制感应性负载L的反电动势引起的急剧的温度上升，因此能够实现有源钳位耐量Eac的提高。
因而，能够提供一种半导体装置1，其能够脱离图13所示的权衡的关系，实现优异的面积电阻率Ron·A以及优异的有源钳位耐量Eac的兼顾。尤其是，在IPD领域中，为了驱动更大的感应性负载L，有源钳位耐量Eac成为重要的特性之一。
在图45～图48中，对在有源钳位动作时应用了第一半接通控制的例子进行了说明。但是，也可以在有源钳位动作时应用第二半接通控制。该情况下，理解为第一MISFET56与第二MISFET57相互调换即可。
<第十一实施方式>
图49是表示本发明的第十一实施方式的半导体装置(＝在半导体装置1为低边开关的情况(例如参照图37～图40)下，在有源钳位动作时用于进行功率MISFET的第一半接通控制的电的构造)的块电路图。
本实施方式的半导体装置X2具有漏电极11(＝输出电极OUT)、源极电极12(＝接地电极GND)、功率MISFET9、栅极控制电路25、以及有源钳位电路26。对于已经出现的构成要素，标注与之相同的符号。
另外，在本图中，为了使说明简单，仅抽出一部分构成要素来示出，但也可以理解为，半导体装置X2基本上包括与上述的半导体装置241(图38)相同的构成要素。
功率MISFET9是至此例示各种实施方式来对其构造进行详细说明的栅极分割元件。即，如图50所示，功率MISFET9等效地表现为并列连接的第一MISFET56以及第二MISFET57(＝分别相当于第一晶体管以及第二晶体管)。
若采用别的方法，则能够理解为，分别独立控制的第一MISFET56以及第二MIFET57一体地形成为作为单一的栅极分割元件的功率MISFET9。
栅极控制电路25进行功率MISFET9的栅极控制(进而第一MISFET56以及第二MISFET57各自的栅极控制)。例如，栅极控制电路25以在向输入电极13输入的外部控制信号IN成为高电平的使能状态(＝相当于第一动作状态)下，第一MISFET56以及第二MISFET57均接通，而在外部控制信号IN成为低电平的非使能状态(＝相当于第二动作状态)下，第一MISFET56以及第二MISFET57均断开的方式，生成第一MISFET56以及第二MISFET57各自的栅极信号G1、G2。
在作为低边开关使用的半导体装置X2中，外部控制信号IN不仅作为功率MISFET9的接通/断开控制信号发挥功能，而且还用作半导体装置X2的电源电压。
另外，栅极控制电路25具备以下功能，即，从有源钳位电路26接受内部节点电压Vy的输入，在从使能状态(IN＝H)向非使能状态(IN＝L)迁移后、且在有源钳位电路26动作之前(＝输出电压VOUT成为钳位之前)，使第二MISFET57的栅极源极间短路的功能，也就是，通过作为G2＝GND而使第二MISFET57完全停止，来实现功率MISFET9的第一半接通控制的功能。
有源钳位电路26与第一MISFET56的漏极栅极间连接，在漏电极11的输出电压VOUT成为过电压时，使第一MISFET56强制性地接通(未全部断开)，从而将第一MISFET56以及第二MISFET57各自的漏极源极间电压(＝VOUT－GND)限制为预定的钳位电压Vclp以下。第二MISFET57无助于有源钳位动作，因此在该漏极栅极间未连接有源钳位电路26。
图51是表示图49中的栅极控制电路25以及有源钳位电路26的一个构成例的电路图。
首先，对有源钳位电路26的结构进行具体说明。本构成例的有源钳位电路26包括m级(例如m＝8)齐纳二极管列264、以及n级(例如n＝3)二极管列265。
齐纳二极管列264的阴极和第一MISFET56以及第二MISFET57各自的漏极均与漏电极11(＝相当于施加有输出电压VOUT的输出电极OUT)连接。如上述的图49以及图50所示，可在漏电极11连接线圈、螺线管等感应性负载L。齐纳二极管列264的阳极与二极管列265的阳极连接。二极管列265的阴极与第一MISFET56的栅极(＝栅极信号G1的施加端)连接。
以下，对栅极控制电路25的结构进行具体说明。本构成例的栅极控制电路25包括P通道型MOS电场效应晶体管M1、M2、N通道型MOS电场效应晶体管M3、电阻R1H、R1L、电阻R2H、R2L、电阻R3、以及开关SW1～SW3。
开关SW1连接于输入电极13与电阻R1H(＝相当于第一上侧电阻)的第一端之间，根据反转低电压检测信号UVLOB(＝使低电压检测信号UVLO的逻辑电平反转的信号)而接通/断开。若更具体地叙述，则开关SW1在UVLOB＝H(UVLO＝L)时接通、在UVLOB＝L(UVLO＝H)时断开。
开关SW2连接于输入电极13与电阻R2H(＝相当于第二上侧电阻)的第一端之间，根据反转低电压检测信号UVLOB而接通/断开。若更具体地叙述，则开关SW2在UVLOB＝H(UVLO＝L)时接通、在UVLOB＝L(UVLO＝H)时断开。
开关SW3连接于有源钳位电路26中的内部节点电压Vy的施加端(＝例如齐纳二极管列264与二极管列265的连接节点)与电阻R3的第一端之间，根据低电压检测信号UVLO而接通/断开。若更具体地叙述，则开关SW3在UVLO＝H(UVLOB＝L)时接通，在UVLO＝L(UVLOB＝H)时断开。内部节点电压Vy的施加端并不限定于上述说明，例如，也可以使用形成二极管列265的n级二极管中任意的阳极电压作为内部节点电压Vy。
另外，低电压检测信号UVLO以及反转低电压检测信号UVLOB根据外部控制信号IN(＝相当于半导体装置X2的电源电压)与低电压检测阈值Vuvlo的比较结果，且切换上述的逻辑电平。若更具体地叙述，在IN＜Vuvlo时，成为UVLO＝H、UVLOB＝L(UVLO检测时的逻辑电平)，开关SW1、SW2断开而开关SW3接通。反之，在IN＞Vuvlo时，成为UVLO＝L、UVLOB＝H(UVLO解除时的逻辑电平)，开关SW1、SW2接通而开关SW3断开。这样，开关SW1、SW2和开关SW3相辅相成地接通/断开。
电阻R1H的第二端和晶体管M1的源极以及背栅极均与第一MISFET56的栅极连接。晶体管M1的漏极与电阻R1L(＝相当于第一下侧电阻)的第一端连接。电阻R1L的第二端与源极电极12(＝相当于施加有接地电压GND的接地电极GND)连接。晶体管M1的栅极与输入电极13连接。
电阻R2H的第二端和晶体管M2的源极以及背栅极均与第二MISFET57的栅极连接。晶体管M2的漏极与电阻R2L(＝相当于第二下侧电阻)的第一端连接。电阻R2L的第二端与源极电极12(＝相当于接地电极GND)连接。晶体管M2的栅极与输入电极13连接。
晶体管M3的漏极与第二MISFET57的栅极连接。晶体管M3的栅极与电阻R3的第一端连接。晶体管M3的源极以及背栅极和电阻R3的第二端与源极电极12连接。
以下，将第一MISFET56的栅极源极间电压设为Vgs1、将晶体管M3的接通阈值电压设为Vth、将齐纳二极管列264的降伏电压设为mVZ、将二极管列265的顺方向下降电压设为nVF，来对有源钳位动作时的功率MISFET9的第一半接通控制进行说明。
图52是表示在半导体装置X2中，在有源钳位动作时进行功率MISFET9的第一半接通控制的情形的时序图，从上依次描述外部控制信号IN、低电压检测信号UVLO以及反转低电压检测信号UVLOB、栅极信号G1(实线)、栅极信号G2(虚线)、输出电压VOUT、以及输出电流IOUT。在本图中，在漏电极11(输出电极OUT)连接有感应性负载L。
在时刻t11，外部控制信号IN开始从低电平(＝断开功率MISFET9时的逻辑电平)向高电平(＝接通功率MISFET9时的逻辑电平)迁移。但是，在该时间点，为IN＜Vuvlo，因此成为UVLO＝H、UVLOB＝L。因此，在栅极控制电路25中，成为开关SW1、SW2断开而开关SW3接通的状态，栅极信号G1、G2维持为低电平，因此第一MISFET56以及第二MISFET57均成为断开。其结果，输出电流IOUT不流动，成为VOUT≈VB。
在时刻t12，若IN＞Vuvlo，则UVLO＝L、UVLOB＝H。因此，在栅极控制电路25中，成为开关SW1、SW2接通而开关SW3断开的状态。此时，第一MISFET56以及第二MISFET57各自的栅极与输入电极13之间导通，因此栅极信号G1、G2升高为高电平，第一MISFET56以及第二MISFET57均接通。其结果，输出电流IOUT开始流动，输出电压VOUT下降至接地电压GND附近。该状态相当于功率MISFET9的全接通状态。栅极信号G1、G2各自的升高速度(＝开关接通时的转换速率)能够根据电阻R1H、R2H各自的电阻值来调整。
另外，由于开关SW3断开，因此不向晶体管M3的栅极施加有源钳位电路26的节点电压Vy，晶体管M3也不会意外地接通。
然后，在时刻t13，外部控制信号IN开始从高电平向低电平迁移。其结果，晶体管M1、M2接通，第一MISFET56以及第二MISFET57各自的栅极与源极电极12(＝接地电极GND)之间导通，因此栅极信号G1、G2下降，第一MISFET56以及第二MISFET57从接通转为断开。栅极信号G1、G2各自的升高速度(＝开关断开时的转换速率)能够根据电阻R1L、R2L各自的电阻值来调整。
此时，感应性负载L继续流动输出电流IOUT，直到释放在功率MISFET9的接通期间积蓄的能量。其结果，输出电压VOUT迅速上升至比电源电压VB高的电压。
但是，在时刻t15，若输出电压VOUT上升至钳位电压Vclp(＝Vgs1+nVF+mVZ)，则通过有源钳位电路26的工作，第一MISFET56接通(未全部断开)，因此输出电流IOUT经由第一MISFET56放电。因此，输出电压VOUT被限制为钳位电压Vclp以下。这种有源钳位动作持续至感应性负载L中积蓄的能量释放完而输出电流IOUT不流出的时刻t16。
另一方面，若着眼于第二MISFET57，则在时刻t14，成为IN＜Vuvlo，在低电压检测信号UVLO从低电平升高为高电平的时间点，开关SW3接通，因此成为向晶体管M3的栅极施加有源钳位电路26的节点电压Vy(＞Vth)的状态。因此，晶体管M3接通，第二MISFET57的栅极源极间短路(G2＝VOUT)。
即，第二MISFET57通过晶体管M3的工作，在有源钳位电路26动作之前(时刻t15以前)完全停止。该状态相当于功率MISFET9的第一半接通状态。
这样，通过进行从全接通状态向第一半接通状态的切换，从而有源钳位动作时(＝时刻t15～t16)的通道利用率RU超过零且小于通常动作时(＝时刻t11～t13)的通道利用率RU。
因此，在通常动作时，特性通道比例RC相对地增加(例如RC＝50％)。由此，电流路径相对地增加，因此能够实现面积电阻率Ron·A(接通电阻)的降低。另一方面，在有源钳位动作时，特性通道比例RC相对地减(例如RC＝25％)。由此，能够抑制感应性负载L的反电动势引起的急剧的温度上升，因此能够实现有源钳位耐量Eac的提高。
因而，能够提供一种半导体装置1，其能够脱离图13所示的权衡的关系，实现优异的面积电阻率Ron·A以及优异的有源钳位耐量Eac的兼顾。尤其是，在IPD领域中，为了驱动更大的感应性负载L，有源钳位耐量Eac成为重要的特性之一。
在图49～图52中，对在有源钳位动作时应用了第一半接通控制的例子进行了说明。但是，也可以在有源钳位动作时应用第二半接通控制。该情况下，理解为将第一MISFET56与第二MISFET57相互调换即可。
<容量性负载连接时的考察>
图53是表示容量性负载连接时的起动举动的图，从上依次描述外部控制信号IN、输出电压VOUT、以及输出电流IOUT。
在容量性负载与半导体装置1的源极电极12(输出电极OUT)连接的情况下，在半导体装置1起动时(＝功率MISFET9的接通迁移时)流动冲击电流(参照时刻t21～t22、以及时刻t23～t24)。因此，功率MISFET9瞬间发热。
半导体装置1具有上述的过热保护电路36。在功率MISFET9的温度Tj达到预定的上限值时、或者功率MISFET9与其它电路块(难以产生发热的逻辑电路等)的温度差ΔTj达到预定的上限值时，过热保护电路36使功率MISFET9强制性地断开。
尤其是，在半导体装置1起动时，由于上述的冲击电流引起的功率MISFET9的瞬间的发热，容易启用后者的过热保护(ΔTj保护)。因此，在起动中途，功率MISFET9被强制性地断开，存在半导体装置1的起动时间延迟的可能性(参照时刻t22～t23、以及时刻t24～t25)。
图54是表示容量性负载连接时的消耗电力的图，从上依次描述输出电压VOUT以及消耗电力W。
功率MISFET9的消耗电力W由IOUT×RON2(其中RON为功率MISFET9的接通电阻)表示。因此，在功率MISFET9的接通电阻RON比全部接通状态高的期间(＝输出电压VOUT的升高期间(时刻t31～t33)、以及输出电压VOUT的下降期间(时刻t34～t36))，功率MISFET9的消耗电力W(进而功率MISFET9的发热量)变大，因此容易启用上述的过热保护(尤其是ΔTj保护)。
以下，鉴于上述的考察，提出能够抑制功率MISFET9的发热(尤其是接通迁移时的发热)并缩短半导体装置1的起动时间的新的实施方式。
<第十二实施方式>
图55是表示半导体装置的第十二实施方式(＝用于进行三模式控制的电的构造)的图。本实施方式的半导体装置X3具有漏电极11(＝电源电极VBB)、源极电极12(＝输出电极OUT)、功率MISFET9、栅极控制电路25、有源钳位电路26、以及输出电压监视电路270。
如本图所示，在源极电极12可连接任何电阻性负载R、容量性负载C、以及感应性负载L。
对于已经出现的构成要素，标注与之相同的符号。另外，在本图中，为了使说明简单，仅抽出一部分构成要素来示出，但也可以理解为半导体装置X3基本上包括与上述的半导体装置1(参照图2)相同的构成要素。
功率MISFET9是至此例示各种实施方式并对其构造进行了详细说明的栅极分割晶体管。但是，为了实现后述的三模式控制，功率MISFET9的栅极根数从此前的两根增设为三根(G11～G13)。即，功率MISFET9具有输入栅极信号G11的第一栅极、输入栅极信号G12的第二栅极、以及输入栅极信号G13的第三栅极。并且，功率MISFET9的接通电阻RON根据多个栅极信号G11～G13的个别控制而变化为三个(详细将于后文叙述)。
如本图中的括号内所示，功率MISFET9能够等效地表现为并列连接的三个MISFET。若采用别的方法，则分别独立控制的三个MISFET也能够理解为一体地形成为作为单一的栅极分割元件的功率MISFET9。
栅极控制电路25进行功率MISFET9的栅极控制(＝栅极信号G11～G13各自的驱动控制)。栅极控制电路25基本上在使能信号EN为高电平时使栅极信号G11～G13均为高电平、而在使能信号EN为低电平时使栅极信号G11～G13均为低电平。
另外，栅极控制电路25还具备以下功能，即，接受有源钳位电路26的内部节点电压Vx和输出电压监视电路270的监视结果(＝驱动信号Sc)，在功率MISFET9的接通迁移时以及断开迁移时，以切换功率MISFET9的接通电阻RON的方式，对栅极信号G11～G13分别进行个别控制的功能。对于栅极控制电路25的内部结构以及动作，在后文进行详细说明。
有源钳位电路26连接于功率MISFET9的第三栅极(＝栅极信号G13的施加端)与漏极之间，在源极电极12的输出电压VOUT成为负电压时，通过使功率MISFET9强制性地接通(未全部断开)，能够将功率MISFET9的漏极源极间电压(＝VB－VOUT)限制为预定的钳位电压Vclp以下。功率MISFET9的第一栅极以及第二栅极均无助于有源钳位动作，因此未连接有源钳位电路26。有源钳位电路26的内部结构是上述那样的结构，因此省略重复的说明。
输出电压监视电路270是监视输出电压VOUT并将该监视结果(驱动信号Sc)输出至栅极控制电路25的电路块，包括阈值电压生成部271、比较器272、延迟部273、以及电平移位器274。
阈值电压生成部271在电源电压VB与定电压VREG(例如VREG＝VB－5V)之间生成具有迟滞的阈值电压Vth(VthH/VthL)。若更具体地叙述，则阈值电压生成部271在后述的比较信号Sa为低电平时Vth＝VthH(例如VthH＝VB－100mV)，比较信号Sa为高电平时Vth＝VthL(例如VthL＝VB－200mV)。
比较器272对向非反转输入端(+)输入的输出电压VOUT与向反转输入端(－)输入的阈值电压Vth进行比较并生成比较信号Sa。就比较信号Sa而言，为VOUT＜Vth时成为低电平(≈VREG)，为VOUT＞Vth时成为高电平(≈VB)。
延迟部273在比较信号Sa的升高边缘给与预定的延迟并生成延迟信号Sb。若更具体地叙述，就延迟部273而言，从比较信号Sa升高为高电平至经过预定的延迟时间Td后使延迟信号Sb升高为高电平(≈VB)，另一方面，在比较信号Sa下降为低电平时，无迟滞地使延迟信号Sb下降为低电平(≈VREG)。延迟时间Td也可以设定为，从输出电压VOUT超过阈值电压VthH后至达到电源电压VB为止所需要的时间以上。另外，延迟时间Td也可以设为能够任意地调整的可变值。
电平移位器274使延迟信号Vb进行电平移位并生成驱动信号Sc。就驱动信号Sc而言，当延迟信号Vb为高电平时，成为高电平(≥VOUT+Vgs，其中，Vgs为后述的MISFET25h的接通阈值电压)，当延迟信号Vb为低电平时，成为低电平(≈VOUT)。
以下，对栅极控制电路25的结构进行具体说明。本构成例的栅极控制电路25包括电流源25a～25f、控制器25g、以及N通道型的MISFET25h～25j。
电流源25a连接于升压电压VG(＝电荷泵输出)的施加端与功率MISFET9的第一栅极(＝栅极信号G11的施加端)之间，并生成源极电流IH1。
电流源25b连接于升压电压VG的施加端与功率MISFET9的第二栅极(＝栅极信号G12的施加端)之间，并生成源极电流IH2。
电流源25c连接于升压电压VG的施加端与功率MISFET9的第三栅极(＝栅极信号G13的施加端)之间，并生成源极电流IH3。
电流源25d连接于功率MISFET9的第一栅极与输出电压VOUT的施加端(＝源极电极12)之间，并生成汇点电流IL1。
电流源25e连接于功率MISFET9的第二栅极与输出电压VOUT的施加端之间，并生成汇点电流IL2。
电流源25f连接于功率MISFET9的第三栅极与输出电压VOUT的施加端之间，并生成汇点电流IL3。
控制器25g在使能信号EN为高电平时接通电流源25a、25b、25c并断开电流源25d、25e、25f。通过这种电流控制，分别向功率MISFET9的第一栅极、第二栅极以及第三栅极流入源极电流IH1、IH2、IH3。其结果，栅极信号G11、G12、G13分别升高为高电平。
另一方面，控制器25g在使能信号EN为低电平时断开电流源25a、25b、25c，并接通电流源25d、25e、25f。通过这种电流控制，从功率MISFET9的第一栅极、第二栅极以及第三栅极分别导出汇点电流IL1、IL2、IL3。其结果，栅极信号G11、G12、G13分别下降为低电平。
MISFET25h(＝相当于第一开关)连接于功率MISFET9的第一栅极与源极之间，根据向栅极输入的驱动信号Sc(＝输出电压监视电路270的监视结果)而接通/断开。
MISFET25i(＝相当于第二开关)连接于功率MISFET9的第一栅极与源极之间，根据向栅极输入的有源钳位电路26的内部节点电压Vx而接通/断开。
MISFET25j(＝相当于第三开关)连接于功率MISFET9的第二栅极与源极之间，根据向栅极输入的有源钳位电路26的内部节点电压Vx而接通/断开。
作为内部节点电压Vx，例如，如本图所示，希望输入MISFET263的栅极电压。但是，内部节点电压Vx并不限定于此，例如也可以使用形成二极管列262的n级二极管中任意的阳极电压作为内部节点电压Vx。
图56是表示三模式控制的一个例子的图，从上依次描述使能信号EN、输出电压VOUT(实线)、栅极信号G11(单点划线)、栅极信号G12(双点划线)、栅极信号G13(虚线)、比较信号Sa、延迟信号Sb(进而驱动信号Sc)、MISFET25h的接通/断开状态、以及MISFET25i、25j各自的接通/断开状态。在本图中，在源极电极12(输出电极OUT)至少连接有感应性负载L(例如线束的电感成分)。
在时刻t41，若使能信号EN升高为高电平，则开始栅极信号G11、G12、G13的放电，因此输出电压VOUT开始上升。但是，在该时间点，由于VOUT＜VthH，因此Sa＝L，进而，Sb(＝Sc)＝L。因此，MISFET25h断开。另外，MISFET25i、25j也断开。其结果，功率MISFET9的第一栅极以及第二栅极与源极之间均成为开放状态。此时，功率MISFET9的特性通道比例RC成为最大值(例如75％)。
在时刻t42，若成为VOUT＞VthH，则比较信号Sa升高为高电平。但是，延迟信号Sb(进而驱动信号Sc)维持为低电平直到经过延迟时间Td，因此MISFET25h成为断开。另外，MISFET25i、25j也为断开。因此，功率MISFET9的特性通道比例RC维持为最大值(例如75％)。
在时刻t43，若比较信号Sa的升高时间点经过延迟时间Td，则延迟信号Sb(进而驱动信号Sc)升高为高电平。因此，MISFET25h接通，从而功率MISFET9的第一栅极与源极之间成为短路状态(G11＝VOUT)。其结果，功率MISFET9的特性通道比例RC从最大值下降为稳定值(例如RC＝50％)。
然后，在时刻t44，若使能信号EN下降为低电平，则开始栅极信号G11、G12、G13的放电，因此输出电压VOUT从电源电压VB开始下降。
在时刻t45，若成为VOUT＜VthL，则比较信号Sa下降为低电平，延迟信号Sb(进而驱动信号Sc)也迟滞且下降为低电平。因此，MISFET25h断开，因此功率MISFET9的第一栅极与源极之间再次成为开放状态。其结果，功率MISFET9的特性通道比例从稳定值上升为最大值(例如RC＝75％)。
即使功率MISFET9断开，感应性负载L也继续流动输出电流IOUT，直到释放功率MISFET9的接通期间积蓄的能量。其结果，输出电压VOUT迅速下降至比接地电压GND低的负电压。
但是，在时刻t47，若输出电压VOUT下降至下限电压VB－α(例如VB－50V)，则通过有源钳位电路26的工作，功率MISFET9接通(为全部断开)，因此输出电流IOUT经由功率MISFET9放电。因此，输出电压VOUT被限制为下限电压VB－α以上。
也就是，有源钳位电路26通过以电源电压VB基准限制输出电压VOUT，从而将功率MISFET9的漏极源极间电压Vds(＝VB－VOUT)限制为预定的钳位电压Vclp(＝α)以下。这种有源钳位动作持续至感应性负载L中积蓄的能量释放完而输出电流IOUT不流出的时刻t48。
另一方面，若着眼于栅极信号G11、G12，则在从使能状态(EN＝H)向非使能状态(EN＝L)迁移后，在时刻t46，若输出电压VOUT下降至通道切换电压VB－β(＞VB－α)，则内部节点电压Vx比MISFET25i、25j各自的接通阈值电压高。因此，MISFET25i、25j均接通，因此功率MISFET9的第一栅极以及第二栅极与源极之间均成为短路状态(G11＝G12＝VOUT)。其结果，功率MISFET9的特性通道比例从稳定值下降为最小值(例如RC＝25％)。
综述上述一系列的动作如下。首先，在功率MISFET9的接通迁移之后的第一期间T11(＝时刻t41～t43)，栅极控制电路25的MISFET25h～25j均断开，因此功率MISFET9的特性通道比例设定为最大值(例如RC＝75％)。
即，在半导体装置X3的起动时，功率MISFET9的接通电阻RON成为比稳定值下降的状态。因此，例如，即使在起动时可流动过大的冲击电流的状况(容量性负载连接时)下，也能够抑制功率MISFET9的消耗电力W(参照图56的时刻t31～t33)，因此难以启用过热保护(尤其是ΔTj保护)。其结果，能够缩短半导体装置X3的起动时间。
接着，在功率MISFET9的接通迁移结束后的第二期间T12(＝时刻t43～t45)，栅极控制电路25的MISFET25h接通，因此功率MISFET9的特性通道比例RC设定为稳定值(例如RC＝50％)。
即，在半导体装置X3的起动结束后，功率MISFET9的接通电阻RON成为返回稳定值的状态。例如，在起动之后的冲击电流(例如数十A)与起动结束后的稳定电流(数A)的差较大的情况下，与消耗电力W的降低相比，优先防止过电流，希望不使功率MISFET9的接通电阻RON下降地返回稳定值。
接着，在功率MISFET9的断开迁移后的第三期间T13(＝时刻t45～t46)，栅极控制电路25的MISFET25h再次断开，因此功率MISFET9的特性通道比例设定为最大值(例如RC＝75％)。
即，在半导体装置X3停止时，与半导体装置X3起动时相同，功率MISFET9的接通电阻RON成为比稳定值下降的状态。因此，能够抑制功率MISFET9的消耗电力W(参照图54的时刻t34～t36)，从而能够提高半导体装置X3的安全性。
接着，在有源钳位动作时的第四期间T14(＝t46～t48)，栅极控制电路25的MISFET25i、25j均接通，因此功率MISFET9的特性通道比例设定为最小值(例如RC＝25％)。
即，在半导体装置X3的有源钳位动作时，功率MISFET9的接通电阻RON成为比稳定值升高的状态。因此，能够抑制感应性负载L的反电动势所引起的急剧的温度上升，从而能够实现有源钳位耐量Eac的提高。
上述说明的三模式控制(例如RC＝25％、50％、75％)并不限于高边开关IC，也能够应用于低边开关IC。
<过电流保护电路>
图57是表示过电流保护电路34的一个构成例的图。本构成例的过电流保护电路34是以对流动于功率MISFET9的输出电流IOUT进行检测并限制为预定的上限值Iocp以下的方式生成过电流保护信号S34的电路块，包括N通道型的MISFET341、342、电阻343、344、以及电流源345、346。
电流源345、346各自的第一端均与升压电压VG的施加端连接。电流源345的第二端与MISFET341的漏极连接。电流源346的第二端与MISFET342的漏极连接。MISFET342的漏极作为过电流保护信号S34的输出端也与栅极控制电路25连接。MISFET341、342各自的栅极均与MISFET341的漏极连接。
MISFET341的源极与电阻343(电阻值：Rref)的第一端连接。MISFET342的源极与传感器MISFET21的源极(＝与输出电流IOUT相应的感测电流Is(其中，Is：IOUT＝1：α)的输出端)一起与电阻344(电阻值：Rs)的第一端连接。传感器MISFET21的漏极与漏电极11连接。传感器MISFET21的栅极可以与功率MISFET9的第三栅极(＝未连接MISFET25h～25j的常时驱动栅极)连接。电阻343、344各自的第二端与输出电压VOUT的施加端连接。
在由上述结构构成的过电流保护电路34中，在MISFET341的源极生成有基准电压Vref(＝Iref×Rref+VOUT)。另一方面，在MISFET342的源极生成有感测电压Vs(＝(Iref+Is)×Rs+VOUT)。因此，过电流保护信号S34在感测电压Vs比基准电压Vref低时成为低电平(＝未检测异常时的逻辑电平)，在感测电压Vs比基准电压Vref高时成为高电平(＝检测异常时的逻辑电平)。
在此，在功率MISFET9的接通电阻RON为可变值、传感器MISFET21的接通电阻RON2为固定值的情况下，根据接通电阻RON的切换控制，感测电流Is与输出电流IOUT的电流比α(＞0)变化。其结果，输出电流IOUT的上限值Iocp根据接通电阻RON而自动地切换。
例如，在半导体装置X3起动时，在接通电阻RON比稳定值下降的情况下，感测电流Is与输出电流IOUT的电流比α变大，因此输出电流IOUT的上限值Iocp变高。因此，难以对过度的冲击电流启用过电流保护，因此能够顺畅地起动半导体装置X3。
另一方面，在半导体装置X3的起动结束后，在接通电阻RON返回稳定值的情况下，上述的电流比α变小，因此输出电流IOUT的上限值Iocp变低。因此，能够提高定常时的半导体装置X3的安全性。
符号说明
1—半导体装置，2—半导体层，3—半导体层的第一主面，9—功率MISFET，10—控制器IC，17—栅极控制配线，17A—第一栅极控制配线，17B—第二栅极控制配线，17C—第三栅极控制配线，25—栅极控制电路，251～254、25a～25f—电流源，255、25g—控制器，256、25h～25j—MISFET，26—有源钳位电路，261、264—齐纳二极管，262、265—二极管，263—MISFET，270—输出电压监视电路，271—阈值电压生成部，272—比较器，273—延迟部，274—电平移位器，34—过电流保护电路，341、342—MISFET，343、344—电阻，345、346—电流源，56—第一MISFET，57—第二MISFET，58—第一FET构造，60—第一沟槽栅极构造，68—第二FET构造，70—第二沟槽栅极构造，81—第一栅极沟槽，82—第一绝缘层，83—第一电极，86—第一底侧电极，87—第一开口侧电极，88—第一中间绝缘层，91—第一通道区域，101—第二栅极沟槽，102—第二绝缘层，103—第二电极，106—第二底侧电极，107—第二开口侧电极，108—第二中间绝缘层，111—第二通道区域，151—半导体装置，161—半导体装置，171—半导体装置，181—半导体装置，191—半导体装置，201—半导体装置，211—半导体装置，213—第一平面栅极构造，223—第二平面栅极构造，241—半导体装置，311—电路模块，312—安装基板，321—电路模块，322—安装基板，325—控制器IC器件，M1、M2—P通道型MOS场效应晶体管，M3—N通道型MOS场效应晶体管，R1—第一通道比例，R1H、R1L—电阻，R2—第二通道比例，R2H、R2L—电阻，R3—电阻，RU—通道利用率，SW1～SW3—开关，X1、X2、X3—半导体装置。
Claims (24)
1.一种半导体装置，其特征在于，具有：
输出电极，其构成为与感应性负载连接；
接地电极，其构成为与接地端连接；
第一晶体管及第二晶体管，其构成为并列连接于上述输出电极与上述接地电极之间；
有源钳位电路，其构成为与上述第一晶体管的栅极连接；以及
栅极控制电路，其构成为以在第一动作状态下将上述第一晶体管及上述第二晶体管接通、在第二动作状态下将上述第一晶体管及上述第二晶体管断开的方式，进行上述第一晶体管及上述第二晶体管各自的栅极控制，
上述栅极控制电路在从上述第一动作状态向上述第二动作状态迁移后、且在上述有源钳位电路动作前，使上述第二晶体管的栅极源极间短路。
2.根据权利要求1所述的半导体装置，其特征在于，
上述有源钳位电路将上述第一晶体管及上述第二晶体管各自的漏极源极间电压限制为预定的钳位电压以下。
3.根据权利要求1或2所述的半导体装置，其特征在于，
上述有源钳位电路包括：
齐纳二极管，其构成为阴极与上述第一晶体管的漏极连接；以及
二极管，其构成为阳极与上述齐纳二极管的阳极连接、阴极与上述第一晶体管的栅极连接。
4.根据权利要求3所述的半导体装置，其特征在于，
上述栅极控制电路包括第三晶体管，该第三晶体管连接于上述第二晶体管的栅极源极间，根据上述有源钳位电路的内部节点电压而被接通/断开。
5.根据权利要求4所述的半导体装置，其特征在于，
上述内部节点电压为上述第三晶体管的栅极电压。
6.根据权利要求5所述的半导体装置，其特征在于，
上述栅极控制电路还包括：
第一开关，其构成为连接于施加有外部控制信号的输入电极与上述第一晶体管的栅极之间，当上述外部控制信号比低电压检测阈值高时接通；
第二开关，其构成为连接于上述输入电极与上述第二晶体管的栅极之间，当上述外部控制信号比上述低电压检测阈值高时接通；以及
第三开关，其连接于上述内部节点电压的施加端与上述第三晶体管的栅极之间，当上述外部控制信号比上述低电压检测阈值低时接通。
7.根据权利要求6所述的半导体装置，其特征在于，
上述栅极控制电路还包括：
第一上侧电阻，其构成为连接于上述第一开关与上述第一晶体管的栅极之间，对施加于上述第一晶体管的第一栅极信号的升高速度进行调整；以及
第二上侧电阻，其构成为连接于上述第二开关与上述第二晶体管的栅极之间，对施加于上述第二晶体管的第二栅极信号的升高速度进行调整。
8.根据权利要求7所述的半导体装置，其特征在于，
上述栅极控制电路还包括：
第一PMOSFET，其构成为连接于上述第一晶体管的栅极与上述接地电极之间，根据上述外部控制信号而被接通/断开；以及
第二PMOSFET，其构成为连接于上述第二晶体管的栅极与上述接地电极之间，根据上述外部控制信号而被接通/断开。
9.根据权利要求8所述的半导体装置，其特征在于，
上述栅极控制电路还包括：
第一下侧电阻，其构成为连接于上述第一PMOSFET与上述接地电极之间，对上述第一栅极信号的下降速度进行调整；以及
第二下侧电阻，其构成为连接于上述第二PMOSFET与上述接地电极之间，对上述第二栅极信号的下降速度进行调整。
10.根据权利要求1～9任一项中所述的半导体装置，其特征在于，
上述栅极控制电路在上述第一动作状态下使电流流入到上述第一晶体管及上述第二晶体管各自的栅极，在上述第二动作状态下从上述第一晶体管及上述第二晶体管各自的栅极导出电流。
11.根据权利要求1～10任一项中所述的半导体装置，其特征在于，
上述第一晶体管和上述第二晶体管形成为单一的栅极分割元件。
12.根据权利要求1～11任一项中所述的半导体装置，其特征在于，
上述第一晶体管的通道区域以第一比例形成，上述第二晶体管的通道区域以与上述第一比例不同的第二比例形成。
13.根据权利要求1～12任一项中所述的半导体装置，其特征在于，
有源钳位动作时的通道利用率超过零且小于通常动作时的通道利用率。
14.一种电子设备，其特征在于，具有：
权利要求1～13任一项中所述的半导体装置；以及
与上述半导体装置连接的感应性负载。
15.一种半导体装置，其特征在于，具有：
栅极分割晶体管，其构成为接通电阻通过对多个栅极信号的个别控制而变化；以及
栅极控制电路，其构成为在上述栅极分割晶体管的接通迁移时以使上述接通电阻比稳定值下降的方式对上述多个栅极信号进行个别控制。
16.根据权利要求15所述的半导体装置，其特征在于，
还具有有源钳位电路，该有源钳位电路构成为，将上述栅极分割晶体管的两端间电压限制为预定的钳位电压以下，
上述栅极控制电路在上述有源钳位电路动作前以使上述接通电阻比上述稳定值升高的方式对上述多个栅极信号进行个别控制。
17.根据权利要求16所述的半导体装置，其特征在于，
上述栅极分割晶体管具有第一栅极及第二栅极、以及构成为与上述有源钳位电路连接的第三栅极，
上述栅极控制电路包括：
第一开关，其构成为连接于上述栅极分割晶体管的上述第一栅极与源极之间，在使上述接通电阻比上述稳定值下降时断开；以及
第二开关及第三开关，其构成为分别连接于上述栅极分割晶体管的上述第一栅极及上述第二栅极与上述源极之间，在使上述接通电阻比上述稳定值升高时接通。
18.根据权利要求17所述的半导体装置，其特征在于，
还具有输出电压监视电路，该输出电压监视电路构成为，监视上述栅极分割晶体管的输出电压并生成上述第一开关的驱动信号。
19.根据权利要求18所述的半导体装置，其特征在于，
上述输出电压监视电路包括：
阈值电压生成部，其构成为生成预定的阈值电压；
比较器，其构成为对上述输出电压与上述阈值电压进行比较并生成比较信号；
延迟部，其对上述比较信号给与预定的延迟并生成延迟信号；以及
电平移位器，其构成为使上述延迟信号电平移位并生成上述驱动信号。
20.根据权利要求17～19任一项中所述的半导体装置，其特征在于，
上述第二开关以及上述第三开关分别根据上述有源钳位电路的内部节点电压而被接通/断开。
21.根据权利要求17～20任一项中所述的半导体装置，其特征在于，
上述有源钳位电路包括：
齐纳二极管，其构成为阴极与上述栅极分割晶体管的漏极连接；
二极管，其构成为阳极与上述齐纳二极管的阳极连接；
晶体管，其构成为漏极与上述栅极分割晶体管的漏极连接、源极与上述栅极分割晶体管的上述第三栅极连接、栅极与上述二极管的阴极连接。
22.根据权利要求15～21任一项中所述的半导体装置，其特征在于，
还具有过电流保护电路，该过电流保护电路构成为检测流动于上述栅极分割晶体管的输出电流并限制为预定的上限值以下。
23.根据权利要求15～22任一项中所述的半导体装置，其特征在于，
还具有过热保护电路，该过热保护电路构成为，当上述栅极分割晶体管的温度达到预定的上限值时、或者上述栅极分割晶体管与其它电路块的温度差达到预定的上限值时，使上述栅极分割晶体管强制性地断开。
24.一种电子设备，其特征在于，具有：
权利要求15～23任一项中所述的半导体装置；以及
与上述半导体装置连接的负载。
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