JP4866672B2 - 負荷駆動回路 - Google Patents

Description

本発明は負荷駆動回路に関し、特に、車載用のＥＣＵ（Electrical Control Unit）などに搭載される負荷駆動回路に適用して有効な技術に関するものである。

例えば、リレーやモータ等を制御するため、大電流でコイルや抵抗等の負荷を駆動する負荷駆動回路が知られている。このような負荷駆動回路は、通常、複数のパワートランジスタからなり、それぞれのパワートランジスタのオン／オフを制御すること負荷を駆動する構成となっている。負荷駆動回路は、様々の製品分野で用いられるが、車載分野を一例とすると、ＥＰＳ(Electric Power Steering)・ＡＢＳ(Anti-lock Braking System)等に含まれるモータやアクチュエータの駆動用や、エアバッグを展開するためのスクイブ（着火装置）の駆動用などとして用いられる。

前述したような負荷駆動回路の構成例として、例えば図１１のような回路が挙げられる。図１１は、本発明の前提として検討した負荷駆動回路の構成例を示すものであり、（ａ）、（ｂ）はそれぞれ異なる構成例を示す回路図である。図１１（ａ）に示す負荷駆動回路は、電源電圧ＶＢが供給される端子ＶＳに一端が接続され、上アームやハイサイドドライバと呼ばれるｎチャネル型の出力トランジスタＱ１と、接地電圧ＧＮＤが供給される端子ＰＧＮＤに一端が接続され、下アームやローサイドドライバと呼ばれるｎチャネル型の出力トランジスタＱ２を備えている。このＱ１，Ｑ２によって、Ｑ１の他端の端子ＨＳＯとＱ２の他端の端子ＬＳＯの間に接続された負荷Ｚ１を駆動する。Ｑ１，Ｑ２は、例えばＭＯＳトランジスタである。

また、Ｑ１の前段には電源電圧ＶＰＨが供給されるプリドライバ回路ＰＤ１が設けられ、Ｑ２の前段には電源電圧ＶＰＬが供給されるプリドライバ回路ＰＤ２が設けられる。ＰＤ１の出力（Ｑ１のゲート）と端子ＨＳＯの間や、ＰＤ２の出力（Ｑ２のゲート）と端子ＰＧＮＤの間にそれぞれ接続された抵抗Ｒ１，Ｒ２は、例えば、ＰＤ１，ＰＤ２に急な電源遮断が生じた場合などでＱ１，Ｑ２のゲート電荷を放電するためのものである。なお、図１１（ａ）の構成では、Ｑ１を駆動するため、ＰＤ１の電源電圧ＶＰＨを電源電圧ＶＢよりも高く設計しておく必要がある。そこで、図１１（ａ）に比べて出力トランジスタの面積効率が低下するが、図１１（ｂ）のように上アーム側をｐチャネル型の出力トランジスタＱ１’で構成することもある。

このような上アームや下アームからなる負荷駆動回路は、図１１のような構成のみならず、その用途に応じて例えば図１２（ａ）〜（ｅ）に示すように様々な構成を取り得る。図１２（ａ）は、図１１の上アームとなる出力トランジスタＱ１のみ備え、それとＧＮＤとの間に接続された負荷インダクタＬ１を駆動するものであり、図１２（ｂ）は、逆に下アームとなる出力トランジスタＱ２のみを備え、それとＶＢとの間に接続された負荷インダクタＬ２を駆動するものである。図１２（ｃ）は、上アームとなる出力トランジスタＱ１ａと下アームとなる出力トランジスタＱ２ａを備え、その間に接続された負荷抵抗Ｒ３を駆動するものである。

図１２（ｄ）は、上アームとなる出力トランジスタＱ１ａ，Ｑ１ｂと下アームとなる出力トランジスタＱ２ａ，Ｑ２ｂで所謂Ｈブリッジ回路を構成しており、これによって負荷インダクタＬ３を駆動するものである。図１２（ｅ）は、上アームとなる出力トランジスタＱ１ｕ，Ｑ１ｖ，Ｑ１ｗと下アームとなる出力トランジスタＱ２ｕ，Ｑ２ｖ，Ｑ２ｗで所謂３相ブリッジ回路を構成しており、これによって例えばスピンドルモータＭＲ等の負荷を駆動するものである。

このような負荷駆動回路は、例えば車載用を例とすると、図１３に示すように、他の電子製品を含めてＥＣＵと呼ばれる形で車内に一体化して配置され、車内の他場所に配置されたメカニカル部品であるモータやアクチュエータ等の負荷Ｚ１とワイヤハーネスＷＨで接続されることが多い。当然、ＥＣＵの電源であるバッテリについても同様のことが言える。これらのＥＣＵから引き出される配線には、車載用製品特有の高信頼性・安全性要求により、過酷な電波試験・ノイズ試験等が実施され、この際、ＥＣＵ内の出力トランジスタにはノイズやインパルスが伝播することになる。

これらの外来ノイズの影響で生じる不具合の中から致命的なものの一つに出力トランジスタの誤動作による負荷駆動がある。例えば図１３のＥＣＵの端子ＶＳ，ＨＳＯ，ＬＳＯ，ＰＧＮＤの部分に図１１（ａ）の回路が備わっている場合を例とし、この構成に対して例えば図１４に示すような外来ノイズが入力された場合を想定する。図１４は、図１１（ａ）の端子ＶＳ又は端子ＨＳＯに正電圧のノイズＮＳ１，ＮＳ２が印加される場合や、端子ＬＳＯに負電圧のノイズＮＳ３が印加される場合を示している。

このように、急峻な入力ノイズＮＳ１又はＮＳ２或いはＮＳ３が印加されると、各トランジスタＱ１，Ｑ２のゲート〜ソース間やゲート〜ドレイン間の容量結合を介して、本来オフしている筈の上アーム側のＱ１や下アーム側のＱ２がオンとなるような誤動作が生じる恐れがある。例えば、ＮＳ１の場合ではＱ１およびＱ２がオンとなる恐れがあり、ＮＳ２の場合ではＱ２がオンとなる恐れがあり、ＮＳ３の場合ではＱ１がオンとなる恐れがある。このような誤動作が生じると、誤って負荷Ｚ１に電流Ｉ１が流れてしまう。

ノイズによる出力トランジスタ（ＭＯＳトランジスタ）の誤動作モデルは、単純化すると図１５（ａ）の様に示され、更にＭＯＳトランジスタを容量モデルで簡略化すると図１５（ｂ）のようになる。この時のＶｇｓは、式（１）のように示され、ノイズ入力期間内に出力トランジスタの閾値Ｖｔｈを上回った場合（Ｖｇｓ≧Ｖｔｈ）に誤動作に至る。

誤動作しない様にする対策（Ｖｇｓ＜Ｖｔｈとする対策）は、出力トランジスタの容量パラメータ（Ｃｇｓ，Ｃｇｄ）がオン抵抗や電流能力等の外部要求仕様とデバイス特性で規定されることから考えると、式（１）より明らかな様に抵抗Ｒ４を最小とすることしかない。そこで、図１６（ａ）〜（ｄ）に示すような対策手段が考えられる。例えば図１６（ａ）の様に出力トランジスタＱ３の前段に位置するプリドライバ回路ＰＤ３に電源電圧ＶＰｘが通電されている場合は、ゲート〜ソース間を低抵抗でシャントする様なスイッチ素子（トランジスタＱ４）を準備することで対策可能である。

しかしながら、例えば図１１（ａ）において、電源電圧ＶＢのみが供給され電源電圧ＶＰＨが未供給のような状態では、ゲート〜ソース間の抵抗Ｒ１（図１６（ａ）の抵抗Ｒ４に対応）を低抵抗にすることで対応するのは難しい。これは図１１（ａ）の様に、上アームにもｎチャネル型のトランジスタを使用する場合は、例えば電源電圧ＶＢを昇圧することで電源電圧ＶＰＨを生成するようなことが考えられるが、一般的にこの昇圧電源の電流駆動能力は大きくないので、Ｒ１（Ｒ４）を小さくすると通常動作時にＱ１（図１６（ａ）のＱ３に対応）を十分に駆動できなくなるためである。

これらの課題を解決する為、ドレイン〜ゲート間の容量結合により、急峻なパルスが出力トランジスタのドレイン〜ソース間に印加された時のみ、出力トランジスタのゲート〜ソース間を低抵抗でシャントする回路が図１６（ｂ）となる。必要となる容量素子Ｃ１及び抵抗素子Ｒ５の値は式（１）のＣｇｓとＣｇｄを出力トランジスタＱ３からＱ４のものに置き換えて、今度はＱ４がＶｇｓ≧Ｖｔｈとなる条件を求めれば良い。通常、車載用のバッテリ電源に直結されるアプリケーションでは数十Ｖ以上の耐圧が必要となるが、単位面積当たりの容量値が高く、かつ耐圧が十分である容量素子は存在しないことが多い為、図１６（ｃ）の様に容量を多段直列接続した回路が用いられることもある。また、同様の理由によりレイアウト面積を削減する為に出力トランジスタＱ３の寄生容量Ｃｇｄを利用してＣ３との容量結合によりＱ４をオンさせる図１６（ｄ）の様な回路も存在する。

図１７は、図１６（ｂ），（ｃ）のようなノイズ対策を図１１（ａ）の回路に適用した場合の構成例を示す回路図である。図１７に示す負荷駆動回路は、上アーム側で端子ＶＳと端子ＨＳＯの間にｎチャネル型の出力トランジスタＱ１１を備え、下アーム側で端子ＬＳＯと端子ＰＧＮＤの間にｎチャネル型の出力トランジスタＱ２１を備えている。上アーム側において、Ｑ１１のゲートと端子ＨＳＯの間には抵抗Ｒ１１とｎチャネル型のトランジスタＱ１２が並列に接続され、Ｑ１２のゲートと端子ＶＳの間には容量Ｃ１１が接続され、Ｑ１２のゲートと端子ＨＳＯの間には抵抗Ｒ１２が接続される。同様に下アーム側において、Ｑ２１のゲートと端子ＰＧＮＤの間には抵抗Ｒ２１とｎチャネル型のトランジスタＱ２２が並列に接続され、Ｑ２２のゲートと端子ＬＳＯの間には容量Ｃ２１が接続され、Ｑ２２のゲートと端子ＰＧＮＤの間には抵抗Ｒ２２が接続される。

以上のような構成を用いることで対ノイズ誤動作耐性を向上させることができる。しかしながら、その反面、ＥＳＤ(Electric Static Discharge)耐性が低下する可能性がある。すなわち、ＥＳＤ試験については、例えば図１８（ａ）に示すようなサージ発生回路ＥＳＤ＿Ｇにより出力トランジスタＱ３のソース〜ドレイン間にサージ電圧を印加することで実施される。車載用のＩＣ単体やＥＣＵに対するＥＳＤ試験については、汎用的なＩＣ等よりも厳しい条件で実施されることが多い。ＥＳＤ試験によるサージ入力電流波形は、当然印加素子により異なるが、図１８（ｂ）の様な試験器短絡条件では立ち上がり／立下り時間や減衰期間が１ｎｓｅｃ〜数百ｎｓｅｃ程度のオーダーとなり、前述したような外来ノイズと非常に近い周波数帯域となる。

一方、例えば数十Ｖ以上の高耐圧を備えた出力ＭＯＳトランジスタにおいては、ＥＳＤ印加時に耐圧近傍で動作させた場合、表面付近の高電界発生によりゲート酸化膜中へのホットキャリア注入が発生し、耐圧低下等の特性劣化が生じる為、通常動作に影響を及ぼさないレベルでなるべく低い電圧でクランプさせる必要がある。特に車載用途等においては、出力トランジスタのＥＳＤ耐量要求が高いことや、アプリケーションからの大電流・低オン抵抗要求により必然的に出力トランジスタサイズが大きくなる。そのため、図１９に示される様にドレイン〜ゲート間にクランプ回路（アクティブクランプ回路と呼称される）ＡＣＰを設け、サージに対して出力トランジスタＱ３をオンさせることで、ＥＳＤ耐量を向上させているのが実態である。

このようなアクティブクランプ回路ＡＣＰを前述した図１６（ｂ）の回路に適用すると図２０のようになる。図２０から判るように、容量Ｃ４、抵抗Ｒ５およびトランジスタＱ４からなるＱ３のゲート〜ソース間シャント回路は、端子ＤＤにノイズが入力された時のみならず、サージが入力された場合にも有効となってしまう。したがって、図２０の回路は、ノイズ耐性は備えているが、サージが入力された場合にも出力トランジスタＱ３をオフ状態に駆動してしまうためＥＳＤ耐性は不十分となる。

そこで、本発明の目的は、ノイズ耐性やＥＳＤ耐性を備えた信頼性が高い負荷駆動回路を提供することにある。本発明の前記ならびにそれ以外の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明による負荷駆動回路は、負荷を駆動する上アーム側の出力トランジスタおよび／または下アーム側の出力トランジスタを含むものとなっている。当該出力トランジスタ（例えばＭＯＳトランジスタ）には、ＥＳＤ保護等のため、その第１ノード（ドレイン）と第１制御入力ノード（ゲート）の間にアクティブクランプ回路が設けられ、第１制御入力ノードと第２ノード（ソース）の間に抵抗が設けられる。更に、第１制御入力ノードと第２ノードの間には、外来ノイズの発生時に第１制御入力ノードと第２ノードをシャントすることで出力トランジスタをオフに駆動するシャント回路が設けられる。そして、このような構成に加えて、シャント回路の有効／無効をアクティブクランプ回路からの帰還信号に基づいて制御する第１回路を備えていることが特徴となっている。

このような構成によると、例えば、サージが入力された場合には、アクティブクランプ回路からの帰還信号に基づいてシャント回路を無効化し、アクティブクランプ回路等によって出力トランジスタをオンに駆動することでＥＳＤ耐性を確保できる。一方、例えば、ノイズが入力された場合には、アクティブクランプ回路からの帰還信号に基づいてシャント回路を有効化し、出力トランジスタをオフに駆動することでノイズ耐性が確保できる。これらによって、信頼性が高い負荷駆動回路が実現可能となる。

また、本発明による負荷駆動回路は、上アーム側において、前述したような構成に対してアクティブクランプ回路を備えない構成となっている。具体的には、上アーム側におけるシャント回路を、上アーム側の出力トランジスタの第１制御入力ノードと第２ノードの間に設けられたシャント用トランジスタと、このシャント用トランジスタの第２制御入力端子と第２ノードの間に設けられた抵抗と、第２制御入力端子と接地電圧の間に設けられた容量とで実現する。このような構成によると、上アーム側の第２ノードに負の外来ノイズが印加された際にシャント回路が有効となり上アーム側の出力トランジスタをオフに駆動する。また、その他の例えば第１ノードに対する正の外来ノイズなどに対しては、下アーム側のシャント回路で対応すればよい。また、ＥＳＤ保護に対しては、下アーム側に設けたアクティブクランプ回路や、上アームと下アームを含めて各所に設けた一般的なＥＳＤ保護素子およびクランプダイオードなどを用いて十分なＥＳＤ耐性を確保できる。

したがって、このような構成を用いることで、上アーム側の面積増加を抑制した上で、信頼性が高い負荷駆動回路が実現可能となる。なお、シャント回路内の容量は、例えば、半導体基板の寄生容量を用いることができ、これによって高い面積効率を実現できる。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、ノイズ耐性やＥＳＤ耐性を備えた信頼性が高い負荷駆動回路が実現可能となる。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

（実施の形態１）
図１は、本発明の実施の形態１による負荷駆動回路において、その構成の一例を示す回路図である。図１に示す負荷駆動回路は、ｎチャネル型の出力トランジスタＱ３と、アクティブクランプ回路ＡＣＰと、抵抗Ｒ４，Ｒ５と、ｎチャネル型のトランジスタＱ４，Ｑ５と、容量Ｃ４と、帰還回路ＦＢとを含んでいる。各トランジスタＱ３，Ｑ４，Ｑ５は、例えばＭＯＳトランジスタなどである。詳細は後述するが、Ｃ４、Ｒ５およびＱ４は、外来ノイズが生じた際にＱ３をオフに駆動する機能を備えたシャント回路ＳＨであり、ＦＢおよびＱ５は、ＡＣＰからの帰還信号に応じてシャント回路ＳＨの有効／無効を制御する回路（第１回路）である。

出力トランジスタＱ３は、ドレインが端子ＤＤに、ソースが端子ＳＳに接続される。アクティブクランプ回路ＡＣＰは、端子ＤＤとＱ３のゲートの間に接続され、端子ＤＤから順に、順方向接続のダイオードＤ３、逆方向接続のツェナーダイオードＺＤ１，…，ＺＤｎがそれぞれ直列に接続された構成となっている。抵抗Ｒ４およびトランジスタＱ４は、Ｑ３のゲートと端子ＳＳの間に並列に接続され、Ｑ４のドレインがＱ３のゲートに、Ｑ４のソースが端子ＳＳにそれぞれ接続される。容量Ｃ４は、端子ＤＤとＱ４のゲートの間に接続される。抵抗Ｒ５およびトランジスタＱ５は、Ｑ４のゲートと端子ＳＳの間に並列に接続され、Ｑ５のドレインがＱ４のゲートに、Ｑ５のソースが端子ＳＳにそれぞれ接続される。帰還回路ＦＢは、アクティブクランプ回路ＡＣＰとＱ５のゲートの間に接続される。

このように、図１に示す負荷駆動回路は、アクティブクランプ回路ＡＣＰからの帰還系（ＦＢおよびＱ５からなる第１回路）を備えることにより、その帰還信号の大きさに応じて出力トランジスタＱ３のゲート〜ソース間シャント回路ＳＨの有効／無効を切り替える機能を備えたことが特徴となっている。すなわち、トランジスタＱ５は、アクティブクランプ回路ＡＣＰ内部から取り出した電圧値に応じてそのオン／オフが制御される。そうすると、端子ＤＤと端子ＳＳ間にサージ発生回路ＥＳＤ＿Ｇを接続し、端子ＤＤに例えば数百Ｖ以上のサージ電圧を印加した場合には、ＡＣＰから帰還回路ＦＢを介して取り出した電圧値も十分に高いためＱ５はオンとなる。Ｑ５がオンとなるとＱ４のゲート〜ソース間電圧が低下する（シャントされる）ことでＱ４はオフとなり、ＡＣＰと抵抗Ｒ４の作用によってＱ３はオンとなる。これによって、端子ＤＤに入力されたサージ電圧（電流）をトランジスタＱ３を介して端子ＳＳに引き抜くことが可能となり、ＥＳＤ耐性を確保できる。

一方、端子ＤＤに例えば数十Ｖ程度の急峻なノイズ電圧が入力された場合は、ＡＣＰから帰還回路ＦＢを介して取り出した電圧値も十分に低いためＱ５はオフとなる。そうすると、容量Ｃ４と抵抗Ｒ５の作用によってＱ４はオンとなり、Ｑ３のゲート〜ソース間電圧が低下する（シャントされる）ことでＱ３はオフとなる。従って、ノイズ入力によって出力トランジスタＱ３が誤ってオンすることを防止できる。このように、図１の負荷駆動回路は、アクティブクランプ回路ＡＣＰで設定する数十Ｖ程度以下の急峻なノイズ入力に対しては前述した図１６（ｂ）等と同様にして誤動作を防止し、それ以上の製品で保証する絶対最大定格電圧を超える急峻な電圧印加に対してはＥＳＤと判定し、前述した図１９等と同様にして静電破壊を防止する。このようなことから、信頼性が高い負荷駆動回路を実現可能となる。

図２は、図１における帰還回路のより詳細な構成例を示すものであり、（ａ）〜（ｃ）はそれぞれ異なる構成例を示す回路図である。図２（ａ）に示す帰還回路ＦＢ１は、アクティブクランプ回路ＡＣＰ内のツェナーダイオードＺＤ間の接続ノードから信号を帰還し、この帰還信号を抵抗Ｒ７と抵抗Ｒ８で抵抗分割してＱ５のゲートに供給する構成となっている。図２（ｂ）に示す帰還回路ＦＢ２は、ＡＣＰ内のツェナーダイオードＺＤｎとＱ３のゲートの間に挿入した抵抗Ｒ９の両端から信号を帰還し、Ｒ９の一端（ＺＤｎ側）をｐチャネル型のトランジスタＱ６のソースに接続し、他端をＱ６のゲートに接続し、Ｑ６のドレイン信号を抵抗Ｒ７と抵抗Ｒ８で抵抗分割してＱ５のゲートに供給する構成となっている。なお、抵抗Ｒ９を設けずに、Ｑ６のソースをツェナーダイオードＺＤ間の接続ノードに接続することも可能である。

図２（ｃ）に示す帰還回路ＦＢ３は、ＡＣＰ内のノード（ここでは端部となる端子ＤＤ）から信号を帰還し、その信号と参照電圧Ｖｒｅｆ１とを比較回路ＣＭＰで比較し、ＣＭＰの出力によってＱ５のゲートを制御する構成となっている。ＣＭＰは、帰還信号がＶｒｅｆ１よりも大きい場合はＱ５をオンに制御し、小さい場合はＱ５をオフに制御する。なお、ＡＣＰ内の帰還箇所は、端部に限らずツェナーダイオードＺＤ間の接続ノードとすることも可能である。また、図１の帰還回路は、勿論、図２（ａ）〜（ｃ）に示したような回路構成に限定されるものではなく、アクティブクランプ回路ＡＣＰからの帰還信号の大きさに応じてＱ５のオン／オフを制御できる回路であれば種々変更可能である。

図３は、本発明の実施の形態１による負荷駆動回路において、図１の回路を上アームと下アームに適用した場合の構成例を示す回路図である。図３に示す負荷駆動回路は、端子ＶＳと端子ＨＳＯの間に接続され、上アームとなるｎチャネル型の出力トランジスタＱ１１と、端子ＬＳＯと端子ＰＧＮＤの間に接続され、下アームとなるｎチャネル型の出力トランジスタＱ２１とを含み、端子ＨＳＯと端子ＬＳＯの間に接続された負荷Ｚ１を駆動するものとなっている。端子ＶＳは電源電圧ＶＢに接続され、端子ＰＧＮＤは接地電圧ＧＮＤに接続される。

上アーム側において、Ｑ１１のゲートと端子ＶＳの間には、アクティブクランプ回路ＡＣＰ１１が接続され、Ｑ１１のゲートと端子ＨＳＯの間には、抵抗Ｒ１１とｎチャネル型のトランジスタＱ１２が並列に接続される。また、Ｑ１２のゲートと端子ＶＳの間には、容量Ｃ１１が接続され、Ｑ１２のゲートと端子ＨＳＯの間には、抵抗Ｒ１２とｎチャネル型のトランジスタＱ１３が並列に接続される。そして、アクティブクランプ回路ＡＣＰ１１からＱ１３のゲートに向けて帰還信号が入力される。

下アーム側においても上アーム側と同様に、Ｑ２１のゲートと端子ＬＳＯの間には、アクティブクランプ回路ＡＣＰ２１が接続され、Ｑ２１のゲートと端子ＰＧＮＤの間には、抵抗Ｒ２１とｎチャネル型のトランジスタＱ２２が並列に接続される。また、Ｑ２２のゲートと端子ＬＳＯの間には、容量Ｃ２１が接続され、Ｑ２２のゲートと端子ＰＧＮＤの間には、抵抗Ｒ２２とｎチャネル型のトランジスタＱ２３が並列に接続される。そして、アクティブクランプ回路ＡＣＰ２１からＱ２３のゲートに向けて帰還信号が入力される。なお、各トランジスタＱ１１〜Ｑ１３，Ｑ２１〜Ｑ２３は、例えばＭＯＳトランジスタである。

以上、本実施の形態１の負荷駆動回路を用いることで、ノイズ耐性およびＥＳＤ耐性を含めて信頼性の向上が実現可能となる。なお、ここでは、図１の回路の適用例として上アームと下アームを備えた図３の回路（図１１に対応）を示したが、勿論、図１２（ａ）〜（ｅ）に示したような様々な回路構成に対しても同様に適用可能である。

（実施の形態２）
本実施の形態２では、実施の形態１で述べた図３の回路の上アーム側を変形した構成例について説明する。実施の形態１で述べたようなアクティブクランプ回路ＡＣＰは、上アーム側では省略することが多い。これは、一つの要因として、通常、下アーム側に比べて上アーム側の方が回路面積が大きくなるため、上アーム側に対しては回路面積の縮小が求められることが挙げられる。すなわち、例えば図１１（ａ）等から判るように、上アーム側におけるプリドライバ回路ＰＤ１の各トランジスタが、例えば電源電圧ＶＢにＱ１のゲート〜ソース間電圧Ｖｇｓ分を加えた電圧までの耐圧確保が必要なのに対し、下アーム側のプリドライバ回路ＰＤ２では、例えば出力トランジスタＱ２のＶｇｓ分の耐圧を備えていればよい。したがって、通常、上アーム側の方が各トランジスタのサイズが大きくなり、回路面積が大きくなる。

また、他の要因として、上アーム側のアクティブクランプ回路を省略した場合でも、一般的に付加されるＥＳＤ保護用素子やクランプダイオードなどによって十分な保護が可能になることも挙げられる。図４は、本発明の前提として検討した負荷駆動回路において、その上アーム側のアクティブクランプ回路を省略した構成例を示すものであり、（ａ）〜（ｃ）はそれぞれ異なる構成例を示す回路図である。図４（ａ）は、Ｈブリッジ回路の構成例であり、図４（ｂ）は、上アームと下アームを１ユニットとした構成例であり、図４（ｃ）は、３つの上アームと３つの下アームを１ユニットとした構成例である。図４（ａ）〜（ｃ）における電源端子ＶＳと接地端子ＰＧＮＤ間にはＥＳＤ保護素子（クランプ素子）ＥＳＤ＿Ｐを設けられ、ＥＳＤ＿Ｐは、例えば図５（ａ）〜（ｃ）のいずれかに示すような一般的に知られている素子構造を備えている。

ここで、例えば、図４（ａ）において、上アーム側にアクティブクランプ回路を備えることで特に有益となる場合は電源端子ＶＳにサージが発生した場合であるが、この場合はＥＳＤ保護素子ＥＳＤ＿Ｐが動作することでＥＳＤ保護を行うことが可能である。また、Ｈブリッジ回路の出力端子ＡまたはＢにサージが発生した場合も、下アーム側のアクティブクランプ回路を主として、場合によっては各トランジスタのボディーダイオードを介することでＥＳＤ保護を行うことが可能である。

また、図４（ｂ）においても同様に、電源端子ＶＳにサージが発生した場合はＥＳＤ＿Ｐによって保護が可能であり、また仮に端子ＨＳＯにサージが発生した場合には、端子ＨＳＯと端子ＰＧＮＤとの間に設けたクランプダイオードＤ５０や上アーム側トランジスタのボディーダイオードを用いて保護が可能である。図４（ｃ）においても図４（ｂ）と同様であるが、図４（ｃ）では、上アーム側の電源端子ＶＳをクランプダイオードＤ５１を介してＥＳＤ＿Ｐの一端に接続しており、下アーム側の接地端子ＰＧＮＤをクランプダイオードＤ５２を介してＥＳＤ＿Ｐの他端に接続している。

以上のような背景から、上アーム側にアクティブクランプ回路を設けずに、ノイズ耐性を確保する構成を考える。ノイズ耐性の観点では、図１４で述べたようにノイズＮＳ１〜ＮＳ３に対する誤動作を防止する必要があるが、必ずしも上アームと下アームの両方で外来ノイズによるオン誤動作に対応する必要は無く、仮にオン誤動作したとしても結果的に負荷Ｚ１に電流Ｉ１が流れなければ良い。そうすると、ノイズＮＳ１およびＮＳ２に対しては、下アーム側に実施の形態１の構成を適用することで、下アーム側のオン誤動作を防止でき、結果的に負荷Ｚ１への電流Ｉ１の供給を防止できる。一方、ノイズＮＳ３に対しては、上アーム側がオン誤動作しなければ、結果的に負荷Ｚ１への電流Ｉ１の供給を防止できる。これは、言い換えれば、上アーム側にはノイズＮＳ３に対してのみオン誤動作を防止する機能を備えていればよいことになる。

図６は、本発明の実施の形態２による負荷駆動回路において、その構成例を示す回路図であり、前述したノイズＮＳ３に対してオン誤動作を防止する機能を備えた回路である。図６に示す負荷駆動回路は、ｎチャネル型の出力トランジスタＱ３、抵抗Ｒ４，Ｒ５、ｎチャネル型のトランジスタＱ４に加えて、ダイオードＤ１と容量Ｃ６を備えていることが特徴となっている。Ｑ３，Ｑ４は、例えばＭＯＳトランジスタである。また、詳細は後述するが、Ｃ６、Ｒ５、Ｄ１およびＱ４は、シャント回路ＳＨ２を構成する。

Ｑ３は、ドレインが端子ＤＤにソースが端子ＳＳに接続される。Ｒ４は、Ｑ３のゲートと端子ＳＳとの間に接続される。Ｑ４は、ドレインがＱ３のゲートに接続され、ソースが端子ＳＳに接続される。Ｒ５は、Ｑ４のゲートと端子ＳＳとの間に接続される。Ｄ１は、アノードがＱ４のゲートに接続され、カソードがＱ３のゲートに接続される。Ｃ６は、一端がＱ４のゲートに接続され、他端が接地電圧ＧＮＤに接続される。

このような構成において、前述したノイズＮＳ３の条件と同様に、端子ＤＤに対して電源電圧を供給し、端子ＳＳに対して負のノイズを負荷抵抗Ｒ３を介して印加した場合、容量Ｃ６によって蓄えられていた電荷がＲ５によって放電される。これによって、Ｑ４がオンとなり、Ｑ３のゲート〜ソース間がシャントされるためＱ３をオフに駆動でき、オン誤動作を防止可能となる。また、Ｃ６の電荷は、ダイオードＤ１と抵抗Ｒ４のパスでも放電されるが、この際に、Ｄ１によってＱ４のゲート電圧がＱ３のゲート電圧よりも順方向電圧の分だけ高くなるので、Ｑ４はよりオンし易くなり、Ｑ３はよりオフし易くなる。なお、Ｄ１は省略することも可能であり、この場合でもオン誤動作の防止は可能であるが、前述したようにＤ１を設けた場合の方がオン誤動作の防止に対してより効果的となる。

以上、図６のような構成を用いることで、実施の形態１のようなアクティブクランプ回路を備えずに、容量Ｃ６および／またはダイオードＤ１によってノイズ耐性を確保できるため、小面積で信頼性の向上が実現可能となる。ここで、この小面積化に有益となるＣ６および／またはＤ１の具体的な構造例について説明する。

図７は、図６の負荷駆動回路において、それに含まれる容量等の詳細な構造例を示すものであり、（ａ）は容量周りの回路図、（ｂ）は（ａ）のプロセス構造を示す断面図である。図７（ａ）では、図６における抵抗Ｒ５と容量Ｃ６（図７（ａ）では容量Ｃ７）が示されており、ここでは抵抗Ｒ５の一端（Ｑ４のゲート側）をノードＮＤ１とし、Ｒ５の他端（端子ＳＳ側）をノードＮＤ２としている。このような抵抗Ｒ５および容量Ｃ７は、例えば、図７（ｂ）のような断面構造で実現される。

図７（ｂ）では、接地電圧ＧＮＤに接続されたｐ型の半導体基板（ＳＵＢ）上に、ｐ型の半導体層（Ｐ２）に挟まれる形でｎ型の半導体層（Ｎ）が形成されている。この半導体基板（ＳＵＢ）と半導体層（Ｎ）の間には、ｎ^＋型の半導体層（Ｎ＋）が埋め込まれている。ｎ型の半導体層（Ｎ）内の主面側にはｐ型の半導体層（Ｐ１）が形成されている。このような構造において、半導体層（Ｐ１）にノードＮＤ１とノードＮＤ２が接続され、このＮＤ１−ＮＤ２間の半導体層（Ｐ１）の拡散抵抗によって抵抗Ｒ５が実現される。また、ＮＤ１は半導体層（Ｎ）にも接続され、この半導体層（Ｎ）および半導体層（Ｎ＋）と半導体基板（ＳＵＢ）との接合容量によって容量Ｃ７が実現される。

図８は、図７とは異なる構造例を示すものであり、（ａ）は容量周りの回路図、（ｂ）は（ａ）のプロセス構造を示す断面図である。図８（ａ）では、図６におけるダイオードＤ１と容量Ｃ６（図８（ａ）では容量Ｃ８）が示されており、ここではＤ１のアノード側をノードＮＤ３とし、Ｄ１のカソード側をノードＮＤ４としている。このようなダイオードＤ１および容量Ｃ８は、例えば、図８（ｂ）のような断面構造で実現される。

図８（ｂ）では、接地電圧ＧＮＤに接続されたｐ型の半導体基板（ＳＵＢ）上に、ｐ型の半導体層（Ｐ２）に挟まれる形でｎ型の半導体層（Ｎ１，Ｎ２）が形成されている。半導体基板（ＳＵＢ）と半導体層（Ｎ１，Ｎ２）の間には、主面側に向けて順にｎ^＋型の半導体層（Ｎ＋）とｐ^＋型の半導体層（Ｐ＋）が埋め込まれている。半導体層（Ｎ１，Ｎ２）内の主面側の２箇所には、半導体層（Ｐ＋）と接続するようにｐ型の半導体層（Ｐ１）が形成され、この２箇所の半導体層（Ｐ１）と半導体層（Ｐ＋）に囲まれる形で半導体層（Ｎ２）が存在している。

このような構造において、２箇所の半導体層（Ｐ１）にそれぞれノードＮＤ３が接続され、半導体層（Ｎ２）にノードＮＤ４が接続される。そして、２箇所の半導体層（Ｐ１）とその間の半導体層（Ｎ２）のＰＮ接合によって、２つのダイオードＤ１が実現される。また、ノードＮＤ３は、半導体層（Ｎ１）にも接続され、この半導体層（Ｎ１）および半導体層（Ｎ＋）と半導体基板（ＳＵＢ）との接合容量によって容量Ｃ８が実現される。

図９は、図７とは更に異なる構造例を示すものであり、（ａ）は容量周りの回路図、（ｂ）は（ａ）のプロセス構造を示す断面図である。図９（ａ）では、図６におけるダイオードＤ１と容量Ｃ６（図８（ａ）では容量Ｃ９）が示されている。ただし、図９（ａ）では、ダイオードＤ１を、ダイオード接続されたｎチャネル型のＭＯＳトランジスタ（例えばＬＤＭＯＳ(Lateral Double Diffusion MOS)若しくはフルアイソレーションの高耐圧ＭＯＳ）Ｑ７によって実現している。また、Ｑ７のソースをノードＮＤ５とし、Ｑ７のドレインをノードＮＤ６としている。このようなＭＯＳトランジスタＱ７および容量Ｃ９は、例えば、図９（ｂ）のような断面構造で実現される。

図９（ｂ）では、接地電圧ＧＮＤに接続されたｐ型の半導体基板（ＳＵＢ）上に、ｐ型の半導体層（Ｐ２）に挟まれる形でｎ型の半導体層（Ｎ１，Ｎ２）が形成されている。半導体基板（ＳＵＢ）と半導体層（Ｎ１，Ｎ２）の間では、主面側に向けて順にｎ^＋型の半導体層（Ｎ＋）とｐ^＋型の半導体層（Ｐ＋）が埋め込まれている。半導体層（Ｎ１，Ｎ２）内の主面側の２箇所には、半導体層（Ｐ＋）と接続するようにｐ型の半導体層（Ｐ１）が形成され、この２箇所の半導体層（Ｐ１）と半導体層（Ｐ＋）に囲まれる形で半導体層（Ｎ２）が存在している。また、２箇所の半導体層（Ｐ１）内の主面側には、それぞれｎ型の半導体層（Ｎ）が形成され、この２つの半導体層（Ｎ）に挟まれた主面上の２箇所においてゲート絶縁膜ＩＳが形成されている。

このような構造において、２箇所の半導体層（Ｎ）にそれぞれノードＮＤ５が接続され、半導体層（Ｎ２）にノードＮＤ６が接続される。そして、２箇所の半導体層（Ｎ）をソースとし、その間の半導体層（Ｎ２）をドレインとすることで２つのＭＯＳトランジスタＱ７が実現される。また、ノードＮＤ５は、半導体層（Ｎ１）にも接続され、この半導体層（Ｎ１）および半導体層（Ｎ＋）と半導体基板（ＳＵＢ）との接合容量によって容量Ｃ９が実現される。さらに、ノードＮＤ５は、半導体層（Ｐ１）にも接続され、これによってＭＯＳトランジスタＱ７のソースと基板が接続される。なお、図９（ｂ）では、半導体層（Ｐ１）と半導体層（Ｎ２）との接合によってＱ７のボディーダイオードが実現されており、また、図示はしないが、Ｑ７のゲートはＮＤ５と配線層等によって接続され、ダイオード接続が実現される。

以上、図７〜図９のように、図６の容量Ｃ６を半導体基板ＳＵＢに対する寄生容量を利用して形成することで、小さい回路面積でノイズ耐性を確保することが可能となる。

図１０は、本発明の実施の形態２による負荷駆動回路において、図３の回路の上アーム側を図６の回路に置き換えた構成例を示す回路図である。図１０に示す負荷駆動回路は、端子ＶＳと端子ＨＳＯの間に接続され、上アームとなるｎチャネル型の出力トランジスタＱ１１と、端子ＬＳＯと端子ＰＧＮＤの間に接続され、下アームとなるｎチャネル型の出力トランジスタＱ２１とを含み、端子ＨＳＯと端子ＬＳＯの間に接続された負荷Ｚ１を駆動するものとなっている。端子ＶＳは電源電圧ＶＢに接続され、端子ＰＧＮＤは接地電圧ＧＮＤに接続される。

上アーム側において、Ｑ１１のゲートと端子ＨＳＯの間には、抵抗Ｒ１１とｎチャネル型のトランジスタＱ１２が並列に接続される。Ｑ１２のゲートと端子ＨＳＯの間には、抵抗Ｒ１２が接続され、Ｑ１２のゲートとＱ１１のゲート（Ｑ１２のドレイン）の間には、Ｑ１２のゲート側をアノードとしてダイオードＤ１１が接続される。そして、Ｑ１２のゲートと接地電圧ＧＮＤとの間に容量Ｃ１２が接続される。

下アーム側において、Ｑ２１のゲートと端子ＬＳＯの間には、アクティブクランプ回路ＡＣＰ２１が接続され、Ｑ２１のゲートと端子ＰＧＮＤの間には、抵抗Ｒ２１とｎチャネル型のトランジスタＱ２２が並列に接続される。また、Ｑ２２のゲートと端子ＬＳＯの間には、容量Ｃ２１が接続され、Ｑ２２のゲートと端子ＰＧＮＤの間には、抵抗Ｒ２２とｎチャネル型のトランジスタＱ２３が並列に接続される。そして、アクティブクランプ回路ＡＣＰ２１からＱ２３のゲートに向けて帰還信号が入力される。なお、トランジスタＱ１１，Ｑ１２，Ｑ２１〜Ｑ２３は、例えばＭＯＳトランジスタである。

このような構成を用いることで、小面積でノイズ耐性を確保できる。また、ＥＳＤ耐性に関しては、図１０の回路に対して図４および図５で述べたようなＥＳＤ保護素子ＥＳＤ＿ＰやクランプダイオードＤ５０〜Ｄ５２を付加し、図１０のアクティブクランプ回路ＡＣＰ２１と併用することで十分に確保することが可能となる。このようなことから、小面積で信頼性が高い負荷駆動回路を実現できる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

例えば、これまでの説明では、主に車載用途の負荷駆動回路（アクチュエータやモータ駆動、ＥＰＳ駆動、ＡＢＳ駆動、エアバッグ展開用のスクイブ駆動など）を例に説明を行ったが、勿論、この用途に限定されるものではなく、モータ、アクチュエータ、コイル等を駆動する回路に対して広く適用可能である。例えば、民生用のＰＣ周辺機器では、ＨＤＤ、ＦＤＤ、ＣＤ−ＲＯＭ、ＤＶＤ−ＲＯＭ、プリンタ等におけるモータやアクチュエータなどを駆動する回路や、民生用ＡＶ機器では、ＶＴＲ、オーディオ用スピーカー駆動用アンプ等を含めて様々な用途が挙げられる。これらは全て、上アームと下アームのどちらか若しくは片方を使用して負荷駆動するという意味で回路は共通となる。但し、その中でも特に、車載用の様な厳しい外来ノイズ要求がある用途に対して本実施の形態の構成は有益なものとなる。

本発明による負荷駆動回路は、特に、車載用のＥＣＵ等に適用して特に有益なものであり、これに限らず、モータやアクチュエータ等を駆動する負荷駆動回路全般に対して広く適用可能である。

本発明の実施の形態１による負荷駆動回路において、その構成の一例を示す回路図である。 図１における帰還回路のより詳細な構成例を示すものであり、（ａ）〜（ｃ）はそれぞれ異なる構成例を示す回路図である。 本発明の実施の形態１による負荷駆動回路において、図１の回路を上アームと下アームに適用した場合の構成例を示す回路図である。 本発明の前提として検討した負荷駆動回路において、その上アーム側のアクティブクランプ回路を省略した構成例を示すものであり、（ａ）〜（ｃ）はそれぞれ異なる構成例を示す回路図である。 図４におけるＥＳＤ保護用素子の構成例を示すものであり、（ａ）〜（ｃ）はそれぞれ異なる構成例を示す回路図である。 本発明の実施の形態２による負荷駆動回路において、その構成例を示す回路図である。 図６の負荷駆動回路において、それに含まれる容量等の詳細な構造例を示すものであり、（ａ）は容量周りの回路図、（ｂ）は（ａ）のプロセス構造を示す断面図である。 図７とは異なる構造例を示すものであり、（ａ）は容量周りの回路図、（ｂ）は（ａ）のプロセス構造を示す断面図である。 図７とは更に異なる構造例を示すものであり、（ａ）は容量周りの回路図、（ｂ）は（ａ）のプロセス構造を示す断面図である。 本発明の実施の形態２による負荷駆動回路において、図３の回路の上アーム側を図６の回路に置き換えた構成例を示す回路図である。 本発明の前提として検討した負荷駆動回路の構成例を示すものであり、（ａ）、（ｂ）はそれぞれ異なる構成例を示す回路図である。 図１１とは異なる負荷駆動回路の構成例を示すものであり、（ａ）〜（ｅ）はそれぞれ異なる構成例を示す回路図である。 車載用のＥＣＵを説明する概略図である。 図１１（ａ）の構成に生じ得る外来ノイズの一例を示す説明図である。 外来ノイズによる出力トランジスタの誤動作モデルを示すものであり、（ａ）はその回路図、（ｂ）は（ａ）を容量モデルで表した回路図である。 本発明の前提として検討した負荷駆動回路において、外来ノイズに対する対策手段の一例を示すものであり、（ａ）〜（ｄ）はそれぞれ異なる対策手段を備えた回路図である。 図１６（ｂ），（ｃ）のような対策手段を図１１（ａ）の回路に適用した場合の構成例を示す回路図である。 負荷駆動回路に対して行われるＥＳＤ試験を説明するものであり、（ａ）は試験時の等価回路図、（ｂ）は試験器短絡条件での等価回路図である。 本発明の前提として検討した負荷駆動回路において、ＥＳＤの対策手段を備えた構成例を示す回路図である。 本発明の前提として検討した負荷駆動回路において、ＥＳＤの対策手段と外来ノイズの対策手段を備えた構成例を示す回路図である。

符号の説明

ＡＣＰ アクティブクランプ回路
ＦＢ 帰還回路
Ｃ 容量
Ｑ トランジスタ
Ｒ 抵抗
ＤＤ ダイオード
ＺＤ ツェナーダイオード
ＤＤ，ＳＳ，ＶＳ，ＨＳＯ，ＬＳＯ，ＰＧＮＤ，Ａ，Ｂ 端子
Ｌ インダクタ
ＳＷ スイッチ
ＣＭＰ 比較回路
Ｚ 負荷
ＥＳＤ＿Ｐ ＥＳＤ保護素子
ＮＤ ノード
Ｐ，Ｎ，Ｎ＋，Ｐ＋ 半導体層
ＳＵＢ 半導体基板
ＩＳ ゲート絶縁膜
ＰＤ プリドライバ回路
ＭＲ スピンドルモータ
ＷＨ ワイヤハーネス
ＮＳ ノイズ
ＥＳＤ＿Ｇ サージ発生回路
ＳＨ シャント回路

Claims (5)

1. 第１ノード、第２ノードおよび第１制御入力ノードを備え、前記第１制御入力ノードと前記第２ノードとの間の電位差に応じてオン／オフが制御され、このオン／オフの制御によって負荷を駆動する出力トランジスタと、
   前記第１ノードと前記第１制御入力ノードの間に設けられ、ダイオードおよびツェナーダイオードを含んだアクティブクランプ回路と、
   前記第１制御入力ノードと前記第２ノードの間に設けられた第１抵抗と、
   前記第１制御入力ノードと前記第２ノードの間に設けられ、第２制御入力ノードと前記第２ノードとの間の電位差に応じてオン／オフが制御されるシャント用トランジスタと、
   前記第１ノードと前記第２制御入力ノードの間に設けられた容量と、
   前記第２制御入力ノードと前記第２ノードの間に設けられた第２抵抗と、
   前記アクティブクランプ回路からの帰還信号に応じて前記シャント用トランジスタのオン／オフを制御する第１回路とを有することを特徴とする負荷駆動回路。
2. 第１ノード、第２ノードおよび第１制御入力ノードを備え、前記第１制御入力ノードと前記第２ノードとの間の電位差に応じてオン／オフが制御され、このオン／オフの制御によって前記第２ノード側に接続される負荷を駆動する出力トランジスタと、
   前記第１制御入力ノードと前記第２ノードの間に設けられた第１抵抗と、
   前記第１制御入力ノードと前記第２ノードの間に設けられ、第２制御入力ノードと前記第２ノードとの間の電位差に応じてオン／オフが制御されるシャント用トランジスタと、
   前記第２制御入力ノードと前記第２ノードの間に設けられた第２抵抗と、
   前記第２制御入力ノードと接地電圧の間に設けられた容量とを有することを特徴とする負荷駆動回路。
3. 請求項２記載の負荷駆動回路において、
   さらに、前記第２制御入力ノードと前記第１制御入力ノードの間に設けられたダイオードを有することを特徴とする負荷駆動回路。
4. 第１ノード、第２ノードおよび第１制御入力ノードを備え、前記第１制御入力ノードと前記第２ノードとの間の電位差に応じてオン／オフが制御され、このオン／オフの制御によって前記第２ノード側に接続される負荷を駆動する第１出力トランジスタと、
   前記第１制御入力ノードと前記第２ノードの間に設けられた第１抵抗と、
   前記第１制御入力ノードと前記第２ノードの間に設けられ、第２制御入力ノードと前記第２ノードとの間の電位差に応じてオン／オフが制御される第１シャント用トランジスタと、
   前記第２制御入力ノードと前記第２ノードの間に設けられた第２抵抗と、
   前記第２制御入力ノードと接地電圧の間に設けられた第１容量と、
   第３ノード、第４ノードおよび第３制御入力ノードを備え、前記第３制御入力ノードと前記第４ノードとの間の電位差に応じてオン／オフが制御され、このオン／オフの制御によって前記第３ノード側に接続される前記負荷を駆動する第２出力トランジスタと、
   前記第３ノードと前記第３制御入力ノードの間に設けられ、ダイオードおよびツェナーダイオードを含んだアクティブクランプ回路と、
   前記第３制御入力ノードと前記第４ノードの間に設けられた第３抵抗と、
   前記第３制御入力ノードと前記第４ノードの間に設けられ、第４制御入力ノードと前記第４ノードとの間の電位差に応じてオン／オフが制御される第２シャント用トランジスタと、
   前記第３ノードと前記第４制御入力ノードの間に設けられた第２容量と、
   前記第４制御入力ノードと前記第４ノードの間に設けられた第４抵抗と、
   前記アクティブクランプ回路からの帰還信号に応じて前記第２シャント用トランジスタのオン／オフを制御する第１回路とを有することを特徴とする負荷駆動回路。
5. 請求項４記載の負荷駆動回路において、
   前記第１容量は、半導体基板との間の寄生容量で実現されることを特徴とする負荷駆動回路。

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