JP3979096B2

JP3979096B2 - 半導体素子の駆動装置ならびにそれを用いた電力変換装置

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Publication number: JP3979096B2
Application number: JP2002012285A
Authority: JP
Inventors: 順一坂野; 英樹宮崎; 勝徳鈴木; 将弘岩村; 睦宏森
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2002-01-22
Filing date: 2002-01-22
Publication date: 2007-09-19
Anticipated expiration: 2022-01-22
Also published as: JP2003218675A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体素子の駆動装置とそれを用いた電力変換装置とに係わり、特に半導体素子が導通，遮断する過渡期に発生する過電圧サージを小型の素子により低損失かつ高精度に抑制でき、集積回路化が可能な半導体素子の駆動装置とそれを用いた電力変換装置とに関する。
【０００２】
【従来の技術】
電池を電源とし誘導負荷を使用する電力変換装置の駆動装置が、特開２００１−２１７６９７号公報に記載している。この従来技術の駆動回路では、主電流を通流或いは遮断（以下スイッチングと呼ぶ）するパワー半導体素子の駆動装置が、制御電圧に応じて第１の抵抗を変化させる第１の抵抗可変手段と、第１及び第２端子間の電圧に応じて第２の抵抗を変化させる第２の抵抗可変手段とを備え、制御電源の電圧或いは第１及び第２端子間の電圧のいずれか一方を第１の抵抗と第２の抵抗で分圧すると共に、分圧した電圧を主電流の通流或いは遮断時に制御ゲート端子に印加して、電流下降期間に生じるサージ電圧を安定に抑制低減している。
【０００３】
【発明が解決しようとする課題】
前記従来技術には、サージ電圧を抑制する駆動回路をいくつか開示しているが、そのいずれの回路も回路を構成する素子の損失や、素子自体のサイズが大きく集積化は困難である。例えば前記特開２００１−２１７６９７号公報に記載の実施例である図１３では、主電流の遮断時に第１の抵抗可変手段に相当する直列接続したＲ２，Ｍ４，Ｍ２の直列抵抗が大きくなり、ツェナーダイオードの損失が減少するとしている。しかし大きな主電流を制御する場合、半導体素子Ｑ１に入力容量Ｃｉｓｓの大きな素子を使用するため、この可変抵抗では電流を制限できない。この理由を図１４を用いて説明する。
【０００４】
図１４に示すように、サージ電圧を抑制する動作は、サージ電圧の上昇時にツェナーダイオードＺＤ２が降伏しツェナー電流Ｉｚが流れることで、制御電圧Ｖｇｓが上昇し主素子の抵抗を下げるので、半導体素子Ｑ１に流れる電流を増加させ、サージ電圧を発生させる寄生インダクタンスＬｓに蓄えられたエネルギーを主半導体素子Ｑ１で吸収することによる。このためサージ電圧の抑制時には制御電圧Ｖｇｓが上昇し、主半導体素子の入力容量を通してＩｇｃ＝Ｃｉｓｓ×ｄＶｇｓ／ｄｔの貫通電流が流れる。この電流はサージ電圧抑制を高精度に実施するため、高速にＶｇｓを上昇させればさせるほど増加する。また電力変換装置の損失を下げるため、低いオン抵抗の主半導体素子を使用する場合も、入力容量Ｃｉｓｓが増加するために同様にＩｇｃが増加する。このＩｇｃが増加すれば当然ゲート電圧を上昇させるために必要なＩｚも増加する。さらに、ツェナーダイオードＺＤ２の降伏電圧Ｖｚは主電源電圧ＶＢより高く設定されるため、ＺＤ２で瞬間的に発生する電力Ｖｚ×Ｉｚが非常に大きくなる。前記従来技術では、実際の装置を作製するにはツェナーダイオードで数Ｗもの大きな損失が発生するため、許容熱損失が大きな大型の素子を使用する必要がある。
【０００５】
また、図１３のＭＯＳＦＥＴＭ４，Ｍ２は主電流遮断時の制御端子Ｔ２をＴ３に短絡し、制御端子の電圧を放電するスイッチとして機能する。しかし、直列に接続しているＭＯＳＦＥＴＭ４，Ｍ２の放電時の抵抗を低くする必要があるので、ＭＯＳＦＥＴＭ４，Ｍ２の素子サイズが大きくなる。なお、この従来技術では素子サイズを小さくする別の回路構成も開示しているが、依然として素子サイズや損失が大きい。このように前記従来技術では損失や素子サイズが大きいため、駆動回路の集積化が困難である。
【０００６】
さらに、前記従来技術では、制御電圧に応じて第１の抵抗を変化させる第１の抵抗可変手段を用いている。通常、主半導体素子は、しきい電圧値のばらつきや温度変動があるため、制御電圧に応じて前記第１の抵抗を変化させると主半導体素子の高精度な制御が不可能であり、安定してサージ電圧を低減することが困難である。
【０００７】
本発明の目的は、半導体素子が導通，遮断する過渡期に発生する過電圧を小型の素子により低い損失かつ高い精度で抑制でき、集積回路化が容易な電力半導体素子の駆動装置ならびにそれを用いた小型で低い損失の電力変換装置を提供することである。
【０００８】
【課題を解決するための手段】
上記の目的を達成するため、本発明の半導体素子の駆動装置は、電圧サージ抑制時に、制御端子に流れる電流を制限する要素と、主半導体素子の遮断時に制御端子の電圧を放電する回路に流れる電流を制限する要素と、前記電流により駆動回路内で発生する損失を低減する要素を設ける。さらに前記の駆動装置で高精度に過電圧を抑制し、駆動される主半導体装置の耐電圧を最適化して電力変換装置の損失を低減する。
【０００９】
【発明の実施の形態】
以下本発明の実施例を図面を用いて詳細に説明する。なお、以下の説明では、同一の回路エレメント、同部分は同一の番号，符号で表記する。
【００１０】
（実施例１）
図１に、本実施例の半導体素子の駆動装置を備えた電力変換装置を示す。図１で、符号１は制御用ゲート端子Ｇを持つｎチャネルＭＯＳＦＥＴＭ１、２は主回路の電源ＶＢ、３はインダクタンスＬ、４はサージ電圧の抑制時にMOSFET Ｍ１のゲート電極に流れる電流を制限する要素Ａ、５は主半導体素子であるＭＯＳＦＥＴＭ１の遮断時に制御端子の電圧を放電する回路に流れる電流を制限する要素Ｆ、６はＭＯＳＦＥＴＭ１のドレインー端子Ｄの過電圧サージを検知した場合に電流を流し、過電圧を抑制する機能を持つ電流源Ｂである。ここで電流源Ｂは前記電流により駆動回路内で発生する損失を低減する要素を備えている。符号７は主半導体素子の駆動回路の主電流の遮断ならびにサージ電圧の抑制に係わる駆動回路を示す。符号８はスイッチ手段であり、ＭＯＳＦＥＴＭ１を導通状態（オン）から遮断状態（オフ）に遷移させる場合に、スイッチがオンし、制御電極Ｇの電圧を放電させてＭＯＳＦＥＴＭ１をオフにする。
【００１１】
次に図１の回路の動作を説明する。スイッチ手段８がオンし、ＭＯＳＦＥＴＭ１がオンからオフ状態に遷移するとき（以下ターンオフと呼ぶ）、インダクタンスＬに蓄えられたエネルギーによりＬ×ｄＩｄ／ｄｔの過電圧サージがドレイン端子Ｄに発生する。この過電圧を電流源Ｂが検知し要素Ａ及び要素Ｆに電流を注入すると、ゲート端子Ｇの電圧Ｖｇｓが上昇しＭＯＳＦＥＴＭ１がオンする。これにより、ＭＯＳＦＥＴＭ１の抵抗が下がり主電流が流れて過電圧サージが抑制される。以下これをクランプ動作と呼ぶ。このとき要素Ａ及び要素Ｆにより、過電圧を抑制する際に駆動回路７内で流れる電流が非常に小さな値に制限される。またクランプ動作時に電流が駆動回路から流れ出る経路がないために、駆動回路内の損失が非常に少なくなる。さらに電源Ｂが備えている駆動回路内の損失を低減する要素の働きにより、同一の電流であっても駆動回路内で発生する損失がさらに低減される。
【００１２】
以上のように本実施例によれば、過電圧サージを抑制する機能を低い損失で実現できるので、駆動回路を容易に集積化できる。
【００１３】
（実施例２）
図２に本実施例の各要素の具体的な構成を示す。図２において、符号１０は制御端子Ｇへ接続した抵抗Ｒ１、１１は可変抵抗Ｒ２であって、入力信号もしくは、ドレイン−ソース間電圧Ｖｄｓに応じて抵抗値が変化する。符号１２はゲート電圧の放電回路として機能する可変抵抗手段であり、１３は主電源ＶＢより低い電圧ＶＤＣの電源１４に接続した電流源であり、サージ電圧発生時のドレイン−ソース間電圧Ｖｄｓが所定のクランプ電圧Ｖｃｌａｍｐ以下になるように電流を流す。符号１５は入力信号で主半導体素子を導通（オン）させるスイッチで、
１６の電源ＶＢＧに接続している。なおＶＤＣとＶＢＧとは同じ電源であっても良い。
【００１４】
本実施例の基本動作は実施例１と同じであるが、以下の点が異なる。クランプ動作時のゲート電極Ｇに流れる突入電流Ｉｇｃ＝ｄＶｇｓ／ｄｔを制限する要素Ａとして抵抗Ｒ１を用いている。この抵抗Ｒ１はＭＯＳＦＥＴＭ１のターンオフの速度調整用のゲート抵抗としても機能する。また、本実施例では実施例１の要素Ｆの代わりに、入力信号もしくは、ドレイン−ソース間電圧Ｖｄｓに応じて抵抗値が変化する機能を持つ回路を用いている。要素Ｆは駆動回路のグランド電極に相当するＭ１のソース電極に接続しているため、グランドに流れる電流を制限し、駆動回路の損失を低減するには比較的大きな抵抗が必要となる。しかし、要素Ｆに固定抵抗を用いると、ターンオフ時のゲート電圧の減衰が遅くなり、スイッチング時間が許容範囲を超えてスイッチングの損失の増加や、波形の歪などの電力変換機の制御精度が劣化する。
【００１５】
このため本実施例では抵抗Ｒ２をスイッチング開始時は低抵抗であるが、クランプ動作により駆動回路の損失が発生する時点で高抵抗に切換わるよう制御し、スイッチング時間の不必要な増加を避けている。また、抵抗Ｒ２の値の切換えを入力信号もしくは、ドレイン−ソース間電圧Ｖｄｓ値で判定しているため、スイッチングによるサージの発生開始時期を正確に判定できる。このためより高い精度で駆動回路の損失を低減できる。さらに、クランプ動作時には抵抗Ｒ２の値が高抵抗となるので、より多くの電流が抵抗Ｒ１を通じてゲート電極に流れ込むため、ゲート電圧Ｖｇｓの上昇が早くなり、クランプ動作速度が向上する。このためより高速なサージ電圧に対しても高い精度で過電圧を抑制できる。
【００１６】
なお、本実施例で要素Ａに抵抗Ｒ１を用いている理由は、過渡的なＩｇｃ＝Ｃｉｓｓ×ｄＶｇｓ／ｄｔの突入電流が防止できればよいので、抵抗Ｒ１は比較的小さな値ですみ、必ずしも要素Ｆのように可変抵抗である必要がないためである。
【００１７】
本実施例ではクランプ動作時にゲート電極に電流を注入する電流源１３に主電源ＶＢより低い電圧ＶＤＣの電源１４から電流を供給しているが、これは先の要素Ｂに相当する。このとき電流源１３の両端の電圧は、ＶＤＣ−ＶＲ１である。そこで、クランプ動作時の電流源１３の電流が図１４の従来技術のクランプ動作時の電流ＩＢがＩｚと等しいとすると、電流源１３の消費する瞬時電力は（VDC−ＶＲ１）×Ｉｚとなる。一方、図１４の従来技術ではツェナーダイオードで消費する瞬時電力はＶｚ×Ｉｚである。従って、本実施例では従来技術に比べ損失が（ＶＤＣ−ＶＲ１）／Ｖｚになる。
【００１８】
ここで通常Ｖｚは主電源電圧ＶＢの数倍程度であることと、電源電圧ＶＤＣをＶＢに比べ小さいこと、ＶＲ１は通常正の値であることから、本実施例では従来技術の１／２〜１／１０程度まで損失を低減できる。実際には、先に述べた要素Ａ、要素Ｆの働きによりＩＢはＩｚの１／１０以下になるため、本実施例では駆動回路のクランプ動作にかかわる損失を従来技術の１／２０〜１／１００以下にでき、従来技術で発生した数Ｗ程度の損失は、数１０ｍＷ程度に低減する。従って、サージ抑制に係わる駆動回路を半導体素子に容易に集積化できる。
【００１９】
なお、要素Ａである抵抗Ｒ１では、ゲート駆動の電源電圧Ｖｇｂ、スイッチングのキャリア周波数をｆとすると、Ｃｉｓｓ×Ｖｇｂ²×ｆの損失が生じるので、Ｖｇｂやｆが大きな場合は抵抗Ｒ１を集積回路に外付けすればよい。
【００２０】
（実施例３）
図３に本実施例を示す。図３（ａ）で符号２０はツェナー型もしくはアバランシェ型の定電圧ダイオードであり、その降伏電圧Ｖｚは、クランプ動作時にＭＯＳＦＥＴＭ１のドレイン−ソース間電圧がクランプ電圧Ｖｃｌａｍｐとなるように設定している。符号２１はダイオードであり、２２は抵抗Ｒ３、２３は定電圧ダイオード２０の電流を検知により電流を流す電流源を示す。図３（ｂ）は電流源２３の構成例を示し、符号２４はノーマリーオフ型のｎチャネルＭＯＳＦＥＴＭＢ、２５はｎｐｎトランジスタＱＢ１、２６はｐｎｐトランジスタＱＢ２である。ここでＭＯＳＦＥＴＭＢのゲートはＱＢ１とＱＢ２とによるプッシュプル構成のバッファー回路で駆動される。またＱＢ１とＱＢ２のベースは抵抗Ｒ３に接続する。
【００２１】
この回路は、ドレイン−ソース間電圧Ｖｄｓの上昇により定電圧ダイオードの降伏電圧を超える電圧が印加されると、ダイオード２１を経由して抵抗Ｒ３に電流が流れる。この電流により抵抗Ｒ３の電圧が上昇し、バッファー回路ＱＢ１がオンする。ここで電源ＶＤＣからＱＢ１を経由してＭＢのゲートへ電流が注入され、ゲート電圧が上昇してＭＢがオンする。これにより電源１４からＭＢを経由してＭ１のゲート端子に電流が注入され、クランプ動作が生じる。サージ電圧の抑制後は、定電圧ダイオードの電流が流れなくなるため、ＱＢ１がオフ、ＱＢ２がオンとなりＭＢのゲート電圧が放電されＭＢもオフし電流源２３の電流は遮断され、クランプ動作が完了する。
【００２２】
本実施例では、抵抗Ｒ３を設けて定電圧ダイオード２０の電流を制限する。なお、定電圧ダイオード２０にはクランプ開始時にＱＢ１を通りＭＢの入力容量を流れる貫通電流が流れるが、ＭＢの入力容量はＭＯＳＦＥＴＭ１に比べ無視できるほど小さいので、貫通電流も非常に小さい。このため定電圧ダイオード２０，ダイオード２１，抵抗Ｒ３に流れる電流は非常に少なく、損失の発生は無視できる。
【００２３】
過電圧の検知手段は、ドレイン電圧を抵抗で分圧し、その電圧値から過電圧を検知する方法があるが、この方法では、抵抗の損失を避けるために値が大きな抵抗を用いる必要があるので、分圧抵抗の電圧から過電圧を判定する回路の入力インピーダンスを非常に大きくする必要がある。そのために複雑な増幅器が必要となり、またその結果回路の応答遅延が大きくなりクランプに遅れが生じ、サージ電圧の安定した抑制が難しい。
【００２４】
一方、本実施例の過電圧の検知回路では電圧検出に定電圧ダイオードの降伏電流を利用しているため、先の抵抗分圧方法と違い、サージのクランプ時以外は損失が生じない。またクランプ動作時には定電圧ダイオードのインピーダンスが大幅に低下するため、過電圧を判定する回路の入力インピーダンスが低くても駆動できる。このため図３（ｂ）に示すように、判定回路のＱＢ１，ＱＢ２，ＭＢに入力インピーダンスが低い比較的容量の大きな素子を使用できるため、回路の段数が少ない簡便で高速な過電圧の判定回路が利用でき、高い精度で安定したクランプ動作が期待できる。電流源２３の回路には、図３（ｂ）に示す構成のほかに、ダーリントン接続したバイポーラトランジスタや、ＭＯＳＦＥＴなどでもよい。もちろん単体のバイポーラトランジスタや、ＭＯＳＦＥＴなどの素子で構成してもよいが、定電圧ダイオードの電流のみで、電流源を構成する素子を駆動するためにその電流が大きくなるので、図３（ｂ）より損失が大きくなり、またクランプ動作の応答が遅延するので、Ｍ１が比較的小さな素子の場合に利用するればよい。
【００２５】
さらにクランプ電圧の設定値を高精度化したり、クランプ電圧の温度補償をして一層安定したクランプ動作を実現するために、定電圧ダイオード２０を複数の定電圧ダイオードに置換えたり、ダイオード２１を複数のダイオードとしたり、またそれらの組み合わせとしても良い。もちろん定電圧ダイオード２０の代わりに同等の特性を持つ非線型素子を用いても良い。
【００２６】
（実施例４）
図４は本実施例であり、図１に示した電流を制限する要素Ｆもしくは、図２に示した可変抵抗Ｒ２の制御方法を示す。図４のように入力信号に遮断指令が入力されると一定の遅延時間の後、電流Ｉｄがターンオフし、ドレイン−ソース間電圧Ｖｄｓが上昇する。本実施例では、ドレイン−ソース間電圧Ｖｄｓを検知しその値が、主電源電圧ＶＢ以下のある一定値Ｖｏｎ(Ｉｏ)を越えた場合に、可変抵抗Ｒ２の抵抗値を増加する。本実施例では、サージ電圧が発生するドレイン−ソース間電圧Ｖｄｓそのものを検知するので、ゲート−ソース間電圧Ｖｇｓで判定する場合に問題となるＭ１のしきい値や入力容量ばらつき、ゲート抵抗の変動等の影響がないので、クランプ動作の発生以前にＲ２が確実に高抵抗となるため、クランプ動作の安定性の向上やＲ２，電流源２３，定電圧ダイオード２０，Ｒ１の損失の確実な低減ができる。
【００２７】
ここで前記Ｖｏｎ(Ｉｏ)はＭ１が定格電流通流時のオン電圧Ｖｏｎに対し２倍以上に設定すればよい。これはＶｏｎ(Ｉｏ)がオン電圧Ｖｏｎに近いと、遮断指令からターンオフ動作の開始期間までの間にノイズやターンオフ開始以前の若干のドレイン−ソース間電圧Ｖｄｓの増加により、ドレイン−ソース間電圧Ｖｄｓの上昇開始と誤判定されてしまい、高抵抗に変化したＲ２のためにターンオフ遅延時間が許容値を越えることを回避するためである。
【００２８】
なお、Ｒ２の抵抗の増加後の値は増加前の１０倍〜１００倍がよく、主電流のスイッチング遅延時間や、駆動回路の許容損失により適宜調整すればよい。また、図４ではＲ２の変化は１段階であるが、Ｒ２を複数段階もしくは連続的に変化させて制御の精度を高くできる。図４中、入力信号が導通状態では前記実施例１〜３のスイッチ手段８に相当する部分がオフ状態となるため、抵抗値は特に明記していない。
【００２９】
（実施例５）
図５は本実施例の可変抵抗Ｒ２の制御方法を示す。本実施例では、ドレイン−ソース間電圧Ｖｄｓによらず、入力信号の遮断指令値からの時間で判定するので、特にインバータ型の電力変換装置に有効である。本実施例ではＲ２は遮断指令開始から、電力変換装置の最大ターンオフ遅延時間Ｔｏｆｆ時間以降かつ、非オーバーラップ期間Ｔｄまでの間にＲ２の値を高抵抗に変化させる。ここで非オーバーラップ期間とはインバータの対になった主半導体スイッチング素子が共にオフ状態になる期間である。本実施例の制御方法は主半導体装置の直列接続したインバータの対アーム主半導体素子が、非オーバーラップ期間後に導通状態へ変化（以下ターンオンと言う。）して、該当の主半導体装置のドレイン−ソース間電圧Ｖｄｓにリカバリーノイズが発生する場合に有効である。
【００３０】
図８（ｃ）を用いてリカバリー動作を説明する。図８（ｃ）は図３の半導体駆動装置を適用したインバータ型の電力変換装置である。図８（ｃ）で、符号５４は該当する主半導体素子Ｍ１１、５３は５４と対になる主半導体装置Ｍ１２、５５と７とは同じ駆動回路、５６は主回路の寄生インダクタンス、５７は誘導負荷Ｌｍ、５８は還流する主電流、５９はターンオンする主電流をそれぞれ示す。インバータの動作中、Ｍ１２がオフになるとＭ１１を通して（１）に示す主電流５８が還流する、その後Ｍ１２が入力指令により再度オンする場合、先にＭ１１がオフし電流は図８（ｃ）に記載したＭ１１の内蔵ダイオードを流れる。次に、先の非オーバーラップ期間Ｔｄ経過後、Ｍ１２がオンし、(１）の経路から(２）の経路へとターンオンする主電流５９の転流が生じると、Ｍ１２のターンオンが高速なため、内蔵ダイオードの電流変化が急峻となりその結果、ドレイン−ソース間電圧ＶｄｓにＬｓ×ｄＩ／ｄｔのサージ電圧すなわちダイオードリカバリーノイズが重畳する。この電圧サージは非常に急峻なため、ドレイン−ソース間電圧Ｖｄｓの検知による抵抗切換えだけでは追従できない場合がある。
【００３１】
本実施例の場合、ダイオードリカバリーによる電圧サージが発生する以前にＲ２が高抵抗になるので、急峻なサージ電圧にも容易に追従でき確実なクランプ動作ができる。もちろん本実施例と実施例４と併用しても何ら問題ない。
【００３２】
（実施例６）
図６は本実施例の可変抵抗Ｒ２の制御方法を示す。図６（ａ）はＲ２の抵抗を変化するタイミングを検出する回路を示す。図６（ａ）で、３０はコンデンサＣ１、３１は抵抗Ｒ４、３２は抵抗Ｒ５、３３はコンパレータ回路、３４はＡＮＤ型論理回路、３５はリファレンス電源Ｖｒｅｆ、３６は微分回路、３７は抵抗を変化させるタイミングの判定回路である。ターンオフスイッチングの波形を詳細に検討した結果、図６(ｂ)に示すように、ドレイン−ソース間電圧Ｖｄｓに電圧上昇が発生すると同時に、ゲート電圧Ｖｇｓの微分ｄＶｇｓ／ｄｔに大きな変動が生じることがわかった。本実施例ではこのｄＶｇｓ／ｄｔを、ゲート電圧Ｖｇｓを微分回路３６で電圧信号Ｖ_R4として検出し、このＶ_R4を判定回路３７で適当なリファレンス電圧Ｖｒｅｆと比較して、ドレイン−ソース間電圧Ｖｄｓのサージ電圧発生タイミングを予測し、Ｖｏuｔをハイレベルにする。このＶoutの変化に対応して、Ｒ２を高抵抗に変化させれば、図６（ｂ）に示すようにドレイン−ソース間電圧Ｖｄｓに過電圧サージが発生する前にＲ２の抵抗切換えができる。また、リカバリー動作時の通常非オーバーラップ期間が経過する前にゲート電圧Ｖｇｓが低下しゲート電圧Ｖｇｓの微分ｄＶｇｓ／ｄｔが小さくなるため、Ｖ_R4はリファレンス電圧Ｖｒｅｆより大きくなりＲ２は高抵抗に変わるため、リカバリーの急峻なサージ電圧にも容易に追従でき確実なクランプ動作ができる。また本実施例の場合、素子特性の変動による影響が小さく安定したクランプ動作ができる。なお、ノイズ等の影響による判定を避けるため、フィルター回路やラッチ回路，ヒステリシス回路等を併用して高信頼なクランプ動作ができるようにしてもよい。
【００３３】
（実施例７）
図７は本実施例の可変抵抗手段１２を示す。図７（ａ）で、４０，４１，４２はそれぞれＭＯＳＦＥＴＭ２，Ｍ３，Ｍ４を示し、４３は抵抗Ｒ６、４４は抵抗切換えの判定回路、４６，４７は可変抵抗手段の端子を示し、端子４６はＭ１のゲート端子側に、端子４７はソース電極側にそれぞれ接続する。図７（ａ）に示す回路では図７（ｂ）に示すように、主半導体素子を駆動する入力信号が遮断指令となった場合に、Ｍ２，Ｍ３，Ｍ４はゲート電圧Ｖ_GM2，Ｖ_GM34 が上昇しオンになる。このため抵抗Ｒ２に相当する抵抗はＭＯＳＦＥＴのオン抵抗と抵抗Ｒ６との合成抵抗値となる。その後、抵抗切換え判定回路の判定結果によりＭ３，Ｍ４がオフになると、抵抗Ｒ２に相当する抵抗がＲ６とＭ２の抵抗の合成抵抗になるので抵抗値が上昇する。本実施例によれば、抵抗の切換え時のオーバーラップ期間等を考慮する必要がなく、またスイッチ手段と抵抗とが兼用できるため素子を小型化できる。本実施例では図７（ａ）のような、ＭＯＳＦＥＴと抵抗Ｒ６の場合を示すが、この構成に限定されるものではなく、同様の抵抗の変化が可能なものであればよい。また複数のＭＯＳＦＥＴを用い、条件に応じてオン，オフするＭＯＳＦＥＴを変えてＲ２の抵抗値を多段階に変化させれば、さらに低損失で高精度のクランプ制御ができる。
【００３４】
（実施例８）
図８は、本実施例で、主半導体素子のゲート電極に流れる電流を効率的に制限し、リカバリー時のクランプ動作を高精度にする方法を示す。図８(ｃ)に、本実施例のインバータ型の電力変換装置の回路の一部を示す。本実施例では、Ｍ１１のゲート電極に流れる電流を制限する抵抗Ｒ１を、図８（ａ）に示すＶｇｃ以下の電圧領域で高抵抗を示す非線型素子または回路としている。ここで図８（ａ）に示すように、前記非線型素子のＶｇｃ以下の電圧領域の抵抗値は、Ｖｔｈの抵抗値の１.５倍以上、好ましくは２倍以上の値である。図８（ａ）に示す特性のＲ１を用いると、図８（ｂ）に示すように、ゲート電圧Ｖｇｓは時間の経過と共にほぼＶｇｃになる。
【００３５】
このためＭ１１がリカバリーする場合、Ｍ１１がオフを開始して非オーバーラップ期間Ｔｄ経過後に、下アームのＭ１２がオンし、Ｍ１１の内蔵ダイオードがリカバリー動作するが、このときのゲート電圧ＶｇｓはＶｇｃの値となり、Ｒ１が固定抵抗の場合に比べ高い電圧に維持される。クランプ動作が発生した場合、本実施例の場合ゲート電圧が予め高くなっているので、より早くＶｇｓがＶｔｈ以上の所定の値まで増加し、高速にアクティブクランプ動作が開始される。このためリカバリー時の高速なサージに追従しやすい。またこのとき駆動回路の電流源２３の両端の電圧は、Ｖｇｓが０Ｖまで低下しているＲ１が固定抵抗の場合に比べＶｇｃだけ減少することと、クランプ動作開始までに電流源２３から供給すべき電流が減少することとから、電流源２３の損失が低減する。なお、適当な電源からゲートに電流を注入したり、Ｒ１を可変抵抗としてもよい。
【００３６】
また、リカバリー開始の時点で、ゲート電圧ＶｇｓがＭ１１のしきい値Ｖｔｈより高い場合はＭ１１，Ｍ１２が同時にオンし短絡電流が流れ、損失の増加や、素子破壊の危険がある。このため図８（ａ）に示すように、Ｖｇｃはしきい値Ｖｔｈより低く設定する（Ｖｇｃ＜Ｖｔｈ）必要がある。なお、Ｒ１を固定抵抗とした場合でも、Ｒ１の抵抗値を大きくすれば本実施例に近い効果が得られるが、ターンオフ遅延時間が増加する。
【００３７】
また高いしきい値Ｖｔｈを持つ素子で、リカバリー時の過電圧サージをアクティブクランプする場合、ゲート電圧Ｖｇｓの上昇幅が大きく、クランプ動作の遅延や、駆動回路の損失の増加が顕著になるが、適切なＶｇｃの値を持つ非線型抵抗Ｒ１を使うことによって回避できる。例えば、より高いＶｔｈのＭＯＳＦＥＴを使い、素子のターンオンの速度を遅くして、リカバリー時のサージ電圧の発生を低減できる。
【００３８】
（実施例９）
図９に本実施例を示す。図９で、５０はダイオードＤ１，５１は抵抗Ｒ７を示す。Ｍ１のターンオフ時にゲート電圧ＶｇｓはＲ１と可変抵抗手段１２とを通って放電されるが、ゲート電圧ＶｇｓがダイオードＤ１のしきい値電圧Ｖｔｄ（〜０.７Ｖ）に達すると、ダイオード５０の抵抗が増大し、図８(ａ）に示す特性になる。またダイオードＤ１を複数のダイオードを接続した構成にすればＶｇｃの値を必要な値に設定できる。また、ダイオードＤ１のしきい値電圧Ｖｔｄは安定しており、さらにその温度係数は一般にＭ１のしきい値電圧Ｖｔｈの温度係数と同程度で符号も負で等しいから、広い温度範囲でＶｇｃ＜Ｖｔｈの条件を満たす。このため、図８（ａ）に示す特性を安定して実現できる。また、本実施例ではクランプ動作時に電流源２３からＲ１０に注入される電流は、ダイオードＤ１が逆バイアスになるために極めて少なくなり、電流源２３の損失が大幅に低減する。
【００３９】
（実施例１０）
図１０は、本実施例の駆動装置によって電力変換装置の損失を最小とする方法を示す。図１０（ａ）はインバータ型電力変換装置の主半導体素子の電流−電圧波形で、損失の発生の説明図である。発明者の検討の結果、電源電圧ＶＢ，クランプ電圧Ｖｃｌａｍｐ，主回路インダクタンスＬｓの場合、１回のターンオフ時のクランプ動作で発生する損失Ｅｃは、近似的に下記の（数１）式で求まることが分かった。
【００４０】
Ｅｃ＝１／２×Ｌｓ×Ｉ²×Ｖｃｌａｍｐ／(Ｖｃｌａｍｐ−ＶＢ)…（数１）
また主半導体素子のオン抵抗をＲｏｎとすると主半導体素子で発生する瞬時損失Ｅｏｎは（数２）式である。
【００４１】
Ｅｏｎ＝Ｉ²×Ｒｏｎ …（数２）
ここで、主半導体素子としてパワーＭＯＳＦＥＴを考え、さらにインバータがピーク電流Ｉｏの正弦波を出力する動作を考えると主半導体素子の全損失Ｐは、キャリア周波数をｆとすると（数３）式で与えられる。
【００４２】
Ｐ＝１／４×Ｉｏ²{Ｒｏｎ＋ｆ／２×Ｌｓ×Ｖｃｌａｍｐ／（Ｖｃｌａｍｐ−ＶＢ）} …（数３）
ここで、スイッチング損失はクランプ損失に比べ充分小さく無視できるとした。またＶｃｌａｍｐが素子耐圧Ｖに等しくできれば、Ｒｏｎは素子耐圧の関数Ｒｏｎ(Ｖ)で表されるから、全損失の電圧変化率は（数４）式で与えられる。
【００４３】
ｄＰ／ｄＶ＝１／４×Ｉｏ²{ｄＲｏｎ(Ｖ)／ｄＶ−ｆ／２×Ｌｓ×ＶＢ／（Ｖ−ＶＢ）²} …（数４）
（数４）式において、一般にｄＲｏｎ(Ｖ)／ｄＶは正であり、またｆ／２×
Ｌｓ×ＶＢ／(Ｖ−ＶＢ)² は正であるがＶ＝ＶＢ付近で無限大で、Ｖの増加により減少するからｄＰ／ｄＶはＶがＶＢ以上では負から正に代わり、Ｐの電圧依存性は下に凸となる。このためｄＰ／ｄＶ＝０となる電圧Ｖでは全損失Ｐが最小となる。（数４）式からこのときのＶは、次の（数５）式を満たす。
【００４４】
ｄＲｏｎ(Ｖ)／ｄＶ＝ｆ／２×Ｌｓ×ＶＢ／(Ｖ−ＶＢ)² …（数５）
そこで、Ｖｃｌａｍｐを（数５）式を満たす電圧Ｖの近傍の値とし、主半導体素子の耐圧はその電圧より若干高く設定すれば、インバータの損失を最小にできることがわかる。
【００４５】
ここで、４２Ｖバッテリー自動車のインバータ型電力変換装置で損失を最小とする方法を説明する。４２Ｖ自動車の電源電圧の標準仕様では、常用最大電圧５０Ｖ，異常時の最大電圧５８Ｖである。これを考慮すると、電力変換機の主半導体素子はパワーＭＯＳＦＥＴとなる。ここでパワーＭＯＳＦＥＴのＲｏｎの耐圧依存性と、前記（数３）式でＶＢ＝５０Ｖとし、インバータの全損失を計算すると図１０（ｂ）に示すようになり、損失が最小となる点がある。この損失が最小となる点が前記（数５）式の条件を満たす場合である。損失を最小にするＶｃｌａｍｐは主回路インダクタンスＬｓが、１０〜数１０ｎＨの範囲では、おおよそ６０Ｖ〜８０Ｖが望ましく、Ｖｃｌａｍｐの値を前記（数５）式を満たす電圧Ｖの前後１０〜２５Ｖの範囲にすればよい。なおこの場合、クランプ電圧が電源電圧ＶＢ（最大５８Ｖ）に近いため、クランプ動作期間が長くなり駆動回路の損失が増大してしまうが、本実施例の駆動回路であれば損失が非常に少ないため、クランプ電圧を低くでき、その結果クランプ電圧の最適化によって損失が低減できる。また本実施例では非常に高精度かつ安定してクランプ動作ができるので、主素子の耐圧をクランプ電圧の直近まで低減でき、大幅な損失低減ができる。
【００４６】
なお、ここではアクティブクランプによるインバータ型電力変換装置の損失低減について説明したが、他の電力変換装置、例えばソレノイド負荷を駆動用する電力変換装置の場合も同様に損失低減の最適化ができる。
【００４７】
（実施例１１）
図１１は、本実施例の半導体素子の駆動装置を１チップに集積化する際のチップならびに制御回路基板、３相インバータモジュールの構成を示す。図１１で、６０は３相モーター、６１，６３，６５はそれぞれ順にＵ，Ｖ，Ｗ相上アームのパワーＭＯＳＦＥＴＱ１，Ｑ３，Ｑ５であり、６２，６４，６６それぞれ順にＵ，Ｖ，Ｗ相下アームのパワーＭＯＳＦＥＴＱ２，Ｑ４，Ｑ６である。６７は電源用コンデンサＣ、６８は駆動回路基板、６９は制御用入出力信号、７８は本発明の駆動回路により構成した１チップの３相インバータ駆動用集積回路、７０はその制御用入出力回路部、７１，７３，７５は順にＵ，Ｖ，Ｗ相上アームの駆動回路部、７２，７４，７６は順にＵ，Ｖ，Ｗ相下アームの駆動回路部を示し、それぞれが駆動するパワーＭＯＳＦＥＴと配線で接続している。７７はパワーモジュール、７９は双方向レベル変換回路である。
【００４８】
本実施例では、６つのパワーＭＯＳＦＥＴを個別に駆動する６つの駆動回路を１チップに集積しており、各駆動回路の相対的な位置関係は、集積回路周辺沿面方向の順序がその駆動する各パワーＭＯＳＦＥＴのそれと等しくなるように配置している。また、１つの駆動回路が並列接続した複数の素子を駆動する場合には、前記位置関係は、並列接続した素子の制御端子の位置に対して等しくなるように配置している。さらに、制御用入出力回路部７０は、上アームの駆動回路の間以外の領域に設けられており、入出力の制御信号は双方向のレベルシフト回路により伝達される。
【００４９】
本実施例の駆動回路によれば集積化により、駆動回路とパワーＭＯＳＦＥＴとの間の部品がほとんど無くなるため、駆動配線の距離を最小にすることができ、他の相との相互作用を最小限に抑えられる。なお実装する場合には、３次元的に駆動回路基板６８を、パワーモジュール７７の上に形成して、基板上の駆動配線の交差を回避できる。さらに制御用入出力配線も、ノイズの原因となるゲート駆動配線や高電圧の上アーム配線から離して形成できるので誤作動し難くなる。このように本実施例により小型かつ高信頼な駆動回路ならびに３相インバータ装置が実現できる。
【００５０】
（実施例１２）
図１２は、電力変換装置を備えた４２Ｖマイルドハイブリッド電気自動車の実施例を示す。図１２で、８０はインバータ、８１は主半導体装置、８２は駆動回路、８３はマイコン、８４はインターフェイス、８５はＤＣ／ＤＣコンバータ、８６は１４Ｖバッテリ、８７は電動ミラー、８８は１４Ｖ系に接続したコントローラ、８９は電動式のパワーステアリング、９０は電動バルブ、９１は４２Ｖバッテリ、９２はエンジン、９３はモータ・ジェネレータ、９４は変速機、９５は動力伝達装置、９６は車内ＬＡＮ、９７は４２Ｖ系のライトを示す。
【００５１】
本発明の電力変換装置は、インバータ８０やＤＣ／ＤＣコンバータ８５，電動バルブ９０，４２Ｖ用ライト駆動装置など、１４Ｖ系も含めすべての電装品で有効である。特に図１２に示すモータージェネレータ９３駆動用のインバータ８０の場合、損失を低減した本発明の電力変換装置によれば、アイドリングストップや、回生発電，アシスト走行の変換効率が向上し、燃料消費量が少なく、また排出ガスの清浄な自動車が実現できる。
【００５２】
【発明の効果】
本発明によれば、過電圧サージを小型の素子により低損失かつ高精度に抑制できるため、駆動回路の集積化が容易になる。これにより部品点数が少なく、簡素かつ小型で、信頼性の高い駆動回路が実現され、電力変換装置の小型，低価格化ができる。また、サージ電圧を安定に抑制可能なため、駆動される主半導体素子の耐圧マージンを減少させ、電力変換装置の損失を低減できる。また、本発明の電力変換装置は比較的素子耐圧が低く、耐圧マージンの少ない４２Ｖ自動車の電装品において特に有効であり、損失低減による自動車の燃費の改善や、排出ガスの低減ができる。
【図面の簡単な説明】
【図１】実施例１の電力変換装置の説明図である。
【図２】実施例２の電力変換装置の説明図である。
【図３】（ａ）実施例３の電力変換装置と、（ｂ）実施例３の電流源の説明図である。
【図４】実施例４の動作波形の説明図である。
【図５】実施例５の動作波形の説明図である。
【図６】（ａ）実施例６の検出回路と、（ｂ）実施例６の動作波形の説明図である。
【図７】（ａ）実施例７の可変抵抗手段と、（ｂ）実施例７の動作波形の説明図である。
【図８】（ａ）実施例８の非線形素子の特性と、（ｂ）実施例８の動作波形と、（ｃ）実施例８の電力変換装置の説明図である。
【図９】実施例９の電力変換装置の説明図である。
【図１０】（ａ）実施例１０の動作波形と、（ｂ）実施例１０のインバータ全損失の説明図である。
【図１１】実施例１１の３相インバータ装置の説明図である。
【図１２】実施例１２のハイブリッド電気自動車の説明図である。
【図１３】従来技術の電力変換器の説明図である。
【図１４】従来技術の駆動装置の説明図である。
【符号の説明】
１，２４，４０，４１，４２，６１，６２，６３，６４，６５，６６…MOSFET、２，１４，１６…電源、３…インダクタンス、４…電流を制限する要素、５…電流を制限する要素、６，１３，２３…電流源、７，５５，８２…駆動回路、８…スイッチ手段、１０，２２，３１，３２，４３，５１…抵抗、１１…可変抵抗、１２…可変抵抗手段、１５…スイッチ、２０…定電圧ダイオード、２１，５０…ダイオード、２５，２６…トランジスタ、３０，６７…コンデンサ、３３…コンパレータ回路、３４…ＡＮＤ回路、３５…リファレンス電源、３６…微分回路、３７，４４…判定回路、４６，４７…端子、５３，５４…主半導体装置、５６…寄生インダクタンス、５７…誘導負荷、５８，５９…主電流、６０…３相モーター、６８…駆動回路基板、６９…制御用入出力信号、７０…制御用入出力回路部、７１，７２，７３，７４，７５，７６…駆動回路部、７７…パワーモジュール、７８…３相インバータ駆動用集積回路、７９…双方向レベル変換回路、８０…インバータ、８１…主半導体装置、８３…マイコン、８４…インターフェイス、８５…ＤＣ／ＤＣコンバータ、８６…１４Ｖバッテリ、８７…電動ミラー、８８…１４Ｖ系に接続したコントローラ、８９…電動式のパワーステアリング、９０…電動バルブ、９１…４２Ｖバッテリ、９２…エンジン、９３…モータージェネレータ、９４…変速機、９５…動力伝達装置、９６…車内ＬＡＮ、９７…４２Ｖ系のライト。

Claims

寄生インダクタンスを介して第１の電源に接続されて主電流の入出力にかかわる第１の端子と、第２の端子と、制御端子とを備えた半導体素子の駆動装置であって、
入力信号に応じて、前記半導体素子に流れる前記主電流の導通及び遮断を制御するスイッチ手段と、
前記半導体素子の遮断時において、前記第１の端子と前記第２の端子との間が第１の電圧以上になった場合に、前記第１の電源の電圧より低い電圧である第２の電源を経由して、前記半導体素子の前記制御端子に電流を流す電流源と、
前記電流源から前記制御端子に流れる電流を制限するために、前記電流源と前記制御端子との間に設けられた第１の抵抗器と、
前記電流源から前記制御端子に流れる電流の放電を防ぐために、前記電流源と前記第２の端子との間に設けられ、前記入力信号もしくは前記第１の端子と第２の端子との間の電圧に応じて抵抗値が変化する第１の可変抵抗手段とを備え、
前記第１の可変抵抗手段の前記抵抗値は、前記半導体素子の遮断時において、前記電流源が前記制御端子に電流を流すときに、該電流源による電流が流れていないときと比較して高くなることを特徴とする半導体素子の駆動装置。
請求項１記載の半導体素子の駆動装置において、
前記電流源が、前記第１の端子に接続される前記第１の端子と第２の端子との間の電圧が前記第１の電圧値に到達することにより電流が流れるツェナー型もしくはアバランシェ型の第１のダイオードと、該ダイオードに接続した第３の抵抗器と、前記第１のダイオードの電流を検知し前記第１の電源より低い電圧である第２の電源を経由して前記第１の抵抗器に電流を注入する要素を備えることを特徴とする半導体素子の駆動装置。
請求項１または２記載の半導体素子の駆動装置において、
前記主半導体素子の第１及び第２の端子との間の電圧が、その導通状態での定格電流時の電圧より大きくなる場合に、前記第１の可変抵抗手段の抵抗値が高くなることを特徴とする半導体素子の駆動装置。
請求項３記載の半導体素子の駆動装置において、
前記入力信号が前記主半導体素子の主電流を遮断する指令を発生し、第１の時間が経過した後に前記第１の可変抵抗手段の抵抗値が高くなることを特徴とする半導体素子の駆動装置。
請求項１または２記載の半導体素子の駆動装置において、
前記第１の可変抵抗手段が制御電圧を微分する回路と、その微分値を判定する要素とを備え、前記微分値が一定値になった場合に前記第１の抵抗手段の抵抗値が高くなることを特徴とする半導体素子の駆動装置。
請求項１乃至５のいずれか一に記載の半導体素子の駆動装置において、
前記第１の可変抵抗手段が、並列接続した複数のＭＯＳＦＥＴを備え、前記入力信号が前記主半導体素子の主電流を遮断する指令を発生した時に、前記複数のＭＯＳＦＥＴが導通状態に変化して低抵抗状態となり、その後少なくとも１つ以上のＭＯＳＦＥＴが遮断状態となることで高抵抗となることを特徴とする半導体素子の駆動装置。
請求項１乃至６のいずれか一に記載の半導体素子の駆動装置において、
前記第１の抵抗器として前記制御端子の電圧の低下により抵抗値が増加し、前記制御端子の電圧を前記主半導体素子のしきい電圧以下の第２の電圧に維持する機能を備えた第１の非線型素子を設けたことを特徴とする半導体素子の駆動装置。
請求項７記載の半導体素子の駆動装置において、
前記第１の非線型素子が第２のダイオードと第４の抵抗器とを直列に接続したことを特徴とする半導体素子の駆動装置。
請求項１乃至８のいずれか一に記載の半導体素子の駆動装置により駆動される半導体装置を備えたことを特徴とする電力変換装置。
半導体素子が請求項１乃至８のいずれか一に記載の駆動装置により駆動され、前記主半導体素子と第１の電源の間の主回路インダクタンスがＬｓである電力変換装置において、
ＶＢを第１の電源電圧、ｆを電力変換装置キャリア周波数、Ｒｏｎ(Ｖ)を前記主半導体装置のオン抵抗を素子の耐電圧の関数として表したときに、前記第１の電圧を、下記の式（１）を満たす電圧Ｖの近傍に設定したことを特徴とする電力変換装置。
ｄＲｏｎ(Ｖ)／ｄＶ＝Ｌｓ×ｆ／２×ＶＢ／(Ｖ−ＶＢ)² …（１）
請求項１記載の半導体素子の駆動装置を１チップの半導体基板に集積回路化した３相インバータ型の電力変換装置において、
前記駆動装置の主半導体素子への制御信号の出力回路部が集積回路の周辺部に形成され、前記集積回路の周辺沿面方向に、第１の相の上アーム，第２の相の上アーム，第３の相の上アーム，第３の相の下アーム，第２の相の下アーム，第１の相の上アームの順番に設け、前記インバータの制御のための前記制御回路への外部信号の入力回路を、第１の相の上アーム，第２の相の上アーム，第３の相の上アーム、第３の相の下アームの各領域の間以外の領域に設けたことを特徴とする電力変換装置。
請求項９乃至１１のいずれか一に記載の電力変換装置を備えた電気車であって、前記主半導体素子がＭＯＳＦＥＴであり、前記電力変換装置の半導体駆動装置が１つの集積回路チップに集積され、ＶＢを第１の電源電圧、ｆを電力変換装置キャリア周波数、
Ｒｏｎ(Ｖ)を前記主半導体装置のオン抵抗を素子の耐電圧の関数として表したときに、その上限が下記の式（１）
ｄＲｏｎ(Ｖ)／ｄＶ＝Ｌｓ×ｆ／２×ＶＢ／(Ｖ−ＶＢ)² …（１）
を満たす電圧近傍に設けられており、前記主半導体素子の第１及び第２の端子間の耐電圧が前記第１の電圧より大きくかつその近傍の値となることを特徴とする電気車。