JP4727584B2 - 静電気放電に対する保護回路及びその動作方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 13
- 238000001514 detection method Methods 0.000 claims description 13
- 230000008569 process Effects 0.000 claims description 5
- 230000008901 benefit Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 8
- 239000003990 capacitor Substances 0.000 description 6
- 238000013461 design Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 230000001052 transient effect Effects 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000007667 floating Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
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- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
- H02H3/00—Emergency protective circuit arrangements for automatic disconnection directly responsive to an undesired change from normal electric working condition with or without subsequent reconnection ; integrated protection
- H02H3/20—Emergency protective circuit arrangements for automatic disconnection directly responsive to an undesired change from normal electric working condition with or without subsequent reconnection ; integrated protection responsive to excess voltage
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0292—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using a specific configuration of the conducting means connecting the protective devices, e.g. ESD buses
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- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
- H02H3/00—Emergency protective circuit arrangements for automatic disconnection directly responsive to an undesired change from normal electric working condition with or without subsequent reconnection ; integrated protection
- H02H3/20—Emergency protective circuit arrangements for automatic disconnection directly responsive to an undesired change from normal electric working condition with or without subsequent reconnection ; integrated protection responsive to excess voltage
- H02H3/22—Emergency protective circuit arrangements for automatic disconnection directly responsive to an undesired change from normal electric working condition with or without subsequent reconnection ; integrated protection responsive to excess voltage of short duration, e.g. lightning
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- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
- H02H9/00—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Emergency Protection Circuit Devices (AREA)
- Logic Circuits (AREA)
Description
当該の図の要素が簡単明瞭になるよう図示され、必ずしも一律の縮尺に従ってはいないことが、当業者には分かる。例えば、当該の図の幾つかの要素の寸法が、本発明の実施形態の理解の向上の助けとなるよう他の要素よりも誇張されている。
ーティングバスで、ICの外部のパッドに直接接続されていない。他の実施形態では、ESDバスが外部のパッドに直接接続され、この外部のパッドは、例えば、5.0ボルトの高圧電源(HVDD)パッドである。ESD現象に関連した大電流を動かす為に、ESDバスと、VDDバスと、VSSバスの各々のサイズが、一般的に、実質上、抵抗と、その結果として発生する、それぞれの長さに沿ってのIR電圧降下とを、最小にするサイズである。BOOSTバスのサイズは、ESD現象の間にそのBOOSTバスに結合される電流が一般的にずっと小さいので、ずっと小さい。VSSバスも、ICのシリコン基板(図示せず)に結合されており、これで、その基板を金属のVSSバスと並列に導通させることができる。
生しない。検出されたESD現象の間、内部ノードN4がプルアップ回路303によりBOOSTバスの電圧まで引き上げられ、このプルアップ回路303は、PMOSキャパシタ323を備えた容量性のプルアップデバイスと、PMOS321を備えた導電性のプルアップデバイスとから成る。導電性のプルアップデバイス321は、BOOSTバスの電圧ランプの間、PMOS323を介して静電容量結合を支持し、PMOS抵抗器319とPMOSキャパシタ322を備えたRC回路の出力により制御される。他の実施形態では、この回路にPMOSキャパシタ323又は導電性のプルアップデバイス321のうち一方がない。
ルの一部であってよい。この複数のESDパッドセルは、必要に応じて、複数のI/Oパッドを適切にESD保護するようICに分散している。ESDパッドセル421には、分流回路423と、ダイオード431と、ダイオード433と、ダイオード435と、I/Oパッド429とがある。ESDパッドセル441には、分流回路443と、ダイオード451と、ダイオード453と、ダイオード455と、I/Oパッド449とがある。クランプ回路401にはトリガ回路403と分流回路405とがある。分流回路405にはカスコード接続されたクランプトランジスタ407と409とがあり、分流回路423にはカスコード接続されたクランプトランジスタ425と427とがあり、分流回路443にはカスコード接続されたクランプトランジスタ445と447とがある。ある実施形態では、このトリガ回路403は図3のトリガ回路203と同じであり、このトリガ回路403を用いて複数のESDパッドセルの各々の分流回路の動作を制御する。トリガ回路403の出力408がトランジスタ407のゲートに結合され、出力410がトランジスタ409のゲートに結合されている。トリガ回路403の出力408をトランジスタ425とトランジスタ445のゲートに結合する為に「TRIGGERバスA」と表記されたトリガバスが備えられている。出力410をトランジスタ427と447の各々のゲートに結合する為に「TRIGGERバスB」と表記されたトリガバスが備えられている。ここで留意すべきは、図4にはトリガ回路403が一つのみ図示されているが、他の実施形態では、トリガ回路403が2つ以上あってもよいことである。更にもう一つの別の実施形態では、クランプ回路405を備えず、トリガ回路403が単独で配置されてもよく、トリガ回路403の出力408と出力410とが、それぞれ、TRIGGERバスAとTRIGGERバスBとに、単に接続しているだけでもよい。
D保護回路及び方法が提供された。更に、本明細書に記載されたESD保護回路の処理形状の大きさをもっと小さく変えられる。
Claims (3)
- 集積回路を静電気放電から保護する静電気放電保護回路(201)であって、
静電気放電バス(ESDバス)と;
電圧VSSを供給するVSSバスと;
ブースト電圧バスと;
電圧VDDを供給するVDDバスと;
前記静電気放電バスと前記VSSバスとに結合された分流回路(205)であって、前記分流回路(205)は、積層構成の第1トランジスタ(207)および第2トランジスタ(209)と、前記静電気放電バスに結合された第1電流端子と、前記VSSバスに結合された第2電流端子とを有し、前記第1トランジスタ(207)は、第1制御端子を備え、前記第2トランジスタ(209)は、第2制御端子を備えることと;
前記静電気放電バスと、前記ブースト電圧バスと、前記VDDバスと、前記VSSバスとに結合されたトリガ回路(203)であって、前記トリガ回路(203)は、第1制御電圧を前記第1トランジスタ(207)に供給する為に前記第1制御端子に結合された第1の出力(208)と、第2制御電圧を前記第2トランジスタ(209)に供給する為に前記第2制御端子に結合された第2の出力(210)とを有することと;
第1ダイオード(213)を介して前記静電気放電バスに結合され、且つ第2ダイオード(215)を介して前記VSSバスと結合され、且つ第3ダイオード(217)を介して前記ブースト電圧バスに結合された入出力パッド(211)であって、前記第1ダイオード(213)のカソードには前記静電気放電バスが結合され、前記第1ダイオード(213)のアノードには、前記入出力パッド(211)が結合され、前記第2ダイオード(215)のアノードには、前記VSSバスが結合され、前記第2ダイオード(215)のカソードには前記入出力パッド(211)が結合され、前記第3ダイオード(217)のアノードには、前記入出力パッド(211)が結合され、前記第3ダイオード(217)のカソードには前記ブースト電圧バスが結合され、前記第3ダイオード(217)は、前記第1ダイオード(213)と前記第2ダイオード(215)よりも小型であることと
を備え、
前記トリガ回路(203)は更に、
前記ブースト電圧バスに結合されたプルアップ回路(303)であって、前記プルアップ回路(303)は、導電性プルアップデバイス(321)を有することと;
前記プルアップ回路(303)に接続された第4出力ノード(N4)と;
RCノード(N0)と第1出力ノード(N1)とRC段(325,326)とインバータ段(327〜329)とを有するスルーレート検出回路(301)であって、前記スルーレート検出回路(301)は、前記RC段(325,326)を介してと前記インバータ段(327〜329)を介してとで第4出力ノード(N4)を前記VSSバスに並列に接続し、前記RCノード(N0)は、前記RC段(325,326)に接続され、前記第1出力ノード(N1)は、前記インバータ段(327〜329)に接続することと;
第2出力ノード(N2)を有する電流源(305)であって、前記電流源(305)は、前記ブースト電圧バスと、前記VSSバスと、前記第4出力ノード(N4)とに接続されることと;
第3出力ノード(N3)を有するプルダウン段(307)であって、前記プルダウン段(307)は、前記VSSバスと、前記第1出力ノード(N1)と、前記第2出力ノード(N2)と、前記第4出力ノード(N4)とに接続されることと;
前記ブースト電圧バスと、前記VSSバスと、前記第1の出力(208)と、前記第2の出力(210)と、前記第2出力ノード(N2)と、前記第3出力ノード(N3)とに接続される出力段(311)と;
前記ブースト電圧バスと、前記第2出力ノード(N2)と、前記第3出力ノード(N3)と、前記電流源(305)と、前記プルダウン段(307)と、前記出力段(311)とに接続されるリセット段(309)と;
前記ブースト電圧バスと、前記静電気放電バスと、前記VDDバスと、前記第1の出力(208)と、前記第2の出力(210)と、前記電流源(305)と、前記出力段(311)と、前記リセット段(309)と、前記第4出力ノード(N4)とに接続される平衡回路(313)であって、前記平衡回路(313)は、前記集積回路の通常動作の間、前記第1の出力(208)と前記第4出力ノード(N4)とに前記VDDを供給することと
を備え、
前記入出力パッド(211)に正の静電気放電現象が起きると、前記正の静電気現象が前記第3ダイオード(217)を介して前記ブースト電圧バスの電圧を前記VDDよりも高いブーストバス電圧に引き上げることによって、前記プルアップ回路(303)は、前記導電性プルアップデバイス(321)を介して前記第4出力ノード(N4)を前記ブーストバス電圧まで引上げる第1ブースト電圧引上動作を実行し、
前記第1ブースト電圧引上動作の後に、前記第4出力ノードから前記ブーストバス電圧を供給された前記RC段(325,326)が、前記RCノード(N0)の電圧を前記VSSの近くに維持し、その結果、前記第4出力ノードから前記ブーストバス電圧を供給された前記インバータ段(327〜329)は、前記ブーストバス電圧によって前記第1出力ノード(N1)を前記VSSよりも高くする高VSS動作を実行し、
前記高VSS動作の後に、前記プルダウン段(307)は、前記第1出力ノード(N1)の電圧を前記プルダウン段(307)の制御電圧として使用することによって、前記第2出力ノード(N2)と前記第3出力ノード(N3)とをそれぞれ前記VSSバスに導通させ、その結果、前記第2出力ノード(N2)と前記第3出力ノード(N3)をそれぞれ前記VSSまで引き下げるVSS引下動作を実行し、
前記VSS引下動作の後に、前記出力段(311)は、前記第2出力ノード(N2)と前記第3出力ノード(N3)それぞれの電圧を前記出力段(311)の制御電圧として使用することによって、前記ブースト電圧バスを、前記第1の出力(208)と前記第2の出力(210)とに導通させ、その結果、前記第1制御電圧と前記第2制御電圧とをそれぞれ、前記ブーストバス電圧に引き上げる第2ブースト電圧引上動作を実行し、
前記第2ブースト電圧引上動作の後に、前記分流回路(205)は、前記第1制御端子と前記第2制御端子とにそれぞれ前記ブーストバス電圧をかけることによって、前記正の静電気放電現象による電流のために前記静電気放電バスから前記VSSバスを導通状態にする大電流経路を提供する大電流経路提供動作を実行するように構成されることを特徴とする、静電気放電保護回路。 - 前記分流回路(205)を、第1分流回路(405)と称し、
前記トランジスタ(207,209)それぞれを、第1分流トランジスタ(407,409)と称し、
前記中間端子(221)を、第1中間端子(416)と称すると、
前記静電気放電保護回路(400)は更に、
前記第1の出力(408)に結合された第1トリガーバスと;
前記第2の出力(410)に結合された第2トリガーバスと;
前記静電気放電バスと前記VSSバスとに結合された第2分流回路(423)であって、前記第2分流回路(423)は、積層構成の複数の第2分流トランジスタ(425,437)と、前記静電気放電バスに結合された第3電流端子と、前記VSSバスに結合された第4電流端子と、前記VDDバスに結合された第2中間端子(428)と有し、複数の第2分流トランジスタ(425,437)は、第3制御端子を備える第3トランジスタ(425)と、第4制御端子を備える第4トランジスタ(437)とを有することと
を備え、
前記第3制御端子は、前記第1トリガーバスに結合され、
前記第4制御端子は、前記第2トリガーバスに結合され、
前記トリガ回路(403)は更に、前記第1トリガーバスを介して前記第1制御電圧を前記第3制御端子に供給し、且つ前記第2トリガーバスを介して前記第2制御電圧を前記第4制御端子に供給するように構成され、
前記大電流経路を、第1第電流経路と称すると、
前記大電流経路提供動作では更に、前記第2分流回路(423)は、前記第3制御端子と前記第4制御端子とにそれぞれ前記ブーストバス電圧をかけることによって、前記静電気放電現象による電流のために前記静電気放電バスから前記VSSバスを導通状態にする第2大電流経路を提供するように構成される、
請求項1記載の静電気放電保護回路。 - 集積回路を静電気放電から保護する静電気放電保護回路(201)の動作方法であって、
前記静電気放電保護回路(201)は、
静電気放電バス(ESDバス)と;
電圧VSSを供給するVSSバスと;
ブースト電圧バスと;
電圧VDDを供給するVDDバスと;
前記静電気放電バスと前記VSSバスとに結合された分流回路(205)であって、前記分流回路(205)は、積層構成の第1トランジスタ(207)および第2トランジスタ(209)と、前記静電気放電バスに結合された第1電流端子と、前記VSSバスに結合された第2電流端子とを有し、前記第1トランジスタ(207)は、第1制御端子を備え、前記第2トランジスタ(209)は、第2制御端子を備えることと;
前記静電気放電バスと、前記ブースト電圧バスと、前記VDDバスと、前記VSSバスとに結合されたトリガ回路(203)であって、前記トリガ回路(203)は、第1制御電圧を前記第1トランジスタ(207)に供給する為に前記第1制御端子に結合された第1の出力(208)と、第2制御電圧を前記第2トランジスタ(209)に供給する為に前記第2制御端子に結合された第2の出力(210)とを有することと;
第1ダイオード(213)を介して前記静電気放電バスに結合され、且つ第2ダイオード(215)を介して前記VSSバスと結合され、且つ第3ダイオード(217)を介して前記ブースト電圧バスに結合された入出力パッド(211)であって、前記第1ダイオード(213)のカソードには前記静電気放電バスが結合され、前記第1ダイオード(213)のアノードには、前記入出力パッド(211)が結合され、前記第2ダイオード(215)のアノードには、前記VSSバスが結合され、前記第2ダイオード(215)のカソードには前記入出力パッド(211)が結合され、前記第3ダイオード(217)のアノードには、前記入出力パッド(211)が結合され、前記第3ダイオード(217)のカソードには前記ブースト電圧バスが結合され、前記第3ダイオード(217)は、前記第1ダイオード(213)と前記第2ダイオード(215)よりも小型であることと
を備え、
前記トリガ回路(203)は更に、
前記ブースト電圧バスに結合されたプルアップ回路(303)であって、前記プルアップ回路(303)は、導電性プルアップデバイス(321)を有することと;
前記プルアップ回路(303)に接続された第4出力ノード(N4)と;
RCノード(N0)と第1出力ノード(N1)とRC段(325,326)とインバータ段(327〜329)とを有するスルーレート検出回路(301)であって、前記スルーレート検出回路(301)は、前記RC段(325,326)を介してと前記インバータ段(327〜329)を介してとで第4出力ノード(N4)を前記VSSバスに並列に接続し、前記RCノード(N0)は、前記RC段(325,326)に接続され、前記第1出力ノード(N1)は、前記インバータ段(327〜329)に接続することと;
第2出力ノード(N2)を有する電流源(305)であって、前記電流源(305)は、前記ブースト電圧バスと、前記VSSバスと、前記第4出力ノード(N4)とに接続されることと;
第3出力ノード(N3)を有するプルダウン段(307)であって、前記プルダウン段(307)は、前記VSSバスと、前記第1出力ノード(N1)と、前記第2出力ノード(N2)と、前記第4出力ノード(N4)とに接続されることと;
前記ブースト電圧バスと、前記VSSバスと、前記第1の出力(208)と、前記第2の出力(210)と、前記第2出力ノード(N2)と、前記第3出力ノード(N3)とに接続される出力段(311)と;
前記ブースト電圧バスと、前記第2出力ノード(N2)と、前記第3出力ノード(N3)と、前記電流源(305)と、前記プルダウン段(307)と、前記出力段(311)とに接続されるリセット段(309)と;
前記ブースト電圧バスと、前記静電気放電バスと、前記VDDバスと、前記第1の出力(208)と、前記第2の出力(210)と、前記電流源(305)と、前記出力段(311)と、前記リセット段(309)と、前記第4出力ノード(N4)とに接続される平衡回路(313)であって、前記平衡回路(313)は、前記集積回路の通常動作の間、前記第1の出力(208)と前記第4出力ノード(N4)とに前記VDDを供給することと
を備え、
前記動作方法は、前記入出力パッド(211)に正の静電気放電現象が起きると、
前記正の静電気現象が前記第3ダイオード(217)を介して前記ブースト電圧バスの電圧を前記VDDよりも高いブーストバス電圧に引き上げることによって、前記プルアップ回路(303)は、前記導電性プルアップデバイス(321)を介して前記第4出力ノード(N4)を前記ブーストバス電圧まで引上げる第1ブースト電圧引上工程と;
前記第1ブースト電圧引上工程の後に、前記第4出力ノードから前記ブーストバス電圧を供給された前記RC段(325,326)が、前記RCノード(N0)の電圧を前記VSSの近くに維持し、その結果、前記第4出力ノードから前記ブーストバス電圧を供給された前記インバータ段(327〜329)が、前記ブーストバス電圧によって前記第1出力ノード(N1)を前記VSSよりも高くする高VSS工程と;
前記高VSS工程の後に、前記プルダウン段(307)が、前記第1出力ノード(N1)の電圧を前記プルダウン段(307)の制御電圧として使用することによって、前記第2出力ノード(N2)と前記第3出力ノード(N3)とをそれぞれ前記VSSバスに導通させ、その結果、前記第2出力ノード(N2)と前記第3出力ノード(N3)をそれぞれ前記VSSまで引き下げるVSS引下工程と;
前記VSS引下工程の後に、前記出力段(311)が、前記第2出力ノード(N2)と前記第3出力ノード(N3)それぞれの電圧を前記出力段(311)の制御電圧として使用することによって、前記ブースト電圧バスを、前記第1の出力(208)と前記第2の出力(210)とに導通させ、その結果、前記第1制御電圧と前記第2制御電圧とをそれぞれ、前記ブーストバス電圧に引き上げる第2ブースト電圧引上工程と;
前記第2ブースト電圧引上工程の後に、前記分流回路(205)が、前記第1制御端子と前記第2制御端子とにそれぞれ前記ブーストバス電圧をかけることによって、前記正の静電気放電現象による電流のために前記静電気放電バスから前記VSSバスを導通状態にする大電流経路を提供する大電流経路提供工程と
を有することを特徴とする、動作方法。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US10/684,112 | 2003-10-10 | ||
US10/684,112 US6970336B2 (en) | 2003-10-10 | 2003-10-10 | Electrostatic discharge protection circuit and method of operation |
PCT/US2004/031052 WO2005039011A1 (en) | 2003-10-10 | 2004-09-22 | Electrostatic discharge protection circuit and method of operation |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2007511898A JP2007511898A (ja) | 2007-05-10 |
JP2007511898A5 JP2007511898A5 (ja) | 2007-09-27 |
JP4727584B2 true JP4727584B2 (ja) | 2011-07-20 |
Family
ID=34422912
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006533964A Expired - Lifetime JP4727584B2 (ja) | 2003-10-10 | 2004-09-22 | 静電気放電に対する保護回路及びその動作方法 |
Country Status (7)
Country | Link |
---|---|
US (1) | US6970336B2 (ja) |
EP (1) | EP1673844A1 (ja) |
JP (1) | JP4727584B2 (ja) |
KR (1) | KR101110942B1 (ja) |
CN (1) | CN100521439C (ja) |
TW (1) | TWI413227B (ja) |
WO (1) | WO2005039011A1 (ja) |
Families Citing this family (49)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3796034B2 (ja) * | 1997-12-26 | 2006-07-12 | 株式会社ルネサステクノロジ | レベル変換回路および半導体集積回路装置 |
US7583484B2 (en) * | 2003-08-20 | 2009-09-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | Circuit and method for ESD protection |
TWI224391B (en) * | 2004-02-10 | 2004-11-21 | Univ Nat Chiao Tung | Electrostatic discharge protection circuit |
US20060028776A1 (en) * | 2004-08-09 | 2006-02-09 | Michael Stockinger | Electrostatic discharge protection for an integrated circuit |
US7518841B2 (en) * | 2004-11-02 | 2009-04-14 | Industrial Technology Research Institute | Electrostatic discharge protection for power amplifier in radio frequency integrated circuit |
US7446990B2 (en) * | 2005-02-11 | 2008-11-04 | Freescale Semiconductor, Inc. | I/O cell ESD system |
CN101258597A (zh) * | 2005-07-08 | 2008-09-03 | Nxp股份有限公司 | 具有静电放电保护的集成电路 |
US7639462B2 (en) * | 2005-10-25 | 2009-12-29 | Honeywell International Inc. | Method and system for reducing transient event effects within an electrostatic discharge power clamp |
US20070267748A1 (en) * | 2006-05-16 | 2007-11-22 | Tran Tu-Anh N | Integrated circuit having pads and input/output (i/o) cells |
US7808117B2 (en) * | 2006-05-16 | 2010-10-05 | Freescale Semiconductor, Inc. | Integrated circuit having pads and input/output (I/O) cells |
US7660086B2 (en) * | 2006-06-08 | 2010-02-09 | Cypress Semiconductor Corporation | Programmable electrostatic discharge (ESD) protection device |
US7589945B2 (en) * | 2006-08-31 | 2009-09-15 | Freescale Semiconductor, Inc. | Distributed electrostatic discharge protection circuit with varying clamp size |
JP4917394B2 (ja) * | 2006-09-15 | 2012-04-18 | ルネサスエレクトロニクス株式会社 | 出力回路 |
WO2008059451A2 (en) * | 2006-11-15 | 2008-05-22 | Nxp B.V. | Protection circuit with overdrive technique |
KR100996195B1 (ko) | 2007-04-05 | 2010-11-24 | 주식회사 하이닉스반도체 | 정전기 방전 보호 장치 |
WO2008132561A1 (en) * | 2007-04-27 | 2008-11-06 | Freescale Semiconductor, Inc. | Integrated circuit, electronic device and esd protection therefor |
US7777998B2 (en) | 2007-09-10 | 2010-08-17 | Freescale Semiconductor, Inc. | Electrostatic discharge circuit and method therefor |
CN101425799B (zh) * | 2007-11-02 | 2011-04-20 | 晨星半导体股份有限公司 | 用以避免nmos组件承受过高电压的保护电路 |
US7911750B2 (en) * | 2008-02-27 | 2011-03-22 | Freescale Semiconductor, Inc. | Resistor triggered electrostatic discharge protection |
KR101633858B1 (ko) * | 2009-02-17 | 2016-06-28 | 삼성전자주식회사 | 패드인터페이스회로 및 패드인터페이스회로 신뢰성 향상방법 |
US8760827B2 (en) * | 2009-04-15 | 2014-06-24 | International Business Machines Corporation | Robust ESD protection circuit, method and design structure for tolerant and failsafe designs |
CN102474094B (zh) | 2009-08-06 | 2014-11-12 | 飞思卡尔半导体公司 | 具有保护电路的电子装置 |
JP2011228372A (ja) * | 2010-04-16 | 2011-11-10 | Toshiba Corp | 半導体集積回路装置 |
US8456784B2 (en) * | 2010-05-03 | 2013-06-04 | Freescale Semiconductor, Inc. | Overvoltage protection circuit for an integrated circuit |
TWI420770B (zh) * | 2010-10-12 | 2013-12-21 | Innolux Corp | 具有靜電放電保護的驅動器電路 |
US8730625B2 (en) * | 2011-09-22 | 2014-05-20 | Freescale Semiconductor, Inc. | Electrostatic discharge protection circuit for an integrated circuit |
KR101885334B1 (ko) * | 2012-01-18 | 2018-08-07 | 삼성전자 주식회사 | 정전기 방전 보호 회로 |
CN103795049B (zh) * | 2012-10-29 | 2017-03-01 | 台湾积体电路制造股份有限公司 | 使用i/o焊盘的esd保护电路 |
US8867180B2 (en) * | 2012-11-30 | 2014-10-21 | Tesla Motors, Inc. | Dynamic current protection in energy distribution systems |
US9362252B2 (en) | 2013-03-13 | 2016-06-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method and apparatus of ESD protection in stacked die semiconductor device |
US9076656B2 (en) * | 2013-05-02 | 2015-07-07 | Freescale Semiconductor, Inc. | Electrostatic discharge (ESD) clamp circuit with high effective holding voltage |
US9064938B2 (en) * | 2013-05-30 | 2015-06-23 | Freescale Semiconductor, Inc. | I/O cell ESD system |
US9425188B2 (en) | 2013-09-26 | 2016-08-23 | Texas Instruments Incorporated | Active ESD protection circuit with blocking diode |
JP6143690B2 (ja) | 2014-03-12 | 2017-06-07 | 株式会社東芝 | 出力回路 |
US9478529B2 (en) | 2014-05-28 | 2016-10-25 | Freescale Semiconductor, Inc. | Electrostatic discharge protection system |
US9553446B2 (en) | 2014-10-31 | 2017-01-24 | Nxp Usa, Inc. | Shared ESD circuitry |
GB2537916B (en) * | 2015-04-30 | 2017-08-30 | Advanced Risc Mach Ltd | Power supply clamp |
CN205621414U (zh) * | 2016-04-26 | 2016-10-05 | 京东方科技集团股份有限公司 | 静电放电电路、阵列基板和显示装置 |
US10074643B2 (en) | 2016-09-22 | 2018-09-11 | Nxp Usa, Inc. | Integrated circuit with protection from transient electrical stress events and method therefor |
US10320185B2 (en) | 2016-09-22 | 2019-06-11 | Nxp Usa, Inc. | Integrated circuit with protection from transient electrical stress events and method therefor |
JP6828588B2 (ja) | 2017-05-22 | 2021-02-10 | 株式会社ソシオネクスト | 半導体装置 |
US10811873B2 (en) * | 2017-11-28 | 2020-10-20 | Stmicroelectronics International N.V. | Power supply clamp for electrostatic discharge (ESD) protection having a circuit for controlling clamp time out behavior |
US11004843B2 (en) * | 2019-01-18 | 2021-05-11 | Nxp Usa, Inc. | Switch control circuit for a power switch with electrostatic discharge (ESD) protection |
US11315919B2 (en) | 2019-02-05 | 2022-04-26 | Nxp Usa, Inc. | Circuit for controlling a stacked snapback clamp |
US10930639B2 (en) | 2019-02-19 | 2021-02-23 | Nxp Usa, Inc. | ESD protection circuit providing multiple detection signals |
US11056879B2 (en) | 2019-06-12 | 2021-07-06 | Nxp Usa, Inc. | Snapback clamps for ESD protection with voltage limited, centralized triggering scheme |
US11581729B2 (en) * | 2020-05-01 | 2023-02-14 | Cypress Semiconductor Corporation | Combined positive and negative voltage electrostatic discharge (ESD) protection clamp with cascoded circuitry |
US11716073B2 (en) * | 2021-04-07 | 2023-08-01 | Mediatek Inc. | Chip with pad tracking |
US12034000B2 (en) * | 2022-03-23 | 2024-07-09 | Nxp B.V. | Double IO pad cell including electrostatic discharge protection scheme with reduced latch-up risk |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06334443A (ja) * | 1993-05-04 | 1994-12-02 | Hewlett Packard Co <Hp> | 動的トリガ手段を備えた静電放電防護回路 |
JPH11297939A (ja) * | 1998-04-15 | 1999-10-29 | Nec Ic Microcomput Syst Ltd | 半導体集積回路装置 |
WO2001078148A1 (en) * | 2000-04-10 | 2001-10-18 | Motorola, Inc. | Electrostatic discharge (esd) protection circuit |
JP2002270774A (ja) * | 2001-03-12 | 2002-09-20 | Hitachi Ltd | 半導体装置 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02113623A (ja) * | 1988-10-21 | 1990-04-25 | Sharp Corp | 集積回路の静電気保護回路 |
US5301084A (en) * | 1991-08-21 | 1994-04-05 | National Semiconductor Corporation | Electrostatic discharge protection for CMOS integrated circuits |
TW270229B (en) * | 1995-01-14 | 1996-02-11 | United Microelectronics Corp | Electrostatic discharge protecting circuit for SCR |
DE69622465T2 (de) | 1995-04-24 | 2003-05-08 | Conexant Systems, Inc. | Verfahren und Apparat zum Koppeln verschiedener, unabhängiger on-Chip-Vdd-Busse an eine ESD-Klemme |
US5907464A (en) | 1997-03-24 | 1999-05-25 | Intel Corporation | MOSFET-based power supply clamps for electrostatic discharge protection of integrated circuits |
US5956219A (en) | 1998-06-08 | 1999-09-21 | Intel Corporation | High voltage power supply clamp circuitry for electrostatic discharge (ESD) protection |
US5946177A (en) | 1998-08-17 | 1999-08-31 | Motorola, Inc. | Circuit for electrostatic discharge protection |
TW441073B (en) * | 2000-03-17 | 2001-06-16 | United Microelectronics Corp | Electrostatic discharge protection circuit for integrated circuit |
US6724603B2 (en) * | 2002-08-09 | 2004-04-20 | Motorola, Inc. | Electrostatic discharge protection circuitry and method of operation |
-
2003
- 2003-10-10 US US10/684,112 patent/US6970336B2/en not_active Expired - Lifetime
-
2004
- 2004-09-22 KR KR1020067006706A patent/KR101110942B1/ko active IP Right Grant
- 2004-09-22 WO PCT/US2004/031052 patent/WO2005039011A1/en active Application Filing
- 2004-09-22 JP JP2006533964A patent/JP4727584B2/ja not_active Expired - Lifetime
- 2004-09-22 CN CNB200480029739XA patent/CN100521439C/zh not_active Expired - Fee Related
- 2004-09-22 EP EP04784769A patent/EP1673844A1/en not_active Withdrawn
- 2004-10-06 TW TW093130261A patent/TWI413227B/zh not_active IP Right Cessation
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06334443A (ja) * | 1993-05-04 | 1994-12-02 | Hewlett Packard Co <Hp> | 動的トリガ手段を備えた静電放電防護回路 |
JPH11297939A (ja) * | 1998-04-15 | 1999-10-29 | Nec Ic Microcomput Syst Ltd | 半導体集積回路装置 |
WO2001078148A1 (en) * | 2000-04-10 | 2001-10-18 | Motorola, Inc. | Electrostatic discharge (esd) protection circuit |
JP2003530698A (ja) * | 2000-04-10 | 2003-10-14 | モトローラ・インコーポレイテッド | 静電放電(esd)保護回路 |
JP2002270774A (ja) * | 2001-03-12 | 2002-09-20 | Hitachi Ltd | 半導体装置 |
Also Published As
Publication number | Publication date |
---|---|
CN1868104A (zh) | 2006-11-22 |
US20050078419A1 (en) | 2005-04-14 |
KR101110942B1 (ko) | 2012-03-13 |
KR20060122813A (ko) | 2006-11-30 |
JP2007511898A (ja) | 2007-05-10 |
CN100521439C (zh) | 2009-07-29 |
TW200525726A (en) | 2005-08-01 |
WO2005039011A1 (en) | 2005-04-28 |
US6970336B2 (en) | 2005-11-29 |
TWI413227B (zh) | 2013-10-21 |
EP1673844A1 (en) | 2006-06-28 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
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|
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|
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|
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|
A602 | Written permission of extension of time |
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|
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|
A602 | Written permission of extension of time |
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|
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A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140422 Year of fee payment: 3 |
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R250 | Receipt of annual fees |
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R250 | Receipt of annual fees |
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R250 | Receipt of annual fees |
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R250 | Receipt of annual fees |
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S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
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R350 | Written notification of registration of transfer |
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R250 | Receipt of annual fees |
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R250 | Receipt of annual fees |
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|
R250 | Receipt of annual fees |
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|
R250 | Receipt of annual fees |
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R250 | Receipt of annual fees |
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R250 | Receipt of annual fees |
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