KR101039856B1 - 정전기 방전 회로 - Google Patents

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Abstract

본 발명은 반도체 장치의 내부 회로를 정전기 방전 의한 손상으로부터 보호하는 정전기 방전 회로에 관하여 개시한다. 개시된 본 발명의 정전기 방전 회로는제 1 및 제 2 전압 라인으로 유입된 정전기 전류에 의해 발생하는 전압 강하를 검출하여 풀업 및 풀다운 검출 전압으로 제공하는 트리거부, 상기 풀업 및 풀다운 검출 전압에 의해 동작하여 입출력 패드로 유입된 상기 정전기 전류를 상기 제 1 또는 제 2 전압 라인으로 방전하는 보조 방전부, 상기 풀다운 검출 전압에 의해 동작하여 상기 제 1 및 제 2 전압 라인을 도통시켜 상기 정전기 전류를 파워 패드로 방전시키는 주방전부; 및 상기 풀다운 검출 전압에 의해 동작하여 상기 입출력 패드에서 내부 회로로 인가되는 상기 정전기 전류를 방전하는 CDM 방전부를 포함함을 특징으로 한다.

Description

정전기 방전 회로{A circuit for electrostatic to discharge}
본 발명은 반도체 장치의 내부 회로를 정전기 방전(Electrostatic Discharge, ESD)의한 손상으로부터 보호하는 정전기 방전 회로에 관한 것이다.
일반적으로, 반도체 장치는 정전기 전류로 인해 내부 회로가 손상되는 것을 방지하기 위해 패드와 내부 회로 사이에 정전기 방전 회로를 설치한다.
한편, 반도체 기술의 고속, 고집적화에 부합하고자 내부 회로를 구성하는 소자들의 게이트 산화막 두께가 점점 얇아지며, 이에 따라 이들을 파괴하는 파괴 전압도 함께 낮아지고 있다.
따라서, 정전기 방전 회로의 동작 전압과 내부 회로의 파괴 전압의 차이가 줄어들어 정전기 방전 회로의 설계 마진을 확보하기가 더욱 어려워지고 있다.
도 1에 도시된 종래의 정전기 방전 회로를 참조하여 상기한 문제점을 살펴본다. 종래의 정전기 방전 보호 회로는, 입출력 패드(10)와 내부 회로 즉 입력 버퍼(16) 사이에 정전기 방전 소자로 GGNMOS(N1), GPPMOS(P1), CDM 저항(R2), CDM GGNMOS(N2), 캐패시터(C1), 저항(R1) 및 GCNMOS(N3)를 포함하여 구성된다.
도 1과 같이 구성된 종래의 정전기 방전 회로의 동작을 살펴보면, 입출력 패 드(IO)(10)를 통해 양성 정전기(+)가 유입되어 접지 전압 패드(VSS)(14)로 방전되는 경우, GPPMOS(P1)가 기생 다이오드로 동작하여 상기 양성 정전기(+)를 전원 전압 라인(17)으로 인가하고, 캐패시터(C1)를 관통하는 정전기 초기의 교류 성분에 의해 저항(R1)에서 발생하는 전압 강하가 GCNMOS(N3)의 문턱 전압보다 높아지면 GCNMOS(N3)가 동작하여 전원 전압 라인(17)과 접지 전압 라인(19)을 도통시켜 상기 양성 정전기(+)를 접지 전압 패드(14)로 방전시킨다. 이어서, GGNMOS(N1)가 동작하여 입출력 패드(10)와 접지 전압 라인(19)을 도통시켜 입출력 패드(10)로 유입되는 상기 양성 정전기(+)를 접지 전압 패드(14)로 방전시킨다.
그리고, 입출력 패드(10)를 통해 음성 정전기(-)가 유입되어 전원 전압 패드(VCC)(12)로 방전되는 경우, GGNMOS(N1)가 기생 다이오드로 동작하여 상기 음성 정전기(-)를 접지 전압 라인(19)으로 인가하고, 캐패시터(C1)를 관통하는 정전기 초기의 교류 성분에 의해 저항(R1)에서 발생하는 전압 강하가 GCNMOS(N3)의 문턱 전압보다 높아지면 GCNMOS(N3)가 동작하여 전원 전압 라인(17)과 접지 전압 라인(19)을 도통시켜 상기 음성 정전기(-)를 전원 전압 패드(12)로 방전시킨다. 이어서, GPPMOS(P1)가 동작하여 입출력 패드(10)와 전원 전압 라인(17)을 도통시켜 입출력 패드(10)로 유입되는 상기 음성 정전기(-)를 전원 전압 패드(12)로 방전시킨다.
이때, 입출력 패드(10)로 유입된 정전기가 전원 전압 패드(12) 또는 접지 전압 패드(14)로 방전되는 동안 입출력 패드(10)의 전압이 상승하여 입력 버퍼(16)가 파괴되는 것을 방지하기 위해 입력 버퍼(16)와 전단에 배치된 CMD 저항(R2)은 저항 값이 크게 설계되어 많은 양의 정전기 전류가 흐르지 못하도록 하며, 저항(R2)을 통과한 정전기 전류를 CMD GGNMOS(N2)에 의해 방전시켜 입력 버퍼(16)를 보호한다.
한편, 종래의 정전기 방전 회로를 구성하는 소자들을 구동시키기 위한 동작 전압이 매우 높은 편이다. 예컨대, GCNMOS(N3), GGNMOS(N1), GPPMOS(P1)은 각각 약 6.2V, 8.3V, 8.1V에서 동작하는데, 입력 버퍼(16)의 게이트 산화막의 두께가 얇아져 파괴 전압이 정전기 방전 회로의 동작 전압보다 낮아지게 되면 정전기 방전 회로가 동작하기 전에 입력 버퍼(16)의 게이트 산화막이 파괴될 수 있는 문제가 있다.
또한, 각 입출력 패드(10)마다 상기의 구성을 갖는 정전기 방전 회로를 구비하여야 하므로, 정전기 방전 회로에 의해 반도체 장치의 면적이 증가하는 문제가 있다.
본 발명은 반도체 장치의 면적을 개선하면서 낮은 동작 전압을 갖는 정전기 방전 회로를 제공한다.
본 발명의 정전기 방전 회로는 제 1 및 제 2 전압 라인으로 유입된 정전기 전류에 의해 발생하는 전압 강하를 검출하여 풀업 및 풀다운 검출 전압으로 제공하는 트리거부; 상기 풀업 및 풀다운 검출 전압에 의해 동작하여 입출력 패드로 유입된 상기 정전기 전류를 상기 제 1 또는 제 2 전압 라인으로 방전하는 보조 방전부; 상기 풀다운 검출 전압에 의해 동작하여 상기 제 1 및 제 2 전압 라인을 도통시켜 상기 정전기 전류를 방전시키는 주방전부; 및 상기 풀다운 검출 전압에 의해 동작하여 상기 입출력 패드에서 내부 회로로 인가되는 상기 정전기 전류를 방전하는 CDM 방전부;를 포함한다.
상기 트리거부는, 상기 제 1 및 제 2 전압 라인에 각각 연결된 제 1 및 제 2 저항와, 상기 제 1 및 제 2 저항 사이에 다수의 다이오드가 직렬로 연결된 다이오드 체인을 포함한다.
상기 다이오드 체인은 상기 내부 회로의 정상 동작 전압보다 높은 전압에서 동작하도록 직렬 연결된 상기 다이오드의 수가 조절됨이 바람직하다.
상기 각 다이오드는 캐소드가 상기 제 1 전압 라인에 연결된 상기 제 1 저항을 향하고, 애노드가 상기 제 2 전압 라인에 연결된 상기 제 2 저항을 향하도록 연결됨이 바람직하다.
상기 트리거부는 상기 제 1 저항과 상기 다이오드 체인 사이의 공통 노드를 통해 상기 풀업 검출 전압을 출력하고, 상기 제 2 저항과 상기 다이오드 체인 사이의 공통 노드를 통해 상기 풀다운 검출 전압을 출력함이 바람직하다.
상기 보조 방전부는, 상기 입출력 패드와 상기 제 1 전압 라인 사이에 연결되어 상기 풀업 검출 전압에 의해 동작하여 상기 입출력 패드와 상기 제 1 전압 라인을 도통시키는 PMOS 트랜지스터; 및 상기 입출력 패드와 상기 제 2 전압 라인 사이에 연결되어 상기 풀다운 검출 전압에 의해 동작하여 상기 입출력 패드와 상기 제 2 전압 라인을 도통시키는 NMOS 트랜지스터;를 포함한다.
상기 각 트랜지스터는 소스와 벌크가 연결됨이 바람직하다.
상기 주방전부는 상기 제 1 및 제 2 전압 라인 사이에 연결되며 상기 풀다운 검출 전압에 의해 동작하는 NMOS 트랜지스터를 포함함이 바람직하다.
상기 CDM 방전부는 상기 입출력 패드와 상기 내부 회로 사이에 연결되는 저항과, 상기 내부 회로의 입력단과 상기 제 2 전압 라인 사이에 연결되며 상기 풀다운 검출 전압에 의해 동작하는 NMOS 트랜지스터를 포함함이 바람직하다.
본 발명의 다른 정전기 방전 회로는, 다수의 입출력 패드에 각각 대응되며 상기 각 입출력 패드에 유입된 정전기를 제 1 및 제 2 전압 라인으로 방전하는 보조 방전 회로들; 상기 다수의 입출력 패드가 공유하는 파워 패드에 대응되며 상기 다수의 입출력 패드 중 어느 하나라도 상기 정전기가 유입되면 해당되는 상기 보조 방전 회로와 함께 동작하여 상기 정전기를 방전시키는 파워 클램프; 및 상기 제 1 및 제 2 전압 라인으로 유입된 상기 정전기 전류에 의해 발생하는 전압 강하를 검출하여 풀업 및 풀다운 검출 전압으로 상기 파워 클램프 및 상기 각 보조 방전 회로에 제공하는 트리거부;를 포함한다.
상기 보조 방전 회로 각각은, 상기 풀업 및 풀다운 검출 전압에 의해 동작하여 상기 입출력 패드와 상기 제 1 및 제 2 전압 라인을 선택적으로 연결하여 상기 입출력 패드로 유입된 정전기를 방전하는 보조 방전부; 및 상기 풀다운 검출 전압에 의해 동작하며 상기 입출력 패드로부터 상기 내부 회로로 유입되는 상기 정전기를 방전하는 CDM 방전부;를 포함한다.
상기 보조 방전부는, 상기 입출력 패드와 상기 제 1 전압 라인 사이에 연결 되어 상기 풀업 검출 전압에 의해 동작하여 상기 입출력 패드와 상기 제 1 전압 라인을 도통시키는 PMOS 트랜지스터; 및 상기 입출력 패드와 상기 제 2 전압 라인 사이에 연결되어 상기 풀다운 검출 전압에 의해 동작하여 상기 입출력 패드와 상기 제 2 전압 라인을 도통시키는 NMOS 트랜지스터;를 포함한다.
상기 CDM 방전부는 상기 입출력 패드와 상기 내부 회로 사이에 연결되는 저항과, 상기 내부 회로의 입력단과 상기 제 2 전압 라인 사이에 연결되며 상기 풀다운 검출 전압에 의해 동작하는 NMOS 트랜지스터를 포함한다.
상기 파워 클램프는 상기 파워 패드와 상기 제 1 또는 제 2 전원 라인 사이에 연결되며 상기 풀다운 검출 전압에 의해 동작하여 상기 정전기를 상기 파워 패드로 방전하는 NMOS 트랜지스터를 포함한다.
상기 파워 클램프는 상기 파워 패드가 접지 파워 패드이면 상기 접지 파워 패드와 상기 제 1 전원 라인 사이에 상기 NMOS 트랜지스터를 연결하고, 상기 파워 패드가 전원 파워 패드이면 상기 전원 파워 패드와 상기 제 2 전원 라인 사이에 상기 NMOS 트랜지스터를 연결함이 바람직하다.
상기 트리거부는 상기 파워 클램프에 일대 일로 대응됨이 바람직하다.
상기 트리거부는 복수의 파워 클램프에 대응됨이 바람직하다.
상기 제 1 및 제 2 전압 라인에 각각 연결된 제 1 및 제 2 저항과, 상기 제 1 및 제 2 저항 사이에 다수의 다이오드가 직렬로 연결된 다이오드 체인을 포함한다.
상기 다이오드 체인은 상기 내부 회로의 정상 동작 전압보다 높은 전압에서 동작하도록 직렬 연결된 상기 다이오드의 수가 조절됨이 바람직하다.
상기 각 다이오드는 캐소드가 상기 제 1 전압 라인에 연결된 상기 제 1 저항을 향하고, 애노드가 상기 제 2 전압 라인에 연결된 상기 제 2 저항을 향하도록 연결됨이 바람직하다.
상기 트리거부는 상기 제 1 저항과 상기 다이오드 체인 사이의 공통 노드를 통해 상기 풀업 검출 전압을 출력하고, 상기 제 2 저항과 상기 다이오드 체인 사이의 공통 노드를 통해 상기 풀다운 검출 전압을 출력함이 바람직하다.
상기 풀업 및 풀다운 검출 전압은 풀업 및 풀다운 트리거 라인을 통해 상기 파워 클램프부와 상기 각각의 보조 방전 회로로 제공됨이 바람직하다.
본 발명은 낮은 동작 전압을 갖는 정전기 방전 회로를 제공하여 정전기로부터 내부 회로를 효율적으로 보호하며, 일부 방전 소자를 다수의 정전기 방전 회로가 공유함으로써 반도체 장치의 면적을 개선한다.
도 2를 참조하면, 본 발명의 제 1 실시예에 따른 정전기 방전 회로는, 입출력 패드(20)로 유입된 정전기 전류를 전압 라인(27, 29)으로 방전하는 보조 방전부(21), 전압 라인(27, 29)으로 유입된 상기 정전기 전류의 초기 교류 성분에 의해 트리거 전압을 제공하는 트리거부(23), 트리거 전압에 의해 구동되어 전압 라인(27, 29)을 서로 도통시켜 방전하는 주방전부(25) 및 입출력 패드(20)에서 입력 버퍼(26)로 유입되는 정전기 전류를 전압 라인(29)으로 방전시키는 CDM 방전부(28)를 포함한다.
구체적으로, 보조 방전부(21)는 입출력 패드(20)로 유입된 정전기의 전압에 의해 선택적으로 동작하여 입출력 패드(20)와 전원 전압 라인(27)을 도통시키는 PMOS 트랜지스터(P2)와, 상기 정전기의 전압에 의해 선택적으로 동작하여 입출력 패드(20)와 접지 전압 라인(29)을 도통시키는 NMOS 트랜지스터(N4)를 포함한다. 이들 각 트랜지스터(N4, P2)는 소스와 벌크가 연결되어 인가되는 정전기의 특성에 따라 기생 다이오드와 MOS 트랜지스터로써 동작한다. 이때, 각 트랜지스터(N4, P2)는 후술될 트리거부(23)에서 출력되는 풀업 및 풀다운 검출 전압 V1, V2이 각 트랜지스터(N4, P2)의 문턱 전압보다 높으면 동작한다.
트리거부(23)는 전원 전압 라인(27)과 접지 전압 라인(29)에 각각 연결된 저항(R4, R5)과 저항(R4, R5) 사이에 연결된 다이오드 체인(DC)을 포함한다. 다이오드 체인(DC)는 직렬 연결된 다수의 다이오드들(D1, ~ DN, N은 자연수)을 포함하며, 그 수는 반도체 장치의 정상 동작 전압 이상의 전압이 인가될 때 동작하도록 조절되어야 한다. 각 다이오드는 캐소드가 저항(R4)을 향하고 애노드가 저항(R5)을 향하게 연결된다. 트리거부(23)는 전압 라인(27, 29)으로 유입된 정전기 전류의 초기 교류 성분에 의해 저항(R4, R5)에서 발생하는 각각의 전압 강하를 풀업 및 풀다운 검출 전압 V1, V2로 제공하여, 보조 방전부(21)와 주방전부(25) 및 CDM 방전부(28)를 구동시킨다.
주방전부(25)는 전원 전압 라인(27)과 접지 전압 라인(29)에 연결된 NMOS 트랜지스터(N6)를 포함하고, 풀다운 검출 전압 V2이 NMOS 트랜지스터(N6)의 문턱 전압보다 높아지면 동작하여 전원 전압 라인(27)과 접지 전압 라인(29)을 도통시켜 정전기 전류를 방전한다.
CDM 방전부(28)는 입출력 패드(20)와 입력 버퍼(26)에 연결되는 저항(R3)과 입력 버퍼(26)와 접지 전압 라인(29)에 연결되는 NMOS 트랜지스터(N5)를 포함한다. 여기서, 저항(R3)은 입출력 패드(20)로 유입된 정전기가 전원 전압 패드(22) 또는 접지 전압 패드(24)로 방전되는 동안 입출력 패드(20)의 전압이 상승하여, 입력 버퍼(26)가 파괴되는 것을 방지하기 위해 저항값이 크게 설계된다. 그리고, NMOS 트랜지스터(N5)는 풀다운 검출 전압 V2이 NMOS 트랜지스터(N5)의 문턱 전압보다 높아지면 동작하여 입력 버퍼(26)의 입력단과 접지 전압 라인(29)을 도통시켜 정전기 전류를 방전한다.
상기와 같이 구성된 본 발명의 제 1 실시예에 따른 정전기 방전 회로의 동작을 살펴본다.
우선, 입출력 패드(20)를 통해 양성 정전기(+)가 유입되어 접지 전압 패드(24)로 방전되는 경우, 초기에는 PMOS 트랜지스터(P2)가 순간적으로 높은 전압을 갖는 정전기에 의해 드레인과 웰의 경로를 따라 전하들이 이동하는 기생 다이오드로 동작하여 상기 양성 정전기(+)를 전원 전압 라인(27)으로 방전하고, 전원 전압 라인(27)으로 방전된 상기 양성 정전기(+)는 저항(R4, R5) 및 다이오드 체인(DC)에 통해 접지 전압 라인(29)으로 방전되어 결국 접지 전압 패드(24)로 방전된다.
이때, 초기 양성 정전기(+)가 저항(R5)을 흐르면서 발생하는 전압 강하가 증가하여 풀다운 검출 전압 V2가 NMOS 트랜지스터(N4)의 게이트 문턱 전압만큼 상승하면 NMOS 트랜지스터(N4)의 모스펫(MOSFET) 채널이 열리면서 정전기 전류가 NMOS 트랜지스터(N4)를 통해 방전하여 입출력 패드(20)의 전압을 감소시킨다.
동시에, 입력 버퍼(26)의 전단에 배치된 NMOS 트랜지스터(N5)도 함께 동작하므로, 입력 버퍼(26)의 게이트 전압 상승을 억제시킨다. 또한, NMOS 트랜지스터(N5)는 작은 사이즈로 설계되며, 저항(R3)에 의해 많은 정전기 전류가 흐르지 못하도록 보호를 받는다.
이후, 양의 정전기(+)가 증가함에 따라 다시 저항(R5)에 의해 풀다운 검출 전압 V2가 주방전부(25)의 문턱 전압만큼 상승하면 NMOS 트랜지스터(N6)가 동작하여 정전기를 PMOS 트랜지스터(P2)의 기생 다이오드와 NMOS 트랜지스터(N6)의 모스펫 채널을 통해 방전하는 경로가 추가적으로 발생한다.
다음으로, 입출력 패드(20)를 통해 음성 정전기(-)가 유입되어 전원 전압 패드(22)로 방전되는 경우, 초기에는 NMOS 트랜지스터(N4)가 기생 다이오드로 동작하여 상기 음성 정전기(-)를 접지 전압 라인(29)으로 방전하고, 접지 전압 라인(29)으로 방전된 상기 음성 정전기(-)는 저항(R4, R5) 및 다이오드 체인(DC)에 통해 전원 전압 라인(27)으로 방전되어 결국 전원 전압 패드(22)로 방전된다.
이때, 초기 음의 정전기(-)가 저항(R4)을 거쳐 흐르면서 발생하는 전압 강하 즉, 풀업 검출 전압 V1이 PMOS 트랜지스터(P2)의 게이트 문턱 전압만큼 상승하면 PMOS 트랜지스터(P2)의 모스펫 채널이 열리면서 정전기 전류가 PMOS 트랜지스터(P2)를 통해 방전하여 입출력 패드(20)의 전압을 감소시킨다.
이후, 음의 정전기(-)가 증가함에 따라 다시 저항(R5)에 의해 발생한 풀다운 전압 검출 전압 V2가 주방전부(25)의 문턱 전압만큼 상승하면 NMOS 트랜지스터(N6) 의 모스펫 채널이 열려 정전기를 NMOS 트랜지스터(N6)의 채널과 NMOS(N4)의 기생 다이오드를 통해 방전하는 경로가 추가적으로 발생한다.
상기와 같이, 본 발명의 제 1 실시예에 따른 정전기 방전 회로는 트리거부(23)에 의해 검출된 풀업 및 풀다운 검출 전압 V1, V2에 의해 MOS 트랜지스터들(P2, N4 내지 N6)를 구동시키므로, 이들의 동작 전압이 낮아지는 효과가 있다.
도 3을 참조하여 본 발명의 제 2 실시예에 따른 정전기 방전 회로를 살펴본다.
도 3을 참조하면, 본 발명의 제 2 실시예에 따른 정전기 방전 회로는, 각각의 입출력 패드(30)에 대응되는 보조 방전 회로(31)와, 다수의 입출력 패드(30)가 공유하는 각 파워 패드(32, 34)에 대응되며 상기 다수의 입출력 패드(30) 중 어느 하나라도 정전기가 유입되면 해당되는 보조 방전 회로(31)와 함께 동작하여 정전기를 방전시키는 파워 클램프(33) 및 각 파워 패드(32, 34)에 대응되며 파워 라인(37, 39)으로 유입된 초기 정전기에 의해 발생하는 전압 강하를 검출하여 풀업 및 풀다운 검출 전압 V1, V2을 다수의 보조 방전 회로(31) 및 파워 클램프(33)로 제공하는 트리거부(35)를 포함한다.
각 보조 방전 회로(31)는 보조 방전부(36)와 CDM 방전부(38)를 포함한다.
보조 방전부(36)는 도 2의 보조 방전부(21)와 동일하게 구성된다. 즉, 입출력 패드(30)로 유입된 정전기의 전압에 의해 선택적으로 동작하여 입출력 패드(30)와 전원 전압 라인(37) 및 접지 전압 라인(39)을 도통시키는 PMOS 트랜지스터(P3)와, NMOS 트랜지스터(N7)를 포함한다.
이들 각 트랜지스터(N7, P3)는 소스와 벌크가 연결되어 인가되는 정전기의 특성에 따라 기생 다이오드와 MOS 트랜지스터로써 동작한다. 그리고, 각 트랜지스터(N7, P3)는 풀업 및 풀다운 검출 전압 V1, V2이 각 트랜지스터(N7, P3)의 문턱 전압보다 높으면 동작한다.
CDM 방전부(38)는 도 2의 CDM 방전부(28)와 동일하게 구성된다. 즉, CDM 방전부(38)는 입출력 패드(30)와 입력 버퍼(미도시)에 연결되는 저항(R6)과 입력 버퍼(미도시)와 접지 전압 라인(39)에 연결되는 NMOS 트랜지스터(N8)를 포함한다.
그리고, NMOS 트랜지스터(N8)는 풀다운 검출 전압 V2이 NMOS 트랜지스터(N8)의 문턱 전압보다 높아지면 동작하여 입력 버퍼(미도시)의 입력단과 접지 전압 라인(39)을 도통시켜 정전기 전류를 방전한다.
파워 클램프부(33)는 전원 전압 패드(32)에 대응되는 경우 접지 전압 라인(39)과 전원 전압 패드(32) 사이에, 접지 전압 패드(34)에 대응되는 경우 전원 전압 라인(37)과 접지 전압 패드(34) 사이에 연결되는 NMOS 트랜지스터(N9)를 포함하고, 풀다운 검출 전압 V2가 NMOS 트랜지스터(N9)의 게이트 문턱 전압보다 높으면 동작하여, 각 파워 패드(32, 34)로 유입된 정전기에 의해 이종 또는 동종의 파워 사이의 전압 상승을 억제한다.
트리거부(35)는 도 2의 트리거부(23)와 동일하게 구성된다. 즉, 전원 전압 라인(37) 또는 접지 전압 라인(39)에 각각 연결된 저항(R7, R8)과 저항(R7, R8) 사이에 연결된 다이오드 체인(DC1)을 포함하며, 초기 정전기 전류에 의해 저항(R7, R8)에서 발생하는 각각의 전압 강하를 검출하여 풀업 및 풀다운 검출 전압 V1, V2 을 제공한다.
이때, 풀업 및 풀다운 검출 전압 V1, V2은, 선폭이 작은 풀업 및 풀다운 트리거 라인(40, 41)을 통해 파워 클램프부(33) 및 각각의 보조 방전 회로(31)로 제공된다.
상기와 같이 구성된 본 발명의 제 2 실시예에 따른 정전기 방전 회로의 동작은 제 1 실시예에 따른 정전기 방전 회로의 동작과 마찬가지로, 입출력 패드(30) 중 어느 하나로 정전기가 유입되면, 트리거부(35)에서 검출된 풀업 및 풀다운 검출 전압 V1, V2에 의해 파워 클램프부(33) 및 해당되는 보조 방전 회로(31)를 구동시키므로 이들의 동작 전압이 낮아지는 효과가 있다.
또한, 도 3에 도시된 바와 같이, 파워 클램프부(33)와 트리거부(35)를 최소한 둘 이상의 보조 방전 회로(31)가 공유함으로써 정전기 방전 회로의 전체 면적을 개선하는 효과가 있다.
도 4를 참조하여 본 발명의 제 3 실시예에 따른 정전기 방전 회로를 살펴본다.
본 발명의 제 3 실시예에 따른 정전기 방전 회로는, 제 2 실시예에 따른 정전기 방전 회로와 유사하게 구성된다. 즉, 각 입출력 패드(50)에 대응되는 보조 방전 회로(51)는 도 4의 보조 방전 회로(31)와 동일하며, 각 파워 패드(52, 54)에 대응되는 파워 클램프부(53)는 도 4의 파워 클램프부(33)와 동일하다.
다만, 제 3 실시예에 따른 정전기 방전 회로는 제 2 실시예에 따른 정전기 방전 회로가 각 파워 패드(32, 34)에 대응하여 트리거부(35)를 구비한 것과 달리, 복수개의 파워 패드(52, 54)가 트리거부(55)를 공유하게 함으로써 정전기 방전 회로의 전체 면적을 더욱 개선할 수 있다.
도 1은 종래 기술에 따른 정전기 방전 회로의 상세 회로도.
도 2는 본 발명의 제 1 실시예에 따른 정전기 방전 회로의 상세 회로도.
도 3은 본 발명의 제 2 실시예에 따른 정전기 방전 회로의 상세 회로도.
도 4는 본 발명의 제 3 실시예에 따른 정전기 방전 회로의 상세 회로도.

Claims (22)

  1. 제 1 및 제 2 전압 라인으로 유입된 정전기 전류에 의해 발생하는 전압 강하를 검출하여 풀업 및 풀다운 검출 전압으로 제공하는 트리거부;
    상기 풀업 및 풀다운 검출 전압에 의해 동작하여 입출력 패드로 유입된 상기 정전기 전류를 상기 제 1 또는 제 2 전압 라인으로 방전하는 보조 방전부;
    상기 풀다운 검출 전압에 의해 동작하여 상기 제 1 및 제 2 전압 라인을 도통시켜 상기 정전기 전류를 방전시키는 주방전부; 및
    상기 풀다운 검출 전압에 의해 동작하여 상기 입출력 패드에서 내부 회로로 인가되는 상기 정전기 전류를 방전하는 CDM 방전부;
    를 포함하는 정전기 방전 회로.
  2. 제 1 항에 있어서,
    상기 트리거부는, 상기 제 1 및 제 2 전압 라인에 각각 연결된 제 1 및 제 2 저항와, 상기 제 1 및 제 2 저항 사이에 다수의 다이오드가 직렬로 연결된 다이오드 체인을 포함하는 정전기 방전 회로.
  3. 제 2 항에 있어서,
    상기 다이오드 체인은 상기 내부 회로의 정상 동작 전압보다 높은 전압에서 동작하도록 직렬 연결된 상기 다이오드의 수가 조절되는 정전기 방전 회로.
  4. 제 2 항에 있어서,
    상기 각 다이오드는 캐소드가 상기 제 1 전압 라인에 연결된 상기 제 1 저항을 향하고, 애노드가 상기 제 2 전압 라인에 연결된 상기 제 2 저항을 향하도록 연결되는 정전기 방전 회로.
  5. 제 2 항에 있어서,
    상기 트리거부는 상기 제 1 저항과 상기 다이오드 체인 사이의 공통 노드를 통해 상기 풀업 검출 전압을 출력하고, 상기 제 2 저항과 상기 다이오드 체인 사이의 공통 노드를 통해 상기 풀다운 검출 전압을 출력하는 정전기 방전 회로.
  6. 제 1 항에 있어서,
    상기 보조 방전부는,
    상기 입출력 패드와 상기 제 1 전압 라인 사이에 연결되어 상기 풀업 검출 전압에 의해 동작하여 상기 입출력 패드와 상기 제 1 전압 라인을 도통시키는 PMOS 트랜지스터; 및
    상기 입출력 패드와 상기 제 2 전압 라인 사이에 연결되어 상기 풀다운 검출 전압에 의해 동작하여 상기 입출력 패드와 상기 제 2 전압 라인을 도통시키는 NMOS 트랜지스터;
    를 포함하는 정전기 방전 회로.
  7. 제 6 항에 있어서,
    상기 각 트랜지스터는 소스와 벌크가 연결되는 정전기 방전 회로.
  8. 제 1 항에 있어서,
    상기 주방전부는 상기 제 1 및 제 2 전압 라인 사이에 연결되며 상기 풀다운 검출 전압에 의해 동작하는 NMOS 트랜지스터를 포함하는 정전기 방전 회로.
  9. 제 1 항에 있어서,
    상기 CDM 방전부는 상기 입출력 패드와 상기 내부 회로 사이에 연결되는 저항과, 상기 내부 회로의 입력단과 상기 제 2 전압 라인 사이에 연결되며 상기 풀다운 검출 전압에 의해 동작하는 NMOS 트랜지스터를 포함하는 정전기 방전 회로.
  10. 다수의 입출력 패드에 각각 대응되며 상기 각 입출력 패드에 유입된 정전기를 제 1 및 제 2 전압 라인으로 방전하는 보조 방전 회로들;
    상기 다수의 입출력 패드가 공유하는 파워 패드에 대응되며 상기 다수의 입출력 패드 중 어느 하나라도 상기 정전기가 유입되면 해당되는 상기 보조 방전 회로와 함께 동작하여 상기 정전기를 방전시키는 파워 클램프; 및
    상기 제 1 및 제 2 전압 라인으로 유입된 상기 정전기 전류에 의해 발생하는 전압 강하를 검출하여 풀업 및 풀다운 검출 전압으로 상기 파워 클램프 및 상기 각 보조 방전 회로에 제공하는 트리거부;
    를 포함하는 정전기 방전 회로.
  11. 제 10 항에 있어서,
    상기 보조 방전 회로 각각은,
    상기 풀업 및 풀다운 검출 전압에 의해 동작하여 상기 입출력 패드와 상기 제 1 및 제 2 전압 라인을 선택적으로 연결하여 상기 입출력 패드로 유입된 정전기를 방전하는 보조 방전부; 및
    상기 풀다운 검출 전압에 의해 동작하며 상기 입출력 패드로부터 내부 회로로 유입되는 상기 정전기를 방전하는 CDM 방전부;
    를 포함하는 정전기 방전 회로.
  12. 제 11 항에 있어서,
    상기 보조 방전부는,
    상기 입출력 패드와 상기 제 1 전압 라인 사이에 연결되어 상기 풀업 검출 전압에 의해 동작하여 상기 입출력 패드와 상기 제 1 전압 라인을 도통시키는 PMOS 트랜지스터; 및
    상기 입출력 패드와 상기 제 2 전압 라인 사이에 연결되어 상기 풀다운 검출 전압에 의해 동작하여 상기 입출력 패드와 상기 제 2 전압 라인을 도통시키는 NMOS 트랜지스터;
    를 포함하는 정전기 방전 회로.
  13. 제 11 항에 있어서,
    상기 CDM 방전부는 상기 입출력 패드와 상기 내부 회로 사이에 연결되는 저항과, 상기 내부 회로의 입력단과 상기 제 2 전압 라인 사이에 연결되며 상기 풀다운 검출 전압에 의해 동작하는 NMOS 트랜지스터를 포함하는 정전기 방전 회로.
  14. 제 10 항에 있어서,
    상기 파워 클램프는 상기 파워 패드와 상기 제 1 또는 제 2 전원 라인 사이에 연결되며 상기 풀다운 검출 전압에 의해 동작하여 상기 정전기를 상기 파워 패드로 방전하는 NMOS 트랜지스터를 포함하는 정전기 방전 회로.
  15. 제 14 항에 있어서,
    상기 파워 클램프는 상기 파워 패드가 접지 파워 패드이면 상기 접지 파워 패드와 상기 제 1 전원 라인 사이에 상기 NMOS 트랜지스터를 연결하고, 상기 파워 패드가 전원 파워 패드이면 상기 전원 파워 패드와 상기 제 2 전원 라인 사이에 상기 NMOS 트랜지스터를 연결하는 정전기 방전 회로.
  16. 제 10 항에 있어서,
    상기 트리거부는 상기 파워 클램프에 일대 일로 대응되는 정전기 방전 회로.
  17. 제 10 항에 있어서,
    상기 트리거부는 복수의 파워 클램프에 대응되는 정전기 방전 회로.
  18. 제 10 항에 있어서,
    상기 제 1 및 제 2 전압 라인에 각각 연결된 제 1 및 제 2 저항과, 상기 제 1 및 제 2 저항 사이에 다수의 다이오드가 직렬로 연결된 다이오드 체인을 포함하는 정전기 방전 회로.
  19. 제 18 항에 있어서,
    상기 다이오드 체인은 내부 회로의 정상 동작 전압보다 높은 전압에서 동작하도록 직렬 연결된 상기 다이오드의 수가 조절되는 정전기 방전 회로.
  20. 제 18 항에 있어서,
    상기 각 다이오드는 캐소드가 상기 제 1 전압 라인에 연결된 상기 제 1 저항을 향하고, 애노드가 상기 제 2 전압 라인에 연결된 상기 제 2 저항을 향하도록 연결되는 정전기 방전 회로.
  21. 제 18 항에 있어서,
    상기 트리거부는 상기 제 1 저항과 상기 다이오드 체인 사이의 공통 노드를 통해 상기 풀업 검출 전압을 출력하고, 상기 제 2 저항과 상기 다이오드 체인 사이의 공통 노드를 통해 상기 풀다운 검출 전압을 출력하는 정전기 방전 회로.
  22. 제 10 항에 있어서,
    상기 풀업 및 풀다운 검출 전압은 풀업 및 풀다운 트리거 라인을 통해 상기 파워 클램프부와 상기 각각의 보조 방전 회로로 제공되는 정전기 방전 회로.
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