JP2022180756A - Ｅｓｄ保護回路、半導体装置、電子機器 - Google Patents

Ｅｓｄ保護回路、半導体装置、電子機器 Download PDF

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Abstract

Figure 2022180756000001
【課題】被保護回路の動作時におけるノイズ耐性と、ＥＳＤ電圧に対する耐圧性能とを両立したＥＳＤ保護回路を提供すること。
【解決手段】第１配線と第２配線との間に設けられたパワーＭＯＳトランジスタと、前記第１配線と、前記パワーＭＯＳトランジスタのゲートが接続される第１ノードとの間に設けられたクランプ回路と、前記第１ノードと前記第２配線との間に設けられた第１抵抗と、前記第１ノードと前記第２配線との間に設けられたＭＯＳトランジスタと、前記被保護回路の定電圧回路により生成される第３電位が供給される第３配線と、を有し、前記第３配線に接続される第２ノードと前記第２配線との間で直列接続される、第２抵抗、および、第１コンデンサと、を備え、前記第２抵抗と前記第１コンデンサとの接続部を第３ノードとした場合、前記ＭＯＳトランジスタのゲートは、前記第３ノードに接続される。
【選択図】図１

Description

本発明は、ＥＳＤ保護回路、及び、当該ＥＳＤ保護回路を備えた半導体装置、電子機器に関する。
ＥＳＤ（Electro-Static Discharge）電圧を吸収して被保護回路の破壊を防ぐ、ＥＳＤ保護回路を備えた半導体装置が知られている。例えば、特許文献１の図２Ａには、ＥＳＤ保護回路が開示されている。図１７は、当該文献の回路図に基づくＥＳＤ保護回路９０を示している。なお、特許文献１の図２Ａでは抵抗１１３と並列にツェナーダイオードが接続されているが、図１７では省略している。これは、当該文献の記載の通り、パワーＭＯＳトランジスタからなるパワートランジスタ１１１のゲート絶縁膜と抵抗１１３とが、想定するＥＳＤ電圧に対して十分に耐性がある場合には、ツェナーダイオードは必須ではないからである。
図１７のＥＳＤ保護回路９０によれば、被保護回路８０の高電位側の電源配線である第１配線１０５にＥＳＤ電圧が印加された場合、第１配線１０５の電圧が上昇してパワートランジスタ１１１のゲート・ドレイン間電圧が所定のクランプ電圧より大きくなると、クランプ回路１１２はブレークダウンする。この時、ブレークダウン電流が抵抗１１３に流れて電圧降下を起こす。これにより、パワートランジスタ１１１のゲート・ソース間電圧が上昇して当該パワートランジスタ１１１がオンし、第１配線１０５の電圧は所定のクランプ電圧付近にクランプされて、それ以上の電圧上昇を防ぐ。これにより、被保護回路８０に過電圧が掛かるのを防いでいた。なお、抵抗１１３は、パワートランジスタ１１１のプルダウン抵抗である。
特開２０１５－２９２５１号公報
しかしながら、プルダウン抵抗の抵抗値を高くすると、クランプ電圧を小さくできる反面、動作時における外部からのノイズにより、意図せずにパワートランジスタ１１１がオンし易くなってしまうという課題があった。また、逆にプルダウン抵抗の抵抗値を小さくすると、高周波信号成分を含むノイズに対して反応し難くなるが、クランプ電圧が大きくなってしまい、動作最大電圧と被保護回路８０の破壊電圧との電位差が小さく、高いＥＳＤ電圧が印加された場合には、被保護回路８０を静電気から保護できないという課題があった。つまり、従来のＥＳＤ保護回路９０では、被保護回路８０の動作時におけるノイズ耐性と、ＥＳＤ電圧に対する耐圧性能とを両立することが困難であるという課題があった。
本願に係るＥＳＤ保護回路は、第１電位を供給する第１配線と、前記第１電位と異なる第２電位を供給する第２配線との間に設けられ、被保護回路をサージ電圧から保護するＥＳＤ保護回路であって、前記第１配線と前記第２配線との間に設けられたパワーＭＯＳトランジスタと、前記第１配線と、前記パワーＭＯＳトランジスタのゲートが接続される第１ノードとの間に設けられたクランプ回路と、前記第１ノードと前記第２配線との間に設けられた第１抵抗と、前記第１ノードと前記第２配線との間に設けられたＭＯＳトランジスタと、前記被保護回路の定電圧回路により生成される第３電位が供給される第３配線と、を有し、前記第３配線に接続される第２ノードと前記第２配線との間で直列接続される、第２抵抗、および、第１コンデンサと、を備え、前記第２抵抗と前記第１コンデンサとの接続部を第３ノードとした場合、前記ＭＯＳトランジスタのゲートは、前記第３ノードに接続され、前記第３電位は、前記第１電位と前記第２電位との間の電位である。
上記のＥＳＤ保護回路を備えた半導体装置。
上記の半導体装置を備えた電子機器。
実施形態１に係るＥＳＤ保護回路の回路図。 ＥＳＤ保護回路における電圧・電流特性を示すグラフ図。 ＥＳＤ保護回路のプルダウン抵抗を２ｋΩとした時のシミュレーション結果を示すグラフ図。 ＥＳＤ保護回路のプルダウン抵抗を１００ｋΩとした時のシミュレーション結果を示すグラフ図。 被保護回路の動作時における等価回路図。 実施形態２に係るＥＳＤ保護回路の回路図。 異なる態様のＥＳＤ保護回路の回路図。 異なる態様のＥＳＤ保護回路の回路図。 実施形態３に係るＥＳＤ保護回路の回路図。 異なる態様のＥＳＤ保護回路の回路図。 異なる態様のＥＳＤ保護回路の回路図。 実施形態４に係るＥＳＤ保護回路の回路図。 比較例におけるＥＳＤ保護回路の回路図。 異なる態様のＥＳＤ保護回路の回路図。 実施形態５に係るＥＳＤ保護回路の回路図。 実施形態６に係る電子機器の概略構成図。 従来のＥＳＤ保護回路の回路図。
実施形態１
＊＊＊ＥＳＤ保護回路の基本回路＊＊＊
図１は、実施形態１のＥＳＤ保護回路の回路図である。
本実施形態のＥＳＤ保護回路２００は、被保護回路８０をＥＳＤ電圧から保護する保護回路である。
被保護回路８０は、例えば、ＩＣ（Integrated Circuit）などの半導体装置であり、高耐圧回路８１、及び定電圧回路８２を含んで構成されている。被保護回路８０には、電源供給配線である第１配線１０５と、第２配線１０６とが電気的に接続されている。第１配線１０５は第１電位を供給し、第２配線１０６は第１電位とは異なる第２電位を供給する。例えば、第２配線１０６は第２電位として低電位の０Ｖ、第１配線１０５は第１電位として高電位の４５Ｖを供給するものとして説明する。また、高耐圧回路８１の動作最大電圧は４５Ｖとし、被保護回路８０の破壊電圧は５５Ｖとする。定電圧回路８２は、ＤＣ／ＤＣコンバータを含む定電圧生成回路であり、第１電位と第２電位との間の電位である第３電位として、例えば、５Ｖの電位を第３配線１０７に供給する。なお、これらの電位、電圧に限定するものではなく、被保護回路８０の動作定格電圧などに応じて適宜変更しても良い。
ＥＳＤ保護回路２００は、第１配線１０５と第２配線１０６との間に設けられ、パワートランジスタ１１、クランプ回路１２、抵抗１３、トランジスタ１４、抵抗１５、コンデンサ１６、抵抗１７などから構成される。
パワートランジスタ１１は、電界効果型のＮチャネルのパワーＭＯＳ（Metal Oxide Semiconductor）トランジスタである。パワートランジスタ１１のソースは第２配線１０６に接続し、ドレインは第１配線１０５に接続している。なお、接続とは電気的な接続のことをいう。以下の説明でも同様である。なお、図１では、パワートランジスタ１１のゲートとドレイン間の寄生容量をコンデンサ１９として点線で図示している。
クランプ回路１２は、直列接続された複数のツェナーダイオードにより構成されており、アノード側がパワートランジスタ１１のゲートに接続され、カソード側が第１配線１０５に接続される。また、パワートランジスタ１１のゲートとクランプ回路１２との節点を第１ノード７１とする。つまり、クランプ回路１２は、第１配線１０５と第１ノード７１との間に設けられる。
抵抗１３は、第１抵抗であり、第１ノード７１と第２配線１０６との間に設けられる。
トランジスタ１４は、ＮチャネルのＭＯＳトランジスタであり、第１ノード７１と第２配線１０６との間に設けられる。トランジスタ１４のソースは第２配線１０６に接続されている。
抵抗１５は、第２抵抗であり、その一端が第３配線１０７の第２ノード７２に接続され、他端はコンデンサ１６の一端に接続される。
コンデンサ１６は、第１コンデンサであり、他端は第２配線１０６に接続される。つまり、抵抗１５、コンデンサ１６は、この順番で第２ノード７２と第２配線１０６との間で直列接続される。
そして、抵抗１５とコンデンサ１６との接続部を第３ノード７３とした場合、トランジスタ１４のゲートは、第３ノード７３に接続される。
抵抗１７は、第３抵抗であり、第１ノード７１とトランジスタ１４のドレインとの間に設けられる。
この回路構成によれば、被保護回路８０の動作・非動作に応じてトランジスタ１４をスイッチングすることにより、パワートランジスタ１１のプルダウン抵抗値を切替えることができる。なお、詳細は後述する。
＊＊＊ＥＳＤ保護回路における電圧・電流特性＊＊＊
図２は、ＥＳＤ保護回路における電圧・電流特性を示すグラフ図である。
ここでは、図１７の従来のＥＳＤ保護回路９０における電圧・電流特性について図２を交えて説明する。図２のグラフでは、横軸にパワートランジスタ１１１のドレイン電圧（Ｖ）を、縦軸にドレイン電流（Ａ）を取っている。
図２は、パワートランジスタ１１１のプルダウン抵抗である抵抗１１３の抵抗値を変化させた際におけるＥＳＤパルス印加時の電圧・電流特性のシミュレーション結果である。なお、当該シミュレーションは、ＴＬＰ（Transmission Line Pulse）測定に基づく。
図２のグラフ９１はプルダウン抵抗が２ｋΩの場合の電圧・電流特性を示している。同様に、グラフ９２はプルダウン抵抗が５ｋΩ、グラフ９３はプルダウン抵抗が１０ｋΩ、グラフ９４はプルダウン抵抗が２０ｋΩ、グラフ９５はプルダウン抵抗が１００ｋΩの場合の電圧・電流特性を示す。
また、線分８５は、ＥＳＤパルスが２０００Ｖの場合のピーク電流である１．３３Ａを示す。線分８６は、ＥＳＤパルスが３０００Ｖの場合のピーク電流である１．９３Ａを示す。そして、線分８７は、高耐圧回路８１の動作最大電圧である４５Ｖを示す。線分８８は、被保護回路８０の破壊電圧である５５Ｖを示す。
グラフ９１に示すように、プルダウン抵抗が２ｋΩと低い場合、ドレイン電圧が４５Ｖ付近になるまでドレイン電流は殆ど流れないことが解る。これは、電源配線である第１配線１０５、第２配線１０６からのノイズに対する耐性が高いことを示している。他方、３０００ＶのＥＳＤパルスを印加した場合には、ドレイン電圧が被保護回路８０の破壊電圧５５Ｖを示す線分８８を超えてしまい、ＥＳＤ耐圧性能が不足していることが解る。詳しくは、３０００Ｖ印加時のピーク電流１．９３Ａを示す線分８６と、グラフ９１との交点が、線分８８を超えている。
他方、グラフ９５に示すように、プルダウン抵抗が１００ｋΩと高い場合、ドレイン電圧の上昇に略比例してドレイン電流も大きくなることが解る。これは、電源配線である第１配線１０５、第２配線１０６からのノイズに対する耐性が低いことを示している。ノイズ耐性が低いと、被保護回路８０の動作時において外部からのノイズによりパワートランジスタ１１１が誤動作してしまう恐れがある。他方、３０００ＶのＥＳＤパルスを印加した場合でも、ドレイン電圧が被保護回路８０の破壊電圧５５Ｖを示す線分８８を超えることはなく、ＥＳＤ耐圧性能が高いことが解る。詳しくは、３０００Ｖ印加時のピーク電流１．９３Ａを示す線分８６と、グラフ９５との交点が、線分８８に達していない。
なお、ドレイン電流が流れる理由は次の通りである。パワートランジスタ１１１のドレイン電圧が上昇し始めると、その高周波成分が寄生容量であるコンデンサ１１９を通して抵抗１１３に流れて電圧降下を起こすことにより、パワートランジスタ１１１のゲート・ソース間電圧も上昇し始める。そして、パワートランジスタ１１１のオン抵抗が低下し始めるため、パワートランジスタ１１１のソース・ドレイン間に電流が流れ始める。
＊＊＊ＨＢＭ試験法によるシミュレーション結果＊＊＊
図３は、ＨＢＭ試験法によるシミュレーション結果を示すグラフである。
前述したように、図２の電圧・電流特性からすると、プルダウン抵抗が低い場合は、ＥＳＤ耐圧性能の不足が懸念されるため、ＨＢＭ（Human Body Model）試験法に基づくシミュレーションによる検証も実施した。
図３は、図１７のＥＳＤ保護回路９０のプルダウン抵抗を２ｋΩとした時のシミュレーション結果を示している。なお、ＨＢＭ印加条件は、印加電圧が５００Ｖから５００Ｖステップで４０００Ｖまでとし、放電キャパシタ１００ｐＦ、印加抵抗１．５ｋΩとした。
図３の横軸は時間（nsec）軸であり、左側縦軸はドレイン電流（Ａ）、右側縦軸はドレイン電圧（Ｖ）を取っている。
グラフ６１ｉは、２０００Ｖ印加時のドレイン電流の変化を示しており、サージ電流は約１０ｎｓｅｃで早く急峻に立ち上り、ピーク電流に到達後、約１１０ｎｓｅｃ後には、ピーク電流の約半分程度の電流値まで減少している。また、グラフ６２ｉは、３０００Ｖ印加時のサージ電流の変化を示しており、ピーク電流は２０００Ｖ印加時よりも大きいが、グラフ６１ｉと略同様の傾向を示している。
グラフ６１ｖは、２０００Ｖ印加時のドレイン電圧の変化を示しており、サージ電圧は約１０ｎｓｅｃで早く急峻に立ち上り、ピーク電圧に到達後はなだらかに電圧が下がるが、４００ｎｓｅｃ経過時点でも５０Ｖ以上の電圧が維持されている。また、グラフ６２ｖは、３０００Ｖ印加時のサージ電圧の変化を示しており、ピーク電圧は２０００Ｖ印加時よりも数Ｖ大きいが、グラフ６１ｖと略同様の傾向を示している。
線分９７は、２０００Ｖ印加時におけるグラフ６１ｖのピーク電圧５４Ｖを示すラインである。前述の通り、被保護回路８０の破壊電圧は５５Ｖであるため、余裕は僅かであるが、被保護回路８０を保護することができる。
線分９８は、３０００Ｖ印加時におけるグラフ６２ｖのピーク電圧５６Ｖを示すラインである。ピーク電圧５６Ｖは、被保護回路８０の破壊電圧５５Ｖを超えているため、被保護回路８０を保護することはできない。
このように、図３のＨＢＭ試験法によるシミュレーション結果からも、プルダウン抵抗が低い場合のＥＳＤ耐圧性能の不足が検証された。
図４は、図１７のＥＳＤ保護回路９０のプルダウン抵抗を１００ｋΩとした時のシミュレーション結果を示すグラフであり、図３と対応している。なお、ＨＢＭ印加条件は、図３の条件と同じである。
グラフ６３ｉは、２０００Ｖ印加時のドレイン電流の変化を示しており、サージ電流は約１０ｎｓｅｃで早く急峻に立ち上り、ピーク電流に到達後、約１１０ｎｓｅｃ後には、ピーク電流の約半分程度の電流値まで減少している。また、グラフ６４ｉは、３０００Ｖ印加時のサージ電流の変化を示しており、ピーク電流は２０００Ｖ印加時よりも大きいが、グラフ６３ｉと略同様の傾向を示している。
グラフ６３ｖは、２０００Ｖ印加時のドレイン電圧の変化を示しており、サージ電圧は約１０ｎｓｅｃで早く急峻に立ち上り、ピーク電圧に到達後、約１７０ｎｓｅｃ後には、ピーク電圧の約半分程度の電流値まで減少している。また、グラフ６４ｖは、３０００Ｖ印加時のサージ電圧の変化を示しており、ピーク電圧は２０００Ｖ印加時よりも約１０Ｖ大きいが、グラフ６３ｖと略同様の傾向を示している。
線分９９は、３０００Ｖ印加時におけるグラフ６４ｖのピーク電圧３８Ｖを示すラインである。前述の通り、被保護回路８０の破壊電圧は５５Ｖであるため、大きな余裕を持って被保護回路８０を保護することができる。さらに、４０００Ｖ印加時におけるグラフ６５ｖのピーク電圧は、約４７Ｖであり、４０００Ｖ以上のＥＳＤ耐圧性能があることが解る。このように、図４のＨＢＭ試験法によるシミュレーション結果からも、プルダウン抵抗が高い場合のＥＳＤ耐圧性能の高さが検証された。
上記の通り、プルダウン抵抗が１つの固定抵抗である抵抗１１３から構成された従来のＥＳＤ保護回路９０では、被保護回路８０の動作時におけるノイズ耐性と、ＥＳＤ電圧に対する耐圧性能とを両立することは困難であることが解る。
図１に戻る。
これに対して、本実施形態のＥＳＤ保護回路２００によれば、被保護回路８０の動作／非動作に応じてトランジスタ１４をスイッチングすることにより、パワートランジスタ１１のプルダウン抵抗値を切替えることができる。以下、好適例として、抵抗１３を１００ｋΩ、抵抗１７を１ｋΩ、トランジスタ１４のオン抵抗を１ｋΩ、抵抗１５を２００ｋΩ、コンデンサ１６を１ｐＦとして説明する。なお、この数値に限定するものではない。
図５は、被保護回路の動作時における等価回路図である。
まず、被保護回路８０の動作時においては、定電圧回路８２から第３配線１０７に第３電位として５Ｖが供給される。これにより、第３配線１０７に接続するプルアップ抵抗である抵抗１５を介して、トランジスタ１４のゲート電位は５Ｖとなり、トランジスタ１４はオン状態となる。図５は、この状態のＥＳＤ保護回路２００の等価回路図であり、パワートランジスタ１１のプルダウン抵抗は、抵抗１３と、抵抗１７及びトランジスタ１４のオン抵抗１４Ｒとの合成抵抗となる。詳しくは、１００ｋΩ＊（１ｋΩ＋１ｋΩ）／（１００ｋΩ＋（１ｋΩ＋１ｋΩ））≒１．９６ｋΩとなる。
図１に戻る。
次に、被保護回路８０の非動作時においては、第３配線１０７には電位は供給されない。コンデンサ１６の両端の電位も０Ｖのため、パワートランジスタ１１のプルダウン抵抗は抵抗１３のみとなり、１００ｋΩとなる。
＊＊＊回路定数の決定方法＊＊＊
本実施形態のＥＳＤ保護回路２００の回路定数は、以下のように決定する。
まず、被保護回路８０の動作時におけるノイズ耐性と、ＥＳＤ電圧に対する耐圧性能とを両立するためには、被保護回路８０の動作時／非動作時において、プルダウン抵抗の抵抗値を変更すれば良い。詳しくは、図２において、被保護回路８０の動作時にはプルダウン抵抗をノイズに強いグラフ９１の２ｋΩとし、非動作時にはプルダウン抵抗を耐圧性能の高い１００ｋΩとする。
これを満たすために、抵抗１３を１００ｋΩ、抵抗１７を１ｋΩ、トランジスタ１４のオン抵抗を１ｋΩとしている。なお、これに限定するものではなく、ノイズ耐性と耐圧性能の確保とを両立可能な範囲で設定すれば良く、例えば、抵抗１３は、抵抗１７とトランジスタ１４のオン抵抗の和よりも高い抵抗値であれば良い。また、トランジスタ１４のオン抵抗は、５００Ω以上２ｋΩ以下であれば良い。
また、図３で説明したように、サージ電流は約１０ｎｓｅｃで早く急峻に立ち上った後、約１１０ｎｓｅｃ後には、ピーク電流の約半分程度の電流値まで減少することを考慮して、抵抗１５、コンデンサ１６の定数を決める。詳しくは、抵抗１５、コンデンサ１６による時定数を１５０ｎｓｅｃ以上となるように設定すれば良い。
好適例では、時定数を２００ｎｓｅｃとして、抵抗１５を２００ｋΩ、コンデンサ１６を１ｐＦと決定している。
以上述べた通り、本実施形態のＥＳＤ保護回路２００によれば、以下の効果を得ることができる。
ＥＳＤ保護回路２００は、第１電位を供給する第１配線１０５と、１電位と異なる第２電位を供給する第２配線１０６との間に設けられ、被保護回路８０をサージ電圧から保護するＥＳＤ保護回路であって、第１配線１０５と第２配線１０６との間に設けられたパワートランジスタ１１と、第１配線１０５と、パワートランジスタ１１のゲートが接続される第１ノード７１との間に設けられたクランプ回路１２と、第１ノード７１と第２配線１０６との間に設けられた第１抵抗としての抵抗１３と、第１ノード７１と第２配線１０６との間に設けられたトランジスタ１４と、被保護回路８０の定電圧回路８２により生成される第３電位が供給される第３配線１０７と、を有し、第３配線１０７に接続される第２ノード７２と第２配線１０６との間で直列接続される、第２抵抗としての抵抗１５、および、第１コンデンサとしてのコンデンサ１６と、を備え、抵抗１５とコンデンサ１６との接続部を第３ノード７３とした場合、トランジスタ１４のゲートは、第３ノード７３に接続され、第３電位は、第1電位と第２電位との間の電位である。
この回路によれば、被保護回路８０の動作時においては、第３配線１０７の定電位により、トランジスタ１４がオンするため、パワートランジスタ１１のプルダウン抵抗は、抵抗１３と、抵抗１７及びトランジスタ１４のオン抵抗との合成抵抗となり、約２ｋΩと低くなる。他方、被保護回路８０の非動作時においては、トランジスタ１４がオフとなるため、プルダウン抵抗は抵抗１３のみとなり、１００ｋΩと高くなる。
つまり、プルダウン抵抗が固定の抵抗値であった従来の回路と異なり、このＥＳＤ保護回路２００によれば、被保護回路８０の動作時／非動作時に応じてトランジスタ１４をスイッチングすることにより、プルダウン抵抗の抵抗値を切替えることができる。
よって、動作時においてはプルダウン抵抗を低くして、電源からのノイズに反応し難い状態とすることができる。また、非動作時においてはプルダウン抵抗を高くして、動作最大電圧と被保護回路８０の破壊電圧の電位差が小さい場合においても被保護回路８０の破壊電圧とＥＳＤの要求耐圧とを考慮し、必要なＥＳＤ耐圧性能を確保することができる。
従って、被保護回路の動作時におけるノイズ耐性と、ＥＳＤ電圧に対する耐圧性能とを両立することが可能なＥＳＤ保護回路２００を提供することができる。
また、トランジスタ１４のオン抵抗は、５００Ω以上２ｋΩ以下であり、好適例では１ｋΩとしている。これによれば、ノイズ耐性と耐圧性能の確保とを両立することができる。
また、第１ノード７１とトランジスタ１４のドレインとの間に設けられた第３抵抗としての抵抗１７を、さらに有する。
これによれば、被保護回路８０の動作時におけるパワートランジスタ１１のプルダウン抵抗の抵抗値の調整幅が広がるため、ノイズ耐性と耐圧性能の確保とを両立する最適な定数設定を行うことができる。
実施形態２
＊＊＊ＥＳＤ保護回路の異なる態様－１＊＊＊
図６、図７、図８は、本実施形態に係るＥＳＤ保護回路の回路図であり、図１に対応している。ＥＳＤ保護回路は、図１の回路構成に限定するものではなく、要求仕様に応じて、適宜変更しても良い。以下、実施形態１と同じ構成部位には、同一の付番を付し、重複する説明は省略する。
図６のＥＳＤ保護回路２０１では、トランジスタ１４のドレインと接続していた抵抗１７が省略されている。その他の回路構成は、図１と同じである。この構成の場合、トランジスタ１４のオン抵抗を２ｋΩに設定することにより、抵抗１３との合成抵抗値を約２ｋΩとすることができる。また、トランジスタ１４のソース・ドレイン間には寄生ダイオードが存在し、この寄生ダイオードは特許文献１のツェナーダイオードと同様の役割りを果たすため、パワートランジスタ１１のゲート電圧の過度な上昇を防止することができる。
図７のＥＳＤ保護回路２０２では、トランジスタ１４のドレインと接続していた抵抗１７が省略されている。また、第１ノード７１と抵抗１３との間に、第４抵抗としての抵抗１８が設けられている。そして、抵抗１３と抵抗１８との節点を第４ノード７４とした場合、第４ノード７４にトランジスタ１４のドレインが接続している。その他の回路構成は、図１と同じである。この構成の場合、抵抗１３を９９ｋΩ、抵抗１８を１ｋΩ、トランジスタ１４のオン抵抗を１ｋΩとする。これにより、被保護回路８０の動作時におけるパワートランジスタ１１のプルダウン抵抗を約２ｋΩとすることができる。
図８のＥＳＤ保護回路２０３では、ＰチャネルのパワーＭＯＳトランジスタであるパワートランジスタ２１、及び、ＰチャネルのＭＯＳトランジスタであるトランジスタ２４を用いている。そして、被保護回路８０の定電圧回路８２には、第３電位として第１配線１０５へ供給している第１電位よりも５Ｖ低い電位を供給する第４配線１０８が設けられている。これらに伴い、各素子は、図１の回路から正負が反転した配置となっている。なお、図１との対比で、抵抗２３が抵抗１３に、抵抗２５が抵抗１５に、抵抗２７が抵抗１７に、コンデンサ２６がコンデンサ１６にそれぞれ対応している。正負が反転していても、ＥＳＤ保護回路２０３は、図１のＥＳＤ保護回路２００と同様に機能する。
なお、上記の「図１の回路から正負が反転した」とは、図１の回路では第３電位が第２電位より５Ｖ高い電位であり、図８の回路では第３電位が第１電位より５Ｖ低い電位であることを意味している。
以上述べた通り、本実施形態のＥＳＤ保護回路２０１、ＥＳＤ保護回路２０２、及び、ＥＳＤ保護回路２０３によれば、実施形態１での効果に加えて、以下の効果を得ることができる。
ＥＳＤ保護回路２０１によれば、抵抗１７を省略したことにより、回路サイズを小さくすることができる。さらに、トランジスタ１４のソース・ドレイン間の寄生ダイオードにより、パワートランジスタ１１のゲート電圧の過度な上昇を防止することができる。
同様に、ＥＳＤ保護回路２０２も、抵抗１７を省略したことにより、回路サイズを小さくすることができる。また、ＥＳＤ保護回路２０３によれば、ＰチャネルのパワーＭＯＳトランジスタを用いた構成であっても、図１のＥＳＤ保護回路２００と同様の作用効果を得ることができる。
実施形態３
＊＊＊ＥＳＤ保護回路の異なる態様－２＊＊＊
図９、図１０、図１１は、本実施形態に係るＥＳＤ保護回路の回路図であり、図１に対応している。ＥＳＤ保護回路は、図１の回路構成に限定するものではなく、要求仕様に応じて、適宜変更しても良い。以下、上記実施形態と同じ構成部位には、同一の付番を付し、重複する説明は省略する。
図９のＥＳＤ保護回路２０４では、第１配線１０５とクランプ回路１２との間に、第５抵抗としての抵抗２３が設けられる。第１配線１０５とパワートランジスタ１１との間に、パワートランジスタ１１とは極性の異なる第２パワーＭＯＳトランジスタとしてのパワートランジスタ２１が設けられる。そして、クランプ回路１２と抵抗２３との節点を第５ノード７５とした場合、パワートランジスタ２１のゲートは、第５ノード７５に接続する。その他の回路構成は、図１と同じである。パワートランジスタ２１は、ＰチャネルのパワーＭＯＳトランジスタである。
この構成によれば、ＥＳＤ保護回路２０４の破壊電圧は、パワートランジスタ１１の破壊電圧と、パワートランジスタ２１の破壊電圧との和となるため、放電素子であるパワートランジスタ１１、パワートランジスタ２１の破壊リスクを低減することができる。また、この構成の場合、パワートランジスタ１１、パワートランジスタ２１のいずれかを中耐圧のＭＯＳトランジスタとしても良い。
図１０のＥＳＤ保護回路２０５は、図８のＰチャネルのパワーＭＯＳトランジスタを用いた構成において、図９と同様に、極性の異なるＮチャネルの第２パワーＭＯＳトランジスタを追加した構成である。
詳しくは、第２配線１０６とパワートランジスタ２１との間に、パワートランジスタ２１とは極性の異なる第２パワーＭＯＳトランジスタとしてのパワートランジスタ１１が設けられる。第２配線１０６とクランプ回路１２との間に、第５抵抗としての抵抗１３が設けられる。そして、パワートランジスタ１１のゲートは、第１ノード７１に接続する。その他の回路構成は、図８と同じである。パワートランジスタ１１は、ＮチャネルのパワーＭＯＳトランジスタである。
この構成によれば、ＥＳＤ保護回路２０５の破壊電圧は、パワートランジスタ２１の破壊電圧と、パワートランジスタ１１の破壊電圧との和となるため、放電素子であるパワートランジスタ２１、パワートランジスタ１１の破壊リスクを低減することができる。また、この構成の場合、パワートランジスタ２１、パワートランジスタ１１のいずれかを中耐圧のＭＯＳトランジスタとしても良い。
図１１のＥＳＤ保護回路２０６は、クランプ回路１２を共通として、図１のＥＳＤ保護回路２００と、図８のＥＳＤ保護回路２０３とをマージした回路である。換言すれば、図９のＥＳＤ保護回路２０４の構成に、第４電位として第１配線１０５へ供給している第１電位よりも５Ｖ低い電位を供給する第４配線１０８、及び、付随するプルダウン抵抗の切替え回路を追加した回路である。
詳しくは、ＥＳＤ保護回路２０６は、クランプ回路１２と抵抗２３との節点を第５ノード７５とした場合、第５ノード７５と第１配線１０５との間に設けられた第２ＭＯＳトランジスタとしてのトランジスタ２４と、第５ノード７５とトランジスタ２４との間に設けられた第６抵抗としての抵抗２７と、第３電位と異なる電位の第４電位が供給される第４配線１０８とを有する。そして、第４配線１０８に接続される第６ノード７６と、第１配線１０５との間で直列接続される第７抵抗としての抵抗２５、および、第２コンデンサとしてのコンデンサ２６とをさらに備える。抵抗２５とコンデンサ２６との接続部を第７ノード７７とした場合、トランジスタ２４のゲートは、第７ノード７７に接続され、第４電位は、第１電位と第２電位の間の電位となっている。
この構成によれば、ＥＳＤ保護回路２０６の破壊電圧は、パワートランジスタ２１の破壊電圧と、パワートランジスタ１１の破壊電圧との和となるため、放電素子であるパワートランジスタ２１、パワートランジスタ１１の破壊リスクを低減することができる。さらに、被保護回路８０の動作時において、Ｎチャネル側のパワートランジスタ１１に加えて、Ｐチャネル側のパワートランジスタ２１でのノイズ耐性を高めることができる。
以上述べた通り、本実施形態のＥＳＤ保護回路２０４、ＥＳＤ保護回路２０５、及び、ＥＳＤ保護回路２０６によれば、実施形態１での効果に加えて、以下の効果を得ることができる。
ＥＳＤ保護回路２０４、ＥＳＤ保護回路２０５によれば、当該保護回路の破壊電圧は、パワートランジスタ１１の破壊電圧と、パワートランジスタ２１の破壊電圧との和となるため、放電素子であるパワートランジスタ１１、パワートランジスタ２１の破壊リスクを低減することができる。さらに、パワートランジスタ１１、パワートランジスタ２１のいずれかを中耐圧のＭＯＳトランジスタとすることにより、回路サイズを小さくすることができる。
ＥＳＤ保護回路２０６は、クランプ回路１２と抵抗２３との節点を第５ノード７５とした場合、第５ノード７５と第１配線１０５との間に設けられた第２ＭＯＳトランジスタとしてのトランジスタ２４と、第５ノード７５とトランジスタ２４との間に設けられた第６抵抗としての抵抗２７と、第３電位と異なる電位の第４電位が供給される第４配線１０８とを有し、第４配線１０８に接続される第６ノード７６と、第１配線１０５との間で直列接続される第７抵抗としての抵抗２５、および、第２コンデンサとしてのコンデンサ２６とをさらに備え、抵抗２５とコンデンサ２６との接続部を第７ノード７７とした場合、トランジスタ２４のゲートは、第７ノード７７に接続され、第４電位は、第１電位と第２電位の間の電位である。
この構成によれば、ＥＳＤ保護回路２０６の破壊電圧は、パワートランジスタ２１の破壊電圧と、パワートランジスタ１１の破壊電圧との和となるため、放電素子であるパワートランジスタ２１、パワートランジスタ１１の破壊リスクを低減することができる。
さらに、Ｎチャネル側のパワートランジスタ１１、Ｐチャネル側のパワートランジスタ２１共に、プルダウン抵抗の切替え回路を備えているため、被保護回路８０の動作時において、プルダウン抵抗を低くすることができるため、ノイズ耐性を高めることができる。
実施形態４
＊＊＊ＥＳＤ保護回路の異なる態様－３＊＊＊
図１２は、本実施形態に係るＥＳＤ保護回路の回路図であり、図１に対応している。図１３は、比較例のＥＳＤ保護回路の回路図であり、図１２に対応している。
前述のＥＳＤ保護回路は、被保護回路が有するオープンドレイン端子にも適用することができる。以下、上記実施形態と同じ構成部位には、同一の付番を付し、重複する説明は省略する。
図１３は、図１のＥＳＤ保護回路２００をオープンドレイン端子に適用した場合の一例を示す図である。被保護回路８０は、Ｎチャネルのオープンドレイン端子としてＯＤ端子３１、ＯＤ端子３２を備えている。このオープンドレイン端子に、図１のＥＳＤ保護回路２００を適用する場合、通常は、図１３に示すように、ＥＳＤ保護回路２００の高電位線をＯＤ端子３１に接続する。この構成の場合、オープンドレイン端子の数分だけ、ＥＳＤ保護回路２００が必要となってしまう。例えば、図１３の事例では、２つのＥＳＤ保護回路２００が必要となる。
これに対して、図１２に示す本実施形態のＥＳＤ保護回路２０７では、共通電極配線を用いることにより、被保護回路８０が複数のオープンドレイン端子を備えていても、１つのＥＳＤ保護回路２００で複数のオープンドレイン端子を保護することを可能としている。まず、被保護回路８０は、２つのオープンドレイン端子であるＯＤ端子３１、ＯＤ端子３２を備えている。
第５配線１０９は、第２配線１０６の第２電位よりも高い電位である第５電位を供給する共通電極配線である。ＥＳＤ保護回路２００の高電位線は、第５配線１０９に接続される。そして、ＯＤ端子３１と第５配線１０９との間に、第１ダイオード４１が順方向に設けられている。第２配線１０６とＯＤ端子３１との間に、第２ダイオード４２が順方向に配設される。なお、第１ダイオード４１、第２ダイオード４２は対として、オープンドレイン端子ごとに設けられる。よって、ＯＤ端子３２においても、第１ダイオード４１、第２ダイオード４２が同様に接続される。
また、第３配線１０７と第５配線１０９との間に、第３ダイオード４３が順方向に配設される。
なお、上記「順方向」とは、第１ダイオード４１のアノードとカソードは、それぞれＮチャネルオープンドレイン端子と、第５配線１０９と接続し、第２ダイオード４２のアノードとカソードは、それぞれ第２配線１０６と、Ｎチャネルオープンドレイン端子と接続し、第３ダイオード４３のアノードとカソードは、それぞれ第３配線１０７と、第５配線１０９と接続されている構成を意味する。
図１４は、本実施形態に係るＥＳＤ保護回路の回路図であり、図２、図１２に対応している。図１４のＥＳＤ保護回路２０８では、被保護回路が有するＰチャネルオープンドレイン端子に対応している点が、図１２と異なる。
図１４の被保護回路８０は、Ｐチャネルのオープンドレイン端子としてＯＤ端子３３、ＯＤ端子３４を備えている。Ｐチャネルのオープンドレイン端子には、図８のＰチャネルのパワートランジスタ２１を備えたＥＳＤ保護回路２０３を用いる。詳しくは、図１２と同様に、共通電極配線である第５配線１０９を用いることにより、被保護回路８０が複数のＰチャネルオープンドレイン端子を備えていても、１つのＥＳＤ保護回路２０３で複数のオープンドレイン端子を保護することを可能としている。
第５配線１０９は、第１配線１０５の第１電位よりも低い電位である第５電位を供給する共通電極配線である。ＥＳＤ保護回路２０３の低電位線は、第５配線１０９に接続される。そして、第５配線１０９とＯＤ端子３３との間に、第１ダイオード４１が順方向に設けられている。ＯＤ端子３３と第１配線１０５との間に、第２ダイオード４２が順方向に配設される。なお、第１ダイオード４１、第２ダイオード４２は対として、オープンドレイン端子ごとに設けられる。よって、ＯＤ端子３４においても、第１ダイオード４１、第２ダイオード４２が同様に接続される。
また、第５配線１０９と第３配線１０７との間に、第３ダイオード４３が順方向に配設される。なお、上記「順方向」とは、第１ダイオード４１のアノードとカソードとが、それぞれ第５配線１０９とＯＤ端子３３とに接続し、第２ダイオード４２のアノードとカソードが、ＯＤ端子３３と第１配線１０５とに接続し、第３ダイオード４３のアノードとカソードとが、それぞれ第５配線１０９と第３配線１０７とに接続されることを意味する。
以上述べた通り、本実施形態のＥＳＤ保護回路２０７によれば、実施形態１での効果に加えて、以下の効果を得ることができる。
ＥＳＤ保護回路２０７は、ＥＳＤ保護回路２００を備え、ＯＤ端子３１と第２電位よりも高い電位である第５電位を供給する第５配線１０９との間に、第１ダイオード４１が順方向に配設され、第２配線１０６とＯＤ端子３１との間に、第２ダイオード４２が順方向に配設され、第３配線１０７と第５配線１０９との間に、第３ダイオード４３が順方向に配設される。
これによれば、被保護回路８０が複数のＮチャネルオープンドレイン端子を有していても、適用可能なＥＳＤ保護回路２０７を提供することができる。
さらに、Ｎチャネルオープンドレイン端子の数分だけＥＳＤ保護回路２００が必要であった図１３の回路構成と異なり、Ｎチャネルオープンドレイン端子の端子数が増えても、ＥＳＤ保護回路２００の数は１つでよいので、回路サイズを小さくすることができる。
また、ＯＤ端子３１と第５配線１０９との間に、第１ダイオード４１を配置することにより、ＯＤ端子３１に接続する寄生容量が減るため、スイッチング時の応答スピードの低減と消費電流の増加を防ぐことができる。
また、共通電極配線である第５配線１０９と、定電圧回路８２の出力である第３配線１０７との間に、第３ダイオード４３を配置したことにより、外部からのノイズや、スイッチング動作時の負サージ電流による第５配線１０９に寄生する容量への充放電時の消費電流を低減することができる。
また、本実施形態のＥＳＤ保護回路２０８によれば、実施形態１での効果に加えて、以下の効果を得ることができる。
ＥＳＤ保護回路２０８は、ＥＳＤ保護回路２０３を備え、第１電位よりも低い電位である第５電位を供給する第５配線１０９とＯＤ端子３３との間に第１ダイオード４１が順方向に配設され、ＯＤ端子３３と第１配線１０５との間に第２ダイオード４２が順方向に配設され、第５配線１０９と第３配線１０７との間に第３ダイオード４３が順方向に配設される。
これによれば、被保護回路８０が複数のＰチャネルのオープンドレイン端子を有していても、適用可能なＥＳＤ保護回路２０８を提供することができる。
さらに、オープンドレイン端子の数分だけＥＳＤ保護回路２００が必要であった図１３の回路構成と異なり、Ｐチャネルのオープンドレイン端子の端子数が増えても、ＥＳＤ保護回路２０３の数は１つでよいので、回路サイズを小さくすることができる。
また、第５配線１０９とＯＤ端子３３との間に第１ダイオード４１を配置することにより、ＯＤ端子３３に接続する寄生容量が減るため、スイッチング時の応答スピードの低減と消費電流の増加を防ぐことができる。
また、共通電極配線である第５配線１０９と、定電圧回路８２の出力である第３配線１０７との間に、第３ダイオード４３を配置したことにより、外部からのノイズや、スイッチング動作時の負サージ電流による第５配線１０９に寄生する容量への充放電時の消費電流を低減することができる。
実施形態５
＊＊＊ＥＳＤ保護回路の異なる態様－４＊＊＊
図１５は、本実施形態に係るＥＳＤ保護回路の回路図であり、図１、図１２に対応している。
前述のＥＳＤ保護回路は、被保護回路が有するトランスミッションゲート端子にも適用することができる。以下、上記実施形態と同じ構成部位には、同一の付番を付し、重複する説明は省略する。
被保護回路８０は、トランスミッションゲートによる第１端子３５と、第２端子３６とを有している。第５配線１０９は、第２配線１０６の第２電位よりも高い電位である第５電位を供給する共通電極配線である。
本実施形態のＥＳＤ保護回路２０９は、１つのＥＳＤ保護回路２００を備えており、ＥＳＤ保護回路２００の高電位線は、第５配線１０９に接続される。
そして、ＥＳＤ保護回路２０９は、第１端子３５と第５配線１０９との間に順方向に配設された第４ダイオード４５と、第２配線１０６と第１端子３５との間に順方向に配設された第５ダイオード４６と、第２端子３６と第５配線１０９との間に順方向に配設された第６ダイオード４７と、第２配線１０６と第２端子３６との間に順方向に配設された第７ダイオード４８と、第３配線１０７と第５配線１０９との間に順方向に配設された第８ダイオード４９とを、さらに有する。
なお、上記「順方向」とは、第４ダイオード４５のアノードとカソードとが、それぞれ第１端子３５と、第５配線１０９とに接続し、第５ダイオード４６のアノードとカソードとが、それぞれ第２配線１０６と、第１端子３５とに接続し、第６ダイオード４７のアノードとカソードとが、それぞれ第２端子３６と、第５配線１０９とに接続し、第７ダイオード４８のアノードとカソードとが、それぞれ第２配線１０６と、第２端子３６とに接続し、第８ダイオード４９のアノードとカソードとが、それぞれ第３配線１０７と、第５配線１０９とに接続されることを意味する。
以上述べた通り、本実施形態のＥＳＤ保護回路２０９によれば、実施形態１での効果に加えて、以下の効果を得ることができる。
ＥＳＤ保護回路２０９は、ＥＳＤ保護回路２００を備え、第１端子３５と第５配線１０９との間に順方向に配設された第４ダイオード４５と、第２配線１０６と第１端子３５との間に順方向に配設された第５ダイオード４６と、第２端子３６と第５配線１０９との間に順方向に配設された第６ダイオード４７と、第２配線１０６と第２端子３６との間に順方向に配設された第７ダイオード４８と、第３配線１０７と第５配線１０９との間に順方向に配設された第８ダイオード４９とを、さらに有する。
これによれば、被保護回路８０がトランスミッションゲート端子を有していても、適用可能なＥＳＤ保護回路２０９を提供することができる。
さらに、トランスミッションゲート端子の端子数が増えても、ＥＳＤ保護回路２００の数は１つでよいので、回路サイズを小さくすることができる。
実施形態６
＊＊＊半導体装置、電子機器＊＊＊
図１６は、本実施形態に係る電子機器の概略構成図である。
本実施形態の電子機器３００は、例えば、パーソナルコンピュータであり、図１６に示すように、半導体装置としてのＣＰＵ１２０、操作部１３０、ＲＯＭ１４０、ＲＡＭ１５０、通信部１６０、表示部１７０、音声出力部１８０などから構成されている。なお、ＣＰＵ１２０は、Central Processing Unitであり、ＲＯＭ１４０は、Read-Only Memory、ＲＡＭ１５０は、Random access memoryである。
ここで、ＣＰＵ１２０、ＲＯＭ１４０、ＲＡＭ１５０、通信部１６０、表示部１７０および音声出力部１８０のうちの少なくとも一部には、前記実施形態に係るＥＳＤ保護回路２００が搭載されている。なお、図１６では、代表としてＥＳＤ保護回路２００と図示しているが、ＥＳＤ保護回路２００～２０８のいずれかが搭載されていれば良い。換言すれば、ＣＰＵ１２０、ＲＯＭ１４０、ＲＡＭ１５０、通信部１６０、表示部１７０、音声出力部１８０を構成する半導体装置は、前記実施形態における被保護回路８０に相当し、前記実施形態に係るＥＳＤ保護回路２００～２０８のいずれかを備えている。
よって、ＣＰＵ１２０、操作部１３０、ＲＯＭ１４０、ＲＡＭ１５０、通信部１６０、表示部１７０、音声出力部１８０を構成する半導体装置を静電気や異常信号等から保護することができる。従って、ノイズ耐性に優れ、ＥＳＤ耐圧性能が高い電子機器３００を提供することができる。
なお、図１６に示す構成要素の一部は、省略または変更されていてもよく、図１６に示す構成要素に他の構成要素が付加されていてもよい。ＣＰＵ１２０は、ＲＯＭ１４０等に記憶されているプログラムに従って、外部から供給されるデータ等を用いて各種の信号処理や制御処理を行う。例えば、ＣＰＵ１２０は、操作部１３０から供給される操作信号に応じて各種の信号処理を行ったり、外部との間でデータ通信を行うために通信部１６０を制御したり、表示部１７０に各種の画像を表示させるための画像信号を生成したり、音声出力部１８０に各種の音声を出力させるための音声信号を生成したりする。
操作部１３０は、例えば、操作キーやボタンスイッチ等を含む入力装置であり、ユーザーによる操作に応じた操作信号をＣＰＵ１２０に出力する。ＲＯＭ１４０は、ＣＰＵ１２０が各種の信号処理や制御処理を行うためのプログラムやデータ等を記憶する。ＲＡＭ１５０は、ＣＰＵ１２０の作業領域として用いられ、ＲＯＭ１４０から読み出されたプログラムやデータ、操作部１３０を用いて入力されたデータ、または、ＣＰＵ１２０がプログラムにしたがって実行した演算結果等を一時的に記憶する。
通信部１６０は、例えば、アナログ回路およびデジタル回路で構成され、ＣＰＵ１２０と外部装置との間のデータ通信を行う。表示部１７０は、例えば、ＬＣＤ等を含み、ＣＰＵ１２０から供給される画像信号に基づいて各種の画像を表示する。ＬＣＤは、Liquid Crystal Displayを意味する。
音声出力部１８０は、例えば、スピーカー等を含み、ＣＰＵ１２０から供給される音声信号に基づいて音声を出力する。
このような電子機器３００としては、例えば、腕時計や置時計等の時計、タイマー、携帯電話機等の移動端末、デジタルスチルカメラ、デジタルムービー、テレビ、テレビ電話、防犯用テレビモニター、ヘッドマウント・ディスプレイ、スマートフォン、プリンター、ネットワーク機器、複合機、車載装置、電卓、電子辞書、電子ゲーム機器、ロボット、測定機器、医療機器などが挙げられる。
１１…パワートランジスタ、１２…クランプ回路、１３…抵抗、１４…トランジスタ、１５…抵抗、１６…コンデンサ、１７…抵抗、１８…抵抗、１９…コンデンサ、２１…パワートランジスタ、２３…抵抗、２４…トランジスタ、２５…抵抗、２６…コンデンサ、２７…抵抗、３１…ＯＤ端子、３２…ＯＤ端子、３３…ＯＤ端子、３４…ＯＤ端子、３５…第１端子、３６…第２端子、４１…第１ダイオード、４２…第２ダイオード、４３…第３ダイオード、４５…第４ダイオード、４６…第５ダイオード、４７…第６ダイオード、４８…第７ダイオード、４９…第８ダイオード、７１…第１ノード、７２…第２ノード、７３…第３ノード、７４…第４ノード、７５…第５ノード、７６…第６ノード、７７…第７ノード、８０…被保護回路、８１…高耐圧回路、８２…定電圧回路、８５～８８…線分、９０…従来のＥＳＤ保護回路、９１～９５…グラフ、９７～９９…線分、１０５…第１配線、１０６…第２配線、１０７…第３配線、１０８…第４配線、１０９…第５配線、１１１…パワートランジスタ、１１３…抵抗、１１９…コンデンサ、２００～２０８…ＥＳＤ保護回路、３００…電子機器。

Claims (11)

  1. 第１電位を供給する第１配線と、前記第１電位と異なる第２電位を供給する第２配線との間に設けられ、被保護回路をサージ電圧から保護するＥＳＤ保護回路であって、
    前記第１配線と前記第２配線との間に設けられたパワーＭＯＳトランジスタと、
    前記第１配線と、前記パワーＭＯＳトランジスタのゲートが接続される第１ノードとの間に設けられたクランプ回路と、
    前記第１ノードと前記第２配線との間に設けられた第１抵抗と、
    前記第１ノードと前記第２配線との間に設けられたＭＯＳトランジスタと、
    前記被保護回路の定電圧回路により生成される第３電位が供給される第３配線と、を有し、
    前記第３配線に接続される第２ノードと前記第２配線との間で直列接続される、第２抵抗、および、第１コンデンサと、を備え、
    前記第２抵抗と前記第１コンデンサとの接続部を第３ノードとした場合、前記ＭＯＳトランジスタのゲートは、前記第３ノードに接続され、
    前記第３電位は、前記第１電位と前記第２電位との間の電位である、
    ＥＳＤ保護回路。
  2. 前記ＭＯＳトランジスタのオン抵抗は、５００Ω以上２ｋΩ以下である、
    請求項１に記載のＥＳＤ保護回路。
  3. 前記第１ノードと前記ＭＯＳトランジスタのドレインとの間に設けられた第３抵抗を、さらに有する、
    請求項１に記載のＥＳＤ保護回路。
  4. 前記第１ノードと前記第１抵抗との間に、第４抵抗が配置され、
    前記第１抵抗と、前記第４抵抗との接続部を第４ノードとした場合、
    前記ＭＯＳトランジスタは、前記第４ノードと前記第２配線との間に設けられる、
    請求項１または２に記載のＥＳＤ保護回路。
  5. 前記パワーＭＯＳトランジスタを第１パワーＭＯＳトランジスタとした場合、
    前記第１配線と前記第１パワーＭＯＳトランジスタとの間に、前記第１パワーＭＯＳトランジスタとは極性の異なる第２パワーＭＯＳトランジスタを備え、
    前記第２パワーＭＯＳトランジスタのゲートが、前記クランプ回路の一端と第５ノードで接続され、
    前記第５ノードと前記第１配線との間に、第５抵抗が設けられる、
    請求項１から３のいずれか１項に記載のＥＳＤ保護回路。
  6. 前記ＭＯＳトランジスタを第１ＭＯＳトランジスタとした場合、
    前記第５ノードと前記第１配線との間に設けられた第２ＭＯＳトランジスタと、
    前記第５ノードと前記第２ＭＯＳトランジスタとの間に設けられた第６抵抗と、
    前記第３電位と異なる電位の第４電位が供給される第４配線と、をさらに有し
    前記第４配線に接続される第６ノードと前記第１配線との間で直列接続される第７抵抗、および、第２コンデンサと、を備え、
    前記第７抵抗と前記第２コンデンサとの接続部を第７ノードとした場合、
    前記第２ＭＯＳトランジスタのゲートは、前記第７ノードに接続され、
    前記第４電位は、前記第１電位と前記第２電位との間の電位である、
    請求項５に記載のＥＳＤ保護回路。
  7. 前記被保護回路は、Ｎチャネルオープンドレイン端子を有し、
    前記Ｎチャネルオープンドレイン端子と、前記第２電位よりも高い電位である第５電位を供給する第５配線との間に、第１ダイオードが配設され、前記第１ダイオードのアノードとカソードとは、それぞれ前記Ｎチャネルオープンドレイン端子と、前記第５配線とに接続し、
    前記第２配線と前記オープンドレイン端子との間に、第２ダイオードが配設され、前記第２ダイオードのアノードとカソードとは、それぞれ前記第２配線と、前記Ｎチャネルオープンドレイン端子とに接続し、
    前記第３配線と前記第５配線との間に、第３ダイオードが配設され、前記第３ダイオードのアノードとカソードとは、それぞれ前記第３配線と、前記第５配線とに接続される、
    請求項１から３のいずれか１項に記載のＥＳＤ保護回路。
  8. 前記被保護回路は、Ｐチャネルオープンドレイン端子を有し、
    前記Ｐチャネルオープンドレイン端子と、前記第１電位よりも低い電位である第５電位を供給する第５配線との間に、第１ダイオードが配設され、前記第１ダイオードのアノードとカソードとは、それぞれ前記第５配線と、前記Ｐチャネルオープンドレイン端子とに接続し、
    前記Ｐチャネルオープンドレイン端子と前記第１配線との間に、第２ダイオードが配設され、前記第２ダイオードのアノードとカソードとは、それぞれ前記Ｐチャネルオープンドレイン端子と、前記第１配線とに接続し、
    前記５配線と前記第３配線との間に、第３ダイオードが配設され、前記第３ダイオードのアノードとカソードとは、それぞれ前記第５配線と、前記第３配線とに接続される、
    請求項１から３のいずれか１項に記載のＥＳＤ保護回路。
  9. 前記被保護回路は、トランスミッションゲートによる第１端子と第２端子とを有し、
    前記第１端子と、前記第２電位よりも高い電位である第５電位を供給する第５配線との間に、第４ダイオードが配設され、前記第４ダイオードのアノードとカソードとは、それぞれ前記第１端子と、前記第５配線とに接続し、
    前記第２配線と前記第１端子との間に、第５ダイオードが配設され、前記第５ダイオードのアノードとカソードとは、それぞれ前記第２配線と、前記第１端子とに接続し、
    前記第２端子と前記第５配線との間に、第６ダイオードが配設され、前記第６ダイオードのアノードとカソードとは、それぞれ前記第２端子と、前記第５配線とに接続し、
    前記第２配線と前記第２端子との間に、第７ダイオードが配設され、前記第７ダイオードのアノードとカソードとは、それぞれ前記第２配線と、前記第２端子とに接続し、
    前記第３配線と前記第５配線との間に、第８ダイオードが配設され、前記第８ダイオードのアノードとカソードとは、それぞれ前記第３配線と、前記第５配線とに接続される、
    請求項１から３のいずれか１項に記載のＥＳＤ保護回路。
  10. 請求項１から９のいずれか一項に記載のＥＳＤ保護回路を備えた半導体装置。
  11. 請求項１０に記載の半導体装置を備えた電子機器。
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