JP2010278188A - 半導体集積回路装置 - Google Patents

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Abstract

【課題】小さいレイアウト面積で、高いＥＳＤ耐圧量を有したＥＳＤ保護性能を実現する。
【解決手段】ＥＳＤ保護回路８は、クランプ回路９、ツェナーダイオード１０，１１
ＤＭＯＳからなるトランジスタ１２、ＩＧＢＴからなるトランジスタ１３、抵抗１４，１５から構成されている。この構成のＥＳＤ保護回路８は、被保護回路動作時の電流ノイズに対しては、ＤＭＯＳからなるトランジスタ１２によって該電流ノイズを吸収させて、ラッチアップによる誤動作を防止し、より大きなＥＳＤ時の電流に対してはサイリスタ効果により電流吸収能力の高いＩＧＢＴ（トランジスタ１３）を並列動作させることで効率よく、被保護回路を保護する。
【選択図】図２

Description

本発明は、半導体集積回路装置におけるＥＳＤ（ElectroStatic Discharge）保護技術に関し、特に、高電圧が入力される高電圧端子を備えた半導体集積回路装置におけるＥＳＤ保護に有効な技術に関する。
近年、半導体集積回路装置においては、高電圧端子に対するＥＳＤ耐圧に対する要求が高まっている。特に、自動車では、信頼性の向上、ＥＣＵ上のＥＳＤ対策部品点数削減のために半導体集積回路装置におけるＥＳＤ耐圧に対する要求が高まっている。
たとえば、エアバッグなどの車載用電子機器において、搭載されるエアバッグ数が増加する傾向にあり、それに伴い、エアバッグの点火装置も増加する。エアバッグの点火装置はスクイブドライバからスクイブ抵抗に電流を流し、スクイブ抵抗を発熱させ、火薬を発火させることでエアバッグを展開させるものであり、スクイブドライバは自動車用のＥＣＵにおいて高耐圧が要求される。従って、エアバッグの点火装置が増加すると、エアバッグ展開用の半導体集積回路装置において、内蔵されているスクイブドライバの数も増加し、高耐圧端子の数も増加し、ＥＳＤ保護回路の数も多くなってきている。
この種の半導体集積回路装置に設けられたＥＳＤ保護回路１００は、たとえば、図８に示すように、トランジスタ１０１、電圧クランプ回路１０２、ツェナーダイオード１０３，１０４、および抵抗１０５から構成されている。
電圧クランプ回路１０２は、たとえば、ツェナーダイオード１０６〜１１０が直列接続された構成からなる。また、トランジスタ１０１は、たとえば、ＤＭＯＳ（Double diffused Metal Oxide Semiconductor）からなり、ＥＳＤ電流を吸収する素子である。
高電圧端子である外部端子ＥＳＤ＿ＩＮには、ツェナーダイオード１０６のカソード、およびトランジスタ１０１の一方の接続部がそれぞれ接続されている。ツェナーダイオード１１０のアノードには、トランジスタ１０１のゲート、ならびにツェナーダイオード１０３のカソードがそれぞれ接続されている。
ツェナーダイオード１０３のアノードには、ツェナーダイオード１０４のカソード、および抵抗１０５の一方の接続部がそれぞれ接続されている。そして、ツェナーダイオード１０４のアノード、抵抗１０５の他方の接続部、およびトランジスタの他方の接続部には、基準電位ＶＳＳがそれぞれ接続されている。
ツェナーダイオード１０６〜１１０によって構成される電圧クランプ回路１０２におけるクランプ電圧をＶ１とする。抵抗１０５は、ＥＳＤ印加がないときに、トランジスタ１０１をＯＦＦするためのゲートプルダウン用抵抗である。また、ツェナーダイオード１０３，１０４は、トランジスタ１０１のゲートを保護するための素子である。
トランジスタ１０１は、図９に示すように、ゲート電圧ＶＧ（ＶＧＳ１＿ＤＭＯＳ，ＶＧＳ２＿ＤＭＯＳ，ＶＧＳ３＿ＤＭＯＳ）に応じたドレイン電流（ＩＤ）とドレイン電圧ＶＤを持つ。
また、外部端子ＥＳＤ＿ＩＮに繋がる被保護回路の耐圧電圧を（Ｖ２）とすると、被保護回路の破壊を効率よく防ぐためには、保護素子であるトランジスタ１０１の耐圧電圧は、被保護回路の耐圧電圧（Ｖ２）と同等の耐圧特性が良い。
高電圧端子である外部端子ＥＳＤ＿ＩＮにＥＳＤが印加されると、ドレイン電圧ＶＤが上昇し、ドレイン電圧ＶＤが、ツェナーダイオード１０２のツェナー電圧以上になるとＥＳＤ電流ＩＥＳＤが流れ始め、トランジスタ１０１のゲートに電圧が印加され、トランジスタ１０１はオンし始め、ＥＳＤ電流の大部分はトランジスタ１０１のドレイン電流ＩＤとなる。このとき、トランジスタ１０１のゲート電圧ＶＧＳはドレイン電流ＩＤに応じて変化し、ドレイン電流ＩＤが大きくなるとゲート電圧ＶＧＳも大きくなる。従って、クランプ電圧は、ドレイン電流ＩＤに応じた、ゲート電圧ＶＧＳとツェナーダイオード１０２のツェナー電圧の和となる。
また、トランジスタ１０１のゲートを保護するために、トランジスタ１０１のゲート電圧をゲート耐圧以上にならないように制限するためのツェナーダイオード１０３と１０４が接続されている。
図９の破線部分はＭＯＳトランジスタのゲート電圧ＶＧＳとドレイン電圧ＶＤとドレイン電流ＩＤの関係を表したものである。すなわち３通りゲート電圧ＶＧＳ１＿ＤＭＯＳ、ＶＧＳ２＿ＤＭＯＳ、ＶＧＳ３＿ＤＭＯＳにおけるドレイン電圧ＶＤとドレイン電流ＩＤの関係を表している。図９において、ドレイン電圧ＶＤが電圧Ｖ１付近まではドレイン電流ＩＤはほぼ一定であり、ドレイン電流ＩＤはゲート電圧ＶＧに依存している。ドレイン電圧ＶＤが電圧Ｖ１以上になると、ドレイン電流は急激に増え始め、ＩＥＳＤ破壊ポイントであるドレイン電圧Ｖ２になるとＭＯＳトランジスタは破壊する。
ここで、例えば、トランジスタ１０１のゲート電圧をゲート耐圧以上にならないように制限するためのツェナーダイオード１０３と１０４のツェナー電圧の和が図９のＶＧＳ３＿ＤＭＯＳとすると、図８のＥＳＤ保護回路の特性は図９の太線で示した特性となる。
ところが、上記のような半導体集積回路装置に用いられるＥＳＤ保護回路によるＥＳＤ保護技術では、次のような問題点があることが本発明者により見い出された。
すなわち、上記した構成のＥＳＤ保護回路では、外部端子ＥＳＤ＿ＩＮのＥＳＤ耐量を向上させるためには、ＥＳＤのエネルギーを吸収するトランジスタ１０１自体の電流容量と破壊大量を向上させる必要があるため、トランジスタ１０１のサイズを大きくする必要がある。
上記のように、近年のＥＳＤ耐量の要求および高耐圧端子の数の増加により、上記のＥＳＤ保護回路では、チップ全体の面積に占めるＥＳＤ保護素子の面積の割合が大きくなりコストアップの要因となっている。
本発明の目的は、小さいレイアウト面積で、高いＥＳＤ耐圧量を有したＥＳＤ保護性能を実現することのできる技術を提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明は、入出力端子にＥＳＤ保護用のＥＳＤ保護回路を備えた半導体集積回路装置であって、該ＥＳＤ保護回路は、一方の端子が、入出力端子に接続される第１のクランプ回路と、一方の端子が、該第１のクランプ回路の出力部に接続される第２のクランプ回路と、一方の端子が、該第２のクランプ回路の出力部に接続され、他方の端子が基準電位に接続される第３のクランプ回路と、一方の接続部が、入出力端子に接続され、他方の接続部が基準電位に接続され、ゲートが、第１のクランプ回路の他方の端子に接続される第１のトランジスタと、一方の接続部が、前記入出力端子に接続され、他方の接続部が、基準電位に接続され、ゲートが、前記第２のクランプ回路の他方の端子に接続される第２のトランジスタと、第１のトランジスタのゲートと基準電位との間に接続された第１の抵抗と、第２のトランジスタのゲートと基準電位との間に接続された第２の抵抗とよりなるものである。
また、本願のその他の発明の概要を簡単に示す。
本発明は、前記第２のトランジスタが、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、ＶＤＭＯＳ（Vertical Double diffused MOS）、ＬＤＭＯＳ（Laterally Diffused MOS）、またはサイリスタのいずれかよりなるものである。
また、本発明は、前記第１〜第３のクランプ回路が、１つ以上のツェナーダイオードを逆方向接続した構成よりなるものである。
さらに、本発明は、前記第１〜第３のクランプ回路が、１つ以上のダイオードを順方向接続した構成からなるものである。
また、本発明は、前記第１〜第３のクランプ回路が、ＭＯＳトランジスタをダイオード接続した１つ以上のダイオードを順方向接続した構成からなるものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
（１）ＥＳＤ保護回路に必要なレイアウトを大幅に縮小しながら、電流吸収能力を向上させることができる。
（２）上記（１）により、半導体集積回路装置を大型することなく、高性能なＥＳＤ耐圧を確保することが可能となり、該半導体集積回路装置の性能を向上させることができる。
本発明の実施の形態１によるＥＣＵモジュールの一例を示すブロック図である。 図１の半導体集積回路装置に設けられたＥＳＤ保護回路の一例を示す回路図である。 図２のＥＳＤ保護回路に設けられたＤＭＯＳからなるトランジスタの電気的特性の一例を示す説明図である。 図２のＥＳＤ保護回路に設けられたＩＧＢＴからなるトランジスタの電気的特性の一例を示す説明図である。 図２のＥＳＤ保護回路における電気的特性の一例を示した説明図である。 図２のＥＳＤ保護回路に設けられたＤＭＯＳ構成のトランジスタにおける一例を示す断面図である。 図２のＥＳＤ保護回路に設けられたＩＧＢＴ構成のトランジスタにおける一例を示す断面図である。 本発明者が検討した半導体集積回路装置におけるＥＳＤ保護回路の一例を示す回路図である。 図８のＥＳＤ保護回路に設けられたトランジスタの電気的特性の一例を示す説明図である。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
図１は、本発明の実施の形態１によるＥＣＵモジュールの一例を示すブロック図、図２は、図１の半導体集積回路装置に設けられたＥＳＤ保護回路の一例を示す回路図、図３は、図２のＥＳＤ保護回路に設けられたＤＭＯＳからなるトランジスタの電気的特性の一例を示す説明図、図４は、図２のＥＳＤ保護回路に設けられたＩＧＢＴからなるトランジスタの電気的特性の一例を示す説明図、図５は、図２のＥＳＤ保護回路における電気的特性の一例を示した説明図、図６は、図２のＥＳＤ保護回路に設けられたＤＭＯＳ構成のトランジスタにおける一例を示す断面図、図７は、図２のＥＳＤ保護回路に設けられたＩＧＢＴ構成のトランジスタにおける一例を示す断面図である。
本実施の形態において、ＥＣＵ１は、たとえば、自動車などに搭載され、エンジン制御、エアバッグ制御、およびエアコン制御などの様々なシステムを制御する。ＥＣＵ１は、図１に示すように、半導体集積回路装置２、およびＭＣＵ(Micro Computer Unit)３などが搭載されている。
半導体集積回路装置２は、たとえば、ＡＳＩＣ(Application Specific Integrated Circuit)から構成されており、ＭＣＵ３の制御に基づいて動作を行う。半導体集積回路装置２には、センサユニット４、およびアクチュエータユニット５が、たとえば、ハーネス６，７などを介してそれぞれ接続されている。
センサユニット４は、たとえば、エアバック制御に用いられる衝突を検知するセンサであり、たとえば、加速度センサなどが用いられる。アクチュエータユニット５は、エアバッグの点火装置であるスクイブとなる。自動車が衝突したとき、センサユニット４によって加速度が検出されると、その検出情報はハーネス６を介してＥＣＵ１に送られる。ＥＣＵ１は、センサユニット４から送られてきたたとえば加速度などの検出情報に基づいて、ＭＣＵ３において、自動車が衝突したかどうかを判断する。
ＭＣＵ３において自動車が衝突したと判断されると、アクチュエータユニット５にハーネス７を介して送信されたエアバッグを展開するための信号に基づいてスクイブ抵抗に電流を流し、火薬に点火させ爆発させることによってなされる。
車載用のシステムでは、ハーネス６，７は車内において、所定のモジュール間に接続されているために大きなＥＳＤノイズが注入される場合がある。そのため、ハーネス６，７に直接接続されている半導体集積回路装置２の高電圧用端子には、ＥＳＤノイズに対して高い耐性が要求される。ハーネス６，７に印加されるノイズは特に指定はないが、ＥＳＤなどのノイズがある。
図２は、ハーネス６，７などが接続される半導体集積回路装置２の高電圧用端子に設けられたＥＳＤ保護回路８の一例を示す回路図である。
ＥＳＤ保護回路８は、図示するように、第１のクランプ回路となるクランプ回路９、第２のクランプ回路となるツェナーダイオード１０、第３のクランプ回路となるツェナーダイオード１１、第１のトランジスタであるトランジスタ１２、第２のトランジスタであるトランジスタ１３、第１の抵抗となる抵抗１４、および第２の抵抗となる抵抗１５から構成されている。
トランジスタ１２は、たとえば、ＤＭＯＳ(Double Diffused Metal Oxide Semiconductor)などの高耐圧トランジスタ素子などからなり、該トランジスタ１２の一方の接続部には、半導体集積回路装置２における入出力端子となる高電圧用端子ＥＳＤ＿ＩＮが接続されている。
クランプ回路９は、複数のツェナーダイオード１６〜２０からなり、該トランジスタ１２の一方の接続部とゲートとの間に接続され、これが半導体集積回路装置２の高電圧用端子ＥＳＤ＿ＩＮとツェナーダイオード１０のカソードとの間に直列接続された構成からなる。
トランジスタ１２のゲートには、ツェナーダイオード１０のカソード、および抵抗１４の一方の接続部がそれぞれ接続されており、該トランジスタ１２の他方の接続部、ならびに抵抗１４の他方の接続部には、基準電位ＶＳＳがそれぞれ接続されている。
ツェナーダイオード１０のアノードには、ツェナーダイオード１１のカソードが接続されており、該ツェナーダイオード１１のアノードには、基準電位ＶＳＳが接続されている。
トランジスタ１３は、たとえば、ＩＧＢＴからなり、ＥＳＤ電流を吸収する素子となる。このトランジスタ１３の一方の接続部には、該トランジスタ１２の一方の接続部に接続され、また高電圧用端子ＥＳＤ＿ＩＮが接続されている。
そして、トランジスタ１３のゲートには、抵抗１５の一方の接続部、およびツェナーダイオード１０とツェナーダイオード１１との接続部がそれぞれ接続されている。また、トランジスタ１３の他方の接続部、ならびに抵抗１５の他方の接続部には、基準電位ＶＳＳがそれぞれ接続されている。
ここで、抵抗１５は、ＥＳＤ印加がないときに、トランジスタ１３をＯＦＦするためのゲートプルダウン用抵抗として設けられており、ツェナーダイオード１１は、トランジスタ１３のゲート電圧が所定の電圧以上にならないように保護するための素子である。
図３は、ＤＭＯＳからなるトランジスタ１２の電気的特性の一例を示す説明図である。
トランジスタ１２は、図示するように、ゲート電圧ＶＧ１＿ＤＭＯＳ，ＶＧ２＿ＤＭＯＳ，ＶＧ３＿ＤＭＯＳに応じてドレイン電流ＩＤを流す能力が増加する特性となっている。
図４は、ＩＧＢＴからなるトランジスタ１３の電気的特性を示した説明図である。
ＩＧＢＴは、ゲート電圧（ＶＧ＿ＩＧＢＴ）に応じて、コレクタ電流（ＩＣ）が増加し、コレクタ電圧（ＶＣ）がトリガ電圧を越えるとサイリスタ動作をし、ホールド電圧までコレクタ電圧（ＶＣ）が下がる。このサイリスタ効果により、ＩＧＢＴに加わる電力が減少するため、ＩＧＢＴ（トランジスタ１３）は電流吸収能力が非常に大きくなる。
また、半導体集積回路装置２の高電圧用端子ＥＳＤ＿ＩＮに接続されている被保護回路の破壊を防ぐために、被保護回路の耐圧電圧以上のトリガ電圧を持つＩＧＢＴを使用する。
しかしながら、このサイリスタ効果により電流吸収能力が上がる反面、通常動作である被保護回路動作時に比較的エネルギの小さい電流ノイズが印加された場合、ラッチアップが発生してしまい、誤動作の原因となる恐れがある。この問題を解決するために、被保護回路動作時の電流ノイズに対しては、ＤＭＯＳからなるトランジスタ１２によって該電流ノイズを吸収させて、ラッチアップによる誤動作を防止し、より大きなＥＳＤ時の電流に対してはサイリスタ効果により電流吸収能力の高いＩＧＢＴ（トランジスタ１３）を並列動作させることで効率よく、被保護回路を保護することができる。
次に、本実施の形態におけるＥＳＤ保護回路８の作用について、図２、および図５のＥＳＤ保護回路８における電気的特性の一例を示した説明図を用いて説明する。
まず、高電圧用端子ＥＳＤ＿ＩＮから比較的エネルギが小さいノイズが印加されたとき、電流ＩＥＳＤが入力され、クランプ回路９で決まるクランプ電圧（図５の電圧Ｖ１）以上になると、抵抗１４に電流が流れ、トランジスタ１２のゲート電圧が上昇し、該トランジスタ１２のドレイン電流（図５のＩＤ）が流れ始める。トランジスタ１２のゲート電圧が、ツェナーダイオード１０でクランプされるクランプ電圧になるまで単調に電流が上昇する。このとき、電流は抵抗１４を介してＶＳＳに流れ、ツェナーダイオード１０、１１、抵抗１５には流れていない。
ここで、図５では、トランジスタ１２のゲート電圧に掛かるツェナーダイオード１０のクランプ電圧を電圧ＶＧＳ２＿ＤＭＯＳとしている。そのとき、トランジスタ１３のゲートは、抵抗１５によりプルダウンされており、該トランジスタ１３はＯＦＦしている。
続いて、ＥＳＤなどのエネルギが大きいノイズが印加され、トランジスタ１２のゲート電圧が、電圧ＶＧ２＿ＤＭＯＳ以上になると、ツェナーダイオード１０のクランプ電圧を超え、そのツェナーダイオード１０を通して抵抗１５に電流が流れ始め、トランジスタ１３のゲート電圧が上昇し、コレクタ電流ＩＣが流れ始める。
トランジスタ１３のゲート電圧の上昇に合わせてコレクタ電流ＩＣが増加し、コレクタ電圧ＶＣも上昇する。また、トランジスタ１２のゲート電圧も上昇するのでドレイン電流ＩＤも増加し、電流ＩＥＳＤは、コレクタ電流ＩＣとドレイン電流ＩＤとの加算となる。
次いで、トランジスタ１３のゲート電圧が上昇し、コレクタ電圧ＶＣが、ＩＧＢＴトリガ電圧に達すると、トランジスタ１３がサイリスタ動作を始め、コレクタ電圧ＶＣがホールド電圧まで下がる。
このサイリスタ動作によって、トランジスタ１３に加わる電力が減少するため、該トランジスタ１３は、電流吸収能力が非常に大きくなる。このように、被保護回路の動作時の電流ノイズの定電流領域に対しては、ＤＭＯＳのトランジスタ１２によって吸収させることでラッチアップによる誤動作を防ぎ、高ＥＳＤ時のような、より大きな大電流領域の電流ノイズに対しては、サイリスタ効果により電流吸収能力の高くなるＩＧＢＴからなるトランジスタ１３を並列に動作させることにより、ＥＳＤ保護回路の面積を増加させることなく、被保護回路の動作時には誤動作を防ぎ、大きなＥＳＤ電流印加時に対しても効率よく保護できる。また、ＥＳＤ耐圧量は、図５に示すようにＩＧＢＴが熱破壊を起こす電流で決まる。
印加される電流に対して、低電流領域ではＤＭＯＳのみ動作、大電流領域にはサイリスタ効果を持つＩＧＢＴを並列動作させる構成としたことで、被保護回路の動作時には誤動作を防ぎ、大きなＥＳＤ電流印加時に対しても効率よく保護できる。また、ＥＳＤ耐圧量は、図５に示すようにＩＧＢＴが熱破壊を起こす電流で決まる。
図６は、ＤＭＯＳ構成のトランジスタ１２における一例を示す断面図である。
トランジスタ１２において、Ｐ−型の半導体基板２１には、Ｎ＋型半導体領域２２が形成されており、該Ｎ＋型半導体領域２２の上方には、Ｎ＋型半導体領域２２よりも不純物濃度の低いＮＷＥＬＬ領域２３が形成されている。
ＮＷＥＬＬ領域２３の左上方、および右上方には、Ｎ型半導体領域２４，２５がそれぞれ形成されており、ＮＷＥＬＬ領域２３の中央部上方には、Ｐ型半導体領域２６が形成されている。
Ｎ型半導体領域２４の上部には、該Ｎ型半導体領域２４よりも不純物濃度が高いＮ型半導体領域２７が酸化膜２８と酸化膜２９とに挟まれるように形成されており、Ｎ型半導体領域２５の上部には、該Ｎ型半導体領域２５よりも不純物濃度が高いＮ型半導体領域３０が酸化膜３１と酸化膜３２とに挟まれるように形成されている。そして、これらＮ型半導体領域２７，３０は、トランジスタ１２のドレインとして機能する。
また、Ｐ型半導体領域２６の上部には、左から右にかけて、Ｎ型半導体領域３３、Ｐ型半導体領域３４、およびＮ型半導体領域３５がそれぞれ形成されており、これらＮ型半導体領域３３、Ｐ型半導体領域３４、ならびにＮ型半導体領域３５は、トランジスタ１２のソースとして機能する。
Ｐ型半導体領域２６の左側の上方には、酸化膜３６を介してゲート３７が形成されており、Ｐ型半導体領域２６の右側の上方には、酸化膜３８を介してゲート３９が形成されている。
図７は、ＩＧＢＴ構造のトランジスタ１３における一例を示した断面図である。
トランジスタ１３は、図示するように、トランジスタ１２のＮ型半導体領域２７，３０（図６）に変えて、Ｐ型半導体領域４０，４１が形成された構造となっている。その他の構造については、図６のトランジスタ１３と同様となっているので、説明は省略する。
この場合、Ｐ型半導体領域４０，４１は、トランジスタ１３のソースとして機能するＰ型半導体領域３４と同時に形成することができるため、新たな工程を追加することなしに、製造することが可能である。
それにより、本実施の形態１によれば、ＥＳＤ保護回路８のサイズを大型化することなく、ＥＳＤ耐圧量を上げることができる。
また、本実施の形態では、トランジスタ１３として、サイリスタ特性を持つＩＧＢＴ素子を用いた構成としたが、たとえば、ＶＤＭＯＳなどのようなスナップバック特性を持つ素子をトランジスタ１３として用いる構成としても同様な効果を得ることが可能である。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
たとえば、前記実施の形態においては、自動車などにＥＣＵモジュールに用いられる半導体集積回路装置について記載したが、本発明のＥＳＤ保護回路は、自動車搭載用の半導体集積回路装置だけでなく、高いＥＳＤ耐性が要求される半導体集積回路装置全般に適用することができる。
本発明は、高いＥＳＤ耐性が要求される半導体集積回路装置におけるＥＳＤ保護技術に適している。
１ ＥＣＵ
２ 半導体集積回路装置
３ ＭＣＵ
４ センサユニット
５ アクチュエータユニット
６ ハーネス
７ ハーネス
８ ＥＳＤ保護回路
９ クランプ回路
１０ ツェナーダイオード
１１ ツェナーダイオード
１２ トランジスタ
１３ トランジスタ
１４ 抵抗
１５ 抵抗
１６〜２０ ツェナーダイオード
２１ 半導体基板
２２ Ｎ＋型半導体領域
２３ ＮＷＥＬＬ領域
２４ Ｎ型半導体領域
２５ Ｎ型半導体領域
２６ Ｐ型半導体領域
２７ Ｎ型半導体領域
２８ 酸化膜
２９ 酸化膜
３０ Ｎ型半導体領域
３１ 酸化膜
３２ 酸化膜
３３ Ｎ型半導体領域
３４ Ｐ型半導体領域
３５ Ｎ型半導体領域
３６ 酸化膜
３７ ゲート
３８ 酸化膜
３９ ゲート
４０ Ｐ型半導体領域
ＥＳＤ＿ＩＮ 高電圧用端子ＥＳＤ

Claims (5)

  1. 入出力端子にＥＳＤ保護用のＥＳＤ保護回路を備えた半導体集積回路装置であって、
    前記ＥＳＤ保護回路は、
    一方の端子が、前記入出力端子に接続される第１のクランプ回路と、
    一方の端子が、前記第１のクランプ回路の出力部に接続される第２のクランプ回路と、
    一方の端子が、前記第２のクランプ回路の出力部に接続され、他方の端子が基準電位に接続される第３のクランプ回路と、
    一方の接続部が、前記入出力端子に接続され、他方の接続部が基準電位に接続され、ゲートが、前記第１のクランプ回路の他方の端子に接続される第１のトランジスタと、
    一方の接続部が、前記入出力端子に接続され、他方の接続部が基準電位に接続され、ゲートが、前記第２のクランプ回路の他方の端子に接続される第２のトランジスタと、
    前記第１のトランジスタのゲートと基準電位との間に接続された第１の抵抗と、
    前記第２のトランジスタのゲートと基準電位との間に接続された第２の抵抗とよりなることを特徴とする半導体集積回路装置。
  2. 請求項１記載の半導体集積回路装置において、
    前記第２のトランジスタは、
    ＩＧＢＴ、ＶＤＭＯＳ、ＬＤＭＯＳ、またはサイリスタのいずれかであることを特徴とする半導体集積回路装置。
  3. 請求項１または２記載の半導体集積回路装置において、
    前記第１〜第３のクランプ回路は、
    １つ以上のツェナーダイオードを逆方向接続した構成からなることを特徴とする半導体集積回路装置。
  4. 請求項１または２記載の半導体集積回路装置において、
    前記第１〜第３のクランプ回路は、
    １つ以上のダイオードを順方向接続した構成からなることを特徴とする半導体集積回路装置。
  5. 請求項１または２記載の半導体集積回路装置において、
    前記第１〜第３のクランプ回路は、
    ＭＯＳトランジスタをダイオード接続した１つ以上のダイオードを順方向接続した構成からなることを特徴とする半導体集積回路装置。
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