CN104242275A - 可承受过度电性应力及避免闩锁的静电放电防护电路 - Google Patents
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Abstract
一种可承受过度电性应力及避免闩锁的静电放电防护电路，其包括主静电放电电路、电压电平侦测电路及静电驱动电路。主静电放电电路耦接于第一端子与第二端子之间，并包括控制端。主静电放电电路用以依据控制端的电压建立第一端子与第二端子之间的电性连接。电压电平侦测电路耦接于第一端子及第二端子之间，用以当第一端子的电压高于限定电压时，设定控制端的电压。静电驱动电路用以于发生静电放电现象时，驱动主静电放电电路。该静电放电防护电路不仅具有静电防护的功能，亦可承受过度电性应力及避免闩锁。
Description
技术领域
本发明是关于一种静电放电防护电路，尤指一种同时具有电压电平侦测电路和静电驱动电路的静电放电防护电路。
背景技术
静电放电(Electrostatic Discharge,ESD)与过度电性应力(ElectricalOverstress,EOS)是造成大多数电子元件或电子系统受到破坏的主要因素，使得电子元件或电子系统暂时性失效或是造成永久性的毁坏。这种非预期电性应力破坏会导致电子元件受到伤害，影响集成电路(Integrated Circuits,IC)的电路功能而使得电子产品工作异常。
静电放电破坏的产生，可能肇因于许多因素，而且往往很难避免。例如电子元件或系统在制造、组装、测试、存放等过程中，静电会累积在人体、仪器、储放设备等之中，甚至在电子元件本身也会累积静电，而人们在不知情的情况下，使这些物体相互接触，因而形成了一条放电路径，使得电子元件或系统遭到静电放电的破坏。
请参考图1，图1为现有的静电放电防护电路100的电路图。静电放电防护电路100用以保护其他电路免于静电放电的破坏。静电放电防护电路100具有时间常数电路110、反相器120以及N型金属氧化物半导体(NMOS)晶体管N2。时间常数电路110由电阻RA及电容CA所组成，用以提供一时间常数。此外，NMOS晶体管N2的漏极D、源极S及栅极G分别耦接于接脚130、接地端以及反相器120的输出端。当静电放电的现象发生于接脚130时，因时间常数电路110的动作，而使得反相器120的输入端会处于低电位，进而使得NMOS晶体管N2因其栅极G处于高电位而导通，并形成接脚130与接地端之间的放电路径。此时，静电电流即可经由导通的NMOS晶体管N2即时地被导引掉。
然而，当静电放电防护电路100所保护的电路进行一般操作或闩锁测试(latch up test)时，则可能因过程中发生过度电性应力(EOS)现象，而导致静电放电防护电路100所要保护的电路发生闩锁(latch up)现象。因此，现有的静电放电防护电路100并不具有承受过度电性应力及避免闩锁的功能。
发明内容
本发明提供一种静电放电防护电路，其不但具有静电防护的功能，亦可承受过度电性应力及避免闩锁。
本发明一实施例揭露一种静电放电防护电路，其包括主静电放电电路、电压电平侦测电路以及静电驱动电路。主静电放电电路耦接于第一端子与第二端子之间，并包括控制端。主静电放电电路用以依据控制端的电压建立第一端子与第二端子之间的电性连接。电压电平侦测电路耦接于第一端子及第二端子之间，用以当第一端子的电压高于限定电压时，设定控制端的电压，以驱使主静电放电电路建立第一端子与第二端子之间的电性连接。静电驱动电路耦接于主静电放电电路的控制端，用以于发生静电放电现象时，驱使主静电放电电路建立第一端子与第二端子之间的电性连接。
本发明实施例的静电放电防护电路通过静电驱动电路，于发生静电放电时，可使主静电放电电路形成放电路径，而提供静电放电防护的功能，以避免所要保护的内部电路遭受静电放电的破坏。此外，当第一端子的电压高于限定电压时，本发明实施例的静电放电防护电路通过电压电平侦测电路，驱动主静电放电电路形成放电路径，以使第一端子的电压可快速地降低。如此一来，当第一端子的电压高于限定电压但却因电压上升速度相较于静电放电的速度慢，而未能使静电驱动电路在时间常数内作动时，第一端子过高的电压仍可致能电压电平侦测电路，而可成功地驱动主静电放电电路形成放电路径，以避免所要保护的内部电路因过高的电压而使元件崩溃，进而导致闩锁现象。
附图说明
图1为现有静电放电防护电路的电路图。
图2为本发明静电放电防护电路的示意图。
图3为本发明第一实施例静电放电防护电路的电路图。
图4为本发明一实施例限定电压设定电路的电路图。
图5为本发明另一实施例限定电压设定电路的电路图。
图6为本发明第二实施例静电放电防护电路的电路图。
图7为本发明第三实施例静电放电防护电路的电路图。
图8为本发明第四实施例静电放电防护电路的电路图。
图9为本发明第五实施例静电放电防护电路的电路图。
图10为本发明第六实施例静电放电防护电路的电路图。
图11为本发明第七实施例静电放电防护电路的电路图。
具体实施方式
请参考图2，图2为本发明静电放电防护电路500的示意图。静电放电防护电路500耦接于第一端子VDD与第二端子VSS之间，用以保护内部电路540免于静电放电的破坏，并避免内部电路540因在闩锁测试(latch up test)时或操作时系统上的过度电性应力(EOS)而发生闩锁现象。其中，第一端子VDD为系统的第一供电端，第二端子VSS为系统的第二供电端，而第二端子VSS可接地。静电放电防护电路500包括主静电放电电路510、电压电平侦测电路520及静电驱动电路530。主静电放电电路510耦接于第一端子VDD与第二端子VSS之间，并包括控制端Tc，用以依据控制端Tc的电压建立第一端子VDD与第二端子VSS之间的电性连接。电压电平侦测电路520耦接于第一端子VDD及第二端子VSS之间，并耦接于静电驱动电路530，用以当第一端子VDD的电压V1高于限定电压时，设定控制端Tc的电压，以驱使主静电放电电路510建立第一端子VDD与第二端子VSS之间的电性连接。其中，设定上述的限定电压的目的是避免内部电路540因电压V1过高而发生闩锁现象。换言之，倘若第一端子VDD的电压V1过高而超过上述的限定电压，电压电平侦测电路520即会通过设定控制端Tc的电压，驱使主静电放电电路510建立第一端子VDD与第二端子VSS之间的电性连接，以使过高的电压V1可即时地被降低，而避免内部电路540发生闩锁现象。
静电驱动电路530耦接于主静电放电电路510的控制端Tc，用以当发生静电放电现象而使得第一端子的电压V1的瞬间变化量大于预设值时，设定控制端Tc的电压，以驱使主静电放电电路510建立第一端子VDD与第二端子VSS之间的电性连接。详言之，当静电放电电流从输入/输出垫(I/O pad)550进入时，即会使第一端子VDD的电压V1有所变动。为了保护内部电路540免于静电放电的破坏，当电压V1的瞬间变化量大于上述预设值时，静电驱动电路530会设定控制端Tc的电压，以驱使主静电放电电路510建立第一端子VDD与第二端子VSS之间的电性连接，进而使静电放电电流即时地经由主静电放电电路510排除。
在本发明一实施例中，静电驱动电路530可提供时间常数。倘若在上述时间常数期间，第一端子VDD的电压V1的变化量大于上述预设值时，静电驱动电路530会致能主静电放电电路510，以使主静电放电电路510建立第一端子VDD与第二端子VSS之间的电性连接。另外，倘若第一端子VDD的电压V1高于上述限定电压，但因未发生静电放电现象而使得第一端子VDD的电压V1在上述时间常数期间内的变化量并未大于上述预设值。在此情况下，虽然静电驱动电路530在上述时间常数内不动作，但电压电平侦测电路520却仍会由于过高的电压V1而动作，进而驱动主静电放电电路510建立第一端子VDD与第二端子VSS之间的电性连接。如此一来，当第一端子VDD的电压V1高于上述限定电压但却因电压上升速度相较于静电放电的速度慢，而使静电驱动电路530在上述时间常数内不动作时，第一端子VDD过高的电压V1仍然可以致能电压电平侦测电路520，而可成功地驱动主静电放电电路510形成放电路径，进而避免所要保护的内部电路540发生闩锁现象。其中，静电驱动电路530可具有电阻-电容(RC)电路，用以设定上述的时间常数，而上述的时间常数可通过调整静电驱动电路530的电阻-电容电路的电阻值及电容值来设定。此外，上述预设值被设定为内部电路540的额定电压(rated voltage)的好几倍，以避免静电驱动电路530在内部电路540的正常操作期间产生误动作。此外，在本发明一实施例中，静电驱动电路530的时间常数可短于电压电平侦测电路520的反应时间(response time)，而在发生极短时间的静电放电现象时，静电驱动电路530可在电压电平侦测电路520尚未动作的情况下因静电放电而动作。
在本发明一实施例中，另有第一二极管552与第二二极管554串联于第一端子VDD与第二端子VSS之间，而输入/输出垫550通过第一二极管552与第二二极管554耦接到静电放电防护电路500。其中第一二极管552的阳极耦接于第二端子VSS，第二二极管554的阴极耦接于第一端子VDD，而第一二极管552的阴极与第二二极管554的阳极耦接于输入/输出垫550。另外，输入/输出垫550可耦接于电流源560，其中电流源560作为于进行闩锁测试或过度电性应力测试时的电流源，用以提供测试电流ILu。需了解地，第一二极管552、第二二极管554、输入/输出垫550以及电流源560仅用以说明一种应用本发明的静电放电防护电路500时的环境，并非用于限制本发明。
请参考图3，图3为本发明第一实施例静电放电防护电路600的电路图。静电放电防护电路600包括主静电放电电路610、电压电平侦测电路620及静电驱动电路630。主静电放电电路610用以依据控制端Tc的电压建立第一端子VDD与第二端子VSS之间的电性连接。电压电平侦测电路620用以当第一端子VDD的电压V1高于上述限定电压时，设定控制端Tc的电压，以驱使主静电放电电路610建立第一端子VDD与第二端子VSS之间的电性连接。静电驱动电路630用以当第一端子的电压V1的瞬间变化量大于上述预设值时，设定控制端Tc的电压，以驱使主静电放电电路610建立第一端子VDD与第二端子VSS之间的电性连接。
主静电放电电路610包括开关SW，而静电驱动电路630包括电阻Rt、电容Ct以及反相器612。开关SW的第一端D耦接于第一端子VDD，开关SW的第二端S耦接于第二端子VSS，而开关SW的控制端G耦接于控制端Tc。因此，在此实施例中，开关SW的控制端G的电压电平会等于控制端Tc的电压电平。当控制端Tc与开关SW的控制端G为高电位时，开关SW会开启，以建立第一端子VDD与第二端子VSS之间的电性连接；而当控制端Tc与开关SW的控制端G为低电位时，开关SW会关闭。电阻Rt的第一端耦接于第一端子VDD，电阻Rt的第二端及电容Ct的第一端耦接于反相器612的输入端，而电容Ct的第二端耦接于第二端子VSS。电阻Rt及电容Ct用以提供一时间常数。当第一端子VDD的电位V1因静电放电而于上述时间常数内的变化量大于上述预设值时，反相器612的输入端的电位会为低电位，进而使得控制端Tc为高电位。此时，主静电放电电路610的开关SW被开启，而建立起第一端子VDD与第二端子VSS之间的电性连接。因此，当发生静电放电现象时，静电放电电流可迅速地经由主静电放电电路610所建立的放电路径排除。
电压电平侦测电路620则包括限定电压设定电路622A、第一开关SW1、第一电阻R1、第二电阻R2以及第二开关SW2。限定电压设定电路622A包括第一端a及第二端b。第一端a耦接于第一端子VDD，而第二端b耦接于第一开关SW1的第一端E。第一开关SW1的第二端C耦接于第二电阻R2的第一端，而第一开关SW1的控制端B耦接于第一电阻R1的第一端。第一电阻R1的第二端及第二电阻R2的第二端则耦接于第二端子VSS。第二开关SW2的第一端D耦接于反相器612的输入端，第二开关SW2的第二端S耦接于第二端子VSS，而第二开关SW2的控制端G耦接于第一开关SW1的第二端C以及第二电阻R2的第一端。限定电压设定电路622A用于当第一端子VDD的电压V1高于上述的限定电压时，建立其第一端a及第二端b之间的电性连接。在本实施例中，限定电压设定电路622A为一个齐纳二极管(Zener diode)，其第一端a为齐纳二极管的阴极，第二端b为齐纳二极管的阳极，而上述的限定电压即为齐纳二极管的崩溃电压与第一开关SW1的射极-基极介面的导通电压的总和。因此，当第一端子VDD的电压V1高于上述限定电压时，限定电压设定电路622A会导通，且第一开关SW1会被开启，而使得第二开关SW2的控制端G处于高电位，进而使得第二开关SW2导通。当第二开关SW2导通时，反相器612的输入端会为低电位，而使得开关SW因控制端Tc为高电位而被开启。因此，当第一端子VDD的电压V1高于上述限定电压时，主静电放电电路610的开关SW会被开启，而建立起第一端子VDD与第二端子VSS之间的电性连接。
另外，倘若第一端子VDD的电压V1高于上述限定电压，但第一端子VDD的电压V1的变化量在上述电阻Rt与电容Ct所提供的时间常数期间内并未大于上述预设值。此时，静电驱动电路630虽不因静电放电而动作，但电压电平侦测电路620仍会作动以通过静电驱动电路630设定控制端Tc的电压，进而驱使主静电放电电路610建立第一端子VDD与第二端子VSS之间的电性连接。如此一来，倘若第一端子VDD的电压V1高于限定电压但却因电压V1上升速度相较于静电放电的速度慢，而使静电驱动电路630未能在上述时间常数期间内被触发而动作的话，电压电平侦测电路620仍能于上述时间常数期间过后成功地驱动主静电放电电路610以形成放电路径，进而避免所要保护的内部电路发生闩锁现象。
在本实施例中，开关SW为N型金属氧化物半导体(NMOS)晶体管，而反相器612包括P型金属氧化物半导体(PMOS)晶体管MP以及NMOS晶体管MN。开关SW的第一端D为NMOS晶体管的漏极，开关SW的第二端S为NMOS晶体管的源极，而开关SW的控制端G为NMOS晶体管的栅极。PMOS晶体管MP及NMOS晶体管MN的漏极D耦接在一起，PMOS晶体管MP及NMOS晶体管MN的栅极G耦接于电阻Rt及电容Ct，PMOS晶体管MP的源极S耦接于第一端子VDD，而NMOS晶体管MN的源极S耦接于第二端子VSS。需了解的是，开关SW除了可用NMOS晶体管来实施之外，亦可用NPN型双载子接面晶体管(BJT)来达成。此外，在本实施例中，第一开关SW1为PNP型双载子接面晶体管，而其第一端E、第二端C以及控制端B分别为此PNP型双载子接面晶体管的射极、集极与基极。第二开关SW2则为NMOS晶体管，而其第一端D、第二端S以及控制端G分别为此NMOS晶体管的漏极、源极与栅极。然而需了解的是，第一开关SW1亦可由PMOS晶体管来实施，而第二开关SW2可由NPN型双载子接面晶体管来实施。
在本发明其他实施例中，限定电压设定电路622A可由其他电路来取代，例如可以是图4所示包括多个串接的晶体管T1至TN的限定电压设定电路622B，又或例如是图5所示包括多个串接的二极管D1至DN的限定电压设定电路622C。对于限定电压设定电路622B而言，当限定电压设定电路622B的第一端a与第二端b之间的压差大于或等于各晶体管T1至TN的临界电压(threshold voltage)的总和时，限定电压设定电路622B的第一端a与第二端b之间会形成电性连接；而对于限定电压设定电路622C而言，当限定电压设定电路622B的第一端a与第二端b之间的压差大于或等于各二极管D1至DN的顺向电压(forward voltage)的总和时，限定电压设定电路622C的第一端a与第二端b之间会形成电性连接。
请参考图6，图6为本发明第二实施例静电放电防护电路900的电路图。静电放电防护电路900与静电放电防护电路600之间的差别在于静电放电防护电路600的电压电平侦测电路620由静电放电防护电路900的电压电平侦测电路920所取代。电压电平侦测电路920用以当第一端子VDD的电压V1高于上述限定电压时，设定控制端Tc的电压，以驱使主静电放电电路610建立第一端子VDD与第二端子VSS之间的电性连接。电压电平侦测电路920包括电阻R1、限定电压设定电路622A以及开关SW2。限定电压设定电路622A的第一端a耦接于第一端子VDD，而限定电压设定电路622A的第二端b耦接于电阻R1的第一端。电阻R1的第二端耦接于第二端子VSS。开关SW2的第一端D耦接于反相器612的输入端，开关SW2的第二端S耦接于第二端子VSS，开关SW2的控制端G耦接于限定电压设定电路622A的第二端b及电阻R1的第一端。在本实施例中，上述的限定电压即为限定电压设定电路622A的齐纳二极管的崩溃电压。当第一端子VDD的电压V1高于上述的限定电压时，限定电压设定电路622A会导通，而使得第一端a及第二端b之间的电性连接被建立。此时，开关SW2会因其控制端G处于高电位而被开启，而导致反相器612的输入端为低电位且控制端Tc为高电位，以开启开关SW。因此，当第一端子VDD的电压V1高于上述限定电压时，电压电平侦测电路920会驱动主静电放电电路610以开启开关SW，而建立起第一端子VDD与第二端子VSS之间的放电路径。在本发明其他实施例中，电压电平侦测电路920的限定电压设定电路622A可由图4的限定电压设定电路622B或由图5的限定电压设定电路622C所取代。
至于静电放电防护电路900的静电驱动电路630于防护静电放电时的动作方式，则因与图3中的静电放电防护电路600的静电驱动电路630于防护静电放电时的动作方式一样，故不再赘述。
请参考图7，图7为本发明第三实施例静电放电防护电路1000的电路图。静电放电防护电路1000与静电放电防护电路600之间的差别在于静电放电防护电路600的电压电平侦测电路620由静电放电防护电路1000的电压电平侦测电路1020所取代。电压电平侦测电路1020包括第一开关SW1、限定电压设定电路622A、第一电阻R1、第二电阻R2以及第二开关SW2。第一开关SW1的第一端E耦接于第一端子VDD，而第一开关SW1的第二端C耦接于第一电阻R1的第一端。第一开关SW1的控制端B可直接地耦接于限定电压设定电路622A的第一端a。第一电阻R1的第二端耦接于第二端子VSS。第二开关SW2的第一端D耦接于反相器612的输入端，第二开关SW2的第二端S耦接于第二端子VSS，第二开关SW2的控制端G耦接于第一开关SW1的第二端C及第一电阻R1的第一端。在本实施例中，上述的限定电压即为齐纳二极管的崩溃电压、第一开关SW1的射极-基极介面的导通电压与第二电阻R2的跨压的总和。当第一端子VDD的电压V1高于上述的限定电压时，第一开关SW1和齐纳二极管皆会导通，而使得限定电压设定电路622A的第一端a及第二端b之间的电性连接被建立。此时，第二开关SW2因其控制端G处于高电位而被开启。当第二开关SW2被开启时，反相器612的输入端会处于低电位而控制端Tc会处于高电位，而驱使主静电放电电路610开启开关SW。因此，当第一端子VDD的电压V1高于限定电压时，电压电平侦测电路1020会驱动主静电放电电路610，以开启开关SW，进而建立第一端子VDD与第二端子VSS之间的放电路径。在本发明其他实施例中，电压电平侦测电路1020的限定电压设定电路622A可由图4的限定电压设定电路622B或由图5的限定电压设定电路622C所取代。
在此实施例中，第二电阻R2可耦接于限定电压设定电路622A的第二端b及第二端子VSS之间，亦可耦接于第一开关SW1的控制端B与限定电压设定电路622A的第一端a之间。除此之外，电压电平侦测电路1020可不包括第二电阻R2，在此情况下，限定电压即为齐纳二极管的崩溃电压与第一开关SW1的射极-基极介面的导通电压的总和。
至于静电放电防护电路1000的静电驱动电路630于防护静电放电时的动作方式，则因与图3中的静电放电防护电路600的静电驱动电路630于防护静电放电时的动作方式一样，故不再赘述。
请参考图8，图8为本发明第四实施例静电放电防护电路1100的电路图。静电放电防护电路1100包括主静电放电电路1110、电压电平侦测电路1120及静电驱动电路1130。主静电放电电路1110用以依据控制端Tc的电压建立第一端子VDD与第二端子VSS之间的电性连接。电压电平侦测电路1120用以当第一端子VDD的电压V1高于上述限定电压时，设定控制端Tc的电压，以驱使主静电放电电路1110建立第一端子VDD与第二端子VSS之间的电性连接。静电驱动电路1130用以当第一端子的电压V1的瞬间变化量大于上述预设值时，设定控制端Tc的电压，以驱使主静电放电电路1110建立第一端子VDD与第二端子VSS之间的电性连接。
电压电平侦测电路1120包括第一开关SW1、限定电压设定电路622C、第一电阻R1以及第二开关SW2。第一开关SW1的第一端E耦接于第一端子VDD，而第一开关SW1的第二端C耦接于第一电阻R1的第一端。第一开关SW1的控制端B可直接地耦接于限定电压设定电路622C的第一端a，或间接地通过第二电阻R2耦接于限定电压设定电路622C的第一端a。第一电阻R1的第二端、限定电压设定电路622C的第二端b以及第二开关SW2的第二端E耦接于第二端子VSS。第二开关SW2的第一端C耦接于主静电放电电路1110的控制端Tc，第二开关SW2的控制端B耦接于第一开关SW1的第二端C及第一电阻R1的第一端。
在本实施例中，若电压电平侦测电路1120不包括第二电阻R2，上述限定电压为各二极管D1至DN的顺向电压(forward voltage)与第一开关SW1的射极-基极介面之导通电压的总和。当第一端子VDD的电压V1高于上述限定电压时，第一开关SW1会被开启，且限定电压设定电路622C的第一端a及第二端b之间的电性连接会被建立。此时，第二开关SW2会因其控制端B处于高电位而被开启，进而使主静电放电电路1110因其控制端Tc处于低电位而被开启，而建立第一端子VDD与第二端子VSS之间的电性连接以形成放电路径。因此，当第一端子VDD的电压V1高于上述限定电压时，电压电平侦测电路1120会驱动主静电放电电路1110，以开启开关SW，进而建立第一端子VDD与第二端子VSS之间的放电路径。在本发明其他实施例中，电压电平侦测电路1120的限定电压设定电路622C可由图3的限定电压设定电路622A或由图4的限定电压设定电路622B所取代。
在此实施例中，若电压电平侦测电路1120另包括第二电阻R2。第二电阻R2与限定电压设定电路622C串联于第一开关SW1的控制端B与第二端子VSS之间。其中，第二电阻R2可耦接于限定电压设定电路622C的第二端b及第二端子VSS之间，亦可耦接于第一开关SW1的控制端B与限定电压设定电路622C的第一端a之间。
在本实施例中，静电驱动电路1130包括电容Ct、电阻Rt以及反相器1140。电容Ct的第一端耦接于第一端子VDD，电容Ct的第二端耦接于电阻Rt的第一端，电阻Rt的第二端耦接于第二端子VSS。反相器1140的输入端耦接于电容Ct的第二端及电阻Rt的第一端，反相器1140的输出端耦接于主静电放电电路1110的控制端Tc。电容Ct及电阻Rt用以提供上述的时间常数，而使得当第一端子VDD的电位V1因静电放电而于上述时间常数内的变化量大于上述预设值时，反相器1140的输入端会处于高电位，而使得控制端Tc处于低电位。当控制端Tc处于低电位时，主静电放电电路1110的开关SW会被开启，以建立第一端子VDD与第二端子VSS之间的电性连接而形成放电路径。如此，静电放电电流可迅速地经由主静电放电电路1110所建立的放电路径排除。
请参考图9，图9为本发明第五实施例静电放电防护电路1200的电路图。静电放电防护电路1200包括主静电放电电路1210、电压电平侦测电路1220及静电驱动电路1230。主静电放电电路1210用以依据控制端Tc的电压建立第一端子VDD与第二端子VSS之间的电性连接。电压电平侦测电路1220用以当第一端子VDD的电压V1高于上述限定电压时，设定控制端Tc的电压，以驱使主静电放电电路1210建立第一端子VDD与第二端子VSS之间的电性连接。静电驱动电路1230用以当第一端子的电压V1的瞬间变化量大于上述预设值时，设定控制端Tc的电压，以驱使主静电放电电路1210建立第一端子VDD与第二端子VSS之间的电性连接。
电压电平侦测电路1220包括限定电压设定电路622B、第一电阻R1、电流镜1222以及第一开关SW1，而静电驱动电路1230包括第二电阻R2。限定电压设定电路622B的第一端a耦接于第一端子VDD，限定电压设定电路622B的第二端b耦接于第一电阻R1的第一端及第一开关SW1的控制端G，而第一电阻R1的第二端耦接于第二端子VSS。电流镜1222的第一端a1耦接于第一端子VDD，电流镜1222的第二端a2耦接于第一开关SW1的第一端D，电流镜1222的第三端a3耦接于主静电放电电路1210的控制端Tc。第一开关SW1的第二端S耦接于第二端子VSS。第二电阻R2的第一端耦接于主静电放电电路1210的控制端Tc，第二电阻R2的第二端耦接于第二端子VSS。
在本实施例中，上述限定电压为各晶体管T1至TN的临界电压的总和。当第一端子VDD的电压V1高于上述限定电压时，限定电压设定电路622B会建立第一端a及第二端b之间的电性连接，而使得第一电阻R1的第一端处于高电位，进而使得第一开关SW1被开启。当第一开关SW1被开启时，电流镜1222的晶体管Q1及Q2即会导通，故主静电放电电路1210的开关SW会因控制端Tc处于高电位而被导通。因此，当第一端子VDD的电压V1高于限定电压时，电压电平侦测电路1220会驱动主静电放电电路1210，以开启开关SW而建立第一端子VDD与第二端子VSS之间的电性连接，并形成放电路径。在本发明其他实施例中，电压电平侦测电路1220的限定电压设定电路622B可由图3的限定电压设定电路622A或由图5的限定电压设定电路622C所取代。
请参考图10，图10为本发明第六实施例静电放电防护电路1300的电路图。静电放电防护电路1300与静电放电防护电路1100之间的差别在于静电放电防护电路1110的电压电平侦测电路1120由静电放电防护电路1300的电压电平侦测电路1320所取代。电压电平侦测电路1320用以当第一端子VDD的电压V1高于上述限定电压时，设定控制端Tc的电压，以驱使主静电放电电路1110建立第一端子VDD与第二端子VSS之间的电性连接。
在本实施例中，电压电平侦测电路1320包括第一电阻R1、限定电压设定电路622A、第一开关SW1、第二电阻R2、第三电阻R3、第二开关SW2以及第三开关SW3。第一电阻R1的第一端、第一开关SW1的第一端S、第三电阻R3的第一端以及第三开关SW3的第一端S耦接于第一端子VDD。限定电压设定电路622A的第二端b、第二电阻R2的第二端以及第二开关SW2的第二端S耦接于第二端子VSS。第一电阻R1的第二端耦接于限定电压设定电路622A的第一端a以及第一开关SW1的控制端G。第一开关SW1的第二端D耦接于第二电阻R2的第一端以及第二开关SW2的控制端G。第三电阻R3的第二端耦接于第二开关SW2的第一端D与第三开关SW3的控制端G。第三开关SW3的第二端D耦接于反相器1140的输入端。
在本实施例中，上述限定电压为齐纳二极管的崩溃电压。当第一端子VDD的电压V1高于上述的限定电压时，限定电压设定电路622A会建立第一端a及第二端b之间的电性连接，而使得第一电阻R1的第二端处于低电位，进而使得第一开关SW1被开启。当第一开关SW1被开启时，第二开关SW2会因其控制端G处于高电位而被开启。当第二开关SW2开启时，第三开关SW3会因其控制端G处于低电位而被开启，进而使得反相器1140的输入端为高电位。此时，控制端Tc为低电位，而使得开关SW被开启，以建立第一端子VDD与第二端子VSS之间的电性连接。因此，当第一端子VDD的电压V1高于上述的限定电压时，电压电平侦测电路1320会驱动主静电放电电路1110，以建立第一端子VDD与第二端子VSS之间的电性连接。
至于静电放电防护电路1300的静电驱动电路1130于防护静电放电时的动作方式，则因与图8中的静电放电防护电路1100的静电驱动电路1130于防护静电放电时的动作方式一样，故不再赘述。
请参考图11，图11为本发明第七实施例静电放电防护电路1400的电路图。静电放电防护电路1400包括主静电放电电路1410、电压电平侦测电路1420及静电驱动电路1430。主静电放电电路1410用以依据控制端Tc的电压建立第一端子VDD与第二端子VSS之间的电性连接。电压电平侦测电路1420用以当第一端子VDD的电压V1高于上述限定电压时，设定控制端Tc的电压，以驱使主静电放电电路1410建立第一端子VDD与第二端子VSS之间的电性连接。静电驱动电路1430用以当第一端子的电压V1的瞬间变化量大于上述预设值时，设定控制端Tc的电压，以驱使主静电放电电路1410建立第一端子VDD与第二端子VSS之间的电性连接。
在本实施例中，主静电放电电路1410包括开关SW，而电压电平侦测电路1420包括限定电压设定电路622A、第一电阻R1以及第一开关SW1。开关SW的第一端E耦接于第一端子VDD，开关SW的第二端C耦接于第二端子VSS，而开关SW的控制端B耦接于主静电放电电路1410的控制端Tc。限定电压设定电路622A的第一端a耦接于第一端子VDD，限定电压设定电路622A的第二端b耦接于第一电阻R1的第一端及第一开关SW1的控制端G。第一电阻R1的第二端及第一开关SW1的第二端S耦接于第二端子VSS。第一开关SW1的第一端D耦接于主静电放电电路1410的控制端Tc。
在本实施例中，上述限定电压为齐纳二极管的崩溃电压。当第一端子VDD的电压V1高于上述的限定电压时，限定电压设定电路622A会导通，而使得第一开关SW1因其控制端G处于高电位而被开启。当第一开关SW1被开启时，控制端Tc会处于低电位，而使得主静电放电电路1410的开关SW被开启，并建立第一端子VDD与第二端子VSS之间的电性连接。
静电驱动电路1430则包括电阻Rt及电容Ct，而电阻Rt及电容Ct用以提供上述的时间常数。电阻Rt的第一端耦接于第一端子VDD，电阻Rt的第二端及电容Ct的第一端耦接于主静电放电电路1410的控制端Tc，而电容Ct的第二端耦接于第二端子VSS。当发生静电放电现象时，静电驱动电路1430会使控制端Tc处于低电位，而使得主静电放电电路1410的开关SW被开启，以建立第一端子VDD与第二端子VSS之间的静电放电路径。
上述实施例中的NMOS晶体管可用NPN型双载子接面晶体管(BJT)来取代，而PNP型双载子接面晶体管可用PMOS晶体管来取代。相似地，上述实施例中的PMOS晶体管可用PNP型双载子接面晶体管来取代，而NPN型双载子接面晶体管可用NMOS晶体管来取代。
综上所述，通过本发明实施例的静电放电防护电路的静电驱动电路，当发生静电放电现象时，可使主静电放电电路形成放电路径，以提供静电放电防护的功能，而避免所要保护的内部电路遭受静电放电的破坏。此外，当第一端子的电压高于限定电压时，本发明实施例的静电放电防护电路通过电压电平侦测电路，驱动主静电放电电路形成放电路径，以使第一端子的电压可快速地降低。如此一来，当第一端子的电压高于限定电压但却因电压上升速度相较于静电放电的速度慢，而未能使静电驱动电路在上述时间常数内动作时，第一端子过高的电压仍可使电压电平侦测电路动作，而可成功地驱动主静电放电电路形成放电路径，以避免所要保护的内部电路因电压过高而使元件崩溃，进而导致闩锁(latch-up)现象。
附图中符号的简单说明如下：
100、500、600、900、1000、1100、1200、1300、1400：静电放电防护电路；110：时间常数电路；120、612、1140：反相器；130：接脚；510、610、1110、1210、1410：主静电放电电路；520、620、920、1020、1120、1220、1320、1420：电压电平侦测电路；530、630、1130、1230、1430：静电驱动电路；540：内部电路；550：接触垫；552：第一二极管；554：第二二极管；560：电流源；622A、622B、622C：限定电压设定电路；1222：电流镜；a、a1：第一端；a2：第二端；a3：第三端；B：基极；b：第二端；C：集极；CA、Ct：电容；D：漏极；D1至DN：二极管；E：射极；G：栅极；ILu：测试电流；MN、N1：NMOS晶体管；MP、P1：PMOS晶体管；R1：第一电阻；R2：第二电阻；R3：第三电阻；RA、Rt：电阻；S：源极；SW：开关；SW1：第一开关；SW2：第二开关；SW3：第三开关；T1至TN、Q1、Q2：晶体管；Tc：控制端；VDD：第一端子；VSS：第二端子；V1：第一端子VDD的电压。
Claims (14)
1.一种静电放电防护电路，其特征在于，包括：
一主静电放电电路，耦接于一第一端子与一第二端子之间，并具有一控制端，该主静电放电电路用以依据该控制端的电压建立该第一端子与该第二端子之间的电性连接；
一电压电平侦测电路，耦接于该第一端子及该第二端子之间，用以当该第一端子的电压高于一限定电压时，设定该控制端的电压，以驱使该主静电放电电路建立该第一端子与该第二端子之间的电性连接；以及
一静电驱动电路，耦接于该主静电放电电路的该控制端，用以当该第一端子的电压的瞬间变化量大于一预设值时，设定该控制端的电压，以驱使该主静电放电电路建立该第一端子与该第二端子之间的电性连接。
2.根据权利要求1所述的静电放电防护电路，其特征在于，该电压电平侦测电路包括：
一第一开关，具有一第一端、一第二端以及一控制端，该第一开关的该第一端耦接于该第一端子；
一限定电压设定电路，具有一第一端及一第二端，该限定电压设定电路耦接于该第一开关的该控制端与该第二端子之间，用于当该第一端子的电压高于该限定电压时，建立该限定电压设定电路的该第一端及该限定电压设定电路的该第二端之间的电性连接；
一第一电阻，具有一第一端及一第二端，该第一电阻的该第一端耦接于该第一开关的该第二端，该第一电阻的该第二端耦接于该第二端子；以及
一第二开关，具有一第一端、一第二端以及一控制端，该第二开关的该第一端耦接于该静电驱动电路，该第二开关的该第二端耦接于该第二端子，该第二开关的该控制端耦接于该第一开关的该第二端及该第一电阻的该第一端。
3.根据权利要求1所述的静电放电防护电路，其特征在于，该电压电平侦测电路包括：
一电阻，具有一第一端及一第二端，该电阻的该第二端耦接于该第二端子；
一限定电压设定电路，具有一第一端及一第二端，该限定电压设定电路的该第一端耦接于该第一端子，该限定电压设定电路的该第二端耦接于该电阻的该第一端，该限定电压设定电路用于当该第一端子的电压高于该限定电压时，建立该限定电压设定电路的该第一端及该限定电压设定电路的该第二端之间的电性连接；以及
一开关，具有一第一端、一第二端以及一控制端，该开关的该第一端耦接于该静电驱动电路，该开关的该第二端耦接于该第二端子，该开关的该控制端耦接于该限定电压设定电路的该第二端及该电阻的该第一端。
4.根据权利要求1所述的静电放电防护电路，其特征在于，该电压电平侦测电路包括：
一限定电压设定电路，具有一第一端及一第二端，该限定电压设定电路的该第一端耦接于该第一端子，该限定电压设定电路用于当该第一端子的电压高于该限定电压时，建立该限定电压设定电路的该第一端及该限定电压设定电路的该第二端之间的电性连接；
一第一开关，具有一第一端、一第二端以及一控制端，该第一开关的该第一端耦接于该限定电压设定电路的该第二端；
一第一电阻，具有一第一端及一第二端，该第一电阻的该第一端耦接于该第一开关的该控制端，该第一电阻的该第二端耦接于该第二端子；
一第二电阻，具有一第一端及一第二端，该第二电阻的该第一端耦接于该第一开关的该第二端，该第二电阻的该第二端耦接于该第二端子；以及
一第二开关，具有一第一端、一第二端以及一控制端，该第二开关的该第一端耦接于该静电驱动电路，该第二开关的该第二端耦接于该第二端子，该第二开关的该控制端耦接于该第一开关的该第二端及该第二电阻的该第一端。
5.根据权利要求1所述的静电放电防护电路，其特征在于，该电压电平侦测电路包括：
一第一开关，具有一第一端、一第二端以及一控制端，该第一开关的该第一端耦接该第一端子；
一限定电压设定电路，具有一第一端及一第二端，该限定电压设定电路耦接于该第一开关的该控制端及该第二端子之间，该限定电压设定电路用于当该第一端子的电压高于该限定电压时，建立该限定电压设定电路的该第一端及该限定电压设定电路的该第二端之间的电性连接；
一第一电阻，具有一第一端及一第二端，该第一电阻的该第一端耦接于该第一开关的该第二端，该第一电阻的该第二端耦接于该第二端子；以及
一第二开关，具有一第一端、一第二端以及一控制端，该第二开关的该第一端耦接于该主静电放电电路的该控制端，该第二开关的该控制端耦接该第一开关的该第二端及该第一电阻的该第一端，该第二开关的该第二端耦接该第二端子。
6.根据权利要求2或5所述的静电放电防护电路，其特征在于，该电压电平侦测电路还包括：
一第二电阻，与该限定电压设定电路串联于该第一开关的该控制端与该第二端子之间。
7.根据权利要求1所述的静电放电防护电路，其特征在于，该电压电平侦测电路包括：
一第一电阻，具有一第一端及一第二端，该第一电阻的该第一端耦接于该第一端子；
一限定电压设定电路，具有一第一端及一第二端，该限定电压设定电路的该第一端耦接于该第一电阻的该第二端，该限定电压设定电路的该第二端耦接于该二端子，该限定电压设定电路用于当该第一端子的电压高于该限定电压时，建立该限定电压设定电路的该第一端及该限定电压设定电路的该第二端之间的电性连接；
一第一开关，具有一第一端、一第二端以及一控制端，该第一开关的该第一端耦接于该第一端子，该第一开关的该控制端耦接于该第一电阻的该第二端及该限定电压设定电路的该第一端；
一第二电阻，具有一第一端及一第二端，该第二电阻的该第一端耦接于该第一开关的该第二端，该第二电阻的该第二端耦接于该第二端子；
一第三电阻，具有一第一端及一第二端，该第三电阻的该第一端耦接于该第一端子；
一第二开关，具有一第一端、一第二端以及一控制端，该第二开关的该第一端耦接于该三电阻的该第二端，该第二开关的该第二端耦接于该第二端子，该第二开关的该控制端耦接于该第一开关的该第二端及该第二电阻的该第一端；以及
一第三开关，具有一第一端、一第二端以及一控制端，该第三开关的该第一端耦接于该第一端子，该第三开关的该第二端耦接于该静电驱动电路，该第三开关的该控制端耦接于该第二开关的该第一端及该第三电阻的该第二端。
8.根据权利要求1、2、3、4、5或7所述的静电放电防护电路，其特征在于，该静电驱动电路包括一电阻、一电容以及一反相器，该静电驱动电路的该电阻及该静电驱动电路的该电容串联于该第一端子与该第二端子之间，且该静电驱动电路的该电阻及该静电驱动电路的该电容的接点耦接于该反相器的输入端，而该反相器的输出端耦接于该主静电放电电路的该控制端。
9.根据权利要求1所述的静电放电防护电路，其特征在于，该电压电平侦测电路包括：
一限定电压设定电路，具有一第一端及一第二端，该限定电压设定电路的该第一端耦接于该第一端子，该限定电压设定电路用于当该第一端子的电压高于该限定电压时，建立该限定电压设定电路的该第一端及该限定电压设定电路的该第二端之间的电性连接；
一第一电阻，具有一第一端及一第二端，该第一电阻的该第一端耦接于该限定电压设定电路的该第二端，该第一电阻的该第二端耦接于该第二端子；以及
一第一开关，具有一第一端、一第二端以及一控制端，该第一开关的该第一端耦接于该主静电放电电路的该控制端，该第一开关的该第二端耦接于该第二端子，该第一开关的该控制端耦接于该限定电压设定电路该第二端及该第一电阻的该第一端。
10.根据权利要求9所述的静电放电防护电路，其特征在于，该静电驱动电路包括一电阻以及一电容，该静电驱动电路的该电阻的一第一端耦接于该第一端子，该静电驱动电路的该电阻的一第二端以及该静电驱动电路的该电容的一第一端耦接于该主静电放电电路的该控制端，而该静电驱动电路的该电容的一第二端耦接于该第二端子。
11.根据权利要求1所述的静电放电防护电路，其特征在于，该电压电平侦测电路包括：
一限定电压设定电路，具有一第一端及一第二端，该限定电压设定电路的该第一端耦接于该第一端子，该限定电压设定电路用于当该第一端子的电压高于该限定电压时，建立该限定电压设定电路的该第一端及该限定电压设定电路的该第二端之间的电性连接；
一第一电阻，具有一第一端及一第二端，该第一电阻的该第一端耦接于该限定电压设定电路的该第二端，该第一电阻的该第二端耦接于该第二端子；
一电流镜，具有一第一端、一第二端及一第三端，该电流镜的该第一端耦接于该第一端子，该电流镜的该第三端耦接于该主静电放电电路的该控制端；以及
一第一开关，具有一第一端、一第二端以及一控制端，该第一开关的该第一端耦接于该电流镜的该第二端，该第一开关的该第二端耦接该第二端子，该第一开关的该控制端耦接该限定电压设定电路的该第二端及该第一电阻的该第一端。
12.根据权利要求11所述的静电放电防护电路，其特征在于，该静电驱动电路包括一第二电阻，该第二电阻的一第一端耦接于该主静电放电电路的该控制端，该第二电阻的一第二端耦接于该第二端子。
13.根据权利要求1、2、3、4、5、7、9或11所述的静电放电防护电路，其特征在于，该主静电放电电路包括一第四开关，该第四开关的一第一端耦接于该第一端子，该第四开关的一第二端耦接于该第二端子，该第四开关的一控制端耦接于该主静电放电电路的该控制端。
14.根据权利要求2、3、4、5、7、9或11所述的静电放电防护电路，其特征在于，该限定电压设定电路为齐纳二极管、串接的多个二极管或串接的多个晶体管。
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113037254A (zh) * | 2021-05-24 | 2021-06-25 | 珠海市杰理科技股份有限公司 | 防闩锁电路及集成电路 |
| CN113675183A (zh) * | 2020-05-15 | 2021-11-19 | 敦泰电子股份有限公司 | 显示驱动电路的系统级静电放电保护电路与方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101483339A (zh) * | 2009-01-06 | 2009-07-15 | 深圳市明微电子股份有限公司 | 一种带检测控制电路的静电保护方法及电路 |
| EP2256806A2 (en) * | 2009-05-28 | 2010-12-01 | Renesas Electronics Corporation | Semiconductor integrated circuit device |
| CN101908759A (zh) * | 2009-06-08 | 2010-12-08 | 财团法人工业技术研究院 | 静电放电箝制电路 |
-
2013
- 2013-06-06 CN CN201310224110.1A patent/CN104242275A/zh active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101483339A (zh) * | 2009-01-06 | 2009-07-15 | 深圳市明微电子股份有限公司 | 一种带检测控制电路的静电保护方法及电路 |
| EP2256806A2 (en) * | 2009-05-28 | 2010-12-01 | Renesas Electronics Corporation | Semiconductor integrated circuit device |
| CN101908759A (zh) * | 2009-06-08 | 2010-12-08 | 财团法人工业技术研究院 | 静电放电箝制电路 |
Non-Patent Citations (1)
| Title |
|---|
| 唐保军: "新型ESD防护器件与电路的结构设计及特性分析", 《中国优秀硕士学位论文全文数据库 信息科技辑 （月刊 ）》 * |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113675183A (zh) * | 2020-05-15 | 2021-11-19 | 敦泰电子股份有限公司 | 显示驱动电路的系统级静电放电保护电路与方法 |
| CN113675183B (zh) * | 2020-05-15 | 2024-01-30 | 敦泰电子股份有限公司 | 显示驱动电路的系统级静电放电保护电路与方法 |
| CN113037254A (zh) * | 2021-05-24 | 2021-06-25 | 珠海市杰理科技股份有限公司 | 防闩锁电路及集成电路 |
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