TWI779942B - 具有穩定放電機制的靜電防護電路 - Google Patents

具有穩定放電機制的靜電防護電路 Download PDF

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Abstract

一種具有穩定放電機制的靜電防護電路。分壓電路根據電壓輸入端產生偵測訊號，第一反相器輸出反相偵測訊號。第一P型及N型電晶體電路透過第一端串聯於電壓輸入端及接地端間。第二N型電晶體電路耦接第二端及接地端間。第一P型電晶體控制端耦接於第二端，第一及第二N型電晶體控制端分別接收反相偵測訊號及偵測訊號。容阻電路的電阻及電容透過控制端串聯於電壓輸入端及接地端間，且控制端耦接於第二端。第二反相器自控制端接收反相抬升偵測訊號反相輸出為抬升偵測訊號。靜電放電電晶體受抬升偵測訊號控制在導通時對電壓輸入端放電。

Description

具有穩定放電機制的靜電防護電路
本發明是關於靜電防護技術，尤其是關於一種具有穩定放電機制的靜電防護電路。
靜電放電（electrostatic discharge；ESD）會造成電子元件、儀器設備永久性損壞，進而影響積體電路的電路功能，使產品無法正確工作。
靜電放電的現象可能在晶片製造、封裝、測試、存放或搬運的狀況下產生。為了再現與預防靜電放電，積體電路產品可產品透過靜電防護的元件或是電路並搭配測試來增強積體電路對於靜電放電的保護能力，進而提升電子產品的良率。
鑑於先前技術的問題，本發明之一目的在於提供一種具有穩定放電機制的靜電防護電路，以改善先前技術。
本發明包含一種具有穩定放電機制的靜電防護電路，包含：分壓電路、第一反相器、電壓抬升電路、容阻電路、第二反相器以及靜電放電電晶體。分壓電路電性耦接於配置以接收電源訊號的電壓輸入端，以在分壓端產生偵測訊號。第一反相器配置以接收偵測訊號反相輸出為反相偵測訊號。電壓抬升電路包含：第一P型電晶體電路、第一N型電晶體電路以及第二N型電晶體電路。第一P型電晶體電路以及第一N型電晶體電路透過第一端彼此相串聯於電壓輸入端以及接地端間，分別具有電性耦接於第二端的第一P型電晶體控制端以及配置以接收反相偵測訊號的第一N型電晶體控制端。第二N型電晶體電路電性耦接第二端以及接地端間，具有配置以接收偵測訊號的第二N型電晶體控制端。容阻電路包含電性耦接於電壓輸入端以及控制端間的電阻以及電性耦接於控制端以及接地端間的電容，其中控制端電性耦接於第二端。第二反相器電性耦接於電壓輸入端以及接地端間，配置以自控制端接收反相抬升偵測訊號反相輸出為抬升偵測訊號。靜電放電電晶體電性耦接於電壓輸入端以及接地端間，配置以受抬升偵測訊號控制，以在導通時對電壓輸入端進行放電。
有關本案的特徵、實作與功效，茲配合圖式作較佳實施例詳細說明如下。
本發明之一目的在於提供一種具有穩定放電機制的靜電防護電路，藉由分壓電路的設置直接偵測電壓變化而達到快速反應並維持足夠長的放電時間，進而使放電電晶體的放電穩定，並藉由設置於後端的容阻電路使靜電放電電晶體的開關更為穩定。
請參照圖1。圖1顯示本發明之一實施例中，一種具有穩定放電機制的靜電防護電路100的電路圖。靜電防護電路100包含：分壓電路110、第一反相器120、電壓抬升電路130、容阻電路140、第二反相器150以及靜電放電電晶體160。
分壓電路110電性耦接於配置以接收電源訊號PS的電壓輸入端IO，以在分壓端DT產生偵測訊號DS。
於一實施例中，分壓電路110包含第一阻性電路115A以及第二阻性電路115B，透過分壓端DT相串聯於電壓輸入端IO以及接地端GND間。
第一阻性電路115A包含電阻、二極體、二極體連接式電晶體或其組合。上述的元件的數目可為一個或多個，且在數目為多個時可藉由串聯的方式連接。在圖1中，第一阻性電路115A是範例性的以多個二極體連接式P型電晶體繪示，且第二阻性電路115B是範例性的以一個電阻繪示。在其他實施例中，亦可由上述的其他元件、二極體連接式N型電晶體或是各種上述元件的組合實現。本發明不限於此。
於一實施例中，靜電防護電路100可設置於一個電子裝置（未繪示）中，並在電子裝置運作時透過電壓輸入端IO接收到電源訊號PS，並根據第一阻性電路115A以及第二阻性電路115B間的阻值比例，在分壓端DT產生偵測訊號DS。
第一反相器120根據第一電壓VDD1運作。電壓抬升電路130、第二反相器150以及靜電放電電晶體160根據第二電壓VDD2運作。其中，第一電壓VDD1小於第二電壓VDD2。於一實施例中，第一電壓VDD1為例如，但不限於0.9、1.2或1.8伏特。第二電壓VDD2為例如，但不限於3.3伏特。
第二電壓VDD2在本實施例中，是根據電源訊號PS產生。更詳細的說，於一實施例中，電壓抬升電路130、第二反相器150以及靜電放電電晶體160可電性耦接於電壓輸入端IO以接收電源訊號PS。其中，上述元件與電壓輸入端IO間可在不影響整體靜電防護電路110的功能下，包含其他的電路元件。
在不同的實施例中，第一電壓VDD1則可選擇性地由獨立的另一電源訊號（未繪示）產生，或是根據電源訊號PS分壓產生。
因此，第一反相器120的內部元件（例如電晶體）具有相對較低的閾值電壓，而電壓抬升電路130、第二反相器150以及靜電放電電晶體160的內部元件（例如電晶體）具有相對較高的閾值電壓。第一反相器120具有高於電壓抬升電路130、第二反相器150以及靜電放電電晶體160的反應速度。
第一反相器120配置以接收偵測訊號DS反相輸出為反相偵測訊號IDS。
電壓抬升電路130配置以根據偵測訊號DS以及反相偵測訊號IDS產生反相抬升偵測訊號IBDS。於一實施例中，電壓抬升電路130包含：第一P型電晶體電路170A、第一N型電晶體電路170B以及第二N型電晶體電路180A。
在圖1的實施例中，第一P型電晶體電路170A包含一個P型電晶體MP1，第一N型電晶體電路170B包含兩個相串聯的第一N型電晶體MN1以及第二N型電晶體MN2，第二N型電晶體電路180A包含兩個相串聯的第一N型電晶體MN3以及第二N型電晶體MN4。
第一P型電晶體電路170A以及第一N型電晶體電路170B透過第一端T1彼此相串聯於電壓輸入端IO以及接地端GND間，且分別具有電性耦接於第二端T2的第一P型電晶體控制端以及配置以接收反相偵測訊號IDS的第一N型電晶體控制端。
更詳細的說，在圖1的實施例中，P型電晶體MP1的源極電性耦接於電壓輸入端IO，汲極電性耦接於第一端T1，閘極則作為第一P型電晶體控制端電性耦接於第二端T2。第一N型電晶體MN1的汲極電性耦接於第一端T1，源極電性耦接於N型電晶體MN2的汲極。第二N型電晶體MN2的汲極電性耦接於N型電晶體MN1的源極，源極電性耦接於接地端GND。第一N型電晶體MN1以及第二N型電晶體MN2的閘極相電性耦接，並作為第一N型電晶體控制端接收反相偵測訊號IDS。
第二N型電晶體電路180A電性耦接於第二端T2以及接地端GND間，具有配置以接收偵測訊號DS的第二N型電晶體控制端。
更詳細的說，在圖1的實施例中，N型電晶體MN3的汲極電性耦接於第二端T2，源極電性耦接於N型電晶體MN4的汲極。N型電晶體MN4的汲極電性耦接於N型電晶體MN3的源極，源極電性耦接於接地端GND。N型電晶體MN3以及N型電晶體MN4的閘極相電性耦接，並作為第二N型電晶體控制端接收偵測訊號DS。
於一實施例中，第一N型電晶體MN1、MN3為輸出入裝置（I/O device），為具有較高耐壓（例如3.3伏特）能力的元件，第二N型電晶體MN2、MN4為核心裝置，為較低耐壓（0.9、1.2或1.8伏特）的元件。藉由這樣的配置，可使第一N型電晶體電路170B以及第二N型電晶體電路180A有較佳的可信賴度（reliability）。
於一實施例中，第一N型電晶體電路170B可再選擇性設置與第一N型電晶體MN1以及第二N型電晶體MN2相串聯，且受控於另一控制訊號的N型電晶體（未繪示），以在前述的第一電壓VDD1以及第二電壓VDD2的來源不同時，在第一電壓VDD1以及第二電壓VDD2均上電後才根據此控制訊號致能導通，使第一N型電晶體電路170B不至於因上電順序的先後造成電路中的未知訊號狀態。類似地，第二N型電晶體電路180A亦可具有相同的配置，在此不再贅述。
容阻電路140包含電性耦接於電壓輸入端IO以及控制端CT間的電阻R以及電性耦接於控制端CT以及接地端GND間的電容C，其中控制端TC電性耦接於第二端T2。
第二反相器150電性耦接於電壓輸入端IO以及接地端GND間，配置以自控制端TC接收反相抬升偵測訊號IBDS反相輸出為抬升偵測訊號BDS。
靜電放電電晶體160電性耦接於電壓輸入端IO以及接地端GND間，配置以受抬升偵測訊號BDS控制，以在導通時對電壓輸入端IO進行放電。在本實施例中，靜電放電電晶體160為N型電晶體。於其他實施例中，靜電防護電路100亦可在靜電放電電晶體150與第二反相器140之間再額外設置另一反相器，並使靜電放電電晶體150以P型電晶體實現。本發明並不限於此。
以下將就靜電防護電路100依電壓輸入端IO的電壓大小不同，而運作的正常運作模式以及放電模式進行說明。在圖1中，是根據電壓的邏輯準位大小，以"1"標示為高態準位，以"0"標示為低態準位，在各電路節點先後標示正常運作模式以及放電模式下的邏輯準位。
在電壓輸入端IO的電壓大小並未超過預設準位，例如僅接收到電源訊號PS而未接收到例如以實際的靜電產生或是過度電性應力（electrical over shoot；EOS）造成的靜電輸入ES時，靜電防護電路100是運作於正常運作模式。此時，分壓電路110在分壓端DT產生的偵測訊號DS將位於低態準位（0），反相偵測訊號IDS則由於第一反相器120的運作而位於高態準位（1）。
根據位於高態準位的反相偵測訊號IDS以及位於低態準位的偵測訊號DS，第一N型電晶體電路170B將導通，且第一P型電晶體電路170A以及第二N型電晶體電路180A將關閉。
更詳細的說，第一N型電晶體電路170B中的第一N型電晶體MN1以及第二N型電晶體MN2將由於位於高態準位的反相偵測訊號IDS而導通，對第一端T1汲取電流而使第一端T1的電壓下降至低態準位（0）。而第二N型電晶體電路180A中的第一N型電晶體MN3以及第二N型電晶體MN4將由於位於低態準位的偵測訊號DS而關閉。
容阻電路140中的電容C透過電阻R接收電壓輸入端IO的充電，而使控制端CT的電壓上升至高態準位（1）。由於第二N型電晶體電路180A為關閉，使控制端CT不會經由第二端T2放電。因此，第二端T2的電壓將與控制端CT一起上升至高態準位（1），進而使第一P型電晶體電路170A中的P型電晶體MP1關閉。
控制端CT所產生的反相抬升偵測訊號IBDS因而位於高態準位（1）。抬升偵測訊號BDS則由於第二反相器150的運作而位於低態準位（0），進而使靜電放電電晶體160關閉。
另一方面，在電壓輸入端IO的電壓大小超過預設準位，例如在接收到電源訊號PS的同時也接收到具有瞬間大電壓的靜電輸入ES時，靜電防護電路100是運作於放電模式。此時分壓電路110在分壓端DT產生的偵測訊號DS將位於高態準位（1），反相偵測訊號IDS則由於第一反相器120的運作而位於低態準位（0）。
根據位於低態準位的反相偵測訊號IDS以及位於高態準位的偵測訊號DS，第一N型電晶體電路170B將關閉，且第一P型電晶體電路170A以及第二N型電晶體電路180A將導通。
更詳細的說，第二N型電晶體電路180A中的第一N型電晶體MN3以及第二N型電晶體MN4將由於位於高態準位的偵測訊號DS而導通，對第二端T2汲取電流而使第二端T2的電壓下降至低態準位（0），進而使第一P型電晶體電路170A中的P型電晶體MP1導通。而第一N型電晶體電路170B中的第一N型電晶體MN1以及第二N型電晶體MN2將由於位於低態準位的反相偵測訊號IDS而關閉，使第一端T1接收P型電晶體MP1的電流而使第一端T1的電壓上升至高態準位（1）。
容阻電路140中的電容C透過控制端CT以及第二端T2，在第二N型電晶體電路180A的導通下放電，而使控制端CT的電壓下降至低態準位（0）。
第二端T2所產生的反相抬升偵測訊號IBDS因而位於低態準位（0）。抬升偵測訊號BDS則由於第二反相器150的運作而位於高態準位（1），進而使靜電放電電晶體160導通，而對電壓輸入端IO進行放電。
在上述的運作中，容阻電路140的時間常數（電阻R的阻值以及電容C的容值的乘積）決定靜電防護電路100的高頻反應時間，分壓電路110以及第一反相器120則決定靜電防護電路100的低頻反應時間。
須注意的是，在靜電放電電晶體150對電壓輸入端IO進行放電一段時間，導致電壓輸入端IO的電壓下降而使分壓產生的偵測訊號DS回復至低態準位（0）時，靜電防護電路110也將回復運作於正常運作模式。
在部分技術中，靜電防護電路採用容阻電路來與靜電輸入端連接，進而控制反相器決定是否啟動放電電晶體。其中，容阻電路的設置是以靜電輸入的頻率做為是否啟動靜電放電機制的依據。在靜電輸入不夠長甚或靜電輸入的能量不夠大時，充飽電的容阻電路將使反相器反應較慢，不僅開啟時間較晚，亦無法使放電機制維持夠長的時間。並且，在這樣的狀況下，放電電晶體常需要依靠崩潰（breakdown）機制來運作，造成不均勻的導通。
因此，本發明的靜電防護電路可藉由分壓電路的設置直接偵測電壓變化而達到快速反應並維持足夠長的放電時間，進而使放電電晶體的放電穩定，並藉由設置於後端的容阻電路使靜電放電電晶體的開關更為穩定。
須注意的是，上述第一P型電晶體電路170A、第一N型電晶體電路170B以及第二N型電晶體電路180A中包含的電晶體數目僅為一範例。於其他實施例中，上述電路包含的電晶體數目可依實際需求調整，本發明不限於此。
請參照圖2。圖2顯示本發明另一實施例中，一種具有穩定放電機制的靜電防護電路200的電路圖。
類似於圖1的靜電防護電路100，圖2的靜電防護電路200包含：分壓電路110、第一反相器120、電壓抬升電路130、第二反相器150以及靜電放電電晶體160。並且，電壓抬升電路130亦包含：第一P型電晶體電路170A、第一N型電晶體電路170B以及第二N型電晶體電路180A。因此，相同結構與運作方式的元件將不在此贅述。
在本實施例中，靜電防護電路100更包含第二P型電晶體電路180B。第二P型電晶體電路180B包含P型電晶體MP2，電性耦接於電壓輸入端IO以及第二端T2間以與第二N型電晶體電路180A串聯，且具有電性耦接於第一端T1的第二P型電晶體控制端。
在靜電防護電路100運作於正常運作模式時，由於第一端T1為低態準位（0），第二P型電晶體電路170A中的P型電晶體MP2將導通而使第二端T2接收電流，加強使第二端T2的電壓上升至高態準位（1）。相對的，在靜電防護電路100運作於放電模式時，由於第一端T1為高態準位（1），第二P型電晶體電路170A中的P型電晶體MP2將關閉，使第二端T2在第二N型電晶體電路180A汲取電流的運作下下降至低態準位（0）。
須注意的是，上述第二P型電晶體電路180B中包含的電晶體數目僅為一範例。於其他實施例中，第二P型電晶體電路180B包含的電晶體數目可依實際需求調整，本發明不限於此。
需注意的是，上述的實施方式僅為一範例。於其他實施例中，本領域的通常知識者當可在不違背本發明的精神下進行更動。
綜合上述，本發明中具有穩定放電機制的靜電防護電路可藉由分壓電路的設置直接偵測電壓變化而達到快速反應並維持足夠長的放電時間，進而使放電電晶體的放電穩定，並藉由設置於後端的容阻電路使靜電放電電晶體的開關更為穩定。
雖然本案之實施例如上所述，然而該些實施例並非用來限定本案，本技術領域具有通常知識者可依據本案之明示或隱含之內容對本案之技術特徵施以變化，凡此種種變化均可能屬於本案所尋求之專利保護範疇，換言之，本案之專利保護範圍須視本說明書之申請專利範圍所界定者為準。
100:靜電防護電路 110:分壓電路 115A:第一阻性電路 115B:第二阻性電路 120:第一反相器 130:電壓抬升電路 140:容阻電路 150:第二反相器 160:靜電放電電晶體 170A:第一P型電晶體電路 170B:第一N型電晶體電路 180A:第二N型電晶體電路 180B:第二P型電晶體電路 200:靜電防護電路 BDS:抬升偵測訊號 C:電容 CT:控制端 DS:偵測訊號 DT:分壓端 GND:接地端 IBDS:反相抬升偵測訊號 IDS:反相偵測訊號 IO:電壓輸入端 MN1、MN3:第一N型電晶體 MN2、MN4:第二N型電晶體 MP1、MP2:P型電晶體 PS:電源訊號 R:電阻 T1:第一端 T2:第二端 VDD1:第一電壓 VDD2:第二電壓
［圖1］顯示本發明之一實施例中，一種具有穩定放電機制的靜電防護電路的電路圖；以及 ［圖2］顯示本發明之另一實施例中，一種具有穩定放電機制的靜電防護電路的電路圖。
100:靜電防護電路
110:分壓電路
115A:第一阻性電路
115B:第二阻性電路
120:第一反相器
130:電壓抬升電路
140:容阻電路
150:第二反相器
160:靜電放電電晶體
170A:第一P型電晶體電路
170B:第一N型電晶體電路
180A:第二N型電晶體電路
BDS:抬升偵測訊號
C:電容
CT:控制端
DS:偵測訊號
DT:分壓端
GND:接地端
IBDS:反相抬升偵測訊號
IDS:反相偵測訊號
IO:電壓輸入端
MN1、MN3:第一N型電晶體
MN2、MN4:第二N型電晶體
MP1:P型電晶體
PS:電源訊號
R:電阻
T1:第一端
T2:第二端
VDD1:第一電壓
VDD2:第二電壓

Claims (10)

  1. 一種具有穩定放電機制的靜電防護電路，包含： 一分壓電路，電性耦接於配置以接收一電源訊號的一電壓輸入端，以在一分壓端產生一偵測訊號； 一第一反相器，配置以接收該偵測訊號反相輸出為一反相偵測訊號； 一電壓抬升電路，包含： 一第一P型電晶體電路以及一第一N型電晶體電路，透過一第一端彼此相串聯於該電壓輸入端以及一接地端間，分別具有電性耦接於一第二端的一第一P型電晶體控制端以及配置以接收該反相偵測訊號的一第一N型電晶體控制端；以及 一第二N型電晶體電路，電性耦接於該第二端以及該接地端間，具有配置以接收該偵測訊號的一第二N型電晶體控制端； 一容阻電路，包含電性耦接於該電壓輸入端以及一控制端間的一電阻以及電性耦接於該控制端以及一接地端間的一電容，其中該控制端電性耦接於該第二端； 一第二反相器，電性耦接於該電壓輸入端以及該接地端間，配置以自該控制端接收一反相抬升偵測訊號反相輸出為一抬升偵測訊號；以及 一靜電放電電晶體，電性耦接於該電壓輸入端以及該接地端間，配置以受該抬升偵測訊號控制，以在導通時對該電壓輸入端進行放電。
  2. 如請求項1所述之靜電防護電路，其中該第一反相器根據一第一電壓運作，該電壓抬升電路、該第二反相器以及該靜電放電電晶體根據由該電源訊號產生的一第二電壓運作，其中該第一電壓小於該第二電壓，且該第一電壓為0.9、1.2或1.8伏特，該第二電壓為3.3伏特。
  3. 如請求項2所述之靜電防護電路，其中該第二電壓由該電源訊號產生，該第一電壓由另一獨立電壓源號產生。
  4. 如請求項2所述之靜電防護電路，其中該第二電壓由該電源訊號產生，該第一電壓由一該電源訊號分壓產生。
  5. 如請求項1所述之靜電防護電路，其中該分壓電路包含一第一阻性電路以及一第二阻性電路，透過該分壓端相串聯於該電壓輸入端以及該接地端間，其中該第一阻性電路以及該第二阻性電路分別包含一電阻、一二極體、一二極體連接式電晶體或其組合。
  6. 如請求項1所述之靜電防護電路，其中在該電壓輸入端的電壓大小並未超過一預設準位的一正常運作模式下，該偵測訊號位於一低態準位，該反相偵測訊號位於一高態準位，該第一N型電晶體電路導通且該第一P型電晶體電路以及該第二N型電晶體電路關閉，該反相抬升偵測訊號位於該高態準位，該抬升偵測訊號位於該低態準位，進而使該靜電放電電晶體關閉。
  7. 如請求項1所述之靜電防護電路，其中在該電壓輸入端的電壓大小因接收到一靜電輸入而超過一預設準位的一放電模式下，該偵測訊號位於一高態準位，該反相偵測訊號位於一低態準位，該第一N型電晶體電路關閉且該第一P型電晶體電路以及該第二N型電晶體電路導通，該反相抬升偵測訊號位於該低態準位，該抬升偵測訊號位於該高態準位，進而使該靜電放電電晶體導通。
  8. 如請求項1所述之靜電防護電路，其中該第一N型電晶體電路以及該第二N型電晶體電路分別包含相串聯的一第一N型電晶體以及一第二N型電晶體，其中該第一N型電晶體為一輸出入裝置（I/O device），該第二N型電晶體為一核心裝置（core device）。
  9. 如請求項1所述之靜電防護電路，更包含一第二P型電晶體電路，電性耦接於該電壓輸入端以及該第二端間以與該第二N型電晶體電路串聯，且具有電性耦接於該第一端的一第二P型電晶體控制端。
  10. 如請求項1所述之靜電防護電路，其中該容阻電路的一時間常數決定該靜電防護電路的一高頻反應時間，該分壓電路以及該第一反相器決定該靜電防護電路的一低頻反應時間。
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