TWI659610B - 具有磁滯功能之電源啟動重置電路 - Google Patents

Abstract

一種具有磁滯功能之電源啟動重置電路，包括：電流鏡、分壓電路、磁滯控制電路，以及邏輯驅動器。電流鏡係耦接至外部供應電位。分壓電路係根據外部供應電位來產生第一控制電位。磁滯控制電路係根據外部供應電位和第一控制電位來產生第二控制電位。邏輯驅動器係根據第二控制電位來產生輸出電位。磁滯控制電路更根據輸出電位來界定出彼此相異之第一臨界電位和第二臨界電位，使得輸出電位之邏輯切換狀態係藉由比較外部供應電位與第一臨界電位或第二臨界電位而決定。

Description

具有磁滯功能之電源啟動重置電路

本發明係關於一種電源啟動重置電路，特別係關於一種具有磁滯功能之電源啟動重置電路。

電源啟動重置電路(Power-on Reset Circuit)係用於保證當一電路板上電(Power-on)時，其內部模組皆能夠初始化至已知狀態。然而，傳統之電源啟動重置電路通常僅具有單一臨界電位與一外部供應電位互相比較，倘若外部供應電位有雜訊(Noise)，則傳統之電源啟動重置電路將容易產生錯誤之輸出電位，造成整體系統性能下降。因此，有必要提出一種全新之解決方案，以克服先前技術所面臨之問題。

本發明提供一種具有磁滯功能之電源啟動重置電路，其具備磁滯功能，能有效地降低輸出電位發生錯誤之機率。

在較佳實施例中，本發明提供一種具有磁滯功能之電源啟動重置電路，包括：一電流鏡，耦接至一外部供應電位；一分壓電路，耦接至該電流鏡，其中該分壓電路係根據該外部供應電位來產生一第一控制電位；一磁滯控制電路，耦接至該電流鏡和該分壓電路，其中該磁滯控制電路係根據該外部供應電位和該第一控制電位來產生一第二控制電位；以及一邏 輯驅動器，耦接至該磁滯控制電路，其中該邏輯驅動器係根據該第二控制電位來產生一輸出電位；其中該磁滯控制電路更根據該輸出電位來界定出彼此相異之一第一臨界電位和一第二臨界電位，使得該輸出電位之邏輯切換狀態係藉由比較該外部供應電位與該第一臨界電位或該第二臨界電位而決定。

基於上述，由於本發明的電源啟動重置電路具有磁滯功能，其可克服傳統設計中輸出電位容易發生錯誤之問題。因此，本發明可有效改善電源啟動重置電路對外部供應電位之上升偵測和下降偵測之正確度。

100、200、400、500‧‧‧電源啟動重置電路

110、210、410、510‧‧‧電流鏡

120、220、420、520‧‧‧分壓電路

130、230、430、530‧‧‧磁滯控制電路

140、240、440、540‧‧‧邏輯驅動器

241、441、541‧‧‧第一反相器

242、442、542‧‧‧第二反相器

243、443、543‧‧‧第三反相器

MN1‧‧‧第一N型電晶體

MN2‧‧‧第二N型電晶體

MN3‧‧‧第三N型電晶體

MP1‧‧‧第一P型電晶體

MP2‧‧‧第二P型電晶體

MP3‧‧‧第三P型電晶體

MP4‧‧‧第四P型電晶體

N1‧‧‧第一節點

N2‧‧‧第二節點

N3‧‧‧第三節點

N4‧‧‧第四節點

NC1‧‧‧第一控制節點

NC2‧‧‧第二控制節點

R1‧‧‧第一電阻器

R2‧‧‧第二電阻器

R3‧‧‧第三電阻器

T1‧‧‧第一時間點

T2‧‧‧第二時間點

VC1‧‧‧第一控制電位

VC2‧‧‧第二控制電位

VCM‧‧‧第一控制電位之最高電位

VDDE‧‧‧外部供應電位

VDDM‧‧‧外部供應電位之最高電位

VM1‧‧‧第一中間電位

VM2‧‧‧第二中間電位

VOUT‧‧‧輸出電位

VOUTB‧‧‧反相輸出電位

VSS‧‧‧接地電位

VTH1‧‧‧第一臨界電位

VTH2‧‧‧第二臨界電位

第1圖係顯示根據本發明一實施例所述之電源啟動重置電路之示意圖；第2圖係顯示根據本發明一實施例所述之電源啟動重置電路之示意圖；第3圖係顯示根據本發明一實施例所述之電源啟動重置電路之電位波形圖；第4圖係顯示根據本發明一實施例所述之電源啟動重置電路之示意圖；以及第5圖係顯示根據本發明一實施例所述之電源啟動重置電路之示意圖。

為讓本發明之目的、特徵和優點能更明顯易懂，下文特舉出本發明之具體實施例，並配合所附圖式，作詳細說 明如下。

在說明書及申請專利範圍當中使用了某些詞彙來指稱特定的元件。本領域技術人員應可理解，硬體製造商可能會用不同的名詞來稱呼同一個元件。本說明書及申請專利範圍並不以名稱的差異來作為區分元件的方式，而是以元件在功能上的差異來作為區分的準則。在通篇說明書及申請專利範圍當中所提及的「包含」及「包括」一詞為開放式的用語，故應解釋成「包含但不僅限定於」。「大致」一詞則是指在可接受的誤差範圍內，本領域技術人員能夠在一定誤差範圍內解決所述技術問題，達到所述基本之技術效果。此外，「耦接」一詞在本說明書中包含任何直接及間接的電性連接手段。因此，若文中描述一第一裝置耦接至一第二裝置，則代表該第一裝置可直接電性連接至該第二裝置，或經由其它裝置或連接手段而間接地電性連接至該第二裝置。

第1圖係顯示根據本發明一實施例所述之電源啟動重置電路100之示意圖。如第1圖所示，電源啟動重置電路100包括：一電流鏡110、一分壓電路120、一磁滯控制電路(Hysteresis Control Circuit)130，以及一邏輯驅動器140。電流鏡110係耦接至一外部供應電位VDDE。例如，外部供應電位VDDE可由獨立於電源啟動重置電路100之外之一線性穩壓器(Low Dropout Linear Regulator，LDO)或是一直流對直流轉換器(Direct Current to Direct Current(DC-to-DC)Converter)所產生(未顯示)。分壓電路120係耦接至電流鏡110，其中分壓電路120係根據外部供應電位VDDE來產生一第一控制電位VC1。第 一控制電位VC1通常低於外部供應電位VDDE，或為外部供應電位VDDE之一特定比率。磁滯控制電路130係耦接至電流鏡110和分壓電路120，其中磁滯控制電路130係根據外部供應電位VDDE和第一控制電位VC1來產生一第二控制電位VC2。邏輯驅動器140係耦接至磁滯控制電路130，其中邏輯驅動器140係根據第二控制電位VC2來產生一輸出電位VOUT。例如，輸出電位VOUT可與第二控制電位VC2具有相同或互補(Complementary)之邏輯位準。電源啟動重置電路100可利用具有較強電流驅動能力之輸出電位VOUT來驅動後續之數位電路(未顯示)。在較佳實施例中，磁滯控制電路130更根據輸出電位VOUT來界定出彼此相異之一第一臨界電位VTH1和一第二臨界電位VTH2，使得輸出電位VOUT之邏輯切換狀態(Logic Switching State)能藉由比較外部供應電位VDDE與第一臨界電位VTH1或第二臨界電位VTH2兩者擇一而決定。

在一些實施例中，若輸出電位VOUT與外部供應電位VDDE兩者為同相(In Phase)，則可將第一臨界電位VTH1設計為高於第二臨界電位VTH2。當外部供應電位VDDE逐漸上升且高於第一臨界電位VTH1時，電源啟動重置電路100之輸出電位VOUT即快速地上升至高邏輯位準(亦即，邏輯「1」，或等於外部供應電位VDDE)；反之，當外部供應電位VDDE逐漸下降且低於第二臨界電位VTH2時，電源啟動重置電路100之輸出電位VOUT即快速地下降至低邏輯位準(亦即，邏輯「0」，或等於一接地電位VSS)。因為第一臨界電位VTH1與第二臨界電位VTH2係彼此相異，導致與外部供應電位VDDE作比較之輸出上 升、輸出下降臨界值亦不同，故本發明之電源啟動重置電路100可視為具備磁滯功能，其能有效地降低輸出電位VOUT發生錯誤之機率。惟本發明並不僅限於此。在另一些實施例中，若輸出電位VOUT與外部供應電位VDDE兩者為反相(Out of Phase)，則第一臨界電位VTH1可改設計為低於第二臨界電位VTH2，其亦能發揮相似之磁滯功能。

以下實施例將介紹電源啟動重置電路1oo之各種詳細電路組態。必須理解的是，這些圖式和敘述僅為舉例，並非用於限制本發明。

第2圖係顯示根據本發明一實施例所述之電源啟動重置電路200之示意圖。在第2圖之實施例中，電源啟動重置電路200包括：一電流鏡210、一分壓電路220、一磁滯控制電路230，以及一邏輯驅動器240，其中前述元件之配置方式可如下列所述。

電流鏡210包括一第一P型電晶體MP1和一第二P型電晶體MP2。例如，第一P型電晶體MP1和第二P型電晶體MP2可各自為一P型金氧半場效電晶體(P-channel Metal-Oxide-Semiconductor Field-Effect Transistor，PMOS Transistor)。第一P型電晶體MP1具有一控制端、一第一端，以及一第二端，其中第一P型電晶體MP1之控制端係耦接至一第一節點N1，第一P型電晶體MP1之第一端係耦接至一外部供應電位VDDE，而第一P型電晶體MP1之第二端係耦接至第一節點N1。第二P型電晶體MP2具有一控制端、一第一端，以及一第二端，其中第二P型電晶體MP2之控制端係耦接至第一節點 N1，第二P型電晶體MP2之第一端係耦接至外部供應電位VDDE，而第二P型電晶體MP2之第二端係耦接至一第二控制節點NC2。第二控制節點NC2可用於輸出一第二控制電位VC2，其中第二控制電位VC2可由電流鏡210和磁滯控制電路230所共同決定。

分壓電路220包括一第一電阻器R1和一第二電阻器R2。第一電阻器R1係耦接於第一節點N1和一第一控制節點NC1之間，其中第一控制節點NC1可用於輸出一第一控制電位VC1，而第一控制電位VC1可由分壓電路220所決定。第二電阻器R2係耦接於第一控制節點NC1和一接地電位VSS(例如：0V)之間。

邏輯驅動器240包括一第一反相器(Inverter)241、一第二反相器242，以及一第三反相器243。例如，第一反相器241、第二反相器242，以及第三反相器243皆可由外部供應電位VDDE進行供電。第一反相器241具有一輸入端和一輸出端，其中第一反相器241之輸入端係耦接至第二控制節點NC2並用於接收第二控制電位VC2，而第一反相器241之輸出端係耦接至一第二節點N2。第二反相器242具有一輸入端和一輸出端，其中第二反相器242之輸入端係耦接至第二節點N2，而第二反相器242之輸出端係耦接至一第三節點N3。第三反相器243具有一輸入端和一輸出端，其中第三反相器243之輸入端係耦接至第三節點N3，而第三反相器243之輸出端係用於輸出一輸出電位VOUT。

磁滯控制電路230包括一第三P型電晶體MP3、一第 四P型電晶體MP4，以及一第一N型電晶體MN1。例如，第三P型電晶體MP3和第四P型電晶體MP4可各自為一P型金氧半場效電晶體，而第一N型電晶體MN1可為一N型金氧半場效電晶體(N-channel Metal-Oxide-Semiconductor Field-Effect Transistor，NMOS Transistor)。第一N型電晶體MN1具有一控制端、一第一端，以及一第二端，其中第一N型電晶體MN1之控制端係耦接至第一控制節點NC1並用於接收第一控制電位VC1，第一N型電晶體MN1之第一端係耦接至接地電位VSS，而第一N型電晶體MN1之第二端係耦接至第二控制節點NC2並用於輸出第二控制電位VC2。第三P型電晶體MP3具有一控制端、一第一端，以及一第二端，其中第三P型電晶體MP3之控制端係耦接至第一節點N1，第三P型電晶體MP3之第一端係耦接至外部供應電位VDDE，而第三P型電晶體MP3之第二端係耦接至一第四節點N4。第四P型電晶體MP4具有一控制端、一第一端，以及一第二端，其中第四P型電晶體MP4之控制端係用於接收一反相輸出電位VOUTB，第四P型電晶體MP4之第一端係耦接至第四節點N4，而第四P型電晶體MP4之第二端係耦接至第二控制節點NC2。反相輸出電位VOUTB和輸出電位VOUT可具有互補之邏輯位準。例如，反相輸出電位VOUTB可來自於第二反相器242和第三反相器243之間之第三節點N3。在一些實施例中，第一P型電晶體MP1、第二P型電晶體MP2，以及第三P型電晶體MP3三者之電晶體尺寸比例為4：3：1，其係根據多次實驗結果得出，可進一步增強電源啟動重置電路200之性能。

第3圖係顯示根據本發明一實施例所述之電源啟 動重置電路200之電位波形圖，其中橫軸代表時間，而縱軸代表各電位位準。請一併參考第2、3圖以理解本發明之操作原理。必須注意的是，第一控制電位VC1可根據外部供應電位VDDE而決定，其關係如方程式(1)所述：

其中「VC1」代表第一控制電位VC1之電位位準，「VDDE」代表外部供應電位VDDE之電位位準，「Vsg」代表第一P型電晶體MP1之源極和閘極之電位差(Source-to-Gate Voltage Difference)，「R1」代表第一電阻器R1之電阻值，而「R2」代表第二電阻器R2之電阻值。

初始時，在一第一時間點T1之前，外部供應電位VDDE由接地電位VSS處開始上升。因為第一控制電位VC1和第一節點N1之電位皆由分壓電路220拉低至幾乎等於接地電位VSS，故第二P型電晶體MP2將導通，而第一N型電晶體MN1將不導通。是以，第二控制電位VC2僅由第二P型電晶體MP2進行充電，故輸出電位VOUT仍維持於低邏輯位準(亦即，接地電位VSS)。在第一時間點T1處，當外部供應電位VDDE上升至一第一臨界電位VTH1(例如，第一臨界電位VTH1可根據第一N型電晶體MN1之一臨界電位而決定)時，第一N型電晶體MN1即導通，使第二控制電位VC2接至接地電位VSS而放電。由於第一N型電晶體MN1之放電能力通常大於第二P型電晶體MP2之充電能力，故輸出電位VOUT將上升至高邏輯位準。詳細而言，輸出電位VOUT係先快速地上升至一第一中間電位VM1(恰於第一時間點T1處)，再逐漸上升至一最高電位VDDM(在第一時間 點T1之後)，惟此二者均屬於高邏輯位準。在第一時間點T1和一第二時間點T2之間之穩態過程當中，外部供應電位VDDE和輸出電位VOUT皆已達其最高電位VDDM且反相輸出電位VOUTB係維持於低邏輯位準，故第四P型電晶體MP4將導通(在第一時間點T1之前，第四P型電晶體MP4係不導通)，且通過第一N型電晶體MN1之電流將會額外地增加，這是因為第二P型電晶體MP2和第三P型電晶體MP3兩者係並聯耦接且同時提供電流給第一N型電晶體MN1所導致。然後，外部供應電位VDDE由最高電位VDDM處開始下降。在第二時間點T2處，當外部供應電位VDDE下降至第二臨界電位VTH2時，第一N型電晶體MN1即不導通，而第二控制電位VC2將僅由第二P型電晶體MP2和第三P型電晶體MP3進行充電，使得輸出電位VOUT最終會下降至低邏輯位準。詳細而言，輸出電位VOUT係逐漸地下降至一第二中間電位VM2(恰於第二時間點T2處)，並快速地下降至接地電位VSS(在第二時間點T2之後)，惟此二者均屬於低邏輯位準。第二中間電位VM2通常係低於第一中間電位VM1。必須注意的是，若通過第一N型電晶體MN1之電流增加，則第一N型電晶體MN1之阻抗勢必會降低，因此第二臨界電位VTH2必然會低於第一臨界電位VTH1。基於第2圖之電路設計，當第四P型電晶體MP4不導通時，磁滯控制電路130界定出第一臨界電位VTH1以與外部供應電位VDDE互相比較，而當第四P型電晶體MP4導通時，磁滯控制電路130界定出第二臨界電位VTH2以與外部供應電位VDDE互相比較，從而可達成磁滯效果。

第4圖係顯示根據本發明一實施例所述之電源啟 動重置電路400之示意圖。在第4圖之實施例中，電源啟動重置電路400包括：一電流鏡410、一分壓電路420、一磁滯控制電路430，及一邏輯驅動器440。電流鏡410、分壓電路420，及邏輯驅動器440之結構和功能皆如第2圖之實施例所述。

相似地，磁滯控制電路430亦根據外部供應電位VDDE和於第一控制節點NC1處之第一控制電位VC1來產生於第二控制節點NC2處之第二控制電位VC2，從而可控制電源啟動重置電路400之輸出電位VOUT之邏輯切換狀態。詳細而言，磁滯控制電路430包括：一第一N型電晶體MN1、一第二N型電晶體MN2，以及一第三N型電晶體MN3。例如，第一N型電晶體MN1、第二N型電晶體MN2，以及第三N型電晶體MN3可各自為一N型金氧半場效電晶體。第一N型電晶體MN1具有一控制端、一第一端，以及一第二端，其中第一N型電晶體MN1之控制端係耦接至第一控制節點NC1並用於接收第一控制電位VC1，第一N型電晶體MN1之第一端係耦接至一接地電位VSS，而第一N型電晶體MN1之第二端係耦接至第二控制節點NC2並用於定義第二控制電位VC2。第二N型電晶體MN2具有一控制端、一第一端，以及一第二端，其中第二N型電晶體MN2之控制端係耦接至第一控制節點NC1，第二N型電晶體MN2之第一端係耦接至一第四節點N4，而第二N型電晶體MN2之第二端係耦接至第二控制節點NC2。第三N型電晶體MN3具有一控制端、一第一端，以及一第二端，其中第三N型電晶體MN3之控制端係用於接收輸出電位VOUT，第三N型電晶體MN3之第一端係耦接至接地電位VSS，而第三N型電晶體MN3之第二端係耦 接至第四節點N4。在一些實施例中，第一N型電晶體MN1和第二N型電晶體MN2兩者之電晶體尺寸比例為1：4，其係根據多次實驗結果得出，可進一步增強電源啟動重置電路400之性能。

第4圖之磁滯控制電路430和第2圖之磁滯控制電路230具有相似之操作原理，可參考第2圖之波型圖以一併理解。在第一時間點T1之前，輸出電位VOUT為低邏輯位準，故第三N型電晶體MN3將不導通。在第一時間點T1和第二時間點T2之間，輸出電位VOUT為高邏輯位準，故第三N型電晶體MN3將導通。導通之第三N型電晶體MN3可致能第二N型電晶體MN2，使得第一N型電晶體MN1和第二N型電晶體MN2彼此並聯耦接，故可視為第一N型電晶體MN1之導通電流能力增加。在第4圖之電路設計下，當第三N型電晶體MN3不導通時，磁滯控制電路430界定出一第一臨界電位VTH1以與外部供應電位VDDE互相比較，而當第三N型電晶體MN3導通時，磁滯控制電路430界定出一第二臨界電位VTH2以與外部供應電位VDDE互相比較。必須注意的是，若第一N型電晶體MN1之導通電流能力增加，則第一N型電晶體MN1之阻抗勢必會降低。因此，第二臨界電位VTH2必然會低於第一臨界電位VTH1，從而可達成磁滯效果。第4圖之電源啟動重置電路400之其餘特徵皆與第2圖之電源啟動重置電路200類似，故此二實施例均可達成相似之操作效果。

第5圖係顯示根據本發明一實施例所述之電源啟動重置電路500之示意圖。在第5圖之實施例中，電源啟動重置電路500包括：一電流鏡510、一分壓電路520、一磁滯控制電 路530，及一邏輯驅動器540。電流鏡510、分壓電路520，及邏輯驅動器540之結構和功能皆如第2圖之實施例所述。

相似地，磁滯控制電路530亦根據外部供應電位VDDE和於第一控制節點NC1處之第一控制電位VC1來產生於第二控制節點NC2處之第二控制電位VC2，從而可控制電源啟動重置電路500之輸出電位VOUT之邏輯切換狀態。惟須注意的是，分壓電路520包括一第一電阻器R1和一第二電阻器R2，其中第一電阻器R1係耦接於一第一節點N1和第一控制節點NC1之間，而第二電阻器R2係耦接至第一控制節點NC1和一第四節點N4之間。詳細而言，磁滯控制電路530包括：一第一N型電晶體MN1、一第二N型電晶體MN2，以及一第三電阻器R3。例如，第一N型電晶體MN1和第二N型電晶體MN2可各自為一N型金氧半場效電晶體。第一N型電晶體MN1具有一控制端、一第一端，以及一第二端，其中第一N型電晶體MN1之控制端係耦接至第一控制節點NC1並用於接收第一控制電位VC1，第一N型電晶體MN1之第一端係耦接至一接地電位VSS，而第一N型電晶體MN1之第二端係耦接至第二控制節點NC2並用於定義第二控制電位VC2。第二N型電晶體MN2具有一控制端、一第一端，以及一第二端，其中第二N型電晶體MN2之控制端係用於接收一反相輸出電位VOUTB，第二N型電晶體MN2之第一端係耦接至接地電位VSS，而第二N型電晶體MN2之第二端係耦接至第四節點N4。第三電阻器R3係耦接於第四節點N4和一接地電位VSS之間。反相輸出電位VOUTB和輸出電位VOUT可具有互補之邏輯位準。例如，反相輸出電位VOUTB可來自於邏輯 驅動器540之一第二反相器542和一第三反相器543之間之一第三節點N3。

第5圖之磁滯控制電路530和第2圖之磁滯控制電路230具有相似之操作原理，可參考第2圖之波型圖以一併理解。在第一時間點T1之前，反相輸出電位VOUTB為高邏輯位準，故第二N型電晶體MN2將導通，此時第一控制電位VC1和外部供應電位VDDE之關係將如前述方程式(1)所述(因為第三電阻器R3之二端之間近似為一短路狀態，故第三電阻器R3之電阻值可忽略)。在第一時間點T1和第二時間點T2之間，反相輸出電位VOUTB為低邏輯位準，故第二N型電晶體MN2將不導通，此時第一控制電位VC1和外部供應電位VDDE之關係將如方程式(2)所述：

其中「VC1」代表第一控制電位VC1之電位位準，「VDDE」代表外部供應電位VDDE之電位位準，「Vsg」代表第一P型電晶體之源極和閘極之電位差，「R1」代表第一電阻器R1之電阻值，「R2」代表第二電阻器R2之電阻值，而「R3」代表第三電阻器R3之電阻值。

不導通之第二N型電晶體MN2將第三電阻器R3納入分壓電路520，使得第一控制電位VC1上升，故可視為第一N型電晶體MN1之電流增加。在第5圖之電路設計下，當第二N型電晶體MN2導通時，磁滯控制電路530界定出一第一臨界電位VTH1以與外部供應電位VDDE互相比較，而當第二N型電晶體MN2不導通時，磁滯控制電路530界定出一第二臨界電位 VTH2以與外部供應電位VDDE互相比較。必須注意的是，若第一N型電晶體MN1之電流增加，則關斷第一N型電晶體MN1之困難度勢必會提高。因此，第二臨界電位VTH2必然會低於第一臨界電位VTH1，從而可達成磁滯效果。第5圖之電源啟動重置電路500之其餘特徵皆與第2圖之電源啟動重置電路200類似，故此二實施例均可達成相似之操作效果。

本發明提出一種新穎之電源啟動重置電路。由於所提之電源啟動重置電路具有磁滯功能，其可克服傳統設計中輸出電位容易發生錯誤之問題。因此，本發明可有效改善電源啟動重置電路對外部供應電位之上升偵測和下降偵測(Rising and Failing Detection)之正確度。

值得注意的是，以上所述之元件參數(例如：電位值)皆非為本發明之限制條件。設計者可以根據不同需要調整這些設定值。本發明之電源啟動重置電路並不僅限於第1-5圖所圖示之狀態。本發明可以僅包括第1-5圖之任何一或複數個實施例之任何一或複數項特徵。換言之，並非所有圖示之特徵均須同時實施於本發明之電源啟動重置電路當中。

在本說明書以及申請專利範圍中的序數，例如「第一」、「第二」、「第三」等等，彼此之間並沒有順序上的先後關係，其僅用於標示區分兩個具有相同名字之不同元件。

本發明雖以較佳實施例揭露如上，然其並非用以限定本發明的範圍，任何熟習此項技藝者，在不脫離本發明之精神和範圍內，當可做些許的更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

Claims (13)

1. 一種具有磁滯功能之電源啟動重置電路，包括：一電流鏡，耦接至一外部供應電位；一分壓電路，耦接至該電流鏡，其中該分壓電路係根據該外部供應電位來產生一第一控制電位；一磁滯控制電路，耦接至該電流鏡和該分壓電路，其中該磁滯控制電路係根據該外部供應電位和該第一控制電位來產生一第二控制電位；以及一邏輯驅動器，耦接至該磁滯控制電路，其中該邏輯驅動器係根據該第二控制電位來產生一輸出電位；其中該磁滯控制電路更根據該輸出電位來界定出彼此相異之一第一臨界電位和一第二臨界電位，使得該輸出電位之邏輯切換狀態係藉由比較該外部供應電位與該第一臨界電位或該第二臨界電位而決定；其中該分壓電路包括：一第一電阻器，耦接於一第一節點和一第一控制節點之間，其中該第一控制節點係用於輸出該第一控制電位；以及一第二電阻器，耦接於該第一控制節點和一接地電位之間。
2. 如申請專利範圍第1項所述之電源啟動重置電路，其中當該外部供應電位逐漸上升且高於該第一臨界電位時，該輸出電位即上升至高邏輯位準，而當該外部供應電位逐漸下降且低於該第二臨界電位時，該輸出電位即下降至低邏輯位準。
3. 如申請專利範圍第2項所述之電源啟動重置電路，其中該第一臨界電位係高於該第二臨界電位。
4. 如申請專利範圍第1項所述之電源啟動重置電路，其中該電流鏡包括：一第一P型電晶體，具有一控制端、一第一端，以及一第二端，其中該第一P型電晶體之該控制端係耦接至該第一節點，該第一P型電晶體之該第一端係耦接至該外部供應電位，而該第一P型電晶體之該第二端係耦接至該第一節點；以及一第二P型電晶體，具有一控制端、一第一端，以及一第二端，其中該第二P型電晶體之該控制端係耦接至該第一節點，該第二P型電晶體之該第一端係耦接至該外部供應電位，而該第二P型電晶體之該第二端係耦接至一第二控制節點，而其中該第二控制節點係用於輸出該第二控制電位。
5. 如申請專利範圍第4項所述之電源啟動重置電路，其中該邏輯驅動器包括：一第一反相器，具有一輸入端和一輸出端，其中該第一反相器之該輸入端係耦接至該第二控制節點，而該第一反相器之該輸出端係耦接至一第二節點；一第二反相器，具有一輸入端和一輸出端，其中該第二反相器之該輸入端係耦接至該第二節點，而該第二反相器之該輸出端係耦接至一第三節點；以及一第三反相器，具有一輸入端和一輸出端，其中該第三反相器之該輸入端係耦接至該第三節點，而該第三反相器之該輸出端係用於輸出該輸出電位。
6. 如申請專利範圍第4項所述之電源啟動重置電路，其中該磁滯控制電路包括：一第一N型電晶體，具有一控制端、一第一端，以及一第二端，其中該第一N型電晶體之該控制端係耦接至該第一控制節點，該第一N型電晶體之該第一端係耦接至該接地電位，而該第一N型電晶體之該第二端係耦接至該第二控制節點。
7. 如申請專利範圍第6項所述之電源啟動重置電路，其中該磁滯控制電路更包括：一第三P型電晶體，具有一控制端、一第一端，以及一第二端，其中該第三P型電晶體之該控制端係耦接至該第一節點，該第三P型電晶體之該第一端係耦接至該外部供應電位，而該第三P型電晶體之該第二端係耦接至一第四節點；以及一第四P型電晶體，具有一控制端、一第一端，以及一第二端，其中該第四P型電晶體之該控制端係用於接收一反相輸出電位，該第四P型電晶體之該第一端係耦接至該第四節點，而該第四P型電晶體之該第二端係耦接至該第二控制節點。
8. 如申請專利範圍第7項所述之電源啟動重置電路，其中當該第四P型電晶體不導通時，該磁滯控制電路界定出該第一臨界電位以與該外部供應電位互相比較，而當該第四P型電晶體導通時，該磁滯控制電路界定出該第二臨界電位以與該外部供應電位互相比較。
9. 如申請專利範圍第6項所述之電源啟動重置電路，其中該磁滯控制電路更包括：一第二N型電晶體，具有一控制端、一第一端，以及一第二端，其中該第二N型電晶體之該控制端係耦接至該第一控制節點，該第二N型電晶體之該第一端係耦接至一第四節點，而該第二N型電晶體之該第二端係耦接至該第二控制節點；以及一第三N型電晶體，具有一控制端、一第一端，以及一第二端，其中該第三N型電晶體之該控制端係用於接收該輸出電位，該第三N型電晶體之該第一端係耦接至該接地電位，而該第三N型電晶體之該第二端係耦接至該第四節點。
10. 如申請專利範圍第9項所述之電源啟動重置電路，其中當該第三N型電晶體不導通時，該磁滯控制電路界定出該第一臨界電位以與該外部供應電位互相比較，而當該第三N型電晶體導通時，該磁滯控制電路界定出該第二臨界電位以與該外部供應電位互相比較。
11. 如申請專利範圍第6項所述之電源啟動重置電路，其中該第二電阻器係耦接於該第一控制節點和一第四節點之間。
12. 如申請專利範圍第11項所述之電源啟動重置電路，其中該磁滯控制電路更包括：一第三電阻器，耦接於該第四節點和該接地電位之間；以及一第二N型電晶體，具有一控制端、一第一端，以及一第二端，其中該第二N型電晶體之該控制端係用於接收一反相輸出電位，該第二N型電晶體之該第一端係耦接至該接地電位，而該第二N型電晶體之該第二端係耦接至該第四節點。
13. 如申請專利範圍第12項所述之電源啟動重置電路，其中當該第二N型電晶體導通時，該磁滯控制電路界定出該第一臨界電位以與該外部供應電位互相比較，而當該第二N型電晶體不導通時，該磁滯控制電路界定出該第二臨界電位以與該外部供應電位互相比較。