JP7431632B2 - アナログスイッチ回路 - Google Patents

Description

本明細書中に開示されている発明は、アナログスイッチ回路に関する。

従来、アナログスイッチ回路は、様々なアプリケーションで利用されている（例えば特許文献１を参照）。

特開２０１１－１６６４４９号公報

しかしながら、従来のアナログスイッチ回路では、オン抵抗の電源依存性について、更なる改善の余地があった。

本明細書中に開示されている発明は、本願の発明者により見出された上記課題に鑑み、オン抵抗の電源依存性が小さいアナログスイッチ回路を提供することを目的とする。

例えば、本明細書中に開示されているアナログスイッチ回路は、第１ＣＭＯＳスイッチと、前記第１ＣＭＯＳスイッチに並列接続された第２ＣＭＯＳスイッチと、電源電圧を監視して前記第２ＣＭＯＳスイッチの駆動可否を制御する電源監視部と、を有する構成（第１の構成）とされている。

なお、上記第１の構成から成るアナログスイッチ回路において、前記電源監視部は、前記電源電圧が閾値よりも高いときに前記第２ＣＭＯＳスイッチを無効とし、前記電源電圧が前記閾値よりも低いときに前記第２ＣＭＯＳスイッチを有効とする構成（第２の構成）にしてもよい。

また、上記第２の構成から成るアナログスイッチ回路は、前記電源電圧として前記閾値よりも高い第１電圧または前記閾値よりも低い第２電圧が供給される構成（第３の構成）にしてもよい。

また、上記第３の構成から成るアナログスイッチ回路において、前記第２ＣＭＯＳスイッチは、前記第１電圧の供給時における前記第１ＣＭＯＳスイッチ単独のオン抵抗と、前記第２電圧の供給時における前記第１ＣＭＯＳスイッチ及び第２ＣＭＯＳスイッチ双方の合成オン抵抗が一致するように、その素子設計がなされている構成（第４の構成）にしてもよい。

また、上記第１～第４いずれかの構成から成るアナログスイッチ回路において、前記第２ＣＭＯＳスイッチは、前記第１ＣＭＯＳスイッチよりも小さい構成（第５の構成）にしてもよい。

また、上記第１～第５いずれかの構成から成るアナログスイッチ回路において、前記電源監視部は、前記電源電圧またはその分圧電圧と所定の閾値電圧とを比較して比較信号を生成するコンパレータと、前記第１ＣＭＯＳスイッチに入力される第１イネーブル信号と前記比較信号から前記第２ＣＭＯＳスイッチに入力される第２イネーブル信号を生成する論理ゲートと、を含む構成（第６の構成）にしてもよい。

また、上記第１～第６いずれかの構成から成るアナログスイッチ回路において、前記第１ＣＭＯＳスイッチ及び前記第２ＣＭＯＳスイッチは、それぞれ、互いに並列接続された一対のＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴを含む構成（第７の構成）にしてもよい。

また、上記第７の構成から成るアナログスイッチ回路において、前記ＰＭＯＳＦＥＴ及び前記ＮＭＯＳＦＥＴそれぞれのゲートに印加されるゲート信号は、そのハイレベルが前記電源電圧である構成（第８の構成）にしてもよい。

また、上記第７又は第８の構成から成るアナログスイッチ回路において、前記ＰＭＯＳＦＥＴのバックゲートは、前記電源電圧の印加端に接続されている構成（第９の構成）にしてもよい。

また、上記第１～第９いずれかの構成から成るアナログスイッチ回路において、前記第２ＣＭＯＳスイッチは、複数設けられている構成（第１０の構成）にしてもよい。

本明細書中に開示されている発明によれば、オン抵抗の電源依存性が小さいアナログスイッチ回路を提供することが可能となる。

アナログスイッチ回路の第１比較例を示す図 第１比較例におけるオン抵抗の電源依存性を示す図 アナログスイッチ回路の第２比較例を示す図 アナログスイッチ回路の第１実施形態を示す図 第１実施形態におけるオン抵抗の電源依存性を示す図 第１実施形態における素子レイアウト例を示す図 アナログスイッチ回路の第２実施形態を示す図 第２実施形態におけるオン抵抗の電源依存性を示す図

＜比較例＞
まず、アナログスイッチ回路の新規な実施形態を説明する前に、これと対比される比較例について簡単に説明する。

図１は、アナログスイッチ回路の第１比較例を示す図である。本比較例のアナログスイッチ回路１００は、ＰＭＯＳＦＥＴ［P-channel type metal oxide semiconductor field effect transistor］１０１と、ＮＭＯＳＦＥＴ［N-channel type MOSFET］１０２と、インバータ１０３と、を有する。

ＰＭＯＳＦＥＴ１０１のソースとＮＭＯＳＦＥＴ１０２のドレインは、いずれもスイッチ入力端子ＳＷＩＮに接続されている。ＰＭＯＳＦＥＴ１０１のドレインとＮＭＯＳＦＥＴ１０２のソースは、いずれもスイッチ出力端子ＳＷＯＵＴに接続されている。ＰＭＯＳＦＥＴ１０１のゲートとインバータ１０３の入力端は、いずれもイネーブル信号ＥＮＢの印加端に接続されている。ＮＭＯＳＦＥＴ１０２のゲートは、インバータ１０３の出力端（＝反転イネーブル信号ＸＥＮＢの印加端）に接続されている。ＰＭＯＳＦＥＴ１０１のバックゲートは、電源電圧ＶＤＤの印加端に接続されている。ＮＭＯＳＦＥＴ１０２のバックゲートは、接地電圧ＧＮＤの印加端に接続されている。

反転イネーブル信号ＸＥＮＢは、インバータ１０３を用いてイネーブル信号ＥＮＢの論理レベルを反転させた２値信号である。従って、イネーブル信号ＥＮＢがハイレベル（＝電源電圧ＶＤＤ）であるときには、反転イネーブル信号ＸＥＮＢがローレベル（＝接地電圧ＧＮＤ）となる。逆に、イネーブル信号ＥＮＢがローレベル（＝接地電圧ＧＮＤ）であるときには、反転イネーブル信号ＸＥＮＢがハイレベル（＝電源電圧ＶＤＤ）となる。このように、イネーブル信号ＥＮＢと反転イネーブル信号ＸＥＮＢは、それぞれ、ハイレベル（＝電源電圧ＶＤＤ）とローレベル（＝接地電圧ＧＮＤ）を取り得る２値信号である。

なお、ＥＮＢ＝Ｌ（ＸＥＮＢ＝Ｈ）であるときには、ＰＭＯＳＦＥＴ１０１及びＮＭＯＳＦＥＴ１０２がいずれもオンするので、スイッチ入力端子ＳＷＩＮとスイッチ出力端子ＳＷＯＵＴとの間が導通される。

一方、ＥＮＢ＝Ｈ（ＸＥＮＢ＝Ｌ）であるときには、ＰＭＯＳＦＥＴ１０１及びＮＭＯＳＦＥＴ１０２がいずれもオフするので、スイッチ入力端子ＳＷＩＮとスイッチ出力端子ＳＷＯＵＴとの間が遮断される。

このように、第１比較例のアナログスイッチ回路１００は、互いに並列接続された一対のＰＭＯＳＦＥＴ１０１及びＮＭＯＳＦＥＴ１０２を含むＣＭＯＳスイッチ（いわゆるトランスミッションゲート）であり、極めて単純な構成で、スイッチ入力端子ＳＷＩＮとスイッチ出力端子ＳＷＯＵＴとの間を導通／遮断することができる。

また、ＰＭＯＳＦＥＴ１０１又はＮＭＯＳＦＥＴ１０２を単独で用いた構成と異なり、スイッチ入力端子ＳＷＩＮとスイッチ出力端子ＳＷＯＵＴとの間に印加され得る全電圧範囲で両端子間の導通を良好に維持することができる。

しかしながら、第１比較例のアナログスイッチ回路１００は、そのオン抵抗Ｒｏｎが電源電圧ＶＤＤに対する依存性を持つ。このような電源依存性は、イネーブル信号ＥＮＢ及び反転イネーブル信号ＸＥＮＢそれぞれのハイレベルが電源電圧ＶＤＤであること、並びに、ＰＭＯＳＦＥＴ１０１のバックゲートが電源電圧ＶＤＤの印加端に接続されていることに起因したものである。

図２は、第１比較例におけるオン抵抗Ｒｏｎの電源依存性を示す図である。本図で示すように、電源電圧ＶＤＤとして第１電圧Ｖ１（例えばＶ１＝５Ｖ）が供給されているときには、オン抵抗Ｒｏｎが第１オン抵抗Ｒｏｎ１となる。一方、電源電圧ＶＤＤとして第２電圧Ｖ２（ただしＶ２＜Ｖ１、例えばＶ２＝３．３Ｖ）が供給されているときには、オン抵抗Ｒｏｎが第２オン抵抗Ｒｏｎ２（ただしＲｏｎ２＞Ｒｏｎ１）となる。

このように、第１比較例のアナログスイッチ回路１００では、電源電圧ＶＤＤとして、第１電圧Ｖ１及び第２電圧Ｖ２のいずれが供給されているかに応じて、オン抵抗Ｒｏｎに大きな変動ΔＲｏｎ（＝Ｒｏｎ２－Ｒｏｎ１、例えば数十Ω）が生じてしまう。

図３は、アナログスイッチ回路の第２比較例を示す図である。本比較例のアナログスイッチ回路２００は、ＮＭＯＳＦＥＴ２１０及び２２０とチャージポンプ２３０を有する。

ＮＭＯＳＦＥＴ２１０のドレインは、スイッチ入力端子ＳＷＩＮに接続されている。ＮＭＯＳＦＥＴ２１０のソース及びバックゲートは、ＮＭＯＳＦＥＴ２２０のソース及びバックゲートに接続されている。ＮＭＯＳＦＥＴ２２０のドレインは、スイッチ入力端子ＳＷＯＵＴに接続されている。ＮＭＯＳＦＥＴ２１０及び２２０それぞれのゲートは、いずれもチャージポンプ２００の出力端（＝昇圧電圧ＶＧの印加端）に接続されている。

このように、ＮＭＯＳＦＥＴ２１０を向かい合わせ（逆向き）に接続することにより、スイッチ入力端子ＳＷＩＮとスイッチ出力端子ＳＷＯＵＴとの間に印加され得る全電圧範囲で意図しない逆流を抑制することができる。

チャージポンプ２３０は、スイッチ２３１～２３４と、キャパシタ２３５と、オシレータ２３６と、コントローラ２３７と、を含む。

スイッチ２３１の第１端は、スイッチ入力端子ＳＷＩＮに接続されている。スイッチ２３１の第２端とスイッチ２３２の第１端は、いずれもキャパシタ２３５の第１端に接続されている。スイッチ２３２の第２端は、チャージポンプ２３０の出力端として、ＮＭＯＳＦＥＴ２１０及び２２０それぞれのゲートに接続されている。

スイッチ２３３の第１端は、基準電圧ＶＲＥＦの印加端に接続されている。なお、基準電圧ＶＲＥＦとしては、電源電圧ＶＤＤに対する依存性の小さいバンドギャップ電圧やレギュレータ出力電圧を用いればよい。スイッチ２３３の第２端とスイッチ２３４の第１端は、いずれもキャパシタ２３５の第２端に接続されている。スイッチ２３４の第２端は、接地電圧ＧＮＤの印加端に接続されている。

スイッチ２３１及び２３４は、いずれも第１フェイズ信号φ１に応じてオン／オフされる。一方、スイッチ２３２及び２３３は、いずれも第２フェイズ信号φ２に応じてオン／オフされる。

オシレータ２３６は、所定周波数のクロック信号ＣＬＫを生成する。

コントローラ２３７は、イネーブル信号ＥＮＢとクロック信号ＣＬＫに基づいて、第１フェイズ信号φ１及び第２フェイズ信号φ２を生成する。具体的に述べると、コントローラ２３７は、例えば、イネーブル信号ＥＮＢがローレベルであるときにクロック信号ＣＬＫに同期して第１フェイズ信号φ１と第２フェイズ信号φ２を相補的にパルス駆動する。一方、イネーブル信号ＥＮＢがハイレベルであるときには、第１フェイズ信号φ１及び第２フェイズ信号φ２それぞれの生成動作を停止する。

なお、スイッチ２３１及び２３４がオンしてスイッチ２３２及び２３３がオフした状態（＝第１フェイズ）では、スイッチ入力端子ＳＷＩＮからキャパシタ２３５を介して接地電圧ＧＮＤの印加端に至る経路に電流が流れるので、キャパシタ２３５が充電される。

その後、スイッチ２３１及び２３４がオフしてスイッチ２３２及び２３３がオフした状態（＝第２フェイズ）に切り替わると、ＮＭＯＳＦＥＴ２１０及び２２０それぞれのゲートと基準電圧ＶＲＥＦの印加端との間にキャパシタ２３５が接続された状態となる。このとき、キャパシタ２３５の電荷保存則から、昇圧電圧ＶＧは、基準電圧ＶＲＥＦよりもキャパシタ２３５の両端間電圧だけ高い電圧（＝ＳＷＩＮ＋ＶＲＥＦ）に持ち上がる。

イネーブル信号ＥＮＢがローレベルとされている間、上記の第１フェイズと第２フェイズを繰り返すことにより、ＮＭＯＳＦＥＴ２１０及び２２０それぞれのゲートに対して、スイッチ入力端子ＳＷＩＮよりも高い昇圧電圧ＶＧ（＝ＳＷＩＮ＋ＶＲＥＦ）が印加される。その結果、ＮＭＯＳＦＥＴ２１０及び２２０がいずれもオンするので、スイッチ入力端子ＳＷＩＮとスイッチ出力端子ＳＷＯＵＴとの間が導通される。

このように、第２比較例のアナログスイッチ回路２００であれば、ＮＭＯＳＦＥＴ２１０及び２２０それぞれのゲートに電源電圧ＶＤＤが印加されないので、オン抵抗Ｒｏｎが電源電圧ＶＤＤに依らず一定値となる。

しかしながら、第２比較例のアナログスイッチ回路２００は、チャージポンプ２３０を必要とするので、回路面積のインパクトが大きい上、回路構成も複雑になってしまう。

以下では、第１比較例（図１）及び第２比較例（図３）それぞれの問題点を解消することのできる新規な実施形態を提案する。

＜第１実施形態＞
図４は、アナログスイッチ回路の第１実施形態を示す図である。本実施形態のアナログスイッチ回路１は、第１ＣＭＯＳスイッチ１０と、第２ＣＭＯＳスイッチ２０と、電源監視部３０と、を有する。

第１ＣＭＯＳスイッチ１０は、メインＣＭＯＳスイッチに相当する回路要素であり、ＰＭＯＳＦＥＴ１１と、ＮＭＯＳＦＥＴ１２と、インバータ１３とを含む。

ＰＭＯＳＦＥＴ１１のソースとＮＭＯＳＦＥＴ１２のドレインは、いずれもスイッチ入力端子ＳＷＩＮに接続されている。ＰＭＯＳＦＥＴ１１のドレインとＮＭＯＳＦＥＴ１２のソースは、いずれもスイッチ出力端子ＳＷＯＵＴに接続されている。ＰＭＯＳＦＥＴ１１のゲートとインバータ１３の入力端は、いずれも第１イネーブル信号ＥＮＢ１の印加端に接続されている。ＮＭＯＳＦＥＴ１２のゲートは、インバータ１３の出力端（＝反転第１イネーブル信号ＸＥＮＢ１の印加端）に接続されている。ＰＭＯＳＦＥＴ１１のバックゲートは、電源電圧ＶＤＤの印加端に接続されている。ＮＭＯＳＦＥＴ１２のバックゲートは、接地電圧ＧＮＤの印加端に接続されている。

反転第１イネーブル信号ＸＥＮＢ１は、インバータ１３を用いて第１イネーブル信号ＥＮＢ１の論理レベルを反転させた２値信号である。従って、第１イネーブル信号ＥＮＢ１がハイレベル（＝電源電圧ＶＤＤ）であるときには、反転第１イネーブル信号ＸＥＮＢ１がローレベル（＝接地電圧ＧＮＤ）となる。逆に、第１イネーブル信号ＥＮＢ１がローレベル（＝接地電圧ＧＮＤ）であるときには、反転第１イネーブル信号ＸＥＮＢ１がハイレベル（＝電源電圧ＶＤＤ）となる。このように、第１イネーブル信号ＥＮＢ１と反転第１イネーブル信号ＸＥＮＢ１は、それぞれ、ハイレベル（＝電源電圧ＶＤＤ）とローレベル（＝接地電圧ＧＮＤ）を取り得る２値信号である。

なお、ＥＮＢ１＝Ｌ（ＸＥＮＢ１＝Ｈ）であるときには、ＰＭＯＳＦＥＴ１１及びＮＭＯＳＦＥＴ１２がいずれもオンするので、スイッチ入力端子ＳＷＩＮとスイッチ出力端子ＳＷＯＵＴとの間が導通される。

一方、ＥＮＢ１＝Ｈ（ＸＥＮＢ１＝Ｌ）であるときには、ＰＭＯＳＦＥＴ１１及びＮＭＯＳＦＥＴ１２がいずれもオフするので、スイッチ入力端子ＳＷＩＮとスイッチ出力端子ＳＷＯＵＴとの間が遮断される。

このように、第１ＣＭＯＳスイッチ１０は、互いに並列接続された一対のＰＭＯＳＦＥＴ１１及びＮＭＯＳＦＥＴ１２を含み、第１イネーブル信号ＥＮＢ１に応じて、スイッチ入力端子ＳＷＩＮとスイッチ出力端子ＳＷＯＵＴとの間を導通／遮断する。

第２ＣＭＯＳスイッチ２０は、第１ＣＭＯＳスイッチ１０に並列接続されたサブＣＭＯＳスイッチに相当する回路要素であり、ＰＭＯＳＦＥＴ２１と、ＮＭＯＳＦＥＴ２２と、インバータ２３と、を含む。

ＰＭＯＳＦＥＴ２１のソースとＮＭＯＳＦＥＴ２２のドレインは、いずれもスイッチ入力端子ＳＷＩＮに接続されている。ＰＭＯＳＦＥＴ２１のドレインとＮＭＯＳＦＥＴ２２のソースは、いずれもスイッチ出力端子ＳＷＯＵＴに接続されている。ＰＭＯＳＦＥＴ２１のゲートとインバータ２３の入力端は、いずれも第２イネーブル信号ＥＮＢ２の印加端に接続されている。ＮＭＯＳＦＥＴ２２のゲートは、インバータ２３の出力端（＝反転第２イネーブル信号ＸＥＮＢ２の印加端）に接続されている。ＰＭＯＳＦＥＴ２１のバックゲートは、電源電圧ＶＤＤの印加端に接続されている。ＮＭＯＳＦＥＴ２２のバックゲートは、接地電圧ＧＮＤの印加端に接続されている。

反転第２イネーブル信号ＸＥＮＢ２は、インバータ２３を用いて第２イネーブル信号ＥＮＢ２の論理レベルを反転させた２値信号である。従って、第２イネーブル信号ＥＮＢ２がハイレベル（＝電源電圧ＶＤＤ）であるときには、反転第２イネーブル信号ＸＥＮＢ２がローレベル（＝接地電圧ＧＮＤ）となる。逆に、第２イネーブル信号ＥＮＢ２がローレベル（＝接地電圧ＧＮＤ）であるときには、反転第２イネーブル信号ＸＥＮＢ２がハイレベル（＝電源電圧ＶＤＤ）となる。このように、第２イネーブル信号ＥＮＢ２と反転第２イネーブル信号ＸＥＮＢ２は、それぞれ、ハイレベル（＝電源電圧ＶＤＤ）とローレベル（＝接地電圧ＧＮＤ）を取り得る２値信号である。

なお、ＥＮＢ２＝Ｌ（ＸＥＮＢ２＝Ｈ）であるときには、ＰＭＯＳＦＥＴ２１及びＮＭＯＳＦＥＴ２２がいずれもオンする。

一方、ＥＮＢ２＝Ｈ（ＸＥＮＢ２＝Ｌ）であるときには、ＰＭＯＳＦＥＴ２１及びＮＭＯＳＦＥＴ２２がいずれもオフする。

このように、第２ＣＭＯＳスイッチ２０は、先の第１ＣＭＯＳスイッチ１０と同じく、互いに並列接続された一対のＰＭＯＳＦＥＴ２１及びＮＭＯＳＦＥＴ２２を含み、第２イネーブル信号ＥＮＢ２に応じてオン／オフされる。

電源監視部３０は、電源電圧ＶＤＤを監視して第２イネーブル信号ＥＮＢ２を生成することにより、第２ＣＭＯＳスイッチ２０の駆動可否を制御する回路要素であり、抵抗３１Ｈ及び３１Ｌと、コンパレータ３２と、ＯＲゲート３３と、を含む。

抵抗３１Ｈ及び３１Ｌ（抵抗値：ＲＨ及びＲＬ）は、電源電圧ＶＤＤの印加端と接地電圧ＧＮＤの印加端との間に直列接続されており、相互間の接続ノードから電源電圧ＶＤＤの分圧電圧ＤＩＶ（＝ＶＤＤ×｛ＲＬ／（ＲＬ＋ＲＨ）｝）を出力する。なお、電源電圧ＶＤＤがコンパレータ３２の入力ダイナミックレンジに収まっているのであれば、抵抗３１Ｈ及び３１Ｌを省略し、電源電圧ＶＤＤをコンパレータ３２に直接入力してもよい。

コンパレータ３２は、非反転入力端（＋）に入力される分圧電圧ＤＩＶと、反転入力端（－）に入力される閾値電圧ＶＴＨとを比較して比較信号ＣＯを生成する。比較信号ＣＯは、ＤＩＶ＞ＶＴＨであるときにハイレベルとなり、ＤＩＶ＜ＶＴＨであるときにローレベルとなる。なお、分圧電圧ＤＩＶと閾値電圧ＶＴＨを比較する信号処理は、電源電圧ＶＤＤと所定の閾値Ｖｔｈ（＝ＶＴＨ×｛（ＲＬ＋ＲＨ）／ＲＬ｝、例えばＶｔｈ＝４Ｖ）を比較する信号処理と等価である。また、コンパレータ３２としては、ヒステリシス特性を持つヒステリシスコンパレータが好適である。

ＯＲゲート３３は、第１イネーブル信号ＥＮＢ１と比較信号ＣＯとの論理和演算により第２イネーブル信号ＥＮＢ２を生成して、これを第２ＣＭＯＳスイッチ２０に出力する。なお、第２イネーブル信号ＥＮＢ２は、第１イネーブル信号ＥＮＢ１と比較信号ＣＯの少なくとも一方がハイレベルであるときにハイレベルとなり、第１イネーブル信号ＥＮＢ１と比較信号ＣＯの双方がローレベルであるときにローレベルとなる。

図５は、第１実施形態におけるオン抵抗Ｒｏｎの電源依存性を示す図である。なお、本図の横軸には電源電圧ＶＤＤが示されており、縦軸にはオン抵抗Ｒｏｎが示されている。また、オン抵抗Ｒｏｎの挙動について、実線は本実施形態の挙動（＝第１ＣＭＯＳスイッチ１０及び第２ＣＭＯＳスイッチ２０双方の合成オン抵抗）を示しており、破線は第１比較例の挙動（＝第１ＣＭＯＳスイッチ１０単独のオン抵抗）を示している。また、本図の下段には、第２イネーブル信号ＥＮＢ２の挙動が示されている。

なお、以下の説明では、第１イネーブル信号ＥＮＢ１が常にローレベル（すなわち第１ＣＭＯＳスイッチ１０が常にオン）であるものとする。

電源電圧ＶＤＤが閾値Ｖｔｈよりも高いときには、比較信号ＣＯがハイレベルとなるので、第１イネーブル信号ＥＮＢ１がローレベルであっても、第２イネーブル信号ＥＮＢ２がハイレベルに固定される。従って、第１ＣＭＯＳスイッチ１０がオンしていても、第２ＣＭＯＳスイッチ２０がオフしたままとなる。すなわち、電源監視部３０は、電源電圧ＶＤＤが閾値Ｖｔｈよりも高いときに第２ＣＭＯＳスイッチ２０を無効とする。このとき、オン抵抗Ｒｏｎは、第１ＣＭＯＳスイッチ１０単独のオン抵抗となる。そのため、オン抵抗Ｒｏｎの挙動については、実線と破線が一致する。

一方、電源電圧ＶＤＤが閾値Ｖｔｈよりも低いときには、比較信号ＣＯがローレベルとなるので、第２イネーブル信号ＥＮＢ２もローレベルとなる。従って、第１ＣＭＯＳスイッチ１０及び第２ＣＭＯＳスイッチ２０双方がオンする。すなわち、電源監視部３０は、電源電圧ＶＤＤが閾値Ｖｔｈよりも低いときに第２ＣＭＯＳスイッチ２０を有効とする。このとき、オン抵抗Ｒｏｎは、第１ＣＭＯＳスイッチ１０及び第２ＣＭＯＳスイッチ２０双方の合成オン抵抗となる。そのため、オン抵抗Ｒｏｎの挙動については、実線が破線を下回るようになる。

このように、本実施形態のアナログスイッチ回路１であれば、上記したオン抵抗Ｒｏｎの調整動作により、オン抵抗Ｒｏｎの電源依存性を抑制することが可能となる。また、先出の第２比較例（図３）と異なり、チャージポンプを必要としないので、回路面積の増大や回路構成の複雑化を招くこともない。

ただし、本実施形態のアナログスイッチ回路１では、オン抵抗Ｒｏｎの電源依存性が完全にフラットになるわけではない。そのため、電源電圧ＶＤＤが広範囲に掃引される場合には、オン抵抗Ｒｏｎの変動幅が許容範囲に収まっているか否かを検討する必要がある。

一方、アナログスイッチ回路１に供給され得る電源電圧ＶＤＤが２種類に決まっている場合には、第２ＣＭＯＳスイッチ２０の適切な素子設計（サイズの最適化など）により、オン抵抗Ｒｏｎの電源依存性を実質的にフラット化することができる。以下、本図に即して具体的に説明する。

今、アナログスイッチ回路１には、その電源電圧ＶＤＤとして、閾値Ｖｔｈ（例えばＶｔｈ＝４Ｖ）よりも高い第１電圧Ｖ１（例えばＶ１＝５Ｖ）、若しくは、閾値Ｖｔｈよりも低い第２電圧Ｖ２（例えばＶ２＝３．３Ｖ）が供給され得るものとする。

この場合、第２ＣＭＯＳスイッチ２０は、第１電圧Ｖ１の供給時における第１オン抵抗Ｒｏｎ１（＝第１ＣＭＯＳスイッチ１０単独のオン抵抗）と、第２電圧Ｖ２の供給時における第２オン抵抗Ｒｏｎ２（＝第１ＣＭＯＳスイッチ１０及び第２ＣＭＯＳスイッチ２０双方の合成オン抵抗）が一致するように、その素子設計を行うことが望ましい。

このような素子設計を行うことにより、電源電圧ＶＤＤとして第１電圧Ｖ１及び第２電圧Ｖ２のいずれが供給される場合であっても、オン抵抗Ｒｏｎの変動ΔＲｏｎをほぼゼロ（例えばΔＲｏｎ＝数Ω）に抑えることができるので、オン抵抗Ｒｏｎの電源依存性を実質的にフラット化することが可能となる。

図６は、第１実施形態における素子レイアウト例を示す図である。本図で示すように、第１ＣＭＯＳスイッチ１０と第２ＣＭＯＳスイッチ２０は、それぞれのペア性を高めるために、できるだけ近接した領域（例えば、スイッチ入力端子ＳＷＩＮとスイッチ出力端子ＳＷＯＵＴとの間）に並べて形成することが望ましい。

なお、第２ＣＭＯＳスイッチ２０は、先述の第１オン抵抗Ｒｏｎ１と第２オン抵抗Ｒｏｎ２が一致するように、そのサイズを決定すればよい。すなわち、第２ＣＭＯＳスイッチ２０は、必ずしも第１ＣＭＯＳスイッチ１０と同サイズである必要はなく、一般的には、本図で示したように、第１ＣＭＯＳスイッチ１０よりも小さいサイズで足りる。

＜第２実施形態＞
図７は、アナログスイッチ回路の第２実施形態を示す図である。本実施形態のアナログスイッチ回路１は、第１実施形態（図４）を基本としつつ、先出の第２ＣＭＯＳスイッチ２０に相当する回路要素として、第２ＣＭＯＳスイッチ２０ａ及び２０ｂを有する。

第２ＣＭＯＳスイッチ２０ａは、第１ＣＭＯＳスイッチ１０に並列接続されたサブＣＭＯＳスイッチの一つに相当する回路要素であり、ＰＭＯＳＦＥＴ２１ａと、ＮＭＯＳＦＥＴ２２ａと、インバータ２３ａと、を含む。

ＰＭＯＳＦＥＴ２１ａのソースとＮＭＯＳＦＥＴ２２ａのドレインは、いずれもスイッチ入力端子ＳＷＩＮに接続されている。ＰＭＯＳＦＥＴ２１ａのドレインとＮＭＯＳＦＥＴ２２ａのソースは、いずれもスイッチ出力端子ＳＷＯＵＴに接続されている。ＰＭＯＳＦＥＴ２１ａのゲートとインバータ２３ａの入力端は、いずれも第２イネーブル信号ＥＮＢ２ａの印加端に接続されている。ＮＭＯＳＦＥＴ２２ａのゲートは、インバータ２３ａの出力端（＝反転第２イネーブル信号ＸＥＮＢ２ａの印加端）に接続されている。ＰＭＯＳＦＥＴ２１ａのバックゲートは、電源電圧ＶＤＤの印加端に接続されている。ＮＭＯＳＦＥＴ２２ａのバックゲートは、接地電圧ＧＮＤの印加端に接続されている。

反転第２イネーブル信号ＸＥＮＢ２ａは、インバータ２３ａを用いて第２イネーブル信号ＥＮＢ２ａの論理レベルを反転させた２値信号である。従って、第２イネーブル信号ＥＮＢ２ａがハイレベル（＝電源電圧ＶＤＤ）であるときには、反転第２イネーブル信号ＸＥＮＢ２ａがローレベル（＝接地電圧ＧＮＤ）となる。逆に、第２イネーブル信号ＥＮＢ２ａがローレベル（＝接地電圧ＧＮＤ）であるときには、反転第２イネーブル信号ＸＥＮＢ２ａがハイレベル（＝電源電圧ＶＤＤ）となる。このように、第２イネーブル信号ＥＮＢ２ａと反転第２イネーブル信号ＸＥＮＢ２ａは、それぞれ、ハイレベル（＝電源電圧ＶＤＤ）とローレベル（＝接地電圧ＧＮＤ）を取り得る２値信号である。

なお、ＥＮＢ２ａ＝Ｌ（ＸＥＮＢ２ａ＝Ｈ）であるときには、ＰＭＯＳＦＥＴ２１ａ及びＮＭＯＳＦＥＴ２２ａがいずれもオンする。

一方、ＥＮＢ２ａ＝Ｈ（ＸＥＮＢ２ａ＝Ｌ）であるときには、ＰＭＯＳＦＥＴ２１ａ及びＮＭＯＳＦＥＴ２２ａがいずれもオフする。

このように、第２ＣＭＯＳスイッチ２０ａは、先の第１ＣＭＯＳスイッチ１０と同様、互いに並列接続された一対のＰＭＯＳＦＥＴ２１ａ及びＮＭＯＳＦＥＴ２２ａを含み、第２イネーブル信号ＥＮＢ２ａに応じてオン／オフされる。

第２ＣＭＯＳスイッチ２０ｂは、第１ＣＭＯＳスイッチ１０に並列接続されたサブＣＭＯＳスイッチの別の一つに相当する回路要素であり、ＰＭＯＳＦＥＴ２１ｂと、ＮＭＯＳＦＥＴ２２ｂと、インバータ２３ｂと、を含む。

ＰＭＯＳＦＥＴ２１ｂのソースとＮＭＯＳＦＥＴ２２ｂのドレインは、いずれもスイッチ入力端子ＳＷＩＮに接続されている。ＰＭＯＳＦＥＴ２１ｂのドレインとＮＭＯＳＦＥＴ２２ｂのソースは、いずれもスイッチ出力端子ＳＷＯＵＴに接続されている。ＰＭＯＳＦＥＴ２１ｂのゲートとインバータ２３ｂの入力端は、いずれも第２イネーブル信号ＥＮＢ２ｂの印加端に接続されている。ＮＭＯＳＦＥＴ２２ｂのゲートは、インバータ２３ｂの出力端（＝反転第２イネーブル信号ＸＥＮＢ２ｂの印加端）に接続されている。ＰＭＯＳＦＥＴ２１ｂのバックゲートは、電源電圧ＶＤＤの印加端に接続されている。ＮＭＯＳＦＥＴ２２ｂのバックゲートは、接地電圧ＧＮＤの印加端に接続されている。

反転第２イネーブル信号ＸＥＮＢ２ｂは、インバータ２３ｂを用いて第２イネーブル信号ＥＮＢ２ｂの論理レベルを反転させた２値信号である。従って、第２イネーブル信号ＥＮＢ２ｂがハイレベル（＝電源電圧ＶＤＤ）であるときには、反転第２イネーブル信号ＸＥＮＢ２ｂがローレベル（＝接地電圧ＧＮＤ）となる。逆に、第２イネーブル信号ＥＮＢ２ｂがローレベル（＝接地電圧ＧＮＤ）であるときには、反転第２イネーブル信号ＸＥＮＢ２ｂがハイレベル（＝電源電圧ＶＤＤ）となる。このように、第２イネーブル信号ＥＮＢ２ｂと反転第２イネーブル信号ＸＥＮＢ２ｂは、それぞれ、ハイレベル（＝電源電圧ＶＤＤ）とローレベル（＝接地電圧ＧＮＤ）を取り得る２値信号である。

なお、ＥＮＢ２ｂ＝Ｌ（ＸＥＮＢ２ｂ＝Ｈ）であるときには、ＰＭＯＳＦＥＴ２１ｂ及びＮＭＯＳＦＥＴ２２ｂがいずれもオンする。

一方、ＥＮＢ２ｂ＝Ｈ（ＸＥＮＢ２ｂ＝Ｌ）であるときには、ＰＭＯＳＦＥＴ２１ｂ及びＮＭＯＳＦＥＴ２２ｂがいずれもオフする。

このように、第２ＣＭＯＳスイッチ２０ｂは、第１ＣＭＯＳスイッチ１０及び第２ＣＭＯＳスイッチ２０ａと同じく、互いに並列接続された一対のＰＭＯＳＦＥＴ２１ｂ及びＮＭＯＳＦＥＴ２２ｂを含み、第２イネーブル信号ＥＮＢ２ｂに応じてオン／オフされる。

また、上記の変更に伴い、電源監視部３０についても変更が加えられている。より具体的に述べると、電源監視部３０は、先出の抵抗３１Ｈ及び３１Ｌに加えて抵抗３１Ｍを含むとともに、先出のコンパレータ３２及びＯＲゲート３３に相当する回路要素として、コンパレータ３２ａ及び３２ｂとＯＲゲート３３ａ及び３３ｂを含む。

抵抗３１Ｈ、３１Ｍ及び３１Ｌ（抵抗値：ＲＨ、ＲＭ及びＲＬ）は、電源電圧ＶＤＤの印加端と接地電圧ＧＮＤの印加端との間に直列接続されており、相互間の接続ノードから電源電圧ＶＤＤの分圧電圧ＤＩＶａ（＝ＶＤＤ×｛ＲＬ／（ＲＬ＋ＲＭ＋ＲＨ）｝）及びＤＩＶｂ（＝ＶＤＤ×｛（ＲＬ＋ＲＭ）／（ＲＬ＋ＲＭ＋ＲＨ）｝、ただし、ＤＩＶｂ＞ＤＩＶａ）を出力する。

コンパレータ３２ａは、非反転入力端（＋）に入力される分圧電圧ＤＩＶａと、反転入力端（－）に入力される閾値電圧ＶＴＨとを比較して比較信号ＣＯａを生成する。比較信号ＣＯａは、ＤＩＶａ＞ＶＴＨであるときにハイレベルとなり、ＤＩＶａ＜ＶＴＨであるときにローレベルとなる。なお、分圧電圧ＤＩＶａと閾値電圧ＶＴＨを比較する信号処理は、電源電圧ＶＤＤと閾値Ｖｔｈａ（＝ＶＴＨ×｛（ＲＬ＋ＲＭ＋ＲＨ）／ＲＬ｝）を比較する信号処理と等価である。

コンパレータ３２ｂは、非反転入力端（＋）に入力される分圧電圧ＤＩＶｂと、反転入力端（－）に入力される閾値電圧ＶＴＨとを比較して比較信号ＣＯｂを生成する。比較信号ＣＯｂは、ＤＩＶｂ＞ＶＴＨであるときにハイレベルとなり、ＤＩＶｂ＜ＶＴＨであるときにローレベルとなる。なお、分圧電圧ＤＩＶｂと閾値電圧ＶＴＨを比較する信号処理は、電源電圧ＶＤＤと所定の閾値Ｖｔｈｂ（＝ＶＴＨ×｛（ＲＬ＋ＲＭ＋ＲＨ）／（ＲＬ＋ＲＭ）｝、ただし、Ｖｔｈｂ＜Ｖｔｈａ）を比較する信号処理と等価である。

また、コンパレータ３２ａ及び３２ｂとしては、それぞれ、ヒステリシス特性を持つヒステリシスコンパレータが好適である。

ＯＲゲート３３ａは、第１イネーブル信号ＥＮＢ１と比較信号ＣＯａとの論理和演算により第２イネーブル信号ＥＮＢ２ａを生成して、これを第２ＣＭＯＳスイッチ２０ａに出力する。なお、第２イネーブル信号ＥＮＢ２ａは、第１イネーブル信号ＥＮＢ１と比較信号ＣＯａの少なくとも一方がハイレベルであるときにハイレベルとなり、第１イネーブル信号ＥＮＢ１と比較信号ＣＯａの双方がローレベルであるときにローレベルとなる。

ＯＲゲート３３ｂは、第１イネーブル信号ＥＮＢ１と比較信号ＣＯｂとの論理和演算により第２イネーブル信号ＥＮＢ２ｂを生成して、これを第２ＣＭＯＳスイッチ２０ｂに出力する。なお、第２イネーブル信号ＥＮＢ２ｂは、第１イネーブル信号ＥＮＢ１と比較信号ＣＯｂの少なくとも一方がハイレベルであるときにハイレベルとなり、第１イネーブル信号ＥＮＢ１と比較信号ＣＯｂの双方がローレベルであるときにローレベルとなる。

図８は、第２実施形態におけるオン抵抗Ｒｏｎの電源依存性を示す図である。なお、本図の横軸には電源電圧ＶＤＤが示されており、縦軸にはオン抵抗Ｒｏｎが示されている。また、オン抵抗Ｒｏｎの挙動について、実線は第２実施形態の挙動を示しており、小破線は第１比較例の挙動を示しており、大破線は第１実施形態の挙動を示している。また、本図の下段には、第２イネーブル信号ＥＮＢ２ａ及びＥＮＢ２ｂの挙動が示されている。

なお、以下の説明では、第１イネーブル信号ＥＮＢ１が常にローレベル（すなわち第１ＣＭＯＳスイッチ１０が常にオン）であるものとする。

電源電圧ＶＤＤが閾値Ｖｔｈａよりも高いときには、比較信号ＣＯａ及びＣＯｂがいずれもハイレベルとなるので、第１イネーブル信号ＥＮＢ１がローレベルであっても、第２イネーブル信号ＥＮＢ２ａ及びＥＮＢ２ｂがいずれもハイレベルに固定される。従って、第１ＣＭＯＳスイッチ１０がオンしていても、第２ＣＭＯＳスイッチ２０ａ及び２０ｂがいずれもオフしたままとなる。すなわち、電源監視部３０は、電源電圧ＶＤＤが閾値Ｖｔｈａよりも高いときに、第２ＣＭＯＳスイッチ２０ａ及び２０ｂをいずれも無効とする。このとき、オン抵抗Ｒｏｎは、第１ＣＭＯＳスイッチ１０単独のオン抵抗となる。そのため、オン抵抗Ｒｏｎの挙動については、実線と小破線が一致する。

一方、電源電圧ＶＤＤが閾値Ｖｔｈｂよりも高く閾値Ｖｔｈａよりも低いときには、比較信号ＣＯａがローレベルとなるので、第２イネーブル信号ＥＮＢ２ａもローレベルとなる。ただし、比較信号ＣＯｂはハイレベルに維持されるので、第２イネーブル信号ＥＮＢ２ｂはハイレベルに固定されたままとなる。従って、第１ＣＭＯＳスイッチ１０と第２ＣＭＯＳスイッチ２０ａがオンして、第２ＣＭＯＳスイッチ２０ｂがオフしたままとなる。すなわち、電源監視部３０は、電源電圧ＶＤＤが閾値Ｖｔｈｂよりも高く閾値Ｖｔｈａよりも低いときに、第２ＣＭＯＳスイッチ２０ａを有効とする一方、第２ＣＭＯＳスイッチ２０ｂを無効のままとする。このとき、オン抵抗Ｒｏｎは、第１ＣＭＯＳスイッチ１０及び第２ＣＭＯＳスイッチ２０ａ双方の合成オン抵抗となる。そのため、オン抵抗Ｒｏｎの挙動については、実線が小破線を下回るようになる。

また、電源電圧ＶＤＤが閾値Ｖｔｈｂよりも低いときには、比較信号ＣＯａ及びＣＯｂがいずれもローレベルとなるので、第２イネーブル信号ＥＮＢ２ａ及びＥＮＢ２ｂがいずれもローレベルとなる。従って、第１ＣＭＯＳスイッチ１０と第２ＣＭＯＳスイッチ２０ａ及び２０ｂが全てオンする。すなわち、電源監視部３０は、電源電圧ＶＤＤが閾値Ｖｔｈｂよりも低いときに、第２ＣＭＯＳスイッチ２０ａ及び２０ｂをいずれも有効とする。このとき、オン抵抗Ｒｏｎは、第１ＣＭＯＳスイッチ１０と第２ＣＭＯＳスイッチ２０ａ及び２０ｂ全ての合成オン抵抗となる。そのため、オン抵抗Ｒｏｎの挙動については、実線が大破線を下回るようになる。

このように、本実施形態のアナログスイッチ回路１であれば、先出の第１実施形態（図４）よりも、オン抵抗Ｒｏｎの電源依存性をさらに抑制することができる。従って、電源電圧ＶＤＤの掃引可能範囲（＝オン抵抗Ｒｏｎの変動幅が許容範囲に収まる電源範囲）を拡げることが可能となる。

特に、アナログスイッチ回路１に供給され得る電源電圧ＶＤＤが３種類に決まっている場合には、第２ＣＭＯＳスイッチ２０ａ及び２０ｂそれぞれの適切な素子設計（サイズの最適化など）により、オン抵抗Ｒｏｎの電源依存性を実質的にフラット化することができる。以下、本図に即して具体的に説明する。

今、アナログスイッチ回路１には、その電源電圧ＶＤＤとして、閾値Ｖｔｈａ（例えばＶｔｈａ＝４Ｖ）よりも高い第１電圧Ｖ１（例えばＶ１＝５Ｖ）、または、閾値Ｖｔｈｂ（例えばＶｔｈｂ＝２Ｖ）よりも高く、閾値Ｖｔｈａよりも低い第２電圧Ｖ２（例えばＶ２＝３．３Ｖ）、若しくは、閾値Ｖｔｈｂよりも低い第３電圧Ｖ３（例えばＶ３＝１．５Ｖ）が供給され得るものとする。

この場合、第２ＣＭＯＳスイッチ２０ａ及び２０ｂは、第１電圧Ｖ１の供給時における第１オン抵抗Ｒｏｎ１（＝第１ＣＭＯＳスイッチ１０単独のオン抵抗）、第２電圧Ｖ２の供給時における第２オン抵抗Ｒｏｎ２（＝第１ＣＭＯＳスイッチ１０及び第２ＣＭＯＳスイッチ２０ａ双方の合成オン抵抗）、並びに、第３電圧Ｖ３の供給時における第３オン抵抗Ｒｏｎ３（＝第１ＣＭＯＳスイッチ１０と第２ＣＭＯＳスイッチ２０ａ及び２０ｂ全ての合成オン抵抗）が一致するように、その素子設計を行うことが望ましい。

このような素子設計を行うことにより、電源電圧ＶＤＤとして第１電圧Ｖ１、第２電圧Ｖ２及び第３電圧Ｖ３のいずれが供給される場合であっても、オン抵抗Ｒｏｎの変動ΔＲｏｎをほぼゼロ（例えばΔＲｏｎ＝数Ω）に抑えることができるので、オン抵抗Ｒｏｎの電源依存性を実質的にフラット化することが可能となる。

なお、本実施形態では、第２ＣＭＯＳスイッチ２０を２つ設けた例を挙げたが、第２ＣＭＯＳスイッチ２０を３つ以上設けてよいことは言うまでもない。

＜その他の変形例＞
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態に限定されるものではなく、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

本明細書中に開示されているアナログスイッチ回路は、例えば、リレースイッチとして利用することが可能である。

１ アナログスイッチ回路
１０ 第１ＣＭＯＳスイッチ（メインＣＭＯＳスイッチ）
１１ ＰＭＯＳＦＥＴ
１２ ＮＭＯＳＦＥＴ
１３ インバータ
２０、２０ａ、２０ｂ 第２ＣＭＯＳスイッチ（サブＣＭＯＳスイッチ）
２１、２１ａ、２１ｂ ＰＭＯＳＦＥＴ
２２、２２ａ、２２ｂ ＮＭＯＳＦＥＴ
２３、２３ａ、２３ｂ インバータ
３０ 電源監視部
３１Ｈ、３１Ｍ、３１Ｌ 抵抗
３２、３２ａ、３２ｂ コンパレータ
３３、３３ａ、３３ｂ ＯＲゲート
ＳＷＩＮ スイッチ入力端子
ＳＷＯＵＴ スイッチ出力端子

Claims (7)

1. 第１ＣＭＯＳスイッチと、
   前記第１ＣＭＯＳスイッチに並列接続された第２ＣＭＯＳスイッチと、
   電源電圧を監視して前記第２ＣＭＯＳスイッチの駆動可否を制御する電源監視部と、
   を有し、
   前記電源監視部は、前記電源電圧が閾値よりも高いときに前記第２ＣＭＯＳスイッチを無効とし、前記電源電圧が前記閾値よりも低いときに前記第２ＣＭＯＳスイッチを有効とし、
   前記第１ＣＭＯＳスイッチ及び前記第２ＣＭＯＳスイッチは、それぞれ、互いに並列接続された一対のＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴを含み、
   前記ＰＭＯＳＦＥＴ及び前記ＮＭＯＳＦＥＴそれぞれのゲートに印加されるゲート信号は、そのハイレベルが前記電源電圧である、アナログスイッチ回路。
2. 前記電源電圧として前記閾値よりも高い第１電圧または前記閾値よりも低い第２電圧が供給される、請求項１に記載のアナログスイッチ回路。
3. 前記第２ＣＭＯＳスイッチは、前記第１電圧の供給時における前記第１ＣＭＯＳスイッチ単独のオン抵抗と、前記第２電圧の供給時における前記第１ＣＭＯＳスイッチ及び第２ＣＭＯＳスイッチ双方の合成オン抵抗が一致するように、その素子設計がなされている、請求項２に記載のアナログスイッチ回路。
4. 前記第２ＣＭＯＳスイッチは、前記第１ＣＭＯＳスイッチよりも小さい、請求項１～３のいずれか一項に記載のアナログスイッチ回路。
5. 前記電源監視部は、
   前記電源電圧またはその分圧電圧と所定の閾値電圧とを比較して比較信号を生成するコンパレータと、
   前記第１ＣＭＯＳスイッチに入力される第１イネーブル信号と前記比較信号から前記第２ＣＭＯＳスイッチに入力される第２イネーブル信号を生成する論理ゲートと、
   を含む、請求項１～４のいずれか一項に記載のアナログスイッチ回路。
6. 前記ＰＭＯＳＦＥＴのバックゲートは、前記電源電圧の印加端に接続されている、請求項１～５のいずれか一項に記載のアナログスイッチ回路。
7. 前記第２ＣＭＯＳスイッチは、複数設けられている、請求項１～６のいずれか一項に記載のアナログスイッチ回路。

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