TWI448076B - 可承載高電壓之輸出緩衝器 - Google Patents

可承載高電壓之輸出緩衝器 Download PDF

Info

Publication number
TWI448076B
TWI448076B TW099134491A TW99134491A TWI448076B TW I448076 B TWI448076 B TW I448076B TW 099134491 A TW099134491 A TW 099134491A TW 99134491 A TW99134491 A TW 99134491A TW I448076 B TWI448076 B TW I448076B
Authority
TW
Taiwan
Prior art keywords
transistor
output
switch
base
voltage
Prior art date
Application number
TW099134491A
Other languages
English (en)
Other versions
TW201136160A (en
Inventor
Yung Feng Lin
Original Assignee
Macronix Int Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Macronix Int Co Ltd filed Critical Macronix Int Co Ltd
Publication of TW201136160A publication Critical patent/TW201136160A/zh
Application granted granted Critical
Publication of TWI448076B publication Critical patent/TWI448076B/zh

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/10—Modifications for increasing the maximum permissible switched voltage
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
    • H03K19/018528—Interface arrangements of complementary type, e.g. CMOS with at least one differential stage

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)
  • Electronic Switches (AREA)

Description

可承載高電壓之輸出緩衝器
本發明是有關於一種半導體元件之輸出緩衝器，且特別是有關於一種可承載高電壓之半導體元件之輸出緩衝器。
第1圖顯示傳統串列快閃記憶體之SIO埠之輸出緩衝器100之線路圖。當致能信號Z=1(ZB=0)時，輸出緩衝體100處於主動(active)模式。N型金氧半導體(N-type metal oxide semiconductor；NMOS)電晶體MN5以及P型金氧半導體(P-type metal oxide semiconductor；PMOS)電晶體MP5皆導通，而PMOS電晶體MP3以及NMOS電晶體MN3皆關閉。假如輸入資料DATA=0，PMOS電晶體MP3A導通以輸出電壓VDD至節點PU0，而NMOS電晶體MN3A則關閉。由於電晶體MN5導通之關係，使得節點PD0具有與節點PU0相同之電壓VDD。結果，PMOS電晶MP0被其閘極電壓VDD關閉，而NMOS電晶體MN0則被其閘極電壓VDD所導通以輸出電壓VSS(例如接地電壓)作為資料信號DQ(=DATA=0)。
假如輸入資料DATA=1，電晶體MP3A關閉，而電晶體MN3A導通以輸出電壓VSS至節點PD0。由於電晶體MP5導通之關係使得節點PU0具有與節點PD0相同之電壓VSS。結果，電晶體MN0被其閘極電壓VSS關閉，而電晶體MP0被其閘極電壓VSS所導通而輸出電壓VDD作為資料信號(=DATA=1)。
當致能信號Z=0(ZB=1)時，輸出緩衝器100處於第三態(tri-state)模式，電晶體MN5以及MP5皆關閉使得節點PU0及PD0皆浮接且電晶體MP0及MN0也關閉。此時，資料信號DQ為浮接且輸出緩衝器100為非致能。由於電晶體MP0之基極(bulk)電壓係固定為VDD，如第1圖所示，當大於VDD之外界高電壓HV輸入至電晶體MP0之輸出端時，受限於電晶體MP0中導通之PN接合(junction)(由汲極之P+區連接至N型井)，此輸出端電壓(即MP0之汲極電壓)並無法如期地提升至高電壓HV。
因此，傳統之串列快閃記憶體之輸出緩衝器100並無法作為一個提供大於操作電壓VDD之高電壓輸入之第三態輸出緩衝器。如何設計出一個新穎之輸出緩衝器可承載高電壓便顯得非常重要。
本發明係有關於一種半導體元件之輸出緩衝器。輸出緩衝器包括一個開關電路連接於其輸出電晶體之基極上。當操作於主動模式時，開關電路導通以提供相等於此輸出電晶體之操作電壓之一電壓至此輸出電晶體之基極。當處於第三態模式且外界高電壓輸入至輸出電晶體之輸出端時，開關電路關閉且輸出電晶體之控制端電壓與基極電壓皆提高以完全導通此輸出電晶體。因此，輸出緩衝器可以在第三態模式承載高電壓且在主動模式下進行正常操作。
根據本發明之第一方面，提出一種輸出緩衝器。輸出緩衝器應用於一半導體元件用以根據一致能信號以及一輸入資料來輸出一資料信號。輸出緩衝器包括第一輸出電晶體、第一開關、第二開關以及第三開關。第一輸出電晶體包括一第一端用以連接一第一操作電壓以及一第二端用以輸出第一操作電壓作為資料信號。第一開關包括第一端連接第一輸出電晶體之一基極以及一控制端用以接收致能信號。第二開關包括第一端連接第一開關之第二端、一控制端用以接收致能信號以及一第二端連接一第二操作電壓。第三開關包括一第一端連接第一輸出電晶體之基極、一控制端連接第一開關之第二端以及一第二端連接第一操作電壓。
根據本發明之第二方面，提出一種輸出緩衝器。輸出緩衝器應用於一半導體元件用以根據一致能信號以及一輸入資料來輸出一資料信號。輸出緩衝器包括第一輸出電晶體、開關電路以及第一電晶體。第一輸出電晶體包括一第一端用以連接一第一操作電壓以及一第二端用以輸出第一操作電壓作為資料信號。開關電路連接第一操作電壓以及第一輸出電晶體之一基極(bulk)。第一電晶體包括一第一端連接第一輸出電晶體之基極；一控制端連接致能信號；以及一第二端連接第一輸出電晶體之控制端。其中當於一第三態(tri-state)模式下大於第一操作電壓之一高電壓加於第一輸出電晶體之第二端時，第一輸出電晶體之一基極電壓被提高至此高電壓，開關電路關閉，且第一電晶體被致能信號導通以將基極電壓輸出至第一輸出電晶體之控制端。
為讓本發明之上述內容能更明顯易懂，下文特舉兩較佳實施例，並配合所附圖式，作詳細說明如下：
本發明提供一種半導體元件之輸出緩衝器包括一個開關電路連接於其輸出電晶體之基極上，使得主動模式下輸出電晶體之基極電壓等於輸出電晶體之操作電壓，而於第三態模式下輸出電晶體之基極電壓等於施加於輸出電晶體輸出端之外界高電壓。因此，輸出緩衝器可以在第三態模式承載高電壓且在主動模式下進行正常操作。
第一實施例
請參照第2圖，其繪示依照本發明第一較佳實施例之輸出緩衝器之線路圖。如第2圖所示，輸出緩衝器200係應用於一半導體元件，例如是一非揮發性串列快閃記憶體，用以根據致能信號Z以及輸入資料DATA來輸出一資料信號DQ。輸出緩衝器200包括第一輸出電晶體MP0以及開關電路210。第一輸出電晶體MP0例如是一種PMOS。第一輸出電晶體MP0包括第一端(即源極)連接於一第一操作電壓VDD，一第二端(即汲極)用以輸出第一操作電壓VDD作為資料信號DQ。
本實施例之特點在於第一輸出電晶體MP0之基極連接至開關電路210而不是第一操作電壓VDD。當輸出緩衝器200處於主動模式時，開關電路210導通以輸出第一操作電壓VDD至第一輸出電晶體MP0之基極。而當輸出緩衝器200位於第三態模式以供高電壓輸入時，亦即供大於VDD之高電壓HV輸入第一輸出電晶體之第二端(輸出端)，開關電路210關閉且第一輸出電晶體之基極電壓提高至高電壓HV使得第一輸出電晶體MP0之第二端可以順利地提高至高電壓HV並且關閉第一輸出電晶體MP0。
開關電路210包括第一至第五開關。第一開關例如是PMOS電晶體M3，第二開關例如是NMOS電晶體M5，第三開關例如是PMOS電晶體M2，第四開關例如是NMOS電晶體M4，且第五開關例如是PMOS電晶體MPD。第一開關(M3)包括一第一端(即源極)連接第一輸出電晶體MP0之基極以及一控制端(即閘極)用以接收致能信號Z。第四開關(M4)包括一第一端(即汲極)連接第一開關(M3)之第二端以及一控制端(即閘極)用以接收第一操作電壓VDD。第二開關(M5)包括一第一端(即汲極)連接第四開關(M4)之第二端(即源極)、一控制端(即閘極)用以接收致能信號Z以及一第二端(即源極)連接第二操作電壓VSS，其中第二操作電壓VSS(例如是接地電壓)低於第一操作電壓VDD(例如是3V)。
第三開關(M2)包括一第一端(即源極)連接第一輸出電晶體MP0之基極、一控制端(即閘極)連接第一開關(M3)之第二端以及一第二端連接第一操作電壓VDD。第五開關(MPD)包括一第一端(即源極)連接第一輸出電晶體MP0之基極、一控制端(即閘極)用以接收第一操作電壓VDD以及一第二端(即汲極)連接第一輸出電晶體MP0之第二端。
當輸出緩衝器200處於主動模式時，致能信號Z具有第一電位VDD，即Z=1，第一開關(M3)關閉且第二開關(M5)以及第四開關(M4)皆導通以輸出第二操作電壓VSS導通第三開關(M2)使得第一輸出電晶體MP0之基極電壓PWRIN相等於第一操作電壓VDD。也就是說，第一輸出電晶體MP0之源極及基極皆連接至VDD，相當於第1圖之習知輸出緩衝器100中電晶體MP0之情況。
當於第三態模式下致能信號Z具有第二電位VSS，即Z=0，且大於第一操作電壓VDD(例如3V)之高電壓(例如10V)輸入至第一輸出電晶體之第二端以提高基極電壓PWRIN至高電壓HV時，第五開關(MPD)完全被導通使得基極電壓PWRIN等於高電壓HV。此時，第二開關(M5)以及第四開關(M4)皆關閉且第一開關(M3)導通以輸出基極電壓PWRIN(=HV)來關閉第三開關(M2)。
不同於習知輸出緩衝器100之輸出電晶體MP0之基極電壓固定為VDD，輸出緩衝器200之輸出電晶體MP0之基極電壓可以隨著輸出電晶體MP0之輸出電壓提高至高電壓HV而跟著增加至此高電壓。因此，本實施例之輸出緩衝器在第三態模式下可用以承載高電壓。
雖然本實施例係以開關電路210包括第四開關(M4)連接於第一開關(M3)以及第二開關(M5)並為電壓VDD所控制為例作說明，然開關電路210亦可以使用第一開關(M3)直接連接至第二開關(M5)而不需使用第四開關(M4)。而且，開關電路210也可以設計為不使用第五開關(MPD)。在此情況下，當高電壓HV輸入至第一輸出電晶體MP0之第二端時，第一輸出電晶體MP0之基極電壓PWRIN會被提高至(HV-Vd)，其中Vd為MP0中反向二極體之電壓降。只要第一輸出電晶體可以隨著第二端電壓升高為高電壓之同時其基極電壓也跟著上升至接近此高電壓並且第一輸出電晶體之臨界電壓大於其內部反向二極體之電壓降以切斷第一輸出電晶體之漏電流，皆不脫離本發明之技術範圍。
如第2圖所示，輸出緩衝器200更包括第一電晶體MP3、第二電晶體MP3A、第三電晶體MP5、第四電晶體MN5A、第五電晶體MN5以及第二輸出電晶體MN0。例如，電晶體MP3、MP3A以及MP5皆為PMOS電晶體，而電晶體MN5A、MN5以及MN0皆為NMOS電晶體。第一電晶體MP3包括第一端(即源極)連接第一輸出電晶體MP0之基極、一控制端(即閘極)用以接收致能信號Z以及一第二端(即汲極)連接第一輸出電晶體MP0之控制端(即閘極)。
第二電晶體MP3A包括一第一端(即源極)連接第一輸出電晶體MP0之基極、一控制端(即閘極)用以接收輸入資料DATA以及一第二端(即汲極)連接第一輸出電晶體MP0之控制端。第一電晶體MP3以及第二電晶體MP3A之基極皆連接至第一輸出電晶體MP0之基極。當致能信號Z具有第二電位VSS，即Z=0，且高電壓HV輸入至第一輸出電晶體MP0之第二端時，第一電晶體MP3導通並將第一輸出電晶體MP0之基極電壓PWRIN(～HV)輸出至第一輸出電晶體MP0之控制端以關閉第一輸出電晶體MP0。
第三電晶體MP5包括一第一端(即源極)連接第一輸出電晶體MP0之控制端(PU0)以及一控制端(即閘極)用以接收致能信號Z之反相信號ZB。第四電晶體MN5A包括一第一端連接第三電晶體MP5之第二端以及一控制端(即閘極)用以接收致能信號Z。
第二輸出電晶體MN0包括一第一端(即汲極)連接第一輸出電晶體MP0之第二端、一控制端(即閘極)(PD0)連接第四電晶體MN5A之第二端以及一第二端(即源極)連接第二操作電壓VSS。第三電晶體MP5之基極連接至第一輸山電晶體MP0之基極。第四電晶體MN5A之基極則連接至第二輸出電晶體MN0之控制端(PD0)。
此外，輸出緩衝器200更包括第六電晶體MN3以及第七電晶體MN3A。例如，電晶體MN3以及MN3A皆為NMOS電晶體。第六電晶體MN3之汲極連接第二輸出電晶體MN0之控制端PD0，第六電晶體MN3之閘極連接反相信號ZB，且第六電晶體MN3之源極連接第二操作電壓VSS。第七電晶體MN3A之汲極連接第二輸出電晶體MN0之控制端PD0，第七電晶體MN3A之閘極連接輸入資料DATA，且第七電晶體MN3A之源極連接第二操作電壓VSS。
當於主動模式下致能信號具有第一電位VDD，即Z=1時，如上所述，基極電壓PWRIN等於操作電壓VDD。此時，第一電晶體MP3以及第六電晶體MN3關閉，而第三電晶體MP5、第四電晶體MN5A以及第五電晶體MN5皆導通。假如輸入資料DATA=1，第二電晶體MP3A關閉而第七電晶體MN3A被導通以輸出操作電壓VSS至節點PD0使得第二輸出電晶體MN0被關閉。同時，操作電壓VSS則透過導通之電晶體MP5及MN5A輸出至節點PU0使得第一輸出電晶體MP0導通以輸出操作電壓VDD作為資料信號DQ(=DATA=1)。假如輸入資料DATA=0，第七電晶體MN3A關閉而第二電晶體MP3A導通以輸出基極電壓PWRIN(=VDD)至節點PU0使得第一輸出電晶體MP0被關閉。同時，基極電壓PWRIN(=VDD)透過導通之電晶體MP5及MN5A輸出至節點PD0使得第二輸出電晶體MN0導通以輸出操作電壓VSS作為資料信號DQ(=DATA=0)。
另外，當於第三態模式下致能信號Z具有第二電位VSS，即Z=0且高電壓HV輸入至第一輸出電晶體MP0之第二端時，如上所述，基極電壓PWRIN等於高電壓HV，第一電晶體MP3被導通以輸出基極電壓PWRIN(=HV)至節點PU0使得第一輸出電晶體MP0被關閉。此時，第五電晶體MN5也被關閉，但是由於第三電晶體MP5之閘極電壓(VDD)遠小於其汲極電壓(HV)，導致第三電晶體MP5並無法完全被關閉。然而，本實施例使用第四電晶體MN5A連接於第一輸出電晶體MP0之控制端(PU0)以及第二輸出電晶體MN0之控制端(PD0)之間，使得第四電晶體MN5A可以完全被關閉來阻隔基極PWRIN由節點PU0輸入至第二輸出電晶體MN0之控制端(PD0)以導通第二輸出電晶體MN0。
在本實施例中，第四電晶體MN5A係為具有臨界電壓實質上等於零之一原生(native)電晶體，以便能確保在主動模式下當DATA=0時，節點PD0之電壓為VDD，即PD0=1。
輸出電晶體200包括開關電路210連接於第一輸出電晶體MP0之基極使得在主動模式下第一輸出電晶體MP0之基極電壓等於第一輸出電晶體之操作電壓VDD，而在第三態模式下第一輸出電晶體之基極電壓則等於輸入至第一輸出電晶體MP0之輸出端之高電壓HV。如此一來，輸出緩衝器200在第三態模式下可以承載高電壓，而在主動模式下可以正常操作。
第二實施例
請參照第3圖，其繪示依照本發明第二較佳實施例之輸出緩衝器之線路圖。第二實施例之輸出緩衝器300具有與輸出緩衝器200相似之電路結構。輸出緩衝器300與輸出緩衝器200不同之處在於輸出緩衝器300更包括一升壓電路310連接至第四電晶體MN5A之控制端，而第四電晶體MN5A之臨界電壓不等於零，例如1V。
例如，升壓電路310包括反或閘(NOR gate)311、PMOS電晶體M6、NMOS電晶體M7及M8以及反相器312。反或閘311具有兩個輸入端分別連接輸入資料DATA以及反相信號ZB。電晶體M6之閘極連接反相信號ZB，電晶體M6之汲極透過電容C連接至反或閘311之輸出端，電晶體M6之源極連接至第四電晶體MN5A之控制端。反相器312具有一輸入端連接反或閘311之輸出端。電晶體M7之閘極連接反相器312之輸出端，電晶體M7之汲極連接操作電壓VDD，且電晶體M7之源極連接電晶體M6之汲極。電晶體M8之閘極連接反相信號ZB，電晶體M8之汲極連接電晶體M6之源極，且電晶體M8之源極連接操作電壓VSS，例如0V。
當於第三態模式下致能信號Z具有第二電位VSS，即Z=0且ZB=1時，不論輸入資料DATA為1或0，電晶體M6皆被關閉，且電晶體M8被導通以輸出操作電壓VSS作為升壓電壓BST至第四電晶體MN5A之控制端來關閉第四電晶體MN5A。
當於主動模式下致能信號Z具有第一電位VDD，即Z=1且ZB=0時，電晶體M8被關閉，而電晶體M6則被導通。假如輸入資料DATA具有高電位，即DATA=1，反或閘311之輸出電壓為VSS，且電晶體M7之閘極電壓為VDD。因此，電晶體M7會導通而透過導通之電晶體M6輸出操作電壓VDD至第四電晶體MN5A之控制端以導通第四電晶體MN5A。假如輸入資料DATA改為具有低電位，即DATA=0時，反或閘311之輸出電壓為VDD，且電晶體M7之閘極電壓為VSS。因此，電晶體M7被關閉，而由於在前一階段DATA=1時在電容C中儲存了電壓(VDD-Vt-VSS)，因此電晶體M6之汲極電壓會被提升至VDD+(VDD-Vt-VSS)=2VDD-Vt-VSS。導通之電晶體M6輸出電壓(2VDD-Vt-VSS)(例如是2*3V-1V-0V=5V)可以完全導通第四電晶體MN5A使得第四電晶體MN5A可以輸出等於第一操作電壓VDD大小之電壓而不會有一個臨界電壓之電壓降。因此，可以確保在主動模式下當DATA=0時，第二輸出電晶體可完全導通以輸出操作電壓VSS作為資料信號DQ。
雖然本實施例係以升壓電路310包括反或閘311、反相器312以及電晶體M6~M8為例作說明，本發明亦可以使用其它任何形式之升壓電路。只要升壓電路可以在第三態模式(Z=0)下輸出電壓來關閉第四電晶體，而在主動模式(Z=1)下輸出比第一操作電壓還要高的電壓以完全導通第四電晶體來輸出第一操作電壓而沒有一個臨界電壓之電壓降，皆不脫離本發明之技術範圍。
相似於輸出緩衝器200，輸出緩衝器300包括開關電路210連接於第一輸出電晶體MP0之基極，因此在第三態模式下可用以承載高電壓，而在主動模式仍可以正常操作。
本發明上述較佳實施例揭露之輸出緩衝器使用開關電路連接於第一輸出電晶體之基極使得第一輸出電得體在主動模式下具有基極電壓等於第一操作電壓，而於第三態模式下具有基極電壓等於輸入第一輸出電晶體之輸出端之一外界高電壓。因此輸出緩衝器在第三態模式下可用以承載高電壓並且在主動模式下仍可以正常操作。
此外，輸出緩衝器使用一顆原生電晶體或一般電晶體連接一升壓電路來連接於第一輸出電晶體及第二輸出電晶體之控制端之間。在第三態模式下，此電晶體可以完全被關閉以阻隔外界高電壓輸入至第二輸出電晶體之控制端，而在主動模式下當DATA=0時，電晶體會被導通以輸出第一操作電壓至第二輸出電晶體之控制端。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100、200、300‧‧‧輸出緩衝器
210‧‧‧開關電路
310‧‧‧升壓電路
311‧‧‧反或閘
312‧‧‧反相器
M2~M8、MPD、MP0、MN0、MP3、MN3、MP3A、MN3A、MP5、MN5、MN5A‧‧‧電晶體
C‧‧‧電容
Z‧‧‧致能信號
ZB‧‧‧致能信號Z之反相信號
DATA‧‧‧輸入資料
DQ‧‧‧資料信號
VDD、VSS‧‧‧操作電壓
PWRIN‧‧‧基極電壓
PU0、PD0‧‧‧節點
第1圖顯示傳統串列快閃記憶體之SIO埠之輸出緩衝器之線路圖。
第2圖繪示依照本發明第一較佳實施例之輸出緩衝器之線路圖。
第3圖繪示依照本發明第二較佳實施例之輸出緩衝器之線路圖。
200．．．輸出緩衝器
210．．．開關電路
M2~M5、MPD、MP0、MN0、MP3、MN3、MP3A、MN3A、MP5、MN5、MN5A．．．電晶體
Z．．．致能信號
ZB．．．致能信號Z之反相信號
DATA．．．輸入資料
DQ．．．資料信號
VDD、VSS．．．操作電壓
PWRIN．．．基極電壓
PU0、PD0．．．節點

Claims (18)

  1. 一種輸出緩衝器，應用於一半導體元件，用以根據一致能信號以及一輸入資料來輸出一資料信號，該輸出緩衝器包括：一第一輸出電晶體，包括一第一端用以連接一第一操作電壓以及一第二端用以輸出該第一操作電壓作為該資料信號；一第一開關，包括：一第一端，連接該第一輸出電晶體之一基極(bulk)；以及一控制端，用以接收該致能信號；一第二開關，包括：一第一端，連接該第一開關之一第二端；一控制端，用以接收該致能信號；以及一第二端，連接一第二操作電壓；以及一第三開關，包括：一第一端，連接該第一輸出電晶體之該基極；一控制端，連接該第一開關之該第二端；以及一第二端，連接該第一操作電壓；其中當該致能信號具有一第一電位時，該第一開關不導通，且該第二開關導通以輸出該第二操作電壓以導通該第三開關使得該第一輸出電晶體之該基極具有一基極電壓等於該第一操作電壓；其中當該致能信號具有一第二電位，且大於該第一操作電壓之一高電壓輸入該第一輸出電晶體之該第二端以提高該基極電壓至該高電壓，該第二開關不導通且該第一開關導通以輸出該基極電壓來關閉該第三開關。
  2. 如申請專利範圍第1項所述之輸出緩衝器，更包括一第四開關連接於該第一開關與該第二開關之間並受 該第一操作電壓之控制，其中當該致能信號具有該第一電位時，該第四開關導通且當該致能信號具有該第二電位時，該第四開關關閉。
  3. 如申請專利範圍第2項所述之輸出緩衝器，更包括一第五開關，其中該第五開關包括：一第一端，連接該第一輸出電晶體之該基極；一控制端，連接該第一操作電壓；以及一第二端，連接該第一輸出電晶體之該第二端，其中當該致能信號具有該第一電位時，該第五開關關閉，且當該致能信號具有該第二電位時，該第五開關導通以輸出該高電壓至該第一輸出電晶體之該基極。
  4. 如申請專利範圍第1項所述之輸出緩衝器，更包括：一第一電晶體，包括：一第一端，連接該第一輸出電晶體之該基極；一控制端，用以接收該致能信號；以及一第二端，連接該第一輸出電晶體之一控制端；以及一第二電晶體，包括：一第一端，連接該第一輸出電晶體之該基極；一控制端，用以接收該輸入資料；以及一第二端，連接該第一輸出電晶體之該控制端；其中，該第一電晶體之一基極以及該第二電晶體之一基極連接至該第一輸出電晶體之該基極。
  5. 如申請專利範圍第4項所述之輸出緩衝器，更包括：一第三電晶體，包括： 一第一端，連接該第一輸出電晶體之該控制端；以及一控制端，用以接收該致能信號之一反相信號；一第四電晶體，包括：一第一端，連接該第三電晶體之一第二端；以及一控制端，用以接收該致能信號；以及一第二輸出電晶體，包括：一第一端，連接該第一輸出電晶體之該第二端；一控制端，連接該第四電晶體之一第二端；以及一第二端，連接該第二操作電壓；其中，該第三電晶體之一基極連接至該第一輸出電晶體之該基極。
  6. 如申請專利範圍第5項所述之輸出緩衝器，其中當該致能信號具有該第一電位時，該第三電晶體以及該第四電晶體導通，而當該致能信號具有該第二電位且該高電壓輸入至該第一輸出電晶體之該第二端時，該第四電晶體關閉以阻隔該基極電壓輸入至該第二輸出電晶體之該控制端來導通該第二輸出電晶體。
  7. 如申請專利範圍第5項所述之輸出緩衝器，其中該第四電晶體係為臨界電壓實質上為零之一原生(native)電晶體。
  8. 如申請專利範圍第5項所述之輸出緩衝器，更包括一升壓電路(boost circuit)，連接該第四電晶體之該控制端，其中當該致能信號具有該第二電位時，該升壓電路輸出該第二操作電壓至該第四電晶體之該控制端以關閉該第四電晶體，而當該致能信號具有該第一電位且該輸入資料具有一低電位時，該升壓電路輸出一電壓以完全導 通該第四電晶體使得該第四電晶體輸出該第一操作電壓。
  9. 如申請專利範圍第5項所述之輸出緩衝器，其中該第四電晶體之一基極連接至該第二輸出電晶體之該控制端。
  10. 一種輸出緩衝器，應用於一半導體元件，用以根據一致能信號以及一輸入資料來輸出一資料信號，該輸出緩衝器包括：一第一輸出電晶體，包括一第一端用以連接一第一操作電壓以及一第二端用以輸出該第一操作電壓作為該資料信號；一開關電路，連接該第一操作電壓以及該第一輸出電晶體之一基極(bulk)；以及一第一電晶體，包括：一第一端，連接該第一輸出電晶體之該基極；一控制端，連接該致能信號；以及一第二端，連接該第一輸出電晶體之一控制端；其中，當於一第三態(tri-state)模式下大於該第一操作電壓之一高電壓加於該第一輸出電晶體之該第二端時，該第一輸出電晶體之一基極電壓被提高至該高電壓，該開關電路關閉，且該第一電晶體被該致能信號導通以將該基極電壓輸出至該第一輸出電晶體之該控制端。
  11. 如申請專利範圍第10項所述之輸出緩衝器，其中該開關電路更包括：一第一開關，包括：一第一端，連接該第一輸出電晶體之該基極；以及一控制端，用以接收該致能信號； 一第二開關，包括：一第一端，連接該第一開關之一第二端；一控制端，用以接收該致能信號；以及一第二端，連接一第二操作電壓；以及一第三開關，包括：一第一端，連接該第一輸出電晶體之該基極；一控制端，連接該第一開關之該第二端；以及一第二端，連接該第一操作電壓。
  12. 如申請專利範圍第10項所述之輸出緩衝器，其中當於一主動模式下該致能信號具有一第一電位時，該第一開關不導通，且該第二開關導通以輸出該第二操作電壓以導通該第三開關使得該第一輸出電晶體之該基極具有該基極電壓等於該第一操作電壓。
  13. 如申請專利範圍第10項所述之輸出緩衝器，其中當於該第三態模式下該致能信號具有一第二電位，且大於該第一操作電壓之該高電壓輸入該第一輸出電晶體之該第二端以提高該基極電壓至該高電壓時，該第二開關不導通且該第一開關導通以輸出該基極電壓來關閉該第三開關。
  14. 如申請專利範圍第13項所述之輸出緩衝器，更包括一第四開關連接於該第一開關與該第二開關之間並受該第一操作電壓之控制，其中當該致能信號具有該第一電位時，該第四開關導通，且當該致能信號具有該第二電位時，該第四開關關閉。
  15. 如申請專利範圍第14項所述之輸出緩衝器，更包括一第五開關，其中該第五開關包括： 一第一端，連接該第一輸出電晶體之該基極；一控制端，連接該第一操作電壓；以及一第二端，連接該第一輸出電晶體之該第二端，其中當該致能信號具有該第一電位時，該第五開關關閉，且當該致能信號具有該第二電位時，該第五開關導通以輸出該高電壓至該第一輸出電晶體之該基極。
  16. 如申請專利範圍第13項所述之輸出緩衝器，更包括：一第二電晶體，包括：一第一端，連接該第一輸出電晶體之該基極；一控制端，用以接收該輸入資料；以及一第二端，連接該第一輸出電晶體之該控制端；其中，該第一電晶體之一基極以及該第二電晶體之一基極連接至該第一輸出電晶體之該基極。
  17. 如申請專利範圍第16項所述之輸出緩衝器，更包括：一第三電晶體，包括：一第一端，連接該第一輸出電晶體之該控制端；以及一控制端，用以接收該致能信號之一反相信號；一第四電晶體，包括：一第一端，連接該第三電晶體之一第二端；以及一控制端，用以接收該致能信號；以及一第二輸出電晶體，包括：一第一端，連接該第一輸出電晶體之該第二端；一控制端，連接該第四電晶體之一第二端；以及一第二端，連接該第二操作電壓；其中，該第三電晶體之一基極連接至該第一輸出電晶 體之該基極。
  18. 如申請專利範圍第17項所述之輸出緩衝器，其中當該致能信號具有該第一電位時，該第三電晶體以及該第四電晶體導通，而當該致能信號具有該第二電位且該高電壓輸入至該第一輸出電晶體之該第二端時，該第四電晶體關閉以阻隔該基極電壓輸入至該第二輸出電晶體之該控制端來導通該第二輸出電晶體。
TW099134491A 2009-12-04 2010-10-08 可承載高電壓之輸出緩衝器 TWI448076B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US26653209P 2009-12-04 2009-12-04
US12/789,579 US8446182B2 (en) 2009-12-04 2010-05-28 TX output combining method between different bands

Publications (2)

Publication Number Publication Date
TW201136160A TW201136160A (en) 2011-10-16
TWI448076B true TWI448076B (zh) 2014-08-01

Family

ID=44081425

Family Applications (1)

Application Number Title Priority Date Filing Date
TW099134491A TWI448076B (zh) 2009-12-04 2010-10-08 可承載高電壓之輸出緩衝器

Country Status (3)

Country Link
US (2) US8446182B2 (zh)
CN (1) CN102088283B (zh)
TW (1) TWI448076B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020047334A (ja) * 2018-09-18 2020-03-26 キオクシア株式会社 半導体装置

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5831449A (en) * 1994-02-16 1998-11-03 Kabushiki Kaisha Toshiba Output circuit for use in a semiconductor integrated circuit
TW449968B (en) * 2000-08-03 2001-08-11 Taiwan Semiconductor Mfg Input/output buffer with high voltage endurance and good electrostatic discharge endurance
US6323704B1 (en) * 2000-08-08 2001-11-27 Motorola Inc. Multiple voltage compatible I/O buffer
US6803789B1 (en) * 2002-10-04 2004-10-12 Semiconductor Manufacturing International Corporation High voltage tolerant output buffer
US20070170955A1 (en) * 2005-12-26 2007-07-26 Stmicroelectronics Pvt. Ltd. High voltage tolerant output buffer
TW200941940A (en) * 2008-03-27 2009-10-01 Agere Systems Inc High voltage tolerant input/output interface circuit

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7193441B2 (en) * 2004-11-18 2007-03-20 Taiwan Semiconductor Manufacturing Co., Ltd. Single gate oxide I/O buffer with improved under-drive feature

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5831449A (en) * 1994-02-16 1998-11-03 Kabushiki Kaisha Toshiba Output circuit for use in a semiconductor integrated circuit
TW449968B (en) * 2000-08-03 2001-08-11 Taiwan Semiconductor Mfg Input/output buffer with high voltage endurance and good electrostatic discharge endurance
US6323704B1 (en) * 2000-08-08 2001-11-27 Motorola Inc. Multiple voltage compatible I/O buffer
US6803789B1 (en) * 2002-10-04 2004-10-12 Semiconductor Manufacturing International Corporation High voltage tolerant output buffer
US20070170955A1 (en) * 2005-12-26 2007-07-26 Stmicroelectronics Pvt. Ltd. High voltage tolerant output buffer
TW200941940A (en) * 2008-03-27 2009-10-01 Agere Systems Inc High voltage tolerant input/output interface circuit

Also Published As

Publication number Publication date
TW201136160A (en) 2011-10-16
US20110133814A1 (en) 2011-06-09
CN102088283B (zh) 2013-04-17
US20130135028A1 (en) 2013-05-30
US8659327B2 (en) 2014-02-25
US8446182B2 (en) 2013-05-21
CN102088283A (zh) 2011-06-08

Similar Documents

Publication Publication Date Title
US10382040B2 (en) High voltage level shifting (HVLS) circuit and related semiconductor devices
US8669803B2 (en) High speed level shifter for converting low input voltage into wide-range high output voltage
US10305474B2 (en) High voltage output driver with low voltage devices
JP5285773B2 (ja) 入出力回路
US9948283B2 (en) Semiconductor device
TWI674720B (zh) 電源保護電路
TWI416870B (zh) 可追蹤較高供應電壓且並不造成壓降之電源開關電路
TWI472155B (zh) 電壓開關電路
TWI415388B (zh) 電晶體免於高電壓應力並可操作在低電壓之電位轉換電路
JP2008211317A (ja) レベルシフト回路
CN109427371B (zh) 电源开关、存储器装置和提供电源开关电压输出的方法
US9264045B2 (en) Buffer circuit with reduced static leakage through controlled body biasing in FDSOI technology
JP2014107872A (ja) 半導体回路内の電力を制御するためのシステムおよび方法
US9064552B2 (en) Word line driver and related method
TWI448076B (zh) 可承載高電壓之輸出緩衝器
TW200913446A (en) Level shifting circuit
US8723581B1 (en) Input buffers
JP2010166457A (ja) レベルシフト回路およびそれを備えた半導体装置
CN113285706A (zh) 一种电压电平转换电路
CN106301349B (zh) 高电压电平转换电路
WO2018152719A1 (zh) 方波产生方法及方波产生电路
US20080211569A1 (en) Higher voltage switch based on a standard process
CN107481760B (zh) 负压输出电路
TWI511450B (zh) 開關電路
JPH04103215A (ja) 半導体集積回路の入力回路