JP2008211317A - レベルシフト回路 - Google Patents

Abstract

【課題】微細化がすすんだ低電圧電源回路の信号レベルでも，高電圧電源回路の信号レベルに適切にレベルシフトして信号を伝搬することができるレベルシフト回路を提供する。
【解決手段】第２の電源電圧側に接続された負荷回路と，負荷回路側にドレインが接続され，ゲートに所定の定電圧が印加される第１の高耐圧トランジスタと，基準電源と第１の高耐圧トランジスタのソースとの間に接続され，第１の信号レベルを有する入力信号に応じて第１の高耐圧トランジスタのソースの電圧レベルを制御し，第２の低耐圧トランジスタを有するソース電圧制御回路と，第１の高耐圧トランジスタのドレインと負荷回路との間に接続され，第２の信号レベルの出力信号を出力する出力端子とを有する。そして，低耐圧トランジスタのゲート絶縁膜は，前記高耐圧トランジスタのゲート絶縁膜より耐圧が低い。
【選択図】図４

Description

本発明は，低電圧電源回路の信号レベルを高電圧電源回路の信号レベルに変換するレベルシフト回路に関し，特に，適正に信号を伝搬することができるレベルシフト回路に関する。

近年における集積回路装置（以下ＬＳＩ）は，ＭＯＳトランジスタの微細化に伴い動作電圧が低下する傾向になる。ＭＯＳトランジスタの微細化レベルは一般にゲート長で定義され，微細化が進むとゲート長が短くなり，ゲート酸化膜が薄くなり，その結果，トランジスタのゲート耐圧，閾値電圧が低下する。よって，トランジスタの微細化が進むとそのトランジスタで構成される回路の電源電圧を低下させることが必要になる。つまり，トランジスタの微細化に伴って，電源電圧が低くなり，内部信号の電位レベルも低くなり，信号振幅も小さくなる。

また，微細化に伴うゲート酸化膜の薄膜化を避けるために，ゲート酸化膜の材料を改良して誘電率を高くすることが提案されている。ゲート酸化膜を従来と同等の膜厚にしても誘電率を高くすることで，閾値電圧は低下し，ゲート耐圧は低下する。ただし，ゲート酸化膜の薄膜化によるゲートトンネル電流を抑制することができる。このようなトランジスタによる回路も，電源電圧が低くなり，内部信号の電位レベルも低くなり，信号振幅も小さくなる。

一方，微細化が進んだＬＳＩであっても，接続される外部回路装置が従来品の場合は，入出力信号の電圧レベルは外部装置の信号レベルに整合させることが要求される。つまり，内部回路は低電圧電源で動作し，入出力回路は低電圧電源と高電圧電源との間で信号レベルをシフトする。

一例として，ＵＳＢやＨＤＭＩは３．３Ｖの信号電圧レベルに対応しているが，微細化されたＣＭＯＳプロセスによるＬＳＩでは，例えば１．０Ｖの信号電圧レベルになっている。

したがって，微細化が進んだＬＳＩは，低電圧電源で動作する内部回路領域に加えて，外部回路装置の高電圧電源で動作する入出力回路領域を有する。そして，この入出力回路は，低電圧電源回路での信号の電圧レベルを高電圧電源回路での信号の電圧レベルに変換するレベルシフト回路を有する。

特許文献１には，低電圧電源回路の信号レベルを高電圧電源回路の信号レベルにレベルシフトする回路が記載されている。特に，低い電源電圧と高い電源電圧との差が大きい場合に，中間の電源電圧の回路を介して信号レベルをレベルシフトする回路が記載されている。

特許文献１に開示されているレベルシフト回路は，低電圧電源での正相と逆相の相補信号を，高電圧電源回路のグランド電源側の１対のＮチャネルトランジスタのゲートに入力し，Ｎチャネルトランジスタ対のドレインと高電圧電源側のＰチャネルトランジスタ対との接続点から，レベルシフトされた信号を出力する。
特開平９−１４８９１３号公報

しかしながら，特許文献１に開示されているレベルシフト回路では，高電圧電源回路は閾値電圧が高く高耐圧のトランジスタで構成されている。よって，低電圧電源回路の信号レベルが低くなりすぎると，その低い信号レベルがその高耐圧トランジスタの高い閾値に整合せず，低い信号レベルでは高電圧電源回路のトランジスタを適切に駆動することができなくなる。そのため，高電圧電源回路の動作が遅くなったり，最悪，信号を伝搬することができなくなる。

そこで，本発明の目的は，微細化がすすんだ低電圧電源回路の信号レベルでも，高電圧電源回路の信号レベルに適切にレベルシフトして信号を伝搬することができるレベルシフト回路を提供することにある。

上記の目的を達成するために，本発明の第１の側面によれば，第１の電源電圧が供給される低電圧電源回路の第１の信号レベルを，前記第１の電源電圧より絶対値が大きい第２の電源電圧が供給される高電圧電源回路の第２の信号レベルに変換するレベルシフト回路において，
前記第２の電源電圧側に接続された負荷回路と，
前記負荷回路側にドレインが接続され，ゲートに所定の定電圧が印加される第１の高耐圧トランジスタと，
基準電源と前記第１の高耐圧トランジスタのソースとの間に接続され，前記第１の信号レベルを有する入力信号に応じて前記第１の高耐圧トランジスタのソースの電圧レベルを制御し，第２の低耐圧トランジスタを有するソース電圧制御回路と，
前記第１の高耐圧トランジスタのドレインと前記負荷回路との間に接続され，前記第２の信号レベルの出力信号を出力する出力端子とを有し，
前記低耐圧トランジスタのゲート絶縁膜は，前記高耐圧トランジスタのゲート絶縁膜より耐圧が低いことを特徴とする。

また，上記の目的を達成するために，本発明の第２の側面によれば，第１の電源電圧が供給される低電圧電源回路の第１の信号レベルを，前記第１の電源電圧より絶対値が大きい第２の電源電圧が供給される高電圧電源回路の第２の信号レベルに変換するレベルシフト回路において，
前記第２の電源電圧側に接続された負荷回路対と，
前記負荷回路対に接続され，それぞれのゲートに所定の定電圧が印加される第１導電型の第１及び第２の高耐圧トランジスタと，
ソースが基準電源側に接続され，ドレインが前記第１及び第２の高耐圧トランジスタのソースにそれぞれ接続され，前記第１の信号レベルを有する互いに逆相の入力信号対がそれぞれのゲートに供給される第１導電型の第３及び第４の低耐圧トランジスタと，
前記負荷回路対と前記第１または第２の高耐圧トランジスタとの間に接続され，前記第２の信号レベルの出力信号を出力する出力端子とを有し，
前記低耐圧トランジスタのゲート絶縁膜は，前記高耐圧トランジスタのゲート絶縁膜より耐圧が低いことを特徴とする。

本発明によれば，低電圧電源回路の信号レベルで，定電圧ゲートの高耐圧トランジスタのソースレベルを制御するので，低い信号レベルでも，高耐圧トランジスタを確実に駆動することができ，適切にレベルシフト動作を行うことができる。

以下，図面にしたがって本発明の実施の形態について説明する。但し，本発明の技術的範囲はこれらの実施の形態に限定されず，特許請求の範囲に記載された事項とその均等物まで及ぶものである。

図１は，本実施の形態における高耐圧トランジスタと低耐圧トランジスタの構造を示す図である。図１（Ａ）に示した高耐圧トランジスタＮｈ，Ｐｈは，半導体基板ＳＵＢの表面に形成されたソース領域Ｓ，ドレイン領域Ｄ，それらの間に形成されたゲート絶縁膜Ｇｏｘ，ゲート電極Ｇateとを有し，ゲート幅Ｗｇ１とゲート絶縁膜厚Ｄｇ１とを有する。なお，ＮｈはＮチャネルＭＯＳトランジスタ，ＰｈはＰチャネルＭＯＳトランジスタである。

それに対して，図１（Ｂ）に示した低耐圧トランジスタＮｌ，Ｐｌも，半導体基板ＳＵＢの表面に形成されたソース領域Ｓ，ドレイン領域Ｄ，それらの間に形成されたゲート絶縁膜Ｇｏｘ，ゲート電極Ｇateとを有する。ただし，低耐圧トランジスタＮｌ，Ｐｌは，高耐圧トランジスタＮｈ，Ｐｈよりもサイズが小さく，そのゲート幅Ｗｇ２はゲート幅Ｗｇ１より狭く，ゲート絶縁膜厚Ｄｇ２はゲート絶縁膜厚Ｄｇ１より薄い。

したがって，低耐圧トランジスタのゲート絶縁膜は高耐圧トランジスタのゲート絶縁膜より耐圧が低くなる。

また，低耐圧トランジスタの別の例として，ゲート絶縁膜の材料を改良して誘電率を高くする場合がある。誘電率を高くすることでゲート絶縁膜の薄膜化を回避し，ゲートトンネル電流を抑制することができる。ただし，ゲート絶縁膜が薄くなくても誘電率を高くすることで，ゲート絶縁膜にかかる電界密度は高くなり高い応力により耐圧は低くなる。よって，高い誘電率のゲート絶縁膜を有する低耐圧トランジスタは，誘電率が高くないゲート絶縁膜を有する高耐圧トランジスタよりも耐圧は低くなるし，閾値電圧は低くなる。

このように，ＭＯＳプロセスの微細化が進むに従って，微細化がそれほど進んでないＭＯＳプロセスでは，高耐圧トランジスタＮｈ，Ｐｈによる集積回路が形成され，それより微細化が進んでいるＭＯＳプロセスでは，低耐圧トランジスタＮｌ，Ｐｌによる集積回路が形成される。

高耐圧トランジスタＮｈ，Ｐｈの閾値電圧は，その構成上の理由から，低耐圧トランジスタＮｌ，Ｐｌの閾値電圧よりも高い。また，高耐圧トランジスタＮｈ，Ｐｈからなる集積回路の電源電圧は，高い閾値電圧に対応するため高い電位である。一方，低耐圧トランジスタＮｌ，Ｐｌからなる集積回路の電源電圧は，低い閾値電圧と微細化されたトランジスタサイズに対応して，高耐圧トランジスタの集積回路の電源電圧よりも低くなる。

図２は，本実施の形態のレベルシフト回路を内蔵するＬＳＩの構成を示す図である。微細化が進んでいる集積回路ＬＳＩは，図１の低耐圧トランジスタＮｌ，Ｐｌからなる低電圧電源回路の領域１２と，高耐圧トランジスタＮｈ，Ｐｈからなる高電圧電源回路の領域１０とを有する。低電圧電源回路領域１２には，外部から低電圧電源ＬＶｄｄとグランド電源ＧＮＤとが供給される。また，高電圧電源回路領域１０には，外部から高電圧電源ＨＶｄｄとグランド電源ＧＮＤとが供給される。

低電圧電源回路領域１０は，微細化された低耐圧トランジスタＮｌ，Ｐｌからなる集積回路を有し，その集積回路は低電圧電源ＬＶｄｄとグランド電源ＧＮＤに接続され，信号レベルは低くなっている。一方，高電圧電源回路領域１２は，低耐圧トランジスタほどは微細化されていない高耐圧トランジスタＮｈ，Ｐｈからなる集積回路を有し，高電圧電源ＨＶｄｄとグランド電源ＧＮＤに接続される。高電圧電源回路領域１２には，低電圧電源回路領域１０の低電圧電源ＬＶｄｄに対応する低い信号レベルを，高電圧電源ＨＶｄｄに対応する高い信号レベルに変換するレベル変換回路が設けられる。また，その逆の信号レベル変換を行うレベル変換回路も設けられる。

低電圧電源回路の出力信号は，高電圧電源回路内のレベル変換回路によってより高い信号レベルに変換され，信号配線１６を介して外部回路装置１４に供給される。また，外部回路装置１４からの出力信号も，信号配線１６を介して集積回路装置ＬＳＩに供給される。外部回路装置１４は，例えば高電圧電源ＨＶｄｄとグランド電源ＧＮＤを外部から供給され，高耐圧トランジスタからなる高電圧電源回路を構成している。したがって，信号配線１６では，信号レベルは高電圧電源ＨＶｄｄに対応した高い信号レベルになっている。

図３は，特許文献１のレベルシフト回路の構成と動作を示す図である。図３（Ａ）の回路図には，低電圧電源回路１８と，低電圧電源回路１８の低レベル信号ＩＮ１，ＩＮ２を高レベル信号ＯＵＴに変換するレベル変換回路２０とが示されている。

図中，高耐圧トランジスタはＰｈ，Ｎｈを参照番号に，低耐圧トランジスタはＰｌ，Ｎｌを参照番号にしている。また，ＰチャネルトランジスタはＰを，ＮチャネルトランジスタはＮを参照番号にしている。そして，グランド電位ＧＮＤを基準電源にして，正の低電圧電源ＬＶｄｄが低電圧電源回路１８の電源電圧として使用され，正の高電圧電源ＨＶｄｄがレベルシフト回路２０の電源電圧として使用されている。

低電圧電源回路１８では，低電圧電源ＬＶｄｄとグランドＧＮＤに接続されたインバータＩＮＶが内部信号Ｓ１を反転して第１の入力信号ＩＮ１を出力する。また，低電圧電源ＬＶｄｄとグランドＧＮＤに接続された低耐圧トランジスタＰｌ１０，Ｎｌ１１からなるインバータが，第１の入力信号ＩＮ１を反転して第２の入力信号ＩＮ２を出力する。第１，第２の入力信号ＩＮ１，ＩＮ２は，低電圧電源ＬＶｄｄのＨレベルとグランドＧＮＤのＬレベルとを有する低レベル信号である。

レベル変換回路２０は，高電圧電源ＨＶｄｄとグランドＧＮＤとの間に高耐圧のＰチャネルトランジスタＰｈ１，Ｐｈ２と，ＮチャネルトランジスタＮｈ３，Ｎｈ４とが，それぞれ縦列に接続されている。そして，トランジスタＰｈ１，Ｐｈ２のゲートとドレインｎ１，ｎ２とが交差接続されている。また，ノードｎ２が出力端子ＯＵＴに接続されている。この出力端子ＯＴから，高電圧電源ＨＶｄｄのＨレベルとグランドＧＮＤのＬレベルとを有する高レベル信号が出力される。ノードｎ１にもう一つの出力端子を接続してもよい。その場合は，高レベルで且つ逆相の相補信号が出力される。

内部信号Ｓ１がＬレベルの場合は，第１の入力信号ＩＮ１がＨレベル（ＬＶｄｄ），第２の入力信号ＩＮ２がＬレベル（ＧＮＤ）になり，トランジスタＮｈ３がオフ，トランジスタＮｈ４がオンとなり，ノードｎ１がＨレベル（ＨＶｄｄ），ノードｎ２がＬレベル（ＧＮＤ）になり，出力ＯＵＴはＬレベルになる。一方，内部信号Ｓ１がＨレベルの場合は，第１の入力信号ＩＮ１がＬレベル（ＧＮＤ），第２の入力信号ＩＮ２がＨレベル（ＬＶｄｄ）になり，トランジスタＮｈ３がオン，トランジスタＮｈ４がオフとなり，ノードｎ１がＬレベル（ＧＮＤ），ノードｎ２がＨレベル（ＨＶｄｄ）になり，出力ＯＵＴはＨレベルになる。以上のように，低レベル信号の入力信号ＩＮ１，ＩＮ２が，高レベル信号の出力信号ＯＵＴにレベル変換される。

図３（Ｂ）に高耐圧ＮチャネルトランジスタＮｈ３，Ｎｈ４のゲート電圧・ドレイン電流（Ｖｇ−Ｉｄ）特性２２と，入力信号ＩＮ１，ＩＮ２とが示されている。入力信号ＩＮ１，ＩＮ２は，ソースがグランド電源ＧＮＤに接続されたＮチャネルトランジスタＮｈ３，Ｎｈ４のゲートに入力されるので，入力信号ＩＮ１，ＩＮ２の信号波形は，トランジスタＮｈ３，Ｎｈ４のゲート電位の波形を示している。

図中，破線の入力信号２４の場合は，そのＨレベルが高耐圧トランジスタＮｈ３，Ｎｈ４の閾値電圧Ｖｄを充分に越える高いレベルであるので，Ｈレベルの入力信号ＩＮ１，ＩＮ２に応答して，トランジスタＮｈ３，Ｎｈ４は充分に駆動することができ，上記のレベルインバータ回路の動作が実現できる。

しかしながら，トランジスタの微細化に伴って低電圧電源回路１８のトランジスタの耐圧が低下し低電圧電源ＬＶｄｄのレベルが更に低くなると，入力信号２４のＨレベルが高耐圧トランジスタＮｈ３，Ｎｈ４の閾値電圧Ｖｔｈに近づいてきて，入力信号２４のＨレベルでトランジスタＮｈ３，Ｎｈ４を充分に駆動することができず，ノードｎ１，ｎ２をＬレベルに駆動することができなくなる。さらに，実線の入力信号２６のように，そのＨレベルがトランジスタＮｈ３，Ｎｈ４の閾値電圧Ｖｔｈより低くなると，トランジスタＮｈ３，Ｎｈ４を導通させることすらできず，レベルシフト回路２０は正常に動作しなくなる。

[実施の形態]
図４は，本実施の形態におけるレベルシフト回路を示す図である。図中，低電圧電源回路１０は，図３と同じであり，高電圧電源回路側であるレベルシフト回路２０は，低耐圧トランジスタＰｌ１０，Ｎｌ１１からなるインバータが出力する入力信号ＩＮ２を，高電圧電源ＨＶｄｄのＨレベルとグランド電源ＧＮＤのＬレベルを有する高レベル信号ＯＵＴに変換する。

レベルシフト回路２０は，高電圧電源ＨＶｄｄに接続された負荷回路３０と，ゲートが定電圧Ｖｂに接続され，ドレインｎ１１が負荷回路に接続されたＮチャネルの高耐圧トランジスタＮｈｘと，入力信号ＩＮ２に応じて高耐圧トランジスタＮｈｘのソースｎ１０の電圧を制御するソース電圧制御回路３２とを有する。このソース電圧制御回路３２は，低レベルの入力信号ＩＮ２で充分に駆動可能な低耐圧トランジスタで構成される。そして，高耐圧トランジスタＮｈｘのドレインｎ１１が出力端子ＯＵＴに接続される。

動作を概略的に説明すると，入力信号ＩＮ２がＨレベルの時に，ソース電圧制御回路３２は高耐圧トランジスタＮｈｘのソースｎ１０の電位を低下させ，高耐圧トランジスタＮｈｘのゲート・ソース間をその閾値電圧より充分に高いレベルにする。それにより，高耐圧トランジスタＮｈｘが導通し，Ｌレベルの出力信号を出力端子ＯＵＴに出力する。一方，入力信号ＩＮ２がＬレベルの時には，ソース電圧制御回路３２は高耐圧トランジスタＮｈｘのソースｎ１０の電位を低下させることができず，高耐圧トランジスタＮｈｘのソースｎ１０がゲート電圧Ｖｂから閾値電圧低いレベル（Ｖｂ−Ｖｔｈ）に上昇し，高耐圧トランジスタＮｈｘは非導通となり，Ｈレベルの出力信号を出力端子ＯＵＴに出力する。若しくは，ソース電圧制御回路３２はソースｎ１０を積極的にＨレベルに駆動し，それにより高耐圧トランジスタＮｈｘは非導通になる。

上記のように，図４のレベルシフト回路２０では，高耐圧トランジスタＮｈｘのゲートに低レベル信号の入力信号ＩＮ２を入力せず，入力信号ＩＮ２で駆動可能な低耐圧トランジスタで構成されるソース電圧制御回路３２により高耐圧トランジスタＮｈｘのソースｎ１０のレベルを制御する。よって，微細化により低電圧電源回路の信号Ｎ２のＨレベルが低くなっても，高耐圧トランジスタＮｈｘを確実に導通状態に駆動でき，適切なレベルシフト動作が可能になる。

図５は，本実施の形態における具体的なレベルシフト回路を示す図である。低電圧電源回路１０は，図３，４と同じである。このレベルシフト回路２０は，図３と同様に相補入力信号ＩＮ１，ＩＮ２に応答して逆相に動作する１対の回路からなる。すなわち，レベルシフト回路２０は，高電圧電源ＨＶｄｄに接続された負荷回路のＰチャネル高耐圧トランジスタＰｈ１と，ゲートが定電圧Ｖｂに接続されたＮチャネル高耐圧トランジスタＮｈ５と，ゲートに第２の入力信号ＩＮ２が入力されたＮチャネル低耐圧トランジスタＮｌ３とからなる第１のレベルシフト回路と，高電圧電源ＨＶｄｄに接続された負荷回路のＰチャネル高耐圧トランジスタＰｈ２と，ゲートが定電圧Ｖｂに接続されたＮチャネル高耐圧トランジスタＮｈ６と，ゲートに第１の入力信号ＩＮ１が入力されたＮチャネル低耐圧トランジスタＮｌ４とからなる第２のレベルシフト回路とを有する。低耐圧トランジスタＮｌ３，Ｎｌ４が，それぞれソース電圧制御回路３２を構成する。

Ｎチャネルの低耐圧トランジスタＮｌ３，Ｎｌ４は，ソースがグランドＧＮＤに接続され，ゲートに低レベル信号である入力信号ＩＮ２，ＩＮ１が供給され，ドレインが高耐圧トランジスタＮｈ５，Ｎｈ６のソースｎ１０，ｎ１２に接続されている。そして，入力信号ＩＮ１，ＩＮ２のＨレベル，Ｌレベルに応じて，低耐圧トランジスタＮｌ４，Ｎｌ３が導通，非導通になる。また，負荷回路を構成する１対のＰチャネル高耐圧トランジスタＰｈ１，Ｐｈ２は，ゲートとドレインとが交差接続されている。

また，定電圧Ｖｂは，高電圧電源ＨＶｄｄと低電圧電源ＬＶｄｄとの間に設けられた抵抗Ｒ１，Ｒ２からなる定電圧発生回路により生成される。入力信号ＩＮ１，ＩＮ２がＨレベル（ＬＶｄｄ）の時に低耐圧トランジスタＮｌ４，Ｎｌ３が導通し，高耐圧トランジスタＮｈ６，Ｎｈ５のソースｎ１２，ｎ１０がグランドＧＮＤに引き下げられた時，定電圧Ｖｂが定電圧電源ＬＶｄｄよりも高いので，高耐圧トランジスタＮｈ６，Ｎｈ５のゲート・ソース間には，電圧ＬＶｄｄよりも高い電圧が印加される。よって，図３のレベルシフト回路よりも，高耐圧トランジスタＮｈ６，Ｎｈ５は充分に導通し，ノードｎ１３，ｎ１１を引き下げることができる。このノードｎ１３，ｎ１１の充分な引き下げにより，負荷回路を構成する高耐圧トランジスタＰｈ１，Ｐｈ２のいずれか一方を充分に導通させ，対応するノードｎ１１，ｎ１３のレベルを高電圧電源ＨＶｄｄのレベルまで引き上げることができる。

図５のレベルシフト回路の動作は以下の通りである。まず，内部信号Ｓ１がＬレベルの場合は，第１の入力信号ＩＮ１はＨレベル（ＬＶｄｄ），第２の入力信号はＬレベル（ＧＮＤ）になり，それに応答して，低耐圧トランジスタＮｌ４は導通，Ｎｌ３は非導通になり，ノードｎ１２はグランドＧＮＤに低下，ノードｎ１０は上昇する。ノードｎ１２がグランドに低下したことで，高耐圧トランジスタＮｈ６のゲート・ソース間にその閾値電圧以上の電圧が印加され，トランジスタＮｈ６も導通し，ノードｎ１３も低下する。一方，ノードｎ１０は，高耐圧トランジスタＰｈ１，Ｎｈ５の導通状態により高電圧電源ＨＶｄｄ側に上昇し，定電圧ＶｂからトランジスタＮｈ５の閾値電圧だけ低いレベル（Ｖｂ−Ｖｔｈ）まで上昇し，高耐圧トランジスタＮｈ５は非導通状態になる。それに伴って，ノードｎ１１が高電圧電源ＨＶｄｄ側に上昇し，高耐圧トランジスタＰｈ２を非導通にする。その結果，ノードｎ１３及び出力信号ＯＵＴは充分にグランドレベルまで低下する。

逆に，内部信号Ｓ１がＨレベルの場合は，上記と逆の動作になり，第１の入力信号ＩＮ１がＬレベルになり，低耐圧トランジスタＮｌ４をオフ状態にする。また，第２の入力信号ＩＮ２がＨレベル（ＬＶｄｄ）になると，低耐圧トランジスタＮｌ３がオン状態になり，ノードｎ１０をグランドレベルに低下させ，高耐圧トランジスタＮｈ５のゲート・ソース間電圧が閾値電圧を充分に超えて，高耐圧トランジスタＮｈ５は導通し，ノードｎ１１をグランド側に低下させる。これにより高耐圧トランジスタＰｈ２が導通し，ノードｎ１３，出力信号ＯＵＴはＨレベル（ＨＶｄｄ）になる。

上記のとおり，ソース電圧制御回路３２として低耐圧トランジスタＮｌ３，Ｎｌ４を設けているので，低電圧電源回路１０における低レベル信号の入力信号ＩＮ２，ＩＮ１のＨレベルで，低耐圧トランジスタＮｌ３，Ｎｌ４を充分導通させ，高耐圧トランジスタＮｈ５，Ｎｈ６のソース電位をグランド側に低下することができる。そして，高耐圧トランジスタＮｈ５，Ｎｈ６のゲートには低電圧電源ＬＶｄｄよりも高い固定電位Ｖｂが与えられているので，Ｖｂ＞＞Ｖｔｈにより高耐圧トランジスタＮｈ５，Ｎｈ６を充分導通状態にさせることができる。そのため，ノードｎ１１またはｎ１３がＨレベルであり，対応する負荷回路のＰチャネル高耐圧トランジスタＰｈ１，Ｐｈ２が導通状態であっても，高耐圧トランジスタＮｈ５，Ｎｈ６の充分な駆動により，ノードｎ１１，ｎ１３を低下させて，反対側のＰチャネルトランジスタＰｈ１，Ｐｈ２を導通させて，対応する負荷回路のＰチャネル高耐圧トランジスタＰｈ１，Ｐｈ２を非導通にすることができる。

これにより，低電圧電源回路１０の低レベル信号ＩＮ１，ＩＮ２を，高電圧電源回路２０の高レベル信号としてノードｎ１３及び出力端子ＯＵＴに確実に伝搬することができる。

なお，図５において，低耐圧トランジスタＮｌ３，Ｎｌ４のドレイン・ゲート間にトランジスタの耐圧電圧以上の電圧が印加されないように，そのドレインｎ１０，ｎ１２とグランドＧＮＤとの間に，保護回路として，接合ダイオードからなるダイオードＤ３，Ｄ４が設けられている。このダイオードＤ３，Ｄ４により，ノードｎ１０，ｎ１２が接合電圧（約０．６Ｖ）程度にクランプされるので，低耐圧トランジスタＮｌ３，Ｎｌ４に耐圧電圧以上の電圧が印加されるのが防止される。

図６は，定電圧発生回路の別の例を示す図である。図６（Ａ）の定電圧発生回路は，高電圧電源ＨＶｄｄと低電圧電源ＬＶｄｄとの間に，それぞれダイオード接続したＰチャネルの高耐圧トランジスタＰｈ２０とＮチャネルの高耐圧トランジスタＮｈ２１とを直列接続した構成であり，定電圧Ｖｂは高電圧電源ＨＶｄｄと低電圧電源ＬＶｄｄとの間を両トランジスタＰｈ２０，Ｎｈ２１の導通状態のインピーダンス比で分割したレベルになる。

図６（Ｂ）は，高電圧電源ＨＶｄｄと低電圧電源ＬＶｄｄとの間に，定電流源Ｉoと，Ｎチャネルの高耐圧トランジスタＮｈ２２を接続し，それらの接続点から定電圧Ｖｂが出力される。この回路では，定電圧Ｖｂは低電圧電源ＬＶｄｄからＮチャネルトランジスタＮｈ２１の閾値電圧高いレベルに制御される。よって，プロセスばらつきによりＮチャネルトランジスタの閾値電圧が上昇すると，定電圧Ｖｂも上昇し，レベルシフト回路内のＮチャネルの高耐圧トランジスタＮｈ５，Ｎｈ６の閾値電圧も上昇したとしても，それらのトランジスタＮｈ５，Ｎｈ６を充分に導通状態に駆動するこができる。よって，プロセスばらつきによる閾値電圧変動にも対応した定電圧Ｖｂを生成することができる。

図６（Ｃ）は，低電圧電源ＬＶｄｄとグランドＧＮＤとの間に設けられたスイッチドキャパシタによるチャージポンプ回路で低電圧ＬＶｄｄを昇圧して，定電圧Ｖｂを生成する。すなわち，２つのスイッチＳＷ１，ＳＷ２を図示された状態にして低電圧電源ＬＶｄｄからキャパシタＣ２に電荷をチャージし，その後，スイッチＳＷ１，ＳＷ２を図示とは逆側に切り替えて，キャパシタＣ１，Ｃ２をグランドＧＮＤと低電圧電源ＬＶｄｄとの間に直列接続して，キャパシタＣ２内の電荷をキャパシタＣ１側に流し込み，定電圧Ｖｂを昇圧する。

この定電圧発生回路は，低電圧電源ＬＶｄｄを昇圧して定電圧Ｖｂを生成するので，低電圧電源ＬＶｄｄが低下した場合に定電圧Ｖｂも低下し，逆に低電圧電源ＬＶｄｄが上昇した場合に定電圧Ｖｂも上昇する。よって，低電圧電源ＬＶｄｄの変化に追従する定電圧Ｖｂを生成することができる。

図７は，負荷回路及び保護回路の別の例を示す図である。まず，図７（Ａ）には，レベルシフト回路２０の負荷回路として，ゲートが互いに接続されたＰチャネルの高耐圧トランジスタＰｈ２１，Ｐｈ２２が設けられている。トランジスタＰｈ２１のゲートはドレイン（ｎ１１）に接続され，両トランジスタでカレントミラー回路を構成している。よって，両トランジスタには，トランジスタサイズに応じた電流比で定電流を流す。

上記の負荷回路は，図５に示したゲートとドレインをそれぞれ交差接続したトランジスタＰｈ１，Ｐｈ２の負荷回路に比べて，反転動作するときのラッチ動作がなく，出力信号ＯＵＴは高耐圧トランジスタＮｈ６の導通，非導通動作による電流変化に応答して大きく変化し，出力信号ＯＵＴにゲインを出すことができる。

次に，図７（Ａ）には，２つのダイオードＤ３，Ｄ５を直列接続した低耐圧トランジスタＮｌ３の保護回路と，ダイオードＤ４，Ｄ６を直列接続した低耐圧トランジスタＮｌ４の保護回路とが示されている。高耐圧トランジスタＮｈ５，Ｎｈ６のソースｎ１０，ｎ１２は，それに接続された低耐圧トランジスタＮｌ３，Ｎｌ４のオフの時に，Ｖｂ−Ｖｔｈ（Ｖｔｈは閾値）まで上昇する。このＶｂ−Ｖｔｈを低耐圧トランジスタＮｌ３，Ｎｌ４の耐圧未満にしておけば，トランジスタＮｌ３，Ｎｌ４を破壊から保護できる。ただし，万一ノードｎ１０，ｎ１２に高い電圧が印加されないように，保護回路Ｄ３，Ｄ５またはＤ４，Ｄ６が設けられる。よって，２つのダイオードの順方向電圧はＶｂ−Ｖｔｈより高くなるようにすることが望ましい。例えば，低耐圧トランジスタＮｌ３，Ｎｌ４の耐圧が０．８Ｖ程度の場合は，保護回路としては図５に示した１段のダイオードが好ましく，耐圧が１．５Ｖ程度の場合は，保護回路として図７（Ａ）の２段のダイオードが好ましい。

図７（Ｂ）は，他の保護回路の例を示している。この例は，低耐圧トランジスタＮｌ４のドレインであるノードｎ１２とグランドＧＮＤとの間に抵抗Ｒ１０が設けられた例である。

また，図７（Ｃ）は，更に他の保護回路の例を示しており，ノードｎ１２とグランドＧＮＤとの間にＮチャネルの高耐圧トランジスタＮｈ３０を設けた例である。この場合は，トランジスタＮｈ２０の閾値電圧が，上記のＶｂ−Ｖｔｈより高くなることが望ましい。

図８は，他の保護回路を有するレベルシフト回路を示す図である。図５と同様に，負荷回路は，ゲートとドレインを交差接続した一対のＰチャネル高耐圧トランジスタＰｈ１，Ｐｈ２で構成されている。そして，低耐圧トランジスタＮｌ３，Ｎｌ４には，ゲートが入力信号ＩＮ２，ＩＮ１に接続され，ソースが低電圧電源ＬＶｄｄに接続されたＰチャネルの低耐圧トランジスタＰｌ２３，Ｐｌ２４がそれぞれ接続されている。この低耐圧トランジスタＰｌ２３，Ｐｌ２４は，入力信号ＩＮ２，ＩＮ１がＬレベルになったときに導通し，ノードｎ１０，ｎ１２を低電圧電源ＬＶｄｄに引き上げる。つまり，ノードｎ１０，ｎ１２を低電圧電源ＬＶｄｄにクランプする。よって，高耐圧トランジスタＮｈ５，Ｎｈ６が非導通になるノードｎ１０，ｎ１２のレベルＶｂ−Ｖｔｈより低電圧電源ＬＶｄｄが高ければ（Ｖｂ−Ｖｔｈ＜ＬＶｄｄ），高耐圧トランジスタＮｈ５，Ｎｈ６のオフ動作を確実にすると共に，低耐圧トランジスタＮｌ３，Ｎｌ４を破壊から保護することができる。

図８に示した保護回路は，見方を変えると，入力信号ＩＮ１を入力するトランジスタＮｌ４，Ｐｌ２４からなるインバータの出力にノードｎ１２が接続され，入力信号ＩＮ２を入力するトランジスタＮｌ３，Ｐｌ２３からなるインバータの出力にノードｎ１０が接続された構成である。つまり，トランジスタＮｌ４，Ｐｌ２４からなるインバータは，入力信号ＩＮ１に応じてソースｎ１２のレベルを制御するソース電圧制御回路３２として動作する。同様に，トランジスタＮｌ３，Ｐｌ２３からなるインバータは，入力信号ＩＮ２に応じてソースｎ１０のレベルを制御するソース電圧制御回路３２として動作する。よって，これらのインバータにより，ソースｎ１０，ｎ１２は，入力信号ＩＮ２，ＩＮ１に応じてグランドＧＮＤレベルと低電圧電源ＬＶｄｄレベルに動的に制御されるので，図５のように高耐圧トランジスタＮｈ５，Ｎｈ６が静的にオフ状態になるよりも，高速にオフ状態にすることができる。しかも，低耐圧トランジスタＮｌ３，Ｎｌ４には，高々低電圧電源ＬＶｄｄまでしか印加されないので，それらトランジスタＮｌ３，Ｎｌ４を保護することができる。

図５，７，８に示したレベルシフト回路は，グランドＧＮＤに対して絶対値が小さい第１の負電圧電源回路の低レベル信号を，絶対値がより高い第２の負電圧電源回路の高信号レベルに変換する回路として構成可能である。その場合は，ＰチャネルとＮチャネルとを逆にした回路になる。

図９は，図５のレベルシフト回路を，電圧電源を負にし，ＰチャネルとＮチャネルとを逆にしたレベルシフト回路を示す図である。グランドＧＮＤに対して，低電圧電源ＬＶｓｓの絶対値は，高電圧電源ＨＶｓｓの絶対値より小さい。低電圧電源回路１０は図５と同じ構成である。

レベルシフト回路２０では，第１の入力信号ＩＮ１がゲートに入力されるＰチャネルの低耐圧トランジスタＰｌ２４がソース電圧制御回路を構成し，Ｎチャネルの高耐圧トランジスタＮｈ３２が負荷回路を構成し，負荷回路にＰチャネルの高耐圧トランジスタＰｈ３６が接続され，それらの接続点ｎ１３に出力端子ＯＵＴが接続されている。さらに，もう一つのレベルシフト回路２０では，第２の入力信号ＩＮ２がゲートに入力されるＰチャネルの低耐圧トランジスタＰｌ２３がソース電圧制御回路を構成し，Ｎチャネルの高耐圧トランジスタＮｈ３１が負荷回路を構成し，負荷回路にＰチャネルの高耐圧トランジスタＰｈ３５が接続されている。そして，負荷回路の高耐圧トランジスタＮｈ３１，Ｎｈ３２のゲートとドレインは交差接続されている。

図９のレベルシフト回路の動作は，極性が反対になっていることを除くと図５と同じである。例えば，内部信号Ｓ１がＨレベルの場合であれば，第１の入力信号ＩＮ１がＬレベル（ＬＶｓｓ）になり，Ｐチャネルの低耐圧トランジスタＰｌ３４が導通し，ノードｎ１２をグランドＧＤＮに引き上げる。それによりＰチャネルの高耐圧トランジスタＰｈ２６が導通し，ノードｎ１３をグランド側に引き上げ，Ｎチャネルの高耐圧トランジスタＮｈ３１が導通してノードｎ１１をＬレベル（ＨＶｓｓ）に引き下げ，高耐圧トランジスタＮｈ３２が非導通になる。その結果，出力信号ＯＵＴはＨレベル（グランドＧＮＤ）になる。一方，内部信号Ｓ１がＬレベルの場合であれば，第１の入力信号ＩＮ１がＨレベル（ＧＮＤ）になり，上記と逆の動作になり，出力信号ＯＵＴはＬレベル（ＨＶｓｓ）になる。

図７，図８に示したレベルシフト回路も，図９と同様に負電圧電源ＬＶｓｓ，ＨＶｓｓに対応したレベルシフト回路に適用することができる。

以上説明したとおり，本実施の形態のレベルシフト回路では，低電圧電源回路の低レベル信号を低耐圧トランジスタからなるソース電圧制御回路に入力して，定電圧ゲートの高耐圧トランジスタのソースレベルを制御するので，微細化に伴って低電圧電源が低くなっても，レベルシフト回路を正常に動作させることができる。

以上の実施の形態をまとめると，次の付記のとおりである。

（付記１）
第１の電源電圧が供給される低電圧電源回路の第１の信号レベルを，前記第１の電源電圧より絶対値が大きい第２の電源電圧が供給される高電圧電源回路の第２の信号レベルに変換するレベルシフト回路において，
前記第２の電源電圧側に接続された負荷回路と，
前記負荷回路側にドレインが接続され，ゲートに所定の定電圧が印加される第１の高耐圧トランジスタと，
基準電源と前記第１の高耐圧トランジスタのソースとの間に接続され，前記第１の信号レベルを有する入力信号に応じて前記第１の高耐圧トランジスタのソースの電圧レベルを制御し，第２の低耐圧トランジスタを有するソース電圧制御回路と，
前記第１の高耐圧トランジスタのドレインと前記負荷回路との間に接続され，前記第２の信号レベルの出力信号を出力する出力端子とを有し，
前記低耐圧トランジスタのゲート絶縁膜は，前記高耐圧トランジスタのゲート絶縁膜より耐圧が低いことを特徴とするレベルシフト回路。

（付記２）
付記１記載のレベルシフト回路において，
前記ソース電圧制御回路の第２の低耐圧トランジスタは，前記基準電源にソースが接続され，前記入力信号がゲートに供給され，前記第１の高耐圧トランジスタのソースにドレインが接続された第１導電型の低耐圧トランジスタを含むことを特徴とするレベルシフト回路。

（付記３）
付記２記載のレベルシフト回路において，
前記第１の高耐圧トランジスタは，前記第１導電型の高耐圧トランジスタであり，
前記入力信号に応じて前記第２の低耐圧トランジスタが導通したときに，前記第１の高耐圧トランジスタが導通状態になり前記出力信号を第１のレベルにし，前記入力信号に応じて前記第２の低耐圧トランジスタが非導通になったときに，前記第１の高耐圧トランジスタが非導通状態になり前記出力信号を前記第１のレベルより絶対値が大きい第２のレベルにすることを特徴とするレベルシフト回路。

（付記４）
付記３記載のレベルシフト回路において，
前記負荷回路は，ソースが前記第２の電源電圧側に接続され，ドレインが前記第１の高耐圧トランジスタのドレインに接続された第２導電型の高耐圧トランジスタを有するレベルシフト回路。

（付記５）
付記３記載のレベルシフト回路において，
前記第２の低耐圧トランジスタのドレインと前記基準電源との間に，前記第２の低耐圧トランジスタのドレインを前記基準電源から所定レベルにクランプするクランプ回路を有することを特徴とするレベルシフト回路。

（付記６）
付記１記載のレベルシフト回路において，
前記ソース電圧制御回路の第２の低耐圧トランジスタは，前記基準電源にソースが接続され，前記入力信号がゲートに供給され，前記第１の高耐圧トランジスタのソースにドレインが接続された第１導電型の低耐圧トランジスタと，前記第１の電源電圧にソースが接続され，前記入力信号がゲートに供給され，前記第１の高耐圧トランジスタのソースにドレインが接続された第２導電型の低耐圧トランジスタとを含むことを特徴とするレベルシフト回路。

（付記７）
付記１記載のレベルシフト回路において，
さらに，前記第１の電源電圧と第２の電源電圧との間に設けられ，当該第１，第２の電源電圧の中間電圧を前記所定の定電圧として前記第１の高耐圧トランジスタのゲートに出力する定電圧回路を有することを特徴とするレベルシフト回路。

（付記８）
付記１記載のレベルシフト回路において，
さらに，前記第１の電源電圧を昇圧した昇圧電圧を前記所定の定電圧として前記第１の高耐圧トランジスタのゲートに出力するチャージポンプ回路を有することを特徴とするレベルシフト回路。

（付記９）
第１の電源電圧が供給される低電圧電源回路の第１の信号レベルを，前記第１の電源電圧より絶対値が大きい第２の電源電圧が供給される高電圧電源回路の第２の信号レベルに変換するレベルシフト回路において，
前記第２の電源電圧側に接続された負荷回路対と，
前記負荷回路対に接続され，それぞれのゲートに所定の定電圧が印加される第１導電型の第１及び第２の高耐圧トランジスタと，
ソースが基準電源側に接続され，ドレインが前記第１及び第２の高耐圧トランジスタのソースにそれぞれ接続され，前記第１の信号レベルを有する互いに逆相の入力信号対がそれぞれのゲートに供給される第１導電型の第３及び第４の低耐圧トランジスタと，
前記負荷回路対と前記第１または第２の高耐圧トランジスタとの間に接続され，前記第２の信号レベルの出力信号を出力する出力端子とを有し，
前記低耐圧トランジスタのゲート絶縁膜は，前記高耐圧トランジスタのゲート絶縁膜より耐圧が低いことを特徴とするレベルシフト回路。

（付記１０）
付記９記載のレベルシフト回路において，
前記負荷回路対は，ソースが前記第２の電源電圧側に接続され，それぞれのドレインとゲートとが交差接続された第２導電型の第５及び第６の高耐圧トランジスタを有し，
前記第５及び第６の高耐圧トランジスタのドレインが前記第１及び第２の高耐圧トランジスタのドレインにそれぞれ接続され，当該第１または第２の高耐圧トランジスタのドレインに前記出力端子が接続されていることを特徴とするレベルシフト回路。

（付記１１）
付記９記載のレベルシフト回路において，
前記負荷回路対は，ソースが前記第２の電源電圧側に接続され，それぞれのゲートが一方のドレインに共通に接続された第２導電型の第５及び第６の高耐圧トランジスタを有し，
前記第５及び第６の高耐圧トランジスタのドレインが前記第１及び第２の高耐圧トランジスタのドレインにそれぞれ接続され，当該第１または第２の高耐圧トランジスタのドレインに前記出力端子が接続されていることを特徴とするレベルシフト回路。

（付記１２）
付記９記載のレベルシフト回路において，
さらに，ソースが第１の電源電圧に接続され，ドレインが前記第１及び第２の高耐圧トランジスタのソースに接続され，前記互いに逆相の入力信号対がそれぞれのゲートに供給される第２導電型の第７及び第８の低耐圧トランジスタを有することを特徴とするレベルシフト回路。

（付記１３）
付記９記載のレベルシフト回路において，
前記互いに逆相の入力信号対が，前記第１の電源電圧と前記基準電圧との間に設けられた第２導電型の第９の低耐圧トランジスタと第１導電型の第１０の低耐圧トランジスタとからなるインバータの入力と出力信号とからなることを特徴とするレベルシフト回路。

本実施の形態における高耐圧トランジスタと低耐圧トランジスタの構造を示す図である。 本実施の形態のレベルシフト回路を内蔵するＬＳＩの構成を示す図である。 特許文献１のレベルシフト回路の構成と動作を示す図である。 本実施の形態におけるレベルシフト回路を示す図である。 本実施の形態における具体的なレベルシフト回路を示す図である。 定電圧発生回路の別の例を示す図である。 負荷回路及び保護回路の別の例を示す図である。 他の保護回路を有するレベルシフト回路を示す図である。 図５のレベルシフト回路を，電圧電源を負にし，ＰチャネルとＮチャネルとを逆にしたレベルシフト回路を示す図である。

符号の説明

１０：低電圧電源回路 ２０：高電圧電源回路（レベルシフト回路）
ＩＮ１，ＩＮ２：入力信号 ３０：負荷回路
Ｎｈｘ：第１の高耐圧トランジスタ ３２：ソース電圧制御回路
ＬＶｄｄ：低電圧電源 ＨＶｄｄ：高電圧電源

Claims (10)

1. 第１の電源電圧が供給される低電圧電源回路の第１の信号レベルを，前記第１の電源電圧より絶対値が大きい第２の電源電圧が供給される高電圧電源回路の第２の信号レベルに変換するレベルシフト回路において，
   前記第２の電源電圧側に接続された負荷回路と，
   前記負荷回路側にドレインが接続され，ゲートに所定の定電圧が印加される第１の高耐圧トランジスタと，
   基準電源と前記第１の高耐圧トランジスタのソースとの間に接続され，前記第１の信号レベルを有する入力信号に応じて前記第１の高耐圧トランジスタのソースの電圧レベルを制御し，第２の低耐圧トランジスタを有するソース電圧制御回路と，
   前記第１の高耐圧トランジスタのドレインと前記負荷回路との間に接続され，前記第２の信号レベルの出力信号を出力する出力端子とを有し，
   前記低耐圧トランジスタのゲート絶縁膜は，前記高耐圧トランジスタのゲート絶縁膜より耐圧が低いことを特徴とするレベルシフト回路。
2. 請求項１記載のレベルシフト回路において，
   前記ソース電圧制御回路の第２の低耐圧トランジスタは，前記基準電源にソースが接続され，前記入力信号がゲートに供給され，前記第１の高耐圧トランジスタのソースにドレインが接続された第１導電型の低耐圧トランジスタを含むことを特徴とするレベルシフト回路。
3. 請求項２記載のレベルシフト回路において，
   前記第１の高耐圧トランジスタは，前記第１導電型の高耐圧トランジスタであり，
   前記入力信号に応じて前記第２の低耐圧トランジスタが導通したときに，前記第１の高耐圧トランジスタが導通状態になり前記出力信号を第１のレベルにし，前記入力信号に応じて前記第２の低耐圧トランジスタが非導通になったときに，前記第１の高耐圧トランジスタが非導通状態になり前記出力信号を前記第１のレベルより絶対値が大きい第２のレベルにすることを特徴とするレベルシフト回路。
4. 請求項３記載のレベルシフト回路において，
   前記第２の低耐圧トランジスタのドレインと前記基準電源との間に，前記第２の低耐圧トランジスタのドレインを前記基準電源から所定レベルにクランプするクランプ回路を有することを特徴とするレベルシフト回路。
5. 請求項１記載のレベルシフト回路において，
   前記ソース電圧制御回路の第２の低耐圧トランジスタは，前記基準電源にソースが接続され，前記入力信号がゲートに供給され，前記第１の高耐圧トランジスタのソースにドレインが接続された第１導電型の低耐圧トランジスタと，前記第１の電源電圧にソースが接続され，前記入力信号がゲートに供給され，前記第１の高耐圧トランジスタのソースにドレインが接続された第２導電型の低耐圧トランジスタとを含むことを特徴とするレベルシフト回路。
6. 請求項１記載のレベルシフト回路において，
   さらに，前記第１の電源電圧と第２の電源電圧との間に設けられ，当該第１，第２の電源電圧の中間電圧を前記所定の定電圧として前記第１の高耐圧トランジスタのゲートに出力する定電圧回路を有することを特徴とするレベルシフト回路。
7. 請求項１記載のレベルシフト回路において，
   さらに，前記第１の電源電圧を昇圧した昇圧電圧を前記所定の定電圧として前記第１の高耐圧トランジスタのゲートに出力するチャージポンプ回路を有することを特徴とするレベルシフト回路。
8. 第１の電源電圧が供給される低電圧電源回路の第１の信号レベルを，前記第１の電源電圧より絶対値が大きい第２の電源電圧が供給される高電圧電源回路の第２の信号レベルに変換するレベルシフト回路において，
   前記第２の電源電圧側に接続された負荷回路対と，
   前記負荷回路対に接続され，それぞれのゲートに所定の定電圧が印加される第１導電型の第１及び第２の高耐圧トランジスタと，
   ソースが基準電源側に接続され，ドレインが前記第１及び第２の高耐圧トランジスタのソースにそれぞれ接続され，前記第１の信号レベルを有する互いに逆相の入力信号対がそれぞれのゲートに供給される第１導電型の第３及び第４の低耐圧トランジスタと，
   前記負荷回路対と前記第１または第２の高耐圧トランジスタとの間に接続され，前記第２の信号レベルの出力信号を出力する出力端子とを有し，
   前記低耐圧トランジスタのゲート絶縁膜は，前記高耐圧トランジスタのゲート絶縁膜より耐圧が低いことを特徴とするレベルシフト回路。
9. 請求項８記載のレベルシフト回路において，
   前記負荷回路対は，ソースが前記第２の電源電圧側に接続され，それぞれのドレインとゲートとが交差接続された第２導電型の第５及び第６の高耐圧トランジスタを有し，
   前記第５及び第６の高耐圧トランジスタのドレインが前記第１及び第２の高耐圧トランジスタのドレインにそれぞれ接続され，当該第１または第２の高耐圧トランジスタのドレインに前記出力端子が接続されていることを特徴とするレベルシフト回路。
10. 請求項８記載のレベルシフト回路において，
    さらに，ソースが第１の電源電圧に接続され，ドレインが前記第１及び第２の高耐圧トランジスタのソースに接続され，前記互いに逆相の入力信号対がそれぞれのゲートに供給される第２導電型の第７及び第８の低耐圧トランジスタを有することを特徴とするレベルシフト回路。

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