KR20170015933A - 부트스트래핑 회로 및 이를 이용한 단극성 논리 회로 - Google Patents

부트스트래핑 회로 및 이를 이용한 단극성 논리 회로 Download PDF

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Abstract

본 개시의 예시적인 실시예는 약한 고전압 조건을 보상하기 위한 부트스트래핑 모듈 및 부트스트래핑 모듈을 이용하는 논리 회로에 관한 것이다. 부트스트래핑 모듈은 이러한 단극성 회로의 약한 고전압 문제를 해결하면서도 진정한 단극성 회로가 구현될 수 있도록 논리 회로에서 사용되는 트랜지스터의 채널형과 동일한 단일 채널형의 트랜지스터를 이용하여 구현될 수 있다.

Description

부트스트래핑 회로 및 이를 이용한 단극성 논리 회로{BOOTSTRAPPING CIRCUIT AND UNIPOLAR LOGIC CIRCUITS USING THE SAME}
관련 출원의 상호참조
이 출원은 2014년 6월 3일에 출원된 미국 가출원 제 62/007,064호에 대한 우선권을 주장하며, 그의 전체 개시는 본원에서 참조로 포함된다.
정부의 라이선스 권리
본 발명은 샌디아 내셔널 연구소(Sandia National Laboratory)에 수여된 증서 제 1383897호에 따라 정부의 지원 하에 이루어졌다. 정부는 이 발명에 대하여 일정한 권리를 갖는다.
기술분야
본 개시의 예시적인 실시예는 단극성 논리 회로의 약한 고전압 문제(weak high problem)를 보상하도록 구성되는 부트스트래핑 회로 및 부트스트래핑 회로와 함께 구현된 단극성 논리 회로에 관한 것이다.
종래의 상보형 금속 산화물 반도체(CMOS) 기술의 기본 구성요소는 N 채널 금속-산화물-반도체 전계 효과 트랜지스터(NMOSFET)와 P 채널 금속-산화물-반도체 전계 효과 트랜지스터(PMOSFET)로 이루어진다. NMOSFET 및 PMOSFET는 트랜지스터의 게이트 전압이 게이트 임계 값을 초과하지 않는 경우 일반적으로 비도전 상태(예를 들어, 오프 상태)이다. MOSFET를 도전 상태(예를 들어, 온 상태)로 동작시키기 위해, 충분히 큰 게이트 임계 전압(Vth)이 일반적으로 MOSFET의 게이트 전극에 인가될 필요가 있다(예를 들어, MOSFET의 소스 전극의 전압에 비해). 일반적으로 Vth는 NMOSFET의 경우 양이며 PMOSFET의 경우 음이다.
전형적으로, NMOSFET 또는 PMOSFET의 구동 전류는 그 캐리어 이동도(μ) 및 채널 폭(W)에 대략 비례한다. 소정의 반도체 재료에 대해 전자의 이동도(μe)가 정공의 이동도(μp)와 다르기 때문에, CMOS 회로 내에서 PMOSFET의 폭(Wp)은 NMOSFET의 폭(Wn)과 종종 다르고, 따라서 각 트랜지스터는 CMOS 회로에서 동일한 양의 전류를 생성하도록 설계된다. 더욱 구체적으로는, Wp/Wn 비는 일반적으로 CMOS 회로에서의 전류 정합을 위해 μe/μp의 이동도 비로 설정된다. 예를 들어, 실리콘 기반 CMOS 논리 회로에서 전류 정합을 달성하기 위해, PMOSFET의 폭은 일반적으로 전류 정합을 위한 실리콘의 μe/μp 비율에 해당하는 NMOSFET의 폭의 2-3 배이다. 그러나, 조정된 폭을 사용하더라도, CMOS 회로의 속도는 궁극적으로 더 낮은 캐리어 이동성을 갖는 회로의 트랜지스터에 의해 제한되며, 큰 폭은 또한 계단식 논리 게이트의 부하 커패시턴스를 증가시키고, 이에 따라 전체 속도를 감소시킬 것이다.
μe와 μp 값 사이의 큰 간극을 갖는 반도체 재료의 경우, CMOS 회로의 속도는 가장 낮은 값을 갖는 μ에 의해 제한되고, 비현실적으로 큰 폭 비율이 적용되지 않으면 풀업 및 풀다운을 위한 드레인 전류가 정합되지 않는다. 유감스럽게도, μe와 μp 사이의 불균형은 아래의 표 1에 나타낸 바와 같이 Si를 대체할 새롭게 나타난 반도체 기판에서 공통적이다. 또한, InGaZnO, CdSe, 탄소 나노 튜브(CNT) 및 2D 전이 금속 다이칼코게나이드(TMD)와 같은 일부 특수 반도체 기판은 CMOS 회로를 위한 상보형 도핑을 갖지 않는다(즉, NMOSFET 및 PMOSFET 장치를 지원하지 않는다). 따라서 이러한 채널 재료의 경우, 단극성 논리만이 유일한 현실적인 옵션이며, 그 이유는 단극성 논리 회로는 N형 소자 또는 P형 소자 중 어느 하나만을 포함하지만 둘 모두를 포함하지는 않기 때문이다.
Figure pct00001
표 1: 다수의 반도체에 대한 전자 및 정공 이동도를 보여 주며, 많은 경우에 큰 μe/μp 비를 나타냄
종래의 단극성 논리 회로는 종종 다양한 스윙 복원 기술을 갖는 공핍 부하 NMOS(또는 PMOS) 논리 및/또는 패스-게이트 논리를 포함한다. 공핍 부하 NMOS 논리는 높은 정적 전력 소비를 가질 수 있으며, 이는 많은 응용에 대해 바람직하지 않을 수 있다. 패스-게이트 논리 회로는 풀 스윙(full swing)을 달성하기 위해 NMOSFET 및 PMOSFET 장치 모두를 포함하는 CMOS 회로에 의존하는 경향이 있으므로 종종 의사 단극성(pseudo-unipolar)일 뿐이며, 이는 논리 회로 설계에 비용과 복잡성을 추가한다.
전부-N-채널 CMOS 논리 회로(즉, 단극성 논리 회로)가 개발되어 왔으며, 그 일부는 미국특허 제8,384,156호에 개시되어 있고, 그의 전체 개시는 본원에 참조로 포함된다. PMOSFET 장치에서만 사용하는 유사한 단극성 논리 회로가 인정될 수 있다. 단극성 논리 회로들에서, 출력 전압 레벨을 풀업 및 풀다운하며 동일 형의 트랜지스터들(즉, NMOSFET들 또는 PMOSFET들)이 사용되지만, 풀업 및 풀다운 트랜지스터들의 게이트들은 상보적 입력으로 구동된다.
전압 레벨을 풀업(또는 다운)하기 위해 NMOSFET(또는 PMOSFET)이 사용될 때 단극성 논리 회로에서 "약한-고전압(weak-high)"문제가 존재하는 것이 인식되어 왔다. 약한 고전압 문제는 또한 Vth-손실 문제로 특징지어질 수 있으며, 그 이유는 결과적인 출력 전압이 전형적으로 잘해야 NMOSFET 단극성 논리 회로에 대해 Vdd-Vth(또는 PMOSFET 단극성 논리 회로에 대해 Ground+Vth)이기 때문이며, 이는 NMOSFET 단극성 논리 회로에 대해 원하는 전압 레벨 아래의 |Vth|이거나, PMOSFET 단극성 논리 회로에 대해 원하는 전압 레벨 위의 |Vth|이다. 종래의 패스 게이트 논리 회로는 약한 고전압 문제를 해결하기 위하여 종종 논리의 출력 단계에서 있는 종래의 CMOS 회로를 조정하여 출력 레벨을 회복한다. 이렇게 함에 있어서, 이러한 종래의 패스 게이트 논리 회로는 N-형 및 P-형 장치 모두를 포함하게 되고, 따라서, 더 이상 단극성 회로가 아니다.
약한 고전압 문제를 극복하고 진정한 단극성 논리 회로를 실현하기 위하여, 본 개시의 예시적인 실시예는 단극성 논리 회로 내로 통합되고/되거나 별개로 이와 결합되는 단극성 부트스트래핑 회로를 포함한다. "상시 동작 (always-on)" 소자(공핍 모드 트랜지스터 등)를 사용하거나, P-채널 및 N-채널 트랜지스터(100 % 단극성) 모두를 필요로 하거나, 동적 회로(예를 들면, CLK 제어 트랜지스터)를 사용하는 것과 같은 약한 고전압 문제를 해결하기 위한 종래의 접근법과 달리, 본 개시의 예시적인 실시예는 논리 회로와 동일한 채널형을 갖는 트랜지스터를 사용한다. 시뮬레이션 결과는 전자와 정공 이동도 사이의 불균형이 4배 이상일 때 부트스트래핑 회로의 예시적인 실시예들을 사용하는 단극성 논리 회로가 종래의 CMOS 논리에 비해 성능 이점을 가질 수 있는 것을 보여준다.
본 개시의 부트스트래핑 회로의 예시적인 실시예는 U-CMOS 논리 및 패스 게이트 논리와 같은 많은 유형의 단극성-논리-스타일 회로에서 사용될 수 있으며, Vth 손실을 회복하기 위하여 종래의 CMOS 회로를 사용하지 않는다. 따라서, 부트스트래핑 회로의 예시적인 실시예를 포함하는 논리 회로는 완전히 단극성일 수 있다. 결과적인 단극성 회로가 상보성 트랜지스터(예를 들면, NMOSFET 및 PMOSFET)를 제조하는 데에 사용될 수 없는 채널 재료(예를 들면, 유연성 박막, TMD, CNT, 등)를 포함할 때, 공핍-모드 NMOS(또는 PMOS) 논리에 비교하여 현저한 대기 전력의 감소가 달성될 수 있다.
본 개시의 실시예에 따르면, 이중-레일(dual-rail) 단극성 논리 회로를 위한 부트스트래핑 모듈이 개시된다. 부트스트래핑 모듈은 제1 전력 레일에 전기적으로 결합된 제1 단자, 제2 단자, 및 제2 단자에 용량적으로 결합된 제3 단자를 갖는 제1 풀업(pull-up) 트랜지스터를 포함한다. 부트스트래핑 모듈은 또한 제2 단자에 전기적으로 결합되어 제3 단자의 전압에 기반하여 제2 단자의 전압을 제어하는 래치 회로를 포함한다.
본 개시의 실시예에 따르면, 논리 모듈 및 부트스트래핑 모듈을 포함하는 논리 회로가 개시된다. 논리 모듈은 하나 이상의 입력 값에 응답하여 제1 회로 노드에서 논리 값을 출력하도록 구성된다. 부트스트래핑 모듈은 제1 회로 노드에 용량성 결합되고, 제1 논리 모듈에 의해 출력되는 논리 값에 기반하여 제1 회로 노드의 전압에 기여한다. 논리 모듈 및 부트스트래핑 모듈은 다수의 트랜지스터를 포함하며, 다수의 트랜지스터 각각은 단일 채널형을 갖는다(예를 들면, NMOSFET 또는 PMOSFET).
본 개시의 실시예에 따르면, 단극성 논리 회로 및 부트스트래핑 모듈을 포함하는 집적 회로가 개시된다. 단극성 논리 회로는 제1 다수의 단일 채널형 트랜지스터를 포함하고 제1 회로 노드 및 제2 회로 노드를 갖는다. 제1 및 제2 회로 노드는 입력 신호 세트에 응답하여 상보적인 논리 값을 제공하도록 구성된다. 부트스트래핑 모듈은 제2 다수의 단일 채널형 트랜지스터(예를 들면, NMOSFET 또는 PMOSFET)를 포함한다. 부트스트래핑 모듈은 제1 및 제2 노드에 용량성 결합되고, 제1 및 제2 노드의 상보적인 논리 값에 기반하여 제1 회로 노드의 전압에 기여하도록 구성된다.
부트스트래핑 모듈은 제1 풀업 트랜지스터 및 제2 풀업 트랜지스터를 포함할 수 있다. 제1 풀업 트랜지스터는 제1 전력 레일에 전기적으로 결합된 제1 단자, 제2 단자, 및 제2 단자에 용량성 결합되고 상기 제1 회로 노드에 전기적으로 결합된 제3 단자를 가질 수 있다. 제2 풀업 트랜지스터는 전압원에 전기적으로 결합된 제1 단자, 제2 단자, 및 제2 단자에 용량성 결합되고 제2 회로 노드에 전기적으로 결합된 제3 단자를 가질 수 있으며, 제2 풀업 트랜지스터는 제1 풀업 트랜지스터와 병렬 회로 구성으로 배열된다.
부트스트래핑 모듈은 또한 제1 및 제2 풀업 트랜지스터의 제2 단자들에 전기적으로 연결되어 제2 단자들의 전압을 제어하는 래치 회로를 포함할 수 있다. 래치 회로는 제1 풀다운 트랜지스터 및 제2 풀다운 트랜지스터를 포함할 수 있다. 제1 풀다운 트랜지스터는 제1 단자, 제2 단자, 및 제3 단자를 갖는다. 제1 풀다운 트랜지스터의 제1 단자는 제1 풀업 트랜지스터의 제2 단자에 전기적으로 결합된다. 제1 풀다운 트랜지스터의 제2 단자는 제2 전력 레일에 전기적으로 결합된다. 제3 단자는 제2 풀업 트랜지스터의 제2 단자에 전기적으로 결합된다. 제2 풀다운 트랜지스터는 제1 단자, 제2 단자, 및 제3 단자를 가질 수 있다. 제2 풀다운 트랜지스터의 제1 단자는 제2 풀업 트랜지스터의 제2 단자에 전기적으로 결합된다. 제2 풀다운 트랜지스터의 제2 단자는 제2 전력 레일에 전기적으로 결합된다. 제2 풀다운 트랜지스터의 제3 단자는 제1 풀업 트랜지스터의 제2 단자에 전기적으로 결합된다.
본원에서 기술된 논리 모듈 또는 회로는 논리 NAND 게이트, 논리 AND 게이트, 논리 OR 게이트, 논리 NOR 게이트, 배타적(exclusive) OR 게이트, 또는 배타적 NOR 게이트 중 적어도 하나를 포함할 수 있다.
실시예의 임의의 조합 및 치환이 예상된다. 다른 목적 및 특징은 첨부된 도면과 함께 고려되는 아래의 상세한 설명으로부터 명백해질 것이다. 그러나, 도면은 단지 예시로서만 설계된 것이며 본 발명의 한계를 정의하지 않는 것으로 이해되어야 한다.
본 개시의 예시적인 실시예는 첨부된 도면과 함께 읽을 때 다음의 상세한 설명으로부터 이해될 것이다. 도면에서, 유사한 참조 번호는 본 발명의 비제한적 및 비포괄적인 실시예의 다양한 도면을 통해 유사한 부분을 지칭한다.
도 1은 본 개시의 예시적인 실시예에 따른 단극성 논리 회로의 블록도이다.
도 2는 본 개시에 따른 부트스트래핑 회로의 예시적인 실시예의 회로도이다.
도 3은 본 개시에 따른 예시적인 부트스트래핑 회로를 포함하는 NAND/AND 논리 회로의 예시적인 실시예의 회로도이다.
도 4a는 본 개시의 부트스트래핑 회로가 없는 NAND 논리 회로로부터의 출력 신호를 도시하는 그래프이다.
도 4b는 본 개시의 예시적인 실시예에 따른 부트스트래핑 회로를 포함하는 NAND 논리 회로로부터의 출력 신호를 도시하는 그래프이다.
도 5a 내지 도 5c는 본 개시에 따른 다양한 논리 회로와 연관된 대기 전력을 나타내는 그래프이다.
도 6은 본 개시에 따른 예시적인 부트스트래핑 회로를 포함하는 NOR/OR 논리 회로의 예시적인 실시예의 회로도이다.
도 7은 본 개시에 따른 예시적인 부트스트래핑 회로를 포함하는 전가산기 회로(full adder circuit)의 예시적인 실시예의 회로도이다.
도 8a 내지 도 8e는 도 7의 전가산기 회로에 대한 다양한 입력 및 출력 파형의 그래프로서 본 개시의 예시적인 실시예에 따른 전가산기 회로 상의 부트스트래핑 모듈의 효과를 보여준다.
도 9는 종래의 CMOS 전가산기 회로와 U-CMOS 전가산기 회로 사이의 지연 비교를 나타내는 그래프이다.
도 10은 본 개시의 예시적인 실시예에 따라 직렬로 접속된 단극성 AND 논리 게이트를 도시하는 회로도이다.
도 11a 내지 도 11b는 본 개시의 예시적인 실시예에 따른 일련의 AND 게이트에서의 부트스트래핑 모듈의 효과를 나타내는 그래프이다.
도 12는 본 개시에 따른 예시적인 부트스트래핑 회로를 포함하는 패스-게이트 XOR/XNOR 논리 회로의 예시적인 실시예의 회로도이다.
도 13a는 부트스트래핑 회로가 없는 입력 신호에 응답하는 XOR 논리 회로로부터의 출력 신호를 나타내는 그래프이다.
도 13b는 입력 신호에 응답하는 도 12의 XOR 논리 부분으로부터의 출력 신호를 나타내는 그래프이다.
본 개시의 예시적인 실시예들은 종래의 단극성 논리-스타일 회로의 "약한 고전압" 또는 "Vth-손실" 문제를 극복하는 진정한 단극성 논리-스타일 회로를 실현한다. 예시적인 실시예는 U-CMOS 회로, 패스 게이트 논리 회로 및 다른 이중-레일 논리 스타일 회로를 포함하는 단극성 논리-스타일 회로로 통합될 수 있는 부트스트래핑 회로 블록을 포함한다. 본 개시의 예시적인 단극성 논리-스타일 회로는 이중-레일 논리 트리(예를 들어, U-CMOS 스타일 또는 패스 게이트 논리 스타일 등) 및 부트스트래핑 회로 블록을 포함할 수 있으며, 이것은 래치를 형성하는 풀업 트랜지스터 및 풀다운 트랜지스터를 포함할 수 있다. 부트스트래핑 블록은 임계 전압 손실 문제에 의해 방해 받지 않고 단극성 논리 회로를 구축할 수 있게 하며, 본원에서 기술된 부트스트래핑 블록을 갖는 단극성 논리 회로의 예시적인 실시예는 높은 이동도 또는 낮은 치수, 유연성 등과 같은 채널 재료의 다른 속성을 이용하기 위해 다양한 채널 재료를 사용하여 유리하게 형성될 수 있다.
본 개시의 예시적인 실시예에 따르면, 본원에서 기술된 논리 회로의 논리 블록은 그 출력에서만 부트스트래핑 블록에 연결된다. 그러므로, 부트스트래핑 블록은 임의 형태의 이중-레일-논리 회로와 쉽게 통합될 수 있다. 부트스트래핑 회로 설계는 상보적 출력에 의해 출력된 논리 값에 기반하여 상보적 출력 중 하나에 대응하는 회로 노드에서의 전압에 부트스트래핑 회로가 기여(즉, 부스트)할 때 제어를 위하여 논리 회로로부터의 상보적 출력 신호를 사용할 수 있다.
도 1은 예시적인 실시예에 따른 예시적인 논리 회로(100)의 블록도이다. 논리 회로(100)는 집적 회로이거나 독립된 회로 요소에 의해 형성될 수 있으며, 예를 들면, 위의 표 1에서 제공된 임의의 재료와 같은 하나 이상의 반도체 재료를 사용하여 형성될 수 있고/있거나, CdSe, 탄소 나노튜브, 2D 전이 금속 디칼코게나이드 등을 사용하여 형성될 수 있다. 논리 회로(100)는 전부 N-채널 CMOS 논리 회로이거나 전부 P-채널 CMOS 논리 회로(즉 단극성 논리 회로)로서 논리 회로가 N-채널 MOSFET(NMOSFET) 또는 P-채널 MOSFET(PMOSFET)으로 형성될 수 있지만, 두 가지 모두로 형성될 수는 없다. 논리 회로(100)를 형성하는 MOSFET 중 적어도 일부가 본원에서 기술된 논리 회로로의 입력 신호에 기반하여 출력 전압 레벨을 풀업 또는 풀다운하도록 구성될 수 있다.
논리 회로(100)는 회로 레그(110, 120)를 포함할 수 있다. 레그(110, 120)는 전압 Vdd를 갖는 양의 전력원으로부터 전력을 수신할 수 있으며, 이는 전력 레일(130)에 의해 레그(110, 120)에 전기적으로 결합될 수 있다. 유사하게, 레그(110, 120)는, 도 1에 나타낸 바와 같이, 접지 GND(또는 Vdd보다 낮은 전압을 갖는 전압원)에 연결될 수 있으며, 이는 전력 레일(140)에 의해 레그(110, 120)에 전기적으로 결합될 수 있다. 전력 레일(130, 140)을 갖는 이 구성은 본원에서 이중 레일 회로로 지칭되며, 논리 회로(100)는 본원에서 이중-레일 논리 회로로 지칭될 수 있다. 회로 레그(110)는 회로 레그(110)로 입력되는 전기적 입력 신호(들)에 응답하여 회로 노드(112)에서 출력 신호 OUT을 발생하도록 배열될 수 있으며, 회로 레그(120)는 회로 레그(120)로 입력되는 전기적 입력 신호(들)에 응답하여 회로 노드(122)에서 상보적 출력 신호
Figure pct00002
을 발생하도록 배열될 수 있다.
회로 레그(110, 120)는 논리 트리(150, 160)의 인스턴스들을 포함할 수 있으며, 이들은 본원에서는 또한 논리 블록 또는 요소로 지칭될 수 있다. 레그(110)에 대해서, 논리 트리(150, 160)는 전력 레일들(130, 140) 사이에서 회로를 형성하기 위하여 전기적으로 결합될 수 있으며, 논리 트리(150)는 전력 레일(130) 및 노드(112)에 전기적으로 결합되고, 논리 트리(160)는 전력 레일(140) 및 노드(112)에 전기적으로 결합된다. 논리 '1'에 대응하는 고출력 신호를 노드(112)에서 발생하기 위하여(예를 들면,
Figure pct00003
), 노드(112)의 전압이 전력 레일(130)에 인가되는 전압(예를 들면, Vdd)에 근사하게 되도록 노드(112)를 "풀업"하기 위하여 논리 트리(150)가 노드(112)로부터 전력 레일(130)로 전도성 경로를 제공하도록 논리 트리로의 입력이 레그(110)의 논리 트리(150, 160)를 구동할 수 있다. 논리 '0'에 대응하는 저출력 신호를 노드(112)에서 발생하기 위하여(예를 들면,
Figure pct00004
), 노드(112)의 전압이 전력 레일(140)에 인가되는 전압(예를 들면, GND)에 근사하게 되도록 노드(112)를 "풀다운"하기 위하여 논리 트리(160)가 노드(112)로부터 전력 레일(140)로 전도성 경로를 제공하도록 논리 트리로의 입력이 레그(110)의 논리 트리(150, 160)를 구동할 수 있다.
레그(120)에 대해서는, 논리 트리(150, 160)가 전력 레일들(130, 140) 사이에서 회로를 형성하기 위하여 전기적으로 결합될 수 있으며, 논리 트리(160)는 전력 레일(130) 및 노드(122)에 전기적으로 결합되고, 논리 트리(150)는 전력 레일(140) 및 노드(122)에 전기적으로 결합된다. 논리 '1'에 대응하는 고출력 신호를 노드(122)에서 발생하기 위하여(예를 들면,
Figure pct00005
), 노드(122)의 전압이 전력 레일(130)에 인가되는 전압(예를 들면, Vdd)에 근사하게 되도록 노드(122)를 "풀업"하기 위하여 논리 트리(160)가 노드(122)로부터 전력 레일(130)로 전도성 경로를 제공하도록 논리 트리에 대한 입력이 레그(120)의 논리 트리(150, 160)를 구동할 수 있다. 논리 '0'에 대응하는 저출력 신호를 노드(122)에서 발생하기 위하여(예를 들면,
Figure pct00006
), 노드(122)의 전압이 전력 레일(140)에 인가되는 전압(예를 들면, GND)에 근사하게 되도록 노드(122)를 "풀다운"하기 위하여 논리 트리(150)가 노드(122)로부터 전력 레일(140)로 전도성 경로를 제공하도록 논리 트리로의 입력이 레그(120)의 논리 트리(150, 160)를 구동할 수 있다.
예시적인 실시예에서, 레그(110, 120)의 논리 트리(150)가 제1 입력 신호 세트에 의해 구동되도록 구성되고, 레그(110, 120)의 논리 트리(160)가 제1 입력 신호 세트와 상보적인 제2 입력 신호 세트에 의해 구동되도록 구성될 수 있다. 예를 들면, 논리 트리(150)가 논리 '1'에 대응하는 입력 신호에 의해 구동되면, 노드(112, 122)에서 각각 상보적인 출력 신호 OUT 및
Figure pct00007
을 발생하도록 촉진하기 위하여, 논리 트리(160)는 논리 '0'에 대응하는 상보적인 입력 신호에 의해 구동된다. 논리 트리(150, 160)는 하나 이상의 금속 산화물 반도체 전계효과 트랜지스터(MOSFET)에 의해 형성될 수 있다. 논리 트리(150, 160)를 형성하는 MOSFET는 논리 트리(150, 160)의 인스턴스들은 단극성 CMOS 논리 회로의 일부를 구성할 수 있도록 N-채널 MOSFET(NMOSFET) 또는 P-채널 MOSFET(PMOSFET)이다.
도 1에 나타낸 바와 같이, 부트스트래핑 회로 또는 모듈(170)은 전력원 및 접지에 전기적으로 결합될 수 있으며, 노드(112, 122)에 전기적으로 결합될 수 있다. 부트스트래핑 모듈(170)은 노드(112, 122)의 전압에 응답하여 노드(112, 122)의 전압을 증가시키거나 감소시킨다. 예를 들면, 노드(112)가 레그(110)의 논리 트리(150)에 의해 풀업되고 노드(122)가 레그(120)의 논리 트리(150)에 의해 풀다운되면, 부트스트래핑 회로는 노드(112)의 전압을 증가 또는 "부스트"하고 노드(122)의 전압을 감소하도록 작동할 수 있다. 논리 회로(100)에 부트스트래핑 모듈(170)이 없으면, 노드(112, 122) 중 하나가 풀업될 때 이들 노드 중 어느 곳의 결과적인 출력 전압이 전력 레일(130)에 인가된 전압 Vdd에 비해 낮을 것이며, 노드(112, 122) 중 하나가 풀다운될 때 이들 노드 중 어느 곳의 결과적인 출력 전압이 전력 레일(140)에 인가된 전압 GND 에 비해 높을 것이므로 "약한-고전압" 문제 또는 Vth-손실 문제가 존재할 것이다. 부트스트래핑 모듈(170)은 본원에서 기술된 바와 같이 노드(112, 122)에서 전압을 보상함으로써 약한 고전압 문제를 극복한다.
도 2는 단극성 논리 회로의 약한 고전압 또는 Vth-손실 문제를 보상하기 위한 본 개시에 따라 구현될 수 있는 부트스트래핑 모듈(200)의 예시적인 실시예의 회로도이다. 부트스트래핑 모듈(200)은 트랜지스터(210, 220, 230, 240) 및 커패시터(250, 260)를 포함할 수 있다. 일부 실시예에서, 커패시터(270)가 부트스트래핑 모듈(200) 내에 포함될 수 있다. 당업자가 다른 실시예에서 트랜지스터(210, 220, 230, 240)가 PMOSFET일 수 있음을 인식할 것이지만, 본 실시예에서, 트랜지스터는 NMOSFET일 수 있다.
트랜지스터(210)는 드레인 단자(212), 소스 단자(214) 및 게이트 단자(216)를 포함할 수 있다. 드레인 단자(212)는 전력 레일(202)에 전기적으로 결합될 수 있으며, 소스 단자(214)는 회로 노드(280)에 전기적으로 결합될 수 있고, 게이트 단자(216)는 노드(282)에 전기적으로 결합될 수 있다. 커패시터(250)는 노드들(280, 282) 사이에 전기적으로 결합될 수 있다.
트랜지스터(220)는 드레인 단자(222), 소스 단자(224) 및 게이트 단자(226)를 포함할 수 있다. 드레인 단자(222)는 전력 레일(202)에 전기적으로 결합될 수 있으며, 소스 단자(224)는 회로 노드(284)에 전기적으로 결합될 수 있고, 게이트 단자(226)는 노드(286)에 전기적으로 결합될 수 있다. 커패시터(260)는 노드들(284, 286) 사이에 전기적으로 결합될 수 있다.
트랜지스터(230)는 드레인 단자(232), 소스 단자(234) 및 게이트 단자(236)를 포함할 수 있다. 드레인 단자(232)는 노드(280)에 전기적으로 결합될 수 있으며, 소스 단자(234)는 전력 레일(204)에 전기적으로 결합될 수 있고, 게이트 단자(236)는 노드(284)에 전기적으로 결합될 수 있다.
트랜지스터(240)는 드레인 단자(242), 소스 단자(244) 및 게이트 단자(246)를 포함할 수 있다. 드레인 단자(242)는 노드(284)에 전기적으로 결합될 수 있으며, 소스 단자(244)는 전력 레일(204)에 전기적으로 결합될 수 있고, 게이트 단자(246)는 노드(280)에 전기적으로 결합될 수 있다.
예시적인 실시예에서, 부트스트래핑 모듈의 노드(282, 286)는 부트스트래핑 모듈(200)이 논리 회로에 대해 출력 전압을 보상할 수 있도록 논리 회로의 출력 노드(예를 들면, 노드(112, 122))에 전기적으로 결합될 수 있다. 커패시터(270)를 포함하는 실시예에 대해서, 커패시터(270)는 노드들(280, 284) 사이에 배치될 수 있다. 트랜지스터(210, 220)는 각각 노드(282, 286)의 전압에 기반하여 각각 노드(280, 284)를 풀업하도록 터닝될 수 있는 풀업 트랜지스터이다. 하나의 논리 값으로부터 다른 값으로 전이할 때 두 트랜지스터(210, 220)가 모두 온인 전이 시간 구간이 있을 수 있지만 트랜지스터(210, 220)는 일반적으로 동시에 ON 상태에 있지는 않는다. 트랜지스터(230, 240)는 풀다운 트랜지스터이며 부트스트래핑 회로의 래치를 형성하여, 래치가 트리거된 후, 적어도 하나의 풀업 트랜지스터(210, 220)가 각각 노드(282, 286)의 전압에 기여한다.
부트스트래핑 모듈(200)은 종래의 단극성 논리 회로(U-CMOS 또는 단극성 패스-게이트 회로)의 "약한 고전압" 또는 "Vth-손실" 문제를 극복하도록 구성된다. 예시적인 동작에서, 예를 들면, 논리 회로의 풀업 트랜지스터에 의하여 노드(282)가 고전압(즉, 논리 '1')으로 구동되고, 예를 들면, 논리 회로의 풀다운 트랜지스터에 의하여 노드(286)가 저전압(즉, 논리 '0')으로 구동될 때, 노드(282)의 전압은 전압 Vdd-Vth에 이르고 노드(282)는 플로팅된다. 부트스트래핑 모듈(200)의 트랜지스터(210)가 노드(282)의 전압으로 인하여 뒤이어서 켜지고(예를 들면, 트랜지스터(210)의 게이트-소스 전압이 트랜지스터(210)의 임계 전압을 넘는다), 게이트 단자(236)가 노드(284)로부터 저전압(논리 '0')을 수신함에 따라 트랜지스터(230)가 꺼지게 되어 래치를 트리거한다. 전류가 트랜지스터(210)를 통해 노드(280)로 흘러 들어가면, 노드(280)의 전압 레벨이 증가하고 트랜지스터(240)의 게이트(246)를 구동하여 트랜지스터(240)를 켠다(예를 들면, 트랜지스터(240)의 게이트-소스 전압이 트랜지스터(240)의 임계 전압을 넘는다). 노드(284)의 전압 레벨이 감소하고 트랜지스터(230)를 끈다(즉, 트랜지스터(230)의 게이트-소스 전압이 트랜지스터(230)의 임계 전압보다 낮다). 상술한 과정은 트랜지스터(230, 240)에 의해 구현된 래칭 메커니즘에 기반하여 노드(280)의 전압 레벨을 증가시키기 위한 시간의 지연을 제공한다.
트랜지스터(230)가 꺼지면, 노드(280)의 전압 레벨은 적어도 Vdd-2Vth로 풀업된다. 노드(280)에서의 전압 상승 동안에, 커패시터(250)를 통한 282와 280 사이의 용량성 결합으로 인하여 노드(282)의 전압이 Vdd -Vth보다 높은 값으로 부스트된다. 논리 회로의 트랜지스터에 의해 노드(286)가 풀업되고 논리 회로의 트랜지스터에 의해 노드(282)가 풀다운될 때에 유사한 동작이 일어난다.
도 3은 본 개시의 예시적인 실시예에 따른 U-CMOS 논리 회로(300)의 회로도이다. 논리 회로(300)는 NAND 논리 회로부(NAND부)(302), AND 논리 회로부(AND부)(304), 및 부트스트래핑 회로(200)의 예시적인 실시예를 포함한다. 논리 회로(300)의 NAND부(302)는 논리적 NAND 기능을 수행하도록 구성되고 논리 회로의 AND부(304)는 논리적 AND 기능을 수행하도록 구성될 수 있으며 NAND부(302)와 AND부(304)가 입력 신호 세트에 응답하여 상보적인 출력을 발생한다. 논리 회로(300)는, 예를 들면, NMOSFET 장치에 의해 구성된 전부 N-채널 CMOS 논리 회로이거나 PMOSFET 장치에 의해 구성된 전부 P-채널 CMOS 논리 회로일 수 있다. 본 실시예는 NMOSFET 장치를 포함하고 PMOSFET 장치는 포함하지 않는 U-CMOS 논리 회로에 대해 기술되었지만, 당업자라면 논리 회로(300)의 예시적인 실시예가 PMOSFET 장치를 포함하고 NMOSFET 장치를 제외하도록 구성될 수도 있음을 이해할 것이다.
NAND부(302)는 논리 트리(310) 및 논리 트리(330)를 포함할 수 있다. 논리 트리(310)는 서로 병렬로 배열된 트랜지스터(312, 314)를 포함한다. 트랜지스터(312, 314)의 각각은 전력 레일(306)과 회로 노드(390) 사이에 전기적으로 결합된다. 예시적인 실시예에서, 전압 Vdd가 전력 레일(306)에 인가될 수 있다. 트랜지스터(312)의 게이트 단자(316)는 입력 신호
Figure pct00008
에 의해 구동되며, 트랜지스터(314)의 게이트 단자(318)는 입력 신호
Figure pct00009
에 의해 구동된다.
NAND부(302)의 논리 트리(330)는 서로 직렬로 연결된 트랜지스터(332, 334)를 포함한다. 트랜지스터(332)는 노드(390) 및 트랜지스터(334)에 전기적으로 결합되고, 트랜지스터(334)는 트랜지스터(332)와 전력 레일(308) 사이에 전기적으로 결합된다. 예시적인 실시예에서, 전력 레일(308)은 접지에 전기적으로 결합될 수 있다. 트랜지스터(332)의 게이트 단자(336)는 입력 신호 A에 의해 구동되며, 트랜지스터(334)의 게이트 단자(338)는 입력 신호 B에 의해 구동된다. 입력 신호
Figure pct00010
는 입력 신호 A에 대해 상보적이며, 입력 신호 A가 높은 신호(즉, 논리 '1')일 때, 입력 신호
Figure pct00011
는 낮은 신호(즉, 논리 '0')이다. 입력 신호
Figure pct00012
는 입력 신호 B에 대해 상보적이며, 입력 신호 B가 높은 신호(즉, 논리 '1')일 때, 입력 신호
Figure pct00013
는 낮은 신호(즉, 논리 '0')이다. NAND부(302)의 출력 신호
Figure pct00014
은 회로 노드(390)의 출력일 수 있다.
AND부(304)는 논리 트리(350) 및 논리 트리(370)를 포함할 수 있다. 논리 트리(350)는 서로 직렬로 배열된 트랜지스터(352, 354)를 포함한다. 트랜지스터(352)는 전력 레일(306) 및 트랜지스터(354)에 전기적으로 결합되고, 트랜지스터(354)는 트랜지스터(352)와 회로 노드(392) 사이에 전기적으로 결합된다. 트랜지스터(352)의 게이트 단자(356)는 입력 신호 A에 의해 구동되며, 트랜지스터(354)의 게이트 단자(358)는 입력 신호 B에 의해 구동된다.
AND부(304)의 논리 트리(370)는 서로 병렬로 연결된 트랜지스터(372, 374)를 포함한다. 각각의 트랜지스터(372, 374)는 회로 노드(392)와 전력 레일(308) 사이에 전기적으로 결합된다. 트랜지스터(372)의 게이트 단자(376)는 입력 신호
Figure pct00015
에 의해 구동되며, 트랜지스터(374)의 게이트 단자(378)는 입력 신호
Figure pct00016
에 의해 구동된다. AND부(304)의 출력 신호 OUT은 회로 노드(392)에서 출력될 수 있다. 출력 신호
Figure pct00017
은 출력 신호 OUT에 대해 상보적이며, 출력 신호 OUT 이 높은 신호(즉, 논리 '1')일 때, 출력 신호
Figure pct00018
은 낮은 신호(즉, 논리 '0')이다.
부트스트래핑 모듈(200)은 도 2를 참조하여 기술되고 NAND부(302)의 노드 (390) 및 AND부(304)의 노드(392)에 전기적으로 결합되며, 종래의 U-CMOS 논리 회로의 "약한 고전압" 또는 "Vth-손실" 문제를 극복하기 위하여 노드(390, 392)에서 출력 전압을 보상하도록 구성된다. 예시적인 동작에서, NAND부(302)의 노드(390)가 고전압(즉, 논리 '1')으로 구동될 때 노드(392)는 저전압(즉, 논리 '0')으로 구동되며, 노드(390)에서의 전압은 Vdd-Vth의 전압에 도달한다. 트랜지스터(312, 314, 332, 334)를 통과하는 전류는 OFF 전류 레벨이며, 노드(390)가 플로팅하도록 한다. 부트스트래핑 모듈(200)의 트랜지스터(210)가 뒤이어서 노드(390)의 전압으로 인하여 켜지고(예를 들면, 트랜지스터(210)의 게이트-소스 전압이 트랜지스터(210)의 임계 전압을 초과하고), 트랜지스터(230)가 그의 게이트 단자(236)가 노드(284)로부터 저전압(논리 '0')을 수신함에 따라 꺼지고 래치를 트리거한다. 전류가 트랜지스터(210)를 통해 노드(280)로 흘러 들어감에 따라, 노드(280)의 전압 레벨이 증가하고 트랜지스터(240)의 게이트(246)를 구동하여 트랜지스터(240)를 켠다(예를 들면, 트랜지스터(240)의 게이트-소스 전압이 MOSFET(240)의 임계 전압을 초과한다). 노드(284)의 전압 레벨이 감소하고 MOSFET(230)을 끈다(예를 들면, MOSFET(230)의 게이트-소스 전압이 트랜지스터(230)의 임계 전압보다 낮다). 상술한 과정이 트랜지스터(230, 240)에 의해 구현되는 래칭 메커니즘에 기반하여 노드(280)에서 전압 레벨 증가를 위한 시간의 지연을 제공한다.
트랜지스터(230)가 꺼짐에 따라 노드(280)의 전압 레벨이 트랜지스터(210)에 의해 적어도 Vdd-2Vth로 풀업된다. 노드(280)에서의 전압 상승 동안에, 노드(390)의 전압이 캐패시터(250)를 통한 노드들(390, 280) 사이의 용량성 결합으로 인하여 Vdd-Vth보다 높은 값으로 부스트된다. AND부(304)에 대하여, 노드(392)의 전압이 풀다운 트랜지스터(372, 374)에 의해 감소한다.
노드(390)가 저전압 레벨(즉, 논리 '0')으로 구동될 때, 노드(392)는 고전압 레벨(즉, 논리 '1')로 구동된다. AND부에 대한 부트스트래핑 과정은 상술한 것과 유사하다. 예를 들면, 예시적인 동작에서, AND부(304)의 노드(392)가 고전압(즉, 논리 '1')으로 구동될 때, 노드(390)는 저전압(즉, 논리 '0')으로 구동되고, 노드(392)의 전압은 Vdd-Vth에 도달한다. 트랜지스터(352, 354, 372, 374)를 통과하는 전류는 OFF 전류 레벨이며, 노드(392)가 플로팅하도록 한다. 부트스트래핑 모듈(200)의 트랜지스터(220)가 뒤이어서 노드(392)의 전압으로 인하여 켜지고(예를 들면, 트랜지스터(220)의 게이트-소스 전압이 트랜지스터(220)의 임계 전압을 초과하고), 트랜지스터(240)가 그의 게이트 단자(246)가 노드(280)로부터 저전압(논리 '0')을 수신함에 따라 꺼지고 래치를 트리거한다. 전류가 트랜지스터(220)를 통해 노드(284)로 흘러 들어감에 따라, 노드(284)의 전압 레벨이 증가하고 트랜지스터(230)의 게이트(236)를 구동하여 트랜지스터(230)를 켠다(예를 들면, 트랜지스터(230)의 게이트-소스 전압이 MOSFET(230)의 임계 전압을 초과한다). 노드(280)의 전압 레벨이 감소하고 MOSFET(240)을 끈다(예를 들면, MOSFET(240)의 게이트-소스 전압이 트랜지스터(240)의 임계 전압보다 낮다). 상술한 과정이 트랜지스터(230, 240)에 의해 구현되는 래칭 메커니즘에 기반하여 노드(284)에서 전압 레벨의 증가를 위한 시간의 지연을 제공한다.
트랜지스터(240)가 꺼짐에 따라, 노드(284)의 전압 레벨은 트랜지스터(220)에 의해 적어도 Vdd-2Vth로 풀업된다. 노드(284)의 전압 상승 동안에, 커패시터(260)를 통한 노드(392, 284)의 용량성 결합으로 인하여 노드(392)의 전압이 Vdd-Vth보다 높은 값으로 부스트된다. NAND부(302)에 대하여, 노드(390)의 전압은 풀다운 트랜지스터(332, 334)에 의해 감소한다.
도 4a는 노드(390)가 고전압 레벨(즉, 논리 '1')로 구동되고 부트스트래핑 모듈(200)이 논리 회로(300)에 포함되지 않을 때 도 3의 노드(390)에서의 출력 전압 곡선(402)을 나타내는 그래프(400)이다. x-축은 시간을 나타내고 y-축은 전압을 나타낸다. 이상적인 계단형 곡선(404)이 그래프(400) 상에 제공되며, 이는 0 볼트(예를 들면, 접지)의 저전압 레벨로부터 1.2볼트(예를 들면, Vdd)의 고전압 레벨로의 계단형 전이를 나타낸다. 도 4a에 나타낸 바와 같이, 노드(390)가 고전압으로 구동될 때, 노드의 전압은 정상 상태(steady state)에서 약 1볼트로 증가하고, 곡선(402, 404) 사이의 정상 상태의 0.2볼트의 차이는 트랜지스터(312 및/또는 314)와 연관된 임계 전압을 나타내어 부트스트래핑 모듈이 사용되지 않을 때 노드(390)의 정상 상태 전압은 기껏해야 Vdd-Vth이다.
도 4b는 노드(390)가 고전압 레벨(즉, 논리 '1')로 구동되고 부트스트래핑 모듈(200)이 논리 회로(300)에 포함된 때 도 3의 노드(390)에서의 출력 전압 곡선(452)과 노드(280)에서의 출력 전압 곡선(454)을 나타내는 그래프(450)이다. x-축은 시간을 나타내고 y-축은 전압을 나타낸다. 이상적인 계단형 곡선(456)이 그래프(450) 상에 제공되며, 이는 0 볼트(예를 들면, 접지)의 저전압 레벨로부터 1.2볼트(예를 들면, Vdd)의 고전압 레벨로의 계단형 전이를 나타낸다. 도 4a에 나타낸 바와 같이, 노드(390)가 고전압으로 구동될 때, 노드의 전압은 커패시터(250)에 의해 제공되는 용량성 결합에 의해 정상 상태(steady state)에서 약 1.2볼트로 증가하고 부스트되며, 부트스트래핑 모듈이 사용될 때 노드(390)의 정상 상태 전압은 대략 Vdd이다. 도 4b에 나타낸 바와 같이, 노드(280)에서 전압이 실질적으로 증가하기 전에 시간 지연 T가 있으며, 그 결과로 노드(390)에서 전압의 지연된 부스팅이 일어난다.
도 5a 내지 도 5c는 각각 NAND/AND 논리 회로의 다른 구현에 대한 예시적인 대기 전류의 비교를 나타내는 그래프(502, 504, 506)이다. 도 5a는 논리 회로(300)의 실시예에서와 같은 U-CMOS NAND/AND 논리 회로에 대한 대기 전류에 대응한다. 도 5b는 종래의 CMOS NAND/AND 논리 회로(예를 들면, NMOSFET와 PMOSFET 양자를 사용하는 회로)의 대기 전류에 대응한다. 도 5c는 공핍 모드 NMOSFET NAND/AND 논리 회로(예를 들면, 공핍 모드 NMOSFET만을 사용하는 회로)에 대응한다. 각 그래프에 대해서, x-축은 시간을 나타내고 y-축은 전류를 나타낸다. 도 5a 및 5b에 나타낸 바와 같이, U-CMOS 논리 회로와 CMOS 논리 회로는 약 0.5 마이크로암페어 내지 약 1 마이크로암페어의 비슷한 대기 전류를 가지는 반면, 공핍 모드 NMOS 논리 회로(도 5c)는 약 100 마이크로암페어의 더 높은 대기 전류를 갖는다.
도 6은 본 개시의 예시적인 실시예에 따른 NOR/OR U-CMOS 논리 회로(600)의 회로도이다. 논리 회로(600)는 NOR부(602), OR부(604), 및 부트스트래핑 모듈(200)의 일 실시예를 포함할 수 있다. 논리 회로(600)의 본 실시예의 구조 및 동작은 논리 회로(600)를 통해 NOR 및 OR 논리 기능을 용이하게 하기 위하여 논리 회로(600)와 논리 회로(300)로의 입력이 다른 점을 제외하고는 실질적으로 논리 회로(300)와 유사하다. 논리 회로(600)의 NOR부(602)는 논리적 NOR 기능을 수행하도록 구성될 수 있으며 논리 회로의 OR부(604)는 논리적 OR 기능을 수행하도록 구성될 수 있으며 NOR부(602)와 OR부(604)가 입력 신호 세트에 응답하여 상보적인 출력을 발생한다. 논리 회로(600)는, 예를 들면, NMOSFET 장치에 의해 형성된 전부 N-채널 CMOS 논리 회로이거나 PMOSFET 장치에 의해 형성된 전부 P-채널 CMOS 논리 회로일 수 있다. 본 실시예는 NMOSFET 장치를 포함하고 PMOSFET 장치를 포함하지 않는 U-CMOS 논리 회로에 대해 기술되었지만, 당업자는 논리 회로(600)의 예시적인 실시예가 PMOSFET 장치를 포함하고 NMOSFET 장치를 제외하도록 구성될 수도 있음을 인식할 것이다.
NOR부(602)는 논리 트리(610) 및 논리 트리(630)를 포함할 수 있다. NOR부(602)의 논리 트리(610)는 서로 직렬로 배열된 트랜지스터(612, 614)를 포함한다. 트랜지스터(614)는 노드(690) 및 트랜지스터(612)에 전기적으로 결합되고, 트랜지스터(612)는 트랜지스터(614)와 전력 레일(606) 사이에 전기적으로 결합된다. 예시적인 실시예에서, 전압 Vdd가 전력 레일(606)에 인가될 수 있다. 트랜지스터(612)의 게이트 단자(616)는 입력 신호
Figure pct00019
에 의해 구동되며, 트랜지스터(614)의 게이트 단자(618)는 입력 신호
Figure pct00020
에 의해 구동된다.
논리 트리(630)는 서로 병렬로 연결된 트랜지스터(632, 634)를 포함한다. 트랜지스터(632, 634) 각각은 전력 레일(608)과 회로 노드(690) 사이에 전기적으로 결합된다. 예시적인 실시예에서, 전력 레일(608)에 접지가 적용될 수 있다. 트랜지스터(632)의 게이트 단자(636)는 입력 신호 A에 의해 구동되며, 트랜지스터(634)의 게이트 단자(638)는 입력 신호 B에 의해 구동된다. 입력 신호
Figure pct00021
는 입력 신호 A에 대해 상보적이며, 입력 신호 A가 높은 신호(즉, 논리 '1')일 때, 입력 신호
Figure pct00022
는 낮은 신호(즉, 논리 '0')이다. 입력 신호
Figure pct00023
는 입력 신호 B에 대해 상보적이며, 입력 신호 B가 높은 신호(즉, 논리 '1')일 때, 입력 신호
Figure pct00024
는 낮은 신호(즉, 논리 '0')이다. NOR부(602)의 출력 신호
Figure pct00025
은 회로 노드(690)에서 출력될 수 있다.
OR부(604)는 논리 트리(650) 및 논리 트리(670)를 포함할 수 있다. OR부(604)의 논리 트리(650)는 서로 병렬로 배열된 트랜지스터(652, 654)를 포함한다. 트랜지스터(652, 654) 각각은 회로 노드(692)와 전력 레일(606) 사이에 전기적으로 결합된다. 트랜지스터(652)의 게이트 단자(656)는 입력 신호 A에 의해 구동되며, 트랜지스터(654)의 게이트 단자(658)는 입력 신호 B에 의해 구동된다.
논리 트리(670)는 서로 직렬로 연결된 트랜지스터(672, 674)를 포함한다. 트랜지스터(674)는 전력 레일(608) 및 트랜지스터(672)에 전기적으로 결합되고, 트랜지스터(672)는 트랜지스터(674)와 회로 노드(692) 사이에 전기적으로 결합된다. 트랜지스터(672)의 게이트 단자(676)는 입력 신호
Figure pct00026
에 의해 구동되며, 트랜지스터(674)의 게이트 단자(678)는 입력 신호
Figure pct00027
에 의해 구동된다. OR부(604)의 출력 신호 OUT은 회로 노드(692)의 출력일 수 있다. 출력 신호
Figure pct00028
은 출력 신호 OUT에 대해 상보적이며, 출력 신호 OUT 이 높은 신호(즉, 논리 '1')일 때, 출력 신호
Figure pct00029
은 낮은 신호(즉, 논리 '0')이다.
부트스트래핑 모듈(200)은 도 2를 참조하여 설명되고 NOR부(602)의 노드(690) 및 NOR부(604)의 노드(692)에 전기적으로 결합된다. 노드(690)는 커패시터(250)를 통해 부트스트래핑 모듈의 노드(280)에 용량성 결합되고 노드(692)는 커패시터(260)를 통해 노드(284)에 용량적으로 결합된다. 부트스트래핑 모듈(200)은 종래의 U-CMOS 논리 회로의 "약한 고전압" 또는 "Vth-손실" 문제를 극복하기 위하여 노드(690, 692)에서의 출력 전압을 보상하도록 구성된다. 본원에서 기술된 바와 같이, 예시적인 작동에서, NOR부(602)의 노드(690)는 고전압(즉, 논리 '1')으로 구동되고, 노드(692)는 저전압(즉, 논리 '0')으로 구동될 때, 노드(690)의 전압은 본원에서 기술된 바와 같이 부트스트래핑 모듈(200)에 의해 부스트되어 노드(690)의 전압이 Vdd-Vth가 아니라 대략 공급 전압 Vdd가 된다. 유사하게, 예시적인 작동에서, NOR부(604)의 노드(692)는 고전압(즉, 논리 '1')으로 구동되고, 노드(690)는 저전압(즉, 논리 '0')으로 구동될 때, 노드(692)의 전압은 본원에서 기술된 바와 같이 부트스트래핑 모듈(200)에 의해 부스트되어 노드(692)의 전압이 Vdd-Vth가 아니라 대략 공급 전압 Vdd가 된다.
도 7은 본 개시에 따른 예시적인 부트스트래핑 회로를 포함하는 전가산기 회로의 예시적인 실시예의 회로도이다. 도 7에 나타낸 바와 같이, 전가산기 회로는 노드(710, 720, 730, 740)를 포함하며, 그 각각은 고전압(즉, 논리 '1') 또는 저전압(즉, 논리 '0')으로 구동될 수 있다. 노드(710, 720)는 노드의 상보적 쌍을 형성하여, 노드(710)가 고전압일 때는 노드(720)는 저전압이고 그 반대의 경우도 가능하다. 유사하게, 노드(730, 740)가 노드의 상보적 쌍을 형성하여, 노드(730)가 고전압일 때는 노드(740)는 저전압이고 반대의 경우도 가능하다. 부트스트래핑 모듈(200)의 제1 인스턴스는 노드(710)가 커패시터(250)를 통해 노드(280)와 용량성 결합되고 노드(720)가 노드(284)와 용량성 결합되도록 노드들(710, 720) 사이에 전기적으로 결합될 수 있다. 부트스트래핑 모듈(200)의 제2 인스턴스는 노드(730)가 커패시터(250)를 통해 노드(280)와 용량성 결합되고 노드(740)가 노드(284)와 용량성 결합되도록 출력 노드들(730, 740) 사이에 결합될 수 있다. 부트스트래핑 모듈(200)의 인스턴스들은 본원에서 기술된 바와 같이 작동할 수 있으며 임의의 출력 노드의 전압이 전가산기 회로(700)의 트랜지스터에 의해 풀업될 때 노드(710, 720, 730, 740)로 부스트된 전압을 제공할 수 있다. 도 8a 내지 도 8e는 전가산기 회로(700)의 부트스트래핑 모듈(200)의 효과를 보여주기 위한 도 7의 전가산기(700)에 대한 다양한 입력 및 출력 파형의 그래프(802, 804, 806, 808, 810)이다.
도 9는 종래의 CMOS 전가산기 회로와 NMOSFET 장치만을 사용하는 U-CMOS 전가산기 회로 사이의 지연(902, 904) 비교의 시뮬레이션을 각각 나타내는 그래프(900)이다. x-축은 전자 이동도 증강비를 나타내고 y-축은 시간 지연을 나타낸다. 도 9에 도시된 바와 같이, U-CMOS 전가산기 회로는 일반적으로 종래의 CMOS 전가산기에 비해 짧은 시간 지연을 겪으며, U-CMOS 전가산기 회로와 CMOS 전가산기 회로의 시간 지연 차이는 전자 이동도 증강비가 증가함에 따라 증가한다. 도 9에 나타낸 바와 같이, 종래의 CMOS 회로는 낮은 정공 이동도에 의해 저해된다. 종래의 CMOS 전가산기 회로의 지연은 낮은 정공 이동도로 인하여 일부 InGaAs NMOSFET에서 그러한 것과 같이, Si에 비해 10배나 전자 이동도를 증가시킨 후에도 1.5배 미만으로 개선된다. 이와 반대로, 높은 전자 이동도의 이점은 부트스트래핑 블록을 갖는 U-CMOS 논리의 사용에 의해 완전히 구현될 수 있다.
도 10은 직렬 연결된 다수의 U-CMOS AND 게이트(1002a-n)를 포함하는 회로(1000)를 나타내는 회로도이다. U-CMOS AND 게이트는 논리 회로(300)의 예시적인 실시예로 형성할 수 있다. 도 11a 및 도 11b는 각각 AND 게이트의 출력 전압에 대한 부트스트래핑 모듈(200)의 실시예의 효과를 도시하는 그래프(1100, 1150)이다. 도 11a는 부트스트래핑 모듈(200)이 사용될 때, 회로(1000) 내의 제1, 제5, 및 제10 AND 게이트의 출력을 나타내고, 도 11b는 부트스트래핑 모듈(200)이 사용되지 않을 때, 제1, 제5, 및 제10 AND 게이트의 출력을 나타낸다. 도 11b에 나타낸 바와 같이, 제1, 제5, 및 제10 AND 게이트의 출력은 각각 대략 1.2 볼트의 공급 전압 Vdd와 같도록 높게 구동될 수 있는 반면, 도 11a에서의 부트스트래핑 모듈(200)이 없는 AND 게이트의 구현이 신호가 AND 게이트를 통해 전파됨에 따라 AND 게이트의 출력 전압이 감소하며, 제1 AND 게이트는 대략 공급 전압보다 낮은 임계 전압(Vth)이고, 제5 AND 게이트는 대략 공급 전압의 절반이며, 제10 AND 게이트는 대략 공급 전압의 1/3이 된다는 것을 보여준다.
도 12는 패스-게이트XOR/XNOR 논리 회로(1200)의 회로도이다. 논리 회로는 XOR부(1202), XNOR부(1204), 및 부트스트래핑 모듈(200)의 예시적인 실시예를 포함한다. XOR부(1202)는 배타적 OR 논리 기능을 수행하도록 구성된다. XNOR부(1204)는 배타적 NOR 논리 기능을 수행하도록 구성된다. 논리 회로(1200)는, 예를 들면, NMOSFET 장치에 의해 형성된 전부 N-채널 CMOS 논리 회로이거나 PMOSFET 장치에 의해 형성된 전부 P-채널 CMOS 논리 회로일 수 있다. 본 실시예는 NMOSFET 장치를 포함하고 PMOSFET 장치는 포함하지 않는 U-CMOS 논리 회로에 대해 기술되었지만, 당업자는 논리 회로(1200)의 예시적인 실시예가 PMOSFET 장치를 포함하고 NMOSFET 장치를 제외하도록 구성될 수도 있음을 인식할 것이다.
도 12에 나타낸 바와 같이, XOR부(1202)는 트랜지스터(1210)와 트랜지스터(1212)를 포함한다. 트랜지스터(1210)는 드레인 단자(1214), 소스 단자(1216) 및 게이트 단자(1218)를 포함한다. 트랜지스터(1212)는 드레인 단자(1220), 소스 단자(1222) 및 게이트 단자(1224)를 포함한다. 소스 단자(1216, 1222)는 각각 노드(1290)에 전기적으로 결합된다. 트랜지스터(1210)의 드레인 단자는 입력 신호 A를 수신하도록 구성되고, 드레인 단자는 입력 신호 A에 대해 상보적인 입력 신호
Figure pct00030
를 수신하도록 구성된다. 트랜지스터(1212)의 게이트 단자(1224)는 입력 신호 B 를 수신하도록 구성되고, 게이트 단자(1218)는 입력 신호 B 에 상보적인 입력 신호
Figure pct00031
를 수신하도록 구성된다.
XNOR부(1204)는 트랜지스터(1230)와 트랜지스터(1232)를 포함한다. 트랜지스터(1230)는 드레인 단자(1234), 소스 단자(1236) 및 게이트 단자(1238)를 포함한다. 트랜지스터(1232)는 드레인 단자(1240), 소스 단자(1242) 및 게이트 단자(1244)를 포함한다. 소스 단자(1236, 1242)는 각각 노드(1292)에 전기적으로 결합된다. 트랜지스터(1230)의 드레인 단자(1234)는 입력 신호 A를 수신하도록 구성되고, 드레인 단자(1240)는 입력 신호A에 대해 상보적인 입력 신호
Figure pct00032
를 수신하도록 구성된다. 트랜지스터(1230)의 게이트 단자(1238)는 입력 신호 B를 수신하도록 구성되고, 게이트 단자(1244)는 입력 신호 B에 상보적인 입력 신호
Figure pct00033
를 수신하도록 구성된다.
부트스트래핑 모듈(200)은 도 2를 참조하여 설명되고 XOR부(1202)의 노드(1290) 및 XNOR부(1204)의 노드(1292)에 전기적으로 결합된다. 노드(1290)는 커패시터(250)를 통해 부트스트래핑 모듈의 노드(280)에 용량성 결합되고 노드(1292)는 커패시터(260)을 통해 노드(284)에 용량성 결합된다. 부트스트래핑 모듈(200)은 종래의 패스-게이트 U-CMOS 논리 회로의 "약한 고전압" 또는 "Vth-손실" 문제를 극복하기 위하여 노드(1290, 1292)에서의 출력 전압을 보상하도록 구성된다. 본원에서 기술된 바와 같이, 예시적인 작동에서, XOR부(1202)의 노드(1290)는 고전압(즉, 논리 '1')으로 구동되고, 노드(1292)는 저전압(즉, 논리 '0')으로 구동될 때, 노드(1290)의 전압은 본원에서 기술된 바와 같이 부트스트래핑 모듈(200)에 의해 부스트되어 노드(1290)의 전압이 Vdd-Vth가 아니라 대략 공급 전압 Vdd가 된다. 유사하게, 예시적인 작동에서, XNOR부(1204)의 노드(1292)는 고전압(즉, 논리 '1')으로 구동되고, 노드(1290)는 저전압(즉, 논리 '0')으로 구동될 때, 노드(1292)의 전압은 본원에서 기술된 바와 같이 부트스트래핑 모듈(200)에 의해 부스트되어 노드(1292)의 전압이 Vdd-Vth가 아니라 대략 공급 전압 Vdd가 된다.
도 13a는 노드(1290)가 트랜지스터(1210, 1212) 중 하나에 의해 고전압 레벨(즉, 논리 '1')로 구동되고 부트스트래핑 모듈(200)이 논리 회로(1200)에 포함되지 않을 때 도 12의 노드(1290)에서의 출력 전압 곡선(1302)를 나타내는 그래프(1300)이다. x-축은 시간을 나타내고 y-축은 전압을 나타낸다. 이상적인 계단형 곡선(1304)이 그래프(1300) 상에 제공되며, 이는 0볼트(예를 들면, 접지)의 저전압 레벨로부터 1.2볼트(예를 들면, Vdd)의 고전압 레벨로의 계단형 전이를 나타낸다. 도 13a에 나타낸 바와 같이, 노드(1290)가 고전압으로 구동될 때, 노드의 전압은 정상 상태에서 약 0.9볼트로 증가하며, 부트스트래핑 모듈이 사용되지 않을 때 노드(1290)의 정상 상태 전압은 기껏해야 Vdd-Vth가 된다.
도 13b는 노드(1290)가 고전압 레벨(즉, 논리 '1')로 구동되고 부트스트래핑 모듈(200)이 논리 회로(1200)에 포함될 때 도 12의 노드(1290)에서의 출력 전압 곡선(1352)과 노드(280)에서의 출력 전압 곡선(1354)을 나타내는 그래프(1350)이다. x-축은 시간을 나타내고 y-축은 전압을 나타낸다. 이상적인 계단형 곡선(1356)이 그래프(1350) 상에 제공되며, 이는 0볼트(예를 들면, 접지)의 저전압 레벨로부터 1.2볼트(예를 들면, Vdd)의 고전압 레벨로의 계단형 전이를 나타낸다. 도 12에 나타낸 바와 같이, 노드(1290)가 고전압으로 구동될 때, 노드의 전압이 증가하고 커패시터(250)에 의해 제공되는 용량성 결합에 의하여 정상 상태에서 노드(280)에서의 전압에 의해 약 1.2볼트로 부스트되어, 부트스트래핑 모듈이 사용될 때 노드(1290)의 정상 상태 전압은 대략 Vdd가 된다. 도 13b에 나타낸 바와 같이, 노드(280)에서 전압이 실질적으로 증가하기 전에 시간 지연 T가 존재하며, 이는 노드(1290)의 전압의 지연 부스팅을 초래한다.
본 명세서에 개시된 주제의 특정 실시예에 대한 전술한 설명은 예시 및 설명의 목적으로 제시되었으며, 본 명세서에 기재된 주제의 범위를 한정하려고 의도하지 않는다. 다른 다양한 실시예, 변경 및 적용이 전술한 설명 및 첨부 도면들로부터 당업자에게 명료하게 될 것이라는 것이 충분히 고려된다. 따라서, 이러한 다른 실시예, 변경 및 적용은 첨부된 청구범위의 범위 내에 포함되는 것으로 의도된다. 또한, 당업자는 본 명세서에 기술된 실시예, 변경 및 적용이 특정 환경의 맥락에 있고, 본 명세서에 기술된 주제는 이에 한정되지 않으며, 여러 가지 다른 방법, 환경 및 목적으로 유익하게 적용될 수 있음을 이해할 것이다. 따라서, 아래에 기재된 청구범위는 본 명세서에 개시된 바와 같은 새로운 특징 및 기술의 전체 범위 및 사상을 고려하여 해석되어야 한다.

Claims (22)

  1. 하나 이상의 입력 값에 응답하여 제1 회로 노드에서 논리 값을 출력하도록 구성되는 논리 모듈; 및
    상기 제1 회로 노드에 용량성 결합된 부트스트래핑(bootstrapping) 모듈을 포함하며,
    상기 부트스트래핑 모듈은 상기 제1 논리 모듈에 의해 출력되는 논리 값에 기반하여 상기 제1 회로 노드의 전압에 기여하도록 구성되는 논리 회로.
  2. 제1항에 있어서, 상기 부트스트래핑 모듈은 상기 제1 회로 노드의 전압 및 상기 제1 회로 노드의 전압과 연관된 논리 값에 상보적인 논리 값을 나타내는 제2 회로 노드의 전압에 응답하는 논리 회로.
  3. 제1항에 있어서, 상기 논리 모듈 및 상기 부트스트래핑 모듈은 다수의 트랜지스터를 포함하며, 상기 다수의 트랜지스터 각각은 단일 채널형을 갖는 논리 회로.
  4. 제1항에 있어서, 상기 단일 채널형은 N-채널 MOSFET 또는 P-채널 MOSFET인 논리 회로.
  5. 제1항에 있어서, 상기 제1 회로 노드에서 상기 논리 모듈에 의해 출력되는 논리 값에 비교하여 상보적인 논리 값을 제2 회로 노드에서 출력하도록 구성되는 상보성 논리 모듈을 더 포함하는 논리 회로.
  6. 제5항에 있어서, 상기 부트스트래핑 모듈은:
    제1 전력 레일에 전기적으로 결합된 제1 단자, 제2 단자, 및 상기 제2 단자에 용량성 결합되고 상기 제1 회로 노드에 전기적으로 결합된 제3 단자를 갖는 제1 풀업 트랜지스터; 및
    제1 전력 레일에 전기적으로 결합된 제1 단자, 제2 단자, 및 상기 제2 단자에 용량성 결합되고 상기 제2 회로 노드에 전기적으로 결합된 제3 단자를 갖는 제2 풀업 트랜지스터를 포함하며, 상기 제2 풀업 트랜지스터는 상기 제1 풀업 트랜지스터와 병렬 회로 구성으로 배열되는 논리 회로.
  7. 제6항에 있어서, 상기 부트스트래핑 모듈은:
    상기 제1 및 제2 풀업 트랜지스터의 상기 제2 단자들에 전기적으로 결합되어 상기 제2 단자들의 전압을 제어하는 래치 회로를 더 포함하는 논리 회로.
  8. 제7항에 있어서, 상기 래치 회로는:
    제1 단자, 제2 단자, 및 제3 단자를 갖는 제1 풀다운 트랜지스터를 포함하며, 상기 제1 풀다운 트랜지스터의 상기 제1 단자는 상기 제1 풀업 트랜지스터의 상기 제2 단자에 전기적으로 결합되고, 상기 제1 풀다운 트랜지스터의 상기 제2 단자는 제2 전력 레일에 전기적으로 결합되고, 상기 제3 단자는 상기 제2 풀업 트랜지스터의 상기 제2 단자에 전기적으로 결합되는 논리 회로.
  9. 제8항에 있어서, 상기 래치 회로는:
    제1 단자, 제2 단자, 및 제3 단자를 갖는 제2 풀다운 트랜지스터를 더 포함하며, 상기 제2 풀다운 트랜지스터의 상기 제1 단자는 상기 제2 풀업 트랜지스터의 상기 제2 단자에 전기적으로 결합되고, 상기 제2 풀다운 트랜지스터의 상기 제2 단자는 상기 제2 전력 레일에 전기적으로 결합되고, 상기 제2 풀다운 트랜지스터의 상기 제3 단자는 상기 제1 풀업 트랜지스터의 상기 제2 단자에 전기적으로 결합되는 논리 회로.
  10. 제1항에 있어서, 상기 논리 모듈은 논리 NAND 게이트, 논리 AND 게이트, 논리 OR 게이트, 논리 NOR 게이트, 배타적(exclusive) OR 게이트, 또는 배타적 NOR 게이트 중 적어도 하나인 논리 회로.
  11. 제1항에 있어서, 상기 논리 모듈은 전가산기 회로(full adder circuit)의 일부를 포함하는 논리 회로.
  12. 단일 채널형의 제1 다수의 트랜지스터를 포함하는 단극성 논리 회로로서, 상기 단극성 논리 회로는 제1 회로 노드 및 제2 회로 노드를 가지고, 상기 제1 및 제2 회로 노드는 입력 신호 세트에 응답하여 상보적인 논리 값을 제공하도록 구성되는, 상기 단극성 논리 회로; 및
    단일 채널형의 제2 다수의 트랜지스터를 포함하는 부트스트래핑 모듈로서, 상기 부트스트래핑 모듈은 상기 제1 및 제2 노드에 용량성 결합되고, 상기 제1 및 제2 노드의 상보적인 논리 값에 기반하여 상기 제1 회로 노드의 전압에 기여하도록 구성되는, 상기 부트스트래핑 모듈을 포함하는 집적 회로.
  13. 제12항에 있어서, 상기 부트스트래핑 모듈은:
    제1 전력 레일에 전기적으로 결합된 제1 단자, 제2 단자, 및 상기 제2 단자에 용량성 결합되고 상기 제1 회로 노드에 전기적으로 결합된 제3 단자를 갖는 제1 풀업 트랜지스터; 및
    전압원에 전기적으로 결합된 제1 단자, 제2 단자, 및 상기 제2 단자에 용량성 결합되고 상기 제2 회로 노드에 전기적으로 결합된 제3 단자를 갖는 제2 풀업 트랜지스터를 포함하며, 상기 제2 풀업 트랜지스터는 상기 제1 풀업 트랜지스터와 병렬 회로 구성으로 배열되는 집적 회로.
  14. 제13항에 있어서, 상기 부트스트래핑 모듈은:
    제1 단자, 제2 단자, 및 제3 단자를 갖는 제1 풀다운 트랜지스터를 더 포함하며, 상기 제1 풀다운 트랜지스터의 상기 제1 단자는 상기 제1 풀업 트랜지스터의 상기 제2 단자에 전기적으로 결합되고, 상기 제1 풀다운 트랜지스터의 상기 제2 단자는 제2 전력 레일에 전기적으로 결합되고, 상기 제3 단자는 상기 제2 풀업 트랜지스터의 상기 제2 단자에 전기적으로 결합되는 집적 회로.
  15. 제14항에 있어서, 상기 부트스트래핑 모듈은:
    제1 단자, 제2 단자, 및 제3 단자를 갖는 제2 풀다운 트랜지스터를 더 포함하며, 상기 제2 풀다운 트랜지스터의 상기 제1 단자는 상기 제2 풀업 트랜지스터의 상기 제2 단자에 전기적으로 결합되고, 상기 제2 풀다운 트랜지스터의 상기 제2 단자는 상기 제2 전력 레일에 전기적으로 결합되고, 상기 제2 풀다운 트랜지스터의 상기 제3 단자는 상기 제1 풀업 트랜지스터의 상기 제2 단자에 전기적으로 결합되는 집적 회로.
  16. 제12항에 있어서, 상기 논리 회로는 논리 NAND 게이트, 논리 AND 게이트, 논리 OR 게이트, 논리 NOR 게이트, 배타적 OR 게이트, 또는 배타적 NOR 게이트 중 적어도 하나를 포함하는 집적 회로.
  17. 이중-레일(dual-rail) 단극성 논리 회로를 위한 부트스트래핑 회로에 있어서,
    제1 전력 레일에 전기적으로 결합된 제1 단자, 제2 단자, 및 상기 제2 단자에 용량적으로 결합된 제3 단자를 갖는 제1 풀업 트랜지스터; 및
    상기 제2 단자에 전기적으로 결합되어 상기 제3 단자의 전압에 기반하여 상기 제2 단자의 전압을 제어하는 래치 회로를 포함하는 부트스트래핑 회로.
  18. 제17항에 있어서, 상기 제1 풀업 트랜지스터의 상기 제2 단자의 전압은 상기 제1 풀업 트랜지스터의 상기 제2 단자와 제3 단자 사이에 배치된 커패시터를 통해 상기 제1 풀업 트랜지스터의 상기 제3 단자의 전압에 기여하는 부트스트래핑 회로.
  19. 제17항에 있어서,
    전압원에 전기적으로 결합된 제1 단자, 제2 단자, 및 상기 제2 단자에 용량성 결합된 제3 단자를 갖는 제2 풀업 트랜지스터를 더 포함하며, 상기 제2 풀업 트랜지스터는 상기 제1 풀업 트랜지스터와 병렬 회로 구성으로 배열되는 부트스트래핑 회로.
  20. 제19항에 있어서, 상기 제1 풀업 트랜지스터의 상기 제2 단자의 전압은 상기 제1 풀업 트랜지스터의 상기 제2 단자와 제3 단자 사이에 배치된 커패시터를 통해 상기 제1 풀업 트랜지스터의 상기 제3 단자의 전압에 기여하는 부트스트래핑 회로.
  21. 제19항에 있어서, 상기 래치 회로는:
    제1 단자, 제2 단자, 및 제3 단자를 갖는 제1 풀다운 트랜지스터를 포함하며, 상기 제1 풀다운 트랜지스터의 상기 제1 단자는 상기 제1 풀업 트랜지스터의 상기 제2 단자에 전기적으로 결합되고, 상기 제1 풀다운 트랜지스터의 상기 제2 단자는 제2 전력 레일에 전기적으로 결합되고, 상기 제3 단자는 상기 제2 풀업 트랜지스터의 상기 제2 단자에 전기적으로 결합되는 부트스트래핑 회로.
  22. 제21항에 있어서, 상기 래치 회로는:
    제1 단자, 제2 단자, 및 제3 단자를 갖는 제2 풀다운 트랜지스터를 더 포함하며, 상기 제2 풀다운 트랜지스터의 상기 제1 단자는 상기 제2 풀업 트랜지스터의 상기 제2 단자에 전기적으로 결합되고, 상기 제2 풀다운 트랜지스터의 상기 제2 단자는 상기 제2 전력 레일에 전기적으로 결합되고, 상기 제2 풀다운 트랜지스터의 상기 제3 단자는 상기 제1 풀업 트랜지스터의 상기 제2 단자에 전기적으로 결합되는 부트스트래핑 회로.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102105945B1 (ko) * 2018-12-10 2020-04-29 포항공과대학교 산학협력단 의사 상보성 로직 네트워크

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10079602B1 (en) 2017-10-10 2018-09-18 Tacho Holdings, Llc Unipolar latched logic circuits
US10505540B2 (en) 2017-03-08 2019-12-10 Tacho Holdings, Llc Unipolar logic circuits
US11750191B2 (en) 2017-10-10 2023-09-05 Tacho Holdings, Llc Three-dimensional logic circuit
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US10727835B2 (en) 2017-10-10 2020-07-28 Tacho Holdings, Llc Three-dimensional logic circuit

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4038567A (en) 1976-03-22 1977-07-26 International Business Machines Corporation Memory input signal buffer circuit
US4689763A (en) 1985-01-04 1987-08-25 Advanced Micro Devices, Inc. CMOS full adder circuit
US5694061A (en) * 1995-03-27 1997-12-02 Casio Computer Co., Ltd. Semiconductor device having same conductive type MIS transistors, a simple circuit design, and a high productivity
WO2006124953A2 (en) * 2005-05-16 2006-11-23 Georgia Tech Research Corporation Systems and methods for programming large-scale field-programmable analog arrays
JP2009509449A (ja) 2005-09-20 2009-03-05 エヌエックスピー ビー ヴィ 単一しきい値・単一導電型論理回路
GB2459661A (en) * 2008-04-29 2009-11-04 Sharp Kk A low power NMOS latch for an LCD scan pulse shift register
WO2010007478A1 (en) 2008-06-13 2010-01-21 Yale University Improved complementary metal oxide semiconductor devices
CN101692603B (zh) * 2009-04-21 2012-05-09 浙江大学 增益自举型c类反向器及其应用电路
KR102689629B1 (ko) * 2009-10-16 2024-07-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP6228770B2 (ja) * 2013-07-17 2017-11-08 サイプレス セミコンダクター コーポレーション 充放電型発振回路
JP6370279B2 (ja) * 2015-09-09 2018-08-08 三菱電機株式会社 ブートストラップ補償回路およびパワーモジュール

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102105945B1 (ko) * 2018-12-10 2020-04-29 포항공과대학교 산학협력단 의사 상보성 로직 네트워크
WO2020122524A1 (ko) * 2018-12-10 2020-06-18 포항공과대학교 산학협력단 의사 상보성 로직 네트워크
US11483003B2 (en) 2018-12-10 2022-10-25 POSTECH Research and Business Development Foundation Pseudo-complementary logic network

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