KR102105945B1 - 의사 상보성 로직 네트워크 - Google Patents

의사 상보성 로직 네트워크 Download PDF

Info

Publication number
KR102105945B1
KR102105945B1 KR1020180158357A KR20180158357A KR102105945B1 KR 102105945 B1 KR102105945 B1 KR 102105945B1 KR 1020180158357 A KR1020180158357 A KR 1020180158357A KR 20180158357 A KR20180158357 A KR 20180158357A KR 102105945 B1 KR102105945 B1 KR 102105945B1
Authority
KR
South Korea
Prior art keywords
pull
logic
circuit
type transistor
down circuit
Prior art date
Application number
KR1020180158357A
Other languages
English (en)
Inventor
김은환
김재준
Original Assignee
포항공과대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 포항공과대학교 산학협력단 filed Critical 포항공과대학교 산학협력단
Priority to KR1020180158357A priority Critical patent/KR102105945B1/ko
Priority to CN201980082045.9A priority patent/CN113196667B/zh
Priority to PCT/KR2019/017283 priority patent/WO2020122524A1/ko
Priority to US17/298,917 priority patent/US11483003B2/en
Application granted granted Critical
Publication of KR102105945B1 publication Critical patent/KR102105945B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
    • H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
    • H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits

Abstract

본 실시예에 의한 의사 상보성 로직 네트워크는 N 타입 트랜지스터의 제1 풀 업 회로(pull up circuit)와 제1 풀 다운 회로(pull down circuit)를 포함하는 제1 로직 스테이지 및 제2 풀 업 회로와 N 타입 트랜지스터의 제2 풀 다운 회로를 포함하는 제2 로직 스테이지를 포함하며, 제2 로직 스테이지의 출력 신호는 제1 풀 다운 회로의 입력으로 제공되며, 제1 풀 업 회로는 제2 풀 다운 회로를 포함한다.

Description

의사 상보성 로직 네트워크{PSEUDO COMPLEMENTARY LOGIC NETWORK}
본 기술은 의사 상보성 로직 네트워크에 관련된 것이다.
유기 트랜지스터(organic transistor) 또는 박막 트랜지스터(thin film transistor) 공정은 소자 자체가 유연하고(flexible) 투명하며(transparent) 제조 시 상향식(bottom-up) 증착이 가능하여 넓은 응용분야를 가진다.
유기물 트랜지스터, 박막 트랜지스터들은 n-타입과 p-타입의 캐리어(carrier)의 이동도(mobility) 차이가 커서 상보형 회로(complementary circuit)로 집적하기 어렵다. 이 때문에 집적회로(IC: Integrated Circuit)를 제작하는데 있어 동일한 타입의 트랜지스터로만 회로가 구성된다.
그러나, 상보적 회로를 이용하지 않고 N 타입 트랜지스터로만 혹은 P 타입 트랜지스터로만 로직(logic)을 구현하면 정적 소모 전류가 커서 소모 전력이 증가하며, 노이즈 마진이 충분하지 않다.
본 기술은 유기물 트랜지스터 혹은 박막 트랜지스터 중 N 타입 트랜지스터로만 혹은 P 타입 트랜지스터로만 로직(logic)을 구현하되, 의사 상보적으로(pseudo complementarily) 동작하여 전력 소모를 감소시킬 수 있는 의사 상보성 단극성 로직 소자를 제공하는 것이 주된 목표 중 하나이다.
본 실시예에 의한 의사 상보성 로직 네트워크는 N 타입 트랜지스터의 제1 풀 업 회로(pull up circuit)와 제1 풀 다운 회로(pull down circuit)를 포함하는 제1 로직 스테이지 및 제2 풀 업 회로와 N 타입 트랜지스터의 제2 풀 다운 회로를 포함하는 제2 로직 스테이지를 포함하며, 제2 로직 스테이지의 출력 신호는 제1 풀 다운 회로의 입력으로 제공되며, 제1 풀 업 회로는 제2 풀 다운 회로를 포함한다.
본 실시예에 의한 의사 상보성 로직 네트워크는 P 타입 트랜지스터의 제1 풀 다운 회로(pull down circuit)와 제1 풀 업 회로(pull up circuit)를 포함하는 제1 로직 스테이지 및 제2 풀 다운 회로와 P 타입 트랜지스터의 제2 풀 업 회로를 포함하는 제2 로직 스테이지를 포함하며, 제2 로직 스테이지의 출력 신호는 제1 풀 업 회로의 입력으로 제공되며, 제1 풀 다운 회로는 제2 풀 업 회로를 포함한다.
본 실시예에 의하면 풀 업 회로와 풀 다운 회로가 상보적으로 동작하여 정적 소모 전류를 감소시켜 전력 소모를 줄일 수 있으며, 노이즈 마진 특성의 열화를 막을 수 있다는 장점이 제공된다.
도 1(A)는 본 실시예에 의한 N 타입 트랜지스터를 포함하는 상보성 로직 네트워크(pseudo complementary logic network)의 개요를 도시한 블록도이며, 도 1(B)는 본 실시예에 의한 P 타입 트랜지스터를 포함하는 상보성 로직 네트워크(pseudo complementary logic network)의 개요를 도시한 블록도이다.
도 2(A)는 본 실시예에 의한 의사 상보성 로직 네트워크의 게이트 레벨 회로도이고, 도 2(B)는 N 타입 트랜지스터를 포함하는 의사 상보성 로직 네트워크의 트랜지스터 레벨 회로도이다. 도 2(C)는 P 타입 트랜지스터를 포함하는 의사 상보성 로직 네트워크의 트랜지스터 레벨 회로도이다.
도 3은 본 실시예에 의한 의사 상보성 로직 네트워크의 게이트 레벨 회로도이다.
도 4는 N 타입 트랜지스터를 이용하는 의사 상보성 로직 네트워크의 트랜지스터 레벨 회로도이다.
도 5는 P 타입 트랜지스터를 이용하는 의사 상보성 로직 네트워크의 트랜지스터 레벨 회로도이다.
도 6은 본 실시예에 의한 의사 상보성 로직 네트워크로 임의의 컴비네이셔널 로직을 구현한 경우의 게이트 레벨 회로도이다.
도 7은 도 6의 컴비네이셔널 로직을 N 타입 트랜지스터로 구현한 경우의 트랜지스터 레벨 회로도이다.
도 8은 본 실시예에 의한 N 타입 트랜지스터 인버터-인버터의 의사 상보성 로직 네트워크의 컴퓨터 모의 실험(siulation) 결과들이다.
도 9는 본 실시예에 의한 N 타입 트랜지스터 의사 상보성 로직 네트워크의 컴퓨터 모의 실험(simulation) 결과들이다.
이하에서는 첨부된 도면들을 참조하여 본 실시예에 의한 의사 상보성 로직 네트워크를 설명한다. 도 1(A)는 본 실시예에 의한 N 타입 트랜지스터를 포함하는 상보성 로직 네트워크(pseudo complementary logic network)의 개요를 도시한 블록도이며, 도 1(B)는 본 실시예에 의한 P 타입 트랜지스터를 포함하는 상보성 로직 네트워크(pseudo complementary logic network)의 개요를 도시한 블록도이다.
도 1(A)를 참조하면, 본 실시예에 의한 의사 상보성 로직 네트워크(11)는 N 타입 트랜지스터의 제1 풀 업 회로(pull up circuit, 120)와 제1 풀 다운 회로(pull down circuit, 110)를 포함하는 제1 로직 스테이지(100) 및 제2 풀 업 회로(220)와 N 타입 트랜지스터의 제2 풀 다운 회로(210)를 포함하는 제2 로직 스테이지(200)를 포함하며, 제2 로직 스테이지(200)의 출력 신호는 제1 풀 다운 로직 스테이지(110)의 입력으로 제공되며, 제1 풀 업 회로(122)는 제2 풀 다운 회로(212)를 포함한다.
도 1(B)를 참조하면, 본 실시예에 의한 의사 상보성 로직 네트워크(12)는 제1 풀 업 회로(124)와 P 타입 트랜지스터의 제1 풀 다운 회로(114)를 포함하는 제1 스테이지(140) 및 제2 풀 다운 회로(214)와 P 타입 트랜지스터의 제2 풀 업 회로(224)를 포함하는 제2 로직 스테이지(240)를 포함하며, 제2 로직 스테이지(240)의 출력 신호는 제1 풀 업 회로(124)의 입력으로 제공되며, 제1 풀 다운 회로(114)는 제2 풀 업 회로(224)를 포함한다.
도 2(A)는 본 실시예에 의한 의사 상보성 로직 네트워크(11)의 게이트 레벨 회로도이고, 도 2(B)는 N 타입 트랜지스터를 포함하는 의사 상보성 로직 네트워크(11)의 트랜지스터 레벨 회로도이다. 도 2(C)는 P 타입 트랜지스터를 포함하는 의사 상보성 로직 네트워크(12)의 트랜지스터 레벨 회로도이다. 도 2(A)와 도 2(B)를 참조하면, 제1 로직 스테이지(120)와 제2 로직 스테이지(220)가 모두 N 타입 트랜지스터로 이루어진 인버터(inverter)인 경우에, 제1 풀 다운 회로는 제2 로직 스테이지(220)의 출력(B)을 입력받는 N 타입 트랜지스터(112)일 수 있다. 제2 풀 업 회로는 제2 로직 스테이지(220)의 출력 노드를 풀 업하는 다이오드 결선된 트랜지스터(222)로 구현될 수 있다. 도시되지 않은 다른 실시예에 의하면 제2 풀 업 회로는 저항일 수 있다. 도시되지 않은 다른 실시예에서, 제2 풀 업 회로는 이전 로직 스테이지의 풀 다운 회로를 포함할 수 있으며, N 타입 트랜지스터를 포함할 수 있다. 제1 풀 업 회로는 제2 풀 다운 회로와 동일할 수 있다.
도 2(B)로 예시된 의사 상보성 로직 네트워크(11)에 입력(A)으로 논리 하이 신호가 제공되면 제2 풀 다운 회로인 N 타입 트랜지스터(212)가 도통된다. 제2 로직 스테이지(220)의 출력(B)으로 논리 로우 상태의 신호가 제공된다. 마찬가지로 제2 풀 다운 회로와 동일한 제1 풀 업 회로인 N 타입 트랜지스터(122)도 도통되어 제1 로직 스테이지(120)의 출력(O)으로 논리 하이 상태의 신호가 출력된다.
제2 로직 스테이지(220)의 입력(A)으로 논리 로우 상태의 신호가 제공되면 제2 풀 다운 회로인 N 타입 트랜지스터(212)는 차단된다. 그러나, 다이오드 결선된 트랜지스터(220)를 통하여 제2 로직 스테이지(220)의 출력(B)는 논리 하이 상태의 신호를 제공한다. 또한, 제1 풀 다운 회로인 N 타입 트랜지스터(112)는 논리 하이 상태의 신호를 제공받아 도통되며, 제1 로직 스테이지(120)는 논리 로우 상태의 신호(O)를 출력한다.
종래 기술과 같이 다이오드 결선된 트랜지스터(222)를 이용하는 제2 로직 스테이지에 입력(A)으로 논리 하이 상태의 신호가 제공되면 N 타입 트랜지스터(212)는 도통되므로, 다이오드 결선된 트랜지스터(214)를 통하여 기준 전압 레일(VSS)로 전류를 흘릴 수 있어 정적 전류 소모가 발생한다.
그러나, 본 실시예에 따라 구현된 제1 로직 스테이지(120)의 제1 풀 다운 회로와 제1 풀 업 회로는 동일한 타입의 트랜지스터로 구현되나, 차단과 도통이 서로 상보적이다. 따라서, 이러한 구성으로부터 정적 소모 전류를 감소시킬 수 있다는 장점이 제공된다.
또한, 제2 로직 스테이지(220)의 입력으로 논리 로우 상태에서 논리 하이 상태로 스윙하는 신호가 제공되면, 제2 로직 스테이지(220)의 출력(B) 신호는 구동 전압(VDD)에서 다이오드 결선된 트랜지스터(222)의 턴 온 전압이 감해진 전압에서 기준 전압(VSS)까지 스윙(swing)할 수 있다. 이에 반하여, 제1 로직 스테이지(120)의 입력으로 논리 하이 상태에서 논리 로우 상태로 스윙하는 신호가 제공되면, 기준 전압(VSS)와 구동 전압(VDD)까지 스윙하는 신호를 출력한다.
따라서, 풀 업 로직 스테이지로 이전 로직 스테이지의 풀 다운 회로를 배치하면, 해당 로직 스테이지의 출력 신호 스윙 폭의 손실을 줄일 수 있으며, 그로부터 노이즈 마진의 손실을 줄일 수 있다.
도 2(A)와 도 2(C)를 참조하면, 제1 로직 스테이지(140)와 제2 로직 스테이지(240)가 모두 P 타입 트랜지스터로 이루어진 인버터인 경우에, 제1 풀 업 회로는 제2 로직 스테이지(240)의 출력(B)을 입력받는 P 타입 트랜지스터(124)일 수 있다. 제2 풀 다운 회로는 제2 로직 스테이지(240)의 출력 노드를 풀 다운하는 다이오드 결선된 트랜지스터(214)로 구현될 수 있다. 도시되지 않은 다른 실시예에 의하면 제2 풀 다운 회로는 저항일 수 있다. 도시되지 않은 다른 실시예에서, 제2 풀 다운 회로는 이전 로직 스테이지의 풀 업 회로일 수 있으며, 이러한 경우에는 P 타입 트랜지스터를 포함할 수 있다. 제1 풀 다운 회로는 제2 풀 업 회로와 동일할 수 있다.
도 2(C)로 예시된 의사 상보성 로직 네트워크(12)의 입력으로 논리 하이상태의 신호가 제공되면 제2 풀 업 회로인 P 타입 트랜지스터(224)가 차단된다. 그러나, 제2 로직 스테이지(220)의 출력(B)으로는 다이오드 결선된 트랜지스터(214)에 의하여 논리 로우 상태의 신호가 제공된다.
논리 로우 상태의 신호를 제공받은 제1 풀 업 회로인 P 타입 트랜지스터(124)는 도통되고 논리 하이 상태의 신호(A)가 제공된 제1 풀 다운 회로인 P 타입 트랜지스터(114)는 차단되므로, 제1 로직 스테이지(140)의 출력(O)으로는 논리 하이 상태의 신호가 제공된다.
반대로, 제2 로직 스테이지(220)의 입력(A)으로 논리 로우 상태의 신호가 제공되면 제2 풀 업 회로인 P 타입 트랜지스터(224)가 도통되어 제2 로직 스테이지(220)의 출력(B)으로는 논리 하이 상태의 신호가 제공된다. 또한, 제1 풀 업 회로인 P 타입 트랜지스터(124)도 논리 하이 상태의 신호(B)를 제공받아 차단되나, 논리 로우 상태의 신호(A)를 제공받은 제1 풀 다운 회로인 P 타입 트랜지스터(114)가 도통되므로 제1 로직 스테이지(120)는 논리 로우 상태의 신호(O)를 출력한다.
종래 기술과 같이 다이오드 결선된 트랜지스터(214)를 이용하는 제2 로직 스테이지에 입력(A)으로 논리 로우 상태의 신호가 제공되면 P 타입 트랜지스터(224)는 도통되므로, 다이오드 결선된 트랜지스터(214)를 통하여 기준 전압 레일(VSS)로 전류를 흘릴 수 있어 정적 전류 소모가 발생한다.
그러나, 본 실시예에 의한 제1 로직 스테이지에서, 제1 풀 다운 회로와 제1 풀 업 회로는 동일한 타입의 트랜지스터로 구현되나, 차단과 도통이 서로 상보적인 것을 알 수 있다. 따라서, 이러한 구성으로부터 정적 소모 전류를 감소시킬 수 있다는 장점이 제공된다.
나아가, 입력(A)으로 논리 하이 상태와 논리 로우 상태가 교번하는 신호가 제공되는 경우에, 다이오드 결선된 P 타입 트랜지스터를 이용하는 제2 로직 스테이지(240)는 공급 전압(VDD)에서 기준 전압(VSS) 보다 다이오드 결선된 P 타입 트랜지스터의 턴 온 전압만큼 상승한 전압까지 밖에 스윙하는 신호를 출력하지 못한다.
이에 반하여 풀 다운 로직 스테이지로 이전 로직 스테이지의 풀 업 회로를 배치하면 제1 풀 업 회로와 제1 풀 다운 회로는 상보적으로 동작하므로 정적인 전류 소모는 없다. 나아가, 입력으로 논리 하이 상태에서 논리 로우 상태로 스윙하는 신호가 제공되는 경우에, 제1 로직 스테이지의 출력전압은 기준 전압(VSS)와 구동 전압(VDD)까지 스윙할 수 있다. 따라서, 전력 소모를 감소시킬 수 있고, 해당 로직 스테이지의 출력 신호 스윙 폭의 손실을 줄일 수 있으며, 그로부터 노이즈 마진의 손실을 줄일 수 있다.
도 3은 본 실시예에 의한 의사 상보성 로직 네트워크의 게이트 레벨 회로도이고, 도 4는 N 타입 트랜지스터를 이용하는 의사 상보성 로직 네트워크의 트랜지스터 레벨 회로도이며, 도 5는 P 타입 트랜지스터를 이용하는 의사 상보성 로직 네트워크의 트랜지스터 레벨 회로도이다.
도 3과 도 4를 참조하면, 예시된 의사 상보성 로직 네트워크의 제2 로직 스테이지(220a)는 입력으로 C, D 신호를 제공받고 A 신호를 출력하는 부정 논리곱(NAND) 게이트이고, 제3 로직 스테이지(220b)는 입력으로 E, F 신호를 제공받고 B 신호를 출력하는 부정 논리곱(NAND) 게이트이며, 제2 로직 스테이지(220a)의 출력 신호 A와 제3 로직 스테이지(220b)의 출력 신호 B를 제공받아 출력 신호(O)를 출력하는 부정 논리곱(NAND) 게이트가 제1 로직 스테이지(120)이다.
제2 로직 스테이지(220a) 및 제3 로직 스테이지(220b)는 각각 부정 논리곱(NAND) 게이트를 N 타입 트랜지스터 로직으로 구현한 풀 다운 회로(212a, 212b)와, 풀 업 회로(222a, 222b)를 포함한다. 위에서 설명된 바와 같이 풀 업 회로(222a, 222b)는 다이오드 결선된 트랜지스터, 저항 및 N 타입 트랜지스터를 포함할 수 있다.
2 입력 부정 논리곱(NAND)의 진리표(truth table)은 아래의 표 1과 같다.
Input A Input B Output
0 0 1
0 1 1
1 0 1
1 1 0
(0: 논리 로우, 1: 논리 하이)
즉, 두 입력들이 모두 논리 하이 상태인 경우에는 논리 로우가 출력되며, 두 입력들 중 어느 하나라도 논리 로우인 경우에는 논리 하이 상태의 신호가 출력된다. 이러한 부정 논리곱(NAND) 함수는 도 4로 예시된 것과 같이 제2 로직 스테이지(220a) 및 제3 로직 스테이지(220b)의 풀 업 회로와 두 개의 N 타입 트랜지스터를 직렬로 연결하여 N 타입 트랜지스터 로직으로 구현할 수 있다.
각각의 풀 다운 회로(212a, 212b)에서 직렬로 연결된 두 트랜지스터 중 어느 하나라도 논리 로우 입력이 제공되면 출력 노드와 기준 전압 레일(VSS)와의 연결은 차단되며, 풀 업 회로에 의하여 논리 하이 상태의 신호가 출력된다. 직렬로 연결된 두 트랜지스터 모두에 논리 하이 입력이 제공되면 두 트랜지스터는 모두 도통되어 논리 로우 상태의 신호가 출력된다.
부정 논리곱(NAND) 게이트는 도 5의 제2 로직 스테이지(240a) 및 제3 로직 스테이지(240b)와 같이 P 타입 트랜지스터 로직으로 구현될 수 있다. 입력이 제공되는 풀 업 회로(224a, 224b)로 P 타입 트랜지스터들을 병렬로 연결하고 풀 다운 회로(214a, 214b)와 연결한다. 풀 업 회로에서 병렬로 연결된 P 타입 트랜지스터들 중 어느 하나라도 논리 로우 입력이 제공되면 해당 트랜지스터는 도통되므로 풀 업 회로에 의하여 논리 하이 상태의 신호가 출력된다. 즉, 부정 논리곱(NAND) 함수는 입력이 제공되는 P 타입 트랜지스터들을 병렬로 연결한 P 타입 트랜지스터 로직으로 구현할 수 있다.
다시 도 3 및 도 4를 참조하면, 제1 로직 스테이지(120)의 풀 업 회로(122)는 제1 로직 스테이지(120)의 함수를 구현하도록 풀 다운 회로(212a)와 동일한 회로(122a)와 풀 다운 회로(212b)와 동일한 회로(122b)를 P 타입 트랜지스터 로직으로 연결한다. 즉, 제1 로직 스테이지(120)의 부정 논리곱(NAND) 함수의 풀 업 회로(122)는 회로(122a)와 회로(122b)가 병렬로 연결된 P 타입 트랜지스터 로직으로 구현될 수 있다.
제1 로직 스테이지(120)의 도시된 구성의 의사 상보성 로직 네트워크 진리표는 아래의 표 2와 같다.
Figure 112018123603615-pat00001
(0: 논리 로우, 1: 논리 하이)
표 2, 도 3 및 도 4를 참조하면, 제1 로직 스테이지(120)에서 풀 업 회로(122)와 풀 다운 회로(112)가 모두 도통되는 경우는 없다. 풀 다운 회로(112)가 도통되어 출력(O)로 논리 로우 신호가 제공되는 경우에는 A, B 신호가 모두 논리 하이 이어야 한다. 제2 로직 스테이지(220a)의 출력인 A 신호가 논리 하이이기 위하여는 제2 로직 스테이지(220a)의 풀 다운 회로(212a)가 차단되어야 한다. 마찬가지로, 제3 로직 스테이지(220b)의 출력인 B 신호가 논리 하이이기 위하여는 제3 로직 스테이지(220b)의 풀 다운 회로(212b)가 차단되어야 한다.
따라서, 풀 다운 회로(212a)와 동일한 회로(122a)와 풀 다운 회로(212b)와 동일한 회로(122b)가 부정 논리곱 함수를 구현하도록 PMOS 로직으로 연결된 제1 풀 업 회로(122)는 차단되므로 신호 A, B가 논리 하이인 경우에 풀 업 회로(122)는 도통되지 않는다.
제1 로직 스테이지(120)에서 풀 업 회로(122)와 풀 다운 회로(112)가 모두 차단되는 경우는 없다. 풀 다운 회로(112)가 차단되어 출력(O)로 논리 하이 신호가 제공되는 경우에는 A, B 신호 중 적어도 하나가 논리 로우 이어야 한다. 제2 로직 스테이지(220a)의 출력인 A 신호가 논리 로우이기 위하여는 제2 로직 스테이지(220a)의 풀 다운 회로(212a)가 도통되어야 한다. 마찬가지로, 제3 로직 스테이지(220b)의 출력인 B 신호가 논리 로우이기 위하여는 제3 로직 스테이지(220b)의 풀 다운 회로(212b)가 도통되어야 한다.
따라서, A, B 신호 중 적어도 하나가 논리 로우인 경우에, 제1 풀 업 회로(122)에서 부정 논리곱 함수를 구현하도록 PMOS 로직으로 연결된 풀 다운 회로(212a)와 동일한 회로(122a)와 풀 다운 회로(212b)와 동일한 회로(122b)는 적어도 하나가 도통되어 제1 로직 스테이지는 출력으로 논리 하이 신호를 제공되며, 차단되지 않는다.
위의 두 경우를 살펴보면 제1 로직 스테이지(120)의 풀 업 회로(122)와 풀 다운 회로(112)는 비록 서로 동일한 타입의 트랜지스터이나, 서로 상보적으로 동작하는 것을 알 수 있다.
도 3과 도 5를 참조하면, 의사 상보성 로직 네트워크(12)는 P 타입 트랜지스터로 구현될 수 있다. 제2 로직 스테이지(240a) 및 제3 로직 스테이지(240b)는 풀 다운 회로(214a, 214b)와 부정 논리곱(NAND) 게이트를 P 타입 트랜지스터 로직으로 구현한 풀 업 회로(224a, 224b)를 포함한다. 위에서 설명된 바와 같이 풀 다운 회로(214a, 214b)는 다이오드 결선된 트랜지스터, 저항 및 P 타입 트랜지스터를 포함할 수 있다.
상기한 표 1을 참조하면, 2 입력 부정 논리곱 함수에서 두 입력들 중 어느 하나라도 논리 로우인 경우에는 논리 하이 상태의 신호가 출력되므로, 부정 논리곱(NAND) 함수를 구현하도록 두 개의 P 타입 트랜지스터를 병렬로 연결하여 제1 로직 스테이지(124), 제2 로직 스테이지(240a), 제3 로직 스테이지(240b)에서 각각의 풀 업 회로(124, 224a, 224b)를 구현할 수 있다.
제1 로직 스테이지(140)의 풀 다운 회로(114)는 제2 로직 스테이지(240a)의 풀 업 회로(224a)와 동일한 회로(114a), 제3 로직 스테이지(240b)의 풀 업 회로(224b)와 동일한 회로(114b)를 부정 논리곱(NAND) 함수를 구현하도록 N 타입 트랜지스터 로직으로 연결된다.
본 실시예에 의한 제1 로직 스테이지(140)에 포함된 풀 업 회로(124) 및 풀 다운 회로(114)는 상보적으로 동작한다.
일 실시예로, 제1 로직 스테이지(140)의 풀 업 회로(124)가 공급 전압 레일(VDD)와 도통된 경우, 신호 A, B 중 적어도 하나가 논리 로우이어야 한다. 따라서, 신호 C 및 D 가 모두 논리 하이이거나 및/또는 신호 E 및 F 가 모두 논리 하이이어야 한다. 따라서, 신호 C 및 D 가 모두 논리 하이이면 제1 로직 스테이지(140)의 풀 다운 회로(114a)는 차단되며, E 및 F 가 모두 논리 하이이면 풀 다운 회로(114b)가 차단되므로, 풀 업 회로(124)와 풀 다운 회로(114)가 동시에 도통되는 경우는 발생하지 않는다.
다른 실시예에서, 제1 로직 스테이지(140)의 풀 업 회로(124)가 차단된 경우, 신호 A, B 모두 논리 하이이어야 한다. 따라서, 신호 C 및 D 가 중 어느 하나가 논리 로우이어야 하며, 신호 E 및 F 가 중 어느 하나가 논리 로우이어야 한다. 따라서, 신호 C 및 D 중 어느 하나가 논리 로우이고, 신호 E 및 F 중 어느 하나가 논리 로우이면 제1 로직 스테이지(140)의 풀 다운 회로(114a)는 도통되며, 풀 다운 회로(114b)도 도통된다. 따라서, 풀 업 회로(124)와 풀 다운 회로(114)가 동시에 차단되는 경우는 발생하지 않는다. 따라서, 본 실시예에 의한 제1 로직 스테이지(140)에 포함된 풀 업 회로(124) 및 풀 다운 회로(114)는 상보적으로 동작한다.
위에서 설명된 바와 같이 본 실시예에 의한 의사 상보성 로직 네트워크로 구현된 제1 스테이지는 풀 업 회로와 풀 다운 회로가 서로 상보적으로 동작하여 정적 소모 전력을 감소시킬 수 있다. 또한, 풀 업 회로와 풀 다운 회로에서 스윙폭을 제한할 수 있는 다이오드 결선된 소자를 포함하지 않으므로 노이즈 마진의 열화를 막을 수 있다.
도 6은 본 실시예에 의한 의사 상보성 로직 네트워크로 임의의 컴비네이셔널 로직을 구현한 경우의 게이트 레벨 회로도이며, 도 7은 도 6의 컴비네이셔널 로직을 N 타입 트랜지스터로 구현한 경우의 트랜지스터 레벨 회로도이다. 도 6 및 도 7을 참조하면, 본 실시예의 상보성 로직 네트워크(11)의 제1 로직 스테이지(120)는 2 입력 부정 논리곱(NAND) 게이트이며, 2 입력 부정 논리곱(NAND) 게이트에 입력을 제공하는 인버터가 제2 로직 스테이지(220a)이고, 부정 논리곱(NOR) 게이트가 제3 로직 스테이지(220b)이다.
제3 로직 스테이지(220b)의 풀 다운 회로(212b)는 N 타입 트랜지스터 로직에 따라 두 개의 N 타입 트랜지스터로 2 입력 부정 논리합(NOR) 함수를 구현하도록 병렬로 연결된다. 또한, 제2 로직 스테이지(220a)의 풀 다운 회로(212a)는 N 타입 트랜지스터의 입력(~B)으로 논리 하이 신호가 제공되면 도통되어 논리 로우 신호를 출력하여 인버터를 구현한다.
제1 로직 스테이지(120)의 풀 업 회로(122)는 부정 논리곱(NAND) 함수를 구현하도록 P 타입 트랜지스터 로직으로 연결된 제2 로직 스테이지(220a)의 풀 다운 회로(212a)와 동일한 회로(122a)와 제3 로직 스테이지(220b)의 풀 다운 회로(212b)와 동일한 회로(122b)를 포함한다.
부정 논리곱(NAND) 함수를 구현하는 P 타입 트랜지스터 로직은 P 타입 트랜지스터들을 병렬로 연결하는 것이다. 따라서, 제1 로직 스테이지(120)의 풀 업 회로(122)는 병렬로 연결된 두 개의 N 타입 트랜지스터들(122b)와 N 타입 트랜지스터(122a)를 포함한다.
본 실시예에 의한 의사 상보성 로직 네트워크(11)에 포함된 풀 업 회로(120) 및 풀 다운 회로(112)도 마찬가지로 상보적으로 동작한다. 일 실시예로, 풀 다운 회로(112)가 도통되면, 신호 A 및 B가 모두 논리 하이이어야 한다. 신호 A가 논리 하이인 경우에는 신호 C 및 D가 모두 논리 로우 이여야 하며, 그에 따라 풀 업 회로(122b)는 차단된다. 신호 B가 논리 하이인 경우에는 신호 ~B가 논리 로우이어야 하며, 그에 따라 풀 업 회로(122a)도 차단된다. 따라서, 풀 다운 회로(112)가 도통되면 풀 업 회로(122)는 차단된다.
다른 실시예로, 풀 다운 회로(112)가 차단되기 위하여는 신호 A 또는 B 중 어느 하나가 논리 로우이어야 한다. 신호 A가 논리 로우이기 위하여는 신호 C 및 D 중 적어도 어느 하나가 논리 하이어야 한다. 따라서, 풀 업 회로(122b)의 N 타입 트랜지스터 중 어느 하나가 도통되어야 한다. 신호 B가 논리 로우이기 위하여는 신호 ~B가 논리 하이어야 한다. 따라서, 풀 업 회로(122a)는 도통된다.
위에서 살펴본 바와 같이 본 실시예에 의한 임의의 논리 게이트에 대한 의사 상보성 로직 네트워크(11)에 포함된 풀 업 회로(122) 및 풀 다운 회로(112)는 서로 상보적으로 동작하는 것을 확인할 수 있다.
따라서, 종래 기술에서 풀 다운 회로가 도통되는 경우에 공급 전원 레일에서 풀 업 회로, 풀 다운 회로를 관통하여 기준 전압 레일로 흐르는 전류를 감소시킬 수 있으며, 그로부터 전력 소모를 감소시킬 수 있다는 효과가 제공되며, 나아가, 노이즈 마진 특성을 향상시킬 수 있다는 장점이 제공된다.
모의실험 결과
도 8은 본 실시예에 의한 N 타입 트랜지스터 인버터-인버터의 의사 상보성 로직 네트워크의 컴퓨터 모의 실험(simulation) 결과들이다. 도 8(A)는 입력 전압-출력 전압의 특성을 나타낸다. 도 8(A)를 참조하면, 적색으로 도시된 본 실시예에 의한 의사 상보성 로직 네트워크의 특성 곡선이 종래 기술에 비하여 교차점을 기준으로 한 대칭성이 높으며, 하이 입력/로우 입력으로 인식하는 범위가 넓은 것을 확인할 수 있다.
도 8(B)는 구형파 입력에 따른 천이 응답을 나타낸다. 도 8(B)를 참조하면, 적색으로 도시된 본 실시예에 의한 의사 상보성 로직 네트워크의 특성 곡선을 살펴보면 입력 신호에 따라 급격하게 상승 및 하강하는 것을 확인할 수 있다. 또한 청색, 녹색으로 도시된 종래 기술은 상순한 바와 같이 스윙폭 제한이 발생하는 것을 알 수 있다. 그러나, 적색으로 도시된 본 실시예는 스윙폭 제한이 발생하지 않는 것을 확인할 수 있다.
도 8(C)는 구형파 입력이 제공된 상태에서의 소모 전류를 나타낸다. 도 8(C)를 참조하면, 청색, 녹색으로 도시된 종래 기술은 출력하는 논리 값에 따라 478nA, 2749nA 까지 소모 전류가 상승하며, 평균적으로 238nA, 1384nA에 이른다. 그러나, 본 실시예는 CMOS 인버터와 같이 풀 업회로와 풀 다운 회로의 동작이 교번 동작하는 순간에 최대 4.5 nA의 스파이크 형태의 전류가 흐를 뿐이며, 정적 소모 전류는 12.11nA에 불과하다. 이는 종래 기술 대비 최대 0.875%에 불과한 수준이다.
도 9는 본 실시예에 의한 N 타입 트랜지스터 의사 상보성 로직 네트워크의 컴퓨터 모의 실험(simulation) 결과들이다. 제1 로직 스테이지, 제2 로직 스테이지 및 제3 로직 스테이지는 N 타입 트랜지스터로 구현된 부정 논리곱(NAND)게이트들이다. 도 9(A)는 입력에 따른 천이 응답을 나타낸다. 도 9(A)는 본 실시예와 종래 기술의 천이 응답(transient response)을 도시한 도면이다. 청색, 녹색으로 도시된 종래 기술의 응답을 살펴보면 다이오드 결선된 트랜지스터의 턴 온 전압에 의한 스윙폭 제한이 발생하는 것을 알 수 있다. 그러나, 적색으로 도시된 본 실시예는 스윙폭 제한이 발생하지 않는 것을 확인할 수 있다.
도 9(B)는 입력이 제공된 상태에서의 소모 전류를 나타낸다. 도 9(B)를 참조하면, 청색, 녹색으로 도시된 종래 기술은 정적 소모 전류가 461nA, 2810nA에 이른다. 그러나, 본 실시예는 CMOS 인버터와 같이 풀 업회로와 풀 다운 회로의 동작이 교번 동작하는 순간에 스파이크 형태의 전류가 흐를 뿐이며, 정적 소모 전류는 14.6nA에 불과하다. 이는 종래 기술 대비 최대 0.52%에 불과한 수준이다.
위에서 살펴본 바와 같이 본 실시예에 따른 의사 상보성 로직 네트워크에 의하면 출력 신호의 스윙폭이 제한되지 않아 노이즈 마진 특성이 열화되지 않으며, 종래 기술 대비 정적 소모 전력을 감소시킬 수 있다는 장점이 제공된다.
본 발명에 대한 이해를 돕기 위하여 도면에 도시된 실시 예를 참고로 설명되었으나, 이는 실시를 위한 실시예로, 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위에 의해 정해져야 할 것이다.
11, 12: 의사 상보성 로직 네트워크
120, 140: 제1 로직 스테이지
220, 240, 220a, 220b, 240a, 240b: 제2 로직 스테이지
114, 212a, 212b, 214a, 214b: 풀 다운 회로
124, 222a, 222b, 224a, 224b: 풀 업 회로
112, 122, 212: N 타입 트랜지스터
222: 다이오드 결선된 N 타입 트랜지스터
114, 124, 224: P 타입 트랜지스터
214: 다이오드 결선된 P 타입 트랜지스터

Claims (16)

  1. N 타입 트랜지스터의 제1 풀 업 회로(pull up circuit)와 제1 풀 다운 회로(pull down circuit)를 포함하는 제1 로직 스테이지 및
    제2 풀 업 회로와 N 타입 트랜지스터의 제2 풀 다운 회로를 포함하는 제2 로직 스테이지를 포함하며,
    상기 제2 로직 스테이지의 출력 신호는 상기 제1 풀 다운 회로의 입력으로 제공되며,
    상기 제1 풀 업 회로는 상기 제2 풀 다운 회로를 포함하고,
    상기 제1 풀 업 회로와 상기 제2 풀 다운 회로는 동일한 신호가 입력되는 의사 상보성 로직 네트워크.
  2. 삭제
  3. 제1항에 있어서,
    상기 제1 풀 다운 회로는 N 타입 트랜지스터를 포함하며,
    상기 제1 풀 다운 회로에 포함된 N 타입 트랜지스터는 상기 제1 로직 스테이지의 함수를 구현하도록 N 타입 트랜지스터 로직으로 연결된 의사 상보성 로직 네트워크.
  4. 제1항에 있어서,
    상기 의사 상보성 로직 네트워크는
    제3 풀 업 회로와 N 타입 트랜지스터의 제3 풀 다운 회로를 포함하는 제3 로직 스테이지를 더 포함하며,
    상기 제1 풀 업 회로에 포함되어 상기 제2 풀 다운 회로 및 상기 제3 풀 다운 회로는 상기 제1 로직 스테이지의 함수를 구현하도록 P 타입 트랜지스터 로직으로 연결된 의사 상보성 로직 네트워크.
  5. 제4항에 있어서,
    상기 제3 로직 스테이지의 출력 신호는 상기 제1 풀 다운 회로에 입력으로 제공되는 의사 상보성 로직 네트워크.
  6. 제1항에 있어서,
    상기 의사 상보성 로직 네트워크는
    각각 N 타입 트랜지스터의 풀 다운 회로를 포함하는 복수의 로직 스테이지들을 더 포함하며,
    복수의 상기 N 타입 트랜지스터의 풀 다운 회로들 각각 및 제2 풀 다운 회로는 상기 제1 로직 스테이지의 함수를 구현하도록 P 타입 트랜지스터 로직으로 연결되어 상기 제1 풀 업 회로에 포함된 의사 상보성 로직 네트워크.
  7. 제1항에 있어서,
    상기 제2 풀 업 회로는,
    N 타입 트랜지스터, 다이오드 결선된 N 타입 트랜지스터 및 저항 중 어느 하나를 포함하는 의사 상보성 로직 네트워크.
  8. 제1항에 있어서,
    상기 N 타입 트랜지스터들은
    유기물 트랜지스터 및 박막 트랜지스터 중 어느 하나를 포함하는 의사 상보성 로직 네트워크.
  9. P 타입 트랜지스터의 제1 풀 다운 회로(pull down circuit)와 제1 풀 업 회로(pull up circuit)를 포함하는 제1 로직 스테이지 및
    제2 풀 다운 회로와 P 타입 트랜지스터의 제2 풀 업 회로를 포함하는 제2 로직 스테이지를 포함하며,
    상기 제2 로직 스테이지의 출력 신호는 상기 제1 풀 업 회로의 입력으로 제공되며,
    제1 풀 다운 회로는 상기 제2 풀 업 회로를 포함하고,
    상기 제1 풀 다운 회로와 상기 제2 풀 업 회로는 동일한 신호가 입력되는 의사 상보성 로직 네트워크.
  10. 삭제
  11. 제9항에 있어서,
    상기 제1 풀 업 회로는 P 타입 트랜지스터를 포함하며,
    상기 제1 풀 업 회로에 포함된 P 타입 트랜지스터는 P 타입 트랜지스터 로직으로 연결된 의사 상보성 로직 네트워크.
  12. 제9항에 있어서,
    상기 의사 상보성 로직 네트워크는
    제3 풀 다운 회로와 P 타입 트랜지스터의 제3 풀 업 회로를 포함하는 제3 로직 스테이지를 더 포함하며,
    상기 제2 풀 업 회로 및 상기 제3 풀 업 회로는 상기 제1 로직 스테이지의 함수를 구현하도록 N 타입 트랜지스터 로직으로 연결되어 상기 제1 풀 다운 회로에 포함된 의사 상보성 로직 네트워크.
  13. 제12항에 있어서,
    상기 제3 로직 스테이지의 출력 신호는 상기 제1 풀 업 회로에 입력으로 제공되는 의사 상보성 로직 네트워크.
  14. 제9항에 있어서,
    상기 의사 상보성 로직 네트워크는
    각각 P 타입 트랜지스터의 풀 업 회로를 포함하는 복수의 로직 스테이지들을 더 포함하며,
    복수의 상기 P 타입 트랜지스터의 풀 업 회로들 각각 및 제2 풀 업 회로는 상기 제1 로직 스테이지의 함수를 구현하도록 N 타입 트랜지스터 로직으로 연결되어 상기 제1 풀 다운 회로에 포함된 의사 상보성 로직 네트워크.
  15. 제9항에 있어서,
    상기 제2 풀 다운 회로는,
    P 타입 트랜지스터, 다이오드 결선된 P 타입 트랜지스터 및 저항 중 어느 하나를 포함하는 의사 상보성 로직 네트워크.
  16. 제9항에 있어서,
    상기 P 타입 트랜지스터들은
    유기물 트랜지스터 및 박막 트랜지스터 중 어느 하나를 포함하는 의사 상보성 로직 네트워크.
KR1020180158357A 2018-12-10 2018-12-10 의사 상보성 로직 네트워크 KR102105945B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020180158357A KR102105945B1 (ko) 2018-12-10 2018-12-10 의사 상보성 로직 네트워크
CN201980082045.9A CN113196667B (zh) 2018-12-10 2019-12-09 伪互补逻辑网络
PCT/KR2019/017283 WO2020122524A1 (ko) 2018-12-10 2019-12-09 의사 상보성 로직 네트워크
US17/298,917 US11483003B2 (en) 2018-12-10 2019-12-09 Pseudo-complementary logic network

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180158357A KR102105945B1 (ko) 2018-12-10 2018-12-10 의사 상보성 로직 네트워크

Publications (1)

Publication Number Publication Date
KR102105945B1 true KR102105945B1 (ko) 2020-04-29

Family

ID=70466581

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180158357A KR102105945B1 (ko) 2018-12-10 2018-12-10 의사 상보성 로직 네트워크

Country Status (4)

Country Link
US (1) US11483003B2 (ko)
KR (1) KR102105945B1 (ko)
CN (1) CN113196667B (ko)
WO (1) WO2020122524A1 (ko)

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05235744A (ja) * 1992-01-06 1993-09-10 Nec Corp 相補型ｍｏｓｆｅｔ回路
KR970705869A (ko) * 1994-08-17 1997-10-09 시간 다중회된 비율 논리(time multiplexed ratioed logic)
KR20000027846A (ko) * 1998-10-29 2000-05-15 김영환 낸드형 논리회로
KR20090053673A (ko) * 2007-11-22 2009-05-27 삼성전자주식회사 다기능 논리 게이트 장치 및 이를 이용한 프로그래머블집적 회로 장치
KR20120026517A (ko) * 2009-05-07 2012-03-19 에스에스 에스시 아이피, 엘엘시 광대역 반도체 파워 ｊｆｅｔ용의 고온 게이트 드라이버 및 이를 포함하는 집적회로
KR20140079806A (ko) * 2011-09-30 2014-06-27 퀄컴 인코포레이티드 차동 ｐｖｔ/타이밍-스큐-톨러런트 자가정정 회로들
KR20170015933A (ko) * 2014-06-03 2017-02-10 예일 유니버시티 부트스트래핑 회로 및 이를 이용한 단극성 논리 회로
KR20170111457A (ko) * 2016-03-28 2017-10-12 삼성전자주식회사 불균형 멀티플렉서 및 이를 적용하는 스캔 플립플롭
JP7046511B2 (ja) * 2017-07-11 2022-04-04 株式会社ヴイ・エス・テクノロジ－ 同軸落射照明装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR940006998B1 (ko) * 1991-05-28 1994-08-03 삼성전자 주식회사 높은 출력 이득을 얻는 데이타 출력 드라이버
US6316960B2 (en) * 1999-04-06 2001-11-13 Intel Corporation Domino logic circuit and method
US6649476B2 (en) * 2001-02-15 2003-11-18 Micron Technology, Inc. Monotonic dynamic-static pseudo-NMOS logic circuit and method of forming a logic gate array
US7698673B2 (en) * 2004-09-14 2010-04-13 Hewlett-Packard Development Company, L.P. Circuit and circuit design method
US7362146B2 (en) * 2005-07-25 2008-04-22 Steven Mark Macaluso Large supply range differential line driver
CN102360567A (zh) * 2011-09-06 2012-02-22 湖南麓谷飞腾微电子有限公司 一种自动调节传输管与下拉管强度的8管存储单元
CN103299547B (zh) * 2011-12-28 2017-06-09 株式会社日本有机雷特显示器 电平移位器、反相器电路以及移位寄存器
CN107483046A (zh) * 2017-08-01 2017-12-15 深圳芯启航科技有限公司 电平转换器
CN108829938A (zh) * 2018-05-24 2018-11-16 深圳大学 一种亚阈值有比逻辑电路及芯片

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05235744A (ja) * 1992-01-06 1993-09-10 Nec Corp 相補型ｍｏｓｆｅｔ回路
KR970705869A (ko) * 1994-08-17 1997-10-09 시간 다중회된 비율 논리(time multiplexed ratioed logic)
KR20000027846A (ko) * 1998-10-29 2000-05-15 김영환 낸드형 논리회로
KR20090053673A (ko) * 2007-11-22 2009-05-27 삼성전자주식회사 다기능 논리 게이트 장치 및 이를 이용한 프로그래머블집적 회로 장치
KR20120026517A (ko) * 2009-05-07 2012-03-19 에스에스 에스시 아이피, 엘엘시 광대역 반도체 파워 ｊｆｅｔ용의 고온 게이트 드라이버 및 이를 포함하는 집적회로
KR20140079806A (ko) * 2011-09-30 2014-06-27 퀄컴 인코포레이티드 차동 ｐｖｔ/타이밍-스큐-톨러런트 자가정정 회로들
KR20170015933A (ko) * 2014-06-03 2017-02-10 예일 유니버시티 부트스트래핑 회로 및 이를 이용한 단극성 논리 회로
KR20170111457A (ko) * 2016-03-28 2017-10-12 삼성전자주식회사 불균형 멀티플렉서 및 이를 적용하는 스캔 플립플롭
JP7046511B2 (ja) * 2017-07-11 2022-04-04 株式会社ヴイ・エス・テクノロジ－ 同軸落射照明装置

Also Published As

Publication number Publication date
CN113196667A (zh) 2021-07-30
WO2020122524A1 (ko) 2020-06-18
CN113196667B (zh) 2024-04-19
US11483003B2 (en) 2022-10-25
US20220069821A1 (en) 2022-03-03

Similar Documents

Publication Publication Date Title
US6340899B1 (en) Current-controlled CMOS circuits with inductive broadbanding
US5289055A (en) Digital ECL bipolar logic gates suitable for low-voltage operation
US7859308B2 (en) Reconfigurable logic cell made up of double-gate MOSFET transistors
KR100691349B1 (ko) 멀티 파워 시스템에 사용되는 차동 회로, 출력 버퍼 회로및 반도체 집적 회로
WO2018156261A1 (en) Level shifter for voltage conversion
US7816972B2 (en) Multiplexer circuit
CN109698688B (zh) 反相器
KR102105945B1 (ko) 의사 상보성 로직 네트워크
EP0083181A2 (en) An integrated logic circuit
JP2728013B2 (ja) ＢｉＣＭＯＳ論理ゲート回路
JP4176152B2 (ja) 分圧器回路
JPH0249575B2 (ko)
US11152942B2 (en) Three-input exclusive NOR/OR gate using a CMOS circuit
US11949416B2 (en) Composite logic gate circuit
JPH0496369A (ja) ゲートアレー型ｌｓｉ
JPH09214324A (ja) Ｃｍｏｓ論理回路
TWI716771B (zh) 驅動裝置
US7872503B2 (en) Combinatorial logic circuit
US6654312B1 (en) Method of forming a low voltage semiconductor storage device and structure therefor
JP4107985B2 (ja) 多入力ｃｍｏｓ複合ゲート回路
JPH0536280A (ja) 半導体集積装置
JPS60217726A (ja) 論理回路
US6429688B2 (en) Semiconductor integrated circuit
JP2002124868A (ja) サブスレショルド範囲で動作するｈｅｍｔカレントモード論理回路
JPH01256215A (ja) 半導体集積回路装置

Legal Events

Date Code Title Description
GRNT Written decision to grant
G170 Re-publication after modification of scope of protection [patent]