KR20000027846A - 낸드형 논리회로 - Google Patents
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Abstract
본 발명은 논리부가 NMOS트랜지스터로만 이루어진 낸드형 논리회로를 NMOS트랜지스터와 PMOS트랜지스터를 혼합하여 구성함으로써 NMOS트랜지스터에 의한 문턱전압에 의해 발생하는 출력부의 잡음여유 악화의 문제와 고정 누설전류문제를 해결하여 시스템의 성능을 향상시킬 수 있다는 이점이 있다.
Description
본 발명은 낸드형 논리회로에 관한 것으로서, 보다 상세하게는 NMOS트랜지스터로만 이루어진 저전력 보상 통과 트랜지스터 논리회로를 NMOS트랜지스터와 PMOS트랜지스터를 혼합하여 구성함으로써 NMOS트랜지스터에 의한 문턱전압에 의해 발생하는 성능저하 문제를 해결한 낸드형 논리회로에 관한 것이다.
일반적으로 사용되는 논리회로들은 대부분 PMOS와 NMOS가 CMOS로 연결되어 구성된다. 그러나 갈수록 휴대용 전자기기의 수요증가와 이에 따른 기기의 휴대 사용시간 연장의 필요성에 의해 배터리 전력소모를 최소화하는 방향으로 기술 발전이 이뤄지고 있다. 이와 같은 저전력 요구에 부응하기 위한 기술은 현재 여러분야의 여러 방법들이 나와 있는 상태이며 이들중 회로 구조를 개선한 방법의 하나가 바로 보상 통과 트랜지스터 논리회로이다.
도 1은 일반 CMOS를 이용한 두 개의 입력을 갖는 낸드형 논리회로를 나타낸 회로도이다.
여기에 도시된 회로는 단락회로 전류의 발생과 문턱전압 이하 전류발생이라는 근본적인 문제가 있어 전체적인 전력소모가 커지는 원인이 있다.
이는 부하부(10)의 제 1 내지 제 2PMOS트랜지스터(P1,P2)가 구동부(20)의 작동에 따라 접지와 바로 연결되어 있어 기생성 소모전류가 발생하게 되고 부하부(10) 상부에 고정 전원(VDD)이 존재하기 때문에 전체적으로 고정 누설전류가 발생하게 된다.
도 2는 보상 통과 트랜지스터를 이용한 두 개의 입력을 갖는 낸드형 논리회로를 나타낸 회로도이다.
여기에 도시된 낸드형 논리회로는 도 1의 문제점을 해결하고 기생적인 고정 전류소모량을 감소시키기 위한 회로구조로서 구조상 논리값을 생성시키는 논리부(30)의 제 3 내지 제 6NMOS트랜지스터(N3,N4,N5,N6)가 접지로 바로 연결되지 않으므로 앞서 언급한 기생성 소모전류가 발생하지 않고 논리부(30)의 상부에 고정 전원이 존재하지 않기 때문에 전체적으로 고정 누설전류 발생을 감소시킬 수 있다.
그러나, 도 2와 같은 구조를 같는 논리회로의 단점은 논리부(30)의 제 1노드(NODE1)과 제 2노드(NODE2)의 논리값 '1' 이 출력될 때 그에 해당하는 전위가 완전한 전원 전압값을 가지지 못한다는 점이다.
즉, 제 1노드(NODE1)과 제 2노드(NODE2)의 논리값이 '1' 을 나타낸다고 할 때 그에 해당하는 전압값들은 모두 상단의 제 3 내지 제 6NMOS트랜지스터(N3,N4,N5,N6)를 필연적으로 거쳐야 한다.
특히, 제 3 내지 제 6NMOS트랜지스터(N3,N4,N5,N6)의 소스 전원과 동일한 값이므로 VDD에서 제 3 내지 제 6NMOS트랜지스터(N3,N4,N5,N6)의 문턱전압 만큼이 감소된 전위값을 갖게 된다. 이는 논리값 '1' 이 전압 3.3V에 해당할 때 제 1노드(NODE1)과 제 2노드(NODE2)의 논리값이 '1' 이라면 이때의 전압값은 3.3V가 아닌 3.3V에서 제 3 내지 제 6NMOS트랜지스터(N3,N4,N5,N6)의 문턱전압이 감소된 낮은 전압값을 유지한다는 사실로 설명 가능하다.
이와 같은 현상은 출력부(40)에 있는 제 1 내지 제 2인버터(IN1,IN2)의 잡음 여유를 악화시키며 제 1 내지 제 2인버터(IN1,IN2)의 입력중 높은 부분이 VDD가 못되므로 제 1 내지 제 2인버터(IN1,IN2) 내부의 PMOS가 완전히 꺼지지 않게 된다. 이와 같은 현상은 소량이지만 지속적인 전류흐름이 존재하게되 고정 누설전류가 발생하므로 전력소모가 커지는 원인이 된다.
도 3은 래치회로를 갖는 보상 통과 트랜지스터를 이용한 두 개의 입력을 갖는 낸드형 논리회로를 나타낸 회로도이다.
여기에 도시된 논리회로는 도 2의 보상 통과 트랜지스터 논리회로의 단점을 보완한 회로이다. 이 회로는 제 3 내지 제 6NMOS트랜지스터(N3,N4,N5,N6)의 문턱전압이 야기시키는 문제를 해결하기 위해 PMOS트랜지스터로 이루어진 래치부(50)를 갖고 있다. 결과적으로 제 1노드(NODE1)과 제 2노드(NODE2)의 전압이 완전한 VDD를 유지하지 못한다 하더라도 래치부(50)에서 제 1노드(NODE1)과 제 2노드(NODE2)를 VDD전압으로 올려주는 역할을 하게 된다.
그러나 이와 같은 구조의 논리회로를 사용할 경우 래치부(50)를 위한 두 개의 PMOS트랜지스터가 더 추가되어야 하기 때문에 공간확대의 문제점이 발생하게 된다.
본 발명은 상기와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 목적은 N형의 보상 통과 트랜지스터만으로 이루어진 논리회로의 논리부를 P형과 혼합 구성하여 논리부의 출력값이 완전한 전원전압값을 갖도록 하여 래치를 사용하지 않고 출력부의 잡음여유를 완화시킬 수 있도록 한 낸드형 논리회로를 제공함에 있다.
도 1은 종래 실시예에 의한 낸드형 논리회로를 나타낸 회로도이다.
도 2는 종래 다른 실시예에 의한 낸드형 논리회로를 나타낸 회로도이다.
도 3은 종래 또 다른 실시예에 의한 낸드형 논리회로를 나타낸 회로도이다.
도 4는 본 발명에 의한 낸드형 논리회로를 나타낸 회로도이다.
- 도면의 주요부분에 대한 부호의 설명 -
10 : 부하부 20 : 구동부
30 : 논리부 40 : 출력부
50 : 래치부
N1,N2,N3,N4,N5,N6 : 제 1 내지 제 6NMOS트랜지스터
P1,P2,P3,P4,P5,P6 : 제 1 내지 제 6PMOS트랜지스터
IN1,IN2 : 제 1 내지 제 2인버터
상기와 같은 목적을 실현하기 위한 본 발명은 제 1 및 제 2입력신호를 조합하여 출력하는 낸드형 논리회로에 있어서, 제 2입력신호의 상보입력에 응답하여 제 1입력신호를 제 1노드로 전송하는 제 1PMOS트랜지스터와, 제 2입력신호의 상보입력에 응답하여 제 2입력신호를 제 1노드로 전송하는 NMOS트랜지스터와, 제 2입력신호에 응답하여 제 2입력신호의 상보입력을 제 2노드로 전송하는 제 2PMOS트랜지스터와, 제 1노드로 전송된 신호를 반전하여 출력하는 제 1인버터와, 제 2노드로 전송된 신호를 반전하여 출력하는 제 2인버터로 구성된 것을 특징으로 한다.
위와 같이 이루어진 본 발명은 논리부가 제 1 내지 제 3PMOS트랜지스터와 NMOS트랜지스터로 구성됨으로써 문턱전압에 의한 출력 전위의 감소 문제점을 해결하여 출력부의 잡음여유를 완화시키겨 고정 누설전류량을 감소시켜 전체적인 시스템 성능을 향상시키킬 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.
도 4는 본 발명에 의한 실시예로서 N형과 P형 혼합의 보상 통과 트랜지스터를 이용한 두 개의 입력을 갖는 낸드형 논리회로를 나타낸 회로도이다.
여기에 도시된 바와 같이 입력 B'에 응답하여 입력 A를 제 1노드(NODE1)로 전송하는 제 3PMOS트랜지스터(P3)와, 입력 B'에 응답하여 입력 B를 상기 제 1노드(NODE1)로 전송하는 제 4NMOS트랜지스터(N4)와, 입력 B에 응답하여 입력 B'를 제 2노드(NODE2)로 전송하는 제 5PMOS트랜지스터(P5)와, 제 1노드(NODE2)로 전송된 신호를 반전하여 출력하는 제 1인버터(IN1)와, 제 2노드(NODE2)로 전송된 신호를 반전하여 출력하는 제 2인버터(IN2)로 구성된다.
여기에서 논리부(30)가 도 3과 비교할 때 제 3, 5, 6NMOS트랜지스터(N3,N5,N6)가 제 3, 5, 6PMOS트랜지스터(P3,P5,P6)로 바뀌고 게이트 입력도 반전되어 입력되고 있다. 다만 제 4NMOS트랜지스터(N4)만 변경되지 않음으로써 N형과 P형이 혼합되어 구성된다.
위와 같이 이루어진 낸드형 논리회로의 출력값의 진리표를 보면 표1과 같다.
| 입력 | 출력 | ||
| A | B | 노드1 | 노드2 |
| 1 | 1 | 1 | 0 |
| 1 | 0 | 0 | 1 |
| 0 | 1 | 0 | 1 |
| 0 | 0 | 0 | 1 |
도4와 같은 논리회로 구조는 다음과 같은 이유로 변경되었다.
먼저, 표1의 진리값과 도3의 회로도를 함께 비교할 때 제 3, 6NMOS트랜지스터(N3,N6)는 입력 A와 B가 모두 '1' 일 경우, 혹은 A는 '0' 이고 B는 '1' 일때만 출력에 관여하며 제 4, 5NMOS트랜지스터(N4,N5)는 입력 B가 '0' 일 경우에만 출력에 관여한다는 사실을 알 수 있다.
여기서 제 4, 5NMOS트랜지스터(N4,N5)가 관여되는 경우를 보면 제 2노드(NODE2)에서만 논리 '1' 이 나타나고 있다. 즉, 입력 B가 '0' 일 경우 논리값 '1' 은 제 2노드(NODE2)에서만 나타나기 때문에 제 2노드(NODE2)의 문턱전압 문제는 제 5NMOS트랜지스터(N5)로 인해 야기된다. 따라서, 제 5NMOS트랜지스터(N5)를 제 5PMOS트랜지스터(P5)로 바꾸고 게이트입력은 기존의 B'에서 B로 전환시킨다. 이렇게 하면 제 2노드(NODE2)의 제 5PMOS트랜지스터(P5)의 드레인에 연결되는 형태가 되기 때문에 논리값 '1' 일때의 전위는 VDD까지 충분히 올라가게 된다.
그리고, 제 3, 6NMOS트랜지스터(N3,N6)는 각각 한번씩 제 1노드(NODE1)과 제 2노드(NODE2)의 논리값을 '1' 이되게 한다. 그러므로 제 5NMOS트랜지스터(N5)를 제 5PMOS트랜지스터(P5)로 교체한 경우와 동일하게 모두 제 3, 6PMOS트랜지스터(P3,P6)로 대체하였다. 물론 입력은 기존의 B에서 B'으로 전환시킴으로서 제 1노드(NODE1)과 제 2노드(NODE2)의 출력전위는 논리 '1' 일 때 VDD로 완전히 올라가게 된다.
따라서, 제 1노드(NODE1)과 제 2노드(NODE2)가 논리 '1' 을 가질 때 VDD로 완전히 올라갈 수 있도록 하기 위해 제 1노드(NODE1)과 제 2노드(NODE2)가 논리 '1' 이 되도록 하는 트랜지스터를 PMOS트랜지스터로 변경하게 됨으로써 도3의 제 3, 5, 6NMOS트랜지스터(N3,N5,N6)를 제 3, 5, 6PMOS트랜지스터(P3,P5,P6)로 변경하여 제 1노드(NODE1)과 제 2노드(NODE2)가 논리 '1' 을 가질 때 풀업능력을 향상시켜 VDD값으로 완전히 올라가도록 하여 기본적인 구조와 동일한 트랜지스터 수를 유지하면서 문턱전압에 의한 제 1노드(NODE1)과 제 2노드(NODE2) 전위의 감소현상을 제거하였다.
또한, 제 1노드(NODE1)과 제 2노드(NODE2)의 전위가 감소되지 않음으로써 출력부(40)의 제 1 내지 제 2인버터(IN1,IN2)의 잡음여부가 좋아지게 된다.
상기한 바와 같이 본 발명은 보상 통과 트랜지스터를 이용하여 구성한 논리회로의 논리부를 N형과 P형으로 혼합하여 구성함으로써 출력노드에 걸리는 전위값이 전원전압으로 완전하게 올라갈 수 있도록 함으로써 NMOS트랜지스터만으로 구성할 때 발생되는 문턱전압에 의한 출력 전위의 감소로 출력부의 잡음여유 악화문제를 해결하고 고정 누설전류량을 감소시켜 전체적인 시스템 성능을 향상시킬 수 있을 뿐만아니라 전력감소 효과를 거둘 수 있다는 이점이 있다.
한편, 잡음여유를 확장시키고 고정 누설전류를 감소시키기 위해 설치되는 래치가 필요하지 않게 되어 회로면적을 상대적으로 감소시킬 수 있다는 이점이 있다.
Claims (2)
- 제 1 및 제 2입력신호를 조합하여 출력하는 낸드형 논리회로에 있어서,상기 제 2입력신호의 상보입력에 응답하여 상기 제 1입력신호를 제 1노드로 전송하는 제 1PMOS트랜지스터와,상기 제 2입력신호의 상보입력에 응답하여 상기 제 2입력신호를 상기 제 1노드로 전송하는 NMOS트랜지스터와,상기 제 2입력신호에 응답하여 제 2입력신호의 상보입력을 상기 제 2노드로 전송하는 제 2PMOS트랜지스터와,상기 제 1노드로 전송된 신호를 반전하여 출력하는 제 1인버터와,상기 제 2노드로 전송된 신호를 반전하여 출력하는 제 2인버터로 구성된 것을 특징으로 하는 낸드형 논리회로.
- 제 1항에 있어서, 상기 제 1 내지 제 3PMOS트랜지스터는 상기 제 1노드 및 제 2노드가 논리 '1'을 가질 때 풀업 트랜지스터로 작동되는 것을 특징으로 하는 낸드형 논리회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980045884A KR20000027846A (ko) | 1998-10-29 | 1998-10-29 | 낸드형 논리회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980045884A KR20000027846A (ko) | 1998-10-29 | 1998-10-29 | 낸드형 논리회로 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20000027846A true KR20000027846A (ko) | 2000-05-15 |
Family
ID=19556193
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980045884A KR20000027846A (ko) | 1998-10-29 | 1998-10-29 | 낸드형 논리회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20000027846A (ko) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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-
1998
- 1998-10-29 KR KR1019980045884A patent/KR20000027846A/ko not_active Application Discontinuation
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