KR100221757B1 - 신호 레벨 변환 회로 - Google Patents

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KR100221757B1
KR100221757B1 KR1019960038807A KR19960038807A KR100221757B1 KR 100221757 B1 KR100221757 B1 KR 100221757B1 KR 1019960038807 A KR1019960038807 A KR 1019960038807A KR 19960038807 A KR19960038807 A KR 19960038807A KR 100221757 B1 KR100221757 B1 KR 100221757B1
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가네꼬 히사시
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Abstract

본 발명은 반도체 장치로 구성되는 신호 레벨 변환회로에 관한 것으로, 인버터 회로와 레벨 변환회로로 구성되는 신호 레벨 변환회로에서는 입력 신호선의 전위가 천이하고 나서 출력 신호선의 전위가 천이하는 시간이 길고, 또 관통 전류가 발생하여 신호 레벨 변환의 고속화, 저소비 전력화의 장애가 발생한다.
상기 문제점을 해결하기 위해, 본 발명은 입력 신호선(105)의 입력 신호가 제3전원선(103)의 전위와 같을 때 제2전원선(102)의 전위 레벨이 출력되고, 입력 신호가 제3전원선(103)의 전위와 같을 때 제1내부 전원선(107)의 전위 레벨이 출력되는 인버터 회로(트랜지스터 P1, N1)와, 입력 신호가 제3전원선(103)의 전위와 같을 때 제1내부 전원선(107)에 제3전원선(103)의 전위가 출력되고, 입력 신호가 제2전원선(102)의 전위와 같을 때 제1내부 전원선(107)에 제1전원선(101)의 전위가 출력되는 스위치 회로(트랜지스터 P2, P3, P4, N5)를 구비한다.

Description

신호 레벨 변환회로
본 발명은 반도체 장치로 구성되는 신호 레벨 변환회로에 관한 것으로, 특히 소비전력을 저감한 고속인 신호 레벨 변환회로에 관한 것이다.
종래의 이와 같은 종류의 레벨 변환회로의 일례를 제4도에 도시한다. 고전위인 제1전원선(101)과, 저전위인 제2전원선(102)과, 상기 제1전원선(101)의 전위보다 약간 저전위인 제3전원선(103)을 구비하고, 제1전원선(101)과 제2전원선(102)사이에 상호 교차 접속한 pMOS 트랜지스터 P11, P12와, 이들 트랜지스터의 각 드레인에 종속 접속된 nMOS 트랜지스터 N11, N12를 접속하고 있다. 또한, 제3전원선(103)과 제2전원선(103) 사이에 pMOS 트랜지스터 P13과 nMOS 트랜지스터 N13으로 구성된 인버터 회로를 접속하고 있다. 그리고, 이들 트랜지스터 P13, N13의 각 게이트에 입력 신호선(105)을 접속하고, 상기 트랜지스터 P12, N12의 접속점에 출력 신호선(106)을 접속하고 있다.
이 구성에서, 지금 입력 신호선(105)의 전위 레벨이 제2전원선(102)의 전위에 같을 때, 즉, 로우 레벨인 때, nMOS 트랜지스터 N11의 게이트 단자의 전위는 제3전원선(103)의 전위와 같게 되고, nMOS 트랜지스터 N12의 게이트 단자의 전위는 제2전원선(102)의 전위와 같게 된다. 따라서, nMOS 트랜지스터 N11은 온 상태로 되고, nMOS 트랜지스터 N12는 오프 상태로 되고, pMOS 트랜지스터 P11의 드레인 단자가 제2전원선(102)의 전위 레벨과 같게 된다. 따라서, pMOS 트랜지스터 P12는 온 상태로 되고, 그 드레인 단자의 전위는 제1전원선(101)의 전위에 같게 된다. 즉, 입력 신호선(105)의 전위가 제2전원선(102)의 전위에 같을 때, 출력 신호선(106)의 전위는 제1전원선(101)의 전위와 같게 되어 하이 레벨로 된다.
한편, 입력 신호선(105)의 전위 레벨이 제3전원선(105)의 전위와 같을 때, 즉 하이 레벨인 때 nMOS 트랜지스터 N11의 게이트 단자의 전위는 제2전원선(102)의 전위와 같게 되고, nMOS 트랜지스터 N12의 게이트 단자의 전위는 제3전원선(103)의 전위에 동일하게 된다. 따라서, nMOS 트랜지스터 N12는 온 상태로 되어 nMOS 트랜지스터 N11는 오프 상태로 되고, pMOS 트랜지스터 P11의 드레인 단자가 제2전원선(102)의 전위 레벨과 같게 된다. 따라서, pMOS 트랜지스터 P11은 온 상태로 되고, 그 드레인 단자의 전위는 제1전원선(101)의 전위와 같게 된다. 즉, 입력 신호선(105)의 전위가 제3전원선(105)의 전위와 같을 때, 출력 신호선(106)의 전위는 제2전원선의 전위와 같게 되어 로우 레벨로 된다.
이와 같은 종래의 신호 레벨 변환회로에서는, 입력 신호가 제2전원선(102)의 전위 레벨에서 제3전원선(103)의 전위 레벨로 천이하고 나서 출력 신호가 제1전원선(101)의 전위 레벨에서 제2전원선(102)의 전위 레벨로 천이하면, nMOS 트랜지스터 N12는 온으로 되지만, pMOS, nMOS의 각 트랜지스터 P13, N13으로 이루어지는 인버터 회로의 지연 시간을 거쳐 nMOS 트랜지스터 N11이 오프로 된다. 한편, 입력 신호가 제3전원선(103)의 전위 레벨에서 제2전원선(102)의 전위 레벨로 천이하고 나서 출력 신호가 제2전원선(102)의 전위 레벨에서 제1전원선(101)의 전위 레벨로 천이한다고 하면, nMOS 트랜지스터 N12는 오프로 되지만, pMOS, nMOS의 각 트랜지스터 P13, N13으로 이루어지는 인버터 회로의 지연 시간을 거쳐 nMOS 트랜지스터 N11이 온으로 된다.
nMOS 트랜지스터 N12가 온, N11이 오프인 때, pMOS 트랜지스터 P11의 드레인 단자와 P12의 게이트 단자는 제1전원선(101)의 전위 레벨에서, P11의 게이트 단자와 P12의 드레인 단자는 제2전원선(102)의 전위 레벨로 되어 있다. 한편, nMOS 트랜지스터 N12가 오프, N11이 온인 때, pMOS 트랜지스터 P11의 드레인 단자와 P12의 드레인 단자는 제2전원선(102)의 전위 레벨에서 P11의 게이트 단자와 P12의 드레인 단자는 제1전원선(101)의 전위 레벨로 되어 있다.
pMOS 트랜지스터 P11과 P12는 게이트 단자와 드레인 단자가 상호 교차 접속된 구조로 되어 있기 때문에, 귀환 루프가 존재하고, pMOS 트랜지스터 P11의 드레인 단자와 P12의 게이트 단자가 제1전원선(101)의 전위 레벨인 때부터, P11의 게이트 단자와 P12의 드레인 단자가 제2전원선(102)의 전위 레벨로 천이하는 시간, 및 P11의 드레인 단자와 P12의 게이트 단자가 제2전원선(102)의 전위 레벨인 때부터 P11의 게이트 단자와 P12의 드레인 단자가 제1전원선(101)의 전위 레벨로 천이하는 시간이 길어진다.
따라서, 종래의 신호 레벨 변환회로에서는 입력 신호선(105)의 전위가 천이하고 나서 출력 신호선(106)의 전위가 천이할 때까지의 시간이 길어진다는 문제가 발생한다. 또한, 제3전원선(103)의 전위가 제1전원선(101)에 비하여 낮아짐에 따라 pMOS 트랜지스터 P11과 P12의 온 전류에 비하여 nMOS 트랜지스터 N11과 N12의 온 전류를 크게 할 필요가 생기고, 그것을 출력 신호선(106)의 구동 전류를 감소시키게 된다. 바꾸어 말하면, N11 또는 N12가 온으로 되어도 그 구동 전류가 P11 또는 P12를 통해 전원으로 흐르고, 그 만큼 출력 신호선(106)을 구동하는 전류가 감소한다. 게다가, 출력 신호선(106)의 전위가 변화하는 시간이 입력 신호선(105)의 전위가 천이하는 방향에 따라 다르기 때문에, 입력 신호선(105)에 듀티비 50%의 신호를 입력하여도 출력 신호선(106)에는 듀티비 50%의 신호가 얻어지지 않는다고 하는 문제가 있다.
본 발명의 목적은, 이와 같이 종래의 문제를 해소하고, 저소비 전력으로 고속인 신호 레벨 변환회로를 제공하는데 있다.
제1도는 본 발명의 신호 레벨 변환회로의 제1실시형태의 회로도.
제2도는 본 발명의 제2실시형태의 회로도.
제3도는 본 발명의 제3실시형태의 회로도.
제4도는 종래 신호 레벨 변환회로의 일례의 회로도.
* 도면의 주요부분에 대한 부호의 설명
P1 내지 P5 : p형 MOS 트랜지스터 N1 내지 N5 : n형 MOS 트랜지스터
101 내지 104 : 전원선 105 : 입력 신호선
106 : 출력 신호선 107 : 제1내부 전원선
108 : 제1내부 신호선 109 : 제2내부 전원선
110 : 제2내부 신호선
본 발명의 신호 레벨 변환회로는 고전위의 제1전원선, 저전위의 제2전원선, 상기 제1전원선보다 전위가 낮은 제3전원선, 제1내부 전원선, 입력 신호가 상기 제3전원선의 전위와 동일할 때 상기 제2전원선과 동일한 출력 전위가 출력되고, 상기 입력 신호가 상기 제2전원선의 전위와 동일할 때 상기 제1전원선과 동일한 출력 전위가 출력되도록 구성된 인버터 회로, 및 상기 입력 신호가 상기 제3전원선의 전위와 동일할 때 상기 제1내부 전원선에 상기 제3전원선의 전위를 공급하고, 상기 입력 신호가 상기 제2전원선의 전위와 동일할 때 상기 제1내부 전원선에 상기 제1전원선의 전위를 공급하는 제1스위치 회로를 구비하고, 인버터 회로의 입출력 간의 지연 시간이 짧다는 것을 이용하여 고속의 신호 레벨 변환을 가능하게 하고, 또 제1내부 전원선을 제1또는 제3전원선의 전위로 함으로써 인버터 회로의 트랜지스터를 완전히 오프로 하고, 관통 전류를 없게 하여 소비전력을 저감한다.
또한, 본 발명의 신호 레벨 변환회로는, 고전위의 제1전원선, 저전위의 제2전원선, 상기 제2전원선보다 전위가 높은 제4전원선, 제2내부 전원선, 입력 신호가 상기 제1전원선의 전위와 동일할 때 상기 제2전원선과 동일한 출력 전위가 출력되고, 상기 입력 신호가 상기 제4전원선의 전위와 동일할 때 상기 제1전원선과 동일한 출력 전위가 출력되도록 구성된 인버터 회로, 및 상기 입력 신호가 상기 제4전원선의 전위와 동일할 때 상기 제2내부 전원선에 상기 제4전원선의 전위를 공급하고, 상기 입력 신호가 상기 제1전원선의 전위와 동일할 때 상기 제2내부 전원선에 상기 제2전원선의 전위를 공급하는 제2스위치 회로를 구비하고, 동일하게 인버터 회로에서의 입출력 간의 지연 시간이 짧으므로 고속의 신호 레벨 변환을 가능하게 하고, 또 제2내부 전원선을 이용함으로서 관통 전류를 없게 하여 소비 전력을 저감한다.
다음에, 본 발명의 실시형태에 대해 도면을 참조로 설명한다. 제1도는 본 발명의 제1실시형태의 회로도이다. 상기 도면에서, 고전위인 제1전원선(101)과, 저전위인 제2전원선(102)과, 상기 제1전원선(101)보다 약간 저전위인 제3전원선(103)과, 제1내부 전원선(107)을 구비하고 있다. 또한, 입력 신호선(105)에 입력되는 입력 신호가 제3전원선(103)의 전위와 같을 때 제2전원선(102)의 전위 레벨이 출력되고, 입력 신호가 제3전원선(103)의 전위와 같을 때 제1내부 전원선(107)의 전위레벨이 출력되는 인버터 회로와, 입력 신호가 제3전원선(103)의 전위와 같을 때 제1내부 전원선(107)에 제3전원선(103)의 전위가 출력되고, 입력 신호가 제2전원선(102)의 전위와 같을 때, 제1내부 전원선(107)에 제1전원선(101)의 전위가 출력되는 제1스위치 회로를 구비한다.
상기 인버터 회로는, 제1pMOS 트랜지스터 P1과 제1nMOS 트랜지스터 N1의 소스·드레인을 종속 접속하고, 그 접속점을 출력 신호선(106)에 접속하고, 각 게이트를 접속하여 입력 신호(105)에 접속하고 있다.
또한, 상기 제1스위치 회로는, 소스가 제1전원선(101)에, 드레인이 제1내부 전원선(107)에, 게이트가 제1내부 신호선(108)에 각각 접속된 제2pMOS 트랜지스터 P2와, 소스가 제1전원선(101)에, 드레인이 제1내부 신호선(108)에, 게이트가 제1내부 전원선(107)에 각각 접속된 제3pMOS 트랜지스터 P3와, 소소가 제1내부 신호선(108)에, 드레인이 입력 신호선(105)에, 게이트가 제3전원선(103)에 각각 접속된 제5nMOS트랜지스터 N5와, 소스가 입력 신호선(105)에, 드레인이 제1내부 전원선(107)에, 게이트가 제2전원선(102)에 각각 접속된 제4pMOS 트랜지스터 P4로 구성된다.
이 구성에 따르면, 입력 신호선(105)이 하이 레벨, 즉 제1전원선(101)의 전위보다 낮은 제3전원선(103)의 전위인 때, 제1pMOS 트랜지스터 P1과 nMOS 트랜지스터 N1의 인버터 회로에서, nMOS 트랜지스터 N1이 온, pMOS 트랜지스터 P1이 오프로 되기 때문에, 출력 신호선(106)에는 로우 레벨, 즉 제2전원선(102)의 전위의 신호가 출력된다. 또한, 이때, 입력 신호선(105)이 하이 레벨이기 때문에 제4pMOS 트랜지스터 P4가 온, 제5nMOS 트랜지스터 N5가 오프로 되고, 제1내부 전원선(107)의 전위는 입력 신호선(105)의 전위인 제3전원선(103)의 전위와 같게 된다. 따라서, 제3pMOS 트랜지스터 P3이 온하고, 제2pMOS 트랜지스터 P2가 오프로 되며, 또한 제1pMOS 트랜지스터 P1은 완전히 오프로 되고, 제1전원선(101)에서 제2전원선(102) 사이에 정상적으로 흐르는 관통 전류가 없는 저소비 전력으로 된다.
입력 신호선(105)이 로우 레벨로 되면, 제4pMOS 트랜지스터 P4가 오프, 제5nMOS 트랜지스터 N5가 온, 제2pMOS 트랜지스터 P2가 온으로 되기 때문에, 제3pMOS 트랜지스터 P3가 오프로 되고, 제1내부 전원선(107)은 제1전원선(101)의 전위와 같게 된다. 또한, 인버터 회로의 제1nMOS 트랜지스터 N1은 오프, 제1pMOS 트랜지스터 P1이 온이기 때문에, 출력 신호선(106)에는 하이 레벨, 즉 제1전원선(101)의 전위가 출력된다. 이때, 제1nMOS 트랜지스터 N1가 오프이기 때문에, 제1전원선(101)에서 제2전원선(102) 사이에 정상적으로 흐르는 관통전류가 없는 저소비 전력화가 가능하게 된다.
또한, 입력 신호선(105)이 하이 레벨에서 로우 레벨로 바뀐 때, 혹은 로우 레벨에서 하이 레벨로 바뀐 때, 출력 신호선(106)의 전위는 종래 회로와 같이 신호의 귀환이 없기 때문에 제1pMOS, nMOS의 각 트랜지스터 P1, N1을 통해 금방 변하기 때문에 고속의 신호 레벨 변환이 가능하게 된다.
즉, 이 제1실시형태에서는, pMOS 트랜지스터 P1과 nMOS 트랜지스터 N1으로 구성되는 인버터 회로 입출력 간의 치환시간이 짧다는 것을 이용하므로, 고속의 신호 레벨 변환이 가능하게 된다. 또한, 제1전원선(101)의 전위보다 저전압인 제3전원선(103)의 전위를 이용하고 있지만, 이것으로 인버터 회로를 구성하는 트랜지스터중 어느 한쪽이 완전히 오프로 되지 않는 상태가 발생하지만, 제1내부 전원선(107)의 전위를 제1또는 제2전원선의 전위로 하는 것이므로, 트랜지스터를 완전히 오프로 하고, 관통 전류를 없게 하여 소비 전력을 저감한다.
제2도는 본 발명의 제2실시형태의 회로도이다. 상기 도면에서, 고전위인 제1전원선(101)과, 저전위인 제2전원선(102)과, 상기 제2전원선(102)의 전위보다 약간 고전위인 제4전원선(104)과, 제2내부 전원선(109)을 구비하고 있다. 또한, 입력 신호선(105)에 입력되는 입력 신호가 제1전원선(101)의 전위와 같을 때 제2내부 전원선(109)의 전위 레벨이 출력되고, 입력 신호가 제4전원선(104)의 전위와 같을 때 제1전원선(101)의 전위 레벨이 출력되는 인버터 회로와, 입력 신호가 제4전원선(104)의 전위와 같을 때 제2내부 전원선(109)에 제4전원선(104)의 전위가 출력되고, 입력 신호가 제1전원선(101)의 전위와 같을 때 제2내부 전원선(109)에 제2전원선(102)의 전위가 출력되는 제2스위치 회로를 구비하고 있다.
상기 인버터 회로는 제1실시형태와 동일한 구성이다. 또한, 상기 제2스위치 회로는, 소스가 제2전원선(102)에, 드레인이 제2내부 전원선(109)에, 게이트가 제2내부 신호선(110)에 각각 접속된 제2nMOS 트랜지스터 N2와, 소스가 제2전원선(102)에, 드레인이 제2내부 신호선(110)에, 게이트가 제2내부 전원선(109)에 각각 접속된 제3nMOS 트랜지스터 N3와, 소스가 입력 신호선(105)에, 드레인이 제2내부 신호선(110)에, 게이트가 제4전원선(104)에 각각 접속된 제5pMOS 트랜지스터 N5와, 소스가 제2내부 전원선(109)에, 드레인이 입력 신호선(105)에, 게이트가 제1전원선(101)에 각각 접속된 제4nMOS 트랜지스터 N4로 구성되어 있다.
이 구성에 따르면, 입력 신호선(105)가 하이 레벨, 즉 제1전원선(101)의 전위인 때, 인버터 회로의 제1pMOS 트랜지스터 P1이 오프로 되고, 제1nMOS 트랜지스터 N1가 온으로 되기 때문에, 출력 신호선(106)에는 로우 레벨, 즉 제2전원선(102)의 전위의 신호가 출력된다. 이때, 제4nMOS 트랜지스터 N4가 오프하고, 제5pMOS 트랜지스터 P5가 온하고, 제2 및 제3pMOS 트랜지스터 P2, P3가 온하기 때문에, 제2내부 전원선(109)의 전위는 제2전원선(102)의 전위와 같게 된다. 또한, 제1pMOS 트랜지스터 P1은 완전히 오프로 되어, 제1전원선(101)에서 제2전원선(102) 사이에 정상적으로 흐르는 관통 전류가 없이 저소비 전력으로 된다.
한편, 입력 신호선(105)이 로우 레벨, 즉 제2전원선(102)의 전위보다 높은 제4전원선(104)의 전위인 때, 제1pMOS 트랜지스터 P1이 온하고, 제1nMOS 트랜지스터 N1이 오프로 되기 때문에, 출력 신호선(106)에는 하이 레벨, 즉 제1전원선(101)의 전위의 신호가 출력된다. 즉, 이때, 제4nMOS 트랜지스터 N4가 온, 제5pMOS 트랜지스터 P5가 오프로 되기 때문에, 제2내부 전원선(108)은 입력 신호선(105)의 전위 레벨인 제4전원선(104)의 전위와 같게 된다. 이때 제2 및 제3 pMOS트랜지스터 P2, P3는 오프로 된다. 또한, 제1nMOS 트랜지스터 N1이 완전히 오프로 되고, 제1전원선(101)에서 제2전원선(102)사이에 정상적으로 흐르는 관통 전류가 없이 저소비 전력화가 가능하게 된다.
또한, 입력 신호선(105)의 전위가 하이 레벨에서 로우 레벨로 바뀐 때, 혹은 로우 레벨에서 하이 레벨로 바뀐 때, 출력 신호선(106)의 전위는 중래 회로와 같이 귀환이 없기 때문에 인버터 회로의 제1pMOS, nMOS의 각 트랜지스터 P1, N1을 통해 금방 변화하므로 고속의 신호 레벨 변환이 가능하게 된다.
즉, 이 제2실시형태에서도, pMOS 트랜지스터 P1과 nMOS 트랜지스터 N1으로 구성되는 인버터 회로의 입출력 간의 치환시간이 짧다는 것을 이용하므로, 고속의 신호 레벨 변환이 가능하게 된다. 또한, 제2전원선(102)의 전위보다 고전압의 제4전원선(104)의 전위를 이용하고 있지만, 이것으로서 인버터 회로를 구성하는 상기 트랜지스터중 어느 한쪽이 완전히 오프로 되지 않는 상태가 발생하지만, 제2내부 전원선(109)의 전위를 제1또는 제2전원선의 전위로 하는 것이므로, 트랜지스터를 완전히 오프로 하고, 관통 전류를 없게 하여 소비 전력을 저감한다.
제3도는 본 발명의 제3실시형태의 회로도로, 상기 제1 및 제2의 각 실시형태를 일체화한 구성으로 한 것이다. 즉, 고전위의 제1전원선(101)와, 저전위인 제2전원선(102)과, 상기 제1전원선(101)의 전위보다 약간 저전위인 제3전원선(103)과, 제2전원선(102)의 전위보다 약간 고전위인 제4전원선(104)과, 제1 및 제2의 각 내부 전원선(107,109)을 구비하고 있다. 또한, 입력 신호선(105)에 입력되는 입력 신호의 전위가 제3전원선(103)의 전위와 같을 때 제2내부 전원선(109)의 전위 레벨이 출력되고, 입력 신호가 제4전원선(104)의 전위와 같을 때 제1내부 전원선(107)의 전위 레벨이 출력되는 인버터 회로를 구비하고 있다.
또한, 입력 신호가 제3전원선(103)의 전원과 같을 때, 제1내부 전원선(107)에 제3전원선(103)의 전위가 출력되고, 입력 신호가 제4전원선(104)의 전위와 같을 때 제1내부 전원선(107)에 제1전원선(101)의 전위가 출력되는 제1스위치 회로와, 입력 신호가 제4전원선(104)의 전위와 같을 때 제2내부 전원선(109)에 제4전원선(104)의 전위가 출력되고, 입력 신호가 제3전원선(103)의 전위와 같을 때 제2내부 전원선(109)에 제2전원선(102)의 전위가 출력되는 제2스위치 회로를 구비하고 있다.
여기서, 상기 인버터 회로는 상기 제1 및 제2실시형태의 것과 동일하다. 또한, 제1스위치 회로는 제1실시형태의 것과, 제2스위치 회로는 제2실시형태의 것과 동일한 구성으로 되어 있다.
이 구성에 따르면, 입력 신호선(105)이 하이 레벨, 즉 제1전원선(101)의 전위보다 낮은 제3전원선(103)의 전위인 때, 인버터 회로에 의해 출력 신호선(106)에는 로우 레벨, 즉 제2전원선(102)의 전위의 신호가 출력된다. 이때, 제5nMOS 트랜지스터 N5, 제4nMOS 트랜지스터 N4가 오프, 제4pMOS 트랜지스터 P4, 제5pMOS 트랜지스터 P5가 온이기 때문에, 제1내부 전원선(107)의 전위는 제3전원선(105)의 전위와 같게 되고, 제2내부 전원선(109)의 전위는 제2전원선(102)의 전위와 같게 된다. 그리고, 제1nMOS 트랜지스터 N1가 온이기 때문에 출력 신호선(106)에는 제2전원선(102)의 전위가 출력되고, 제1pMOS 트랜지스터 P1은 완전히 오프로 되고, 제1전원선(101)에서 제2전원선(102) 사이에 정상적으로 흐르는 관통 전류가 없다.
한편, 입력 신호선(105)이 로우 레벨, 즉 제2전원선(102)의 전위보다 높은 제4전원선(104)의 전위인 때, 인버터 회로에 의해 출력 신호선(106)에는 하이 레벨, 즉 제1전원선(101)의 전위의 신호가 출력된다. 이때, 제5nMOS 트랜지스터 N5, 제4nMOS 트랜지스터 N4가 온, 제4pMOS 트랜지스터 P4, 제5pMOS 트랜지스터 P5가 오프이기 때문에, 제1내부 전원선(107)은 제1전원선(101)의 전위와 같게 되고, 제2내부 전원선(109)의 전위는 제4전원선(104)의 전위와 같게 된다. 이때, 제1nMOS 트랜지스터 N1은 완전히 오프로 되고, 제1전원선(101)에서 제2전원선(102) 사이에 정상적으로 흐르는 관통 전류가 없이 저소비 전력화가 가능하게 된다.
입력 신호선(103)이 하이 레벨에서 로우 레벨로 바뀐 때, 혹은 로우 레벨에서 하이 레벨로 바뀐 때, 출력 신호선(104)의 전위는 종래 회로와 같이 신호의 귀환이 없기 때문에 P10, N11을 통해 곧 변화하기 때문에, 고속의 신호 레벨 변환이 가능하게 된다.
즉, 이 제3실시형태에서도, pMOS 트랜지스터 P1과 nMOS 트랜지스터 N1로 구성되는 인버터 회로의 입출력 간의 치환 시간이 짧다는 것을 이용하기 때문에, 고속의 신호 레벨 변환이 가능하게 되는 것은 상기 각 실시형태와 동일하다. 또한, 제1전원선(101)의 전위보다 저전압인 제3전원선(103)의 전위와, 제2전원선(102)의 전위보다 고전압인 제4전원선(104)의 전위를 이용하고 있지만, 이것으로 인버터 회로를 구성하는 상기 트랜지스터중 어느 한쪽이 완전히 오프로 되지 않는 상태가 발생하지만, 제1 및 제2내부 전원선(107,109)의 전위를 제1또는 제2전원선의 전위로 하는 것이므로, 트랜지스터를 완전히 오프로 하고, 관통 전류을 없게 하여 소비전력을 저감한다.
상술한 바와 같이, 본 발명은 기본적으로는 인버터 회로를 이용하여 신호 레벨 변환을 행하기 때문에, 인버터 회로가 갖는 입출력 간의 지연 시간이 짧다는 것을 이용하여 고속의 신호 레벨 변환을 실현할 수 있다. 또한, 회로내에 제1 및 제2내부 전원선을 설치하고, 이 내부 전원선의 전위를 입력 신호의 전위에 의해 제1또는 제2전원선의 전위로 제어하므로, 인버터 회로를 구성하는 트랜지스터를 완전히 오프의 상태로 하고, 관통 전류를 없게 하여 소비전력을 저감할 수 있게 된다.
또한, 본 발명에서는 입력 신호선에 듀티비 50%의 신호를 입력하면, 출력 신호선에 듀티비 50%의 신호가 얻어진다.

Claims (11)

  1. 고전위의 제1전원선, 저전위의 제2전원선, 상기 제1전원선보다 전위가 낮은 제3전원선, 제1내부 전원선, 입력 신호가 상기 제3전원선의 전위와 동일할 때 상기 제2전원선과 동일한 출력 전위가 출력되고 상기 입력 신호가 상기 제2전원선의 전위와 동일할 때 상기 제1전원선과 동일한 출력 전위가 출력되도록 구성된 인버터 회로, 및 상기 입력 신호가 상기 제3전원선의 전위와 동일할 때 상기 제1내부 전원선에 상기 제3전원선의 전위를 공급하고 상기 입력 신호가 상기 제2전원선의 전위와 동일할 때 상기 제1내부 전원선에 상기 제1전원선의 전위를 공급하는 제1스위치 회로를 구비하는 것을 특징으로 하는 신호 레벨 변환회로.
  2. 고전위의 제1전원선, 저전위의 제2전원선, 상기 제2전원선보다 전위가 높은 제4전원선, 제2내부 전원선, 입력 신호가 상기 제1전원선의 전위와 동일할 때 상기 제2전원선과 동일한 출력 전위가 출력되고 상기 입력 신호가 상기 제4전원선의 전위와 동일할 때 상기 제1전원선과 동일한 출력 전위가 출력되도록 구성된 인버터 회로, 및 상기 입력 신호가 상기 제4전원선의 전위와 동일할 때 상기 제2내부 전원선에 상기 제4전원선의 전위를 공급하고 상기 입력 신호가 상기 제1전원선의 전위와 동일할 때 상기 제2내부 전원선에 상기 제2전원선의 전위를 공급하는 제2스위치 회로를 구비하는 것을 특징으로 하는 신호 레벨 변환회로.
  3. 고전위의 제1전원선, 저전위의 제2전원선, 상기 제1전원선보다 전위가 낮은 제3전원선, 상기 제2전원선보다 전위가 낮은 제4전원선, 제1내부 전원선, 제2내부 전원선, 입력 신호가 상기 제3전원선의 전위와 동일할 때 상기 제2전원선과 동일한 출력 전위가 출력되고 상기 입력 신호가 상기 제4전원선의 전위와 동일할 때 상기 제1전원선과 동일한 출력 전위가 출력되도록 구성된 인버터 회로, 상기 입력 신호가 상기 제3전원선의 전위와 동일할 때 상기 제1내부 전원선에 상기 제3전원선의 전위를 공급하고 상기 입력 신호가 상기 제4전원선의 전위와 동일할 때 상기 제1내부 전원선에 상기 제1전원선의 전위를 공급하는 제1스위치 회로, 및 상기 입력 신호가 상기 제4전원선의 전위와 동일할 때 상기 제2내부 전원선에 상기 제4전원선의 전위를 공급하고 상기 입력 신호가 상기 제3전원선의 전위와 동일할 때 상기 제2내부 전원선에 상기 제2전원선의 전위를 공급하는 제2스위치 회로를 포함하는 것을 특징으로 하는 신호 레벨 변환회로.
  4. 제1항에 있어서, 상기 인버터 회로는 출력 신호선에 공통 접속된 드레인과, 입력 신호선에 공통 접속된 게이트를 가지는 제1pMOS 트랜지스터 및 제1nMOS 트랜지스터를 구비하는 것을 특징으로 하는 신호 레벨 변환회로.
  5. 제4항에 있어서, 상기 제1스위치 회로는, 소스가 상기 제1전원선에, 드레인이 상기 제1내부 전원선에, 게이트가 제1내부 신호선에 접속된 제2pMOS 트랜지스터, 소스가 상기 제1전원선에, 드레인이 상기 제1내부 신호선에, 게이트가 상기 제1내부 전원선에 접속된 제3pMOS 트랜지스터, 소스가 상기 입력 신호선에, 드레인이 상기 제1내부 전원선에, 게이트가 상기 제2전원선에 접속된 제4pMOS 트랜지스터, 및 소스가 상기 제1내부 신호선에, 드레인이 상기 입력 신호선에, 게이트가 상기 제3전원선에 접속된 제5nMOS 트랜지스터를 포함하는 것을 특징으로 하는 신호 레벨 변환회로.
  6. 제2항에 있어서, 상기 인버터 회로는 출력 신호선에 공통 접속된 드레인과, 입력 신호선에 공통 접속된 게이트를 가지는 제1pMOS 트랜지스터 및 제1nMOS 트랜지스터를 구비하는 것을 특징으로 하는 신호 레벨 변환회로.
  7. 제6항에 있어서, 상기 제2스위치 회로는, 소스가 상기 제2전원선에, 드레인이 상기 제2내부 전원선에, 게이트가 상기 제2내부 신호선에 접속된 제2nMOS 트랜지스터, 소스가 상기 제2전원선에, 드레인이 상기 제2내부 신호선에, 게이트가 상기 제2내부 전원선에 접속된 제3nMOS 트랜지스터, 소스가 상기 제2내부 전원선에, 드레인이 상기 입력 신호선에, 게이트가 상기 제1전원선에 접속된 제4nMOS 트랜지스터, 및 소스가 상기 입력 신호선에, 드레인이 상기 제2내부 신호선에, 게이트가 상기 제4전원선에 접속된 제5pMOS 트랜지스터를 포함하는 것을 특징으로 하는 신호 레벨 변환회로.
  8. 제3항에 있어서, 상기 인버터 회로는 출력 신호선에 공통 접속된 드레인과, 입력 신호선에 공통 접속된 게이트를 가지는 제1pMOS 트랜지스터 및 제1nMOS 트랜지스터를 포함하는 것을 특징으로 하는 신호 레벨 변환회로.
  9. 제8항에 있어서, 상기 제1스위치 회로는, 소스가 상기 제1전원선에, 드레인이 상기 제1내부 전원선에, 게이트가 제1내부 신호선에 접속된 제2pMOS 트랜지스터, 소스가 상기 제1전원선에, 드레인이 상기 제1내부 신호선에, 게이트가 상기 제1내부 전원선에 접속된 제3pMOS 트랜지스터, 소스가 상기 입력 신호선에, 드레인이 상기 제1내부 전원선에, 게이트가 상기 제2전원선에 접속된 제4pMOS 트랜지스터, 및 소스가 상기 제1내부 신호선에, 드레인이 상기 입력 신호선에, 게이트가 상기 제3전원선에 접속된 제5nMOS 트랜지스터를 포함하는 것을 특징으로 하는 신호 레벨 변환회로.
  10. 제8항에 있어서, 상기 제2스위치 회로는, 소스가 상기 제2전원선에, 드레인이 상기 제2내부 전원선에, 게이트가 상기 제2내부 신호선에 접속된 제2nMOS 트랜지스터, 소스가 상기 제2전원선에, 드레인이 상기 제2내부 신호선에, 게이트가 상기 제2내부 전원선에 접속된 제3nMOS 트랜지스터, 소스가 상기 제2내부 전원선에, 드레인이 상기 입력 신호선에, 게이트가 상기 제1전원선에 접속된 제4nMOS 트랜지스터, 및 소스가 상기 입력 신호선에, 드레인이 상기 제2내부 신호선에, 게이트가 상기 제4전원선에 접속된 제5pMOS 트랜지스터를 포함하는 것을 특징으로 하는 신호 레벨 변환회로.
  11. 제8항에 있어서, 상기 제1스위치 회로는, 소스가 상기 제1전원선에, 드레인이 상기 제1내부 전원선에, 게이트가 제1내부 신호선에 접속된 제2pMOS 트랜지스터, 소스가 상기 제1전원선에, 드레인이 상기 제1내부 신호선에, 게이트가 상기 제1내부 전원선에 접속된 제3pMOS 트랜지스터, 소스가 상기 입력 신호선에, 드레인이 상기 제1내부 전원선에, 게이트가 상기 제2전원선에 접속된 제4pMOS 트랜지스터, 및 소스가 상기 제1내부 신호선에, 드레인이 입력 신호선에, 게이트가 상기 제3전원선에 접속된 제5nMOS 트랜지스터를 포함하고, 상기 제2스위치 회로는, 소스가 상기 제2전원선에, 드레인이 상기 제2내부 전원선에, 게이트가 상기 제2내부 신호선에 접속된 제2nMOS 트랜지스터, 소스가 상기 제2전원선에, 드레인이 상기 제2내부 신호선에, 게이트가 상기 제2내부 전원선에 접속된 제3nMOS 트랜지스터, 소스가 상기 제2내부 전원선에, 드레인이 상기 입력 신호선에, 게이트가 상기 제1전원선에 접속된 제4nMOS 트랜지스터, 및 소스가 상기 입력 신호선에, 드레인이 상기 제2내부 신호선에, 게이트가 상기 제4전원선에 접속된 제5pMOS 트랜지스터를 포함하는 것을 특징으로 하는 신호 레벨 변환회로.
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