JP2006140928A - 半導体装置 - Google Patents

Abstract

【課題】異なる電圧ドメインに属する回路間において、高速に信号を伝播することが困難であった。
【解決手段】第１のインバータ回路ＩＮＶ１は、電流通路の一端が接地された第１導電型の第１のトランジスタＮ１の電流通路の他端に第２の導電型の第２のトランジスタＰ１の電流通路の一端が接続され、各ゲートに接地電位より高い第１の電圧Ｖ１の一方からなる第１の信号ＣＫＩが供給される。第２導電型の第３のトランジスタＰ２は、第２のトランジスタＰ１の電流通路の他端と第１の電圧より高い第２の電圧Ｖ２が供給されるノードとの間に接続され、ゲートに第１の信号の変化から遅れて接地電位と、第２の電圧の一方からなる制御信号ＬＳＯが供給され、第１のインバータ回路ＩＮＶ１の出力端から接地電位と前記第２の電圧の一方からなる第２に信号ＣＫＯを出力する。
【選択図】 図１

Description

本発明は、例えば動作電圧の異なる複数の論理回路間において信号を伝播する半導体装置に関する。

従来、動作電圧の異なる複数の論理回路間において信号を伝播する場合、これら論理回路の間にレベル変換回路が設けられている。このレベル変換回路は、例えば入力信号の電圧振幅Ｖ１をこれより高い電圧振幅Ｖ２に変換して出力する。すなわち、このレベル変換回路は、入力信号がローレベル（“Ｌ”＝０Ｖ）のとき、ローレベル（“Ｌ”＝０Ｖ）の信号を出力し、入力信号がハイレベル（“Ｈ”＝Ｖ１）のとき、ハイレベル（“Ｈ”＝Ｖ２＞Ｖ１）の信号を出力する（例えば非特許文献１参照）。

この回路において、電圧Ｖ１とＶ２の差が大きい場合、入力信号が供給されてから出力信号が出力されるまでの伝達時間が、電圧Ｖ１とＶ２の差が小さい場合に比べて遅くなるという問題がある。すなわち、入力信号が“Ｌ”から“Ｈ”に、あるいは“Ｈ”から“Ｌ”に変化した後、出力信号が“Ｌ”から“Ｈ”に、あるいは“Ｈ”から“Ｌ”に変化するまでの時間が、電圧Ｖ１とＶ２の差に依存して変化するという問題がある。

近時、１つのチップに複数の電圧によって動作する複数の論理回路を有したシステムオンチップ（ＳｏＣ）デバイスが開発されている。このＳｏＣデバイスにおいて、異なる電圧ドメインに属する論理回路間で信号を伝播する場合、レベル変換回路が必要となる。しかし、上記従来の回路を用いた場合、動作電圧の差によって信号の伝達時間に差が生じるため、設計段階において、信号の伝達タイミングに余裕を持たせる必要がある。したがって、ＳｏＣデバイスの動作速度を向上することが困難となっていた。
Sung-Mo Kang, Yusuf Leblebici著, "CMOS Digital Integrated Circuit, Analysis and Design (Second edition)", McGraw-Hill, p.543, 1999

本発明は、異なる電圧ドメインに属する回路間において、高速に信号を伝播することが可能な半導体装置を提供しようとするものである。

本発明の半導体装置の第１の態様は、電流通路の一端が接地された第１導電型の第１のトランジスタの電流通路の他端に第２導電型の第２のトランジスタの電流通路の一端が接続され、接地電位及び前記接地電位より高い第１の電圧の一方からなる第１の入力信号が前記第１及び第２のトランジスタのゲートに供給される第１のインバータ回路と、前記第２のトランジスタの電流通路の他端と前記第１の電圧より高い第２の電圧との間に接続され、ゲートに前記第１の入力信号の変化から遅れて接地電位及び第２の電圧の一方からなる制御信号が供給される第２導電型の第３のトランジスタとを具備し、前記第１のインバータ回路の出力端から接地電位と前記第２の電圧の一方からなる第１の出力信号を出力することを特徴とする。

本発明の半導体装置の第２の態様は、ゲートに接地電位と、接地電位より高い第１の電圧の一方からなる第１の入力信号が供給され、電流通路の一端が接地された第１導電型の第１のトランジスタと、前記第１のトランジスタの電流通路の他端と前記第１の電圧より高い第２の電圧との間に接続され、ゲートに前記第１の入力信号の変化から遅れて接地電位と、第２の電圧の一方からなる制御信号が供給される第２導電型の第２のトランジスタとを具備し、前記第１のトランジスタの電流通路の他端から接地電位と前記第２の電位の一方からなる第２の出力信号を出力することを特徴とする。

本発明によれば、異なる電圧ドメインに属する回路間において、高速に信号を伝播することが可能な半導体装置を提供できる。

以下、本発明の実施の形態について、図面を参照して説明する。

（第１の実施形態）
図１は、第１の実施形態に係る半導体装置としてのレベル変換回路ＬＳ−Ｒを示している。このレベル変換回路ＬＳ−Ｒは、インバータ回路ＩＮＶ１、ＩＮＶ２、及び制御回路としてのレベル変換回路ＬＳにより構成されている。

図１において、レベル変換回路ＬＳ−Ｒの入力信号ＣＫＩは“Ｌ”（例えば接地電位＝０Ｖ）と、“Ｈ”（第１の電圧Ｖ１）のいずれか一方の電圧に設定される。また、出力信号ＣＫＯは、“Ｌ”（例えば接地電位＝０Ｖ）と、“Ｈ”（第２の電圧Ｖ２）のいずれか一方に設定される。なお、第２の電圧Ｖ２は第１の電圧Ｖ１よりも高い電圧に設定されている（Ｖ１＜Ｖ２）。

入力信号ＣＫＩは、インバータ回路ＩＮＶ１を構成するＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと称す）Ｎ１のゲートと、ＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと称す）Ｐ１のゲート、及びレベル変換回路ＬＳの入力端に供給される。ＮＭＯＳトランジスタＮ１のソースは接地電位の供給ノードに接続され、ＰＭＯＳトランジスタＰ１のソースは、ＰＭＯＳトランジスタＰ２のドレインに接続されている。ＰＭＯＳトランジスタＰ２のソースは第２の電位Ｖ２の供給ノードに接続される。ＰＭＯＳトランジスタＰ２のゲートには、レベル変換回路ＬＳの出力信号ＬＳＯが供給される。トランジスタＮ１、Ｐ２のドレインすなわちインバータ回路ＩＮＶ１の出力端ＮＤは、インバータ回路ＩＮＶ２の入力端に接続される。このインバータ回路ＩＮＶ２は、ＰＭＯＳトランジスタＰ３、ＮＭＯＳトランジスタＮ２により構成され、第２の電圧Ｖ２により駆動される。インバータ回路ＩＮＶ２の出力端より出力信号ＣＫＯが出力される。

ＮＭＯＳトランジスタＮ１の駆動能力は、ＰＭＯＳトランジスタＰ１、Ｐ２の合計の駆動能力よりも高く設定されている。すなわち、例えばＮＭＯＳトランジスタＮ１のゲート幅がＰＭＯＳトランジスタＰ１、Ｐ２に比べて大きく設定されている。あるいはＰＭＯＳトランジスタＰ２のゲート長がＮＭＯＳトランジスタＮ１のゲート長より大きく設定されている。

また、レベル変換回路ＬＳは、第１の電圧Ｖ１により駆動されるインバータ回路ＩＮＶ３、ＩＮＶ４、第２の電圧Ｖ２により駆動され、２つのＮＭＯＳトランジスタのゲートに供給される電圧の差を増幅する差動増幅回路ＤＦＡ、及び第２の電圧Ｖ２により駆動されるインバータ回路ＩＮＶ５により構成されている。このレベル変換回路ＬＳは、入力信号ＣＫＩが“Ｌ”から“Ｈ”に変化すると、入力信号ＣＫＩの変化から一定時間遅れて出力信号ＬＳＯが“Ｈ”（第２の電圧Ｖ２）となる。レベル変換回路ＬＳの構成は、図１に示す構成に限定されるものではなく、例えば図８、図９に示すようなレベル変換回路を適用することも可能である。

上記構成において、図１に示す回路の動作について説明する。入力信号ＣＫＩが接地電位から第１の電圧Ｖ１に遷移した場合を考える。待機状態において、入力信号ＣＫＩは“Ｌ”（接地電位）、レベル変換回路ＬＳの出力信号ＬＳＯは“Ｌ”（接地電位）となっている。このため、ＰＭＯＳトランジスタＰ２はオン状態となっている。また、ＰＭＯＳトランジスタＰ１も同様にオン状態である。このため、インバータ回路ＩＮＶ１の出力端ＮＤは、“Ｈ”（第２の電圧Ｖ２）、インバータ回路ＩＮＶ２の出力信号ＣＫＯは“Ｌ”（接地電位）となっている。

一方、入力信号ＣＫＩが“Ｈ”（第１の電圧Ｖ１）となると、先ず、ＮＭＯＳトランジスタＮ１のゲートが第１の電圧Ｖ１となるため、ＮＭＯＳトランジスタがオン状態になる。また、ＰＭＯＳトランジスタＰ１は、Ｖ１＜Ｖ２であるため、完全にはオフ状態にならない。しかも、レベル変換回路ＬＳの出力信号ＬＳＯは、入力信号ＣＫＩが“Ｈ”になってからレベル変換回路ＬＳが有する遅延時間を経てから“Ｈ”となる。このため、ＰＭＯＳトランジスタＰ２のゲート電圧は、信号ＬＳＯが“Ｈ”となるまで、０Ｖである。したがって、ＰＭＯＳトランジスタＰ２はオン状態を維持する。

ここで、ＮＭＯＳトランジスタＮ１の駆動能力は、ＰＭＯＳトランジスタＰ１、Ｐ２の駆動能力よりも高く設定されているため、出力端ＮＤの電位はインバータＩＮＶ２の論理閾値よりも低くなる。よって、インバータ回路ＩＮＶ２は出力端ＮＤの電位が低下すると瞬時に反転し、出力信号ＣＫＯが“Ｈ”（第２の電圧Ｖ２）となる。このため、入力信号ＣＫＩが“Ｈ”（第１の電圧Ｖ１）になると、レベル変換回路ＬＳの出力信号が“Ｈ”（第２の電圧Ｖ２）となる前に、インバータ回路ＩＮＶ２の出力信号ＣＫＯが“Ｈ”となる。すなわち、図１に示すレベル変換回路ＬＳ−Ｒは、従来に比べて入力信号が“Ｌ”から“Ｈ”になった情報を高速に伝達することができる。

尚、入力信号ＣＫＩが“Ｈ”となった直後において、出力端ＮＤの電位が低くなり、ＰＭＯＳトランジスタＰ１も完全にはオフ状態にならず、ＰＭＯＳトランジスタＰ２もオン状態のままである。このため、ＰＭＯＳトランジスタＰ２、Ｐ１、ＮＭＯＳトランジスタＮ１を介してリーク電流が流れてしまう。しかし、この状態はレベル変換回路ＬＳの出力信号ＬＳＯが“Ｈ”となると、ＰＭＯＳトランジスタＰ２がオフ状態となるため解消される。通常、レベル変換回路ＬＳの信号伝達時間は数１０ピコ秒から数１００ピコ秒程度であり、最悪でも１ナノ秒以下である。したがって、入力信号ＣＫＩが“Ｌ”から“Ｈ”に遷移した後、ＰＭＯＳトランジスタＰ２がオフになるまでに貫通電流が流れたとしても、それは瞬間的であり、定常的なリーク電流が流れることはない。さらに、入力信号ＣＫＩが“Ｈ”のとき、ＰＭＯＳトランジスタＰ１は、ゲートが第１の電圧Ｖ１となるため、電流駆動能力が小さくなる。したがって、ＰＭＯＳトランジスタＰ１は、瞬間的な貫通電流を弱める働きもある。

上記第１の実施形態によれば、入力端に入力信号ＣＫＩが供給されるインバータ回路ＩＮＶ１の電流通路に第２の電圧Ｖ２により駆動されるＰＭＯＳトランジスタＰ２を接続し、このＰＭＯＳトランジスタＰ２のゲートをレベル変換回路ＬＳの出力信号により制御している。このレベル変換回路ＬＳは、入力信号ＣＫＩの第１の電圧Ｖ１からなる“Ｈ”を一定の遅延時間の後、第２の電圧Ｖ２からなる“Ｈ”に変換する。このため、インバータ回路ＩＮＶ１は入力信号ＣＫＩが“Ｌ”から“Ｈ”に変化したとき、直ちに第２の電圧Ｖ２からなる“Ｈ”の信号を出力できる。したがって、レベル変換回路ＬＳ−Ｒは、異なる電圧ドメインに属する回路間において、高速に信号を伝播することができる。

尚、第１の実施形態は、第１の電圧Ｖ１が第２の電圧Ｖ２より低い場合に効果が現れる。しかし、第１の電圧Ｖ１が第２の電圧Ｖ２と同じか、第１の電圧Ｖ１が第２の電圧Ｖ２より大きい場合であっても第１の実施形態を適用できる。また、第１の電圧Ｖ１と第２の電圧Ｖ２の関係が動作状態によって変化してもよい。

（第２の実施形態）
図２は、第２の実施形態に係るレベル変換回路ＬＳ−Ｒを示している。このレベル変換回路ＬＳ−Ｒも入力信号ＣＫＩが“Ｌ”すなわち０Ｖのとき、出力信号ＣＫＯには“Ｌ”すなわち０Ｖが出力され、入力信号ＣＫＩが“Ｈ”すなわち第１の電圧Ｖ１のとき、出力信号ＣＫＯは“Ｈ”すなわち第２の電圧Ｖ２が出力される。第１の電圧Ｖ１は第２の電圧Ｖ２より低い電圧に設定されることが一般的であるが、電圧関係はこれに限定されるものではない。

図２において、インバータ回路ＩＮＶ６は、図１に示すインバータ回路ＩＮＶ１からＰＭＯＳトランジスタＰ１を除いた回路となっている。第２の実施形態も第１の実施形態と同様に、ＮＭＯＳトランジスタＮ１の駆動能力を、ＰＭＯＳトランジスタＰ２の駆動能力よりも大きく設定している。

図２に示す回路の動作は、図１に示す回路とほぼ同様である。すなわち、入力信号ＣＫＩが“Ｌ”のとき、ＮＭＯＳトランジスタＮ１はオフであり、レベル変換回路ＬＳの出力信号ＬＳＯは“Ｌ”である。このため、ＰＭＯＳトランジスタＰ２はオンしており、インバータ回路ＩＮＶ６の出力端ＮＤの電位は“Ｈ”（第２の電圧Ｖ２）となる。したがって、この信号が供給されるインバータ回路ＩＮＶ２の出力信号ＣＫＯは“Ｌ”となっている。

一方、入力信号ＣＫＩが“Ｌ”から“Ｈ”に変化すると、ＮＭＯＳトランジスタＮ１が速やかにオンし、インバータ回路ＩＮＶ６の出力端ＮＤの電位が“Ｌ”となる。このため、インバータ回路ＩＮＶ２の出力信号ＣＫＯが“Ｌ”から“Ｈ”に速やかに遷移する。この後、レベル変換回路ＬＳの出力信号ＬＳＯが“Ｈ”（第２の電圧Ｖ２）となると、ＰＭＯＳトランジスタＰ２がオフし、貫通電流が遮断される。

上記第２の実施形態によっても第１の実施形態と同様に、入力信号ＣＫＩが“Ｌ”から第１の電圧Ｖ１の“Ｈ”に変化した際、第２の電圧Ｖ２からなる“Ｈ”の信号を高速に出力することができる。しかも、第２の実施形態の場合、第１の実施形態に比べてインバータ回路ＩＮＶ６を構成するＰＭＯＳトランジスタの数が少ないため、入力信号ＣＫＩが“Ｌ”から“Ｈ”に変化した場合、第１の実施形態に比べて高速に出力信号ＣＫＯを出力することが可能である。

さらに、第２の実施形態の場合、第１の実施形態に比べてＰＭＯＳトランジスタの数を削減することができる。このため、回路を小型化することが可能である。

（第３の実施形態）
図３は、第３の実施形態に係るレベル変換回路ＬＳ−Ｌを示している。第１、第２の実施形態は、出力信号の立ち上がりを高速化する場合について説明した。これに対して、第３の実施形態は、出力信号の立ち下りを高速化する。

図３において、入力信号ＣＫＩは、インバータ回路ＩＮＶ７に供給される。このインバータ回路ＩＮＶ７は、ＮＭＯＳトランジスタＮ３、ＰＭＯＳトランジスタＰ４により構成され、第１の電圧Ｖ１により駆動される。このインバータ回路ＩＮＶ７の出力信号は、インバータ回路ＩＮＶ１の入力端に供給される。このインバータ回路ＩＮＶ１は、第１の実施形態同様の構成である。さらに、インバータ回路ＩＮＶ７の出力信号はレベル変換回路ＬＳに供給される。このレベル変換回路ＬＳの出力信号ＬＳＯは、インバータ回路ＩＮＶ１を構成するＰＭＯＳトランジスタＰ２のゲートに供給される。レベル変換回路ＬＳ−Ｌの出力信号ＣＫＯは、インバータ回路ＩＮＶ１の出力端より出力される。

上記構成において動作について説明する。

入力信号ＣＫＩが“Ｈ”（第１の電圧Ｖ１）のとき、インバータ回路ＩＮＶ７の出力信号は“Ｌ”（０Ｖ）となる。この信号が供給されるインバータ回路ＩＮＶ１は、ＮＭＯＳトランジスタＮ１がオフしＰＭＯＳトランジスタＰ２がオンする。さらに、ＰＭＯＳトランジスタＰ２のゲートに供給されるレベル変換回路ＬＳの出力信号ＬＳＯは“Ｌ”であるため、ＰＭＯＳトランジスタＰ２はオンしている。したがって、出力信号ＣＫＯは“Ｈ”（第２の電圧Ｖ２）である。

一方、入力信号ＣＫＩが“Ｈ”から“Ｌ”（０Ｖ）に変化した場合、インバータ回路ＩＮＶ７の出力信号は“Ｈ”（第１の電圧Ｖ１）となる。この信号が供給されるレベル変換回路ＬＳの出力信号ＬＳＯは、レベル変換回路ＬＳが有する遅延時間の間“Ｌ”となっている。このため、ＰＭＯＳトランジスタＰ２はオンしている。また、インバータ回路ＩＮＶ７の出力信号が供給されるインバータ回路ＩＮＶ１は、ＰＭＯＳトランジスタＰ１がオン状態から僅かにオンした状態となり、ＮＭＯＳトランジスタＮ１がオンする。このため、出力信号ＣＫＯは“Ｌ”すなわち０Ｖに高速に遷移する。この後、レベル変換回路ＬＳの出力信号ＬＳＯが“Ｈ”となると、ＰＭＯＳトランジスタＰ２がオフとなり、貫通電流が遮断される。

第３の実施形態によれば、インバータ回路ＩＮＶ１の前段にインバータ回路ＩＮＶ７を設け、このインバータ回路ＩＮＶ７の出力信号により、インバータ回路ＩＮＶ１及びレベル変換回路ＬＳを制御している。このため、入力信号ＣＫＩが“Ｈ”から“Ｌ”に変化したとき、出力信号ＣＫＯを高速に“Ｈ”から“Ｌ”に遷移させることができる。

なお、第３の実施形態は、第２の実施形態にも適用することができる。すなわち、図２において、インバータ回路ＩＮＶ２を除き、インバータ回路ＩＮＶ７を付加することにより、図２に示すインバータ回路ＩＮＶ６を用いて入力信号ＣＫＩが“Ｈ”から“Ｌ”に変化した場合、出力信号ＣＫＯを“Ｈ”から“Ｌ”に高速に遷移させることができる。

（第４の実施形態）
図４は、第４の実施形態を示す構成図である。第４の実施形態も入力信号ＣＫＩが“Ｌ”（０Ｖ）のとき、出力信号ＣＫＯは“Ｌ”（０Ｖ）を出力し、入力信号ＣＫＩが“Ｈ”（第１の電圧Ｖ１）のとき、出力信号ＣＫＯは“Ｈ”（第２の電圧Ｖ２）が出力される。第１の電圧Ｖ１と第２の電圧Ｖ２は、例えばＶ１＜Ｖ２と設定されているが、これに限定されるものではない。

図４において、レベル変換回路ＬＳ−Ｒは、第１又は第２の実施形態に示す回路であり、入力信号ＣＫＩが“Ｌ”から“Ｈ”へ変化した場合、出力信号ＣＫＯを高速に“Ｌ”から“Ｈ”へ遷移させる回路である。一方、レベル変換回路ＬＳ−Ｌは、第３の実施形態に示す回路であり、入力信号ＣＫＩが“Ｈ”から“Ｌ”へ変化した場合、出力信号ＣＫＯを高速に“Ｈ”から“Ｌ”へ遷移させる回路である。レベル変換回路ＬＳ−Ｒの出力信号及びレベル変換回路ＬＳ−Ｌの出力信号は、選択回路ＳＬにより選択される。選択回路ＳＬは、例えば入力端がレベル変換回路ＬＳ−Ｒの出力端に接続された第１のトランスファーゲートＴＦ１と、入力端がレベル変換回路ＬＳ−Ｌの出力端に接続された第２のトランスファーゲートＴＦ２と、インバータ回路ＩＮＶ８により構成されている。第１、第２のトランスファーゲートＴＦ１、ＴＦ２は、遅延回路ＤＬＹにより一定時間遅延された入力信号ＣＫＩ、及びインバータ回路ＩＮＶ８により反転された入力信号ｂＣＫＩにより一方が導通される。これらトランスファーゲートＴＦ１、ＴＦ２の出力端は共通接続され、トランスファーゲートＴＦ１、ＴＦ２により選択された信号が出力信号ＣＫＯとして出力される。

すなわち、入力信号ＣＫＩが“Ｌ”の場合、トランスファーゲートＴＦ１が導通してレベル変換回路ＬＳ−Ｒの出力信号が出力信号ＣＫＯとして出力され、入力信号ＣＫＩが“Ｈ”の場合、トランスファーゲートＴＦ２が導通してレベル変換回路ＬＳ−Ｌの出力信号が出力信号ＣＫＯとして出力される。入力信号ＣＫＩが“Ｌ”から“Ｈ”に変化すると、レベル変換回路ＬＳ−Ｒの出力信号は速やかに“Ｌ”から“Ｈ”に変化するが、レベル変換回路ＬＳ−Ｌの出力信号は、レベル変換回路ＬＳの状態変化に要する時間を経た後、“Ｌ”から“Ｈ”に変化する。あるいは入力信号ＣＫＩが“Ｈ”から“Ｌ”に変化すると、レベル変換回路ＬＳ−Ｌの出力信号は速やかに“Ｈ”から“Ｌ”に変化するが、レベル変換回路ＬＳ−Ｒの出力信号はレベル変換回路ＬＳの状態変化に要する時間を経た後“Ｈ”から“Ｌ”に変化する。遅延回路ＤＬＹは、これらの状態変化の長い方と同じかそれ以上の遅延時間を有し、入力信号ＣＫＩが“Ｌ”から“Ｈ”乃至“Ｈ”から“Ｌ”に変化した後、レベル変換回路ＬＳ−Ｌの出力信号とレベル変換回路ＬＳ−Ｒの出力信号が一致してからトランスファーゲートＴＦ１とＴＦ２の導通状態を切り替えることにより、出力信号ＣＫＯの状態が不安定とならないように選択回路ＳＬを制御する。

第４の実施形態によれば、信号の立ち上がりを高速に伝播するレベル変換回路ＬＳ−Ｒと信号の立ち下がりを高速に伝播するレベル変換回路ＬＳ−Ｌ、及び選択回路ＳＬを設け、この選択回路ＳＬによりレベル変換回路ＬＳ−Ｒ、ＬＳ−Ｌの出力信号を選択している。このため、入力信号ＣＫＩの“Ｈ”から“Ｌ”及び“Ｌ”から“Ｈ”のいずれの信号変化も高速に伝達することができ、入力信号ＣＫＩに対応した出力信号ＣＫＯを出力することが可能である。

（第５の実施形態）
図５は、第５の実施形態を示している。第５の実施形態は、第１乃至第４の実施形態で説明したレベル変換回路をシステムオンチップ（ＳｏＣ）やメモリＬＳＩに適用した例を示している。図５において、第１の電源回路５１は外部電圧ＶＣＣから第１の電圧Ｖ１を生成する。第２の電源回路５２は外部電圧ＶＣＣから例えば第１の電圧Ｖ１より高い第２の電圧Ｖ２を生成する。第１の論理回路５３は、第１の電源回路５１から供給される第１の電圧Ｖ１で動作する。第２の論理回路５４は、第２の電源回路５２から供給される第２の電圧Ｖ２で動作する。

レベル変換回路５５は、第１乃至第４の実施形態のいずれかに示すレベル変換回路が適用される。すなわち、信号の立ち上がりタイミングを高速化する必要がある場合は、第１、第２の実施形態が適用され、信号の立ち下がりタイミングを高速化する必要がある場合は、第３の実施形態が適用され、信号の立ち上がり及び立ち下がりの両方のタイミングを高速化する必要がある場合は第４の実施形態が適用される。多くの応用例において、信号の立ち上がり又は立ち下がり一方のタイミングが重要であることが多い。このため、第１乃至第３の実施形態のレベル変換回路を用いることが多い。しかし、信号の立ち上がり及び立ち下がりの両方の変化タイミングが重要な場合は、第４の実施形態に係るレベル変換回路を用いればよい。

レベル変換回路５５を用いることにより、第１の論理回路５３から出力される信号ＳＩＧ１（“Ｌ”＝０Ｖ、“Ｈ”＝第１の電圧Ｖ１）は、信号ＳＩＧ２（“Ｌ”＝０Ｖ、“Ｈ”＝第２の電圧Ｖ２）に変換され、第２の論理回路５４に供給される。

第５の実施形態によれば、レベル変換回路５５により、入力信号ＣＫＩのレベルを変換して出力信号ＣＫＯを生成し、しかも、第２の論理回路５４の回路特性に応じて、出力信号の出力タイミングを設定することが可能である。このため、異なる電圧により駆動される第１、第２の論理回路５３、５４を確実に動作させることが可能であり、システムオンチップデバイスの信頼性を向上させることが可能である。

（第６の実施形態）
図６は、第６の実施形態に係るシステムオンチップデバイスを示している。システムオンチップ（ＳｏＣ）デバイスは、第１、第２のシステムモジュール６１、６２、Ｉ／Ｏ回路６３、システムバス６４、電源回路６５、遅延調整回路６６、レベル変換回路（ＬＳ１、ＬＳ２）６７、６８を有している。

第１、第２のシステムモジュール６１、６２は、異なる計算機能を有している。第１のシステムモジュール６１は、例えば音声信号を処理するモジュールであり、電源電圧ＶＣＣより低い内部電圧ＶＩＮＴと、外部クロック信号ＣＬＫより低いクロック信号ＣＬＫＡにより駆動される。第２のシステムモジュールは、例えば映像信号を処理するモジュールであり、電源電圧ＶＣＣ、外部クロック信号ＣＬＫにより駆動される。Ｉ／Ｏ回路６３は、インターフェース回路として動作し、システムバス６４を介して第１、第２のシステムモジュール６１、６２とデータを授受する。電源回路６５は、制御信号ＳＰにより待機状態と動作状態にされ、動作状態において外部電圧ＶＣＣから内部電圧ＶＩＮＴを生成する。遅延調整回路６６は、第１、第２のシステムモジュール６１、６２から出力されるクロック信号のスキューの状態に応じて、外部から供給されるクロック信号ＣＬＫを遅延させ、第１のシステムモジュール６１に供給されるＣＬＫＡを生成する。

遅延調整回路６６は、第１のシステムモジュール６１から出力されるクロック信号ＣＬＫ１と、第２のシステムモジュール６２から出力されるクロック信号ＣＬＫ２の位相を比較し、この比較結果に応じて、クロック信号ＣＬＫ１とＣＬＫ２のスキューが最小となるように、クロック信号ＣＬＫを遅延してクロック信号ＣＬＫＡを生成する。第１のシステムモジュール６１は外部電圧ＶＣＣより低い内部電圧ＶＩＮＴで動作し、第２のシステムモジュール６２及び遅延調整回路６６は外部電圧ＶＣＣで動作する。このため、遅延調整回路６６に供給される“Ｌ”が０Ｖで“Ｈ”が内部電圧ＶＩＮＴのクロック信号ＣＬＫ１を、“Ｌ”が０Ｖで“Ｈ”が外部電圧ＶＣＣのクロック信号ＣＬＫ１に変換する必要がある。したがって、遅延調整回路６６と第１のシステムモジュール６１の間には、レベル変換回路６７が接続される。このレベル変換回路６７は、第１乃至第４の実施形態に示すレベル変換回路のいずれかが適用される。この場合、各インバータ回路に供給される第１の電圧Ｖ１は内部電圧ＶＩＮＴであり、第２の電圧Ｖ２は外部電圧ＶＣＣである。

一方、第２のシステムモジュール６２から出力されるクロック信号ＣＬＫ２は、“Ｌ”が０Ｖで“Ｈ”が外部電圧ＶＣＣであるため、レベル変換回路は本来必要ではない。しかし、クロック信号ＣＬＫ２とクロック信号ＣＬＫ１との信号遅延の関係を保持するため、遅延調整回路６６と第２のシステムモジュール６２の間にレベル変換回路６８が接続されている。このレベル変換回路６８も第１乃至第４の実施形態を適用できるが、各インバータ回路に供給される第１、第２の電圧Ｖ１、Ｖ２は全て外部電圧ＶＣＣである。

図７は、遅延調整回路６６の一例を示している。この遅延調整回路６６は、例えば遅延回路７１、７２、時間差測定回路７３により構成されている。クロック信号ＣＬＫ１は、第１のシステムモジュール６１から出力され、レベル変換回路６７を通った信号である。このクロック信号ＣＬＫ１は、時間差測定回路７３の一方入力端に供給される。クロック信号ＣＬＫ２は、第２のシステムモジュール６２から出力され、レベル変換回路６８を通った信号である。クロック信号ＣＬＫ２は、遅延回路７１に供給され、この遅延回路７１により遅延されたクロック信号ＣＬＫＸは時間差測定回路７３の他方入力端に供給される。時間差測定回路７３は、クロック信号ＣＬＫ１とクロック信号ＣＬＫＸの時間差（クロック信号の変化タイミングのずれ量）を測定し、この測定した時間差に対応した信号ＤＴＳＳを生成する。この信号ＤＴＳＳは、遅延回路７１、７２に供給される。遅延回路７２はこの信号ＤＴＳＳに応じてクロック信号ＣＬＫを遅延しクロック信号ＣＬＫＡを生成する。遅延回路７１はこの信号ＤＴＳＳに応じてクロック信号ＣＬＫ２を遅延しクロック信号ＣＬＫＸを生成する。

上記第６に実施形態によれば、レベル変換回路６７、６８を介して遅延調整回路６６に供給されるクロック信号ＣＬＫ１、ＣＬＫ２は、第１の電圧（ＶＩＮＴ）、第２の電圧（ＶＣＣ）の差に依存せず、クロック信号ＣＬＫ１、ＣＬＫ２の“Ｌ”から“Ｈ”の信号伝達を高速化できる。このため、第１、第２のシステムモジュール６１、６２から遅延調整回路６６へ供給されるクロック信号ＣＬＫ１、ＣＬＫ２の伝達時間から内部電圧ＶＩＮＴと外部電圧ＶＣＣの差による誤差を除去できる。したがって、遅延調整回路６６において、クロック信号ＣＬＫ１、ＣＬＫ２の位相差を確実に検出できるため、正確なクロック信号ＣＬＫＡを生成することができる。

尚、上記各実施形態において、入力信号はクロック信号に限定されるものではなく、ステップ状に変化する信号であればよい。

その他、本発明の要旨を変えない範囲において種々変形実施可能なことは勿論である。

第１の実施形態に係るレベル変換回路を示す回路図。 第２の実施形態に係るレベル変換回路を示す回路図。 第３の実施形態に係るレベル変換回路を示す回路図。 第４の実施形態に係るレベル変換回路を示す構成図。 第５の実施形態に係るレベル変換回路を示す構成図。 第６の実施形態に係るレベル変換回路を示す構成図。 図６の一部を示す構成図。 従来のレベル変換回路の一例を示す回路図。 従来のレベル変換回路の他の例を示す回路図。

符号の説明

ＬＳ、ＬＳ−Ｒ、ＬＳ−Ｌ…レベル変換回路、ＩＮＶ１〜ＩＮＶ８…インバータ回路、Ｎ１〜Ｎ３…ＮＭＯＳトランジスタ、Ｐ１〜Ｐ４…ＰＭＯＳトランジスタ、Ｖ１…第１の電圧、Ｖ２…第２の電圧。

Claims (5)

1. 電流通路の一端が接地された第１導電型の第１のトランジスタの電流通路の他端に第２導電型の第２のトランジスタの電流通路の一端が接続され、接地電位及び前記接地電位より高い第１の電圧の一方からなる第１の入力信号が前記第１及び第２のトランジスタのゲートに供給される第１のインバータ回路と、
   前記第２のトランジスタの電流通路の他端と前記第１の電圧より高い第２の電圧との間に接続され、ゲートに前記第１の入力信号の変化から遅れて接地電位及び第２の電圧の一方からなる制御信号が供給される第２導電型の第３のトランジスタとを具備し、
   前記第１のインバータ回路の出力端から接地電位と前記第２の電圧の一方からなる第１の出力信号を出力することを特徴とする半導体装置。
2. 前記第１のトランジスタのゲートと前記第２のトランジスタのゲートに前記第１の電圧を供給し、前記第３のトランジスタのゲートに接地電位を供給したときの前記出力端の電位が、前記第２の電圧により動作する論理回路の論理閾値電圧よりも低くなるよう前記第１、第２、第３のトランジスタの駆動能力が設定されていることを特徴とする請求項１記載の半導体装置。
3. 入力端に接地電位と前記第１の電圧の一方からなる第２の入力信号が供給され、出力端が前記第１のトランジスタ及び第２のトランジスタのゲートに接続され、前記第１の電圧で駆動される第３のインバータ回路をさらに具備することを特徴とする請求項１記載の半導体装置。
4. ゲートに接地電位と、接地電位より高い第１の電圧の一方からなる第１の入力信号が供給され、電流通路の一端が接地された第１導電型の第１のトランジスタと、
   前記第１のトランジスタの電流通路の他端と前記第１の電圧より高い第２の電圧との間に接続され、ゲートに前記第１の入力信号の変化から遅れて接地電位と、第２の電圧の一方からなる制御信号が供給される第２導電型の第２のトランジスタとを具備し、
   前記第１のトランジスタの電流通路の他端から接地電位と前記第２の電位の一方からなる第２の出力信号を出力することを特徴とする半導体装置。
5. 前記第１のトランジスタのゲートに前記第１の電圧を供給し、前記第２のトランジスタのゲートに接地電位を供給したときの前記出力端の電位が、前記第２の信号により動作する論理回路の論理閾値電圧よりも低くなるよう前記第１、第２のトランジスタの駆動能力が設定されていることを特徴とする請求項４記載の半導体装置。

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