JPH11225054A - 容量性負荷駆動回路 - Google Patents
容量性負荷駆動回路Info
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- JPH11225054A JPH11225054A JP10022956A JP2295698A JPH11225054A JP H11225054 A JPH11225054 A JP H11225054A JP 10022956 A JP10022956 A JP 10022956A JP 2295698 A JP2295698 A JP 2295698A JP H11225054 A JPH11225054 A JP H11225054A
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Abstract
(57)【要約】
【課題】容量性負荷駆動回路において、標準化した素子
を用い、チップ面積も縮小でき、消費電流が少なく、駆
動電流能力の高い回路を実現する。 【解決手段】相補型MOSFETで構成されたレベルシフト
と、低振幅レベル電圧駆動型半導体装置で構成された高
電圧出力回路の接続した容量性負荷駆動回路である。 【効果】出力回路が低振幅レベル電圧駆動型半導体装置
なので、駆動電圧によらず最適化した素子で構成でき、
チップ面積も縮小できる。また、低振幅レベルでの駆動
が可能なので、駆動電流能力が高く、消費電流が少なく
できる。
を用い、チップ面積も縮小でき、消費電流が少なく、駆
動電流能力の高い回路を実現する。 【解決手段】相補型MOSFETで構成されたレベルシフト
と、低振幅レベル電圧駆動型半導体装置で構成された高
電圧出力回路の接続した容量性負荷駆動回路である。 【効果】出力回路が低振幅レベル電圧駆動型半導体装置
なので、駆動電圧によらず最適化した素子で構成でき、
チップ面積も縮小できる。また、低振幅レベルでの駆動
が可能なので、駆動電流能力が高く、消費電流が少なく
できる。
Description
【０００１】
【発明の属する技術分野】本発明は、容量性負荷の駆動
回路に関し、特にプラズマディスプレイパネル等のフラ
ットパネルディスプレイの駆動回路に関する。
回路に関し、特にプラズマディスプレイパネル等のフラ
ットパネルディスプレイの駆動回路に関する。
【０００２】
【従来の技術】フラットパネルディスプレイの駆動回路
は、例えば３〜５Ｖ程度の低振幅レベルの信号を例えば
５０Ｖ〜２００Ｖの高振幅レベルに変換するためのレベ
ルシフト回路とこのレベルシフト回路の出力に基づい
て、ディスプレイに高電圧を印加するための高電圧出力
回路とで構成される。従来のパネルディスプレイ駆動回
路としては、特開平5−249916 号公報図６に記載されて
いるように、Ｐチャンネル型ＭＯＳ電界効果トランジス
タ（以下、P−MOSFET と呼ぶ）とＮチャンネル型ＭＯＳ
電界効果トランジスタ（以下、N−MOSFET と呼ぶ）の相
補型ＭＯＳトランジスタを用いた駆動回路が知られてい
る（図３）。この回路の駆動について以下に説明する。
は、例えば３〜５Ｖ程度の低振幅レベルの信号を例えば
５０Ｖ〜２００Ｖの高振幅レベルに変換するためのレベ
ルシフト回路とこのレベルシフト回路の出力に基づい
て、ディスプレイに高電圧を印加するための高電圧出力
回路とで構成される。従来のパネルディスプレイ駆動回
路としては、特開平5−249916 号公報図６に記載されて
いるように、Ｐチャンネル型ＭＯＳ電界効果トランジス
タ（以下、P−MOSFET と呼ぶ）とＮチャンネル型ＭＯＳ
電界効果トランジスタ（以下、N−MOSFET と呼ぶ）の相
補型ＭＯＳトランジスタを用いた駆動回路が知られてい
る（図３）。この回路の駆動について以下に説明する。
【０００３】入力信号ＩＮが(例えば５Ｖの)ハイレベル
の場合、N−MOSFET.MN1がオフ、N−MOSFET.MN2がオン、
N−MOSFET.MN3がオフされる。また、P−MOSFET.MP1がオ
ン、P−MOSFET.MP2がオフ、P−MOSFET.MP3がオンする。
この時、出力信号ＯＵＴは高電位側電源ＨＶまで上昇す
る。また、P−MOSFET.MP2 のゲート電極には高電位側電
源ＨＶの電圧が印加されることになる。
の場合、N−MOSFET.MN1がオフ、N−MOSFET.MN2がオン、
N−MOSFET.MN3がオフされる。また、P−MOSFET.MP1がオ
ン、P−MOSFET.MP2がオフ、P−MOSFET.MP3がオンする。
この時、出力信号ＯＵＴは高電位側電源ＨＶまで上昇す
る。また、P−MOSFET.MP2 のゲート電極には高電位側電
源ＨＶの電圧が印加されることになる。
【０００４】入力信号ＩＮがＧＮＤレベルの場合、N−M
OSFET.MN1がオン、N−MOSFET.MN2がオフ、N−MOSFET.MN
3がオンされる。また、P−MOSFET.MP1はオフ、P−MOSFE
T.MP2はオン、P−MOSFET.MP3はオフする。よって、出力
信号ＯＵＴはＧＮＤレベルとなる。この時、P−MOSFET.
MP1及びP−MOSFET.MP3のゲート電極には高電位側電源Ｈ
Ｖの電圧が印加される。
OSFET.MN1がオン、N−MOSFET.MN2がオフ、N−MOSFET.MN
3がオンされる。また、P−MOSFET.MP1はオフ、P−MOSFE
T.MP2はオン、P−MOSFET.MP3はオフする。よって、出力
信号ＯＵＴはＧＮＤレベルとなる。この時、P−MOSFET.
MP1及びP−MOSFET.MP3のゲート電極には高電位側電源Ｈ
Ｖの電圧が印加される。
【０００５】上述したとおり、この回路の動作をまとめ
ると、入力信号ＩＮはレベルシフトされ、高電圧出力回
路２０のP−MOSFET.MP3及びN−MOSFET.MN3を制御するこ
とパネルディスプレイを駆動する。
ると、入力信号ＩＮはレベルシフトされ、高電圧出力回
路２０のP−MOSFET.MP3及びN−MOSFET.MN3を制御するこ
とパネルディスプレイを駆動する。
【０００６】このような相補型ＭＯＳトランジスタを用
いた回路では、ＭＯＳトランジスタのリ−クが無いとし
た場合、直流的には消費電流が０で、低消費電力回路が
可能となる。前記の相補型回路を得るためには、上記の
とおり、P−MOSFET のゲート電極に高電位側電源ＨＶの
電圧が印加されるため、その電圧に耐える高ゲート耐圧
構造のP−MOSFET が必要となる。この高ゲート耐圧構造
を持つためのゲート酸化膜厚の必要条件は例えば高電位
側電源ＨＶが５０Ｖ〜２００Ｖでは１５０ｎｍ〜６００
ｎｍ程度のゲート酸化膜厚が必要となると考えられる。
これは、ゲート印加電圧が例えば３〜５Ｖで、ゲート酸
化膜の厚さが１５〜３０ｎｍ程度のN−MOSFETと比較し
て、１０倍以上の酸化膜厚が必要ということになる。
いた回路では、ＭＯＳトランジスタのリ−クが無いとし
た場合、直流的には消費電流が０で、低消費電力回路が
可能となる。前記の相補型回路を得るためには、上記の
とおり、P−MOSFET のゲート電極に高電位側電源ＨＶの
電圧が印加されるため、その電圧に耐える高ゲート耐圧
構造のP−MOSFET が必要となる。この高ゲート耐圧構造
を持つためのゲート酸化膜厚の必要条件は例えば高電位
側電源ＨＶが５０Ｖ〜２００Ｖでは１５０ｎｍ〜６００
ｎｍ程度のゲート酸化膜厚が必要となると考えられる。
これは、ゲート印加電圧が例えば３〜５Ｖで、ゲート酸
化膜の厚さが１５〜３０ｎｍ程度のN−MOSFETと比較し
て、１０倍以上の酸化膜厚が必要ということになる。
【０００７】この高耐圧ゲート構造のP−MOSFET をソー
ス側出力に用いた回路では、出力電流特性が高電位側電
源電流に依存する。これは、ソース出力P−MOSFET のゲ
ート電圧が高電位側電源ＨＶに等しいためである。一般
にプラズマディスプレイパネルに代表されるディスプレ
イにおいては、パネルの構造・画面サイズにより、その
駆動電圧・電流（駆動条件）に最適値が存在する。ま
た、同一の構造・サイズであっても、製造バラツキを考
慮した駆動条件の設定が必要である。上記高ゲート耐圧
P−MOSFET をソース出力に用いた駆動回路では、電流特
性が電源電圧に依存するため、幅広い種類のパネルに対
して駆動回路の共用化を図るためには、耐圧は最高使用
電圧側で規定され、電流特性は最低使用電圧側で規定さ
れることなり、両者を満足させた設計を行うと、集積回
路にしたときにはチップ面積の増大につながることにな
る。さらに、高ゲート耐圧構造のP−MOSFET は、低振幅
レベルのゲート電圧駆動であるN−MOSFET に比べて、し
きい値電圧が高いため、低電圧域での電流能力が低く、
オン抵抗が高い。
ス側出力に用いた回路では、出力電流特性が高電位側電
源電流に依存する。これは、ソース出力P−MOSFET のゲ
ート電圧が高電位側電源ＨＶに等しいためである。一般
にプラズマディスプレイパネルに代表されるディスプレ
イにおいては、パネルの構造・画面サイズにより、その
駆動電圧・電流（駆動条件）に最適値が存在する。ま
た、同一の構造・サイズであっても、製造バラツキを考
慮した駆動条件の設定が必要である。上記高ゲート耐圧
P−MOSFET をソース出力に用いた駆動回路では、電流特
性が電源電圧に依存するため、幅広い種類のパネルに対
して駆動回路の共用化を図るためには、耐圧は最高使用
電圧側で規定され、電流特性は最低使用電圧側で規定さ
れることなり、両者を満足させた設計を行うと、集積回
路にしたときにはチップ面積の増大につながることにな
る。さらに、高ゲート耐圧構造のP−MOSFET は、低振幅
レベルのゲート電圧駆動であるN−MOSFET に比べて、し
きい値電圧が高いため、低電圧域での電流能力が低く、
オン抵抗が高い。
【０００８】
【発明が解決しようとする課題】上記のような従来回路
においては、高圧出力回路上側でのP−MOSFET が、高ゲ
ート耐圧構造となり、ゲート印加電圧が高電位側電圧と
なる。それ故、駆動電圧の変動により駆動電流能力が変
わってしまう。一方、駆動電圧変動の最大電圧に合わせ
P−MOSFET を形成すると、ゲート酸化膜が厚くなり駆動
電流能力低下する。それを補う為にはサイズを大きくし
なければならず、集積回路にした時にチップ面積の増大
することになる。また、高ゲート耐圧構造のP−MOSFET
はゲート電圧が低電圧領域では電流能力が低く、出力信
号電圧の立ち上がり時間の増加、高電位側電源からＬＣ
回路を使った無効電力回収を行ったときの電力損失が大
きくなる。本発明は、上記の点を考慮してなされたもの
であり、回路の構成素子の標準化，集積回路のチップ面
積縮小，低消費電力化を実現する。
においては、高圧出力回路上側でのP−MOSFET が、高ゲ
ート耐圧構造となり、ゲート印加電圧が高電位側電圧と
なる。それ故、駆動電圧の変動により駆動電流能力が変
わってしまう。一方、駆動電圧変動の最大電圧に合わせ
P−MOSFET を形成すると、ゲート酸化膜が厚くなり駆動
電流能力低下する。それを補う為にはサイズを大きくし
なければならず、集積回路にした時にチップ面積の増大
することになる。また、高ゲート耐圧構造のP−MOSFET
はゲート電圧が低電圧領域では電流能力が低く、出力信
号電圧の立ち上がり時間の増加、高電位側電源からＬＣ
回路を使った無効電力回収を行ったときの電力損失が大
きくなる。本発明は、上記の点を考慮してなされたもの
であり、回路の構成素子の標準化，集積回路のチップ面
積縮小，低消費電力化を実現する。
【０００９】
【課題を解決するための手段】本発明のディスプレイ駆
動回路は電圧駆動型半導体装置を用いて負荷を駆動する
回路において、電源から印加される電源端子と、負荷が
接続される出力端子と、基準電位となる基準端子と、前
記電源端子に接続された第１Ｐチャンネル型ＭＯＳ電界
効果トランジスタと、前記基準端子に接続された第１Ｎ
チャンネル型ＭＯＳ電界効果トランジスタとの直列接続
回路と、前記電源端子に接続された第２Ｐチャンネル型
ＭＯＳ電界効果トランジスタと、第１の主電極、第２の
主電極及び絶縁ゲート電極を有する第１半導体装置との
直列接続回路と、第１駆動制御入力信号が入力される第
１Ｎチャンネル型ＭＯＳ電界効果トランジスタの絶縁ゲ
ート電極と、第１の駆動制御入力信号の反転された信号
が入力される第１半導体装置の絶縁ゲート電極を有す
る。第１Ｐチャンネル型ＭＯＳ電界効果トランジスタと
第１Ｎチャンネル型ＭＯＳ電界効果トランジスタの直列
接続箇所が第２Ｐチャンネル型ＭＯＳ電界効果トランジ
スタのゲート電極に接続され、第２ＰチャンネルＭＯＳ
電界効果トランジスタと第１半導体装置の直列接続箇所
が第１Ｐチャンネル型ＭＯＳ電界効果トランジスタの絶
縁ゲート電極と接続される。さらに、第３主電極、第４
主電極及び絶縁ゲート電極を有し、第３主電極が前記電
源端子に接続され、第４主電極が前記出力端子に接続さ
れ、前記絶縁ゲート電極が第２Ｐチャンネル型ＭＯＳ電
界効果トランジスタと第１半導体装置の直列接続箇所に
接続される第２半導体装置と、第２の半導体装置の絶縁
ゲート電極と前記出力端子との間に接続されるダイオー
ド素子とを備える。
動回路は電圧駆動型半導体装置を用いて負荷を駆動する
回路において、電源から印加される電源端子と、負荷が
接続される出力端子と、基準電位となる基準端子と、前
記電源端子に接続された第１Ｐチャンネル型ＭＯＳ電界
効果トランジスタと、前記基準端子に接続された第１Ｎ
チャンネル型ＭＯＳ電界効果トランジスタとの直列接続
回路と、前記電源端子に接続された第２Ｐチャンネル型
ＭＯＳ電界効果トランジスタと、第１の主電極、第２の
主電極及び絶縁ゲート電極を有する第１半導体装置との
直列接続回路と、第１駆動制御入力信号が入力される第
１Ｎチャンネル型ＭＯＳ電界効果トランジスタの絶縁ゲ
ート電極と、第１の駆動制御入力信号の反転された信号
が入力される第１半導体装置の絶縁ゲート電極を有す
る。第１Ｐチャンネル型ＭＯＳ電界効果トランジスタと
第１Ｎチャンネル型ＭＯＳ電界効果トランジスタの直列
接続箇所が第２Ｐチャンネル型ＭＯＳ電界効果トランジ
スタのゲート電極に接続され、第２ＰチャンネルＭＯＳ
電界効果トランジスタと第１半導体装置の直列接続箇所
が第１Ｐチャンネル型ＭＯＳ電界効果トランジスタの絶
縁ゲート電極と接続される。さらに、第３主電極、第４
主電極及び絶縁ゲート電極を有し、第３主電極が前記電
源端子に接続され、第４主電極が前記出力端子に接続さ
れ、前記絶縁ゲート電極が第２Ｐチャンネル型ＭＯＳ電
界効果トランジスタと第１半導体装置の直列接続箇所に
接続される第２半導体装置と、第２の半導体装置の絶縁
ゲート電極と前記出力端子との間に接続されるダイオー
ド素子とを備える。
【００１０】本発明の容量性負荷駆動回路において、同
一の半導体基体に、上で述べた本発明の駆動回路を形成
する。
一の半導体基体に、上で述べた本発明の駆動回路を形成
する。
【００１１】上記の半導体回路によれば、第２の半導体
装置の絶縁ゲート電極に印加される電圧が低振幅レベル
であり、第２の半導体装置が低振幅レベルのゲート電圧
駆動になる。これにより、高電圧出力回路の第２の半導
体装置のゲート酸化膜厚は薄くでき、ゲート印加電圧は
電源端子からの電源電圧には依存を受けない。
装置の絶縁ゲート電極に印加される電圧が低振幅レベル
であり、第２の半導体装置が低振幅レベルのゲート電圧
駆動になる。これにより、高電圧出力回路の第２の半導
体装置のゲート酸化膜厚は薄くでき、ゲート印加電圧は
電源端子からの電源電圧には依存を受けない。
【００１２】つまり、容量性負荷駆動電圧が変動したと
しても、半導体装置は同じゲート酸化膜厚にでき、同じ
容量性負荷駆動能力をもつことができる。最適な半導体
装置の構造及びサイズにでき、チップ面積の最適化を計
れる。また、ゲート印加電圧が低振幅レベルでも電流能
力が高ゲート耐圧構造の半導体装置に比べ高く、スイッ
チング時の電力損失が低減できる。
しても、半導体装置は同じゲート酸化膜厚にでき、同じ
容量性負荷駆動能力をもつことができる。最適な半導体
装置の構造及びサイズにでき、チップ面積の最適化を計
れる。また、ゲート印加電圧が低振幅レベルでも電流能
力が高ゲート耐圧構造の半導体装置に比べ高く、スイッ
チング時の電力損失が低減できる。
【００１３】
【発明の実施の形態】図１には、本発明の１実施例であ
るパネルディスプレイ駆動回路が示される。駆動回路に
は低振幅レベルの信号を高振幅レベルの信号に変換する
ためのレベルシフト回路１０と、このレベルシフト回路
１０の出力に基づいて外部負荷に高電圧を印加するため
の高電圧出力回路２０とを含む。
るパネルディスプレイ駆動回路が示される。駆動回路に
は低振幅レベルの信号を高振幅レベルの信号に変換する
ためのレベルシフト回路１０と、このレベルシフト回路
１０の出力に基づいて外部負荷に高電圧を印加するため
の高電圧出力回路２０とを含む。
【００１４】本実施例は、レベルシフト回路１０とそれ
の後段に配置された高電圧出力回路２０とが結合されて
なり、構成素子としてはMOSFETが適用されている。レベ
ルシフト回路１０は、高電位側電源ＨＶとソース電極が
接続された高ゲート耐圧のP−MOSFET.MP1と、グランド
ＧＮＤとソース電極が接続されたN−MOSFET.MN1との直
列接続回路と、高電位側電源ＨＶとソース電極が接続さ
れた高ゲート耐圧のP−MOSFET.MP2と、グランドＧＮＤ
とソース電極が接続されたN−MOSFET.MN2との直列接続
回路と、入力信号ＩＮを反転するためのインバータＩＮ
Ｖとを含んで構成されて成る。MOSFET.MP1,MN1の直列接
続箇所がMOSFET.MP2のゲート電極に接続され、MOSFET.M
P2,MN2の直列接続箇所がMOSFET.MP1のゲート電極に接続
される。入力信号ＩＮは、インバータＩＮＶを介してMO
SFET.MP2のゲート電極に結合されると同時に、直接ＭＮ
２のゲート電極に結合される。
の後段に配置された高電圧出力回路２０とが結合されて
なり、構成素子としてはMOSFETが適用されている。レベ
ルシフト回路１０は、高電位側電源ＨＶとソース電極が
接続された高ゲート耐圧のP−MOSFET.MP1と、グランド
ＧＮＤとソース電極が接続されたN−MOSFET.MN1との直
列接続回路と、高電位側電源ＨＶとソース電極が接続さ
れた高ゲート耐圧のP−MOSFET.MP2と、グランドＧＮＤ
とソース電極が接続されたN−MOSFET.MN2との直列接続
回路と、入力信号ＩＮを反転するためのインバータＩＮ
Ｖとを含んで構成されて成る。MOSFET.MP1,MN1の直列接
続箇所がMOSFET.MP2のゲート電極に接続され、MOSFET.M
P2,MN2の直列接続箇所がMOSFET.MP1のゲート電極に接続
される。入力信号ＩＮは、インバータＩＮＶを介してMO
SFET.MP2のゲート電極に結合されると同時に、直接ＭＮ
２のゲート電極に結合される。
【００１５】高電圧出力回路２０は、高電位側電源ＨＶ
に結合されたN−MOSFET.MO1 と、ツェナーダイオードＺ
１と、レベルシフト回路を構成しているグランドＧＮＤ
とソース電極が接続されたMOSFET.MN2とを含んで構成さ
れている。MOSFET.MP2,MN2の直列接続箇所及びMOSFET.M
O1のゲート電極がツェナーダイオードのカソード電極に
接続され、MOSFET.MO1のソース電極がツェナーダイオー
ドＺ１のアノード電極に接続される。この接続箇所が高
電圧出力回路２０の出力ＯＵＴノードとされ、この出力
ノードにパネルディスプレイなどの負荷ＣＬが接続され
る。
に結合されたN−MOSFET.MO1 と、ツェナーダイオードＺ
１と、レベルシフト回路を構成しているグランドＧＮＤ
とソース電極が接続されたMOSFET.MN2とを含んで構成さ
れている。MOSFET.MP2,MN2の直列接続箇所及びMOSFET.M
O1のゲート電極がツェナーダイオードのカソード電極に
接続され、MOSFET.MO1のソース電極がツェナーダイオー
ドＺ１のアノード電極に接続される。この接続箇所が高
電圧出力回路２０の出力ＯＵＴノードとされ、この出力
ノードにパネルディスプレイなどの負荷ＣＬが接続され
る。
【００１６】入力信号ＩＮがローレベルの場合、MOSFE
T.MN2がオフされ、MOSFET.MN1がオンされる。また、MOS
FET.MN1のドレイン電極がローレベルとなるので、MOSFE
T.MP2がオンする。MOSFET.MN2のドレイン電極が高電位
側電源ＨＶの電圧レベルであるので、MOSFET.MO1はオン
する。そのため出力信号ＯＵＴは高電位側電源ＨＶレベ
ルまで上昇する。ただし、MOSFET.MO1のゲート、ドレイ
ン間電位はツェナーダイオードＺ１のツェナー電圧によ
りクランプされる。それに対し、入力信号ＩＮがハイレ
ベルの場合、MOSFET.MN2がオンされ、MOSFET.MN1がオフ
される。この時、MOSFET.MN2のドレイン電極がローレベ
ルとなるため、MOSFET.MP1がオン、MOSFET.MO1はオフす
る。またMOSFET.MP1がオンするため、MOSFET.MP2はオフ
する。そのため、出力信号ＯＵＴはローレベルとされ
る。このように、低振幅レベルの入力信号ＩＮがレベル
変更され、高電圧出力回路から出力信号ＯＵＴが制御で
きる。入力信号ＩＮのレベルは特に制限されないが３〜
５Ｖとされる。つまり、ハイレベルがグランドＧＮＤを
基準として＋３〜＋５、ローレベルがグランドＧＮＤと
される。
T.MN2がオフされ、MOSFET.MN1がオンされる。また、MOS
FET.MN1のドレイン電極がローレベルとなるので、MOSFE
T.MP2がオンする。MOSFET.MN2のドレイン電極が高電位
側電源ＨＶの電圧レベルであるので、MOSFET.MO1はオン
する。そのため出力信号ＯＵＴは高電位側電源ＨＶレベ
ルまで上昇する。ただし、MOSFET.MO1のゲート、ドレイ
ン間電位はツェナーダイオードＺ１のツェナー電圧によ
りクランプされる。それに対し、入力信号ＩＮがハイレ
ベルの場合、MOSFET.MN2がオンされ、MOSFET.MN1がオフ
される。この時、MOSFET.MN2のドレイン電極がローレベ
ルとなるため、MOSFET.MP1がオン、MOSFET.MO1はオフす
る。またMOSFET.MP1がオンするため、MOSFET.MP2はオフ
する。そのため、出力信号ＯＵＴはローレベルとされ
る。このように、低振幅レベルの入力信号ＩＮがレベル
変更され、高電圧出力回路から出力信号ＯＵＴが制御で
きる。入力信号ＩＮのレベルは特に制限されないが３〜
５Ｖとされる。つまり、ハイレベルがグランドＧＮＤを
基準として＋３〜＋５、ローレベルがグランドＧＮＤと
される。
【００１７】本実施例では、パネルディスプレイの駆動
回路に含まれる半導体素子数も少なく、高電圧出力回路
に含まれるMOSFET.MO1はＮチャンネル型MOSFETであり、
ゲート印加電圧は低振幅レベルであるため出力電圧の高
電位側電源電圧依存性は小さく、構造，サイズを標準化
でき、集積回路に適用すればチップサイズを最適化でき
る。これは、多出力の集積回路ほど有効ある。また、相
補型のMOSFETを用いているため、直流動作的には消費電
流はほぼ０に等しく、電力損失が小さい。
回路に含まれる半導体素子数も少なく、高電圧出力回路
に含まれるMOSFET.MO1はＮチャンネル型MOSFETであり、
ゲート印加電圧は低振幅レベルであるため出力電圧の高
電位側電源電圧依存性は小さく、構造，サイズを標準化
でき、集積回路に適用すればチップサイズを最適化でき
る。これは、多出力の集積回路ほど有効ある。また、相
補型のMOSFETを用いているため、直流動作的には消費電
流はほぼ０に等しく、電力損失が小さい。
【００１８】次に本発明の他の実施例を図２に示す。本
実施例では、図１に示す回路に出力信号ＯＵＴ端子にダ
イオードＤ１のカソード側、グランドＧＮＤ端子にダイ
オードＤ１のアノード側を接続している。この場合、グ
ランドＧＮＤ側から出力信号ＯＵＴ側に電荷を引き抜く
ことができる。つまり、電荷回収することにより電力損
失を低減することができる。
実施例では、図１に示す回路に出力信号ＯＵＴ端子にダ
イオードＤ１のカソード側、グランドＧＮＤ端子にダイ
オードＤ１のアノード側を接続している。この場合、グ
ランドＧＮＤ側から出力信号ＯＵＴ側に電荷を引き抜く
ことができる。つまり、電荷回収することにより電力損
失を低減することができる。
【００１９】次に本発明の他の実施例を図３に示す。本
実施例では、図１に示す回路でP−MOSFET.MP2とN−MOSF
ET.MN2の直列接続箇所を高ゲート耐圧のP−MOSFET.MP3
のゲート電極に接続し、高電位側電源ＨＶとソース電極
が接続されたP−MOSFET.MP3と、グランドＧＮＤとソー
ス電極が接続されたN−MOSFET.MN3 との直列接続回路を
接続し、前記接続箇所がN−MOSFET.MO1 のゲート電極に
接続している。また、前記接続箇所と出力端子ＯＵＴ間
に抵抗Ｒが接続されている。この場合、シンク側出力及
びソース側出力の同時ＯＦＦを保証することもできる。
つまり、ハイ・インピーダンス状態が可能である。
実施例では、図１に示す回路でP−MOSFET.MP2とN−MOSF
ET.MN2の直列接続箇所を高ゲート耐圧のP−MOSFET.MP3
のゲート電極に接続し、高電位側電源ＨＶとソース電極
が接続されたP−MOSFET.MP3と、グランドＧＮＤとソー
ス電極が接続されたN−MOSFET.MN3 との直列接続回路を
接続し、前記接続箇所がN−MOSFET.MO1 のゲート電極に
接続している。また、前記接続箇所と出力端子ＯＵＴ間
に抵抗Ｒが接続されている。この場合、シンク側出力及
びソース側出力の同時ＯＦＦを保証することもできる。
つまり、ハイ・インピーダンス状態が可能である。
【００２０】以上本発明を実施例に基づいて具体的に説
明したが、それに限定されるものではなく、その要旨を
逸脱しない範囲において種々変更可能であることは言う
までもない。
明したが、それに限定されるものではなく、その要旨を
逸脱しない範囲において種々変更可能であることは言う
までもない。
【００２１】
【発明の効果】以上説明したように本発明は、パネルデ
ィスプレイ駆動回路を少ない半導体素子数で、標準化し
た半導体素子で構成でき、駆動回路の最適化が可能で、
半導体集積回路にした場合チップ面積を縮小できる効果
がある。消費電流も極めて少ない。また、高電圧出力回
路は低振幅レベルのゲート印加電圧駆動型半導体装置の
ため、駆動電流能力も高くなる。
ィスプレイ駆動回路を少ない半導体素子数で、標準化し
た半導体素子で構成でき、駆動回路の最適化が可能で、
半導体集積回路にした場合チップ面積を縮小できる効果
がある。消費電流も極めて少ない。また、高電圧出力回
路は低振幅レベルのゲート印加電圧駆動型半導体装置の
ため、駆動電流能力も高くなる。
【図１】本発明の実施例を示す回路図である。
【図２】本発明の他の実施例を示す回路図である。
【図３】本発明の他の実施例を示す回路図である。
【図４】従来のディスプレイ駆動回路の回路図である。
【図５】半導体集積回路ディスプレイ駆動回路のブロッ
ク図である。
ク図である。
１，３，６１…P−MOSFET、２，４，５，６２…N−MOSF
ET、６…ツェナーダイオード、７…保護ダイオード、８
…インバーター、１０…レベルシフト回路、２０…高電
圧出力回路、３０…入力端子、３１…出力端子、３２…
高電位側電源、３３…グランドレベル端子、５１…パネ
ルディスプレイ駆動回路、５２…ロジック回路、５３…
ドライバＩＣ、６３…抵抗。
ET、６…ツェナーダイオード、７…保護ダイオード、８
…インバーター、１０…レベルシフト回路、２０…高電
圧出力回路、３０…入力端子、３１…出力端子、３２…
高電位側電源、３３…グランドレベル端子、５１…パネ
ルディスプレイ駆動回路、５２…ロジック回路、５３…
ドライバＩＣ、６３…抵抗。
フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０３Ｋ 17/10 Ｈ０３Ｋ 17/10
Claims (9)
- 【請求項１】電圧駆動型半導体装置を用いて負荷を駆動
する回路において、電源から印加される電源端子と、負
荷が接続される出力端子と、基準電位となる基準端子
と、前記電源端子に接続された第１Ｐチャンネル型ＭＯ
Ｓ電界効果トランジスタと、前記基準端子に接続された
第１Ｎチャンネル型ＭＯＳ電界効果トランジスタとの直
列接続回路と、前記電源端子に接続された第２Ｐチャン
ネル型ＭＯＳ電界効果トランジスタと、第１の主電極，
第２の主電極及び絶縁ゲート電極を有する第１半導体装
置との直列接続回路と、第１駆動制御入力信号が入力さ
れる第１Ｎチャンネル型ＭＯＳ電界効果トランジスタの
絶縁ゲート電極と、第１の駆動制御入力信号の反転され
た信号が入力される第１半導体装置の絶縁ゲート電極を
有する。第１Ｐチャンネル型ＭＯＳ電界効果トランジス
タと第１Ｎチャンネル型ＭＯＳ電界効果トランジスタの
直列接続箇所が第２Ｐチャンネル型ＭＯＳ電界効果トラ
ンジスタのゲート電極に接続され、第２ＰチャンネルＭ
ＯＳ電界効果トランジスタと第１半導体装置の直列接続
箇所が第１Ｐチャンネル型ＭＯＳ電界効果トランジスタ
の絶縁ゲート電極と接続される。さらに、第３主電極，
第４主電極及び絶縁ゲート電極を有し、第３主電極が前
記電源端子に接続され、第４主電極が前記出力端子に接
続され、前記絶縁ゲート電極が第２Ｐチャンネル型ＭＯ
Ｓ電界効果トランジスタと第１半導体装置の直列接続箇
所に接続される第２半導体装置と、第２の半導体装置の
絶縁ゲート電極と前記出力端子との間に接続されるダイ
オード素子とを備えた容量性負荷駆動回路。 - 【請求項２】請求項１において、ダイオード素子がツェ
ナーダイオードであることを特徴とする半導体回路。 - 【請求項３】請求項１において、ダイオード素子がツェ
ナーダイオードであり、前記ツェナーダイオードのブレ
イクダウン電圧が第２半導体装置のゲート耐圧以下であ
ることを特徴とする半導体回路。 - 【請求項４】請求項１において、第１半導体装置がＮチ
ャンネル型ＭＯＳ電界効果トランジスタであることを特
徴とする半導体回路。 - 【請求項５】請求項１において、第１半導体装置が絶縁
ゲートパイポーラトランジスタであることを特徴とする
半導体回路。 - 【請求項６】請求項１において、第２半導体装置がＮチ
ャンネル型ＭＯＳ電界効果トランジスタであることを特
徴とする半導体回路。 - 【請求項７】請求項１において、第２半導体装置が絶縁
ゲートバイポーラトランジスタであることを特徴とする
半導体回路。 - 【請求項８】請求項１において、出力端子と基準端子間
にダイオード素子を接続したことを特徴とする半導体回
路。 - 【請求項９】請求項１において、電源端子と基準端子間
に接続したことを特徴とする半導体回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02295698A JP3518310B2 (ja) | 1998-02-04 | 1998-02-04 | 容量性負荷駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02295698A JP3518310B2 (ja) | 1998-02-04 | 1998-02-04 | 容量性負荷駆動回路 |
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| Publication Number | Publication Date |
|---|---|
| JPH11225054A true JPH11225054A (ja) | 1999-08-17 |
| JP3518310B2 JP3518310B2 (ja) | 2004-04-12 |
Family
ID=12097071
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02295698A Expired - Fee Related JP3518310B2 (ja) | 1998-02-04 | 1998-02-04 | 容量性負荷駆動回路 |
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| Country | Link |
|---|---|
| JP (1) | JP3518310B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005513851A (ja) * | 2001-12-13 | 2005-05-12 | ザイリンクス インコーポレイテッド | 低電圧での能力を備えた高速出力回路 |
| JP2006140928A (ja) * | 2004-11-15 | 2006-06-01 | Toshiba Corp | 半導体装置 |
| JP2006343453A (ja) * | 2005-06-08 | 2006-12-21 | Fuji Electric Device Technology Co Ltd | 表示駆動装置 |
| JP2009017276A (ja) * | 2007-07-05 | 2009-01-22 | Nec Electronics Corp | 半導体装置 |
| JP2009231443A (ja) * | 2008-03-21 | 2009-10-08 | Oki Semiconductor Co Ltd | 高耐圧半導体デバイス、及び高耐圧半導体デバイスの製造方法 |
-
1998
- 1998-02-04 JP JP02295698A patent/JP3518310B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005513851A (ja) * | 2001-12-13 | 2005-05-12 | ザイリンクス インコーポレイテッド | 低電圧での能力を備えた高速出力回路 |
| JP2006140928A (ja) * | 2004-11-15 | 2006-06-01 | Toshiba Corp | 半導体装置 |
| JP2006343453A (ja) * | 2005-06-08 | 2006-12-21 | Fuji Electric Device Technology Co Ltd | 表示駆動装置 |
| JP2009017276A (ja) * | 2007-07-05 | 2009-01-22 | Nec Electronics Corp | 半導体装置 |
| US7733154B2 (en) | 2007-07-05 | 2010-06-08 | Nec Electronics Corporation | Semiconductor device |
| JP2009231443A (ja) * | 2008-03-21 | 2009-10-08 | Oki Semiconductor Co Ltd | 高耐圧半導体デバイス、及び高耐圧半導体デバイスの製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3518310B2 (ja) | 2004-04-12 |
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