JPH05235737A

JPH05235737A - 高電圧出力回路

Info

Publication number: JPH05235737A
Application number: JP4030556A
Authority: JP
Inventors: Masayuki Kawasaki; 正行川崎; Hidehiko Tachibana; 秀彦立花
Original assignee: Toshiba Corp; Toshiba Microelectronics Corp
Current assignee: Toshiba Corp; Toshiba Electronic Device Solutions Corp
Priority date: 1992-02-18
Filing date: 1992-02-18
Publication date: 1993-09-10

Abstract

(57)【要約】【目的】出力バッファ回路のＭＯＳトランジスタのソー
ス・ゲート間がフルバイアス状態にならないようし、電
源線電位に発生するリンギングを低減させる。【構成】出力バッファ回路24を構成するＭＯＳトランジ
スタ25，26のゲートそれぞれとトランジスタ25，26をそ
れぞれ導通状態にする電位の電源線14，15との間にトラ
ンジスタ25，26それぞれと同一チャネルのＭＯＳトラン
ジスタ19，20のソース・ドレイン間をそれぞれ挿入す
る。トランジスタ25，26を非導通状態にするそれぞれの
電位の電源線14，15とトランジスタ25，26のゲートそれ
ぞれとの間にトランジスタ25，26それぞれと同一チャネ
ルのＭＯＳトランジスタ18，21のソース・ドレイン間を
それぞれ挿入する。そして、トランジスタ18，21のゲー
トに供給する電位とトランジスタ19，20のゲートに供給
する電位とは反転するようにする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は相補型ＭＯＳ集積回路
に係り、特に高電圧の出力回路に関する。

【０００２】

【従来の技術】集積回路の出力信号は高レベルと低レベ
ル間の電位差を集積回路内部での信号の高レベルと低レ
ベル間の電位差よりも大きくする場合がある。この場合
の集積回路の出力回路は一般に電圧のレベルシフト回路
と電流駆動能力を増すための出力バッファから構成され
る。図５はこの構成による高電圧出力回路の回路図であ
る。この出力回路は、入力信号の電位は高レベルが５Ｖ
で、低レベルが接地電位である条件で、出力信号の電位
は高レベルが３０Ｖで、低レベルが接地電位になるよう
に設計されている。図において、インバータ回路80はＰ
チャネルＭＯＳトランジスタ81とＮチャネルＭＯＳトラ
ンジスタ82とから構成されている。トランジスタ81のソ
ースは５Ｖの電位が供給されている低電位電源線83に接
続され、ゲートは入力端子84に接続され、ドレインはノ
ード85に接続されている。また、このノード85にはトラ
ンジスタ82のドレインが接続されている。そして、トラ
ンジスタ82のゲートは入力端子84に接続され、ソースは
接地線86に接続されている。

【０００３】レベルシフト回路87はＮチャネルＭＯＳト
ランジスタ88，89とＰチャネルＭＯＳトランジスタ90，
91とにより構成されている。トランジスタ88のゲートは
入力端子84に接続され、ソースは接地線86に接続され、
ドレインはノード92に接続されている。トランジスタ89
のソースは接地線86に接続され、ドレインはノード93に
接続され、ゲートは上記ノード85に接続されている。ト
ランジスタ90のゲートはノード93に接続され、ソースは
３０Ｖの電位が供給されている高電位電源線94に接続さ
れ、ドレインはノード92に接続されている。トランジス
タ91のゲートはノード92に接続され、ソースは電源線94
に接続され、ドレインはノード93に接続されている。

【０００４】出力バッファ回路95はＰチャネルＭＯＳト
ランジスタ96とＮチャネルＭＯＳトランジスタ97とから
構成されている。トランジスタ96のゲートは上記ノード
92に接続され、ソースは上記電源線94に接続され、ドレ
インは出力端子98に接続されている。トランジスタ97の
ゲートはノード92に接続され、ドレインは出力端子98に
接続され、ソースは接地線86に接続されている。次に、
上記従来の高電圧出力回路の動作を説明する。

【０００５】いま、入力端子84に電位が５Ｖの信号が入
力されると、トランジスタ81は非導通状態となり、トラ
ンジスタ82は導通状態となる。したがって、ノード85は
接地電位となるため、トランジスタ89は非導通状態とな
る。また、トランジスタ88は入力端子84の電位が５Ｖの
ため、導通状態になっている。この為、ノード92は接地
電位となり、トランジスタ91は導通状態となる。したが
って、ノード93の電位は電源線94の電位３０Ｖになり、
トランジスタ90は非導通状態となる。そして、ノード92
が接地電位であるため、トランジスタ96は導通状態とな
り、トランジスタ97は非導通状態となる。したがって、
出力端子98から電源線94の電位３０Ｖが出力される。こ
の為、トランジスタ96が導通を開始し、出力端子98に接
続された図示していない外部回路の入力容量成分がチャ
ージされるにしたがい、出力端子98の電位が上昇する。
この出力端子98の電位が上昇を開始した直後では、トラ
ンジスタ96のソース電位は３０Ｖであり、ドレイン電位
は接地電位になっている。また、トランジスタ96のゲー
トの電位は端子98の電位が上昇を始めたときにはしきい
値電圧になっているが、出力バッファ回路95の入力ゲー
ト容量がトランジスタ88によりディスチャージされてい
るので、すぐに接地電位になる。これに加えて、上記外
部回路の入力容量成分はノード92に存在する容量より十
分大きいため、トランジスタ96はソース・ドレイン間と
ソース・ゲート間が共にフルバイアスに近い状態とな
り、インピーダンスが急激に低減するので、出力端子98
には大きなチャージ電流が流れる。また、出力バッファ
回路95はＣＭＯＳインバータ構成となっており、さらに
電源線94の電位が３０Ｖの高電位であるために、出力端
子98の電位レベルが変化するときには電源線94から接地
線86に大きな貫通電流が流れる。

【０００６】次に、入力端子84に接地電位の信号が入力
されると、トランジスタ81は導通状態となり、トランジ
スタ82は非導通状態となる。したがって、ノード85の電
位は５Ｖとなり、トランジスタ89は導通状態となる。こ
の為、ノード93が接地電位となり、トランジスタ90は導
通状態となる。このとき、トランジスタ88は入力端子が
接地電位のため、非導通状態となっている。したがっ
て、ノード92の電位は電源線94の電位３０Ｖになる。こ
の為、トランジスタ91は非導通状態になる。ノード92の
電位が３０Ｖのため、トランジスタ96は非導通状態とな
り、トランジスタ97は導通状態となる。この為、出力端
子98に接続されている上記外部回路の入力容量成分に予
めチャージされていた電荷は出力端子98から接地線86へ
ディスチャージされる。この場合、トランジスタ97はゲ
ートが30Ｖの電位であり、ソースが接地電位となってい
る。また、上記外部回路の入力容量成分がディスチャー
ジされる前は出力端子98の電位は３０Ｖの高電位となっ
ている。この為、トランジスタ97のソース・ドレイン間
とソース・ゲート間が共にフルバイアスに近い状態とな
り、トランジスタ97のインピーダンスは急激に低減す
る。したがって、出力端子98には大きなディスチャージ
電流が流れる。この際、さらに上記出力端子98にチャー
ジ電流が流れるときと同様に、電源線94から接地線86へ
大きな貫通電流が流れる。

【０００７】上記チャージ電流、ディスチャージ電流が
流れたときの出力端子98の電位の変化を図６に示す。図
において、99は接地線86の電位を示し、100 は高電位電
源線94の電位を示し、101 は出力端子98の電位を示して
いる。上記チャージ電流により出力端子に接続されてい
る外部回路の入力容量がチャージされると、電位101は
接地電位から立上がり、高電位電源線94の電位３０Ｖに
なる。そして、上記ディスチャージ電流により予めチャ
ージされている上記外部回路の入力容量成分がディスチ
ャージされると、電位101 は３０Ｖの電位から立ち下が
り、接地電位になる。出力端子98の電位101 が立上がり
または立ち下がると電源線94、接地線86と出力端子98の
電位にリンギングが生じている。この理由は次のように
説明できる。上記高電圧出力回路を含む集積回路、ある
いはこれを封止しているパッケージ内部にはインダクタ
ンス成分ならびに容量成分が存在する。そして、このイ
ンダクタンス成分や容量成分は上記チャージ、ディスチ
ャージ電流及び上記貫通電流が流れる経路にも存在す
る。したがって、この経路に大電流が流れると、この経
路の電位が発振するためである。

【０００８】

【発明が解決しようとする課題】ところで、集積回路に
は上記高電圧出力回路の他に、出力バッファ回路に印加
される電源電圧よりも低い電源電圧が印加されている入
力回路が設けられていることが一般的である。図７は低
電源電圧系のＣＭＯＳインバータ構成の入力回路の回路
図である。図において、ＰチャネルＭＯＳトランジスタ
102 はゲートが入力端子103 に接続され、ソースは上記
低電位電源線83に接続され、ドレインは出力端子104 に
接続されている。そして、ＮチャネルＭＯＳトランジス
タ105 のゲートが入力端子103 に接続され、ソースは上
記接地線86に接続され、ドレインは出力端子104 に接続
されている。

【０００９】この低電位電源線83と接地線86との間には
拡散容量によるカップリングコンデンサが存在する。こ
の為、上記したように接地線86の電位にリンギングが生
じた場合には、低電位電源線83の電位にもリンギングが
生じる。この様子を図８の波形図に示す。図において、
106 は低電位電源線83の電位を示し、107 は上記入力回
路の回路しきい値電圧を示し、108 は接地線86の電位を
示している。

【００１０】接地線86の電位108 のリンギングとほぼ同
じリンギングが低電位電源線83の電位106 に生じてい
る。また、上記入力回路の回路しきい値電圧107 もほぼ
このリンギングに合わせて変動する。一方、入力端子10
3 に供給されている入力信号の電位109 は接地電位でほ
ぼ安定している。したがって、図中のｔ１で示した時刻
のように、上記リンギングの変動量が大きい場合には回
路しきい値電圧107 の変動量も多くなり、入力信号の電
位109 が変化していないのに、見掛上入力信号の電位10
9 が回路しきい値電圧107 を越えたようになる。この場
合、入力回路はインバータ構成であるため出力信号の電
位を反転させるようになり、出力端子104の電位110 は
低電位電源線83の電位106 レベルから接地線86の電位10
8 に近づき、ハザードを生じる。このハザードは入力端
子103 の電位が電源線83の電位で出力端子104 の電位が
接地線86の電位であるときも、回路しきい値が変動した
場合には同様に生じる。そして、このハザードのピーク
値が出力端子104 に接続されている集積回路内部の他の
回路のしきい値電圧を越えている場合には、集積回路内
部に誤った信号電位の状態遷移が起こる。この為、集積
回路が誤動作するという問題が起こる。

【００１１】この発明は上記の事情を考慮してなされた
ものであり、その目的は高電圧の出力信号の電位が変化
する場合において、集積回路の誤動作を防止できる高電
圧出力回路を提供することである。

【００１２】

【課題を解決するための手段】この発明による高電圧出
力回路は、複数の電源を有する相補型ＭＯＳ集積回路で
あって、それぞれの電源に第１または第２チャネル型の
ＭＯＳトランジスタのソース電極を接続し、これら各々
のＭＯＳトランジスタのドレインを出力端子に接続する
出力バッファ回路と、それぞれの上記ＭＯＳトランジス
タのゲート電極に駆動信号を供給するそれぞれのＭＯＳ
トランジスタと同一チャネル型のＭＯＳトランジスタに
より構成されたプリバッファ回路とを具備したことを特
徴とする。

【００１３】

【作用】出力バッファ回路を構成するＰチャネルＭＯＳ
トランジスタのゲート電極に駆動信号を供給するプリバ
ッファ回路をＰチャネルＭＯＳトランジスタで構成し、
出力バッファ回路を構成するＮチャネルＭＯＳトランジ
スタのゲート電極に駆動信号を供給するプリバッファ回
路をＮチャネルＭＯＳトランジスタのみで構成すること
により、出力バッファ回路を構成するＰチャネルとＮチ
ャネルＭＯＳトランジスタがフルバイアス状態にならな
いように作用する。

【００１４】

【実施例】以下、図面を参照しながらこの発明を実施例
により説明する。図１はこの発明に係る高電圧出力回路
の第１の実施例の回路図である。図において、レベルシ
フト回路10は前記図５を使い説明したインバータ回路80
とレベルシフト回路87とから構成されており、入力側は
入力端子11に接続され、出力側はノード12に接続されて
いる。このノード12にはＣＭＯＳインバータ13の入力側
が接続されている。このインバータ13の電源端子の正極
性側は高電位、例えば３０Ｖの電位が供給されている高
電位電源線14に接続され、負極性側は接地線15に接続さ
れている。また、インバータ13の出力側はノード16に接
続されている。

【００１５】そして、プリバッファ回路17がＰチャネル
ＭＯＳトランジスタ18，19とＮチャネルＭＯＳトランジ
スタ20，21とにより構成されている。このトランジスタ
18のゲートは上記ノード16に接続され、そのソースと基
板は上記電源線14に接続されている。そして、トランジ
スタ18のドレインはノード22に接続されている。このノ
ード22にはトランジスタ19のソースが接続されている。
そして、トランジスタ19はドレインが接地線15に接続さ
れ、基板は電源線14に接続されており、ゲートは上記ノ
ード12に接続されている。そして、トランジスタ20はド
レインが上記電源線14に接続され、ソースはノード23に
接続されている。さらに、トランジスタ20はゲートが上
記ノード12に接続され、基板は接地線15に接続されてい
る。そして、トランジスタ21はドレインがノード23に接
続され、ソースと基板は接地線15の電位に接続されてお
り、ゲートは上記ノード16に接続されている。

【００１６】そして、出力バッファ回路24がＰチャネル
ＭＯＳトランジスタ25とＮチャネルＭＯＳトランジスタ
26とにより構成されている。このトランジスタ25のゲー
トは上記ノード22に接続され、ドレインは出力端子27に
接続されている。そして、トランジスタ25のソースと基
板は上記電源線14に接続されている。また、トランジス
タ26のドレインは出力端子27に接続され、ゲートは上記
ノード23に接続されている。そして、トランジスタ26の
ソースと基板は接地線15に接続されている。

【００１７】次に、上記構成でなる高電圧出力回路の動
作を説明する。図２はノード12，16，22，23の各点での
電位を示した動作波形図である。入力端子11に電位が０
Ｖの信号が入力されるとレベルシフト回路10は前記図５
で説明した動作により、ノード12の電位は３０Ｖにな
る。そして、ノード12の電位が３０Ｖになるとインバー
タ13により、ノード16の電位は０Ｖになる。したがっ
て、トランジスタ18は導通状態になり、トランジスタ19
は非導通状態になる。この為、電源線14によりノード22
の電位は３０Ｖになる。また、トランジスタ20は導通状
態となり、トランジスタ21は非導通状態になる。この
為、ノード23は電源線14の電位よりもトランジスタ20の
しきい値電圧だけ低い電圧になろうとする。このとき、
トランジスタ20の基板電位は接地電位であるので、ノー
ド23の電位が上昇するほど基板・ソース間の電位差が大
きくなり、バックゲートバイアス効果も大きくなる。こ
の為、ノード23の電位変化は上昇するほど鈍り、電位は
最大でも２４Ｖ程度となる。したがって、出力バッファ
回路24のトランジスタ25は非導通状態となり、トランジ
スタ26が導通状態となる。この為、トランジスタ26によ
り、出力端子27に接続されている図示していない回路の
入力容量成分に予めチャージされていた電荷がディスチ
ャージされ、出力端子27の電位は０Ｖになる。この場
合、ノード23の電位は２４Ｖ程度と電源線14の電位より
低くなっているので、トランジスタ26はフルバイアス状
態にはならない。この為、出力バッファ回路24では貫通
電流および出力端子27からのディスチャージ電流のピー
ク値を前記図５の従来の出力バッファ回路よりも低減さ
せることができ、出力端子27の電位変化を緩やかにでき
る。

【００１８】そして、入力端子11に電位が５Ｖの信号が
入力されるとレベルシフト回路10は前記図５で説明した
動作により、ノード12の電位は０Ｖになる。そして、ノ
ード12の電位が０Ｖになるとインバータ13により、ノー
ド16の電位は３０Ｖになる。したがって、トランジスタ
18は非導通状態になり、トランジスタ19は導通状態にな
る。この為、ノード22は接地電位よりもトランジスタ19
のしきい値電圧だけ高い電位になろうとする。このと
き、トランジスタ19の基板電位は電源線14の電位である
ので、ノード22の電位が下降するほど、基板・ソース間
の電位差が大きくなり、バックゲートバイアス効果も大
きくなる。この為、ノード22の電位変化は下降するほど
に鈍り、電位は３Ｖ程度となる。また、トランジスタ20
は非導通状態となり、トランジスタ21は導通状態にな
る。この為、ノード23の電位は０Ｖとなる。したがっ
て、出力バッファ回路24のトランジスタ25は導通状態と
なり、トランジスタ26が非導通状態となる。この為、出
力端子27に接続されている図示していない回路がチャー
ジされ、出力端子27の電位は３０Ｖになる。この場合、
ノード22の電位は３Ｖ程度と接地電位よりも高くなって
いるため、トランジスタ25はフルバイアス状態にはなら
ない。この為、出力バッファ回路24では貫通電流および
出力端子27へのチャージ電流のピーク値を前記図５の従
来の出力バッファ回路よりも低減させることができ、出
力端子27の電位変化を緩やかにできる。

【００１９】ところで、出力バッファ回路24のＭＯＳト
ランジスタ25，26では非導通状態から導通状態へ変わり
始めた時には、ソース・ドレイン間電圧Ｖ_DSが３０Ｖ程
度あるため、飽和動作を行う。この飽和動作状態でのＭ
ＯＳトランジスタのソース・ドレイン間に流れる電流Ｉ
_DSは次の数１に示したショックレの電流式によって表さ
れる。

【００２０】

【数１】

【００２１】数１において、μ_eは電子の移動度を表
し、ｔ_oxはゲート酸化膜厚、ε_oxはゲート酸化膜の誘電
率を表している。そして、Ｖ_Gはゲートバイアス電圧を
表し、Ｖ_THはＭＯＳトランジスタのしきい値電圧を示し
ている。この式より電流Ｉ_DSを減少させるには、ＭＯＳ
トランジスタのＷ／Ｌを小さくすることに比べ、ゲート
バイアス電圧Ｖ_Gとしきい値電圧Ｖ_THとの差の絶対値｜
Ｖ_G−Ｖ_TH｜を減少させたほうが電流Ｉ_DSに対して２乗
で作用しているため、効果的であることが解る。この実
施例回路においては、プリバッファ回路17のトランジス
タ19，20のそれぞれが出力バッファ回路24のトランジス
タ25，26のそれぞれを導通状態にするゲートバイアス電
圧Ｖ_Gを供給している。上記したようにゲートバイアス
電圧Ｖ_Gを供給する際、トランジスタ19，20には上記｜
Ｖ_G−Ｖ_TH｜を減少させるバックゲートバイアスが加わ
る。この為、トランジスタ25，26のそれぞれのソース・
ドレイン間電流Ｉ_DSは効果的に減少する。したがって、
このＩ_DSが電源線14から流れるときおよび接地線15に流
れたときに発生する電源線14または接地線15の電位のリ
ンギングのピーク値を減少させることができる。

【００２２】図３はこの発明に係る高電圧出力回路の第
２の実施例の回路図である。この実施例回路はＬＣＤド
ライバー回路にこの発明を実施したものである。図にお
いて、プリバッファ回路30は基板が電源線31に接続され
ているＰチャネルＭＯＳトランジスタ32，33，34，35か
ら構成されている。トランジスタ32はソースが電源線31
に接続され、ゲートには入力信号／Ａ（／は論理レベル
としての電位が反転していること表す。）が供給され、
ドレインはノード36と接続されている。そして、トラン
ジスタ33はソースが電源線31に接続され、ゲートには入
力信号Ｂが供給され、ドレインはノード36に接続してい
る。さらに、ノード36にはトランジスタ34のソースが接
続されている。このトランジスタ34はゲートに入力信号
Ａが供給され、ドレインはトランジスタ35のソースと接
続されている。そして、トランジスタ35はゲートに入力
信号／Ｂが供給され、ドレインは接地線37に接続されて
いる。

【００２３】また、プリバッファ回路38は基板が電源線
31に接続されているＰチャネルＭＯＳトランジスタ39，
40，41，42から構成されている。トランジスタ39はソー
スが電源線31に接続され、ゲートには入力信号Ａが供給
され、ドレインはノード43と接続している。そして、ト
ランジスタ40はソースが電源線31に接続され、ゲートに
は入力信号／Ｂが供給され、ドレインはノード43と接続
されている。さらに、ノード43にはトランジスタ41のソ
ースが接続されている。このトランジスタ41はゲートに
入力信号Ｂが供給され、ドレインはトランジスタ42のソ
ースと接続されいる。そして、トランジスタ42はゲート
に入力信号／Ａが供給され、ドレインは接地線37に接続
されている。

【００２４】また、プリバッファ回路44は基板が接地線
37に接続されているＮチャネルＭＯＳトランジスタ45，
46，47，48から構成されている。トランジスタ45はドレ
インが電源線31と接続され、ゲートには入力信号／Ａが
供給され、ソースはトランジスタ46のドレインと接続さ
れている。このトランジスタ46はゲートに入力信号／Ｂ
が供給され、ソースはノード49に接続されている。そし
て、トランジスタ47はドレインがノード49に接続され、
ゲートには入力信号Ａが供給され、ソースは接地線37に
接続されている。そして、トランジスタ48はドレインが
ノード49に接続され、ゲートに入力信号Ｂが供給され、
ソースは接地線37に接続されている。

【００２５】また、プリバッファ回路50は基板が接地線
37に接続されているＮチャネルＭＯＳトランジスタ51，
52，53，54から構成されている。トランジスタ51はドレ
インが電源線31と接続され、ゲートには入力信号Ａが供
給され、ソースはトランジスタ52のドレインと接続され
ている。このトランジスタ52はゲートに入力信号Ｂが供
給され、ソースはノード55と接続されている。そして、
トランジスタ53はドレインがノード55に接続され、ゲー
トに入力信号／Ａが供給され、ソースは接地線37と接続
されている。そして、トランジスタ54はドレインがノー
ド55に接続され、ゲートには入力信号／Ｂが供給され、
ソースは接地線37に接続されている。

【００２６】そして、出力バッファ回路56は基板が電源
線31に接続されているＰチャネルＭＯＳトランジスタ5
7，58と基板が接地線37に接続されているＮチャネルＭ
ＯＳトランジスタ59，60から構成されている。トランジ
スタ57はソースが電源線31に接続され、ドレインは出力
端子61に接続され、ゲートは上記ノード36と接続されて
いる。また、トランジスタ58はソースが電源線62に接続
され、ドレインは出力端子61に接続され、ゲートは上記
ノード43に接続されている。そして、トランジスタ59は
ドレインが出力端子61に接続され、ソースは電源線63に
接続され、ゲートは上記ノード49に接続されている。そ
して、トランジスタ60はドレインが出力端子61に接続さ
れ、ソースは電源線64に接続され、ゲートは上記ノード
55に接続されている。

【００２７】上記電源線31，62，63，64のそれぞれには
電位ＶLC，ＶB ，ＧＮＤ，ＶA がそれぞれ供給されてい
る。供給される電位の高さはＶLC＞ＶB ＞ＶA ＞ＧＮＤ
となるように設定されている。また、電位ＶLCの高さは
出力バッファ回路を構成しているどのＭＯＳトランジス
タのしきい値電圧よりも高い高電位に設定される。

【００２８】上記ＬＣＤドライバー回路の動作を説明す
る。プリバッファ回路を構成しているどのＭＯＳトラン
ジスタのしきい値電圧よりも高い電圧信号をＨとし、低
い電圧信号をＬとする。いま、入力信号ＡをＨにし、入
力信号ＢをＬにする。この場合、プリバッファ回路30に
おいてはトランジスタ32，33が導通状態となり、トラン
ジスタ34，35は非導通状態になる。したがって、ノード
36の電位はＶLCとなり、トランジスタ57は非導通状態に
なる。また、プリバッファ回路38においてはトランジス
タ39，40が非導通状態になり、トランジスタ41，42は導
通状態になる。したがって、ノード43の電位は接地電位
よりトランジスタ41および42のしきい値電圧だけ高い電
位となり、トランジスタ58は導通状態となる。また、プ
リバッファ回路44においてはトランジスタ45，48が非導
通状態になり、トランジスタ46，47は導通状態になる。
したがって、ノード49の電位は接地電位となり、トラン
ジスタ59は非導通状態になる。また、プリバッファ回路
50においてはトランジスタ51，54が導通状態となり、ト
ランジスタ52，53が非導通状態になる。したがって、ノ
ード55の電位は接地電位となるため、トランジスタ60は
非導通状態となる。出力バッファ回路56ではトランジス
タ57，59，60が非導通状態となり、トランジスタ58が導
通状態であるため、出力端子61には電源線62の電位ＶB
が出力される。

【００２９】このトランジスタ58を導通状態する電位を
接地線37より供給させるトランジスタ41，42には上記第
１の実施例回路の動作と同様にバックゲートバイアス電
圧が加わる。この為、トランジスタ58のしきい値電圧と
トランジスタ58のゲート電圧との差はバックゲートバイ
アス電圧が加わらない場合に比べ小さくなり、トランジ
スタ58のソース・ドレイン間電流のピーク値は下がる。
この結果、電源線62から出力端子61に流れる電流のピー
ク値は下がり、電源線62の電位変化は鈍化し、電源線62
の電位に生じるリンギングを防止できる。

【００３０】また、この第２の実施例回路において入力
信号Ａ、ＢをＬにした場合、出力端子61には接地電位が
出力され、入力信号ＡをＬ、入力信号ＢをＨにした場
合、出力端子61には電位ＶLCが出力される。そして、入
力信号Ａ、ＢをＨにした場合、出力端子61には電位ＶA
が出力される。この場合、プリバッファ回路30，44，50
においても、それぞれがゲート電圧を供給する出力バッ
ファ回路のトランジスタ57，59，60を導通状態にすると
きは導通状態にする電位を供給するプリバッファ回路内
のＭＯＳトランジスタにバックゲート電圧が加わる。し
たがって、電源線62と同様に電源線31，63，64の電位に
生じるリンギングを防止できる。

【００３１】また、上記第２の実施例回路において、出
力バッファ回路のＰチャネル側のＭＯＳトランジスタに
駆動信号を供給しているプリバッファ回路をＣＭＯＳ−
ＮＡＮＤ回路に置き換えることも考えられる。一般にＭ
ＯＳトランジスタにあっては、電子の移動度がＰチャネ
ル側よりＮチャネル側の方が大きいため、出力バッファ
回路に流れる電流量はＮチャネル側の方が大きい。した
がって、Ｎチャネル側にこの発明を実施し、上記電流量
のピーク値を下げれば従来の高電圧出力回路に比べ、電
源線の電位に発生するリンギングを低減させることがで
きる。

【００３２】上記したように第１、第２の実施例回路で
はプリバッファ回路が出力バッファ回路のＭＯＳトラン
ジスタを導通状態にする信号を出力している場合、出力
バッファ回路のトランジスタを導通状態にさせる電位に
ある電源線と該トランジスタのゲートとの間にソース・
ドレイン間が挿入されているプリバッファ回路のＭＯＳ
トランジスタにはバックゲート電圧が生じている。この
バックゲート電圧はソース・ドレイン間電流を減少させ
るように作用する。したがって、出力バッファ回路のＭ
ＯＳトランジスタのゲート容量がチャージ／ディスチャ
ージされる時間が増加する。この結果、出力バッファ回
路に電位を供給している電源の過渡電圧Ｖが減少する。
この理由は下記数２により説明できる。

【００３３】

【数２】

【００３４】この式において、Ｌは電源の自己インダク
タンスであり、Ｃは出力バッファ回路の出力端子に接続
されている回路の容量である。また、ｄ² Ｖo(ｔ) は出
力バッファ回路の出力電圧の立上がり／立ち下がりの傾
きの変化であり、ｄｔ² は出力電圧Ｖo の立上がり／立
ち下がりの時間の変化である。上記したように出力バッ
ファ回路のＭＯＳトランジスタのゲート容量をチャージ
／ディスチャージする時間が増加するため、このトラン
ジスタが非導通状態から導通状態になる時間が増加し、
このトランジスタのソース・ドレイン間電流による上記
容量Ｃのチャージ／ディスチャージ時間が増加する。ま
た、出力バッファトランジスタのソース・ドレイン間電
流が減少することで、出力電圧Ｖo の立上がり／立ち下
がりの傾きが減少する。したがって、上記数２における
ｄ² Ｖo(ｔ) ／ｄｔ² の成分が減少し、上記自己インダ
クタンスＬおよび容量Ｃに変化がないならば、電源の上
記過渡電圧Ｖを減少することになる。

【００３５】また、図４に出力バッファ回路への入力信
号の電位が立上がったときの出力バッファ回路の出力端
子に流れるチャージ電流の変化を示す。図において、70
は従来の前記高電圧出力回路における出力バッファ回路
への入力信号の電位の立上がりを示し、この電位の立上
がりの際に出力バッファ回路の出力端子に流れる電流量
を71に示す。また、72は第１または第２の前記実施例回
路における出力バッファ回路への入力信号の電位の立上
がりを示し、この電位の立上がりの際に出力バッファ回
路の出力端子に流れる電流量を73に示す。この発明の実
施例回路は従来回路に比べ出力バッファ回路の入力ゲー
ト容量のチャージ電流が上記バックゲートバイアス電圧
により減少しているため、出力バッファ回路の入力信号
の電位の立上がりの傾きが緩くなっている。さらに、上
記バックゲートバイアス電圧によって、立上がりが終了
した時の上記入力信号の電位は従来回路に比べ低くなっ
ている。この為、出力バッファ回路の出力端子と電源線
との間にソース・ドレイン間が挿入されているＭＯＳト
ランジスタは非導通から導通状態に変化する時間が増加
し、オン抵抗も従来より大きくなる。したがって、出力
バッファ回路の出力端子に流れる電流量の変化の仕方は
従来よりも緩やかになり、電流量のピーク値も下がる。
この結果、この電流により発生する電源線の電位に発生
するリンギングを防止することができる。また、出力バ
ッファ回路への入力信号の電位が立ち下がる場合も、上
記バックゲート電圧により、出力バッファ回路の入力ゲ
ート容量のディスチャージ電流が減少し、立ち下がりが
終了した時の電位は従来よりも高くなる。したがって、
出力バッファ回路の出力端子に流れる電流量の変化の仕
方は従来よりも緩やかになり、電流量のピーク値も下が
る。

【００３６】

【発明の効果】以上説明したように、この発明によれば
高電圧の出力信号の電位が変化する場合において、集積
回路の誤動作を防止できる高電圧出力回路を提供でき
る。

【図面の簡単な説明】

【図１】この発明に係る高電圧出力回路の第１の実施例
の回路図。

【図２】第１の実施例回路のプリバッファ回路の入出力
信号の電圧波形図。

【図３】この発明に係る高電圧出力回路の第２の実施例
の回路図。

【図４】従来とこの発明による高電圧出力回路における
出力バッファ回路への入力信号の電位変化と出力端子に
流れる電流量の変化比較図。

【図５】従来の高電圧出力回路の回路図。

【図６】従来の高電圧出力回路の高電位電源線と接地線
と出力端子の電圧波形図。

【図７】低電位電源系の入力回路の回路図。

【図８】入力回路の動作波形図。

【符号の説明】

10…レベルシフト回路、11…入力端子、13…ＣＭＯＳイ
ンバータ、14，31，62，63，64…電源線、15，37…接地
線、17，30，38，44，50…プリバッファ回路、18，19，
25，32〜35，39〜42，57，58…ＰチャネルＭＯＳトラン
ジスタ、20，21，26，45〜48，51〜54，59，60…Ｎチャ
ネルＭＯＳトランジスタ、24，56…出力バッファ回路、
27，61…出力端子。

Claims

【特許請求の範囲】

【請求項１】複数の電源を有する相補型ＭＯＳ集積回
路であって、それぞれの電源に第１または第２チャネル
型のＭＯＳトランジスタのソース電極を接続し、これら
各々のＭＯＳトランジスタのドレインを出力端子に接続
する出力バッファ回路と、それぞれの上記ＭＯＳトランジスタのゲート電極に駆動
信号を供給するそれぞれのＭＯＳトランジスタと同一チ
ャネル型のＭＯＳトランジスタにより構成されたプリバ
ッファ回路とを具備したことを特徴とする高電圧出力回
路。
【請求項２】上記プリバッファ回路が、上記出力バッ
ファ回路を構成するＭＯＳトランジスタのゲートと該Ｍ
ＯＳトランジスタを導通させる電位にある電源線との間
にソース・ドレイン間が挿入され、ゲートに駆動信号が
供給される第１のＭＯＳトランジスタと、上記出力バッファ回路を構成するＭＯＳトランジスタの
ゲートと該ＭＯＳトランジスタを非導通にさせる電位に
ある電源線との間にソース・ドレイン間が挿入され、ゲ
ートに上記駆動信号とは異なる駆動信号が供給される第
２のＭＯＳトランジスタとを具備していることを特徴と
する請求項１に記載の高電圧出力回路。
【請求項３】上記プリバッファ回路が、上記出力バッ
ファ回路を構成するＭＯＳトランジスタのゲートと該Ｍ
ＯＳトランジスタを導通させる電位にある電源線との間
にソース・ドレイン間が直列に挿入され、ゲートに駆動
信号が供給される複数のＭＯＳトランジスタと、上記出力バッファ回路を構成するＭＯＳトランジスタの
ゲートと該ＭＯＳトランジスタを非導通にさせる電位に
ある電源線との間にソース・ドレイン間が並列に挿入さ
れ、ゲートに上記駆動信号とは異なる駆動信号が供給さ
れる複数のＭＯＳトランジスタとを具備していることを
特徴とする請求項１に記載の高電圧出力回路。