KR100578584B1

KR100578584B1 - 고전압 ｃｍｏｓ 레벨 시프터

Info

Publication number: KR100578584B1
Application number: KR1019997007216A
Authority: KR
Inventors: 레빈쾅; 가와무라쇼이치; 첸파우-링; 홀머셰인
Original assignee: 스펜션 엘엘씨
Priority date: 1997-02-11
Filing date: 1998-01-23
Publication date: 2006-05-12
Also published as: EP0960478B1; WO1998035444A1; US5821800A; KR20000070951A; JP2000513171A; DE69808244D1; JP3429008B2; EP0960478A1; DE69808244T2; TW359894B

Abstract

고전압 레벨 시프터는 고전압 공급 범위를 2개 이상의 하위 범위로 분할하기 위한 1개 이상의 상보 NMOS/PMOS 직렬 중간 트랜지스터 쌍(M_P1, M_N1)을 갖는다. 이 레벨 시프터는 상보 NMOS 입력 트랜지스터(M_NI, M'_NI)를 구비한 차동 구조를 갖는다. 교차 접속된 PMOS 출력 트랜지스터(M_PO,M'_PO)는 상보 출력들을 제공한다. 상보 NMOS/PMOS 직렬 중간 트랜지스터 쌍은 NMOS 입력 트랜지스터의 드레인을 PMOS 출력 트랜지스터의 드레인으로부터 분리한다. 고전압 범위를 h개의 하위 범위로 분할하기 위해, 각각 단조롭게 증가하는 고정 중간 전압에 의해 바이어스되는 h-1개의 상보 NMOS/PMOS 직렬 중간 트랜지스터 쌍이 이용된다. 공용 바이어스 실시예에서, 각 상보 NMOS/PMOS 직렬 중간 트랜지스터 쌍은 대응하는 단일의 중간 전압에 의해 바이어스 된다. 분할 바이어스 실시예에서, 각 상보 NMOS/PMOS 직렬 중간 트랜지스터 쌍은 대응하는 NMOS 바이어스 전압 및 대응하는 PMOS 바이어스 전압에 의해 바이어스된다. 여기서, NMOS 바이어스 전압은 NMOS 문턱 전압과 PMOS 문턱 전압의 합 만큼 PMOS 바이어스 전압보다 높다. 다른 양상에서, PMOS 트랜지스터의 N 웰은 공용 바이어스 실시예에서는 윗쪽에 세로 방향으로 인접하는 중간 전압에 결합되고, 분할 바이어스 실시예에서는 윗쪽에 세로 방향으로 인접하는 NMOS 바이어스 전압에 결합된다. 매우 높은 전압 응용을 위한 트윈 터브 실시예에서, NMOS 트랜지스터의 P-웰은 공용 바이어스 실시예에서는 하부에 세로 방향으로 인접하는 중간 전압에 결합되고, 분할 바이어스 실시예에서는 하부에 세로 방향으로 인접하는 PMOS 바이어스 전압에 결합된다.

Description

고전압 ＣＭＯＳ 레벨 시프터{HIGH-VOLTAGE CMOS LEVEL SHIFTER}

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본 발명은 고전압 CMOS 회로 분야에 관한 것으로서, 특히 상보 저전압 입력과 상보 고전압 출력을 갖는 레벨 시프터 회로에 관한 것이다.

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도 1은 종래의 상보 입력 및 차동 출력을 갖는 저전압 레벨 시프터를 나타낸다.

도 2는 2개의 전압 하위 범위, 1개의 상보 NMOS/PMOS 직렬 중간 트랜지스터 쌍 및 1개의 중간 전압을 갖는 본 발명에 따른 고전압 레벨 시프터의 공용 바이어스 실시예를 나타낸다.

도 3은 본 발명에 따른 고전압 레벨 시프터의 공용 바이어스 실시예에서 이용되는 NMOS/PMOS 직렬 중간 트랜지스터 쌍을 나타낸다.

도 4는 3개의 전압 하위 범위, 2개의 상보 NMOS/PMOS 직렬 중간 트랜지스터 쌍들 및 2개의 중간 바이어스 전압을 갖는 본 발명의 고전압 레벨 시프터의 공용 바이어스 실시예를 나타낸다.

도 5는 본 발명에 따른 고전압 레벨 시프터의 분할 바이어스 실시예에서 이용되는 NMOS/PMOS 직렬 중간 트랜지스터 쌍을 나타낸다.

도 6은 3개의 전압 하위 범위, 2개의 상보 NMOS/PMOS 직렬 중간 트랜지스터 쌍, 2개의 NMOS 바이어스 전압 및 2개의 PMOS 바이어스 전압을 갖는 본 발명에 따른 고전압 레벨 시프터의 분할 바이어스 실시예를 나타낸다.

도 7은 모든 중간 트랜지스터에 대한 바디 효과를 최소화하고, 7개의 전압 하위 범위, 6개의 상보 NMOS/PMOS 직렬 중간 트랜지스터 쌍, 6개의 NMOS 바이어스 전압 및 6개의 PMOS 바이어스 전압을 갖는 본 발명에 따른 고전압 레벨 시프터의 트윈 터브 분할 바이어스 실시예를 나타낸다.

도면들은 하기의 상세한 설명에서 충분히 설명된다.

[실시예]
종래의 고전압 레벨 시프터는, 높은 공급 전압이 존재할 때에는 핫 스위칭의 제약을 위배하지 않으면서 상태를 스위칭시킬 수 없었다. 본 발명에 따른 고전압 레벨 시프터는 먼저 NAND 플래시 메모리 분야에 대해 발명되었다. NAND 플래시 메모리는 전형적으로 프로그래밍 및 소거 동작에 대해 매우 높은 전압을 필요로 한다. 또한, 본 발명에 따른 고전압 레벨 시프터는 다른 플래시 기술 및 다른 고전압 회로에도 적용할 수 있다. 본 발명은 고전압 CMOS 회로의 동작에 특히 적합하다.

도 2는 본 발명의 간단한 실시예를 나타낸다. 본 발명에 따른 회로(200)에서, 높은 공급 전압(V_h)은 12V이다. 이 12V(V_h)는 6V의 중간 전압(V₁)에 의해 2개의 하위 범위로 분할된다. 한 쌍의 부가 트랜지스터들(M_N1 및 M_P1)이 입력 트랜지스터(M_NI)로부터 출력 노드(OUT)를 분리한다. 마찬가지로, 한 쌍의 부가 트랜지스터들(M'_N1 및 M'_P1)이 반전 입력 트랜지스터(M'_NI)로부터 반전 출력 노드(/OUT)를 분리한다. 하기의 표 2는 모든 중간 트랜지스터들(M_P1, M_N1, M'_P1 및 M'_N1)에 대한 문턱 전압의 절대값이 같거나 단지 1V인 경우에 있어서의, 도 2의 회로(200)의 노드 전압을 나타낸다. 각 칼럼의 전압은 도 2의 각 트랜지스터의 드레인 및 소스 전압을 나타낸다. 따라서, 표 2의 세로 방향으로 인접하는 어떠한 2개의 수 간의 차이는, 도 2의 트랜지스터의 소스-드레인 전압 또는 드레인-소스 전압을 나타낸다. 표 2에서 세로 방향으로 인접하는 어떠한 2개의 수 간에도 7V 이상은 다르지 않기 때문에, 도 2의 회로(200)에서는 핫 스위칭을 피할 수 있다.

삭제

도 3은 전압 범위를 분할하는 본 발명에 따른 회로 구조를 나타낸다. V_K 보다 작은 초기 전압(V_Y)으로 노드(X)가 풀업되고 노드(Y)가 플로팅되는 경우에는, 비록 노드(X)가 강한(Strong) 디바이스에 의해 풀업된다고 할지라도, V_y는 V_K- V_tNK를 넘을 수 없으며, 여기서 V_tNK는 NMOS 트랜지스터(M_NK)의 문턱 전압이다. 마찬가지로, 노드(X)가 플로팅되는 경우, 비록 노드(Y)가 강한 디바이스에 의해 풀다운될 지라도, V_x는 V_K+V_tPK보다 낮게 풀다운될 수 없으며, 여기서 V_tPK는 PMOS 트랜지스터(M_PK)의 문턱 전압의 절대값이다. PMOS 트랜지스터(M_PK)는 노드(Y)가 로우로 풀될 때 컷 오프(cut off)되고, NMOS 트랜지스터(M_NK)는 노드(X)가 하이로 풀될 때 컷오프된다. 이러한 전기적인 분리는 큰 전압 범위(V_H)를 2개 이상의 보다 작은 전압 범위로 분할하는 데에 필요하다. 중간 전압(V_K)은 고전압 노드(X)에 대한 하한을 V_K+V_tPK로 설정하고, 저전압 노드(Y)에 대한 상한을 V_K-V_tNK로 설정한다.

도 4는 18V의 높은 공급 전압(V_H)을 취급하기 위해 이러한 전기적 분리 회로를 3개의 서로 다른 전압 하위 범위로 확장하는 경우를 나타낸다. 2개의 중간 전압(V₁및 V₂)은 18V 공급 범위 내에서 균등하게 배치되어 있다. 따라서, V₂는 12V이고, V₁은 6V다. 하기의 표 3은, 다양한 중간 트랜지스터의 문턱 전압을 이용하여, 도 4에 나타낸 회로에 대한 많은 노드 전압을 목록화한 것이다. 표 3에 나타낸 것은, 모든 트랜지스터가 입력의 변화에 응답하여 컷오프된 이후에 달성되는 최종 노드 전압이다. 중간 트랜지스터(M_N1,M'_N1,M_P1,M'_P1,M_N2,M'_N2,M_P2및 M'_P2)에 대한 문턱 전압은 각각 V_TN1,V'_TN1,V_TP1,V'_TP1,V_TN2,V'_TN2,V_TP2및 V'_TP2이다.

삭제

풀다운되는 레벨 시프터측의 노드 전압은 중간 PMOS 트랜지스터의 컷오프에 의해 결정된다. 마찬가지로, 풀업되는 레벨 시프터측의 노드 전압은 중간 NMOS 트랜지스터의 컷오프에 의해 결정된다.

표 3에서 세로 방향으로 인접하는 전압중 어떤 것도 핫 스위칭 한계 보다 크지 않는한, 도 4의 회로는 올바르게 동작한다. 그러나, 최근의 디바이스에서, 문턱 전압은 일반적으로 1V 보다 크다. 모뎀 디바이스는 약 1.5V의 문턱 전압을 갖는다.

전형적인 CMOS 프로세스에서는, 소스/드레인 영역 및 웰에 의해 형성된 P/N 접합이 역 바이어스되도록 바이어스된 N형 웰 내에 PMOS 트랜지스터가 형성된다. 이러한 구조는 PMOS 트랜지스터를 전기적으로 절연시킨다. NMOS 트랜지스터 또한 전기적으로 절연되어야 한다. 하지만, NMOS 트랜지스터를 위한 P형 웰을 형성하는 대신, NMOS 트랜지스터가 웰없이 형성될 수 있도록, 종종 전체 기판이 초기에 P형으로서 형성된다. P형 기판은, 접지 또는 양의 전압에서 동작하는 N형 소스 또는 드레인 영역이 전기적으로 절연되도록 접지된다.

도 4의 회로(400)에서 트랜지스터의 직렬 연결은, 보다 높은 소스 전압 및 드레인 전압으로 동작하는 NMOS 트랜지스터의 문턱 전압을 증가시킨다. 정상적인 조건하에서, NMOS 트랜지스터의 게이트-소스 전압이 트랜지스터의 문턱 전압보다 클 때에는, N형 소스 및 P형 기판 내의 공핍층은 일정한 폭으로 유지되고, 전하 캐리어들은 소스로부터 채널 내로 이끌려진다. 하지만, 소스-기판의 바이어스 레벨이 증가함에 따라, 채널-기판의 공핍층의 폭도 증가함으로써, 공핍층에 트랩되는 캐리어의 밀도를 증가시킨다. 전하의 중성을 유지하기 위해서는, 채널 전하가 감소해야 한다. 얻을 수 있는 효과는 기판 전압이 채널-기판의 접합 전위에 더해지는 것이다. 이에 의해, 게이트-채널의 전압 강하가 증가된다. 전체적인 효과는 디바이스의 문턱 전압의 증가인데, 이는 바디 효과라 불린다.

표 3으로부터 알 수 있는 바와 같이, NMOS 트랜지스터(M_N2와 M'_N2)는 V₁(6V) 보다 하나의 문턱 전압 이상인 최소 소스 전압 및 V₂(12V) 보다 단지 하나의 문턱 전압 미만인 최대 소스 전압을 가짐으로써, 상당히 높은 전압에서 동작한다. 기판은 접지되기 때문에, 바디 효과에 의해 트랜지스터(M_N2및 M'_N2)의 문턱 전압(V_tN2및 V'_tN2)이 증가한다. 예를 들어, 일반적인 응용에서, 트랜지스터(M_N2및 M'_N2)의 문턱 전압(V_tN2및 V'_tN2)은 바디 효과로 인해 약 2.0V이고, 트랜지스터(M_N1및 M'_N1)의 문턱 전압(V_tN1및 V'_tN1)은 단지 약 1.5V이다.

이러한 전형적인 문턱값에 의해, 몇 개의 트랜지스터에서 핫 스위칭이 발생한다. 예를 들어, 표 3에 나타낸 바와 같이, 입력(IN)이 로우일 때에 트랜지스터(M_N2)의 양단에 걸리는 전압은 노드(A 및 C)에 있어서의 전압 차이에 의해 나타난다. V_H가 18V, V₂가 12V, 그리고 V_tN2가 2V이면, 트랜지스터(M_N2)의 양단에 걸리는 전압은 8V이다. 입력(IN)이 하이로 구동되고, 입력(/IN)이 로우로 구동되면, 트랜지스터(M_N2)에서 핫 스위칭이 발생한다. 핫 스위칭이 발생하는 것을 방지하기 위해서는, 각 전압 하위 범위가 보다 작아져야 하고, 이 때문에 최대 전압(V_H)은 단지 15V이고, V₁및 V₂는 각각 5V 및 10V에 지나지 않는다.

또한, 출력 노드(OUT 및 /OUT) 및 내부 노드(A, B, C, D, E, F, G 및 H)의 전압 스윙이 중간 트랜지스터의 문턱 전압에 의해 제한되기 때문에, 도 4의 회로 면적은 필요한 것 보다 크다. 이에 의해, 트랜지스터의 전류 용량을 제한하기 때문에, 소정의 스위칭 속도를 달성하기 위해서는 보다 큰 트랜지스터가 필요하다. 특히, 중간 노드(C 및 D)는 중간 트랜지스터의 컷오프 전압에 의해 정의되는 최소 전압 및 최대 전압을 갖는다. 이러한 컷오프 전압은 중간 트랜지스터의 문턱 전압에 의해 결정된다. 노드(C)의 최소 전압 및 최대 전압은 각각 트랜지스터(M_P1 및 M_N2)의 문턱 전압에 의해 감소된다. 노드(D)의 최소 전압 및 최대 전압은 각각 트랜지스터(M'_P1 및 M'_N2)의 문턱 전압에 의해 감소된다. 이러한 내부 노드의 스윙이 보다 작기 때문에, MOSFET 트랜지스터의 3개의 동작 영역에서의 드레인-소스 전류(I)는 다음과 같이 주어진다.

삭제

선형 영역 및 포화 영역은 드레인 전류가 0이 아닌 온(ON) 영역이다. 이러한 두 영역에서, 드레인 전류는 게이트-소스 전압(V_gs)에서 트랜지스터의 문턱 전압(V_t)을 뺀 값인 V_gs-V_t에 따라 적어도 선형적으로 증가한다. 선형 영역에서는, 드레인 전류(I) 또한 드레인-소스 전압(V_ds)의 강한 함수이다.

표 6의 "공용 바이어스" 칼럼은, 비반전 입력(IN)이 0V에서 3V로 천이하는 동안, 도 4의 레벨 시프터(400)의 풀다운측의 중간 트랜지스터(M_N1, M_P1, M_N2, M_P2) 각각에 대해, 드레인-소스 전압(V_ds) 및 게이트-소스 전압으로부터 문턱 전압을 뺀 전압(V_gs-V_t)의 크기를 나타낸다. 표 6은 또한 이러한 천이 동안 풀업 트랜지스터(M'_PO)에 대한 V_ds및 V_gs-V_t를 보여준다. 표 6의 "공용 바이어스" 칼럼은 각 트랜지스터에 대한 드레인-소스 전압(V_ds)의 크기가 문턱 전압의 뺄셈을 나타내는 1개의 마이너스 항을 포함한다는 것을 명백히 보여준다. 실제로, 스위치가 스위칭되고 있을 때에는, V_ds는 거의 동일하고 V_H-V₂와 같다. 더욱 중요하게는, 표 6의 공용 바이어스 칼럼은 각 트랜지스터에 있어서 게이트-소스 전압으로부터 문턱 전압을 뺀 전압(V_gs-V_t)의 크기가 문턱 전압의 뺄셈을 나타내는 1개의 마이너스 항을 포함하고 있음을 나타낸다. 그 소스 및 드레인 모두가 다른 중간 트랜지스터에 접속되어 있는 중간 트랜지스터(M_N2및 M_P1)는 자신들의 게이트-소스 전압으로부터 문턱 전압을 뺀 식에 2개의 음의 문턱 전압항을 갖는다.

표 6은 본 발명에 따른 도 4의 회로(400)의 스위칭 속도에 대한 트랜지스터 문턱 전압의 역 효과를 나타내는 간략화된 기준표이다. 표 6의 전압은 트랜지스터들이 순차적으로 강한 포화 상태로 턴온된다는 가정하에서 주어진다. 이는 예시를 위해 제공되는 근사이다. 실제의 회로 동작은 좀 더 복잡하지만, 하기의 설명에서는 본 발명에 관련된 요점만을 설명한다. 예를 들어, 표 6의 전압은 도 4의 회로(400)가 초기에는 입력(IN)이 0V, 반전 입력(/IN)이 3V인 상태에 있는 것으로 가정한다. 이러한 초기 상태에 대한 다양한 회로의 노드 전압이 표 3의 우측 칼럼에 나타나있다. 이후, 입력(IN)이 하이로 구동되고 반전 입력(/IN)이 로우로 구동되면, 입력 트랜지스터(M_NI)는 강한 포화 상태로 턴온되고, 입력 트랜지스터(M'_NI)는 선형 영역에서 동작한다. 표 6은, 트랜지스터(M_N1)가 강한 포화 상태로 턴온되기 전에, 트랜지스터(M_NI)가 노드(G)를 완전히 방전시키는 것으로 가정한다. 노드(G)가 완전히 방전되면, 트랜지스터(M_NI)는 그 선형 영역에서 동작하여, 트랜지스터(M_N1)에 공급하기에 충분한 전류를 제공함으로써, 이 트랜지스터(M_N1)는 표 6에 목록화된 동작 파라미터 하에서 강한 포화 상태로 턴온된다. 트랜지스터(M_N1)가 강한 포화 상태로 노드(E)를 방전시킨 후, 이 트랜지스터(M_N1)는 선형 영역에서 동작하며, 트랜지스터(M_P1)는 강한 포화 상태로 턴온된다. PMOS 트랜지스터(M_P1)는 노드(C)를 방전시킨 후, 포화와 컷오프 사이의 경계에 이른다. 트랜지스터들(M_N2및 M_P2)은 또한, 선형 동작 및 강한 포화와 컷오프 간의 경계에 도달하기 전에, 강한 포화 상태로 순차적으로 턴온된다. 따라서, 표 6에서는, 모든 트랜지스터들이 초기에 컷오프 또는 선형 상태에 있는 것으로 가정한다. 또한, 표 6에서는, 단지 1개의 풀다운 디바이스 만이 어떠한 소정 시간에 강한 포화 상태로 동작하고 있는 것으로 가정한다. 트랜지스터는 비반전 입력(IN)이 로우에서 하이로 천이하는 것에 응답하여, 하기의 순서로 강한 포화 상태로 턴온된다: M_NI, M_N1, M_N2, M_P2, M'_PO(선형), M'_P2, M'_N2, M'_P1, M'_N1 및 M'_NI. 교차 접속된 풀업 트랜지스터(M_PO및 M'_PO)는 동시에 턴온된다. 상기 모든 트랜지스터들은 0V에서 3V로의 입력(IN)의 천이에 응답하여, 상기 목록화된 순서로 강한 포화 상태로 턴온되어야 한다. 강한 포화 상태에서 동작한 후, 각 트랜지스터는 본질적으로 드레인-소스 전압없이 선형 영역에서 동작하거나, 또는 컷오프와 포화 영역 간의 V_gs-V_t=0의 경계에서 동작하는 지점(point)에 이른다. 자신의 드레인을 확실히 풀다운시킨 NMOS 트랜지스터 및 자신의 드레인을 확실히 풀업시킨 PMOS 트랜지스터는 작은 V_ds에 의해 선형 영역에서 동작한다. 자신의 소스를 확실히 풀업시킨 NMOS 트랜지스터 및 자신의 소스를 확실히 풀다운시킨 PMOS 트랜지스터는 작은 V_gs-V_t에 의해 컷오프와 포화 상태의 경계에서 동작한다. 따라서, 상기 예에서는, 입력(IN)이 하이가 되면, 트랜지스터(M_NI, M_N1, M_N2, M'_P2 및 M'_P1)는 강한 포화 상태로 동작한 후 선형 영역에서 동작하며, 트랜지스터(M_P1, M_P2, M'_N2, M'_N1)는 강한 포화 상태로 동작한 후 컷오프와 포화 상태 간의 경계에서 동작한다. 트랜지스터가 강한 포화 상태로 턴온된 다음, 최소의 V_ds 또는 최소의 V_gs-V_t에 도달하는 데에 필요한 시간이, 그 트랜지스터에 대한 스위칭 시간이다. 모든 트랜지스터가 순차적으로 스위칭되기 때문에, 레벨 시프터 변화 상태의 총 대기 시간(latency)은 모든 트랜지스터의 스위칭 시간의 합으로서 정의된다. 따라서, 트랜지스터의 양쪽 체인을 통한 총 대기 시간이 레벨 시프터의 최대 동작 주파수를 결정한다.

표 6은 상기 설명한 바와 같이 트랜지스터가 순차적으로 턴온된다는 가정 하에서, 각 트랜지스터가 턴온될 때의 초기 조건을 나타낸다. 프라임(') 표시된 대응하는 트랜지스터는, 그 초기 조건이 대응하는 비 프라임된 트랜지스터와 동일하기 때문에 표 6에 목록화하지 않았다. 예를 들어, 트랜지스터(M'_N2)에 대한 V_gs-V_t입력은 V₂-V₁-V'_TP1-V'_TN2인바, 이는 트랜지스터(M_N2)에 대한 조건과 정확하게 일치한다.

상기 설명된 순차적인 턴온 방식은 실제로, 회로가 실제로 동작하는 방법에 대한 근사이며, 설명 및 예시를 위해 제시된 것이다. 트랜지스터가 상기 설명된 순서로 턴온되는 것은 사실이다. 최종 노드 전압이 입력의 변화에 응답하여 달성된 후, 트랜지스터가 상기 설명한 순서로 턴오프되는 것 또한 사실이다. 하지만, 전형적으로 몇개의 트랜지스터(종종 모든 트랜지스터)는 강한 포화 상태로 동시에 온된다. 또한, 드레인-소스 전압과 게이트-소스 전압으로부터 문턱 전압을 뺀 전압은, 각 트랜지스터가 강한 포화 상태로 턴온될 때에는, 표 6에 나타낸 전압 만큼 높지 않다. 예를 들어, 중간 트랜지스터(M_N1)는 입력 트랜지스터(M_NI)가 노드(G)를 완전히 방전시키기 전에 턴온되기 때문에, 트랜지스터(M_N1)의 드레인-소스 전압과 게이트-소스 전압은 결코 표 6에 나타난 전압 만큼 높아질 수 없다. 하지만, 표 6은 각 트랜지스터의 전류 구동 강도가 중간 트랜지스터의 문턱 전압에 의해 제한된다는 것을 나타낸다.

각 트랜지스터의 전류 용량은, 각 트랜지스터가 중간 노드에서 각 캐패시턴스를 얼마나 빠르게 방전시킬 수 있는 지를 결정한다. 도 5의 트랜지스터의 전류용량은 중간 트랜지스터의 문턱 전압에 의해 감소되지만, 최소 스위칭 속도를 충족시키기 위해서는, 트랜지스터의 사이즈가 커져야 한다. 물론, 트랜지스터의 사이즈가 커짐에 따라, 중간 노드의 캐패시턴스 또한 증가하여, 더욱 큰 트랜지스터가 요구된다. 이러한 요인은, 소정의 스위칭 속도에 대해, 도 4의 회로(400)의 면적을 크게하는 경향이 있다. 또한, 최대의 실현가능한 스위칭 속도가 감소된다.

도 5는 본 발명의 분할 바이어스 실시예의 일 양상에 따른 한 쌍의 중간 트랜지스터를 나타낸다. 도 5의 분할 바이어스 중간 트랜지스터의 쌍과 도 3의 공용 바이어스 중간 트랜지스터 쌍 간의 차이는 게이트의 바이어스 전압에 있다. 분할 바이어스 중간 트랜지스터 쌍에서는, PMOS 및 NMOS 중간 트랜지스터의 게이트를 바이어스하기 위해 개별적인 전압을 이용한다. 구체적으로, PMOS 트랜지스터(M_PK)의 게이트는 NMOS 트랜지스터(M_NK)의 게이트 보다 낮은 전압으로 바이어스된다. PMOS 트랜지스터는 중간 전압(V_K)에서 자신의 문턱 전압(V_TPK)을 뺀 전압으로 바이어스된다. 마찬가지로, NMOS 트랜지스터는 중간 전압(V_K)에 자신의 문턱 전압(V_TNK)을 더한 전압으로 바이어스된다. 이러한 중간 트랜지스터 쌍을 이용하게 되면, 노드(X)에서의 최소 전압은 V_K이고, 노드(Y)에서의 최대 전압은(V_K)이다. 트랜지스터의 문턱 전압의 악 영향은 억제된다. 각 전압 하위 범위는 분할 바이어스 트랜지스터 쌍에 의해 충분히 이용될 수 있다.

도 6은 분할 바이어스 중간 트랜지스터 쌍들을 이용하는 본 발명의 분할 바이어스 실시예(600)를 나타낸다. 도 6에 나타낸 실시예(600)에서는, NMOS 및 PMOS 중간 트랜지스터의 게이트를 바이어스시키기 위해 개별적인 전압을 이용한다. 하기의 표 4는 도 6의 실시예(600)에 대한 중간 노드 전압을 나타낸다.

삭제

본 발명의 바람직한 실시예에서, 중간 노드는 트랜지스터의 문턱 전압의 영향을 정확하게 억제하도록 바이어스된다. 하지만, 이러한 정확한 바이어스를 이용해야한다는 요건은 없다. 예를 들어, 특정한 환경에서는, 중간 트랜지스터의 문턱 전압 보다 작은 양 만큼 중간 전압과 다른 어떠한 분할 바이어스 전압을 발생시키는 것이 특히 용이하다. 이에 의해, 분할 바이어스 실시예의 가능성을 완전히 구현하지 않고, 분할 바이어싱을 이용하는 장점중 일부를 달성한다. 따라서, 이해될 사항으로서, 본 발명의 분할 바이어스 실시예는 임의의 크기 만큼 다른 2개의 개별적인 전압에 의해 중간 트랜지스터 쌍을 바이어싱하는 것과, 중간 트랜지스터의 문턱 전압의 합을 포함시키는 것을 포함한다.

프라임된 트랜지스터 및 비 프라임된 트랜지스터는 모두 동일한 문턱 전압을 갖는 것으로 가정한다. 예를 들어, V_TN2=V'_TN2이다. V_H=18V, V₂=12V, V₁=6V, V_TN1=V_TP1=V_TP2=1.5V이고, V_TN2=2V인 경우, 본 발명의 바람직한 실시예에 따라 중간 트랜지스터를 바이어스하기 위해서는 하기의 값을 이용하는 것이 이상적이다.

V_N1= V₁+ V_TN1= 7.5V

V_P1= V₁- V_TP1= 4.5V

V_N2= V₂ + V_TN2= 14V

V_P2= V₂ - V_TP2= 10.5V

하기의 표 5는 도 6에 도시된 바람직한 분할 바이어스 실시예(600)에 대한 중간 전압 및 출력 노드 전압을 나타낸다. 도 6에 나타낸 바람직한 분할 바이어스 실시예(600)에 있어서의 표 5에 나타낸 출력 노드의 전압 스윙은, 도 4에 나타나고 표 3으로 설명된 실시예(400)에서 보다 크다. 표 5의 중간 노드의 전압식에는 어떠한 문턱 전압도 들어가지 않는다.

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하기의 표 6의 "분할 바이어스" 칼럼은, 도 6의 분할 바이어스 실시예(600)의 중간 트랜지스터에 대한 드레인-소스 전압 및 게이트-소스 전압으로부터 문턱 전압을 뺀 전압을 나타낸다. 공용 바이어스 칼럼에 관하여 상기 설명한 것과 동일한 가정이 표 6의 공용 바이어스 칼럼에도 적용된다. 구체적으로, 트랜지스터는 순차적으로 스위칭되는 것으로 가정하고, 트랜지스터중 단지 1개 만이 소정 시간에 온 상태가 되는 것으로 가정한다. 상기 설명한 바와 같이, 이러한 근사는 예시적인 것으로서, 실제 회로 동작을 단순화한 것으로 인정된다.

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표 6의 "차이" 칼럼은, 본 발명의 공용 바이어스 실시예보다는 분할 바이어스 실시예의 구현시에 발생하는, 중간 트랜지스터의 드레인-소스 전압(V_ds)의 크기의 증가 및 게이트-소스 전압으로부터 문턱 전압을 뺀 전압(V_gs-V_t)의 증가를 나타낸다. 표 6의 "차이" 칼럼에 나타낸 이러한 증가는, 상기 설명한 MOSFET 방정식에 대입되면, 분할 바이어스 실시예에 있어서의 트랜지스터의 증가된 전류 용량을 나타낸다. 분할 바이어스 실시예에서 각 트랜지스터는 보다 완전하게 턴온되기 때문에, 풀다운 트랜지스터는 중간 노드 및 출력 노드를 훨씬 더 빠르게 충전 및 방전시킨다. 이에 의해, 레벨 시프터가 상태를 변경하기 위해 발생되어야 하는 노드 전압 천이의 총 대기 시간이 감소된다. 따라서, 필요한 동작 주파수를 얻기 위해서, 본 발명에 따른 분할 바이어스 고전압 레벨 시프터는 본 발명의 공용 바이어스 레벨 시프터 실시예 보다 작은 회로 면적을 이용한다.

일반적으로, 고전압 범위(V_H)를 2개 이상의 같은 사이즈의 하위 범위로 분할하는 것은, 본 발명에 따른 간단하고 효과적인 방법이다. 하지만, 본 발명에 따르면, 하위 범위의 사이즈가 반드시 같을 필요는 없다. 즉, 도 4의 실시예에서, 본 발명에 따르면, 반드시 V_H-V₂=V₂-V₁=V₁일 필요는 없다.

본 발명에 따른 하위 범위의 수는 매우 높은 전압에 대처하도록 확장될 수 있다. 예를 들어, 6V의 하위 범위를 이용하게 되면, 하위 범위의 수는 24V의 V_H에 대처하도록 4개로 증가할 수 있다. 본 발명에 따라 중간 트랜지스터 쌍들을 이용하여 간단하게 확장하게 되면, 핫 스위칭의 제한을 위반하는 것을 방지한다. 하지만, 매우 높은 전압에 대처하기 위해 하위 범위의 수를 확장할 때에는, NMOS 트랜지스터에 대해 접합 항복 전압을 넘지 않도록 주의해야 한다. 도 4 및 6의 실시예에서, NMOS 트랜지스터는 접지된 P형 기판 상에 제조된다. 보다 높은 공급 전압(V_H)이 이용됨에 따라, 교차 결합된 PMOS 출력 트랜지스터 근처의 중간 NMOS 트랜지스터의 소스 및 드레인은 접지에 대해 보다 높은 전압으로 유지된다.

도 7은 중간 트랜지스터의 바디 효과를 최소화고 매우 높은 전압 응용에 이용하기에 적합한 본 발명의 트윈 터브 실시예를 나타낸다. 고정 게이트 전압에 의해 바이어스되고 바디가 접지되어 있는 NMOS 트랜지스터의 접합 항복 전압은 그 고정 게이트 전압의 약 0.7배에 거의 비례한다. 따라서, 게이트 전압이 증가함에 따라, MOS 트랜지스터의 게이트된 다이오드 항복 전압도 증가한다. 하지만, 매우 높은 전압에서는, 바디가 접지되어 있는 NMOS 디바이스에 있어서 접합 항복 제약을 넘을 수 있다. P형 웰 내의 NMOS 트랜지스터를 분리시킴으로써, NMOS 트랜지스터의 바디는 이러한 NMOS 트랜지스터에 대한 바디 효과를 최소로 하는 전압에 결합될 수 있다. 예를 들어, 도 7의 NMOS 트랜지스터(M_N7 및 M'_N7)의 바디는 하부에 세로 방향으로 인접하는 PMOS 바이어스 전압(V_P6)에 결합된다. 이전의 실시예와 마찬가지로, PMOS 트랜지스터의 바디는 윗쪽에 세로 방향으로 인접하는 NMOS 바이어스 전압에 연결된다. 윗쪽에 세로 방향으로 인접하는 어떠한 NMOS 바이어스 전압도 갖지 않는 PMOS 트랜지스터는 도 7에서 가장 높은 중간 트랜지스터(M_P7 및 M'_P7)이며, 이러한 PMOS 트랜지스터의 바디는 높은 공급 전압(V_H)에 결합된다. 마찬가지로, 하부에 세로 방향으로 인접하는 어떠한 PMOS 바이어스 전압도 갖지 않는 NMOS 트랜지스터는 중간 트랜지스터(M_N1 및 M'_N1)이며, 이 NMOS 트랜지스터의 바디는 접지 공급 전압에 결합된다.

도 7의 중간 NMOS 트랜지스터의 소스/드레인-바디 전압이 감소되기 때문에, 바디 효과는 특히 고 전압 NMOS 트랜지스터에 대해 감소된다. 예를 들어, 도 6의 단일 터브 분할 바이어스 실시예(600)에서, NMOS 트랜지스터(M_N2 및 M'_N2)는 바디 효과로 인해 약 2.0V의 문턱 전압을 갖고, 트랜지스터(M_N1 및 M'_N1)는 단지 약 1.5V의 문턱 전압을 갖는다. 대조적으로, 도 7에 나타낸 트윈 터브 분할 바이어스 실시예(700)에서, NMOS 트랜지스터(M_N2 및 M'_N2)는 단지 약 1.5V의 문턱 전압을 갖는다. 보다 중요하게는, 보다 높은 전압의 NMOS 트랜지스터 (M_N3,M'_N3,M_N4,M'_N4,M_N5,M'_N5,M_N6,M'_N6,M_N7,M'_N7)는 본질적으로 자신의 문턱 전압에 대해 어떠한 바디 효과 성분도 포함하지 않고, 접합 항복 전압의 제약을 위반하지 않는다.

4개의 트랜지스터의 각 세트, 예를 들어 M_N1, M'_N1, M_P1및 M'_P1가 상보 NMOS/PMOS 직렬 중간 트랜지스터 쌍을 구성한다. 전체적으로 본 모든 중간 트랜지스터(도 7에 나타낸 것처럼 결합된 M_N1-M_N7, M'_N1-M'_N7, M_P1-M_P7, M'_P1-M'_P7)는 직렬 연결된 복수의 상보 NMOS/PMOS 직렬 중간 트랜지스터 쌍을 구성한다. 도 7의 예를 참조하여, 상기 복수의 쌍의 NMOS 비반전 중간 소스는 M_N1의 소스이고, 상기 복수의 쌍의 NMOS 반전 중간 소스는 M'_N1의 소스이며, 상기 복수의 쌍의 PMOS 비반전 중간 소스는 M_P7의 소스이고, 그리고 상기 복수의 쌍의 PMOS 반전 중간 소스는 M'_P7의 소스이다. 각 상보 NMOS/PMOS 직렬 중간 트랜지스터 쌍은 반전 NMOS 게이트, 비반전 NMOS 게이트, 반전 PMOS 게이트 및 비반전 PMOS 게이트를 갖는다. 트랜지스터(M_N1,M'_N1,M_P1,M'_P1)로 구성되는 상보 NMOS/PMOS 직렬 중간 트랜지스터 쌍에 있어서, 반전 NMOS 게이트는 M'_N1의 게이트이고, 비반전 NMOS 게이트는 M_N1의 게이트이며, 반전 PMOS 게이트는 M'_P1의 게이트이며, 그리고 비반전 PMOS 게이트는 M_P1의 게이트이다.

도 4에 나타낸 것과 같은 공용 바이어스 실시예에서, 복수의 상보 NMOS/PMOS 직렬 중간 트랜지스터 쌍은 대응하는 복수의 중간 전압을 갖는다. 도 4의 예에서, 중간 전압(V₁ 및 V₂)은 2개의 상보 NMOS/PMOS 직렬 중간 트랜지스터 쌍에 대응한다. V₁은 트랜지스터(M_N1,M'_N1,M_P1,M'_P1)로 구성되는 상보 NMOS/PMOS 직렬 중간 트랜지스터 쌍에 대응하고, V₂는 트랜지스터(M_N2,M'_N2,M_P2,M'_P2)로 구성되는 상보 NMOS/PMOS 직렬 중간 트랜지스터 쌍에 대응한다. V₂가 V₁보다 크기 때문에, 중간 전압은 복수의 상보 NMOS/PMOS 직렬 중간 트랜지스터 쌍을 따라 단조롭게 증가한다.

도 6 및 7에 나타낸 것과 같은 분할 바이어스 실시예들에서, 복수의 NMOS 바이어스 전압 및 복수의 PMOS 바이어스 전압은 복수의 상보 NMOS/PMOS 직렬 중간 트랜지스터 쌍에 대응한다. 즉, 각 상보 NMOS/PMOS 직렬 중간 트랜지스터 쌍은 NMOS 바이어스 전압 및 이에 대응하는 PMOS 바이어스 전압 모두를 갖는다. 도 6에서, NMOS 바이어스 전압(V_N1) 및 PMOS 바이어스 전압(V_P1)은 트랜지스터(M_N1,M'_N1,M_P1,M'_P1)로 구성되는 상보 NMOS/PMOS 직렬 중간 트랜지스터 쌍에 대응한다.

본 발명의 모든 실시예에서, 중간 전압은 중간 트랜지스터의 게이트에만 결합되거나, 또는 게이트 및 웰에 결합된다. MOS 트랜지스터의 게이트는 정적 전류를 전혀 도통시키지 않고, 웰은 무시할 수 있는 정적 누설 전류를 도통시키는 역 바이어스 다이오드 접합에 의해 절연된다. 중간 전압에 의해 공급되어야 하는 총 전류는 무시할 수 있기 때문에, 간단한 분압기를 이용하여 고전압으로부터 중간 전압들을 발생시킬 수 있다. 분압기에는 높은 저항이 이용될 수 있기 때문에, 매우 적은 전력이 고전압원으로부터 공급된다.

PMOS 트랜지스터에 대한 바디 효과를 최소화하기 위해, PMOS 중간 트랜지스터의 N웰은 다른 중간 전압을 이용하여 바이어스되지만, 본 발명에 따르면 이러한 중간 전압을 반드시 이용할 필요는 없다. 예를 들어, 모든 N웰을 바이어스하기 위해, 저전압 PMOS 중간 트랜지스터에 대한 바디 효과가 증가하더라도, 고전압(V_H)을 이용할 수 있다.

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전압 하위 범위가 서로 동일한 것으로서 설명되었지만, 본 발명에 따르면 이러한 하위 범위가 반드시 같은 전압일 필요는 없다. 예를 들어, 16V의 고전압 범위는 3개의 (5 + ⅓)V의 하위 범위 보다는 2개의 5V 하위 범위 및 1개의 6V 하위 범위로 분할될 수 있다.

본 발명이 몇 개의 대안적인 실시예들과 관련하여 설명되었지만, 이러한 실시예들은 한정이 아닌 예로서 제공된 것이다. 당업자라면, 본 발명의 요지 및 범위를 벗어나지 않으면서, 본원의 개시에 근거하여 개시된 실시예들에 대한 많은 변형 및 변경을 실시할 수 있을 것이다. 따라서, 이러한 변형 및 변경은 첨부된 청구항들에 의해 특정되는 본 발명의 정신 및 범위 내에 있는 것으로 간주된다.

디바이스의 제한으로 인해, 종래의 고전압 동작용 회로는 고전압이 존재할 때에는 결코 스위칭되지 않기 때문에, 회로에 고전압이 인가되었을 때에는 상태를 변경할 수 없었다. 고전압을 취급하는 종래의 회로의 능력을 제한하는 구체적인 디바이스 파라미터로는 산화물 항복 전압, 접합 항복 전압 및 핫 스위칭 전압이 있다.
산화물 항복 전압은 게이트 산화물이 파괴되는 게이스-소스 전압 또는 게이트-드레인 전압이다. SiO₂에 대한 절연 파괴 강도(dielectric breakdown strength)는 8×10⁶V/cm이다. 약 150Å의 최근의 디바이스 게이트 산화물 두께에 있어서, 게이트 산화물의 항복 전압은 약 12V에 지나지 않는다.
접합 항복 전압은 드레인 또는 소스와 웰 또는 기판 간의 역 바이어스 레벨로서, 이 레벨에서 드레인 또는 소스의 전기 절연에 이용되는 역 바이어스 다이오드 접합은 애버랜치 또는 제너 작용으로 인해 파괴된다. "도넛(donut)" 트랜지스터의 게이트는 그 드레인, 소스, 또는 드레인 및 소스와 부분적으로 오버랩(overlap)된다. 동작에 있어서, 특정 전압 범위 내의 전압이 도넛 트랜지스터의 게이트에 인가된다. 전형적으로, 도넛 트랜지스터에 있어서 윗쪽 게이트의 존재는, 윗쪽 게이트가 없는 경우에 존재하게 될 보다 높은 피크 전기장의 강도 보다, 역 바이어스 다이오드 접합의 공핍 영역에서의 피크 전기장의 강도를 감소시킨다. 이 때문에, 도넛 트랜지스터는, 접합 항복이 일어나기 전에, 소스 또는 드레인과 웰 또는 기판간의 역 바이어스를 보다 높은 레벨로 유지할 수 있다. 최근의 전형적인 디바이스 파라미터에 있어서, 10V의 게이트-기판 전압을 갖는 도넛 트랜지스터에 대한 접합 항복 전압은 약 15V이며, 표준 트랜지스터에 대한 접합 항복 전압은 약 10V이다. 이러한 게이트 전압 레벨에서는, 게이트 전압이 상승함에 따라, 접합 항복 전압은 게이트 전압과 함께, 게이트-기판 전압의 약 1.0배의 배율(factor)로 거의 선형으로 상승한다.
과도하게 큰 소스-드레인 전압의 존재하에서 트랜지스터가 그 도통 상태를 변경할 때에는, 핫 스위칭이 발생한다. 높은 드레인-소스 전압의 존재하에서, 트랜지스터가 오프로부터 온으로 또는 온으로부터 오프로 변경되는 경우에는, 디바이스를 손상시킬 수 있는 기생 바이폴라 트랜지스터가 활성화된다. 최근의 디바이스에 있어서, 핫 스위칭 드레인-소스 전압의 제한(V_hsl)은 약 7V이다. 이러한 핫 스위칭 드레인-소스 전압의 제한(V_hsl)은 많은 기술적인 파라미터에 의존한다.
핫 스위칭을 피하기 위한 7V의 제한은 상기 설명된 3개의 제한들 중에서 가장 낮기 때문에, 핫 스위칭을 일으키는 제약을 만족시키는 것이 가장 어렵다.
도 1은 전형적인 저전압 레벨 시프터를 나타낸다. 2개의 상보 입력들(IN 및 /IN)과 2개의 상보 출력들(OUT 및 /OUT)이 있다. 입력(IN)이 하이이고 반전 입력(/IN)이 로우일 때, 트랜지스터(M_NI)에 의해 출력(OUT)은 로우가 되고, 트랜지스터(M'_PO)에 의해 반전 출력(/OUT)은 하이가 된다. 입력(IN)이 로우이고 반전 입력(/IN)이 하이일 때, 반전 출력(/OUT)은 트랜지스터(M'_NI)에 의해 로우가 되고, 출력(OUT)은 트랜지스터(M'_PO)에 의해 하이가 된다. 2개의 입력들이 로우이면, 스위치 출력들(OUT 및 /OUT)은 자신들의 이전 상태를 유지한다. 공급 전압(V_H)이 핫 스위칭의 제한(V_hsi)을 넘으면, 종래의 스위치(100)는 신뢰할 수 없게 된다.
하기의 표 1은 2개의 입력 상태에 대응하는 도 1의 회로(100)의 노드 전압을 나타낸다. 입력(IN)이 하이이고 입력(/IN)이 로우일 때, 출력 트랜지스터(M_PO)의 소스-드레인 전압은 12V이고, 입력 트랜지스터(M'_NI)의 드레인-소스 전압은 12V이다. 다음으로, 입력들의 상태가 변경되어 IN이 로우가 되고 /IN이 하이가 되면, 트랜지스터들(M_PO와 M'_NI) 내에서 핫 스위칭이 발생한다. 입력 상태를 다시 변경하면, 트랜지스터들(M'_PO 및 M_NI) 내에서 핫 스위칭이 발생한다. 따라서, 공급 전압이 핫 스위칭 문턱값(threshold)을 넘으면, 도 1의 회로(100)의 모든 트랜지스터들에서 핫 스위칭이 발생한다.

상기 설명으로부터 명백해지는 바와 같이, 핫 스위칭 문턱값의 제한, 접합 항복의 제한 또는 산화물 항복의 제한을 위반하지 않으면서 고전압 동작 동안 스위칭이 일어날 수 있게 하는 고전압 CMOS 레벨 시프터가 필요하다.
[발명의 상세한 설명]
종래의 고전압 레벨 시프터는 고전압 조건하에서 동작하는 동안에는 상태를 스위칭할 수 없었는데, 그 이유는 이러한 환경에서는 핫 스위칭 문턱값의 제약에 위배되기 때문이다. 산화물 항복 전압의 제약 및 접합 항복 전압의 제약 또한 실현가능한 고전압 회로 설계를 제한한다. 따라서, 본 발명의 목적은 핫 스위칭, 산화물 항복 또는 접합 항복의 제약에 위배되지 않는 고전압 레벨 시프터를 제공하는 것이다. 본 발명의 다른 목적은 회로 면적 및 스위칭 시간을 최소화하는 고전압 레벨 시프터를 제공하는 것이다. 본 발명의 또 다른 목적은 매우 큰 공급 전압에 적합하도록 확장할 수 있는 고전압 레벨 시프터 구조를 제공하는 것이다.
본 발명에 따르면, 1개 이상의 상보 NMOS/PMOS 직렬 중간 트랜지스터 쌍이 입력 풀다운 트랜지스터로부터 출력 노드를 분리하기 때문에, 높은 공급 전압 범위(V_H)가 몇 개의 하위 범위(sub-range)로 분할된다. 각 상보 NMOS/PMOS 직렬 중간 트랜지스터 쌍은 교차 결합된 차동 레벨 시프터 구조의 각 측에 대해 직렬로 연결된 1개의 NMOS 및 1개의 PMOS를 포함한다. 이는 내부 노드의 전압 스윙(voltage swing)을 감소시킴으로써, 과도한 드레인-소스 전압의 발생을 방지하고, 핫 스위칭의 발생을 방지한다.
공용 바이어스(shared-bias) 실시예에서, 각 상보 NMOS/PMOS 직렬 중간 트랜지스터 쌍의 4개의 모든 트랜지스터의 게이트는 고정(fixed) 중간 전압에 의해 바이어스된다. 이러한 고정 중간 전압은 몇개의 전압 하위 범위들 각각 간의 경계를 나타낸다. 소정의 상보 NMOS/PMOS 직렬 중간 트랜지스터 쌍에 있어서의 N형 및 P형 중간 트랜지스터 모두는 동일한 중간 전압에 의해 바이어스되기 때문에, 상보 NMOS/PMOS 직렬 중간 트랜지스터 쌍의 소스에 있어서의 전압 스윙이 중간 NMOS 및 PMOS 전압의 문턱 전압에 의해 감소된다. 고전압 공급 범위가 h개의 하위 범위로 분할되면, 단지 h-1개의 중간 전압 만이 필요하다.
분할 바이어스(split-bias) 실시예에서는, 2개의 개별적인 중간 바이어스 전압을 이용하여, 각 상보 NMOS/PMOS 직렬 중간 트랜지스터 쌍의 게이트를 바이어스한다. 각 상보 NMOS/PMOS 직렬 중간 트랜지스터 쌍에 있어서, 2개의 NMOS 트랜지스터의 게이트는 대응하는 NMOS 바이어스 전압에 의해 바이어스되고, 2개의 PMOS 트랜지스터의 게이트는 대응하는 PMOS 바이어스 전압에 의해 바이어스된다. 따라서, 분할 바이어스 실시예에 따르면, 고전압 공급 범위를 h개의 하위 범위로 분할하기 위해서는, 2*(h-1)개의 중간 전압이 필요하다. 소정의 상보 NMOS/PMOS 직렬 중간 트랜지스터 쌍에 있어서, NMOS 바이어스 전압은 2개의 문턱 전압 만큼 PMOS 바이어스 전압을 넘는다. 이에 의해, 각 상보 NMOS/PMOS 직렬 중간 트랜지스터 쌍의 소스에 대해, 각 하위 범위 내에서 최대 전압 스윙이 가능해진다. 전압 스윙이 최대가 되기 때문에, 각 NMOS/PMOS 직렬 중간 트랜지스터 쌍의 전류 용량이 최대가 된다. 소정의 면적에 대해, 레벨 시프터의 스위칭 시간이 최소화된다.
본 발명의 다른 양상에 따르면, PMOS 중간 트랜지스터를 절연시키는 N-웰은, 공용 바이어스 실시예에서는 윗쪽에 세로 방향으로 인접하는 중간 전압에 결합되며, 분할 바이어스 실시예에서는 윗쪽에 세로 방향으로 인접하는 NMOS 바이어스 전압에 결합된다. 매우 높은 전압 용도에 적절한 트윈 터브(twin-tub) 실시예에서, NMOS 중간 트랜지스터를 절연시키는 P-웰은, 공용 바이어스 실시예에서는 하부에 세로 방향으로 인접하는 중간 전압에 결합되고, 분할 바이어스 실시예에서는 하부에 세로 방향으로 인접하는 PMOS 바이어스 전압에 결합된다. NMOS 및 PMOS 중간 트랜지스터 모두의 바디(body)에 대한 이러한 제어는, 모든 중간 트랜지스터에 대해 바디 효과(body effect)를 최소화하고 접합 항복의 가능성을 없앤다.
본 발명의 상기 특징 및 다른 특징이 도면을 참조하여 설명되는 하기의 상세한 설명으로부터 명백해질 것이다.

Claims

소스, 드레인 및 게이트를 갖는 NMOS 비반전 입력 트랜지스터(M_NI)와; 소스, 드레인 및 게이트를 갖는 NMOS 반전 입력 트랜지스터(M'_NI)를 구비하는 고전압 레벨 시프터에 있어서,

NMOS 비반전 중간 소스, NMOS 반전 중간 소스, PMOS 비반전 중간 소스 및 PMOS 반전 중간 소스를 갖도록 직렬 연결된 복수의 상보 교차 NMOS/PMOS 직렬 중간 트랜지스터 쌍(M_N1, M'_N1, M_P1, M'_P1)을 포함하고,

상기 복수의 각 상보 NMOS/PMOS 직렬 중간 트랜지스터 쌍은 비반전 NMOS 게이트, 비반전 PMOS 게이트, 반전 NMOS 게이트 및 반전 PMOS 게이트를 갖고,

상기 NMOS 비반전 입력 트랜지스터의 드레인은 상기 NMOS 비반전 중간 소스에 결합되고, 상기 NMOS 반전 입력 트랜지스터의 드레인은 상기 NMOS 반전 중간 소스에 결합되며,

상기 각 상보 NMOS/PMOS 직렬 중간 트랜지스터 쌍의 상기 비반전 NMOS 게이트 및 상기 반전 NMOS 게이트는 대응하는 NMOS 바이어스 전압에 결합되고, 상기 각 상보 NMOS/PMOS 직렬 중간 트랜지스터 쌍의 상기 비반전 PMOS 게이트 및 상기 반전 PMOS 게이트는 대응하는 PMOS 바이어스 전압에 결합되며, 그리고 상기 각 상보 NMOS/PMOS 직렬 중간 트랜지스터 쌍의 상기 PMOS 트랜지스터들은 상기 쌍의 고전위측에 있는 것을 특징으로 하는 고전압 레벨 시프터.
제 1 항에 있어서,

상기 각 상보 NMOS/PMOS 직렬 중간 트랜지스터 쌍의 상기 반전 및 비반전 NMOS 및 PMOS 트랜지스터들의 게이트들은 각각의 공통 바이어스 전압을 공유하는 것을 특징으로 하는 고전압 레벨 시프터.
제 1 항 또는 제 2 항에 있어서,

소스, 드레인 및 게이트를 갖는 PMOS 비반전 출력 트랜지스터(M_PO)와. 그리고

소스, 드레인 및 게이트를 갖는 PMOS 반전 출력 트랜지스터(M'_PO)를 더 포함하고,

상기 PMOS 비반전 출력 트랜지스터의 드레인은 상기 PMOS 비반전 중간 소스에 결합되고,

상기 PMOS 반전 출력 트랜지스터의 드레인은 상기 PMOS 반전 중간 소스에 결합되며,

상기 PMOS 비반전 출력 트랜지스터의 드레인은 상기 PMOS 반전 출력 트랜지스터의 게이트에 결합되고, 그리고 상기 PMOS 반전 출력 트랜지스터의 드레인은 상기 PMOS 비반전 출력 트랜지스터의 게이트에 결합되는 것을 특징으로 하는 고전압 레벨 시프터.
제 3 항에 있어서,

상기 PMOS 비반전 출력 트랜지스터의 소스 및 상기 PMOS 반전 출력 트랜지스터의 소스는 고전위의 양의 공급 전압에 결합되고; 그리고

상기 NMOS 비반전 입력 트랜지스터의 소스 및 상기 NMOS 반전 입력 트랜지스터의 소스는 접지 공급 전압에 결합되는 것을 특징으로 하는 고전압 레벨 시프터.
제 3 항에 있어서,

상기 NMOS 비반전 입력 트랜지스터의 게이트에는 비반전 입력이 결합되고;

상기 NMOS 반전 입력 트랜지스터의 게이트에는 반전 입력이 결합되며;

상기 PMOS 비반전 출력 트랜지스터의 드레인에는 비반전 출력이 결합되고; 그리고

상기 PMOS 반전 출력 트랜지스터의 드레인에는 반전 출력이 결합되는 것을 특징으로 하는 고전압 레벨 시프터.
제 1 항에 있어서,

상기 복수의 상보 NMOS/PMOS 직렬 중간 트랜지스터 쌍에 대응하는 복수의 중간 전압이, 상기 대응하는 상보 NMOS/PMOS 직렬 중간 트랜지스터 쌍의 비반전 NMOS 게이트, 반전 NMOS 게이트, 비반전 PMOS 게이트 및 반전 PMOS 게이트를 바이어스시키는 것을 특징으로 하는 고전압 레벨 시프터.
제 6 항에 있어서,

상기 복수의 중간 전압들의 중간 전압은 상기 복수의 상보 NMOS/PMOS 직렬 중간 트랜지스터 쌍들을 따라 단조롭게 증가하는 것을 특징으로 하는 고전압 레벨 시프터.
제 1 항에 있어서,

상기 복수의 상보 NMOS/PMOS 직렬 중간 트랜지스터 쌍에 대응하는 복수의 중간 NMOS 바이어스 전압이 상기 비반전 NMOS 게이트 및 반전 NMOS 게이트를 바이어스시키며, 그리고

상기 복수의 상보 NMOS/PMOS 직렬 중간 트랜지스터 쌍에 대응하는 복수의 중간 PMOS 바이어스 전압이 상기 비반전 PMOS 게이트 및 반전 PMOS 게이트를 바이어스시키는 것을 특징으로 하는 고전압 레벨 시프터.
제 8 항에 있어서,

상기 각 상보 NMOS/PMOS 직렬 중간 트랜지스터 쌍에 있어서, 상기 NMOS 바이어스 전압은 상기 PMOS 바이어스 전압보다 높은 것을 특징으로 하는 고전압 레벨 시프터.
제 9 항에 있어서,

상기 각 상보 NMOS/PMOS 직렬 중간 트랜지스터 쌍에 있어서, 상기 NMOS 바이어스 전압은 N형 트랜지스터의 문턱 전압에 P형 트랜지스터의 문턱 전압을 더한 것 만큼 상기 PMOS 바이어스 전압 보다 큰 것을 특징으로 하는 고전압 레벨 시프터.
제 10 항에 있어서,

상기 복수의 중간 NMOS 바이어스 전압들의 중간 NMOS 바이어스 전압 및 상기 복수의 중간 PMOS 바이어스 전압들의 중간 PMOS 바이어스 전압은 상기 복수의 상보 NMOS/PMOS 직렬 중간 트랜지스터 쌍을 따라 단조롭게 증가하는 것을 특징으로 하는 고전압 레벨 시프터.
제 1 항에 있어서,

고전위측의 세로 방향으로 인접하는 NMOS/PMOS 직렬 중간 트랜지스터 쌍을 갖는 각 상보 NMOS/PMOS 직렬 중간 트랜지스터 쌍은, 윗쪽으로 세로 방향에 인접하는 NMOS 바이어스 전압에 접속된 P 바디를 포함하는 것을 특징으로 하는 고전압 레벨 시프터.
제 12 항에 있어서,

저전위측의 세로 방향으로 인접하는 NMOS/PMOS 직렬 중간 트랜지스터 쌍을 갖는 각 상보 NMOS/PMOS 직렬 중간 트랜지스터 쌍은, 아랫쪽으로 세로 방향에 인접하는 PMOS 바이어스 전압에 접속된 N 바디를 포함하는 것을 특징으로 하는 고전압 레벨 시프터.
소스, 드레인 및 게이트를 갖는 NMOS 비반전 입력 트랜지스터(M_NI)와,

소스, 드레인 및 게이트를 갖는 NMOS 반전 입력 트랜지스터(M'_NI)와,

소스, 드레인 및 게이트를 갖는 제 1 NMOS 비반전 중간 트랜지스터(M_N1)와,

소스, 드레인 및 게이트를 갖는 제 1 PMOS 비반전 중간 트랜지스터(M_P1)와,

소스, 드레인 및 게이트를 갖는 제 1 NMOS 반전 중간 트랜지스터(M'_N1)와, 그리고

소스, 드레인 및 게이트를 갖는 제 1 PMOS 반전 중간 트랜지스터(M'_P1)를 포함하고,

상기 NMOS 비반전 입력 트랜지스터의 드레인은 상기 제 1 NMOS 비반전 중간 트랜지스터의 소스에 결합되고, 상기 제 1 NMOS 비반전 중간 트랜지스터의 드레인은 상기 제 1 PMOS 비반전 중간 트랜지스터의 드레인에 결합되며, 상기 NMOS 반전 입력 트랜지스터의 드레인은 상기 제 1 NMOS 반전 중간 트랜지스터의 소스에 결합되고, 상기 제 1 NMOS 반전 중간 트랜지스터의 드레인은 상기 제 1 PMOS 반전 중간 트랜지스터의 드레인에 결합되며,

상기 제 1 NMOS 비반전 중간 트랜지스터의 게이트 및 상기 제 1 NMOS 반전 중간 트랜지스터의 게이트는 제 1 n-바이어스 중간 전압(V_NI)에 결합되고, 상기 제 1 PMOS 비반전 중간 트랜지스터의 게이트 및 상기 제 1 PMOS 반전 중간 트랜지스터의 게이트는 제 1 p-바이어스 중간 전압(V_PI)에 결합되는 고전압 레벨 시프터에 있어서,

상기 n-바이어스 중간 전압(V_NI)은 상기 제 1 p-바이어스 중간 전압(V_PI)보다 높고, 상기 제 1 n-바이어스 중간 전압 및 상기 제 1 p-바이어스 중간 전압은 높은 양의 공급 전압(V_H) 보다 낮은 것을 특징으로 하는 고전압 레벨 시프터.
제 14 항에 있어서,

소스, 드레인 및 게이트를 갖는 PMOS 비반전 출력 트랜지스터(M_PO)와, 그리고

소스, 드레인 및 게이트를 갖는 PMOS 반전 출력 트랜지스터(M'_PO)를 더 포함하고,

상기 PMOS 비반전 출력 트랜지스터(M'_PO)의 드레인은 상기 제 1 PMOS 비반전 중간 트랜지스터의 소스에 결합되고, 상기 PMOS 반전 출력 트랜지스터의 드레인은 상기 제 1 PMOS 반전 중간 트랜지스터의 소스에 결합되는 것을 특징으로 하는 고전압 레벨 시프터.
제 15 항에 있어서,

상기 PMOS 비반전 출력 트랜지스터의 드레인은 상기 PMOS 반전 출력 트랜지스터의 게이트에 결합되고, 상기 PMOS 반전 출력 트랜지스터의 드레인은 상기 PMOS 비반전 출력 트랜지스터의 게이트에 결합되는 것을 특징으로 하는 고전압 레벨 시프터.
제 16 항에 있어서,

상기 PMOS 비반전 출력 트랜지스터의 소스 및 상기 PMOS 반전 출력 트랜지스터의 소스는 상기 높은 양의 공급 전압에 결합되는 것을 특징으로 하는 고전압 레벨 시프터.
제 15 항에 있어서,

상기 NMOS 비반전 입력 트랜지스터의 소스 및 상기 NMOS 반전 입력 트랜지스터의 소스는 접지 공급 전압에 결합되는 것을 특징으로 하는 고전압 레벨 시프터.
제 15 항에 있어서,

상기 NMOS 비반전 입력 트랜지스터의 게이트에는 비반전 입력이 결합되고, 상기 NMOS 반전 입력 트랜지스터의 게이트에는 반전 입력이 결합되며, 상기 PMOS 비반전 출력 트랜지스터의 드레인에는 비반전 출력이 결합되고, 그리고 상기 PMOS 반전 출력 트랜지스터의 드레인에는 반전 출력이 결합되는 것을 특징으로 하는 고전압 레벨 시프터.
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