KR100466540B1 - 입출력 포트 회로 - Google Patents

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KR100466540B1
KR100466540B1 KR10-2002-0051029A KR20020051029A KR100466540B1 KR 100466540 B1 KR100466540 B1 KR 100466540B1 KR 20020051029 A KR20020051029 A KR 20020051029A KR 100466540 B1 KR100466540 B1 KR 100466540B1
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Abstract

본 발명은 입출력 포트 회로에 관한 것으로, 출력 신호들을 저장하는 신호 레지스터와, 입출력 방향을 결정하는 입출력 제어 신호가 저장된 입출력 레지스터와, 다수의 콘트롤 레지스터와, 전원 모드 콘트롤 신호에 따라 저전원 전압 또는 고전원 전압을 선택적으로 공급하기 위한 전원 공급 스위치 회로와, 상기 신호 레지스터의 값과 상기 입출력 레지스터의 값에 따라 신호의 방향을 결정하는 신호 방향 콘트롤 회로와, 상기 콘트롤 레지스터의 값과 상기 신호 방향 콘트롤 회로의 출력에 따라 구동되는 출력 콘트롤 회로와, 상기 신호 방향 콘트롤 회로의 출력 및 상기 출력 콘트롤 회로의 출력에 따라 상기 저전원 전압, 고전원 전압 또는 그라운드 값을 출력하는 출력 구동 회로를 포함하여 이루어져, 하나의 출력 구동 회로를 이용하여 고전원 전압과 저전원 전압을 동시에 출력할 수 있고, 하나의 출력 구동 회로를 다단으로 구성하여 출력 콘트롤 레지스터에 의하여 선택적으로 구동할 수 있도록 하여 전력 소모를 적게 할 수 있는 입출력 포트 회로가 제시된다.

Description

입출력 포트 회로{Input and output port circuit}
본 발명은 입출력 포트 회로에 관한 것으로, 특히 출력 구동 회로를 고전원 전압 동작 모드와 저전원 전압 동작 모드에서 동시에 구동할 수 있고, 출력 구동 회로를 다단으로 구성하여 출력 콘트롤 레지스터에 의하여 선택적으로 구동할 수 있는 입출력 포트 회로에 관한 것이다.
입출력 포트 회로는 칩 내부에서 발생한 신호들을 입출력 패드를 통하여 외부로 출력하거나, 입출력 패드를 통하여 입력되는 신호들을 칩 내부로 전달하는 역할을 한다.
도 1은 종래의 입출력 포트 회로도로서, 그 구성을 설명하면 다음과 같다.
2입력 저전원 전압 NAND 게이트(11)는 신호 레지스터(SIGR)의 값과 인버터(I11)를 통해 반전된 입출력 레지스터(DIRR)의 값을 논리 조합하고, 2입력 저전원 전압 NOR 게이트(12)는 신호 레지스터(SIGR)의 값과 입출력 레지스터(DIRR)의 값을 논리 조합한다. 여기서, 신호 레지스터(SIGR)는 출력 신호들을 저장하고, 입출력 레지스터(DIRR)는 입출력 방향을 결정하는 입출력 제어 신호가 저장된다. 큰 사이즈의 PMOS 트랜지스터(P11)는 논리값 "1"인 저전원 전압(VDDL) 출력 단자와 패드(PAD) 사이에 접속되어 2입력 저전원 전압 NAND 게이트(11)의 출력에 따라 구동되고, NMOS 트랜지스터(N11)는 패드(PAD)와 논리값 "0"인 그라운드(GND) 사이에 접속되어 2입력 저전원 전압 NOR 게이트(12)의 출력에 따라 구동된다. 이들 PMOS 트랜지스터(P11) 및 NMOS 트랜지스터(N11)는 출력 구동 트랜지스터이다. 한편, 모든 회로들은 정상 전원 전압 동작(Normal Voltage Operation)을 하도록 구성되어 있다.
상기와 같이 구성되는 종래의 입출력 포트 회로의 구동 방법을 설명하면 다음과 같다.
입출력 레지스터(DIRR)의 값이 논리값 "1"(VDDL)이면 신호 레지스터(SIGR)의 값에 관계없이 2입력 저전원 전압 NAND 게이트(11)는 논리값 "1"(VDDL)을 출력하고, 2입력 저전원 전압 NOR 게이트(12)는 논리값 "0"을 출력한다. 따라서, 2입력 저전원 전압 NAND 게이트(11) 및 2입력 저전원 전압 NOR 게이트(12)의 출력 각각에 의해 PMOS 트랜지스터(P11) 및 NMOS 트랜지스터(N11)가 모두 "OFF"되어서 입력 신호가 입력된다.
한편, 입출력 레지스터(DIRR) 값이 논리값 "0"이면 신호 레지스터(SIGR)의 값에 따라서 출력이 결정되는데, 입출력 레지스터(DIRR) 값이 논리값 "0"이고, 신호 레지스터(SIGR) 값이 논리값 "1"(VDDL)이면 2입력 저전원 전압 NAND 게이트(11)는 논리값 "0"을 출력하고, 2입력 저전원 전압 NOR 게이트(12)는 논리값 "0"을 출력한다. 따라서, PMOS 트랜지스터(P11)는 "ON"되고, NMOS 트랜지스터(N11)는 "OFF"되어 저전원 전압(VDDL)이 패드(PAD)를 통해 출력된다.
또한, 입출력 레지스터(DIRR) 값이 논리값 "0"이고, 신호 레지스터(SIGR) 값이 논리값 "0"이면 2입력 저전원 전압 NAND 게이트(11)는 논리값 "1"(VDDL)을 출력하고, 2입력 저전원 전압 NOR 게이트(12)는 논리값 "1"(VDDL)을 출력한다. 따라서, PMOS 트랜지스터(P11)는 "OFF"되고, NMOS 트랜지스터(N11)는 "ON"되어 그라운드(GND) 값이 패드(PAD)를 통해 출력된다.
상기와 같이 종래의 입출력 포트 회로의 출력 구동 트랜지스터는 큰 용량의 부하를 구동하기 위하여 매우 큰 사이즈로 구성되어 있어야 하므로 전력 소모가 많다. 또한 저전원 전압에서만 구동되기 때문에 고전원 전압에서 구동하기 위해서는 고전원 전압용 입출력 포트 회로가 하나 더 있어야 한다.
본 발명의 목적은 하나의 출력 구동 회로를 이용하여 고전원 전압과 저전원 전압에서 동시에 구동 할 수 있는 입출력 포트 회로를 제공하는데 있다.
본 발명의 다른 목적은 하나의 출력 구동 회로를 다단으로 구성하고 출력 콘트롤 레지스터에 의하여 선택적으로 구동할 수 있도록 하여 전력 소모를 적게 할 수 있는 입출력 포트 회로를 제공하는데 있다.
도 1은 종래의 입출력 포트 회로도.
도 2는 본 발명에 따른 입출력 포트 회로의 구성을 나타낸 블럭도.
도 3은 본 발명에 따른 입출력 포트 회로를 구성하는 전원 공급 스위치 회로도.
도 4(a) 내지 도 4(c)는 본 발명에 따른 전원 공급 스위치 회로의 시뮬레이션 결과를 나타낸 도면.
도 5는 본 발명의 실시 예에 따른 2단 입출력 포트 회로도.
도 6(a) 내지 도 6(c)는 본 발명의 실시 예에 따른 2단 입출력 포트 회로의 정상 전원 전압 동작 모드에서의 시뮬레이션 결과를 나타낸 도면.
도 7(a) 내지 도 7(c)은 본 발명의 실시 예에 따른 2단 입출력 포트 회로의 고전원 전압 동작 모드에서의 시뮬레이션 결과를 나타낸 도면.
<도면의 주요 부분에 대한 부호의 설명>
21 및 501 : 전원 공급 스위치 회로
22 및 SIGR : 신호 레지스터
23 및 DIRR : 입출력 레지스터
24 및 502 : 신호 방향 콘트롤 회로
25 및 503 : 출력 콘트롤 회로
26 및 504 : 출력 구동 회로
27 및 CNTR : 콘트롤 레지스터
PMCNT : 전원 모드 콘트롤 신호
VDDL : 저전원 전압
VDDH : 고전원 전압
본 발명에 따른 입출력 포트 회로는 출력 신호들을 저장하는 신호 레지스터와, 입출력 방향을 결정하는 입출력 제어 신호가 저장된 입출력 레지스터와, 다수의 콘트롤 레지스터와, 전원 모드 콘트롤 신호에 따라 저전원 전압 또는 고전원 전압을 선택적으로 공급하기 위한 전원 공급 스위치 회로와, 상기 신호 레지스터의 값과 상기 입출력 레지스터의 값에 따라 신호의 방향을 결정하는 신호 방향 콘트롤 회로와, 상기 콘트롤 레지스터의 값과 상기 신호 방향 콘트롤 회로의 출력에 따라 구동되는 출력 콘트롤 회로와, 상기 신호 방향 콘트롤 회로의 출력 및 상기 출력 콘트롤 회로의 출력에 따라 상기 저전원 전압, 고전원 전압 또는 그라운드 값을 출력하는 출력 구동 회로를 포함하여 이루어진 것을 특징으로 한다.
또한, 본 발명에 따른 입출력 회로는 정상 전원 전압 동작 모드 또는 고전원 전압 동작 모드를 결정하는 전원 모드 콘트롤 신호에 따라 저전원 전압 또는 고전원 전압을 선택적으로 공급하기 위한 전원 공급 스위치 회로와, 신호 레지스터의 값과 제 1 고전원 전압 인버터에 의해 반전된 입출력 레지스터의 값을 논리 조합하는 고전원 전압 NAND 게이트와, 상기 신호 레지스터의 값과 상기 입출력 레지스터의 값을 논리 조합하는 고전원 전압 NOR 게이트와, 상기 고전원 전압 NAND 게이트의 출력과 제 2 고전원 전압 인버터에 의해 반전된 콘트롤 레지스터의 값을 논리 조합하기 위한 고전원 전압 OR 게이트와, 상기 고전원 전압 NOR 게이트의 출력과 상기 콘트롤 레지스터의 값을 논리 조합하기 위한 고전원 전압 AND 게이트와, 다수의 출력 구동 수단으로 구성되며, 상기 출력 구동 수단은 상기 신호 방향 콘트롤 회로의 출력 및 상기 출력 콘트롤 회로의 출력에 따라 구동되어 상기 저전원 전압, 고전원 전압 또는 그라운드 값을 출력하는 출력 구동 회로를 포함하여 이루어진 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써 본 발명을 상세히 설명한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며, 이 기술 분야에서 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 또한, 도면상에서 동일 부호는 동일 요소를 지칭한다.
도 2는 본 발명에 따른 입출력 포트 회로의 구성을 나타낸 블럭도로서, 전원 공급 스위치 회로(21), 신호 레지스터(22), 입출력 레지스터(23), 신호 방향 콘트롤 회로(24), 출력 콘트롤 회로(25) 및 파워 트랜지스터들로 구성되며 다수의 출력 구동 수단으로 구성된 출력 구동 회로(26)로 구성되어 있으며, 신호 레지스터(22)의 값, 입출력 레지스터(23)의 값, 다수의 출력 콘트롤 레지스터(27)의 값들, 전원 공급 스위치 회로(21)의 전원 모드 콘트롤 신호(PMCNT)가 입력 신호이고, 전원은 저전원 전압(VDDL), 고전원 전압(VDDH) 및 그라운드(GND)이다.
전원 공급 스위치 회로(21)는 전체 회로의 전원을 공급하는 회로로서, 전원 모드 콘트롤 신호(PMCNT)에 의하여 저전원 전압(VDDL) 또는 고전원 전압(VDDH)이 출력되어 전체 회로에 공급된다. 전원 공급 스위치 회로(21)는 일반적인 래치(Latch) 구조의 레벨 쉬프터 회로의 2개의 출력 노드에 저전원 전압(VDDL)으로 동작하는 파워 PMOS 트랜지스터와 고전원 전압(VDDH)으로 동작하는 파워 PMOS 트랜지스터를 추가하여 하나의 출력이 있는 구조이다.
신호 레지스터(22)는 출력 신호들을 저장하고, 입출력 레지스터(23)는 입출력 방향을 결정하는 입출력 제어 신호가 저장된다.
신호의 방향을 결정하는 신호 방향 콘트롤 회로(24)는 2입력 고전원 전압 NAND 게이트, 2입력 고전원 전압 NOR 게이트 및 고전원 전압 인버터로 구성된다.
사이즈가 작은 여러개의 출력 구동 수단으로 구성된 출력 구동 회로(26)를 콘트롤 하는 출력 콘트롤 회로(25)는 다수의 콘트롤 레지스터들(27)과 몇 개의 로직 게이트에 의하여 출력 부하에 맞게 선택적으로 "ON", "OFF"시키는 역할을 한다. 부하가 크면 모든 출력 구동 회로(26)가 동시에 "ON"되고, 부하가 적으면 여러개의 출력 구동 회로(26) 중 한개만 "ON"되도록 한다. 이를 통하여 전력 소모를 최적화시킬 수 있다. 콘트롤 레지스터(27)의 수가 n이면 사이즈가 작은 출력 구동 회로(26)의 개수는 2n이다.
출력 구동 회로(26)는 파워 NMOS 트랜지스터와 PMOS 트랜지스터로 구성되며, 사이즈가 작은 여러개의 출력 구동 수단이 사이즈가 큰 한개의 출력 구동 회로를 구성한다.
도 3은 본 발명에 따른 전원 공급 스위치 회로도로서, 그 구성을 설명하면 다음과 같다.
고전원 전압(VDDH) 입력 단자와 제 1 노드(Q31) 사이에 제 2 노드(Q32)의 전위에 따라 구동되는 제 1 PMOS 트랜지스터(P31)가 접속되고, 제 1 노드(Q31)와 그라운드(GND) 사이에 전원 모드 콘트롤 신호(PMCNT)가 인버터(I31)에 의해 반전된신호에 따라 구동되는 제 1 NMOS 트랜지스터(N31)가 접속된다. 또한, 고전원 전압(VDDH) 입력 단자와 제 2 노드(Q32) 사이에 제 1 노드(Q31)의 전위에 따라 구동되는 제 2 PMOS 트랜지스터(P32)가 접속되고, 제 2 노드(Q32)와 그라운드(GND) 사이에 전원 모드 콘트롤 신호(PMCNT)에 따라 구동되는 제 2 NMOS 트랜지스터(N32)가 접속된다. 한편, 저전원 전압(VDDL) 입력 단자와 출력 단자(OUT) 사이에 제 1 노드(Q31)의 전위에 따라 구동되는 제 3 PMOS 트랜지스터(P33)가 접속되고, 고전원 전압(VDDH) 입력 단자와 출력 단자(OUT) 사이에 제 2 노드(Q32)의 전위에 따라 구동되는 제 4 PMOS 트랜지스터(P34)가 접속된다.
여기서, 제 1 및 제 2 PMOS 트랜지스터(P31 및 P32)는 기판(substrate)이 소오스 단자와 연결된 파워 트랜지스터이고, 제 3 및 제 4 PMOS 트랜지스터(P33 및 P34)는 기판(substrate)이 플로팅(floating)되어 있는 파워 트랜지스터이다.
상기와 같이 구성되는 본 발명에 따른 전원 공급 스위치 회로의 구동 방법을 설명하면 다음과 같다.
전원 모드 콘트롤 신호(PMCNT)가 논리값 "0"으로 인가되면, 제 2 NMOS 트랜지스터(N32)가 "OFF"된다. 그리고, 논리값 "0"으로 인가되는 전원 모드 콘트롤 신호(PMCNT)는 인버터(I31)를 통해 논리값 "1"로 반전되고, 이에 의해 제 1 NMOS 트랜지스터(N31)가 "ON"된다. 따라서, 제 1 노드(Q31)는 "0"의 상태를 유지하게 되고, 이에 의해 제 2 및 제 3 PMOS 트랜지스터(P32 및 P33)가 "ON"된다. 따라서, 제 2 노드(Q32)는 "1"(VDDL)의 상태를 유지하게 되고, 제 3 PMOS 트랜지스터(P33)를 통해 저전원 전압(VDDL)이 출력 단자(OUT)로 출력된다.
전원 모드 콘트롤 신호(PMCNT)가 논리값 "1"(VDDL)로 인가되면, 제 2 NMOS 트랜지스터(N32)가 "ON"된다. 그리고, 논리값 "1"(VDDL)으로 인가되는 전원 모드 콘트롤 신호(PMCNT)는 인버터(I31)를 통해 논리값 "0"로 반전되고, 이에 의해 제 1 NMOS 트랜지스터(N31)가 "OFF"된다. 따라서, 제 2 노드(Q31)는 "0"의 상태를 유지하게 되고, 이에 의해 제 1 및 제 4 PMOS 트랜지스터(P31 및 P34)가 "ON"된다. 따라서, 제 1 노드(Q31)는 "1"(VDDH)의 상태를 유지하게 되고, 제 4 PMOS 트랜지스터(P34)를 통해 고전원 전압(VDDH)이 출력 단자(OUT)로 출력된다.
상기한 바와 같이 본 발명에 따른 전원 공급 스위치 회로는 전원 모드 콘트롤 신호(PMCNT)에 의해 저전원 전압(VDDL) 또는 고전원 전압(VDDH)을 선택적으로 출력하는데, 전원 모드 콘트롤 신호(PMCNT)가 논리값 "0"으로 인가되면 저전원 전압(VDDL)을 출력하고, 전원 모드 콘트롤 신호(PMCNT)가 논리값 "1"(VDDL)로 인가되면 고전원 전압(VDDH)을 출력한다.
도 4(a) 내지 도 4(c)는 본 발명에 따른 전원 공급 스위치 회로의 시뮬레이션 결과를 나타낸 것으로서, 도 4(a)는 저전원 전압(VDDL)이 5V, 고전원 전압(VDDH)이 10V로 인가되는 상태를 나타낸 것이고, 도 4(b)는 전원 모드 콘트롤 신호(PMCNT)의 파형을 나타낸 것이며, 도 4(c)는 전원 모드 콘트롤 신호에 따른 출력 단자의 전위를 나타낸 것이다. 시뮬레이션 결과는 전원 모드 콘트롤 신호가 논리값 "0"이면 출력은 저전원 전압(VDDL)이 되고, 논리값 "1"(VDDL)이면 출력은 고전원 전압(VDDH)이 됨을 보여준다.
본 발명에 따른 입출력 포트 회로의 동작은 크게 2개의 기능이 있다. 첫번째기능은 정상 전원 전압 동작 모드(Normal Voltage Operation Mode) 기능이고, 두번째 기능은 고전원 전압 동작 모드(High Voltage Operation Mode) 기능이다.
정상 전원 전압 동작 모드에서 전원 모드 콘트롤 신호(PMCNT)가 논리값 "0"이므로 전원 공급 스위치 회로(21)는 저전원 전압(VDDL)을 출력한다. 따라서, 본 발명의 모든 블록의 전원은 저전원 전압(VDDL)이 된다. 입출력 레지스터(23) 값이 논리값 "1"(VDDL)이면 신호 레지스터(22)의 값에 관계없이 출력 구동 회로(26)를 구성하는 여러개의 작은 사이즈의 파워 NMOS 트랜지스터와 파워 PMOS 트랜지스터는 모두 "OFF"되어서 입력 신호가 입력된다. 한편, 입출력 레지스터(23) 값이 논리값 "0"이면 신호 레지스터(22)의 값에 따라서 출력이 결정되는데, 신호 레지스터(22) 값이 논리값 "1"(VDDL)이면 출력 구동 회로(26)를 구성하는 파워 PMOS 트랜지스터가 "ON"되어 패드(PAD)를 통하여 "VDDL"이 출력되고, 신호 레지스터(22) 값이 논리값 "0"이면 출력 구동 회로(26)를 구성하는 파워 NMOS 트랜지스터가 "ON"되어 패드(PAD)를 통하여 신호 레지스터 값인 "GND"가 출력된다. 따라서, 출력 레벨은 "GND"에서 "VDDL"이다.
고전원 전압 동작 모드는 전원 모드 콘트롤 신호(PMCNT)가 논리값 "1"(VDDL)이므로 전원 공급 스위치 회로(21)의 출력은 고전원 전압(VDDH)이다. 따라서, 본 발명의 모든 블록의 전원은 고전원 전압(VDDH)이 된다. 입출력 레지스터(23) 값이 논리값 "1"(VDDH)이면 신호 레지스터(22)의 값에 관계없이 출력 구동 회로(26)를 구성하는 여러개의 작은 사이즈의 파워 NMOS 트랜지스터와 파워 PMOS 트랜지스터는 모두 "OFF"되어서 입력 신호가 입력된다. 한편, 입출력 레지스터(23) 값이 논리값"0"이면 신호 레지스터(22)의 값에 따라서 출력이 결정되는데, 신호 레지스터(22) 값이 논리값 "1"(VDDH)이면 출력 구동 회로(26)를 구성하는 파워 PMOS 트랜지스터가 "ON"되어 패드(PAD)를 통하여 "VDDH"가 출력되고, 신호 레지스터(22) 값이 논리값 "0"이면 출력 구동 회로(26)를 구성하는 파워 NMOS 트랜지스터가 "ON"되어 패드(PAD)를 통하여 신호 레지스터(22) 값인 "GND"가 출력된다. 따라서, 출력 레벨은 "GND"에서 "VDDH"이다.
상기와 같이 2개의 기능 동작을 하는 본 발명에 따른 입출력 포트 회로의 상세한 구동 방법을 2단 입출력 포트 회로인 도 5를 이용하여 설명하면 다음과 같다.
도 5는 본 발명의 다른 실시 예에 따른 2단 입출력 포트 회로도로서, 그 구성을 설명하면 다음과 같다.
전원 공급 스위치 회로(501)의 구성을 설명하면, 고전원 전압(VDDH) 입력 단자와 제 1 노드(Q51) 사이에 제 2 노드(Q52)의 전위에 따라 구동되는 제 1 PMOS 트랜지스터(P51)가 접속되고, 제 1 노드(Q51)와 그라운드(GND) 사이에 전원 모드 콘트롤 신호(PMCNT)가 제 1 인버터(I51)에 의해 반전된 신호에 따라 구동되는 제 1 NMOS 트랜지스터(N51)가 접속된다. 또한, 고전원 전압(VDDH) 입력 단자와 제 2 노드(Q52) 사이에 제 1 노드(Q51)의 전위에 따라 구동되는 제 2 PMOS 트랜지스터(P52)가 접속되고, 제 2 노드(Q52)와 그라운드(GND) 사이에 전원 모드 콘트롤 신호(PMCNT)에 따라 구동되는 제 2 NMOS 트랜지스터(N52)가 접속된다. 한편, 저전원 전압(VDDL) 입력 단자와 제 3 노드(Q53) 사이에 제 1 노드(Q51)의 전위에 따라 구동되는 제 3 PMOS 트랜지스터(P53)가 접속되고, 고전원 전압(VDDH) 입력단자와 제 3 노드(Q53) 사이에 제 2 노드(Q52)의 전위에 따라 구동되는 제 4 PMOS 트랜지스터(P54)가 접속된다. 여기서, 제 1 및 제 2 PMOS 트랜지스터(P51 및 P52)는 기판(substrate)이 소오스 단자와 연결된 파워 트랜지스터이고, 제 3 및 제 4 PMOS 트랜지스터(P53 및 P54)는 기판(substrate)이 플로팅(floating)되어 있는 파워 트랜지스터이다.
신호 방향 콘트롤 회로(502)의 구성을 설명하면, 고전원 전압 NAND 게이트(51)는 신호 레지스터(SIGR)의 값과 제 2 고전원 전압 인버터(I52)를 통해 반전된 입출력 레지스터(DIRR)의 값을 논리 조합한다. 고전원 전압 NOR 게이트(52)는 신호 레지스터(SIGR)의 값과 입출력 레지스터(DIRR)의 값을 논리 조합한다. 상기 고전원 전압 NAND 게이트(51), 고전원 전압 NOR 게이트(52) 및 제 2 고전원 전압 인버터(I52)의 출력값은 정상 전원 전압 동작 모드에서는 저전원 전압(VDDL) 또는 그라운드(GND)이고, 고전원 전압 동작 모드에서는 고전원 전압(VDDH) 또는 그라운드(GND)이다.
출력 콘트롤 회로(503)의 구성을 설명하면, 고전원 전압 OR 게이트(53)는 신호 방향 콘트롤 회로(502)의 고전원 전압 NAND 게이트(51)의 출력 신호와 제 3 고전원 전압 인버터(I53)를 통해 반전된 콘트롤 레지스터(CNTR)의 값을 논리 조합한다. 고전원 전압 AND 게이트(54)는 신호 방향 콘트롤 회로(502)의 고전원 전압 NOR 게이트(21)의 출력 신호와 콘트롤 레지스터(CNTR)의 값을 논리 조합한다. 상기 고전원 전압 OR 게이트(53), 고전원 전압 AND 게이트(54) 및 제 3 고전원 전압 인버터(I53)의 출력값은 정상 전원 전압 동작 모드에서는 저전원 전압(VDDL) 또는 그라운드(GND)이고, 고전원 전압 동작 모드에서는 고전원 전압(VDDH) 또는 그라운드(GND)이다.
2단으로 구성된 출력 구동 회로(504)의 구성을 설명하면, 제 5 파워 PMOS 트랜지스터(P55)는 제 3 노드(Q53)와 패드(PAD) 사이에 접속되어 신호 방향 콘트롤 회로(502)의 고전원 전압 NAND 게이트(51)의 출력 신호에 따라 구동된다. 제 6 파워 PMOS 트랜지스터(P56)는 제 3 노드(Q53)와 패드(PAD) 사이에 접속되어 출력 콘트롤 회로(503)의 고전원 전압 OR 게이트(53)의 출력 신호에 따라 구동된다. 제 3 파워 NMOS 트랜지스터(N53)는 패드(PAD)와 그라운드(GND) 사이에 접속되어 신호 방향 콘트롤 회로(502)의 고전원 전압 NOR 게이트(52)의 출력 신호에 따라 구동된다. 그리고, 제 4 파워 NMOS 트랜지스터(N54)는 패드(PAD)와 그라운드(GND) 사이에 접속되어 출력 콘트롤 회로(503)의 고전원 전압 AND 게이트(54)의 출력 신호에 따라 구동된다.
상기와 같이 구성되는 본 발명에 따른 입출력 포트 회로의 구동 방법을 설명하면 다음과 같다.
전원 공급 스위치 회로는 도 3을 이용하여 설명한 바와 같이 전원 모드 콘트롤 신호(PMCNT)가 논리값 "0"으로 인가되는 정상 전원 전압 동작 모드에서는 저전원 전압(VDDL)을 출력하고, 전원 모드 콘트롤 신호(PMCNT)가 논리값 "1"(VDDL)로 인가되는 고전원 전압 동작 모드에서는 고전원 전압(VDDH)을 출력한다.
상기와 같이 정상 전원 전압 동작 모드에서 콘트롤 레지스터(CNTR)가 논리값 "0"이고, 입출력 레지스터(DIRR)가 논리값 "1"(VDDL)이면, 신호 레지스터(SIGR)의논리값에 관계없이 출력 구동 회로(504)의 제 5 파워 PMOS 트랜지스터(P55) 및 제 3 파워 NMOS 트랜지스터(N53)는 "OFF"되어 입력 신호가 입력된다.
전원 모드 콘트롤 신호(PMCNT)가 논리값 "0"으로 인가되는 정상 전원 전압 동작 모드에서 콘트롤 레지스터(CNTR)가 논리값 "0"이고, 입출력 레지스터(DIRR)가 논리값 "0"이고, 신호 레지스터(SIGR)의 논리값이 "0"이면, 고전원 전압 NAND 게이트(51)는 논리값 "1"(VDDL)을 출력하고, 고전원 전압 NOR 게이트(52)는 논리값 "1"(VDDL)을 출력한다. 따라서, 제 5 파워 PMOS 트랜지스터(P55)는 "OFF"되고, 제 3 파워 NMOS 트랜지스터(N53)는 "ON"되어 패드(PAD)를 통하여 신호 레지스터(SIGR)의 값인 "GND"가 출력된다. 한편, 전원 모드 콘트롤 신호(PMCNT)가 논리값 "0"으로 인가되는 정상 전원 전압 동작 모드에서 콘트롤 레지스터(CNTR)가 논리값 "0"이고, 입출력 레지스터(DIRR)가 논리값 "0"이고, 신호 레지스터(SIGR)가 논리값 "1"(VDDL) 이면, 제 1 고전원 전압 NAND 게이트(51)는 논리값 "0"을 출력하고, 고전원 전압 NOR 게이트(52)는 논리값 "0"을 출력한다. 따라서, 제 5 파워 PMOS 트랜지스터(P55)는 "ON"되고 제 3 파워 NMOS 트랜지스터(N53)는 "OFF"되어 패드(PAD)를 통해 신호 레지스터(SIGR)의 값인 "VDDL"이 출력된다.
상기와 같이 정상 전원 전압 동작 모드에서 입출력 레지스터(DIRR)가 논리값 "0"이고, 콘트롤 레지스터(CNTR)가 논리값 "0"이고, 신호 레지스터(SIGR)가 논리값 "0"이면 "GND"을 패드(PAD)를 통해 출력하고, 신호 레지스터(SIGR)가 논리값 "1"(VDDL)이면 "VDDL"을 패드(PAD)를 통해 출력한다.
전원 모드 콘트롤 신호(PMCNT)가 논리값 "1"(VDDL)로 인가되는 고전원 전압동작 모드에서 입출력 레지스터(DIRR)가 논리값 "1"(VDDH)이고, 콘트롤 레지스터 (CNTR)가 논리값 "0"이고, 신호 레지스터(SIGR)의 논리값이 "0"이면, 고전원 전압 NAND 게이트(51)는 논리값 "1"(VDDH)을 출력하고, 고전원 전압 NOR 게이트(52)는 논리값 "0"을 출력한다. 따라서, 제 5 파워 PMOS 트랜지스터(P55) 및 제 3 파워 NMOS 트랜지스터(N53)는 "OFF"되어 입력 신호가 입력된다. 한편, 전원 모드 콘트롤 신호(PMCNT)가 논리값 "1"(VDDL)로 인가되는 고전원 전압 동작 모드에서 입출력 레지스터(DIRR)가 논리값 "1"(VDDH)이고, 콘트롤 레지스터(CNTR)가 논리값 "0"이고, 신호 레지스터(SIGR)가 논리값 "1"(VDDH)이면, 고전원 전압 NAND 게이트(51)는 논리값 "1"(VDDH)을 출력하고, 고전원 전압 NOR 게이트(52)는 논리값 "0"을 출력한다. 따라서, 제 5 파워 PMOS 트랜지스터(P55) 및 제 3 파워 NMOS 트랜지스터(N53)는 "OFF"되어 입력 신호가 입력된다.
상기와 같이 고전원 전압 동작 모드에서 콘트롤 레지스터(CNTR)가 논리값 "0"이고, 입출력 레지스터(DIRR)가 논리값 "1"(VDDH)이면, 신호 레지스터(SIGR)의 논리값에 관계없이 출력 구동 회로(504)의 제 5 파워 PMOS 트랜지스터(P55) 및 제 3 파워 NMOS 트랜지스터(N53)는 "OFF"되어 입력 신호가 입력된다.
전원 모드 콘트롤 신호(PMCNT)가 논리값 "1"(VDDL)로 인가되는 고전원 전압 동작 모드에서 입출력 레지스터(DIRR)가 논리값 "0"이고, 콘트롤 레지스터(CNTR)가 논리값 "0"이고, 신호 레지스터(SIGR)의 논리값이 "0"이면, 고전원 전압 NAND 게이트(51)는 논리값 "1"(VDDH)을 출력하고, 고전원 전압 NOR 게이트(52)는 논리값 "1"(VDDH)을 출력한다. 따라서, 제 5 파워 PMOS 트랜지스터(P55)는 "OFF"되고, 제3 파워 NMOS 트랜지스터(N53)는 "ON"되어 패드(PAD)를 통하여 신호 레지스터(SIGR)의 값인 "GND"가 출력된다. 한편, 전원 모드 콘트롤 신호(PMCNT)가 논리값 "1"(VDDL)로 인가되는 고전원 전압 동작 모드에서 입출력 레지스터(DIRR)가 논리값 "0"이고, 신호 레지스터(SIGR)가 논리값 "1"(VDDH)이면, 고전원 전압 NAND 게이트(51)는 논리값 "0"을 출력하고, 고전원 전압 NOR 게이트(52)는 논리값 "0"을 출력한다. 따라서, 제 5 파워 PMOS 트랜지스터(P55)는 "ON"되고 제 3 파워 NMOS 트랜지스터(N53)는 "OFF"되어 패드(PAD)를 통해 신호 레지스터(SIGR)의 값인 "VDDH"가 출력된다.
상기와 같이 고전원 전압 동작 모드에서 콘트롤 레지스터(CNTR)가 논리값 "0"이고, 입출력 레지스터(DIRR)가 논리값 "0"이고, 신호 레지스터(SIGR)가 논리값 "0"이면 "GND"을 패드(PAD)를 통해 출력하고, 신호 레지스터(SIGR)가 논리값 "1"(VDDH)이면 "VDDH"을 패드(PAD)를 통해 출력한다.
그런데, 상기의 회로 동작에서 콘트롤 레지스터(CNTR) 값이 논리값 "0"이면 2단으로 구성된 출력 구동 회로(504)중에서 1단만 동작하고, 콘트롤 레지스터(CNTR) 값이 논리값 "1"(VDDL 또는 VDDH)이면 2단의 출력 구동 회로(504) 모두가 동작한다. 이와 같이 n개의 콘트롤 레지스터(CNTR)가 있으면 2n개의 출력 구동 회로가 필요하고, 출력 콘트롤 회로는 2n개의 n+1 입력 고전원 전압 AND 게이트, 2n개의 n+1 입력 고전원 전압 OR 게이트 및 n개의 고전원 전압 인버터가 필요하다.
도 6(a) 내지 도 6(c)은 본 발명의 실시 예에 따른 2단 입출력 포트 회로에서 정상 전원 전압 동작 모드(Normal Voltage Operation Mode)의 시뮬레이션 결과를 나타낸 도면으로서, 도 6(a)에 도시된 바와 같이 전원 모드 콘트롤 신호(PMCNT)가 논리값 "0"(0V)으로 입력되면, 도 6(c)에 도시된 바와 같이 전원 공급 스위치 회로는 "VDDL"(5V)의 전원을 공급하고, 도 6(b)에 도시된 바와 같이 입출력 포트 회로에 인가되는 입출력 레지스터(DIRR), 신호 레지스터(SIGR) 및 콘트롤 레지스터(CNTR)의 논리값중에서 신호 레지스터(SIGR)의 값에 따라 도 6(c)에 도시된 바와 같이 패드(PAD)의 출력은 "GND"(0V) 또는 "VDDL"(5V)로 변화된다.
도 7(a) 내지 도 7(c)는 본 발명의 실시 예에 따른 2단 입출력 포트 회로에서 고전원 전압 동작 모드(High Voltage Operation Mode)의 시뮬레이션 결과를 나타낸 도면으로서, 도 7(a)에 도시된 바와 같이 전원 모드 콘트롤 신호(PMCNT)가 논리값 "1"(5V)으로 입력되면, 도 7(c)에 도시된 바와 같이 전원 공급 스위치 회로는 "VDDH"(10V)의 전원을 공급하고, 도 7(b)에 도시된 바와 같이 입출력 포트 회로에 인가되는 입출력 레지스터(DIRR), 신호 레지스터(SIGR) 및 콘트롤 레지스터(CNTR)의 논리값중에서 신호 레지스터(SIGR)의 값에 따라 도 7(c)에 도시된 바와 같이 패드(PAD)의 출력은 "GND"(0V) 또는 "VDDH"(10V)로 변화된다.
상술한 바와 같이 본 발명에 의하면 전원 모드 콘트롤 신호(PMCNT)에 의하여 한개의 출력 구동 회로로 고전원 전압(VDDH)과 저전원 전압(VDDL)을 동시에 구동 할 수 있어서 다양한 입출력 포트 회로를 구현할 수 있으며, 한개의 출력 구동 회로를 다단으로 구성하여 출력 콘트롤 레지스터에 의하여 선택적으로 구동할 수 있도록 하여 전력 소모를 적게 할 수 있다.

Claims (10)

  1. 출력 신호들을 저장하기 위한 신호 레지스터;
    입출력 방향을 결정하기 위한 입출력 제어신호가 저장되는 입출력 레지스터;
    다수의 콘트롤 레지스터;
    전원 모드 콘트롤 신호에 따라 저전원 전압 또는 고전원 전압을 선택적으로 공급하기 위한 전원 공급 스위치 회로;
    상기 신호 레지스터 및 상기 입출력 레지스터에 연결되고, 상기 신호 레지스터의 값과 상기 입출력 레지스터의 값에 따라 입출력 패드를 통하여 입출력된 신호의 방향을 결정하기 위한 신호 방향 콘트롤 회로;
    상기 신호 방향 콘트롤 회로 및 상기 콘트롤 레지스터에 연결되고, 상기 콘트롤 레지스터의 값과 상기 신호 방향 콘트롤 회로의 출력신호에 따라 구동되는 출력 콘트롤 회로; 및
    상기 출력 콘트롤 회로 및 상기 전원 공급 스위치 회로에 연결되고, 상기 신호 방향 콘트롤 회로의 출력신호 및 상기 출력 콘트롤 회로의 출력신호에 따라 상기 저전원 전압, 고전원 전압 또는 그라운드 값을 선택적으로 출력하기 위한 출력 구동 회로를 포함하여 이루어진 것을 특징으로 하는 입출력 포트 회로.
  2. 제 1 항에 있어서, 상기 전원 공급 스위치 회로는 제 1 노드와 그라운드 단자 사이에 접속되어 상기 전원 모드 콘트롤 신호의 반전 신호에 따라 구동되는 제 1 파워 NMOS 트랜지스터;
    제 2 노드와 상기 그라운드 단자 사이에 접속되어 상기 전원 모드 콘트롤 신호에 따라 구동되는 제 2 파워 NMOS 트랜지스터;
    고전원 전압 입력 단자와 상기 제 1 노드 사이에 접속되어 상기 제 2 노드의 전위에 따라 구동되는 제 1 파워 PMOS 트랜지스터;
    상기 고전원 전압 입력 단자와 상기 제 2 노드 사이에 접속되어 상기 제 1 노드의 전위에 따라 구동되는 제 2 파워 PMOS 트랜지스터;
    저전원 전압 입력 단자와 출력 단자 사이에 접속되어 상기 제 1 노드의 전위에 따라 구동되는 제 3 파워 PMOS 트랜지스터; 및
    상기 고전원 전압 입력 단자와 상기 출력 단자 사이에 접속되어 상기 제 2 노드의 전위에 따라 구동되는 제 4 파워 PMOS 트랜지스터를 포함하여 이루어진 것을 특징으로 하는 입출력 포트 회로.
  3. 제 1 항에 있어서, 상기 신호 방향 콘트롤 회로는 상기 입출력 레지스터의 값을 반전시키기 위한 고전원 전압 인버터;
    상기 신호 레지스터의 값과 상기 고전원 전압 인버터를 통해 반전된 상기 입출력 레지스터의 값에 따라 상기 고전원 전압, 저전원 전압 또는 그라운드 값을 출력하기 위한 고전원 전압 NAND 게이트; 및
    상기 신호 레지스터의 값과 상기 입출력 레지스터의 값에 따라 상기 고전원 전압, 저전원 전압 또는 그라운드 값을 출력하기 위한 고전원 전압 NOR 게이트를 포함하여 이루어진 것을 특징으로 하는 입출력 포트 회로.
  4. 제 1 항 또는 제 3 항에 있어서, 상기 출력 콘트롤 회로는 상기 콘트롤 레지스터의 수에 비례하여 증가하며, 상기 콘트롤 레지스터의 값을 반전시키기 위한 고전원 전압 인버터;
    상기 콘트롤 레지스터의 수에 따라 지수적으로 증가하며, 상기 출력 방향 콘트롤 회로를 구성하는 상기 고전원 전압 NAND 게이트의 출력과 상기 고전원 전압 인버터를 통해 반전된 상기 콘트롤 레지스터의 값에 따라 상기 고전원 전압, 저전원 전압 또는 그라운드 값을 출력하기 위한 고전원 전압 OR 게이트; 및
    상기 콘트롤 레지스터의 수에 따라 지수적으로 증가하며, 상기 출력 방향 콘트롤 회로를 구성하는 상기 고전원 전압 NOR 게이트의 출력과 상기 콘트롤 레지스터의 값에 따라 상기 고전원 전압, 저전원 전압 또는 그라운드 값을 출력하기 위한 고전원 전압 AND 게이트를 포함하여 이루어진 것을 특징으로 하는 입출력 포트 회로.
  5. 제 1 항에 있어서, 상기 출력 구동 회로는 상기 신호 방향 콘트롤 회로의 출력에 따라 구동되는 제 1 출력 구동 수단; 및
    상기 출력 콘트롤 회로의 출력에 따라 구동되며, 상기 콘트롤 레지스터의 수에 따라 그 수가 지수적으로 증가하는 제 2 출력 수동 수단을 포함하여 이루어진 것을 특징으로 하는 입출력 포트 회로.
  6. 정상 전원 전압 동작 모드 또는 고전원 전압 동작 모드를 결정하는 전원 모드 콘트롤 신호에 따라 저전원 전압 또는 고전원 전압을 선택적으로 공급하기 위한전원 공급 스위치 회로;
    신호 레지스터의 값과 제 1 고전원 전압 인버터에 의해 반전된 입출력 레지스터의 값을 논리 조합하는 고전원 전압 NAND 게이트;
    상기 신호 레지스터의 값과 상기 입출력 레지스터의 값을 논리 조합하는 고전원 전압 NOR 게이트;
    상기 고전원 전압 NAND 게이트의 출력과 제 2 고전원 전압 인버터에 의해 반전된 콘트롤 레지스터의 값을 논리 조합하기 위한 고전원 전압 OR 게이트;
    상기 고전원 전압 NOR 게이트의 출력과 상기 콘트롤 레지스터의 값을 논리 조합하기 위한 고전원 전압 AND 게이트; 및
    다수의 출력 구동 수단으로 구성되며, 상기 출력 구동 수단은 상기 신호 방향 콘트롤 회로의 출력 및 상기 출력 콘트롤 회로의 출력에 따라 구동되어 상기 저전원 전압, 고전원 전압 또는 그라운드 값을 출력하는 출력 구동 회로를 포함하여 이루어진 것을 특징으로 하는 입출력 포트 회로.
  7. 제 6 항에 있어서, 상기 제 2 고전원 전압 인버터는 상기 콘트롤 레지스터의 수에 비례하여 그 수가 증가하는 것을 특징으로 하는 입출력 포트 회로.
  8. 제 6 항에 있어서, 상기 고전원 전압 OR 게이트는 상기 콘트롤 레지스터의 수에 따라 지수적으로 그 수가 증가하는 것을 특징으로 하는 입출력 포트 회로.
  9. 제 6 항에 있어서, 상기 고전원 전압 AND 게이트는 상기 콘트롤 레지스터의 수에 따라 지수적으로 그 수가 증가하는 것을 특징으로 하는 입출력 포트 회로.
  10. 제 6 항에 있어서, 상기 출력 구동 수단은 상기 콘트롤 레지스터의 수에 따라 지수적으로 그 수가 증가하는 것을 특징으로 하는 입출력 포트 회로.
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