JPH0962421A - ポートの状態切換回路 - Google Patents
ポートの状態切換回路Info
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- JPH0962421A JPH0962421A JP7216359A JP21635995A JPH0962421A JP H0962421 A JPH0962421 A JP H0962421A JP 7216359 A JP7216359 A JP 7216359A JP 21635995 A JP21635995 A JP 21635995A JP H0962421 A JPH0962421 A JP H0962421A
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Abstract
(57)【要約】
【課題】 ３値を取り得るポートを、ハイインピーダン
スからハイ又はローレベル出力に切り換える時に１命令
で実行できる様にする。 【解決手段】 出力バッファの出力をハイレベル又はロ
ーレベルとする為の第１信号が第１クロックに同期して
保持される第１レジスタと、出力バッファをイネーブル
状態又は出力バッファの出力をハイインピーダンス状態
とする為の第２信号が第２クロックに同期して保持され
ると共に第１信号に同期してセットされる第２レジスタ
と、を備え、入出力ポートがハイインピーダンスの状態
である時、第１レジスタに第１信号を保持させると同時
に第２レジスタをセットすることにより、入出力ポート
の状態をハイインピーダンス状態からハイレベル又はロ
ーレベルに切換可能とした。
スからハイ又はローレベル出力に切り換える時に１命令
で実行できる様にする。 【解決手段】 出力バッファの出力をハイレベル又はロ
ーレベルとする為の第１信号が第１クロックに同期して
保持される第１レジスタと、出力バッファをイネーブル
状態又は出力バッファの出力をハイインピーダンス状態
とする為の第２信号が第２クロックに同期して保持され
ると共に第１信号に同期してセットされる第２レジスタ
と、を備え、入出力ポートがハイインピーダンスの状態
である時、第１レジスタに第１信号を保持させると同時
に第２レジスタをセットすることにより、入出力ポート
の状態をハイインピーダンス状態からハイレベル又はロ
ーレベルに切換可能とした。
Description
【０００１】
【発明の属する技術分野】本発明は、ポートを３つの状
態（ハイレベル、ローレベル、ハイインピーダンス）の
何れか１つに切り換えるポートの状態切換回路に関す
る。
態（ハイレベル、ローレベル、ハイインピーダンス）の
何れか１つに切り換えるポートの状態切換回路に関す
る。
【０００２】
【従来の技術】図２は、マイクロコンピュータに於いて
使用される従来のポートの状態切換回路を示す回路図で
ある。図２に於いて、（１）（２）は電源Ｖｄｄ及び接
地の間に直列接続されたＮチャンネル型ＭＯＳトランジ
スタ及びＰチャンネル型ＭＯＳトランジスタである。両
ＭＯＳトランジスタ（１）（２）の接続点には、入出力
ポート（３）が接続されると共に入力バッファ（４）が
接続されている。また、両ＭＯＳトランジスタ（１）
（２）のゲートには各々ＮＡＮＤゲート（５）及びＮＯ
Ｒゲート（６）の出力が接続されている。尚、両ＭＯＳ
トランジスタ（１）（２）、ＮＡＮＤゲート（５）及び
ＮＯＲゲート（６）より出力バッファが構成される。
（７）はラッチ回路であり、Ｌ（ラッチ）端子はデータ
バスと接続され、前記出力バッファの出力をハイレベル
としたい時に「１」且つ前記出力バッファの出力をロー
レベルとしたい時に「０」となる信号が印加され、該信
号はＣ（クロック）端子に印加されるクロックＣＫ１に
同期して保持される。該ラッチ回路（７）に保持された
信号はＮＡＮＤゲート（５）及びＮＯＲゲート（６）の
一方の入力に印加される。同様に、（８）もラッチ回路
であり、Ｌ端子は前記データバスと接続され、前記出力
バッファをイネーブル状態とする時に「１」且つ前記出
力バッファの出力をハイインピーダンス状態とする時に
「０」となる信号が印加され、該信号はＣ端子に印加さ
れるクロックＣＫ２に同期して保持される。該ラッチ回
路（８）に保持された信号はＮＡＮＤゲート（５）の他
方の入力に印加されると共にＮＯＲゲート（６）の他方
の入力に反転されて印加される。
使用される従来のポートの状態切換回路を示す回路図で
ある。図２に於いて、（１）（２）は電源Ｖｄｄ及び接
地の間に直列接続されたＮチャンネル型ＭＯＳトランジ
スタ及びＰチャンネル型ＭＯＳトランジスタである。両
ＭＯＳトランジスタ（１）（２）の接続点には、入出力
ポート（３）が接続されると共に入力バッファ（４）が
接続されている。また、両ＭＯＳトランジスタ（１）
（２）のゲートには各々ＮＡＮＤゲート（５）及びＮＯ
Ｒゲート（６）の出力が接続されている。尚、両ＭＯＳ
トランジスタ（１）（２）、ＮＡＮＤゲート（５）及び
ＮＯＲゲート（６）より出力バッファが構成される。
（７）はラッチ回路であり、Ｌ（ラッチ）端子はデータ
バスと接続され、前記出力バッファの出力をハイレベル
としたい時に「１」且つ前記出力バッファの出力をロー
レベルとしたい時に「０」となる信号が印加され、該信
号はＣ（クロック）端子に印加されるクロックＣＫ１に
同期して保持される。該ラッチ回路（７）に保持された
信号はＮＡＮＤゲート（５）及びＮＯＲゲート（６）の
一方の入力に印加される。同様に、（８）もラッチ回路
であり、Ｌ端子は前記データバスと接続され、前記出力
バッファをイネーブル状態とする時に「１」且つ前記出
力バッファの出力をハイインピーダンス状態とする時に
「０」となる信号が印加され、該信号はＣ端子に印加さ
れるクロックＣＫ２に同期して保持される。該ラッチ回
路（８）に保持された信号はＮＡＮＤゲート（５）の他
方の入力に印加されると共にＮＯＲゲート（６）の他方
の入力に反転されて印加される。
【０００３】以上の如く構成された従来のポートの状態
切換回路に於いて、入出力ポート（３）の状態を変化さ
せる場合の動作について説明する。 ハイレベルとローレベルとを切り換える場合 まず、ハイレベルの状態をローレベルに切り換える場合
を考える。この場合、前提条件として、ラッチ回路
（８）には「１」の信号が保持され、ＮＡＮＤゲート
（５）及びＮＯＲゲート（６）は共にイネーブル状態と
なっている。また、ラッチ回路（７）には「１」の信号
が保持され、ＮＡＮＤゲート（５）及びＮＯＲゲート
（６）出力が共に「０」となってＰチャンネル型ＭＯＳ
トランジスタ（１）がオンし、入出力ポート（３）はハ
イレベルを出力する状態となっている。この状態から、
ラッチ回路（７）のＬ端子に印加される信号が「０」に
変化し、該信号はクロックＣＫ１に同期してラッチ回路
（７）に保持される。すると、ＮＡＮＤゲート（５）及
びＮＯＲゲート（６）出力が共に「１」となってＮチャ
ンネル型ＭＯＳトランジスタ（２）がオンし、入出力ポ
ート（３）はハイレベルからローレベルに変化する。
尚、上記動作とは反対に、入出力ポート（３）の出力を
ローレベルからハイレベルに変化させる場合、ラッチ回
路（７）に保持する信号を「０」から「１」に変更させ
ればよい。この様に、クロックＣＫ１に同期してラッチ
回路（７）の保持内容を変更する動作は１命令で実行で
きる。
切換回路に於いて、入出力ポート（３）の状態を変化さ
せる場合の動作について説明する。 ハイレベルとローレベルとを切り換える場合 まず、ハイレベルの状態をローレベルに切り換える場合
を考える。この場合、前提条件として、ラッチ回路
（８）には「１」の信号が保持され、ＮＡＮＤゲート
（５）及びＮＯＲゲート（６）は共にイネーブル状態と
なっている。また、ラッチ回路（７）には「１」の信号
が保持され、ＮＡＮＤゲート（５）及びＮＯＲゲート
（６）出力が共に「０」となってＰチャンネル型ＭＯＳ
トランジスタ（１）がオンし、入出力ポート（３）はハ
イレベルを出力する状態となっている。この状態から、
ラッチ回路（７）のＬ端子に印加される信号が「０」に
変化し、該信号はクロックＣＫ１に同期してラッチ回路
（７）に保持される。すると、ＮＡＮＤゲート（５）及
びＮＯＲゲート（６）出力が共に「１」となってＮチャ
ンネル型ＭＯＳトランジスタ（２）がオンし、入出力ポ
ート（３）はハイレベルからローレベルに変化する。
尚、上記動作とは反対に、入出力ポート（３）の出力を
ローレベルからハイレベルに変化させる場合、ラッチ回
路（７）に保持する信号を「０」から「１」に変更させ
ればよい。この様に、クロックＣＫ１に同期してラッチ
回路（７）の保持内容を変更する動作は１命令で実行で
きる。
【０００４】ハイレベル又はローレベルからハイイン
ピーダンスに切り換える場合 前提条件として、ラッチ回路（８）には「１」の信号が
保持されてＮＡＮＤゲート（５）及びＮＯＲゲート
（６）はイネーブル状態となっており、且つラッチ回路
（７）には「１」又は「０」の信号が保持されて入出力
ポート（３）がハイレベル又はローレベルとなった状態
にある。この状態から、ラッチ回路（８）のＬ端子には
「０」が印加され、クロックＣＫ２に同期して保持され
る。すると、ＮＡＮＤゲート（５）及びＮＯＲゲート
（６）出力が各々「１」及び「０」となり、Ｐチャンネ
ル型ＭＯＳトランジスタ（５）及びＮチャンネル型ＭＯ
Ｓトランジスタ（６）が共にオフし、入出力ポート
（３）はハイインピーダンス状態となる。この動作の場
合、クロックＣＫ２に同期してラッチ回路（８）の保持
内容を「１」から「０」に変更するだけでよく、１命令
で実行できる。 ハイインピーダンスからハイレベル又はローレベルに
切り換える場合 前提条件として、ラッチ回路（７）の保持内容に関係な
く、ラッチ回路（８）に「０」が保持されており、ＮＡ
ＮＤゲート（５）及びＮＯＲゲート（６）の出力は各々
「１」「０」になり、入出力ポート（３）はハイインピ
ーダンスとなっている。例えば、ラッチ回路（７）に
「１」が保持された状態に於いて、入出力ポート（３）
をハイインピーダンス状態からローレベル出力に切り換
える場合、ラッチ回路（８）にクロックＣＫ２に同期し
て信号「１」を保持させると共にラッチ回路（７）にク
ロックＣＫ１に同期して信号「０」を保持させる必要が
ある。反対に、ラッチ回路（７）に「０」が保持された
状態に於いて、入出力ポート（３）をハイインピーダン
ス状態からハイレベル出力に切り換える場合、ラッチ回
路（８）にクロックＣＫ２に同期して信号「１」を保持
させると共にラッチ回路（７）にクロックＣＫ１に同期
して信号「１」を保持させる必要がある。従って、この
場合、入出力ポート（３）をハイインピーダンス状態か
らハイレベル又はローレベル出力に切り換える為に、ラ
ッチ回路（８）への信号保持に１命令、ラッチ回路
（７）への信号保持に１命令、併せて２命令が必要とな
る。
ピーダンスに切り換える場合 前提条件として、ラッチ回路（８）には「１」の信号が
保持されてＮＡＮＤゲート（５）及びＮＯＲゲート
（６）はイネーブル状態となっており、且つラッチ回路
（７）には「１」又は「０」の信号が保持されて入出力
ポート（３）がハイレベル又はローレベルとなった状態
にある。この状態から、ラッチ回路（８）のＬ端子には
「０」が印加され、クロックＣＫ２に同期して保持され
る。すると、ＮＡＮＤゲート（５）及びＮＯＲゲート
（６）出力が各々「１」及び「０」となり、Ｐチャンネ
ル型ＭＯＳトランジスタ（５）及びＮチャンネル型ＭＯ
Ｓトランジスタ（６）が共にオフし、入出力ポート
（３）はハイインピーダンス状態となる。この動作の場
合、クロックＣＫ２に同期してラッチ回路（８）の保持
内容を「１」から「０」に変更するだけでよく、１命令
で実行できる。 ハイインピーダンスからハイレベル又はローレベルに
切り換える場合 前提条件として、ラッチ回路（７）の保持内容に関係な
く、ラッチ回路（８）に「０」が保持されており、ＮＡ
ＮＤゲート（５）及びＮＯＲゲート（６）の出力は各々
「１」「０」になり、入出力ポート（３）はハイインピ
ーダンスとなっている。例えば、ラッチ回路（７）に
「１」が保持された状態に於いて、入出力ポート（３）
をハイインピーダンス状態からローレベル出力に切り換
える場合、ラッチ回路（８）にクロックＣＫ２に同期し
て信号「１」を保持させると共にラッチ回路（７）にク
ロックＣＫ１に同期して信号「０」を保持させる必要が
ある。反対に、ラッチ回路（７）に「０」が保持された
状態に於いて、入出力ポート（３）をハイインピーダン
ス状態からハイレベル出力に切り換える場合、ラッチ回
路（８）にクロックＣＫ２に同期して信号「１」を保持
させると共にラッチ回路（７）にクロックＣＫ１に同期
して信号「１」を保持させる必要がある。従って、この
場合、入出力ポート（３）をハイインピーダンス状態か
らハイレベル又はローレベル出力に切り換える為に、ラ
ッチ回路（８）への信号保持に１命令、ラッチ回路
（７）への信号保持に１命令、併せて２命令が必要とな
る。
【０００５】
【発明が解決しようとする課題】上記説明から明らかな
様に、入出力ポート（３）を、ハイインピーダンスから
ハイレベル又はローレベル出力状態とするには、少なく
とも２命令が必要となり、マイクロコンピュータの一連
の処理の中で、入出力ポート（３）をハイインピーダン
スからハイレベル又はローレベルとする処理が増える
と、プログラムステップ数が増えてしまう問題があっ
た。
様に、入出力ポート（３）を、ハイインピーダンスから
ハイレベル又はローレベル出力状態とするには、少なく
とも２命令が必要となり、マイクロコンピュータの一連
の処理の中で、入出力ポート（３）をハイインピーダン
スからハイレベル又はローレベルとする処理が増える
と、プログラムステップ数が増えてしまう問題があっ
た。
【０００６】そこで、本発明は、入出力ポートをハイイ
ンピーダンスからハイレベル又はローレベルに切り換え
る動作を１命令で実現できるポートの状態切換回路を提
供することを目的とする。
ンピーダンスからハイレベル又はローレベルに切り換え
る動作を１命令で実現できるポートの状態切換回路を提
供することを目的とする。
【０００７】
【課題を解決するための手段】本発明は、前記問題点を
解決する為に成されたものであり、その特徴とするとこ
ろは、出力バッファの出力が接続されると共に入力バッ
ファの入力が接続された入出力ポートを有し、該入出力
ポートが、ハイレベル、ローレベル、ハイインピーダン
スの３つの状態の中の何れか１つの状態となる様に前記
出力バッファを制御するマイクロコンピュータのポート
の状態切換回路に於いて、前記出力バッファの出力をハ
イレベル又はローレベルとする為の第１信号が第１クロ
ックに同期して保持される第１レジスタと、前記出力バ
ッファをイネーブル状態又は前記出力バッファの出力を
ハイインピーダンス状態とする為の第２信号が第２クロ
ックに同期して保持されると共に前記第１信号に同期し
てセットされる第２レジスタと、を備え、前記入出力ポ
ートがハイインピーダンスの状態である時、前記第１レ
ジスタに前記第１信号を保持させると同時に前記第２レ
ジスタをセットすることにより、前記入出力ポートの状
態をハイインピーダンス状態からハイレベル又はローレ
ベルに切換可能とした点である。
解決する為に成されたものであり、その特徴とするとこ
ろは、出力バッファの出力が接続されると共に入力バッ
ファの入力が接続された入出力ポートを有し、該入出力
ポートが、ハイレベル、ローレベル、ハイインピーダン
スの３つの状態の中の何れか１つの状態となる様に前記
出力バッファを制御するマイクロコンピュータのポート
の状態切換回路に於いて、前記出力バッファの出力をハ
イレベル又はローレベルとする為の第１信号が第１クロ
ックに同期して保持される第１レジスタと、前記出力バ
ッファをイネーブル状態又は前記出力バッファの出力を
ハイインピーダンス状態とする為の第２信号が第２クロ
ックに同期して保持されると共に前記第１信号に同期し
てセットされる第２レジスタと、を備え、前記入出力ポ
ートがハイインピーダンスの状態である時、前記第１レ
ジスタに前記第１信号を保持させると同時に前記第２レ
ジスタをセットすることにより、前記入出力ポートの状
態をハイインピーダンス状態からハイレベル又はローレ
ベルに切換可能とした点である。
【０００８】
【発明の実施の形態】図１は本発明のポートの状態切換
回路を示す回路図である。尚、図１はマイクロコンピュ
ータ内部で構成されており、図２と同一素子については
同一番号を記し、その説明を省略する。図１に於いて、
（９）はラッチ回路（第１レジスタ）であり、Ｌ端子は
データバス１ビット分と接続され、入出力ポート（３）
をハイレベルとしたい時に第１信号「１」が印加され、
また入出力ポート（３）をローレベルとしたい時に第１
信号「０」が印加され、該第１信号は第１クロックＣＫ
１に同期してラッチ回路（９）に保持される。
回路を示す回路図である。尚、図１はマイクロコンピュ
ータ内部で構成されており、図２と同一素子については
同一番号を記し、その説明を省略する。図１に於いて、
（９）はラッチ回路（第１レジスタ）であり、Ｌ端子は
データバス１ビット分と接続され、入出力ポート（３）
をハイレベルとしたい時に第１信号「１」が印加され、
また入出力ポート（３）をローレベルとしたい時に第１
信号「０」が印加され、該第１信号は第１クロックＣＫ
１に同期してラッチ回路（９）に保持される。
【０００９】破線の（１０）はセット入力を有するラッ
チ回路（第２レジスタ）である。該ラッチ回路（１０）
内部に於いて、（１１）はトランスミッションゲートで
あり、出力バッファをイネーブル状態とする時に「１」
且つ前記出力バッファをハイインピーダンス状態とする
時に「０」となる第２信号が前記データバスから印加さ
れる。該トランスミッションゲート（１１）の２つの制
御入力にはインバータ（１２）の入出力が接続されてお
り、第２クロックＣＫ２が発生したハイレベル期間だけ
トランスミッションゲート（１１）はゲートを開き、第
２信号を後段に出力する。（１３）はＮＯＲゲートであ
り、一方の入力には第１クロックＣＫ１がラッチ回路
（１０）のセット入力として印加され、他方の入力には
トランスミッションゲート（１１）を通過した第２信号
が印加される。該ＮＯＲゲート（１３）の出力は、イン
バータ（１４）を介して前記出力バッファを構成するＮ
ＡＮＤゲート（５）の他方の入力に印加されると共にＮ
ＯＲゲート（６）の他方の入力に反転して印加される。
また、（１５）はトランスミッションゲートであり、そ
の２つの制御入力にはインバータ（１６）の入出力が接
続されており、第２クロックＣＫ２が発生しないローレ
ベル期間だけゲートを開き、ＮＯＲゲート（１３）の出
力をインバータ（１７）を介してＮＯＲゲート（１３）
の他方の入力に帰還させる様に通過させるものである。
尚、トランスミッションゲート（１１）（１５）は互い
に相補的にゲートが開閉される。
チ回路（第２レジスタ）である。該ラッチ回路（１０）
内部に於いて、（１１）はトランスミッションゲートで
あり、出力バッファをイネーブル状態とする時に「１」
且つ前記出力バッファをハイインピーダンス状態とする
時に「０」となる第２信号が前記データバスから印加さ
れる。該トランスミッションゲート（１１）の２つの制
御入力にはインバータ（１２）の入出力が接続されてお
り、第２クロックＣＫ２が発生したハイレベル期間だけ
トランスミッションゲート（１１）はゲートを開き、第
２信号を後段に出力する。（１３）はＮＯＲゲートであ
り、一方の入力には第１クロックＣＫ１がラッチ回路
（１０）のセット入力として印加され、他方の入力には
トランスミッションゲート（１１）を通過した第２信号
が印加される。該ＮＯＲゲート（１３）の出力は、イン
バータ（１４）を介して前記出力バッファを構成するＮ
ＡＮＤゲート（５）の他方の入力に印加されると共にＮ
ＯＲゲート（６）の他方の入力に反転して印加される。
また、（１５）はトランスミッションゲートであり、そ
の２つの制御入力にはインバータ（１６）の入出力が接
続されており、第２クロックＣＫ２が発生しないローレ
ベル期間だけゲートを開き、ＮＯＲゲート（１３）の出
力をインバータ（１７）を介してＮＯＲゲート（１３）
の他方の入力に帰還させる様に通過させるものである。
尚、トランスミッションゲート（１１）（１５）は互い
に相補的にゲートが開閉される。
【００１０】以下、図１の動作を説明する。まず、入出
力ポート（３）をハイレベルとローレベルとの間で切り
換える場合について説明する。この場合、ラッチ回路
（１０）には前記出力バッファをイネーブル状態とする
為の「１」の第２信号が第２クロックＣＫ２のハイレベ
ル期間にＮＯＲゲート（１３）の他方の入力に印加さ
れ、その後、第２クロックＣＫ２のローレベル期間にＮ
ＯＲゲート（１３）の「０」出力がインバータ（１７）
及びトランスミッションゲート（１５）を介してＮＯＲ
ゲート（１３）の他方の入力に帰還され、これより、イ
ンバータ（１４）からは「１」出力が得られる。従っ
て、ＮＡＮＤゲート（５）及びＮＯＲゲート（６）は共
にイネーブル状態となっている。例えば、ラッチ回路
（９）に「１」が保持されている状態を考えると、この
状態では、Ｐチャンネル型ＭＯＳトランジスタ（１）が
オンして入出力ポート（３）はハイレベルを出力する状
態となっている。この状態から「０」の第１信号をラッ
チ回路（９）に印加し、第１クロックＣＫ１を発生する
と、ラッチ回路（９）には第１クロックＣＫ１に同期し
て「０」の第１信号が保持され、これより、Ｎチャンネ
ル型ＭＯＳトランジスタ（２）がオンして入出力ポート
（３）はローレベルの出力状態に切り替わる。反対に、
ラッチ回路（９）に「０」の第１信号が保持されている
状態を考えると、この状態では、Ｎチャンネル型ＭＯＳ
トランジスタ（２）がオンして入出力ポート（３）はロ
ーレベルを出力する状態となっている。この状態から
「１」の第１信号をラッチ回路（９）に印加し、第１ク
ロックＣＫ１を発生すると、ラッチ回路（９）には第１
クロックＣＫ１に同期して「１」の第１信号が保持さ
れ、これより、Ｐチャンネル型ＭＯＳトランジスタ
（１）がオンして入出力ポート（３）はハイレベルの出
力状態に切り替わる。以上より、入出力ポート（３）を
ハイレベルとローレベルの間で切り換える場合は、ラッ
チ回路（９）に「１」又は「０」の第１信号を第１クロ
ックＣＫ１に同期して保持させる命令を実行するだけで
よい為、１命令で実現できることになる。
力ポート（３）をハイレベルとローレベルとの間で切り
換える場合について説明する。この場合、ラッチ回路
（１０）には前記出力バッファをイネーブル状態とする
為の「１」の第２信号が第２クロックＣＫ２のハイレベ
ル期間にＮＯＲゲート（１３）の他方の入力に印加さ
れ、その後、第２クロックＣＫ２のローレベル期間にＮ
ＯＲゲート（１３）の「０」出力がインバータ（１７）
及びトランスミッションゲート（１５）を介してＮＯＲ
ゲート（１３）の他方の入力に帰還され、これより、イ
ンバータ（１４）からは「１」出力が得られる。従っ
て、ＮＡＮＤゲート（５）及びＮＯＲゲート（６）は共
にイネーブル状態となっている。例えば、ラッチ回路
（９）に「１」が保持されている状態を考えると、この
状態では、Ｐチャンネル型ＭＯＳトランジスタ（１）が
オンして入出力ポート（３）はハイレベルを出力する状
態となっている。この状態から「０」の第１信号をラッ
チ回路（９）に印加し、第１クロックＣＫ１を発生する
と、ラッチ回路（９）には第１クロックＣＫ１に同期し
て「０」の第１信号が保持され、これより、Ｎチャンネ
ル型ＭＯＳトランジスタ（２）がオンして入出力ポート
（３）はローレベルの出力状態に切り替わる。反対に、
ラッチ回路（９）に「０」の第１信号が保持されている
状態を考えると、この状態では、Ｎチャンネル型ＭＯＳ
トランジスタ（２）がオンして入出力ポート（３）はロ
ーレベルを出力する状態となっている。この状態から
「１」の第１信号をラッチ回路（９）に印加し、第１ク
ロックＣＫ１を発生すると、ラッチ回路（９）には第１
クロックＣＫ１に同期して「１」の第１信号が保持さ
れ、これより、Ｐチャンネル型ＭＯＳトランジスタ
（１）がオンして入出力ポート（３）はハイレベルの出
力状態に切り替わる。以上より、入出力ポート（３）を
ハイレベルとローレベルの間で切り換える場合は、ラッ
チ回路（９）に「１」又は「０」の第１信号を第１クロ
ックＣＫ１に同期して保持させる命令を実行するだけで
よい為、１命令で実現できることになる。
【００１１】次に、前記出力バッファの出力をハイ又は
ローレベルの出力状態からハイインピーダンス状態と
し、入出力ポート（３）を出力状態から入力バッファ
（４）にデータを入力可能な入力状態に切り換える場合
を考える。この場合、第２信号が「１」から「０」に立
ち下がる。更に、第２クロックＣＫ２が発生すると、イ
ンバータ（１４）の出力は「０」となり、これより、Ｎ
ＡＮＤゲート（５）及びＮＯＲゲート（６）の出力が各
々「１」「０」となってＰチャンネル型ＭＯＳトランジ
スタ（１）及びＮチャンネル型ＭＯＳトランジスタ
（２）が共にオフし、両トランジスタ（１）（２）の接
続点はハイインピーダンスとなる。従って、入出力ポー
ト（３）は入力バッファ（４）にデータを入力可能な入
力状態に切り替わる。以上より、入出力ポートを出力状
態から入力状態に切り換える時には、ラッチ回路（１
０）に「０」の第２信号を第２クロックＣＫ２に同期し
て保持させる命令を実行するだけでよい為、１命令で実
現できることになる。
ローレベルの出力状態からハイインピーダンス状態と
し、入出力ポート（３）を出力状態から入力バッファ
（４）にデータを入力可能な入力状態に切り換える場合
を考える。この場合、第２信号が「１」から「０」に立
ち下がる。更に、第２クロックＣＫ２が発生すると、イ
ンバータ（１４）の出力は「０」となり、これより、Ｎ
ＡＮＤゲート（５）及びＮＯＲゲート（６）の出力が各
々「１」「０」となってＰチャンネル型ＭＯＳトランジ
スタ（１）及びＮチャンネル型ＭＯＳトランジスタ
（２）が共にオフし、両トランジスタ（１）（２）の接
続点はハイインピーダンスとなる。従って、入出力ポー
ト（３）は入力バッファ（４）にデータを入力可能な入
力状態に切り替わる。以上より、入出力ポートを出力状
態から入力状態に切り換える時には、ラッチ回路（１
０）に「０」の第２信号を第２クロックＣＫ２に同期し
て保持させる命令を実行するだけでよい為、１命令で実
現できることになる。
【００１２】次に、前記出力バッファの出力をハイイン
ピーダンスの状態からハイ又はローレベルの出力状態に
切り換える場合について説明する。前記出力バッファの
出力がハイインピーダンスの状態では、ラッチ回路（１
０）内部のＮＯＲゲート（１３）の他方の入力は「０」
の状態である。この状態から、ラッチ回路（９）に
「１」又は「０」の第１信号を印加させ、且つ、第１ク
ロックＣＫ１を発生させると、ラッチ回路（９）には
「１」又は「０」の第１信号が保持され、同時に、第１
クロックＣＫ１のハイレベルがＮＯＲゲート（１３）の
一方の入力にセット入力として印加される。この時、第
２クロックＣＫ２は発生していない即ちローレベルの状
態にあり、ＮＯＲゲート（１３）の「０」出力はインバ
ータ（１７）及びトランスミッションゲート（１５）を
介して「１」となってＮＯＲゲート（１３）の他方の入
力に帰還され、インバータ（１４）の出力は「１」のま
まとなる。従って、ＮＡＮＤゲート（５）及びＮＯＲゲ
ート（６）がイネーブル状態となり、更にラッチ回路
（９）には「１」又は「０」の何れか一方の第１信号が
保持されている為、Ｐチャンネル型ＭＯＳトランジスタ
（１）及びＮチャンネル型ＭＯＳトランジスタ（２）の
接続点即ち入出力ポート（３）は、ハイインピーダンス
の状態からハイ又はローレベルの出力状態に切り替わ
る。以上より、前記出力バッファをハイインピーダンス
状態からハイ又はローレベルの出力状態に切り換える場
合には、ラッチ回路（９）に「１」又は「０」の第１信
号を第１クロックＣＫ１に同期して保持させる命令を実
行するだけで、第１クロックＣＫ１がラッチ回路（１
０）のセット入力として働く為、ＮＡＮＤゲート（５）
及びＮＯＲゲート（６）を共にイネーブル状態とでき、
即ち１命令で事足りることになる。
ピーダンスの状態からハイ又はローレベルの出力状態に
切り換える場合について説明する。前記出力バッファの
出力がハイインピーダンスの状態では、ラッチ回路（１
０）内部のＮＯＲゲート（１３）の他方の入力は「０」
の状態である。この状態から、ラッチ回路（９）に
「１」又は「０」の第１信号を印加させ、且つ、第１ク
ロックＣＫ１を発生させると、ラッチ回路（９）には
「１」又は「０」の第１信号が保持され、同時に、第１
クロックＣＫ１のハイレベルがＮＯＲゲート（１３）の
一方の入力にセット入力として印加される。この時、第
２クロックＣＫ２は発生していない即ちローレベルの状
態にあり、ＮＯＲゲート（１３）の「０」出力はインバ
ータ（１７）及びトランスミッションゲート（１５）を
介して「１」となってＮＯＲゲート（１３）の他方の入
力に帰還され、インバータ（１４）の出力は「１」のま
まとなる。従って、ＮＡＮＤゲート（５）及びＮＯＲゲ
ート（６）がイネーブル状態となり、更にラッチ回路
（９）には「１」又は「０」の何れか一方の第１信号が
保持されている為、Ｐチャンネル型ＭＯＳトランジスタ
（１）及びＮチャンネル型ＭＯＳトランジスタ（２）の
接続点即ち入出力ポート（３）は、ハイインピーダンス
の状態からハイ又はローレベルの出力状態に切り替わ
る。以上より、前記出力バッファをハイインピーダンス
状態からハイ又はローレベルの出力状態に切り換える場
合には、ラッチ回路（９）に「１」又は「０」の第１信
号を第１クロックＣＫ１に同期して保持させる命令を実
行するだけで、第１クロックＣＫ１がラッチ回路（１
０）のセット入力として働く為、ＮＡＮＤゲート（５）
及びＮＯＲゲート（６）を共にイネーブル状態とでき、
即ち１命令で事足りることになる。
【００１３】以上より、従来は、３つの状態（ハイレベ
ル、ローレベル、ハイインピーダンス）の何れか１つに
切り替わる入出力ポートを、ハイインピーダンスの状態
からハイ又はローレベルの出力状態に切り換えるには、
２命令の実行が必要であったのを１命令で済む様に改善
できた。これにより、マイクロコンピュータのプログラ
ム動作で入出力ポートの状態を切り換える場合でも、命
令の数を従来に比べて少なくすることができ、プログラ
マの負担を軽減できると共にＲＯＭ（図示せず）の限ら
れた記憶容量の中で新たな命令を追加することも可能と
なる。
ル、ローレベル、ハイインピーダンス）の何れか１つに
切り替わる入出力ポートを、ハイインピーダンスの状態
からハイ又はローレベルの出力状態に切り換えるには、
２命令の実行が必要であったのを１命令で済む様に改善
できた。これにより、マイクロコンピュータのプログラ
ム動作で入出力ポートの状態を切り換える場合でも、命
令の数を従来に比べて少なくすることができ、プログラ
マの負担を軽減できると共にＲＯＭ（図示せず）の限ら
れた記憶容量の中で新たな命令を追加することも可能と
なる。
【００１４】
【発明の効果】本発明によれば、３つの状態（ハイレベ
ル、ローレベル、ハイインピーダンス）の何れか１つに
切り替わる入出力ポートを、ハイインピーダンスの状態
からハイ又はローレベルの出力状態に切り換えるには、
従来２命令の実行が必要であったのを１命令で済む様に
改善できた。これにより、マイクロコンピュータのプロ
グラム動作で入出力ポートの状態を切り換える場合で
も、命令の数を従来に比べて少なくすることができ、プ
ログラマの負担を軽減できると共にプログラムＲＯＭの
限られた記憶容量の中で新たな命令を追加することも可
能となる利点が得られる。
ル、ローレベル、ハイインピーダンス）の何れか１つに
切り替わる入出力ポートを、ハイインピーダンスの状態
からハイ又はローレベルの出力状態に切り換えるには、
従来２命令の実行が必要であったのを１命令で済む様に
改善できた。これにより、マイクロコンピュータのプロ
グラム動作で入出力ポートの状態を切り換える場合で
も、命令の数を従来に比べて少なくすることができ、プ
ログラマの負担を軽減できると共にプログラムＲＯＭの
限られた記憶容量の中で新たな命令を追加することも可
能となる利点が得られる。
【図１】本発明のポートの状態切換回路を示す回路図で
ある。
ある。
【図２】従来のポートの状態切換回路を示す回路図であ
る。
る。
（１） Ｐチャンネル型ＭＯＳトランジスタ （２） Ｎチャンネル型ＭＯＳトランジスタ （３） 入出力ポート （５） ＮＡＮＤゲート （６） ＮＯＲゲート （９）（１０） ラッチ回路
Claims (2)
- 【請求項１】 出力バッファの出力が接続されると共に
入力バッファの入力が接続された入出力ポートを有し、
該入出力ポートが、ハイレベル、ローレベル、ハイイン
ピーダンスの３つの状態の中の何れか１つの状態となる
様に前記出力バッファを制御するマイクロコンピュータ
のポートの状態切換回路に於いて、 前記出力バッファの出力をハイレベル又はローレベルと
する為の第１信号が第１クロックに同期して保持される
第１レジスタと、 前記出力バッファをイネーブル状態又は前記出力バッフ
ァの出力をハイインピーダンス状態とする為の第２信号
が第２クロックに同期して保持されると共に前記第１信
号に同期してセットされる第２レジスタと、を備え、 前記入出力ポートがハイインピーダンスの状態である
時、前記第１レジスタに前記第１信号を保持させると同
時に前記第２レジスタをセットすることにより、前記入
出力ポートの状態をハイインピーダンス状態からハイレ
ベル又はローレベルに切換可能としたことを特徴とする
ポートの状態切換回路。 - 【請求項２】 前記ポートの状態を、ハイインピーダン
ス状態からハイレベル又はローレベルに切り換える動作
を１命令で実行することを特徴とするポートの状態切換
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7216359A JPH0962421A (ja) | 1995-08-24 | 1995-08-24 | ポートの状態切換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7216359A JPH0962421A (ja) | 1995-08-24 | 1995-08-24 | ポートの状態切換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0962421A true JPH0962421A (ja) | 1997-03-07 |
Family
ID=16687334
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7216359A Pending JPH0962421A (ja) | 1995-08-24 | 1995-08-24 | ポートの状態切換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0962421A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100466540B1 (ko) * | 2002-08-28 | 2005-01-15 | 한국전자통신연구원 | 입출력 포트 회로 |
-
1995
- 1995-08-24 JP JP7216359A patent/JPH0962421A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100466540B1 (ko) * | 2002-08-28 | 2005-01-15 | 한국전자통신연구원 | 입출력 포트 회로 |
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