JPH065091A - 半導体装置 - Google Patents

半導体装置

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JPH065091A
JPH065091A JP4164826A JP16482692A JPH065091A JP H065091 A JPH065091 A JP H065091A JP 4164826 A JP4164826 A JP 4164826A JP 16482692 A JP16482692 A JP 16482692A JP H065091 A JPH065091 A JP H065091A
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JP
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control signal
signal
unit
inverter
input
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JP4164826A
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Inventor
Akihiko Takahata
明彦 高畠
Shinichi Uramoto
紳一 浦本
Shinichi Nakagawa
伸一 中川
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/037—Bistable circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356104—Bistable circuits using complementary field-effect transistors
    • H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
    • H03K3/356147—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit using pass gates
    • H03K3/356156—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit using pass gates with synchronous operation

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  • Logic Circuits (AREA)
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Abstract

(57)【要約】 【目的】 消費電力の小さいラッチを得る。 【構成】 ハーフラッチ１０１に対し、データの入力
（更新）動作を行うメイン部には遅いタイミングで動作
する制御信号Ｔ２，Ｔ２Ｃを与え、データの保持動作を
行うフィードバック部には早いタイミングで動作する制
御信号Ｔ１，Ｔ１Ｃをそれぞれ与える。データの入力
（更新）動作は、データの保持動作が終了する前に開始
されることはない。データの保持動作は、２つのインバ
ータの構成するループにおいて互いに負論理関係にある
２つの信号の保持によって行われる。 【効果】 データの保持に関与する信号と、新たに入力
する信号とが同じ信号線に載らない。よって、これらの
信号の衝突が回避され、信号の衝突に起因する貫通電流
を低減できる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は半導体集積回路に関
し、特にラッチに関するものである。
【０００２】
【従来の技術】図９に従来の一般的なシフトレジスタの
構成の概要を示す。制御信号発生器６０はクロックＣＬ
Ｋから制御信号Ｔ，ＴＣを発生させる。制御信号Ｔ，Ｔ
Ｃは互いに負論理関係にあり、直列に接続されたスタテ
ィックラッチ１００のいずれにも供給される。
【０００３】一般的には、制御信号発生器６０にはクロ
ック信号ＣＬＫが入力され、インバータ６１、６２によ
りクロックと正論理関係の制御信号Ｔと、負論理関係の
制御信号ＴＣが生成される。これら２つの制御信号の間
には、インバータ６２に起因する遅延関係がある。
【０００４】図１０にスタティックラッチ１００の内部
構成を示す。入力線１はスタティックラッチ１００の入
力信号Ｄをトランスミッションゲート２１に導く。トラ
ンスミッションゲート２１には信号線２を介してインバ
ータ２３が接続され、インバータ２３は入力信号Ｄを反
転して出力信号Ｑを出力線３に与える。
【０００５】一方、出力線３にはインバータ２４が接続
され、トランスミッションゲート２２を介してインバー
タ２３へ出力信号Ｑを反転して得られる信号ＱＣを与え
る。
【０００６】トランスミッションゲート２１は、Ｎチャ
ンネルトランジスタ２１ａとＰチャンネルトランジスタ
２１ｂから構成されており、それぞれのゲートには制御
信号Ｔ，ＴＣが入力する。同様にしてトランスミッショ
ンゲート２２は、Ｎチャンネルトランジスタ２２ａとＰ
チャンネルトランジスタ２２ｂから構成されており、そ
れぞれのゲートには制御信号ＴＣ，Ｔが入力する。
【０００７】トランスミッションゲート２１とインバー
タ２３は入力信号Ｄを入力し、出力信号Ｑを出力するた
めのものであり、メイン部と総称される。また、トラン
スミッションゲート２２とインバータ２４は出力信号Ｑ
を保持するためのものであり、フィードバック部と総称
される。
【０００８】図１１は、図９及び図１０に示したラッチ
１００の回路動作を表すタイミングチャートである。イ
ンバータ６１にクロック信号ＣＬＫが入力されると、イ
ンバータ６１によって時間（ｔ12−ｔ11）だけ遅延して
クロック信号ＣＬＫと負論理関係の制御信号ＴＣが、更
にインバータ６２によって時間（ｔ13−ｔ12）だけ遅延
してクロック信号ＣＬＫと正論理関係の制御信号Ｔが、
それぞれ生成される。制御信号Ｔは、クロック信号ＣＬ
Ｋから時間（ｔ13−ｔ11）だけ遅延することになる。
【０００９】これらの制御信号Ｔ，ＴＣに基づく、トラ
ンスミッションゲート２１、２２の動作を、トランジス
タ２１ａ，２１ｂ，２２ａ，２２ｂの動作期間で説明さ
れる。図中ハッチングを施した部分は、それぞれのトラ
ンジスタがＯＮ状態にあることをしめす。
【００１０】図１０に示したラッチ１００の動作は、メ
イン部によるデータの入力（更新）動作とフィードバッ
ク部によるデータの保持動作に分けて考えることができ
る。即ちメイン部においてトランスミッションゲート２
１がＯＮすることにより入力信号Ｄを取り込み、フィー
ドバック部におけるトランスミッションゲート２２がＯ
Ｎすることにより出力信号Ｑの保持が行われる。
【００１１】制御信号Ｔが“Ｈ”、制御信号ＴＣが
“Ｌ”の時（時刻ｔ13〜ｔ15）は、トランスミッション
ゲート２１がＯＮ、トランスミッションゲート２２がＯ
ＦＦしている。よって入力線１に入力された入力信号Ｄ
は信号線２を経由してインバータ２３に入力され、これ
を論理反転した出力信号Ｑが出力線３に出力される。
【００１２】一方、制御信号Ｔが“Ｌ”、制御信号ＴＣ
が“Ｈ”の時（時刻ｔ16〜ｔ12）は、トランスミッショ
ンゲート２２がＯＮ、トランスミッションゲート２１が
ＯＦＦしている。よって、インバータ２３、２４はルー
プを形成し、出力線３において出力信号Ｑが、信号線２
において出力信号Ｑの論理反転された信号ＱＣが、それ
ぞれ安定に保持される。
【００１３】このようにメイン部によるデータの入力
（更新）動作とフィードバック部によるデータの保持動
作がラッチ１００において繰り返され、図９に示された
シフトレジスタは、次々とその値を更新してゆく。
【００１４】
【発明が解決しようとする課題】しかし、トランスミッ
ションゲート２１，２２はいずれも並列に接続された相
補的な導電型の２つのトランジスタから構成されてお
り、又これらのトランジスタのＯＮ／ＯＦＦを制御する
制御信号Ｔ，ＴＣの変化には（ｔ13−ｔ12）若しくは
（ｔ16−ｔ15）の時間差が生じているので、これらの時
間帯においてはトランスミッションゲート２１，２２の
いずれもがＯＮしている。これは図１１においてハッチ
ングが施された部分が同一時刻において複数あることで
示される。
【００１５】時刻ｔ15から時刻ｔ16においては、未だト
ランジスタ２１ａがＯＮ状態のままトランジスタ２２ａ
がＯＮし始める。従ってトランスミッションゲート２
１，２２はこの時間帯においていずれもＯＮしており、
入力信号Ｄと信号ＱＣとが信号線２に伝えられる。しか
し図９に示すように、直列に接続されたラッチ１００に
は同じ制御信号Ｔ，ＴＣが与えられているので、あるラ
ッチ１００がフィードバック部によるデータ保持動作を
開始しようとするときに、その前段のラッチ１００が新
たな信号（前段のラッチ１００の出力信号Ｑであり、そ
れに続くラッチ１００の入力信号Ｄでもある）を送り込
んでくることはない。そして入力信号Ｄに対するインバ
ータ２３による論理反転は時刻ｔ15の時点では既に終了
している。
【００１６】よって時刻ｔ15から時刻ｔ16においてはト
ランスミッションゲート２１，２２のいずれもが開いて
いることがあっても、入力線１には入力信号Ｄが、信号
線２には入力信号Ｄと正論理関係にある信号ＱＣが、そ
して出力線３には入力信号Ｄと負論理関係にある出力信
号Ｑが、それぞれ安定して与えられることになる。
【００１７】そして時刻ｔ16になると、トランスミッシ
ョンゲート２１を構成するトランジスタ２１ａ，２１ｂ
のいずれもがＯＦＦし、トランスミッションゲート２２
を構成するトランジスタ２２ａ，２２ｂのいずれもがＯ
Ｎするので、ラッチ１００はインバータ２３，２４が構
成するループによって、データを保持する状態となる。
【００１８】一方、時刻ｔ12でトランジスタ２１ｂがＯ
Ｎしてトランスミッションゲート２１がＯＮし、ラッチ
１００はデータの保持動作からデータの入力動作へ遷移
しようとする状態になる。しかし、トランジスタ２２ｂ
も時刻ｔ12以前から引き続いてまだＯＮ状態にあるた
め、トランスミッションゲート２２は時刻ｔ13までＯＮ
している。
【００１９】この場合には前段のラッチ１００もデータ
の更新を行うので、時刻ｔ12から時刻ｔ13の間において
は、信号線１に新たに入力される出力信号Ｄの論理が、
信号線２に保持されている信号ＱＣの論理と異なってい
る場合には、これらの信号が衝突してしてしまうことに
なる。このような異なる論理値を有する信号の衝突は大
きな貫通電流を発生させ、消費電力が増大するという問
題点を招来する。更に、信号が衝突している信号線２に
おいて信号の立ち上がり、立ち下がりが遅くなってしま
うため、この信号線２の電位を入力しているインバータ
２３の消費電力も大きくなってしまう。
【００２０】上記のような通常の正反のクロックによる
ラッチの動作では、データの入力時において保持されて
いるデータと入力されてくるデータの論理が異なる場
合、正反のクロックの遅延が原因でメイン部とフィード
バック部のトランジスタが同時にＯＮしているため、信
号の衝突が起こってしまう。また、上記のラッチにおい
て、フィードバック部のインバータ２４は、データの保
持を行なう補助的な部分であるが、ラッチのデータが変
化するたびに、信号変化中に貫通電流が流れてしまい、
余分な電力を消費している。
【００２１】この発明は、上記のような異なる論理を有
する信号の衝突による余分な消費電力やフィードバック
部の消費電力を減らし、消費電力の小さい半導体装置を
提供することを目的としている。
【００２２】
【課題を解決するための手段】この発明にかかる半導体
装置は、直列に接続された複数の単位ラッチ回路と、同
一のクロック信号をそれぞれ第１及び第２の処理時間で
処理して得られ、クロック信号と実質的に同一のパルス
幅の第１及び第２の制御信号を単位ラッチ回路の各々に
与える制御信号供給部と、を備える。そして、第２の処
理時間は第１の処理時間以上の長さである。また、単位
ラッチ回路の各々は、（ａ）入力端子及び出力端子と、
（ｂ）入力端子に接続され、第２の制御信号によってそ
の開閉が制御される第１のスイッチ部と、（ｃ）第１の
スイッチ部を介して入力端子に接続された入力端と、出
力端子に接続された出力端とを有し、論理反転の処理を
行う第１の信号伝達手段と、（ｄ）第１の信号伝達手段
の出力端に接続された入力端と、第１の信号伝達手段の
入力端に接続された出力端とを有し、第１の制御信号に
従って、第１の信号伝達手段の出力に論理反転の処理を
行って得られるフィードバック信号を出力する第２の信
号伝達手段と、を有する。
【００２３】望ましくは、制御信号供給部は、第２の制
御信号を論理反転して得られる、第３の制御信号を単位
ラッチ回路に更に与える。そして第１のスイッチ部は、
（ｂ−１）互いに並列に接続され、互いに逆相の信号に
よって動作する第１及び第２の単位スイッチを備え、
（ｂ−２）第１の単位スイッチは第２の制御信号によっ
てその開閉が制御され、（ｂ−３）第２の単位スイッチ
は第３の制御信号によってその開閉が制御される。
【００２４】更に望ましくは、制御信号供給部は、それ
を論理反転して第１の制御信号が得られる第４の制御信
号を単位ラッチ回路に更に与える。そして第２の信号伝
達手段は、（ｄ−１）第２の信号伝達手段の入力端に接
続された入力端及びフィードバック信号を出力する出力
端とを有する信号処理部と、（ｄ−２）信号処理部の出
力端と第２の信号伝達手段の出力端との間に接続された
第２のスイッチ部とを備える。また第２のスイッチ部
は、（ｄ−２−１）信号処理部の出力端と第１信号伝達
手段の入力端との間で互いに並列に接続され、互いに逆
相の信号によって動作する第３及び第４の単位スイッチ
を有し、（ｄ−２−２）第３の単位スイッチは第１の制
御信号によってその開閉が制御され、（ｄ−２−３）第
４の単位スイッチは第４の制御信号によってその開閉が
制御される。
【００２５】あるいは望ましくは、制御信号供給部は、
それを論理反転して第１の制御信号が得られる第４の制
御信号を単位ラッチ回路に更に与える。そして第２の信
号伝達手段は、（ｄ−３）第２の信号伝達手段の入力端
に接続された入力端と、いずれか一方にフィードバック
信号が出力される一対の出力端と、を有する信号処理部
と、（ｄ−４）信号処理部の一対の出力端に接続された
一対の入力端と、フィードバック信号を選択的に出力す
る出力端と、を有する第２のスイッチ部とを備える。ま
た第２のスイッチ部は、（ｄ−４−１）第２のスイッチ
部の一対の入力端の間で直列に接続され、互いに逆相の
信号によって動作する第３及び第４の単位スイッチを備
え、（ｄ−４−２）第３及び第４の単位スイッチは第２
の信号伝達手段の出力端において共通に接続され、（ｄ
−４−３）第３の単位スイッチは第１の制御信号によっ
てその開閉が制御され、（ｄ−４−４）第４の単位スイ
ッチは第４の制御信号によってその開閉が制御される。
【００２６】望ましくは第１の制御信号は、クロック信
号と正論理関係にする。
【００２７】更に望ましくは第２の制御信号はクロック
信号と負論理関係にする。
【００２８】望ましくは制御信号供給部は、第２の制御
信号を入力して第４の制御信号を出力する第１のインバ
ータと、第１の制御信号を入力して第２の制御信号を出
力する第２のインバータと、第３の制御信号を入力して
第１の制御信号を出力する第３のインバータと、を備え
る。
【００２９】また制御信号供給部は、クロック信号を入
力して第３の制御信号を出力する第４のインバータを更
に備えてもよい。
【００３０】あるいは制御信号供給部は、クロック信号
を入力して第３の制御信号を出力する第１のインバータ
と、第３の制御信号を入力して第１の制御信号を出力す
る第２のインバータと、クロック信号を入力して第２の
制御信号を出力する第３のインバータと、第２の制御信
号を入力して第４の制御信号を出力する第４のインバー
タと、を備える。
【００３１】あるいは、第２の制御信号はクロック信号
と正論理関係にする。
【００３２】望ましくは制御信号供給部は、クロック信
号を入力して第３の制御信号を出力する第１のインバー
タと、第３の制御信号を入力して第１の制御信号を出力
する第２のインバータと、クロック信号を入力して第２
の制御信号を出力する第３のインバータと、第２の制御
信号を入力して第４の制御信号を出力する第４のインバ
ータと、を備える。
【００３３】また第３のインバータは、直列に接続され
た第１乃至第２の単位インバータを備えてもよい。
【００３４】
【作用】第１のスイッチ部を制御する第２の制御信号の
変化は、第２の信号伝達手段を制御する第１の制御信号
の変化以後で行われるので、第２の信号伝達手段がデー
タの保持を行っている期間の最後までデータの更新が開
始されることはない。
【００３５】第１のスイッチ部が第２の制御信号の他に
第３の制御信号を必要とする場合でも、第３の制御信号
の変化は第２の制御信号の変化よりも遅いので、第１の
制御信号の変化に先立って第３の制御信号が変化するこ
とはなく、第２の信号伝達手段がデータの保持を行って
いる期間の最後までデータの更新が開始されることはな
い。
【００３６】また、第２の信号伝達手段が第１の制御信
号の他に第４の制御信号を必要とする場合でも、第４の
制御信号の変化は第１の制御信号の変化よりも早いの
で、第４の制御信号の変化に先立って第２の制御信号が
変化することはなく、第２の信号伝達手段がデータの保
持を行っている期間の最後までデータの更新が開始され
ることはない。
【００３７】このため、データの入力（更新）時でも信
号の衝突が起こらず、半導体装置の消費電力は低減でき
る。
【００３８】また、第２の信号伝達手段をクロックド・
ゲートで構成することにより、データの入力（更新）動
作時には第２の信号伝達手段において電源からグラウン
ドへの経路が完全に遮断され、第２の信号伝達手段はほ
とんど電力を消費しない。
【００３９】
【実施例】
第１実施例．図１にこの発明の一実施例であるシフトレ
ジスタの回路構成を示す。制御信号発生器３０は、直列
に接続されたスタティックラッチ１０１の各々に制御信
号Ｔ１，Ｔ１Ｃ，Ｔ２，Ｔ２Ｃを供給している。
【００４０】制御信号発生器３０は、直列に接続された
４つのインバータ３１，３２，３３，３４から構成され
ている。インバータ３１はクロック信号ＣＬＫを入力
し、これを反転させて制御信号Ｔ１Ｃを出力する。イン
バータ３２は制御信号Ｔ１Ｃを入力し、これを反転させ
て制御信号Ｔ１を出力する。インバータ３３は制御信号
Ｔ１を入力し、これを反転させて制御信号Ｔ２Ｃを出力
する。インバータ３４は制御信号Ｔ２Ｃを入力し、これ
を反転させて制御信号Ｔ２を出力する。
【００４１】従って、制御信号Ｔ１，Ｔ２はクロック信
号ＣＬＫと正論理関係にあり、制御信号Ｔ１Ｃ，Ｔ２Ｃ
はクロック信号ＣＬＫと負論理関係にある。そして、ク
ロック信号、制御信号Ｔ１Ｃ，Ｔ１，Ｔ２Ｃ，Ｔ２の順
に遅延してゆく。
【００４２】図２はラッチ１０１の内部構成を示したも
のである。構成態様は、図９、図１０に示されたラッチ
１００と同じであるが、与えられる制御信号が異なる。
【００４３】入力線１はラッチ１０１の入力信号Ｄをト
ランスミッションゲート２１に導く。トランスミッショ
ンゲート２１には信号線２を介してインバータ２３が接
続され、入力信号Ｄを反転して出力信号Ｑを出力線３に
与える。
【００４４】一方、出力線３にはインバータ２４が接続
され、トランスミッションゲート２２を介してインバー
タ２３へ出力信号Ｑを反転して得られる信号ＱＣを与え
る。
【００４５】トランスミッションゲート２１は、Ｎチャ
ンネルトランジスタ２１ａとＰチャンネルトランジスタ
２１ｂから構成されており、それぞれのゲートには制御
信号Ｔ２，Ｔ２Ｃが入力する。同様にしてトランスミッ
ションゲート２２は、Ｎチャンネルトランジスタ２２ａ
とＰチャンネルトランジスタ２２ｂから構成されてお
り、それぞれのゲートには制御信号Ｔ１Ｃ，Ｔ１が入力
する。
【００４６】トランスミッションゲート２１とインバー
タ２３は入力信号Ｄを入力し、出力信号Ｑを出力するた
めのものであり、メイン部と総称される。また、トラン
スミッションゲート２２とインバータ２４は出力信号Ｑ
を保持するためのものであり、フィードバック部と総称
される。
【００４７】図３にラッチ１０１の回路動作を表すタイ
ミングチャートを示す。クロック信号ＣＬＫが時刻ｔ0
で立ち上がると、制御信号Ｔ１Ｃは時刻ｔ1 で立ち下が
る。また制御信号Ｔ１は時刻ｔ2 で立ち上がる。そして
制御信号Ｔ２Ｃは時刻ｔ3 で立ち下がり、制御信号Ｔ２
は時刻ｔ4 で立ち上がる。
【００４８】クロック信号ＣＬＫが時刻ｔ5 で立ち下が
ると、制御信号Ｔ１Ｃは時刻ｔ6 で立ち上がる。また制
御信号Ｔ１は時刻ｔ7 で立ち上がる。そして制御信号Ｔ
２Ｃは時刻ｔ8 で立ち上がり、制御信号Ｔ２は時刻ｔ9
で立ち下がる。
【００４９】即ちメイン部は、遅いタイミングで変化す
る制御信号Ｔ２，Ｔ２Ｃにより動作し、フィードバック
部は早いタイミングで変化する制御信号Ｔ１，Ｔ１Ｃに
より動作する。図３においてハッチングが施された部分
は各トランジスタのＯＮ状態を示している。
【００５０】トランスミッションゲート２１を構成する
トランジスタ２１ａ，２１ｂのそれぞれのゲートには制
御信号Ｔ２，Ｔ２Ｃが入力されているので、トランジス
タ２１ａは制御信号Ｔ２が“Ｈ”の時にのみＯＮ状態と
なり、トランジスタ２１ｂは制御信号Ｔ２Ｃが“Ｌ”の
時にＯＮ状態となる。このためトランスミッションゲー
ト２１は時刻ｔ3 ，ｔ4 ，ｔ5 ，ｔ6 ，ｔ7 ，ｔ8 から
時刻ｔ9 においてＯＮしている。
【００５１】またトランスミッションゲート２２を構成
するトランジスタ２２ａ，２２ｂのそれぞれのゲートに
は制御信号Ｔ１Ｃ，Ｔ１が入力されているので、トラン
ジスタ２２ａは制御信号Ｔ１Ｃが“Ｈ”の時にのみＯＮ
状態となり、トランジスタ２２ｂは制御信号Ｔ１が
“Ｌ”の時にＯＮ状態となる。このためトランスミッシ
ョンゲート２２は時刻ｔ6 ，ｔ7 ，ｔ8 ，ｔ9 ，ｔ0 ，
ｔ1 から時刻ｔ2 においてＯＮしている。
【００５２】ラッチ１０１のメイン部によるデータの入
力（更新）動作は時刻ｔ3 ，ｔ4 ，ｔ5 ，ｔ6 ，ｔ7 ，
ｔ8 から時刻ｔ9 において行われる。この時間帯では、
トランスミッションゲート２１を介して信号線２に入力
信号Ｄが伝えられている。信号線２に伝えられた信号は
インバータ２３によって反転され、出力線３には入力信
号Ｄと負論理関係にある出力信号Ｑが伝えられる。
【００５３】ラッチ１０１のフィードバック部によるデ
ータの保持動作は時刻ｔ6 ，ｔ7 ，ｔ8 ，ｔ9 ，ｔ0 ，
ｔ1 から時刻ｔ2 において行われる。データの保持動作
はフィードバック部において出力信号Ｑを反転した信号
ＱＣを信号線２に与え、インバータ２３と共に形成する
ループにおいてデータを保持するものである。但し、時
刻ｔ6 は、新たな入力信号Ｄを得た時刻ｔ3 ，ｔ4 近傍
から相当時間経過しており、入力信号Ｄの論理反転は終
了して既に出力信号Ｑ、信号ＱＣの論理は確定してい
る。しかも、入力信号Ｄは信号ＱＣと正論理関係にあ
る。
【００５４】従って、たとえ時刻ｔ6 ，ｔ7 ，ｔ8 ，か
ら時刻ｔ9 においてトランスミッションゲート２１，２
２の両方が開いていても、入力信号Ｄと信号ＱＣとが衝
突することはない。つまりトランスミッションゲート２
１がデータの保持を阻害することはない。
【００５５】一方、データの保持動作が終了する場合に
は、トランジスタ２２ａ，２２ｂのいずれもが時刻ｔ2
にはＯＮ状態を脱している。従って時刻ｔ2 よりも遅い
時刻ｔ3 ，ｔ4 でＯＮ状態になるトランジスタ２１ａ，
２１ｂはデータの保持動作が終了する前にトランスミッ
ションゲート２１をＯＮすることはない。
【００５６】そして時刻ｔ3 において、メイン部のトラ
ンスミッションゲート２１が開くことにより、データの
入力（更新）動作が始まる。
【００５７】つまりこの実施例ではトランスミッション
ゲート２１がＯＮするときにはトランスミッションゲー
ト２２がＯＦＦしている。よってたとえ、入力信号Ｄの
論理が更新され、更新前の入力信号と正論理関係にあっ
た信号ＱＣが更新後の入力信号と負論理関係になったと
しても、データの保持動作からデータの入力（更新）動
作へ移行する際に相反する信号の衝突はなく、余分な貫
通電流は流れない。
【００５８】第２実施例．図４にこの発明の第２実施例
に用いられるスタティックラッチ１０２の構成を示す。
第１実施例と同様にラッチ１０２は直列に接続される
（図１）。
【００５９】メイン部、即ちトランスミッションゲート
２１、インバータ２３、入力線１、信号線２、出力線
３、の構成は第１実施例で示されたラッチ１０１と同一
である。トランスミッションゲート２１を構成するトラ
ンジスタ２１ａ，２１ｂのそれぞれのゲートに制御信号
Ｔ２，Ｔ２Ｃが与えられるのもラッチ１０１と同様であ
る。
【００６０】一方、フィードバック部の構成はラッチ１
０１とは異なる。出力線３には一対の出力端を有する論
理反転部２６が接続され、その一対の出力端に対応する
一対の入力端を有するスイッチ部２５が更に接続されて
いる。スイッチ部２５の出力は信号線２に接続されてい
る。
【００６１】スイッチ部２５は制御信号Ｔ１Ｃが入力さ
れるゲートを有するＮチャネルトランジスタ２５ａ、制
御信号Ｔ１が入力されるゲートを有するＰチャネルトラ
ンジスタ２５ｂの直列接続から構成されている。そし
て、両トランジスタ２５ａ，２５ｂのドレインは共通し
て信号線２に接続されている。
【００６２】論理反転部２６は、いずれも出力線３に接
続されて出力信号Ｑが与えられるゲートを有するＮチャ
ネルトランジスタ２６ａと、Ｐチャネルトランジスタ２
６ｂとから構成されている。トランジスタ２６ｂのソー
スには電源７１が与えられ、ドレインにはトランジスタ
２５ｂのソースが接続されている。またトランジスタ２
６ａのソースはグラウンド７２に接続（接地）され、ド
レインにはトランジスタ２５ａのソースが接続されてい
る。このように構成されたスイッチ部２５及び論理反転
部２６は、制御信号Ｔ１，Ｔ１Ｃをクロックとして動作
するので、クロックド・ゲートと呼ばれる。
【００６３】図５にラッチ１０２の回路動作を表すタイ
ミングチャートを示す。ラッチ１０２に対する制御信号
Ｔ１，Ｔ１Ｃ，Ｔ２，Ｔ２Ｃの変化するタイミングは図
３と同じである。
【００６４】この図においても、ハッチングを施した部
分はラッチ１０２内のトランジスタがＯＮしている期間
を表す。トランジスタ２１ａは時刻ｔ4 ，ｔ5 ，ｔ6 ，
ｔ7，ｔ8 から時刻ｔ9 の間、トランジスタ２１ｂは時
刻ｔ3 ，ｔ4 ，ｔ5 ，ｔ6 ，ｔ7 から時刻ｔ8 の間、ト
ランジスタ２５ａは時刻ｔ6 ，ｔ7 ，ｔ8 ，ｔ9 ，ｔ0
から時刻ｔ1 の間、トランジスタ２５ｂは時刻ｔ7 ，ｔ
8 ，ｔ9 ，ｔ0 ，ｔ1から時刻ｔ2 の間、それぞれＯＮ
している。つまり、ラッチ１０２のメイン部は遅いタイ
ミングで変化するクロック信号Ｔ２，Ｔ２Ｃにより動作
し、ラッチ１０２のフィードバック部は早いタイミング
で変化するクロック信号Ｔ１，Ｔ１Ｃにより動作する。
【００６５】ラッチ１０２のメイン部によるデータの入
力動作は、第１実施例に示したラッチ１０１と同様であ
る。一方フィードバック部によるデータの保持動作は、
以下のようになる。
【００６６】スイッチ部２５において、トランジスタ２
５ａ，２５ｂのいずれかがＯＮ状態にあるときには、出
力信号Ｑは論理反転部２６によって反転され、そのいず
れかのドレインに、出力信号Ｑと負論理関係にある信号
ＱＣが与えられる場合がある。したがって、信号ＱＣが
信号線２に与えられる場合がある。ところがトランジス
タ２５ａ，２５ｂのいずれかがＯＮ状態にあるのは時刻
ｔ6 ，ｔ7 ，ｔ8 ，ｔ9 ，ｔ0 ，ｔ1 から時刻ｔ2 の間
であり、かつデータの入力（更新）動作が開始された時
刻ｔ3 ，ｔ4 からは相当時間が経過しているので、イン
バータ２３の動作は終了し、出力信号Ｑの論理は確定し
ている。したがって、データの入力動作からデータの保
持動作への遷移において信号線２において論理の異なる
信号が衝突することはなく、安定して出力信号Ｑ、信号
ＱＣが、それぞれ出力線３及び信号線２において保持さ
れる。
【００６７】更に、データの保持動作からデータの入力
（更新）動作への遷移においても、時刻ｔ2 から時刻ｔ
3 の間でトランジスタ２１ａ，２１ｂ，２５ａ，２５ｂ
がＯＦＦしているので、信号線２において論理の異なる
信号が衝突することはない。よって、いずれの遷移にお
いても貫通電流はほとんど流れない。
【００６８】更にこの遷移の際、トランスミッションゲ
ート２１がＯＮしているときにはスイッチ部２５におい
てトランジスタ２５ａ，２５ｂの両方がＯＦＦしている
ので、論理反転部２６を構成するトランジスタ２６ａ，
２６ｂのドレイン同士は接続されない。よって、電源７
１からグラウンド７２への経路が遮断されてるので、こ
のとき貫通電流はほとんど流れない。つまり、スイッチ
部２５及び論理反転部２６が構成するフィードバック部
は、入力信号Ｑの更新時にほとんど電力を消費しない。
【００６９】第３実施例．制御信号Ｔ１，Ｔ１Ｃ，Ｔ
２，Ｔ２Ｃをクロック信号ＣＬＫから生成するために
は、図１に示した制御信号発生器３０以外の構成も可能
である。
【００７０】図６は制御信号発生器４０の構成を示す回
路図である。制御信号発生器４０はラッチ１０１，１０
２のいずれにも適用できる。
【００７１】インバータ４１，４２は直列に接続されて
おり、インバータ４１はクロック信号ＣＬＫを入力して
制御信号Ｔ１Ｃを生成する。インバータ４２は制御信号
Ｔ１Ｃを入力して制御信号Ｔ１を生成する。
【００７２】一方、インバータ４３，４４，４５は直列
に接続されており、インバータ４３に入力したクロック
信号ＣＬＫは３度反転され、インバータ４５から制御信
号Ｔ２Ｃが出力される。但し、制御信号Ｔ２Ｃは３度の
論理反転によって得られるため、２度の論理反転によっ
て得られる制御信号Ｔ１よりも遅いタイミングで変化す
ることになる。
【００７３】更にインバータ４３，４４，４５に対して
直列に接続されたインバータ４６によって制御信号Ｔ２
が生成される。従って、クロック信号ＣＬＫ、制御信号
Ｔ１Ｃ，Ｔ１，Ｔ２Ｃ，Ｔ２はこの順に遅延している。
また、制御信号Ｔ１，Ｔ２はクロック信号ＣＬＫと正論
理関係となり、制御信号Ｔ１Ｃ，Ｔ２Ｃはクロック信号
ＣＬＫと負論理関係となる。
【００７４】よって制御信号発生器４０を用いた場合で
も、第１及び第２実施例に示したのと同様のタイミング
に従ってラッチ１０１，１０２が動作するため、同様の
効果が得られる。
【００７５】第４実施例．更に他の構成によって制御信
号Ｔ１，Ｔ１Ｃ，Ｔ２，Ｔ２Ｃをクロック信号ＣＬＫか
ら生成することができる。
【００７６】図７は制御信号発生器５０の構成を示す回
路図である。制御信号発生器５０はラッチ１０１，１０
２のいずれにも適用できる。
【００７７】インバータ５１，５２は直列に接続されて
おり、インバータ５１はクロック信号ＣＬＫを入力して
制御信号Ｔ１Ｃを生成する。インバータ５２は制御信号
Ｔ１Ｃを入力して制御信号Ｔ１を生成する。即ち、制御
信号Ｔ１，Ｔ１Ｃの生成に関しては、第３実施例と同一
である。
【００７８】一方、インバータ５３，５４，５５は直列
に接続されており、インバータ５３に入力したクロック
信号ＣＬＫは２度反転され、インバータ５４から制御信
号Ｔ２が出力される。そしてインバータ５５には制御信
号Ｔ２が入力され、制御信号Ｔ２Ｃが出力される。よっ
て第１乃至第３実施例で説明した制御信号発生器３０，
４０，５０と同様に、制御信号Ｔ１，Ｔ２はクロック信
号ＣＬＫと正論理関係となり、制御信号Ｔ１Ｃ，Ｔ２Ｃ
はクロック信号ＣＬＫと負論理関係となる。
【００７９】ところが、第４実施例ではクロック信号Ｃ
ＬＫ、制御信号Ｔ１Ｃ，Ｔ１，Ｔ２Ｃはこの順に遅延し
ているものの、制御信号Ｔ２は制御信号Ｔ１と同じタイ
ミングで生成される。つまり、制御信号発生器５０から
制御信号Ｔ１，Ｔ１Ｃ，Ｔ２，Ｔ２Ｃをラッチ１０１あ
るいは１０２に与えた場合には、貫通電流が流れる可能
性がある。
【００８０】これを詳細に説明するため、図８に制御信
号発生器５０から制御信号Ｔ１，Ｔ１Ｃ，Ｔ２，Ｔ２Ｃ
をラッチ１０１に与えた場合のタイミングチャートを示
す。トランジスタ２１ａは制御信号Ｔ２によってそのＯ
Ｎ／ＯＦＦが制御されるので、時刻ｔ2 にＯＮする。一
方データの保持動作を行うトランスミッションゲート２
２は時刻ｔ2 までＯＮしている。そこで時刻ｔ2 におい
ては瞬間的に信号線２において論理の異なる信号が衝突
する場合も生じる。
【００８１】しかしその衝突は瞬間的であり、したがっ
て貫通電流が流れたとしてもその流れる時間は図１１の
時刻ｔ12〜ｔ13で示される従来の場合と比較して非常に
短い。このため第４実施例においても貫通電流による電
力の消費は非常に低いものとなり、消費電流の低減の効
果がある。
【００８２】制御信号発生器５０から制御信号Ｔ１，Ｔ
１Ｃ，Ｔ２，Ｔ２Ｃをラッチ１０２に与えた場合も同様
であり、第２実施例と同様にフィードバック部の消費電
力の更なる低減が可能である。
【００８３】
【発明の効果】以上のようにこの発明によれば、単位ラ
ッチ回路の第１のスイッチ部が第２の信号伝達手段に対
して遅いタイミングで動作するので、入力端子に与えら
れる信号の更新時に異なる論理の信号の衝突が回避でき
る。このため、信号の衝突による余分な貫通電流が流れ
ないので、半導体装置の消費電力が低減できる。
【００８４】更に、第２の信号伝達手段をクロックド・
ゲートで構成すると、入力端子に与えられる信号の更新
時における第２の信号伝達手段の消費電力がほとんどな
くなるので、さらに半導体装置の消費電力を低減でき
る。
【図面の簡単な説明】
【図１】この発明の第１実施例を示す回路図である。
【図２】ラッチ１０１の構成を示す回路図である。
【図３】この発明の第１実施例の動作を説明するタイミ
ングチャートである。
【図４】この発明の第２実施例に適用されるラッチ１０
２の構成を示す回路図である。
【図５】この発明の第２実施例の動作を説明するタイミ
ングチャートである。
【図６】この発明の第３実施例に適用される制御信号発
生器４０の構成を示す回路図である。
【図７】この発明の第４実施例に適用される制御信号発
生器５０の構成を示す回路図である。
【図８】この発明の第４実施例の動作を説明するタイミ
ングチャートである。
【図９】従来の技術を説明する回路図である。
【図１０】従来の技術を説明する回路図である。
【図１１】従来の技術を説明する回路図である。
【符号の説明】
１０１，１０２ ラッチ ２１、２２ トランスミッションゲート ２３、２４ インバータ ２１ａ，２２ａ，２５ａ，２６ａ Ｎチャネルトランジ
スタ ２１ｂ，２２ｂ，２５ｂ，２６ｂ Ｐチャネルトランジ
スタ ３０，４０，５０ 制御信号発生器 ３１〜３４，４１〜４６，５１〜５５ インバータ ＣＬＫ クロック信号 Ｔ１，Ｔ１Ｃ，Ｔ２，Ｔ２Ｃ 制御信号 Ｄ 入力信号 Ｑ 出力信号
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年１１月４日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正内容】
【書類名】 明細書
【発明の名称】 半導体装置
【特許請求の範囲】
【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は半導体集積回路に関
し、特にラッチに関するものである。
【０００２】
【従来の技術】図９に従来の一般的なシフトレジスタの
構成の概要を示す。シフトレジスタは単位ラッチ１００
０が複数直列に接続されており、単位ラッチ１０００は
一対のハーフラッチ１００から構成されている。制御信
号発生器６０はクロックＣＬＫから制御信号Ｔ，ＴＣを
発生させる。制御信号Ｔ，ＴＣは互いに負論理関係にあ
り、直列に接続されたハーフラッチ１００のいずれにも
供給される。ハーフラッチ１００はこれらの制御信号を
受ける制御信号入力端Ｉ１，Ｉ２を有する。
【０００３】一般的には、制御信号発生器６０にはクロ
ック信号ＣＬＫが入力され、インバータ６１、６２によ
りクロックと正論理関係の制御信号Ｔと、負論理関係の
制御信号ＴＣが生成される。これら２つの制御信号の間
には、インバータ６２に起因する遅延関係がある。
【０００４】図１０にハーフラッチ１００の内部構成を
示す。入力線１はハーフラッチ１００の入力信号Ｄをト
ランスミッションゲート２１に導く。トランスミッショ
ンゲート２１には信号線２を介してインバータ２３が接
続され、インバータ２３は入力信号Ｄを反転して出力信
号Ｑを出力線３に与える。
【０００５】一方、出力線３にはインバータ２４が接続
され、トランスミッションゲート２２を介してインバー
タ２３へ出力信号Ｑを反転して得られる信号ＱＣを与え
る。
【０００６】トランスミッションゲート２１は、Ｎチャ
ンネルトランジスタ２１ａとＰチャンネルトランジスタ
２１ｂから構成されており、それぞれのゲートには制御
信号入力端Ｉ１，Ｉ２が接続される。同様にしてトラン
スミッションゲート２２は、Ｎチャンネルトランジスタ
２２ａとＰチャンネルトランジスタ２２ｂから構成され
ており、それぞれのゲートには制御信号入力端Ｉ２，Ｉ
１が接続される。
【０００７】トランスミッションゲート２１とインバー
タ２３は入力信号Ｄを入力し、出力信号Ｑを出力するた
めのものであり、メイン部と総称される。また、トラン
スミッションゲート２２とインバータ２４は出力信号Ｑ
を保持するためのものであり、フィードバック部と総称
される。
【０００８】図１１は、図９において左側に示したハー
フラッチ１００の回路動作を表すタイミングチャートで
ある。インバータ６１にクロック信号ＣＬＫが入力され
ると、インバータ６１によって時間（ｔ12−ｔ11）だけ
遅延してクロック信号ＣＬＫと負論理関係の制御信号Ｔ
Ｃが、更にインバータ６２によって時間（ｔ13−ｔ12）
だけ遅延してクロック信号ＣＬＫと正論理関係の制御信
号Ｔが、それぞれ生成される。制御信号Ｔは、クロック
信号ＣＬＫから時間（ｔ13−ｔ11）だけ遅延することに
なる。
【０００９】これらの制御信号Ｔ，ＴＣに基づく、トラ
ンスミッションゲート２１、２２の動作は、トランジス
タ２１ａ，２１ｂ，２２ａ，２２ｂの動作期間で説明さ
れる。図中ハッチングを施した部分は、それぞれのトラ
ンジスタがＯＮ状態にあることをしめす。
【００１０】図１０に示したハーフラッチ１００の動作
は、メイン部によるデータの入力（更新）動作とフィー
ドバック部によるデータの保持動作に分けて考えること
ができる。即ちメイン部においてトランスミッションゲ
ート２１がＯＮすることにより入力信号Ｄを取り込み、
フィードバック部におけるトランスミッションゲート２
２がＯＮすることにより出力信号Ｑの保持が行われる。
【００１１】制御信号Ｔが“Ｈ”、制御信号ＴＣが
“Ｌ”の時（時刻ｔ13〜ｔ15）は、トランスミッション
ゲート２１がＯＮ、トランスミッションゲート２２がＯ
ＦＦしている。よって入力線１に入力された入力信号Ｄ
は信号線２を経由してインバータ２３に入力され、これ
を論理反転した出力信号Ｑが出力線３に出力される。
【００１２】一方、制御信号Ｔが“Ｌ”、制御信号ＴＣ
が“Ｈ”の時（時刻ｔ16〜ｔ12）は、トランスミッショ
ンゲート２２がＯＮ、トランスミッションゲート２１が
ＯＦＦしている。よって、インバータ２３、２４はルー
プを形成し、出力線３において出力信号Ｑが、信号線２
において出力信号Ｑの論理反転された信号ＱＣが、それ
ぞれ安定に保持される。
【００１３】このようにメイン部によるデータの入力
（更新）動作とフィードバック部によるデータの保持動
作がハーフラッチ１００において繰り返され、図９に示
されたシフトレジスタは、次々とその値を更新してゆ
く。
【００１４】
【発明が解決しようとする課題】しかし、トランスミッ
ションゲート２１，２２はいずれも並列に接続された相
補的な導電型の２つのトランジスタから構成されてお
り、又これらのトランジスタのＯＮ／ＯＦＦを制御する
制御信号Ｔ，ＴＣの変化には（ｔ13−ｔ12）若しくは
（ｔ16−ｔ15）の時間差が生じているので、これらの時
間帯においてはトランスミッションゲート２１，２２の
いずれもがＯＮしている。これは図１１においてハッチ
ングが施された部分が同一時刻において複数あることで
示される。
【００１５】時刻ｔ15から時刻ｔ16においては、未だト
ランジスタ２１ａがＯＮ状態のままトランジスタ２２ａ
がＯＮし始める。従ってトランスミッションゲート２
１，２２はこの時間帯においていずれもＯＮしており、
入力信号Ｄと信号ＱＣとが信号線２に伝えられる。しか
し図９に示すように、直列に接続されたハーフラッチ１
００には同じ制御信号Ｔ，ＴＣが与えられているので、
あるハーフラッチ１００がフィードバック部によるデー
タ保持動作を開始しようとするときに、その前段のハー
フラッチ１００が新たな信号（前段のハーフラッチ１０
０の出力信号Ｑであり、それに続くハーフラッチ１００
の入力信号Ｄでもある）を送り込んでくることはない。
そして入力信号Ｄに対するインバータ２３による論理反
転は時刻ｔ15の時点では既に終了している。
【００１６】よって時刻ｔ15から時刻ｔ16においてはト
ランスミッションゲート２１，２２のいずれもが開いて
いることがあっても、入力線１には入力信号Ｄが、信号
線２には入力信号Ｄと正論理関係にある信号ＱＣが、そ
して出力線３には入力信号Ｄと負論理関係にある出力信
号Ｑが、それぞれ安定して与えられることになる。
【００１７】そして時刻ｔ16になると、トランスミッシ
ョンゲート２１を構成するトランジスタ２１ａ，２１ｂ
のいずれもがＯＦＦし、トランスミッションゲート２２
を構成するトランジスタ２２ａ，２２ｂのいずれもがＯ
Ｎするので、ハーフラッチ１００はインバータ２３，２
４が構成するループによって、データを保持する状態と
なる。
【００１８】一方、時刻ｔ12でトランジスタ２１ｂがＯ
Ｎしてトランスミッションゲート２１がＯＮし、ハーフ
ラッチ１００はデータの保持動作からデータの入力動作
へ遷移しようとする状態になる。しかし、トランジスタ
２２ｂも時刻ｔ12以前から引き続いてまだＯＮ状態にあ
るため、トランスミッションゲート２２は時刻ｔ13まで
ＯＮしている。
【００１９】この場合には前段のハーフラッチ１００も
データの更新を行うので、時刻ｔ12から時刻ｔ13の間に
おいては、信号線１に新たに入力される出力信号Ｄの論
理が、信号線２に保持されている信号ＱＣの論理と異な
っている場合には、これらの信号が衝突してしてしまう
ことになる。このような異なる論理値を有する信号の衝
突は大きな貫通電流を発生させ、消費電力が増大すると
いう問題点を招来する。更に、信号が衝突している信号
線２において信号の立ち上がり、立ち下がりが遅くなっ
てしまうため、この信号線２の電位を入力しているイン
バータ２３の消費電力も大きくなってしまう。
【００２０】上記のような通常の正反のクロックによる
ラッチの動作では、データの入力時において保持されて
いるデータと入力されてくるデータの論理が異なる場
合、正反のクロックの遅延が原因でメイン部とフィード
バック部のトランジスタが同時にＯＮしているため、信
号の衝突が起こってしまう。また、上記のラッチにおい
て、フィードバック部のインバータ２４は、データの保
持を行なう補助的な部分であるが、ラッチのデータが変
化するたびに、信号変化中に貫通電流が流れてしまい、
余分な電力を消費している。
【００２１】この発明は、上記のような異なる論理を有
する信号の衝突による余分な消費電力やフィードバック
部の消費電力を減らし、消費電力の小さい半導体装置を
提供することを目的としている。
【００２２】
【課題を解決するための手段】この発明にかかる半導体
装置は、一対のハーフラッチからなる単位ラッチ回路
と、同一のクロック信号をそれぞれ第１及び第２の処理
時間で処理して得られ、クロック信号と実質的に同一の
パルス幅の第１及び第２の制御信号を単位ラッチ回路の
各々に与える制御信号供給部と、を備える。そして、第
２の処理時間は第１の処理時間以上の長さである。ま
た、ハーフラッチの各々は、（ａ）入力端子及び出力端
子と、（ｂ）入力端子に接続され、第２の制御信号によ
ってその開閉が制御される第１のスイッチ部と、（ｃ）
第１のスイッチ部を介して入力端子に接続された入力端
と、出力端子に接続された出力端とを有し、論理反転の
処理を行う第１の信号伝達手段と、（ｄ）第１の信号伝
達手段の出力端に接続された入力端と、第１の信号伝達
手段の入力端に接続された出力端とを有し、第１の制御
信号に従って、第１の信号伝達手段の出力に論理反転の
処理を行って得られるフィードバック信号を出力する第
２の信号伝達手段と、を有する。
【００２３】望ましくは、制御信号供給部は、第１の制
御信号と論理反転の関係にある第３の制御信号をハーフ
ラッチに更に与える。そして第２の信号伝達手段は、
（ｄ−１）第２の信号伝達手段の入力端に接続された入
力端及びフィードバック信号を出力する出力端とを有す
る信号処理部と、（ｄ−２）信号処理部の出力端と第２
の信号伝達手段の出力端との間に接続された第２のスイ
ッチ部とを備える。また第２のスイッチ部は、（ｄ−２
−１）信号処理部の出力端と第１信号伝達手段の入力端
との間で互いに並列に接続され、互いに逆相の信号によ
って動作する第３及び第４の単位スイッチを有し、（ｄ
−２−２）第３の単位スイッチは第１の制御信号によっ
てその開閉が制御され、（ｄ−２−３）第４の単位スイ
ッチは第３の制御信号によってその開閉が制御される。
【００２４】更に望ましくは、制御信号供給部は、第２
の制御信号と論理反転の関係にある第４の制御信号をハ
ーフラッチに更に与える。そして第１のスイッチ部は、
（ｂ−１）互いに並列に接続され、互いに逆相の信号に
よって動作する第１及び第２の単位スイッチを備え、
（ｂ−２）第１の単位スイッチは第２の制御信号によっ
てその開閉が制御され、（ｂ−３）第２の単位スイッチ
は第４の制御信号によってその開閉が制御される。
【００２５】あるいは望ましくは、制御信号供給部は、
第１の制御信号と論理反転の関係にある第３の制御信号
を単位ラッチ回路に更に与える。そして第２の信号伝達
手段は、（ｄ−３）第２の信号伝達手段の入力端に接続
された入力端と、いずれか一方にフィードバック信号が
出力される一対の出力端と、を有する信号処理部と、
（ｄ−４）信号処理部の一対の出力端に接続された一対
の入力端と、フィードバック信号を選択的に出力する出
力端と、を有する第２のスイッチ部とを備える。また第
２のスイッチ部は、（ｄ−４−１）第２のスイッチ部の
一対の入力端の間で直列に接続され、互いに逆相の信号
によって動作する第３及び第４の単位スイッチを備え、
（ｄ−４−２）第３及び第４の単位スイッチは第２の信
号伝達手段の出力端において共通に接続され、（ｄ−４
−３）第３の単位スイッチは第１の制御信号によってそ
の開閉が制御され、（ｄ−４−４）第４の単位スイッチ
は第４の制御信号によってその開閉が制御される。この
場合においても、更に望ましくは、制御信号供給部は、
第２の制御信号と論理反転の関係にある第４の制御信号
をハーフラッチに更に与える。そして第１のスイッチ部
は、（ｂ−１）互いに並列に接続され、互いに逆相の信
号によって動作する第１及び第２の単位スイッチを備
え、（ｂ−２）第１の単位スイッチは第２の制御信号に
よってその開閉が制御され、（ｂ−３）第２の単位スイ
ッチは第４の制御信号によってその開閉が制御される。
【００２６】望ましくは第１の制御信号は、クロック信
号と正論理関係にする。
【００２７】更に望ましくは第２の制御信号はクロック
信号と負論理関係にする。
【００２８】望ましくは制御信号供給部は、第２の制御
信号を入力して第４の制御信号を出力する第１のインバ
ータと、第１の制御信号を入力して第２の制御信号を出
力する第２のインバータと、第３の制御信号を入力して
第１の制御信号を出力する第３のインバータと、を備え
る。
【００２９】また制御信号供給部は、クロック信号を入
力して第３の制御信号を出力する第４のインバータを更
に備えてもよい。
【００３０】あるいは制御信号供給部は、クロック信号
を入力して第３の制御信号を出力する第１のインバータ
と、第３の制御信号を入力して第１の制御信号を出力す
る第２のインバータと、クロック信号を入力して第２の
制御信号を出力する第３のインバータと、第２の制御信
号を入力して第４の制御信号を出力する第４のインバー
タと、を備える。
【００３１】望ましくは制御信号供給部は、クロック信
号を入力して第３の制御信号を出力する第１のインバー
タと、第３の制御信号を入力して第１の制御信号を出力
する第２のインバータと、クロック信号を入力して第４
の制御信号を出力するバッファと、第４の制御信号を入
力して第２の制御信号を出力する第３のインバータと、
を備える。
【００３２】またバッファは、直列に接続された第１乃
至第２の単位インバータを備えてもよい。
【００３３】
【作用】第１のスイッチ部を制御する第２の制御信号の
変化は、第２の信号伝達手段を制御する第１の制御信号
の変化以後で行われるので、第２の信号伝達手段がデー
タの保持を行っている期間の最後までデータの更新が開
始されることはない。
【００３４】第１のスイッチ部が第２の制御信号の他に
第４の制御信号を必要とする場合でも、第４の制御信号
の変化は第２の制御信号の変化よりも遅いので、第１の
制御信号の変化に先立って第４の制御信号が変化するこ
とはなく、第２の信号伝達手段がデータの保持を行って
いる期間の最後までデータの更新が開始されることはな
い。
【００３５】また、第２の信号伝達手段が第１の制御信
号の他に第３の制御信号を必要とする場合でも、第３の
制御信号の変化は第１の制御信号の変化よりも早いの
で、第３の制御信号の変化に先立って第２の制御信号が
変化することはなく、第２の信号伝達手段がデータの保
持を行っている期間の最後までデータの更新が開始され
ることはない。
【００３６】このため、データの入力（更新）時でも信
号の衝突が起こらず、半導体装置の消費電力は低減でき
る。
【００３７】また、第２の信号伝達手段をクロックド・
ゲートで構成することにより、データの入力（更新）動
作時には第２の信号伝達手段において電源からグラウン
ドへの経路が完全に遮断され、第２の信号伝達手段はほ
とんど電力を消費しない。
【００３８】
【実施例】 第１実施例．図１にこの発明の一実施例であるシフトレ
ジスタの回路構成を示す。シフトレジスタは単位ラッチ
２０００が複数直列に接続されており、単位ラッチ２０
００は一対のハーフラッチ１０１から構成されている。
一対のハーフラッチのうち、左側に位置する方はマス
タ、右側に位置する方はスレーブと呼ばれる。制御信号
発生器３０は、直列に接続されたハーフラッチ１０１の
各々に制御信号Ｔ１，Ｔ１Ｃ，Ｔ２，Ｔ２Ｃを供給して
いる。ハーフラッチ１０１はこれらの制御信号を受ける
制御信号入力端Ｉ１，Ｉ２，Ｉ３，Ｉ４を有する。左側
のハーフラッチ１０１と右側のハーフラッチ１０１では
各制御信号入力端子に与えられる制御信号は異なる。こ
れはハーフラッチ１０１が一対となって、即ちマスタ、
スレーブとして単位ラッチ２０００を構成するためであ
る。
【００３９】制御信号発生器３０は、直列に接続された
４つのインバータ３１，３２，３３，３４から構成され
ている。インバータ３１はクロック信号ＣＬＫを入力
し、これを反転させて制御信号Ｔ１Ｃを出力する。イン
バータ３２は制御信号Ｔ１Ｃを入力し、これを反転させ
て制御信号Ｔ１を出力する。インバータ３３は制御信号
Ｔ１を入力し、これを反転させて制御信号Ｔ２Ｃを出力
する。インバータ３４は制御信号Ｔ２Ｃを入力し、これ
を反転させて制御信号Ｔ２を出力する。
【００４０】従って、制御信号Ｔ１，Ｔ２はクロック信
号ＣＬＫと正論理関係にあり、制御信号Ｔ１Ｃ，Ｔ２Ｃ
はクロック信号ＣＬＫと負論理関係にある。そして、ク
ロック信号、制御信号Ｔ１Ｃ，Ｔ１，Ｔ２Ｃ，Ｔ２の順
に遅延してゆく。
【００４１】図２はハーフラッチ１０１の内部構成を示
したものである。構成態様は、図９、図１０に示された
ハーフラッチ１００と同じであるが、与えられる制御信
号が異なる。
【００４２】入力線１はハーフラッチ１０１の入力信号
Ｄをトランスミッションゲート２１に導く。トランスミ
ッションゲート２１には信号線２を介してインバータ２
３が接続され、入力信号Ｄを反転して出力信号Ｑを出力
線３に与える。
【００４３】一方、出力線３にはインバータ２４が接続
され、トランスミッションゲート２２を介してインバー
タ２３へ出力信号Ｑを反転して得られる信号ＱＣを与え
る。
【００４４】トランスミッションゲート２１は、Ｎチャ
ンネルトランジスタ２１ａとＰチャンネルトランジスタ
２１ｂから構成されており、それぞれのゲートには制御
信号入力端子Ｉ３，Ｉ４が接続される。同様にしてトラ
ンスミッションゲート２２は、Ｎチャンネルトランジス
タ２２ａとＰチャンネルトランジスタ２２ｂから構成さ
れており、それぞれのゲートには制御信号入力端子Ｉ
２，Ｉ１が接続される。これを図１に示したハーフラッ
チ１０１のうち、左側に位置した方、即ちマスター側で
考えると、入力端子Ｉ１，Ｉ２，Ｉ３，Ｉ４にはそれぞ
れ制御信号Ｔ１，Ｔ１Ｃ，Ｔ２，Ｔ２Ｃが入力すること
になる。
【００４５】トランスミッションゲート２１とインバー
タ２３は入力信号Ｄを入力し、出力信号Ｑを出力するた
めのものであり、メイン部と総称される。また、トラン
スミッションゲート２２とインバータ２４は出力信号Ｑ
を保持するためのものであり、フィードバック部と総称
される。
【００４６】図３にハーフラッチ１０１の回路動作を表
すタイミングチャートを示す。以後、動作はマスタ側で
記述する。クロック信号ＣＬＫが時刻ｔ0 で立ち上がる
と、制御信号Ｔ１Ｃは時刻ｔ1 で立ち下がる。また制御
信号Ｔ１は時刻ｔ2 で立ち上がる。そして制御信号Ｔ２
Ｃは時刻ｔ3 で立ち下がり、制御信号Ｔ２は時刻ｔ4で
立ち上がる。
【００４７】クロック信号ＣＬＫが時刻ｔ5 で立ち下が
ると、制御信号Ｔ１Ｃは時刻ｔ6 で立ち上がる。また制
御信号Ｔ１は時刻ｔ7 で立ち上がる。そして制御信号Ｔ
２Ｃは時刻ｔ8 で立ち上がり、制御信号Ｔ２は時刻ｔ9
で立ち下がる。
【００４８】即ちメイン部は、遅いタイミングで変化す
る制御信号Ｔ２，Ｔ２Ｃにより動作し、フィードバック
部は早いタイミングで変化する制御信号Ｔ１，Ｔ１Ｃに
より動作する。図３においてハッチングが施された部分
は各トランジスタのＯＮ状態を示している。
【００４９】トランスミッションゲート２１を構成する
トランジスタ２１ａ，２１ｂのそれぞれのゲートには制
御信号Ｔ２，Ｔ２Ｃが入力されているので、トランジス
タ２１ａは制御信号Ｔ２が“Ｈ”の時にのみＯＮ状態と
なり、トランジスタ２１ｂは制御信号Ｔ２Ｃが“Ｌ”の
時にＯＮ状態となる。このためトランスミッションゲー
ト２１は時刻ｔ3 ，ｔ4 ，ｔ5 ，ｔ6 ，ｔ7 ，ｔ8 から
時刻ｔ9 においてＯＮしている。
【００５０】またトランスミッションゲート２２を構成
するトランジスタ２２ａ，２２ｂのそれぞれのゲートに
は制御信号Ｔ１Ｃ，Ｔ１が入力されているので、トラン
ジスタ２２ａは制御信号Ｔ１Ｃが“Ｈ”の時にのみＯＮ
状態となり、トランジスタ２２ｂは制御信号Ｔ１が
“Ｌ”の時にＯＮ状態となる。このためトランスミッシ
ョンゲート２２は時刻ｔ6 ，ｔ7 ，ｔ8 ，ｔ9 ，ｔ0 ，
ｔ1 から時刻ｔ2 においてＯＮしている。
【００５１】ハーフラッチ１０１のメイン部によるデー
タの入力（更新）動作は時刻ｔ3 ，ｔ4 ，ｔ5 ，ｔ6 ，
ｔ7 ，ｔ8 から時刻ｔ9 において行われる。この時間帯
では、トランスミッションゲート２１を介して信号線２
に入力信号Ｄが伝えられている。信号線２に伝えられた
信号はインバータ２３によって反転され、出力線３には
入力信号Ｄと負論理関係にある出力信号Ｑが伝えられ
る。
【００５２】ハーフラッチ１０１のフィードバック部に
よるデータの保持動作は時刻ｔ6 ，ｔ7 ，ｔ8 ，ｔ9 ，
ｔ0 ，ｔ1 から時刻ｔ2 において行われる。データの保
持動作はフィードバック部において出力信号Ｑを反転し
た信号ＱＣを信号線２に与え、インバータ２３と共に形
成するループにおいてデータを保持するものである。但
し、時刻ｔ6 は、新たな入力信号Ｄを得た時刻ｔ3 ，ｔ
4 近傍から相当時間経過しており、入力信号Ｄの論理反
転は終了して既に出力信号Ｑ、信号ＱＣの論理は確定し
ている。しかも、入力信号Ｄは信号ＱＣと正論理関係に
ある。
【００５３】従って、たとえ時刻ｔ6 ，ｔ7 ，ｔ8 ，か
ら時刻ｔ9 においてトランスミッションゲート２１，２
２の両方が開いていても、入力信号Ｄと信号ＱＣとが衝
突することはない。つまりトランスミッションゲート２
１がデータの保持を阻害することはない。
【００５４】一方、データの保持動作が終了する場合に
は、トランジスタ２２ａ，２２ｂのいずれもが時刻ｔ2
にはＯＮ状態を脱している。従って時刻ｔ2 よりも遅い
時刻ｔ3 ，ｔ4 でＯＮ状態になるトランジスタ２１ａ，
２１ｂはデータの保持動作が終了する前にトランスミッ
ションゲート２１をＯＮすることはない。
【００５５】そして時刻ｔ3 において、メイン部のトラ
ンスミッションゲート２１が開くことにより、データの
入力（更新）動作が始まる。
【００５６】つまりこの実施例ではトランスミッション
ゲート２１がＯＮするときにはトランスミッションゲー
ト２２がＯＦＦしている。よってたとえ、入力信号Ｄの
論理が更新され、更新前の入力信号と正論理関係にあっ
た信号ＱＣが更新後の入力信号と負論理関係になったと
しても、データの保持動作からデータの入力（更新）動
作へ移行する際に相反する信号の衝突はなく、余分な貫
通電流は流れない。この効果はスレーブ側のハーフラッ
チ１０１についても同様に得られる。
【００５７】第２実施例．図４にこの発明の第２実施例
に用いられるハーフラッチ１０２の構成を示す。第１実
施例と同様にハーフラッチ１０２は直列に接続される
（図１）。
【００５８】メイン部、即ちトランスミッションゲート
２１、インバータ２３、入力線１、信号線２、出力線
３、の構成は第１実施例で示されたラッチ１０１と同一
である。トランスミッションゲート２１を構成するトラ
ンジスタ２１ａ，２１ｂのそれぞれのゲートに制御信号
入力端子Ｉ３，Ｉ４が接続されるのもラッチ１０１と同
様である。
【００５９】一方、フィードバック部の構成はハーフラ
ッチ１０１とは異なる。出力線３には一対の出力端を有
する論理反転部２６が接続され、その一対の出力端に対
応する一対の入力端を有するスイッチ部２５が更に接続
されている。スイッチ部２５の出力は信号線２に接続さ
れている。
【００６０】スイッチ部２５は制御信号入力端子Ｉ２が
接続されるゲートを有するＮチャネルトランジスタ２５
ａ、制御信号入力端子Ｉ１が接続されるゲートを有する
Ｐチャネルトランジスタ２５ｂの直列接続から構成され
ている。そして、両トランジスタ２５ａ，２５ｂのドレ
インは共通して信号線２に接続されている。
【００６１】論理反転部２６は、いずれも出力線３に接
続されて出力信号Ｑが与えられるゲートを有するＮチャ
ネルトランジスタ２６ａと、Ｐチャネルトランジスタ２
６ｂとから構成されている。トランジスタ２６ｂのソー
スには電源７１が与えられ、ドレインにはトランジスタ
２５ｂのソースが接続されている。またトランジスタ２
６ａのソースはグラウンド７２に接続（接地）され、ド
レインにはトランジスタ２５ａのソースが接続されてい
る。このように構成されたスイッチ部２５及び論理反転
部２６は、制御信号Ｔ１，Ｔ１Ｃをクロックとして動作
するので、クロックド・ゲートと呼ばれる。
【００６２】図５にラッチ１０２の回路動作を表すタイ
ミングチャートを示す。ラッチ１０２に対する制御信号
Ｔ１，Ｔ１Ｃ，Ｔ２，Ｔ２Ｃの変化するタイミングは図
３と同じである。ここでもマスタ側の動作において記述
する。即ち、制御信号入力端子Ｉ１，Ｉ２，Ｉ３，Ｉ４
にはそれぞれ制御信号Ｔ１，Ｔ１Ｃ，Ｔ２，Ｔ２Ｃが与
えられる。
【００６３】この図においても、ハッチングを施した部
分はラッチ１０２内のトランジスタがＯＮしている期間
を表す。トランジスタ２１ａは時刻ｔ4 ，ｔ5 ，ｔ6 ，
ｔ7,t8 から時刻ｔ9 の間、トランジスタ２１ｂは時刻
ｔ3 ，ｔ4 ，ｔ5 ，ｔ6 ，ｔ7 から時刻ｔ8 の間、トラ
ンジスタ２５ａは時刻ｔ6 ，ｔ7 ，ｔ8 ，ｔ9 ，ｔ 0 か
ら時刻ｔ1 の間、トランジスタ２５ｂは時刻ｔ7 ，
ｔ8 ，ｔ9 ，ｔ0 ，ｔ1から時刻ｔ2 の間、それぞれＯ
Ｎしている。つまり、ハーフラッチ１０２のメイン部は
遅いタイミングで変化するクロック信号Ｔ２，Ｔ２Ｃに
より動作し、ハーフラッチ１０２のフィードバック部は
早いタイミングで変化するクロック信号Ｔ１，Ｔ１Ｃに
より動作する。
【００６４】ハーフラッチ１０２のメイン部によるデー
タの入力動作は、第１実施例に示したハーフラッチ１０
１と同様である。一方フィードバック部によるデータの
保持動作は、以下のようになる。
【００６５】スイッチ部２５において、トランジスタ２
５ａ，２５ｂのいずれかがＯＮ状態にあるときには、出
力信号Ｑは論理反転部２６によって反転され、そのいず
れかのドレインに、出力信号Ｑと負論理関係にある信号
ＱＣが与えられる場合がある。したがって、信号ＱＣが
信号線２に与えられる場合がある。ところがトランジス
タ２５ａ，２５ｂのいずれかがＯＮ状態にあるのは時刻
ｔ6 ，ｔ7 ，ｔ8 ，ｔ9 ，ｔ0 ，ｔ1 から時刻ｔ2 の間
であり、かつデータの入力（更新）動作が開始された時
刻ｔ3 ，ｔ4 からは相当時間が経過しているので、イン
バータ２３の動作は終了し、出力信号Ｑの論理は確定し
ている。したがって、データの入力動作からデータの保
持動作への遷移において信号線２において論理の異なる
信号が衝突することはなく、安定して出力信号Ｑ、信号
ＱＣが、それぞれ出力線３及び信号線２において保持さ
れる。
【００６６】更に、データの保持動作からデータの入力
（更新）動作への遷移においても、時刻ｔ2 から時刻ｔ
3 の間でトランジスタ２１ａ，２１ｂ，２５ａ，２５ｂ
がＯＦＦしているので、信号線２において論理の異なる
信号が衝突することはない。よって、いずれの遷移にお
いても貫通電流はほとんど流れない。
【００６７】更にこの遷移の際、トランスミッションゲ
ート２１がＯＮしているときにはスイッチ部２５におい
てトランジスタ２５ａ，２５ｂの両方がＯＦＦしている
ので、論理反転部２６を構成するトランジスタ２６ａ，
２６ｂのドレイン同士は接続されない。よって、電源７
１からグラウンド７２への経路が遮断されてるので、こ
のとき貫通電流はほとんど流れない。つまり、スイッチ
部２５及び論理反転部２６が構成するフィードバック部
は、入力信号Ｑの更新時にほとんど電力を消費しない。
この効果はスレーブ側のハーフラッチ１０２においても
同様に得られる。
【００６８】第３実施例．制御信号Ｔ１，Ｔ１Ｃ，Ｔ
２，Ｔ２Ｃをクロック信号ＣＬＫから生成するために
は、図１に示した制御信号発生器３０以外の構成も可能
である。
【００６９】図６は制御信号発生器４０の構成を示す回
路図である。制御信号発生器４０はハーフラッチ１０
１，１０２のいずれにも適用できる。
【００７０】インバータ４１，４２は直列に接続されて
おり、インバータ４１はクロック信号ＣＬＫを入力して
制御信号Ｔ１Ｃを生成する。インバータ４２は制御信号
Ｔ１Ｃを入力して制御信号Ｔ１を生成する。
【００７１】一方、インバータ４３，４４，４５は直列
に接続されており、インバータ４３に入力したクロック
信号ＣＬＫは３度反転され、インバータ４５から制御信
号Ｔ２Ｃが出力される。但し、制御信号Ｔ２Ｃは３度の
論理反転によって得られるため、２度の論理反転によっ
て得られる制御信号Ｔ１よりも遅いタイミングで変化す
ることになる。
【００７２】更にインバータ４３，４４，４５に対して
直列に接続されたインバータ４６によって制御信号Ｔ２
が生成される。従って、クロック信号ＣＬＫ、制御信号
Ｔ１Ｃ，Ｔ１，Ｔ２Ｃ，Ｔ２はこの順に遅延している。
また、制御信号Ｔ１，Ｔ２はクロック信号ＣＬＫと正論
理関係となり、制御信号Ｔ１Ｃ，Ｔ２Ｃはクロック信号
ＣＬＫと負論理関係となる。
【００７３】よって制御信号発生器４０を用いた場合で
も、第１及び第２実施例に示したのと同様のタイミング
に従ってハーフラッチ１０１，１０２が動作するため、
同様の効果が得られる。
【００７４】第４実施例．更に他の構成によって制御信
号Ｔ１，Ｔ１Ｃ，Ｔ２，Ｔ２Ｃをクロック信号ＣＬＫか
ら生成することができる。
【００７５】図７は制御信号発生器５０の構成を示す回
路図である。制御信号発生器５０はハーフラッチ１０
１，１０２のいずれにも適用できる。
【００７６】インバータ５１，５２は直列に接続されて
おり、インバータ５１はクロック信号ＣＬＫを入力して
制御信号Ｔ１Ｃを生成する。インバータ５２は制御信号
Ｔ１Ｃを入力して制御信号Ｔ１を生成する。即ち、制御
信号Ｔ１，Ｔ１Ｃの生成に関しては、第３実施例と同一
である。
【００７７】一方、インバータ５３，５４，５５は直列
に接続されており、インバータ５３に入力したクロック
信号ＣＬＫは２度反転され、インバータ５４から制御信
号Ｔ２が出力される。そしてインバータ５５には制御信
号Ｔ２が入力され、制御信号Ｔ２Ｃが出力される。よっ
て第１乃至第３実施例で説明した制御信号発生器３０，
４０，５０と同様に、制御信号Ｔ１，Ｔ２はクロック信
号ＣＬＫと正論理関係となり、制御信号Ｔ１Ｃ，Ｔ２Ｃ
はクロック信号ＣＬＫと負論理関係となる。
【００７８】ところが、第４実施例ではクロック信号Ｃ
ＬＫ、制御信号Ｔ１Ｃ，Ｔ１，Ｔ２Ｃはこの順に遅延し
ているものの、制御信号Ｔ２は制御信号Ｔ１と同じタイ
ミングで生成される。つまり、制御信号発生器５０から
制御信号Ｔ１，Ｔ１Ｃ，Ｔ２，Ｔ２Ｃをハーフラッチ１
０１あるいは１０２に与えた場合には、貫通電流が流れ
る可能性がある。
【００７９】これを詳細に説明するため、図８に制御信
号発生器５０から制御信号Ｔ１，Ｔ１Ｃ，Ｔ２，Ｔ２Ｃ
をラッチ１０１に与えた場合のタイミングチャートを示
す。トランジスタ２１ａは制御信号Ｔ２によってそのＯ
Ｎ／ＯＦＦが制御されるので、時刻ｔ2 にＯＮする。一
方データの保持動作を行うトランスミッションゲート２
２は時刻ｔ2 までＯＮしている。そこで時刻ｔ2 におい
ては瞬間的に信号線２において論理の異なる信号が衝突
する場合も生じる。
【００８０】しかしその衝突は瞬間的であり、したがっ
て貫通電流が流れたとしてもその流れる時間は図１１の
時刻ｔ12〜ｔ13で示される従来の場合と比較して非常に
短い。このため第４実施例においても貫通電流による電
力の消費は非常に低いものとなり、消費電流の低減の効
果がある。
【００８１】制御信号発生器５０から制御信号Ｔ１，Ｔ
１Ｃ，Ｔ２，Ｔ２Ｃをハーフラッチ１０２に与えた場合
も同様であり、第２実施例と同様にフィードバック部の
消費電力の更なる低減が可能である。
【００８２】
【発明の効果】以上のようにこの発明によれば、ハーフ
ラッチの第１のスイッチ部が第２の信号伝達手段に対し
て遅いタイミングで動作するので、入力端子に与えられ
る信号の更新時に異なる論理の信号の衝突が回避でき
る。このため、信号の衝突による余分な貫通電流が流れ
ないので、半導体装置の消費電力が低減できる。
【００８３】更に、第２の信号伝達手段をクロックド・
ゲートで構成すると、入力端子に与えられる信号の更新
時における第２の信号伝達手段の消費電力がほとんどな
くなるので、さらに半導体装置の消費電力を低減でき
る。
【図面の簡単な説明】
【図１】この発明の第１実施例を示す回路図である。
【図２】ラッチ１０１の構成を示す回路図である。
【図３】この発明の第１実施例の動作を説明するタイミ
ングチャートである。
【図４】この発明の第２実施例に適用されるハーフラッ
チ１０２の構成を示す回路図である。
【図５】この発明の第２実施例の動作を説明するタイミ
ングチャートである。
【図６】この発明の第３実施例に適用される制御信号発
生器４０の構成を示す回路図である。
【図７】この発明の第４実施例に適用される制御信号発
生器５０の構成を示す回路図である。
【図８】この発明の第４実施例の動作を説明するタイミ
ングチャートである。
【図９】従来の技術を説明する回路図である。
【図１０】従来の技術を説明する回路図である。
【図１１】従来の技術を説明する回路図である。
【符号の説明】 １０１，１０２ ハーフラッチ ２１、２２ トランスミッションゲート ２３、２４ インバータ ２１ａ，２２ａ，２５ａ，２６ａ Ｎチャネルトランジ
スタ ２１ｂ，２２ｂ，２５ｂ，２６ｂ Ｐチャネルトランジ
スタ ３０，４０，５０ 制御信号発生器 ３１〜３４，４１〜４６，５１〜５５ インバータ２０００ 単位ラッチ ＣＬＫ クロック信号 Ｔ１，Ｔ１Ｃ，Ｔ２，Ｔ２Ｃ 制御信号 Ｄ 入力信号 Ｑ 出力信号
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正内容】
【図１】
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正内容】
【図２】
【手続補正５】
【補正対象書類名】図面
【補正対象項目名】図４
【補正方法】変更
【補正内容】
【図４】
【手続補正６】
【補正対象書類名】図面
【補正対象項目名】図９
【補正方法】変更
【補正内容】
【図９】
【手続補正７】
【補正対象書類名】図面
【補正対象項目名】図１０
【補正方法】変更
【補正内容】
【図１０】

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 直列に接続された複数の単位ラッチ回路
    と、 同一のクロック信号をそれぞれ第１及び第２の処理時間
    で処理して得られ、前記クロック信号と実質的に同一の
    パルス幅の第１及び第２の制御信号を前記単位ラッチ回
    路の各々に与える制御信号供給部と、を備え、 前記第２の処理時間は前記第１の処理時間以上の長さで
    あり、 前記単位ラッチ回路の各々は、 （ａ）入力端子及び出力端子と、 （ｂ）前記入力端子に接続され、前記第２の制御信号に
    よってその開閉が制御される第１のスイッチ部と、 （ｃ）前記第１のスイッチ部を介して前記入力端子に接
    続された入力端と、前記出力端子に接続された出力端と
    を有し、論理反転の処理を行う第１の信号伝達手段と、 （ｄ）前記第１の信号伝達手段の出力端に接続された入
    力端と、前記第１の信号伝達手段の入力端に接続された
    出力端とを有し、前記第１の制御信号に従って、前記第
    １の信号伝達手段の出力に論理反転の処理を行って得ら
    れるフィードバック信号を出力する第２の信号伝達手段
    と、を有する半導体装置。
  2. 【請求項２】 前記制御信号供給部は、前記第２の制御
    信号を論理反転して得られる、第３の制御信号を前記単
    位ラッチ回路に更に与え、 前記第１のスイッチ部は、 （ｂ−１）互いに並列に接続され、互いに逆相の信号に
    よって動作する第１及び第２の単位スイッチを備え、 （ｂ−２）前記第１の単位スイッチは前記第２の制御信
    号によってその開閉が制御され、 （ｂ−３）前記第２の単位スイッチは前記第３の制御信
    号によってその開閉が制御される、請求項１記載の半導
    体装置。
  3. 【請求項３】 前記制御信号供給部は、それを論理反転
    して前記第１の制御信号が得られる第４の制御信号を前
    記単位ラッチ回路に更に与え、 前記第２の信号伝達手段は、 （ｄ−１）前記第２の信号伝達手段の前記入力端に接続
    された入力端及び前記フィードバック信号を出力する出
    力端とを有する信号処理部と、 （ｄ−２）前記信号処理部の出力端と前記第２の信号伝
    達手段の前記出力端との間に接続された第２のスイッチ
    部とを備え、 前記第２のスイッチ部は、 （ｄ−２−１）前記信号処理部の前記出力端と前記第１
    信号伝達手段の前記入力端との間で互いに並列に接続さ
    れ、互いに逆相の信号によって動作する第３及び第４の
    単位スイッチを有し、 （ｄ−２−２）前記第３の単位スイッチは前記第１の制
    御信号によってその開閉が制御され、 （ｄ−２−３）前記第４の単位スイッチは前記第４の制
    御信号によってその開閉が制御される、請求項２記載の
    半導体装置。
  4. 【請求項４】 前記制御信号供給部は、それを論理反転
    して前記第１の制御信号が得られる第４の制御信号を前
    記単位ラッチ回路に更に与え、 前記第２の信号伝達手段は、 （ｄ−３）前記第２の信号伝達手段の前記入力端に接続
    された入力端と、いずれか一方に前記フィードバック信
    号が出力される一対の出力端と、を有する信号処理部
    と、 （ｄ−４）前記信号処理部の前記一対の出力端に接続さ
    れた一対の入力端と、前記フィードバック信号を選択的
    に出力する出力端と、を有する第２のスイッチ部と、を
    備え、 前記第２のスイッチ部は、 （ｄ−４−１）前記第２のスイッチ部の前記一対の入力
    端の間で直列に接続され、互いに逆相の信号によって動
    作する第３及び第４の単位スイッチを備え、 （ｄ−４−２）前記第３及び第４の単位スイッチは前記
    第２の信号伝達手段の前記出力端において共通に接続さ
    れ、 （ｄ−４−３）前記第３の単位スイッチは前記第１の制
    御信号によってその開閉が制御され、 （ｄ−４−４）前記第４の単位スイッチは前記第４の制
    御信号によってその開閉が制御される、請求項２記載の
    半導体装置。
  5. 【請求項５】 前記第１の制御信号は、前記クロック信
    号と正論理関係にある請求項３又は４のいずれかに記載
    の半導体装置。
  6. 【請求項６】 前記第２の制御信号は前記クロック信号
    と負論理関係にある請求項５記載の半導体装置。
  7. 【請求項７】 前記制御信号供給部は、 前記第２の制御信号を入力して前記第４の制御信号を出
    力する第１のインバータと、 前記第１の制御信号を入力して前記第２の制御信号を出
    力する第２のインバータと、 前記第３の制御信号を入力して前記第１の制御信号を出
    力する第３のインバータと、を備える、請求項６記載の
    半導体装置。
  8. 【請求項８】 前記制御信号供給部は、クロック信号を
    入力して前記第３の制御信号を出力する第４のインバー
    タを更に備える請求項７記載の半導体装置。
  9. 【請求項９】 前記制御信号供給部は、 前記クロック信号を入力して前記第３の制御信号を出力
    する第１のインバータと、 前記第３の制御信号を入力して前記第１の制御信号を出
    力する第２のインバータと、 前記クロック信号を入力して前記第２の制御信号を出力
    する第３のインバータと、 前記第２の制御信号を入力して前記第４の制御信号を出
    力する第４のインバータと、を備える請求項６記載の半
    導体装置。
  10. 【請求項１０】 前記第２の制御信号は前記クロック信
    号と正論理関係にある請求項５記載の半導体装置。
  11. 【請求項１１】 前記制御信号供給部は、 前記クロック信号を入力して前記第３の制御信号を出力
    する第１のインバータと、 前記第３の制御信号を入力して前記第１の制御信号を出
    力する第２のインバータと、 前記クロック信号を入力して前記第２の制御信号を出力
    する第３のインバータと、 前記第２の制御信号を入力して前記第４の制御信号を出
    力する第４のインバータと、を備える請求項１０記載の
    半導体装置。
  12. 【請求項１２】 前記第３のインバータは、直列に接続
    された第１乃至第２の単位インバータを備えた請求項９
    記載の半導体装置。
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