JPH065091A - Semiconductor device - Google Patents
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- JPH065091A JPH065091A JP4164826A JP16482692A JPH065091A JP H065091 A JPH065091 A JP H065091A JP 4164826 A JP4164826 A JP 4164826A JP 16482692 A JP16482692 A JP 16482692A JP H065091 A JPH065091 A JP H065091A
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- Logic Circuits (AREA)
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Abstract
Description
【0001】[0001]
【産業上の利用分野】この発明は半導体集積回路に関
し、特にラッチに関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit, and more particularly to a latch.
【0002】[0002]
【従来の技術】図9に従来の一般的なシフトレジスタの
構成の概要を示す。制御信号発生器60はクロックCL
Kから制御信号T,TCを発生させる。制御信号T,T
Cは互いに負論理関係にあり、直列に接続されたスタテ
ィックラッチ100のいずれにも供給される。2. Description of the Related Art FIG. 9 shows an outline of the configuration of a conventional general shift register. The control signal generator 60 has a clock CL
The control signals T and TC are generated from K. Control signals T, T
C has a negative logic relationship with each other and is supplied to any of the static latches 100 connected in series.
【0003】一般的には、制御信号発生器60にはクロ
ック信号CLKが入力され、インバータ61、62によ
りクロックと正論理関係の制御信号Tと、負論理関係の
制御信号TCが生成される。これら2つの制御信号の間
には、インバータ62に起因する遅延関係がある。Generally, the clock signal CLK is input to the control signal generator 60, and the inverters 61 and 62 generate a control signal T having a positive logic relationship with the clock and a control signal TC having a negative logic relationship. There is a delay relationship due to the inverter 62 between these two control signals.
【0004】図10にスタティックラッチ100の内部
構成を示す。入力線1はスタティックラッチ100の入
力信号Dをトランスミッションゲート21に導く。トラ
ンスミッションゲート21には信号線2を介してインバ
ータ23が接続され、インバータ23は入力信号Dを反
転して出力信号Qを出力線3に与える。FIG. 10 shows the internal structure of the static latch 100. The input line 1 guides the input signal D of the static latch 100 to the transmission gate 21. An inverter 23 is connected to the transmission gate 21 via a signal line 2, and the inverter 23 inverts the input signal D and supplies an output signal Q to the output line 3.
【0005】一方、出力線3にはインバータ24が接続
され、トランスミッションゲート22を介してインバー
タ23へ出力信号Qを反転して得られる信号QCを与え
る。On the other hand, an inverter 24 is connected to the output line 3 and gives a signal QC obtained by inverting the output signal Q to the inverter 23 via the transmission gate 22.
【0006】トランスミッションゲート21は、Nチャ
ンネルトランジスタ21aとPチャンネルトランジスタ
21bから構成されており、それぞれのゲートには制御
信号T,TCが入力する。同様にしてトランスミッショ
ンゲート22は、Nチャンネルトランジスタ22aとP
チャンネルトランジスタ22bから構成されており、そ
れぞれのゲートには制御信号TC,Tが入力する。The transmission gate 21 is composed of an N-channel transistor 21a and a P-channel transistor 21b, and control signals T and TC are input to the respective gates. Similarly, the transmission gate 22 includes an N-channel transistor 22a and a P-channel transistor 22a.
It is composed of a channel transistor 22b, and control signals TC and T are input to the respective gates.
【0007】トランスミッションゲート21とインバー
タ23は入力信号Dを入力し、出力信号Qを出力するた
めのものであり、メイン部と総称される。また、トラン
スミッションゲート22とインバータ24は出力信号Q
を保持するためのものであり、フィードバック部と総称
される。The transmission gate 21 and the inverter 23 are for inputting an input signal D and outputting an output signal Q, and are collectively called a main section. Further, the transmission gate 22 and the inverter 24 output the output signal Q.
And is collectively referred to as a feedback unit.
【0008】図11は、図9及び図10に示したラッチ
100の回路動作を表すタイミングチャートである。イ
ンバータ61にクロック信号CLKが入力されると、イ
ンバータ61によって時間(t12−t11)だけ遅延して
クロック信号CLKと負論理関係の制御信号TCが、更
にインバータ62によって時間(t13−t12)だけ遅延
してクロック信号CLKと正論理関係の制御信号Tが、
それぞれ生成される。制御信号Tは、クロック信号CL
Kから時間(t13−t11)だけ遅延することになる。FIG. 11 is a timing chart showing the circuit operation of the latch 100 shown in FIGS. 9 and 10. When the clock signal CLK is input to the inverter 61, the inverter 61 delays the time (t 12 -t 11 ) by a time (t 12 -t 11 ), and the control signal TC having a negative logic relationship with the clock signal CLK is further input by the inverter 62 by the time (t 13 -t 11 ). 12 ) The control signal T having a positive logic relationship with the clock signal CLK is delayed by
Generated respectively. The control signal T is the clock signal CL
It will be delayed from K by a time (t 13 −t 11 ).
【0009】これらの制御信号T,TCに基づく、トラ
ンスミッションゲート21、22の動作を、トランジス
タ21a,21b,22a,22bの動作期間で説明さ
れる。図中ハッチングを施した部分は、それぞれのトラ
ンジスタがON状態にあることをしめす。The operation of the transmission gates 21 and 22 based on these control signals T and TC will be described in the operation period of the transistors 21a, 21b, 22a and 22b. The hatched portions in the figure indicate that the respective transistors are in the ON state.
【0010】図10に示したラッチ100の動作は、メ
イン部によるデータの入力(更新)動作とフィードバッ
ク部によるデータの保持動作に分けて考えることができ
る。即ちメイン部においてトランスミッションゲート2
1がONすることにより入力信号Dを取り込み、フィー
ドバック部におけるトランスミッションゲート22がO
Nすることにより出力信号Qの保持が行われる。The operation of the latch 100 shown in FIG. 10 can be divided into a data input (update) operation by the main section and a data holding operation by the feedback section. That is, the transmission gate 2 in the main section
When 1 is turned on, the input signal D is taken in, and the transmission gate 22 in the feedback section becomes O
The output signal Q is held by setting N.
【0011】制御信号Tが“H”、制御信号TCが
“L”の時(時刻t13〜t15)は、トランスミッション
ゲート21がON、トランスミッションゲート22がO
FFしている。よって入力線1に入力された入力信号D
は信号線2を経由してインバータ23に入力され、これ
を論理反転した出力信号Qが出力線3に出力される。[0011] control signal T is "H", when the control signal TC is "L" (time t 13 ~t 15) are the transmission gate 21 is ON, the transmission gate 22 is O
It is FF. Therefore, the input signal D input to the input line 1
Is input to the inverter 23 via the signal line 2, and the output signal Q obtained by logically inverting the signal is output to the output line 3.
【0012】一方、制御信号Tが“L”、制御信号TC
が“H”の時(時刻t16〜t12)は、トランスミッショ
ンゲート22がON、トランスミッションゲート21が
OFFしている。よって、インバータ23、24はルー
プを形成し、出力線3において出力信号Qが、信号線2
において出力信号Qの論理反転された信号QCが、それ
ぞれ安定に保持される。On the other hand, the control signal T is "L" and the control signal TC is
There when "H" (time t 16 ~t 12) are the transmission gate 22 is ON, the transmission gate 21 is turn OFF. Therefore, the inverters 23 and 24 form a loop, and the output signal Q at the output line 3 is
At, the signal QC obtained by logically inverting the output signal Q is stably held.
【0013】このようにメイン部によるデータの入力
(更新)動作とフィードバック部によるデータの保持動
作がラッチ100において繰り返され、図9に示された
シフトレジスタは、次々とその値を更新してゆく。In this way, the data input (update) operation by the main section and the data holding operation by the feedback section are repeated in the latch 100, and the shift register shown in FIG. 9 updates its value one after another. .
【0014】[0014]
【発明が解決しようとする課題】しかし、トランスミッ
ションゲート21,22はいずれも並列に接続された相
補的な導電型の2つのトランジスタから構成されてお
り、又これらのトランジスタのON/OFFを制御する
制御信号T,TCの変化には(t13−t12)若しくは
(t16−t15)の時間差が生じているので、これらの時
間帯においてはトランスミッションゲート21,22の
いずれもがONしている。これは図11においてハッチ
ングが施された部分が同一時刻において複数あることで
示される。However, each of the transmission gates 21 and 22 is composed of two transistors of complementary conductivity type connected in parallel, and controls ON / OFF of these transistors. control signal T, since the change in TC has arisen time difference (t 13 -t 12) or (t 16 -t 15), none of the transmission gates 21 and 22 at these times is turned oN There is. This is indicated by a plurality of hatched portions at the same time in FIG.
【0015】時刻t15から時刻t16においては、未だト
ランジスタ21aがON状態のままトランジスタ22a
がONし始める。従ってトランスミッションゲート2
1,22はこの時間帯においていずれもONしており、
入力信号Dと信号QCとが信号線2に伝えられる。しか
し図9に示すように、直列に接続されたラッチ100に
は同じ制御信号T,TCが与えられているので、あるラ
ッチ100がフィードバック部によるデータ保持動作を
開始しようとするときに、その前段のラッチ100が新
たな信号(前段のラッチ100の出力信号Qであり、そ
れに続くラッチ100の入力信号Dでもある)を送り込
んでくることはない。そして入力信号Dに対するインバ
ータ23による論理反転は時刻t15の時点では既に終了
している。From time t 15 to time t 16 , the transistor 21a is still in the ON state and the transistor 22a is still in the ON state.
Turns on. Therefore transmission gate 2
Both 1 and 22 are ON in this time zone,
The input signal D and the signal QC are transmitted to the signal line 2. However, as shown in FIG. 9, since the same control signals T and TC are given to the latch 100 connected in series, when a certain latch 100 tries to start the data holding operation by the feedback section, the preceding stage Latch 100 does not send in a new signal (which is the output signal Q of the latch 100 of the previous stage and also the input signal D of the latch 100 following it). The logical inversion of the input signal D by the inverter 23 has already been completed at time t 15 .
【0016】よって時刻t15から時刻t16においてはト
ランスミッションゲート21,22のいずれもが開いて
いることがあっても、入力線1には入力信号Dが、信号
線2には入力信号Dと正論理関係にある信号QCが、そ
して出力線3には入力信号Dと負論理関係にある出力信
号Qが、それぞれ安定して与えられることになる。Therefore, from time t 15 to time t 16 , even if both transmission gates 21 and 22 are open, the input signal D is input to the input line 1 and the input signal D is input to the signal line 2. The signal QC having a positive logic relationship and the output signal Q having a negative logic relationship with the input signal D are stably supplied to the output line 3.
【0017】そして時刻t16になると、トランスミッシ
ョンゲート21を構成するトランジスタ21a,21b
のいずれもがOFFし、トランスミッションゲート22
を構成するトランジスタ22a,22bのいずれもがO
Nするので、ラッチ100はインバータ23,24が構
成するループによって、データを保持する状態となる。Then, at time t 16 , the transistors 21a and 21b forming the transmission gate 21 are formed.
Both of them turn off and the transmission gate 22
Both the transistors 22a and 22b forming
Therefore, the latch 100 is in a state of holding data by the loop formed by the inverters 23 and 24.
【0018】一方、時刻t12でトランジスタ21bがO
Nしてトランスミッションゲート21がONし、ラッチ
100はデータの保持動作からデータの入力動作へ遷移
しようとする状態になる。しかし、トランジスタ22b
も時刻t12以前から引き続いてまだON状態にあるた
め、トランスミッションゲート22は時刻t13までON
している。On the other hand, at time t 12 , the transistor 21b turns off.
Then, the transmission gate 21 is turned on, and the latch 100 is in a state of transitioning from the data holding operation to the data input operation. However, transistor 22b
Is still in the ON state from time t 12 onwards, the transmission gate 22 remains ON until time t 13.
is doing.
【0019】この場合には前段のラッチ100もデータ
の更新を行うので、時刻t12から時刻t13の間において
は、信号線1に新たに入力される出力信号Dの論理が、
信号線2に保持されている信号QCの論理と異なってい
る場合には、これらの信号が衝突してしてしまうことに
なる。このような異なる論理値を有する信号の衝突は大
きな貫通電流を発生させ、消費電力が増大するという問
題点を招来する。更に、信号が衝突している信号線2に
おいて信号の立ち上がり、立ち下がりが遅くなってしま
うため、この信号線2の電位を入力しているインバータ
23の消費電力も大きくなってしまう。In this case, since the latch 100 in the preceding stage also updates the data, the logic of the output signal D newly input to the signal line 1 is between the time t 12 and the time t 13 .
If the logic of the signal QC held in the signal line 2 is different, these signals will collide. Such collision of signals having different logic values causes a large through current, resulting in an increase in power consumption. Furthermore, since the rising and falling of the signal on the signal line 2 with which the signal collides is delayed, the power consumption of the inverter 23 that inputs the potential of the signal line 2 also increases.
【0020】上記のような通常の正反のクロックによる
ラッチの動作では、データの入力時において保持されて
いるデータと入力されてくるデータの論理が異なる場
合、正反のクロックの遅延が原因でメイン部とフィード
バック部のトランジスタが同時にONしているため、信
号の衝突が起こってしまう。また、上記のラッチにおい
て、フィードバック部のインバータ24は、データの保
持を行なう補助的な部分であるが、ラッチのデータが変
化するたびに、信号変化中に貫通電流が流れてしまい、
余分な電力を消費している。In the operation of the latch based on the normal positive / negative clock as described above, when the data held at the time of data input and the logic of the input data are different, the delay of the positive / negative clock causes the delay. Since the transistors in the main section and the feedback section are turned on at the same time, a signal collision will occur. Further, in the above latch, the inverter 24 of the feedback section is an auxiliary section for holding data, but a through current flows during a signal change every time the data in the latch changes,
It consumes extra power.
【0021】この発明は、上記のような異なる論理を有
する信号の衝突による余分な消費電力やフィードバック
部の消費電力を減らし、消費電力の小さい半導体装置を
提供することを目的としている。It is an object of the present invention to provide a semiconductor device with low power consumption by reducing the extra power consumption due to the collision of signals having different logics as described above and the power consumption of the feedback section.
【0022】[0022]
【課題を解決するための手段】この発明にかかる半導体
装置は、直列に接続された複数の単位ラッチ回路と、同
一のクロック信号をそれぞれ第1及び第2の処理時間で
処理して得られ、クロック信号と実質的に同一のパルス
幅の第1及び第2の制御信号を単位ラッチ回路の各々に
与える制御信号供給部と、を備える。そして、第2の処
理時間は第1の処理時間以上の長さである。また、単位
ラッチ回路の各々は、(a)入力端子及び出力端子と、
(b)入力端子に接続され、第2の制御信号によってそ
の開閉が制御される第1のスイッチ部と、(c)第1の
スイッチ部を介して入力端子に接続された入力端と、出
力端子に接続された出力端とを有し、論理反転の処理を
行う第1の信号伝達手段と、(d)第1の信号伝達手段
の出力端に接続された入力端と、第1の信号伝達手段の
入力端に接続された出力端とを有し、第1の制御信号に
従って、第1の信号伝達手段の出力に論理反転の処理を
行って得られるフィードバック信号を出力する第2の信
号伝達手段と、を有する。A semiconductor device according to the present invention is obtained by processing a plurality of unit latch circuits connected in series and the same clock signal in a first processing time and a second processing time, respectively. A control signal supply unit that supplies the first and second control signals having substantially the same pulse width as the clock signal to each of the unit latch circuits. Then, the second processing time is longer than the first processing time. Further, each of the unit latch circuits has (a) an input terminal and an output terminal,
(B) a first switch part connected to the input terminal and controlled to be opened and closed by a second control signal; (c) an input end connected to the input terminal via the first switch part; and an output A first signal transmitting unit having an output end connected to the terminal and performing logical inversion processing; (d) an input end connected to the output end of the first signal transmitting unit; and a first signal A second signal having an output end connected to an input end of the transmission means, and outputting a feedback signal obtained by performing logical inversion processing on the output of the first signal transmission means in accordance with the first control signal. And a transmission means.
【0023】望ましくは、制御信号供給部は、第2の制
御信号を論理反転して得られる、第3の制御信号を単位
ラッチ回路に更に与える。そして第1のスイッチ部は、
(b−1)互いに並列に接続され、互いに逆相の信号に
よって動作する第1及び第2の単位スイッチを備え、
(b−2)第1の単位スイッチは第2の制御信号によっ
てその開閉が制御され、(b−3)第2の単位スイッチ
は第3の制御信号によってその開閉が制御される。Preferably, the control signal supply section further applies a third control signal obtained by logically inverting the second control signal to the unit latch circuit. And the first switch part is
(B-1) includes first and second unit switches that are connected in parallel with each other and operate according to signals of opposite phases,
(B-2) Opening and closing of the first unit switch is controlled by the second control signal, and (b-3) Opening and closing of the second unit switch is controlled by the third control signal.
【0024】更に望ましくは、制御信号供給部は、それ
を論理反転して第1の制御信号が得られる第4の制御信
号を単位ラッチ回路に更に与える。そして第2の信号伝
達手段は、(d−1)第2の信号伝達手段の入力端に接
続された入力端及びフィードバック信号を出力する出力
端とを有する信号処理部と、(d−2)信号処理部の出
力端と第2の信号伝達手段の出力端との間に接続された
第2のスイッチ部とを備える。また第2のスイッチ部
は、(d−2−1)信号処理部の出力端と第1信号伝達
手段の入力端との間で互いに並列に接続され、互いに逆
相の信号によって動作する第3及び第4の単位スイッチ
を有し、(d−2−2)第3の単位スイッチは第1の制
御信号によってその開閉が制御され、(d−2−3)第
4の単位スイッチは第4の制御信号によってその開閉が
制御される。More preferably, the control signal supply section further provides a unit control circuit with a fourth control signal which is logically inverted to obtain the first control signal. The second signal transmission means includes (d-1) a signal processing unit having an input end connected to the input end of the second signal transmission means and an output end for outputting a feedback signal, and (d-2). The second switch unit is connected between the output end of the signal processing unit and the output end of the second signal transmission unit. The second switch section is connected in parallel between the output terminal of the (d-2-1) signal processing section and the input terminal of the first signal transmitting means, and operates according to signals having opposite phases. And (d-2-2) the third unit switch has its opening and closing controlled by the first control signal, and (d-2-3) the fourth unit switch has the fourth unit switch. The opening and closing is controlled by the control signal.
【0025】あるいは望ましくは、制御信号供給部は、
それを論理反転して第1の制御信号が得られる第4の制
御信号を単位ラッチ回路に更に与える。そして第2の信
号伝達手段は、(d−3)第2の信号伝達手段の入力端
に接続された入力端と、いずれか一方にフィードバック
信号が出力される一対の出力端と、を有する信号処理部
と、(d−4)信号処理部の一対の出力端に接続された
一対の入力端と、フィードバック信号を選択的に出力す
る出力端と、を有する第2のスイッチ部とを備える。ま
た第2のスイッチ部は、(d−4−1)第2のスイッチ
部の一対の入力端の間で直列に接続され、互いに逆相の
信号によって動作する第3及び第4の単位スイッチを備
え、(d−4−2)第3及び第4の単位スイッチは第2
の信号伝達手段の出力端において共通に接続され、(d
−4−3)第3の単位スイッチは第1の制御信号によっ
てその開閉が制御され、(d−4−4)第4の単位スイ
ッチは第4の制御信号によってその開閉が制御される。Alternatively, preferably, the control signal supply section is
It is logically inverted to give a fourth control signal for obtaining the first control signal to the unit latch circuit. The second signal transmission means has a signal having (d-3) an input end connected to the input end of the second signal transmission means, and a pair of output ends from which a feedback signal is output. The second switch unit has a processing unit, a pair of input ends connected to the pair of output ends of the signal processing unit (d-4), and an output end that selectively outputs the feedback signal. Further, the second switch section is composed of (d-4-1) third and fourth unit switches which are connected in series between the pair of input terminals of the second switch section and which are operated by signals having mutually opposite phases. And (d-4-2) the third and fourth unit switches are the second
Are commonly connected at the output ends of the signal transmission means of
-4-3) Opening and closing of the third unit switch is controlled by the first control signal, and (d-4-4) Opening and closing of the fourth unit switch is controlled by the fourth control signal.
【0026】望ましくは第1の制御信号は、クロック信
号と正論理関係にする。Preferably the first control signal has a positive logic relationship with the clock signal.
【0027】更に望ましくは第2の制御信号はクロック
信号と負論理関係にする。More preferably, the second control signal has a negative logic relationship with the clock signal.
【0028】望ましくは制御信号供給部は、第2の制御
信号を入力して第4の制御信号を出力する第1のインバ
ータと、第1の制御信号を入力して第2の制御信号を出
力する第2のインバータと、第3の制御信号を入力して
第1の制御信号を出力する第3のインバータと、を備え
る。Preferably, the control signal supply unit receives the second control signal and outputs the fourth control signal, and the first inverter inputs the first control signal and outputs the second control signal. And a third inverter that inputs the third control signal and outputs the first control signal.
【0029】また制御信号供給部は、クロック信号を入
力して第3の制御信号を出力する第4のインバータを更
に備えてもよい。The control signal supply unit may further include a fourth inverter which inputs the clock signal and outputs the third control signal.
【0030】あるいは制御信号供給部は、クロック信号
を入力して第3の制御信号を出力する第1のインバータ
と、第3の制御信号を入力して第1の制御信号を出力す
る第2のインバータと、クロック信号を入力して第2の
制御信号を出力する第3のインバータと、第2の制御信
号を入力して第4の制御信号を出力する第4のインバー
タと、を備える。Alternatively, the control signal supply unit receives the clock signal and outputs the third control signal, and the second inverter outputs the first control signal and the third control signal. An inverter, a third inverter that inputs a clock signal and outputs a second control signal, and a fourth inverter that inputs a second control signal and outputs a fourth control signal are provided.
【0031】あるいは、第2の制御信号はクロック信号
と正論理関係にする。Alternatively, the second control signal has a positive logic relationship with the clock signal.
【0032】望ましくは制御信号供給部は、クロック信
号を入力して第3の制御信号を出力する第1のインバー
タと、第3の制御信号を入力して第1の制御信号を出力
する第2のインバータと、クロック信号を入力して第2
の制御信号を出力する第3のインバータと、第2の制御
信号を入力して第4の制御信号を出力する第4のインバ
ータと、を備える。Preferably, the control signal supply unit inputs a clock signal and outputs a third control signal, and a second inverter which inputs a third control signal and outputs a first control signal. Second inverter and clock signal input
And a fourth inverter which outputs the fourth control signal by inputting the second control signal.
【0033】また第3のインバータは、直列に接続され
た第1乃至第2の単位インバータを備えてもよい。Further, the third inverter may include first to second unit inverters connected in series.
【0034】[0034]
【作用】第1のスイッチ部を制御する第2の制御信号の
変化は、第2の信号伝達手段を制御する第1の制御信号
の変化以後で行われるので、第2の信号伝達手段がデー
タの保持を行っている期間の最後までデータの更新が開
始されることはない。Since the change of the second control signal for controlling the first switch section is performed after the change of the first control signal for controlling the second signal transmitting means, the second signal transmitting means is operated by the data. The data update will not start until the end of the period in which the data is retained.
【0035】第1のスイッチ部が第2の制御信号の他に
第3の制御信号を必要とする場合でも、第3の制御信号
の変化は第2の制御信号の変化よりも遅いので、第1の
制御信号の変化に先立って第3の制御信号が変化するこ
とはなく、第2の信号伝達手段がデータの保持を行って
いる期間の最後までデータの更新が開始されることはな
い。Even when the first switch section requires the third control signal in addition to the second control signal, the change in the third control signal is slower than the change in the second control signal. The third control signal does not change prior to the change of the first control signal, and the data update is not started until the end of the period in which the second signal transmission unit holds the data.
【0036】また、第2の信号伝達手段が第1の制御信
号の他に第4の制御信号を必要とする場合でも、第4の
制御信号の変化は第1の制御信号の変化よりも早いの
で、第4の制御信号の変化に先立って第2の制御信号が
変化することはなく、第2の信号伝達手段がデータの保
持を行っている期間の最後までデータの更新が開始され
ることはない。Further, even when the second signal transmission means requires the fourth control signal in addition to the first control signal, the change of the fourth control signal is faster than the change of the first control signal. Therefore, the second control signal does not change prior to the change of the fourth control signal, and the update of the data is started until the end of the period in which the second signal transmission unit holds the data. There is no.
【0037】このため、データの入力(更新)時でも信
号の衝突が起こらず、半導体装置の消費電力は低減でき
る。Therefore, signal collision does not occur even when data is input (updated), and the power consumption of the semiconductor device can be reduced.
【0038】また、第2の信号伝達手段をクロックド・
ゲートで構成することにより、データの入力(更新)動
作時には第2の信号伝達手段において電源からグラウン
ドへの経路が完全に遮断され、第2の信号伝達手段はほ
とんど電力を消費しない。Further, the second signal transmission means is a clocked circuit.
By configuring with a gate, the path from the power supply to the ground is completely cut off in the second signal transmission means during the data input (update) operation, and the second signal transmission means consumes almost no power.
【0039】[0039]
第1実施例.図1にこの発明の一実施例であるシフトレ
ジスタの回路構成を示す。制御信号発生器30は、直列
に接続されたスタティックラッチ101の各々に制御信
号T1,T1C,T2,T2Cを供給している。First embodiment. FIG. 1 shows a circuit configuration of a shift register which is an embodiment of the present invention. The control signal generator 30 supplies control signals T1, T1C, T2, T2C to each of the static latches 101 connected in series.
【0040】制御信号発生器30は、直列に接続された
4つのインバータ31,32,33,34から構成され
ている。インバータ31はクロック信号CLKを入力
し、これを反転させて制御信号T1Cを出力する。イン
バータ32は制御信号T1Cを入力し、これを反転させ
て制御信号T1を出力する。インバータ33は制御信号
T1を入力し、これを反転させて制御信号T2Cを出力
する。インバータ34は制御信号T2Cを入力し、これ
を反転させて制御信号T2を出力する。The control signal generator 30 is composed of four inverters 31, 32, 33 and 34 connected in series. The inverter 31 inputs the clock signal CLK, inverts the clock signal CLK, and outputs the control signal T1C. The inverter 32 receives the control signal T1C, inverts it, and outputs the control signal T1. The inverter 33 receives the control signal T1 and inverts it to output the control signal T2C. The inverter 34 receives the control signal T2C, inverts it, and outputs the control signal T2.
【0041】従って、制御信号T1,T2はクロック信
号CLKと正論理関係にあり、制御信号T1C,T2C
はクロック信号CLKと負論理関係にある。そして、ク
ロック信号、制御信号T1C,T1,T2C,T2の順
に遅延してゆく。Therefore, the control signals T1 and T2 have a positive logic relationship with the clock signal CLK, and the control signals T1C and T2C.
Has a negative logic relationship with the clock signal CLK. Then, the clock signal and the control signals T1C, T1, T2C, and T2 are delayed in this order.
【0042】図2はラッチ101の内部構成を示したも
のである。構成態様は、図9、図10に示されたラッチ
100と同じであるが、与えられる制御信号が異なる。FIG. 2 shows the internal structure of the latch 101. The configuration mode is the same as that of the latch 100 shown in FIGS. 9 and 10, but the applied control signal is different.
【0043】入力線1はラッチ101の入力信号Dをト
ランスミッションゲート21に導く。トランスミッショ
ンゲート21には信号線2を介してインバータ23が接
続され、入力信号Dを反転して出力信号Qを出力線3に
与える。The input line 1 guides the input signal D of the latch 101 to the transmission gate 21. An inverter 23 is connected to the transmission gate 21 via a signal line 2 and inverts an input signal D to give an output signal Q to an output line 3.
【0044】一方、出力線3にはインバータ24が接続
され、トランスミッションゲート22を介してインバー
タ23へ出力信号Qを反転して得られる信号QCを与え
る。On the other hand, an inverter 24 is connected to the output line 3 and gives a signal QC obtained by inverting the output signal Q to the inverter 23 via the transmission gate 22.
【0045】トランスミッションゲート21は、Nチャ
ンネルトランジスタ21aとPチャンネルトランジスタ
21bから構成されており、それぞれのゲートには制御
信号T2,T2Cが入力する。同様にしてトランスミッ
ションゲート22は、Nチャンネルトランジスタ22a
とPチャンネルトランジスタ22bから構成されてお
り、それぞれのゲートには制御信号T1C,T1が入力
する。The transmission gate 21 is composed of an N-channel transistor 21a and a P-channel transistor 21b, and control signals T2 and T2C are input to the respective gates. Similarly, the transmission gate 22 includes an N-channel transistor 22a.
And P-channel transistor 22b, and control signals T1C and T1 are input to their respective gates.
【0046】トランスミッションゲート21とインバー
タ23は入力信号Dを入力し、出力信号Qを出力するた
めのものであり、メイン部と総称される。また、トラン
スミッションゲート22とインバータ24は出力信号Q
を保持するためのものであり、フィードバック部と総称
される。The transmission gate 21 and the inverter 23 are for inputting the input signal D and outputting the output signal Q, and are collectively called a main part. Further, the transmission gate 22 and the inverter 24 output the output signal Q.
And is collectively referred to as a feedback unit.
【0047】図3にラッチ101の回路動作を表すタイ
ミングチャートを示す。クロック信号CLKが時刻t0
で立ち上がると、制御信号T1Cは時刻t1 で立ち下が
る。また制御信号T1は時刻t2 で立ち上がる。そして
制御信号T2Cは時刻t3 で立ち下がり、制御信号T2
は時刻t4 で立ち上がる。FIG. 3 shows a timing chart showing the circuit operation of the latch 101. The clock signal CLK is at time t 0
Rises, the control signal T1C falls at time t 1. The control signal T1 rises at time t 2. Then, the control signal T2C falls at time t 3 , and the control signal T2C
Rises at time t 4 .
【0048】クロック信号CLKが時刻t5 で立ち下が
ると、制御信号T1Cは時刻t6 で立ち上がる。また制
御信号T1は時刻t7 で立ち上がる。そして制御信号T
2Cは時刻t8 で立ち上がり、制御信号T2は時刻t9
で立ち下がる。When the clock signal CLK falls at time t 5 , the control signal T1C rises at time t 6 . The control signal T1 rises at time t 7. And the control signal T
2C rises at time t 8, the control signal T2 at time t 9
Get off at.
【0049】即ちメイン部は、遅いタイミングで変化す
る制御信号T2,T2Cにより動作し、フィードバック
部は早いタイミングで変化する制御信号T1,T1Cに
より動作する。図3においてハッチングが施された部分
は各トランジスタのON状態を示している。That is, the main section operates with the control signals T2 and T2C changing at a late timing, and the feedback section operates with the control signals T1 and T1C changing at an early timing. In FIG. 3, the hatched portion shows the ON state of each transistor.
【0050】トランスミッションゲート21を構成する
トランジスタ21a,21bのそれぞれのゲートには制
御信号T2,T2Cが入力されているので、トランジス
タ21aは制御信号T2が“H”の時にのみON状態と
なり、トランジスタ21bは制御信号T2Cが“L”の
時にON状態となる。このためトランスミッションゲー
ト21は時刻t3 ,t4 ,t5 ,t6 ,t7 ,t8 から
時刻t9 においてONしている。Since the control signals T2 and T2C are input to the respective gates of the transistors 21a and 21b which form the transmission gate 21, the transistor 21a is turned on only when the control signal T2 is "H", and the transistor 21b. Is turned on when the control signal T2C is "L". Thus transmission gate 21 is turned ON from the time t 3, t 4, t 5 , t 6, t 7, t 8 at time t 9.
【0051】またトランスミッションゲート22を構成
するトランジスタ22a,22bのそれぞれのゲートに
は制御信号T1C,T1が入力されているので、トラン
ジスタ22aは制御信号T1Cが“H”の時にのみON
状態となり、トランジスタ22bは制御信号T1が
“L”の時にON状態となる。このためトランスミッシ
ョンゲート22は時刻t6 ,t7 ,t8 ,t9 ,t0 ,
t1 から時刻t2 においてONしている。Further, since the control signals T1C and T1 are input to the gates of the transistors 22a and 22b which form the transmission gate 22, the transistor 22a is turned on only when the control signal T1C is "H".
Then, the transistor 22b is turned on when the control signal T1 is "L". Therefore, the transmission gate 22 operates at the times t 6 , t 7 , t 8 , t 9 , t 0 ,
It is turned on from time t 1 to time t 2 .
【0052】ラッチ101のメイン部によるデータの入
力(更新)動作は時刻t3 ,t4 ,t5 ,t6 ,t7 ,
t8 から時刻t9 において行われる。この時間帯では、
トランスミッションゲート21を介して信号線2に入力
信号Dが伝えられている。信号線2に伝えられた信号は
インバータ23によって反転され、出力線3には入力信
号Dと負論理関係にある出力信号Qが伝えられる。The data input (update) operation by the main part of the latch 101 is performed at times t 3 , t 4 , t 5 , t 6 , t 7 ,
It is performed from t 8 to time t 9 . In this time zone,
The input signal D is transmitted to the signal line 2 via the transmission gate 21. The signal transmitted to the signal line 2 is inverted by the inverter 23, and the output signal Q having a negative logic relationship with the input signal D is transmitted to the output line 3.
【0053】ラッチ101のフィードバック部によるデ
ータの保持動作は時刻t6 ,t7 ,t8 ,t9 ,t0 ,
t1 から時刻t2 において行われる。データの保持動作
はフィードバック部において出力信号Qを反転した信号
QCを信号線2に与え、インバータ23と共に形成する
ループにおいてデータを保持するものである。但し、時
刻t6 は、新たな入力信号Dを得た時刻t3 ,t4 近傍
から相当時間経過しており、入力信号Dの論理反転は終
了して既に出力信号Q、信号QCの論理は確定してい
る。しかも、入力信号Dは信号QCと正論理関係にあ
る。The data holding operation by the feedback portion of the latch 101 is performed at times t 6 , t 7 , t 8 , t 9 , t 0 ,
It is performed from t 1 to time t 2 . In the data holding operation, a signal QC obtained by inverting the output signal Q is applied to the signal line 2 in the feedback section, and the data is held in a loop formed together with the inverter 23. However, at time t 6 , a considerable amount of time has passed since the times t 3 and t 4 at which the new input signal D was obtained, the logic inversion of the input signal D is completed, and the logics of the output signal Q and the signal QC have already changed. It is confirmed. Moreover, the input signal D has a positive logic relationship with the signal QC.
【0054】従って、たとえ時刻t6 ,t7 ,t8 ,か
ら時刻t9 においてトランスミッションゲート21,2
2の両方が開いていても、入力信号Dと信号QCとが衝
突することはない。つまりトランスミッションゲート2
1がデータの保持を阻害することはない。Therefore, even at times t 6 , t 7 , t 8 to t 9 , transmission gates 21 and 2 are transmitted.
Even if both 2 are open, the input signal D and the signal QC do not collide. That is, transmission gate 2
1 does not hinder data retention.
【0055】一方、データの保持動作が終了する場合に
は、トランジスタ22a,22bのいずれもが時刻t2
にはON状態を脱している。従って時刻t2 よりも遅い
時刻t3 ,t4 でON状態になるトランジスタ21a,
21bはデータの保持動作が終了する前にトランスミッ
ションゲート21をONすることはない。On the other hand, when the data holding operation is completed, both the transistors 22a and 22b are turned on at time t 2.
Is out of the ON state. Therefore, at the times t 3 and t 4 which are later than the time t 2 , the transistor 21a, which is turned on,
21b does not turn on the transmission gate 21 before the data holding operation is completed.
【0056】そして時刻t3 において、メイン部のトラ
ンスミッションゲート21が開くことにより、データの
入力(更新)動作が始まる。Then, at time t 3 , the transmission gate 21 of the main section is opened to start the data input (update) operation.
【0057】つまりこの実施例ではトランスミッション
ゲート21がONするときにはトランスミッションゲー
ト22がOFFしている。よってたとえ、入力信号Dの
論理が更新され、更新前の入力信号と正論理関係にあっ
た信号QCが更新後の入力信号と負論理関係になったと
しても、データの保持動作からデータの入力(更新)動
作へ移行する際に相反する信号の衝突はなく、余分な貫
通電流は流れない。That is, in this embodiment, when the transmission gate 21 is turned on, the transmission gate 22 is turned off. Therefore, even if the logic of the input signal D is updated and the signal QC having the positive logic relationship with the input signal before the update has the negative logic relationship with the input signal after the update, the data holding operation inputs the data. When transitioning to the (update) operation, there is no conflict of signals that conflict with each other, and no extra through current flows.
【0058】第2実施例.図4にこの発明の第2実施例
に用いられるスタティックラッチ102の構成を示す。
第1実施例と同様にラッチ102は直列に接続される
(図1)。Second embodiment. FIG. 4 shows the configuration of the static latch 102 used in the second embodiment of the present invention.
The latches 102 are connected in series as in the first embodiment (FIG. 1).
【0059】メイン部、即ちトランスミッションゲート
21、インバータ23、入力線1、信号線2、出力線
3、の構成は第1実施例で示されたラッチ101と同一
である。トランスミッションゲート21を構成するトラ
ンジスタ21a,21bのそれぞれのゲートに制御信号
T2,T2Cが与えられるのもラッチ101と同様であ
る。The structure of the main part, that is, the transmission gate 21, the inverter 23, the input line 1, the signal line 2, and the output line 3 is the same as that of the latch 101 shown in the first embodiment. Similar to the latch 101, the control signals T2 and T2C are applied to the respective gates of the transistors 21a and 21b that form the transmission gate 21.
【0060】一方、フィードバック部の構成はラッチ1
01とは異なる。出力線3には一対の出力端を有する論
理反転部26が接続され、その一対の出力端に対応する
一対の入力端を有するスイッチ部25が更に接続されて
いる。スイッチ部25の出力は信号線2に接続されてい
る。On the other hand, the configuration of the feedback unit is the latch 1
Different from 01. A logic inverting section 26 having a pair of output terminals is connected to the output line 3, and a switch section 25 having a pair of input terminals corresponding to the pair of output terminals is further connected. The output of the switch unit 25 is connected to the signal line 2.
【0061】スイッチ部25は制御信号T1Cが入力さ
れるゲートを有するNチャネルトランジスタ25a、制
御信号T1が入力されるゲートを有するPチャネルトラ
ンジスタ25bの直列接続から構成されている。そし
て、両トランジスタ25a,25bのドレインは共通し
て信号線2に接続されている。The switch section 25 is composed of an N-channel transistor 25a having a gate to which the control signal T1C is input and a P-channel transistor 25b having a gate to which the control signal T1 is input, which are connected in series. The drains of both transistors 25a and 25b are commonly connected to the signal line 2.
【0062】論理反転部26は、いずれも出力線3に接
続されて出力信号Qが与えられるゲートを有するNチャ
ネルトランジスタ26aと、Pチャネルトランジスタ2
6bとから構成されている。トランジスタ26bのソー
スには電源71が与えられ、ドレインにはトランジスタ
25bのソースが接続されている。またトランジスタ2
6aのソースはグラウンド72に接続(接地)され、ド
レインにはトランジスタ25aのソースが接続されてい
る。このように構成されたスイッチ部25及び論理反転
部26は、制御信号T1,T1Cをクロックとして動作
するので、クロックド・ゲートと呼ばれる。The logic inverting section 26 is both connected to the output line 3 and has an N-channel transistor 26a having a gate to which an output signal Q is applied, and a P-channel transistor 2a.
6b and. The power source 71 is applied to the source of the transistor 26b, and the source of the transistor 25b is connected to the drain. Also transistor 2
The source of 6a is connected (grounded) to the ground 72, and the source of the transistor 25a is connected to the drain. The switch unit 25 and the logic inverting unit 26 configured as described above operate using the control signals T1 and T1C as clocks, and are therefore called clocked gates.
【0063】図5にラッチ102の回路動作を表すタイ
ミングチャートを示す。ラッチ102に対する制御信号
T1,T1C,T2,T2Cの変化するタイミングは図
3と同じである。FIG. 5 shows a timing chart showing the circuit operation of the latch 102. The timings at which the control signals T1, T1C, T2, T2C for the latch 102 change are the same as in FIG.
【0064】この図においても、ハッチングを施した部
分はラッチ102内のトランジスタがONしている期間
を表す。トランジスタ21aは時刻t4 ,t5 ,t6 ,
t7,t8 から時刻t9 の間、トランジスタ21bは時
刻t3 ,t4 ,t5 ,t6 ,t7 から時刻t8 の間、ト
ランジスタ25aは時刻t6 ,t7 ,t8 ,t9 ,t0
から時刻t1 の間、トランジスタ25bは時刻t7 ,t
8 ,t9 ,t0 ,t1から時刻t2 の間、それぞれON
している。つまり、ラッチ102のメイン部は遅いタイ
ミングで変化するクロック信号T2,T2Cにより動作
し、ラッチ102のフィードバック部は早いタイミング
で変化するクロック信号T1,T1Cにより動作する。Also in this figure, the hatched portion represents the period in which the transistor in the latch 102 is ON. Transistor 21a is time t 4, t 5, t 6 ,
t 7, between t 8 of time t 9, the transistor 21b is a time t 3, t 4, t 5 , t 6, between t 7 at time t 8, the transistor 25a is the time t 6, t 7, t 8 , t 9 , t 0
Between the time t 1, the transistor 25b is time t 7, t
ON from 8 , t 9 , t 0 , t 1 to time t 2.
is doing. That is, the main part of the latch 102 operates with the clock signals T2 and T2C changing at a late timing, and the feedback part of the latch 102 operates with the clock signals T1 and T1C changing at an early timing.
【0065】ラッチ102のメイン部によるデータの入
力動作は、第1実施例に示したラッチ101と同様であ
る。一方フィードバック部によるデータの保持動作は、
以下のようになる。The data input operation by the main part of the latch 102 is the same as that of the latch 101 shown in the first embodiment. On the other hand, the data holding operation by the feedback unit is
It looks like this:
【0066】スイッチ部25において、トランジスタ2
5a,25bのいずれかがON状態にあるときには、出
力信号Qは論理反転部26によって反転され、そのいず
れかのドレインに、出力信号Qと負論理関係にある信号
QCが与えられる場合がある。したがって、信号QCが
信号線2に与えられる場合がある。ところがトランジス
タ25a,25bのいずれかがON状態にあるのは時刻
t6 ,t7 ,t8 ,t9 ,t0 ,t1 から時刻t2 の間
であり、かつデータの入力(更新)動作が開始された時
刻t3 ,t4 からは相当時間が経過しているので、イン
バータ23の動作は終了し、出力信号Qの論理は確定し
ている。したがって、データの入力動作からデータの保
持動作への遷移において信号線2において論理の異なる
信号が衝突することはなく、安定して出力信号Q、信号
QCが、それぞれ出力線3及び信号線2において保持さ
れる。In the switch section 25, the transistor 2
When either 5a or 25b is in the ON state, the output signal Q may be inverted by the logic inverting unit 26, and the signal QC having a negative logic relationship with the output signal Q may be applied to the drain of either of them. Therefore, the signal QC may be given to the signal line 2. However the transistors 25a, the one of 25b is ON is between time t 6, t 7, t 8 , t 9, t 0, t 1 of time t 2, the and the input data (updated) Operation Since a considerable amount of time has passed from the times t 3 and t 4 at which the start of the, the operation of the inverter 23 ends and the logic of the output signal Q is fixed. Therefore, in the transition from the data input operation to the data holding operation, signals having different logics do not collide with each other on the signal line 2 and the output signals Q and QC are stably output on the output line 3 and the signal line 2, respectively. Retained.
【0067】更に、データの保持動作からデータの入力
(更新)動作への遷移においても、時刻t2 から時刻t
3 の間でトランジスタ21a,21b,25a,25b
がOFFしているので、信号線2において論理の異なる
信号が衝突することはない。よって、いずれの遷移にお
いても貫通電流はほとんど流れない。Further, also in the transition from the data holding operation to the data input (update) operation, from time t 2 to time t
Transistors 21a, 21b, 25a, 25b between 3
Is off, the signals having different logics do not collide with each other on the signal line 2. Therefore, a penetrating current hardly flows in any transition.
【0068】更にこの遷移の際、トランスミッションゲ
ート21がONしているときにはスイッチ部25におい
てトランジスタ25a,25bの両方がOFFしている
ので、論理反転部26を構成するトランジスタ26a,
26bのドレイン同士は接続されない。よって、電源7
1からグラウンド72への経路が遮断されてるので、こ
のとき貫通電流はほとんど流れない。つまり、スイッチ
部25及び論理反転部26が構成するフィードバック部
は、入力信号Qの更新時にほとんど電力を消費しない。Further, at this transition, when the transmission gate 21 is ON, both the transistors 25a and 25b in the switch section 25 are OFF, so that the transistors 26a,
The drains of 26b are not connected to each other. Therefore, power supply 7
Since the path from 1 to the ground 72 is cut off, almost no through current flows at this time. That is, the feedback unit formed by the switch unit 25 and the logic inverting unit 26 consumes almost no power when the input signal Q is updated.
【0069】第3実施例.制御信号T1,T1C,T
2,T2Cをクロック信号CLKから生成するために
は、図1に示した制御信号発生器30以外の構成も可能
である。Third Embodiment. Control signals T1, T1C, T
In order to generate 2, T2C from the clock signal CLK, a configuration other than the control signal generator 30 shown in FIG. 1 is possible.
【0070】図6は制御信号発生器40の構成を示す回
路図である。制御信号発生器40はラッチ101,10
2のいずれにも適用できる。FIG. 6 is a circuit diagram showing the configuration of the control signal generator 40. The control signal generator 40 includes latches 101 and 10
It can be applied to any of the two.
【0071】インバータ41,42は直列に接続されて
おり、インバータ41はクロック信号CLKを入力して
制御信号T1Cを生成する。インバータ42は制御信号
T1Cを入力して制御信号T1を生成する。Inverters 41 and 42 are connected in series, and inverter 41 inputs clock signal CLK and generates control signal T1C. The inverter 42 receives the control signal T1C and generates the control signal T1.
【0072】一方、インバータ43,44,45は直列
に接続されており、インバータ43に入力したクロック
信号CLKは3度反転され、インバータ45から制御信
号T2Cが出力される。但し、制御信号T2Cは3度の
論理反転によって得られるため、2度の論理反転によっ
て得られる制御信号T1よりも遅いタイミングで変化す
ることになる。On the other hand, the inverters 43, 44 and 45 are connected in series, the clock signal CLK input to the inverter 43 is inverted three times, and the inverter 45 outputs the control signal T2C. However, since the control signal T2C is obtained by logical inversion three times, it changes at a timing later than the control signal T1 obtained by logical inversion twice.
【0073】更にインバータ43,44,45に対して
直列に接続されたインバータ46によって制御信号T2
が生成される。従って、クロック信号CLK、制御信号
T1C,T1,T2C,T2はこの順に遅延している。
また、制御信号T1,T2はクロック信号CLKと正論
理関係となり、制御信号T1C,T2Cはクロック信号
CLKと負論理関係となる。Further, the control signal T2 is generated by the inverter 46 connected in series to the inverters 43, 44 and 45.
Is generated. Therefore, the clock signal CLK and the control signals T1C, T1, T2C, T2 are delayed in this order.
The control signals T1 and T2 have a positive logic relationship with the clock signal CLK, and the control signals T1C and T2C have a negative logic relationship with the clock signal CLK.
【0074】よって制御信号発生器40を用いた場合で
も、第1及び第2実施例に示したのと同様のタイミング
に従ってラッチ101,102が動作するため、同様の
効果が得られる。Therefore, even when the control signal generator 40 is used, since the latches 101 and 102 operate in accordance with the same timing as shown in the first and second embodiments, the same effect can be obtained.
【0075】第4実施例.更に他の構成によって制御信
号T1,T1C,T2,T2Cをクロック信号CLKか
ら生成することができる。Fourth Embodiment. The control signals T1, T1C, T2, T2C can be generated from the clock signal CLK by still another configuration.
【0076】図7は制御信号発生器50の構成を示す回
路図である。制御信号発生器50はラッチ101,10
2のいずれにも適用できる。FIG. 7 is a circuit diagram showing the structure of the control signal generator 50. The control signal generator 50 includes latches 101 and 10
It can be applied to any of the two.
【0077】インバータ51,52は直列に接続されて
おり、インバータ51はクロック信号CLKを入力して
制御信号T1Cを生成する。インバータ52は制御信号
T1Cを入力して制御信号T1を生成する。即ち、制御
信号T1,T1Cの生成に関しては、第3実施例と同一
である。Inverters 51 and 52 are connected in series, and inverter 51 receives clock signal CLK and generates control signal T1C. The inverter 52 receives the control signal T1C and generates the control signal T1. That is, the generation of the control signals T1 and T1C is the same as in the third embodiment.
【0078】一方、インバータ53,54,55は直列
に接続されており、インバータ53に入力したクロック
信号CLKは2度反転され、インバータ54から制御信
号T2が出力される。そしてインバータ55には制御信
号T2が入力され、制御信号T2Cが出力される。よっ
て第1乃至第3実施例で説明した制御信号発生器30,
40,50と同様に、制御信号T1,T2はクロック信
号CLKと正論理関係となり、制御信号T1C,T2C
はクロック信号CLKと負論理関係となる。On the other hand, the inverters 53, 54, 55 are connected in series, the clock signal CLK input to the inverter 53 is inverted twice, and the inverter 54 outputs the control signal T2. Then, the control signal T2 is input to the inverter 55, and the control signal T2C is output. Therefore, the control signal generator 30 described in the first to third embodiments,
Similar to 40 and 50, the control signals T1 and T2 have a positive logical relationship with the clock signal CLK, and the control signals T1C and T2C
Has a negative logical relationship with the clock signal CLK.
【0079】ところが、第4実施例ではクロック信号C
LK、制御信号T1C,T1,T2Cはこの順に遅延し
ているものの、制御信号T2は制御信号T1と同じタイ
ミングで生成される。つまり、制御信号発生器50から
制御信号T1,T1C,T2,T2Cをラッチ101あ
るいは102に与えた場合には、貫通電流が流れる可能
性がある。However, in the fourth embodiment, the clock signal C
Although LK and control signals T1C, T1, T2C are delayed in this order, control signal T2 is generated at the same timing as control signal T1. That is, when the control signals T1, T1C, T2, T2C are applied from the control signal generator 50 to the latch 101 or 102, a through current may flow.
【0080】これを詳細に説明するため、図8に制御信
号発生器50から制御信号T1,T1C,T2,T2C
をラッチ101に与えた場合のタイミングチャートを示
す。トランジスタ21aは制御信号T2によってそのO
N/OFFが制御されるので、時刻t2 にONする。一
方データの保持動作を行うトランスミッションゲート2
2は時刻t2 までONしている。そこで時刻t2 におい
ては瞬間的に信号線2において論理の異なる信号が衝突
する場合も生じる。In order to explain this in detail, the control signals T1, T1C, T2, T2C from the control signal generator 50 are shown in FIG.
6 is a timing chart in the case where is given to the latch 101. The transistor 21a is turned on by the control signal T2.
Since N / OFF is controlled, it is turned on at time t 2 . On the other hand, a transmission gate 2 that holds data
2 is ON until time t 2 . So at time t 2 also occurs if a logical different signals in momentarily signal line 2 may collide.
【0081】しかしその衝突は瞬間的であり、したがっ
て貫通電流が流れたとしてもその流れる時間は図11の
時刻t12〜t13で示される従来の場合と比較して非常に
短い。このため第4実施例においても貫通電流による電
力の消費は非常に低いものとなり、消費電流の低減の効
果がある。However, the collision is instantaneous, and therefore, even if the through current flows, the flowing time is very short as compared with the conventional case shown at times t 12 to t 13 in FIG. Therefore, also in the fourth embodiment, the power consumption due to the shoot-through current is extremely low, which has the effect of reducing the current consumption.
【0082】制御信号発生器50から制御信号T1,T
1C,T2,T2Cをラッチ102に与えた場合も同様
であり、第2実施例と同様にフィードバック部の消費電
力の更なる低減が可能である。From the control signal generator 50, control signals T1, T
The same applies when 1C, T2, and T2C are given to the latch 102, and the power consumption of the feedback unit can be further reduced as in the second embodiment.
【0083】[0083]
【発明の効果】以上のようにこの発明によれば、単位ラ
ッチ回路の第1のスイッチ部が第2の信号伝達手段に対
して遅いタイミングで動作するので、入力端子に与えら
れる信号の更新時に異なる論理の信号の衝突が回避でき
る。このため、信号の衝突による余分な貫通電流が流れ
ないので、半導体装置の消費電力が低減できる。As described above, according to the present invention, the first switch portion of the unit latch circuit operates at a timing late with respect to the second signal transmission means, so that when the signal applied to the input terminal is updated. The collision of signals of different logics can be avoided. For this reason, since an extra through current does not flow due to a signal collision, the power consumption of the semiconductor device can be reduced.
【0084】更に、第2の信号伝達手段をクロックド・
ゲートで構成すると、入力端子に与えられる信号の更新
時における第2の信号伝達手段の消費電力がほとんどな
くなるので、さらに半導体装置の消費電力を低減でき
る。Further, the second signal transmission means is clocked.
When the gate is used, the power consumption of the second signal transmission means is almost eliminated when the signal applied to the input terminal is updated, so that the power consumption of the semiconductor device can be further reduced.
【図1】この発明の第1実施例を示す回路図である。FIG. 1 is a circuit diagram showing a first embodiment of the present invention.
【図2】ラッチ101の構成を示す回路図である。FIG. 2 is a circuit diagram showing a configuration of a latch 101.
【図3】この発明の第1実施例の動作を説明するタイミ
ングチャートである。FIG. 3 is a timing chart for explaining the operation of the first embodiment of the present invention.
【図4】この発明の第2実施例に適用されるラッチ10
2の構成を示す回路図である。FIG. 4 is a latch 10 applied to a second embodiment of the present invention.
It is a circuit diagram which shows the structure of 2.
【図5】この発明の第2実施例の動作を説明するタイミ
ングチャートである。FIG. 5 is a timing chart explaining the operation of the second embodiment of the present invention.
【図6】この発明の第3実施例に適用される制御信号発
生器40の構成を示す回路図である。FIG. 6 is a circuit diagram showing a configuration of a control signal generator 40 applied to a third embodiment of the present invention.
【図7】この発明の第4実施例に適用される制御信号発
生器50の構成を示す回路図である。FIG. 7 is a circuit diagram showing a configuration of a control signal generator 50 applied to a fourth embodiment of the present invention.
【図8】この発明の第4実施例の動作を説明するタイミ
ングチャートである。FIG. 8 is a timing chart for explaining the operation of the fourth embodiment of the present invention.
【図9】従来の技術を説明する回路図である。FIG. 9 is a circuit diagram illustrating a conventional technique.
【図10】従来の技術を説明する回路図である。FIG. 10 is a circuit diagram illustrating a conventional technique.
【図11】従来の技術を説明する回路図である。FIG. 11 is a circuit diagram illustrating a conventional technique.
101,102 ラッチ 21、22 トランスミッションゲート 23、24 インバータ 21a,22a,25a,26a Nチャネルトランジ
スタ 21b,22b,25b,26b Pチャネルトランジ
スタ 30,40,50 制御信号発生器 31〜34,41〜46,51〜55 インバータ CLK クロック信号 T1,T1C,T2,T2C 制御信号 D 入力信号 Q 出力信号101, 102 Latch 21, 22 Transmission gate 23, 24 Inverter 21a, 22a, 25a, 26a N-channel transistor 21b, 22b, 25b, 26b P-channel transistor 30, 40, 50 Control signal generator 31-34, 41-46, 51-55 Inverter CLK Clock signal T1, T1C, T2, T2C Control signal D Input signal Q Output signal
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─────────────────────────────────────────────────── ───
【手続補正書】[Procedure amendment]
【提出日】平成4年11月4日[Submission date] November 4, 1992
【手続補正1】[Procedure Amendment 1]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】全文[Correction target item name] Full text
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【書類名】 明細書[Document name] Statement
【発明の名称】 半導体装置Title: Semiconductor device
【特許請求の範囲】[Claims]
【発明の詳細な説明】Detailed Description of the Invention
【0001】[0001]
【産業上の利用分野】この発明は半導体集積回路に関
し、特にラッチに関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit, and more particularly to a latch.
【0002】[0002]
【従来の技術】図9に従来の一般的なシフトレジスタの
構成の概要を示す。シフトレジスタは単位ラッチ100
0が複数直列に接続されており、単位ラッチ1000は
一対のハーフラッチ100から構成されている。制御信
号発生器60はクロックCLKから制御信号T,TCを
発生させる。制御信号T,TCは互いに負論理関係にあ
り、直列に接続されたハーフラッチ100のいずれにも
供給される。ハーフラッチ100はこれらの制御信号を
受ける制御信号入力端I1,I2を有する。 Shows the outline of a conventional general configuration of a shift register of the Related Art FIG. The shift register is a unit latch 100
0s are connected in series, and the unit latch 1000 is
It is composed of a pair of half latches 100. The control signal generator 60 generates control signals T and TC from the clock CLK. Control signal T, TC is in the negative logic relationship to each other, Ru also supplied to any of the half-latch 100 connected in series. Half-latch 100 sends these control signals
It has control signal input terminals I1 and I2 for receiving.
【0003】一般的には、制御信号発生器60にはクロ
ック信号CLKが入力され、インバータ61、62によ
りクロックと正論理関係の制御信号Tと、負論理関係の
制御信号TCが生成される。これら2つの制御信号の間
には、インバータ62に起因する遅延関係がある。Generally, the clock signal CLK is input to the control signal generator 60, and the inverters 61 and 62 generate a control signal T having a positive logic relationship with the clock and a control signal TC having a negative logic relationship. There is a delay relationship due to the inverter 62 between these two control signals.
【0004】図10にハーフラッチ100の内部構成を
示す。入力線1はハーフラッチ100の入力信号Dをト
ランスミッションゲート21に導く。トランスミッショ
ンゲート21には信号線2を介してインバータ23が接
続され、インバータ23は入力信号Dを反転して出力信
号Qを出力線3に与える。FIG. 10 shows the internal structure of the half latch 100. The input line 1 guides the input signal D of the half latch 100 to the transmission gate 21. An inverter 23 is connected to the transmission gate 21 via a signal line 2, and the inverter 23 inverts the input signal D and supplies an output signal Q to the output line 3.
【0005】一方、出力線3にはインバータ24が接続
され、トランスミッションゲート22を介してインバー
タ23へ出力信号Qを反転して得られる信号QCを与え
る。On the other hand, an inverter 24 is connected to the output line 3 and gives a signal QC obtained by inverting the output signal Q to the inverter 23 via the transmission gate 22.
【0006】トランスミッションゲート21は、Nチャ
ンネルトランジスタ21aとPチャンネルトランジスタ
21bから構成されており、それぞれのゲートには制御
信号入力端I1,I2が接続される。同様にしてトラン
スミッションゲート22は、Nチャンネルトランジスタ
22aとPチャンネルトランジスタ22bから構成され
ており、それぞれのゲートには制御信号入力端I2,I
1が接続される。 The transmission gate 21 is composed of an N-channel transistor 21a and a P-channel transistor 21b, and control signal input terminals I1 and I2 are connected to the respective gates . Similarly, the transmission gate 22 is composed of an N-channel transistor 22a and a P-channel transistor 22b, and control signal input terminals I2 and I are provided to the respective gates.
1 is connected.
【0007】トランスミッションゲート21とインバー
タ23は入力信号Dを入力し、出力信号Qを出力するた
めのものであり、メイン部と総称される。また、トラン
スミッションゲート22とインバータ24は出力信号Q
を保持するためのものであり、フィードバック部と総称
される。The transmission gate 21 and the inverter 23 are for inputting an input signal D and outputting an output signal Q, and are collectively called a main section. Further, the transmission gate 22 and the inverter 24 output the output signal Q.
And is collectively referred to as a feedback unit.
【0008】図11は、図9において左側に示したハー
フラッチ100の回路動作を表すタイミングチャートで
ある。インバータ61にクロック信号CLKが入力され
ると、インバータ61によって時間(t12−t11)だけ
遅延してクロック信号CLKと負論理関係の制御信号T
Cが、更にインバータ62によって時間(t13−t12)
だけ遅延してクロック信号CLKと正論理関係の制御信
号Tが、それぞれ生成される。制御信号Tは、クロック
信号CLKから時間(t13−t11)だけ遅延することに
なる。FIG. 11 shows the hardware shown on the left side in FIG.
5 is a timing chart showing the circuit operation of the latch 100. When the clock signal CLK is input to the inverter 61, the inverter 61 delays the clock signal CLK by a time (t 12 -t 11 ) and the control signal T having a negative logical relationship with the clock signal CLK.
C is further timed by the inverter 62 (t 13 −t 12 ).
A control signal T having a positive logic relationship with the clock signal CLK is generated with a delay. The control signal T will be delayed from the clock signal CLK by a time (t 13 −t 11 ).
【0009】これらの制御信号T,TCに基づく、トラ
ンスミッションゲート21、22の動作は、トランジス
タ21a,21b,22a,22bの動作期間で説明さ
れる。図中ハッチングを施した部分は、それぞれのトラ
ンジスタがON状態にあることをしめす。The operation of the transmission gates 21 and 22 based on these control signals T and TC will be described in the operation period of the transistors 21a, 21b, 22a and 22b. The hatched portions in the figure indicate that the respective transistors are in the ON state.
【0010】図10に示したハーフラッチ100の動作
は、メイン部によるデータの入力(更新)動作とフィー
ドバック部によるデータの保持動作に分けて考えること
ができる。即ちメイン部においてトランスミッションゲ
ート21がONすることにより入力信号Dを取り込み、
フィードバック部におけるトランスミッションゲート2
2がONすることにより出力信号Qの保持が行われる。The operation of the half latch 100 shown in FIG. 10 can be divided into a data input (update) operation by the main section and a data holding operation by the feedback section. That is, when the transmission gate 21 is turned on in the main part, the input signal D is taken in,
Transmission gate 2 in the feedback section
When 2 is turned on, the output signal Q is held.
【0011】制御信号Tが“H”、制御信号TCが
“L”の時(時刻t13〜t15)は、トランスミッション
ゲート21がON、トランスミッションゲート22がO
FFしている。よって入力線1に入力された入力信号D
は信号線2を経由してインバータ23に入力され、これ
を論理反転した出力信号Qが出力線3に出力される。[0011] control signal T is "H", when the control signal TC is "L" (time t 13 ~t 15) are the transmission gate 21 is ON, the transmission gate 22 is O
It is FF. Therefore, the input signal D input to the input line 1
Is input to the inverter 23 via the signal line 2, and the output signal Q obtained by logically inverting the signal is output to the output line 3.
【0012】一方、制御信号Tが“L”、制御信号TC
が“H”の時(時刻t16〜t12)は、トランスミッショ
ンゲート22がON、トランスミッションゲート21が
OFFしている。よって、インバータ23、24はルー
プを形成し、出力線3において出力信号Qが、信号線2
において出力信号Qの論理反転された信号QCが、それ
ぞれ安定に保持される。On the other hand, the control signal T is "L" and the control signal TC is
There when "H" (time t 16 ~t 12) are the transmission gate 22 is ON, the transmission gate 21 is turn OFF. Therefore, the inverters 23 and 24 form a loop, and the output signal Q at the output line 3 is
At, the signal QC obtained by logically inverting the output signal Q is stably held.
【0013】このようにメイン部によるデータの入力
(更新)動作とフィードバック部によるデータの保持動
作がハーフラッチ100において繰り返され、図9に示
されたシフトレジスタは、次々とその値を更新してゆ
く。In this way, the data input (update) operation by the main section and the data holding operation by the feedback section are repeated in the half latch 100, and the shift register shown in FIG. 9 updates its value one after another. go.
【0014】[0014]
【発明が解決しようとする課題】しかし、トランスミッ
ションゲート21,22はいずれも並列に接続された相
補的な導電型の2つのトランジスタから構成されてお
り、又これらのトランジスタのON/OFFを制御する
制御信号T,TCの変化には(t13−t12)若しくは
(t16−t15)の時間差が生じているので、これらの時
間帯においてはトランスミッションゲート21,22の
いずれもがONしている。これは図11においてハッチ
ングが施された部分が同一時刻において複数あることで
示される。However, each of the transmission gates 21 and 22 is composed of two transistors of complementary conductivity type connected in parallel, and controls ON / OFF of these transistors. control signal T, since the change in TC has arisen time difference (t 13 -t 12) or (t 16 -t 15), none of the transmission gates 21 and 22 at these times is turned oN There is. This is indicated by a plurality of hatched portions at the same time in FIG.
【0015】時刻t15から時刻t16においては、未だト
ランジスタ21aがON状態のままトランジスタ22a
がONし始める。従ってトランスミッションゲート2
1,22はこの時間帯においていずれもONしており、
入力信号Dと信号QCとが信号線2に伝えられる。しか
し図9に示すように、直列に接続されたハーフラッチ1
00には同じ制御信号T,TCが与えられているので、
あるハーフラッチ100がフィードバック部によるデー
タ保持動作を開始しようとするときに、その前段のハー
フラッチ100が新たな信号(前段のハーフラッチ10
0の出力信号Qであり、それに続くハーフラッチ100
の入力信号Dでもある)を送り込んでくることはない。
そして入力信号Dに対するインバータ23による論理反
転は時刻t15の時点では既に終了している。From time t 15 to time t 16 , the transistor 21a is still in the ON state and the transistor 22a is still in the ON state.
Turns on. Therefore transmission gate 2
Both 1 and 22 are ON in this time zone,
The input signal D and the signal QC are transmitted to the signal line 2. However, as shown in FIG. 9, the half latches 1 connected in series are
Since the same control signals T and TC are given to 00,
When in half-latch 100 attempts to initiate a data holding operation by the feedback unit, hard of the previous stage
The flap 100 has a new signal (previous half latch 10
Output signal Q of 0 followed by half latch 100
Input signal D of) is not sent.
The logical inversion of the input signal D by the inverter 23 has already been completed at time t 15 .
【0016】よって時刻t15から時刻t16においてはト
ランスミッションゲート21,22のいずれもが開いて
いることがあっても、入力線1には入力信号Dが、信号
線2には入力信号Dと正論理関係にある信号QCが、そ
して出力線3には入力信号Dと負論理関係にある出力信
号Qが、それぞれ安定して与えられることになる。Therefore, from time t 15 to time t 16 , even if both transmission gates 21 and 22 are open, the input signal D is input to the input line 1 and the input signal D is input to the signal line 2. The signal QC having a positive logic relationship and the output signal Q having a negative logic relationship with the input signal D are stably supplied to the output line 3.
【0017】そして時刻t16になると、トランスミッシ
ョンゲート21を構成するトランジスタ21a,21b
のいずれもがOFFし、トランスミッションゲート22
を構成するトランジスタ22a,22bのいずれもがO
Nするので、ハーフラッチ100はインバータ23,2
4が構成するループによって、データを保持する状態と
なる。Then, at time t 16 , the transistors 21a and 21b forming the transmission gate 21 are formed.
Both of them turn off and the transmission gate 22
Both the transistors 22a and 22b forming
Therefore, the half-latch 100 is operated by the inverters 23, 2
By the loop constituted by 4, the data is held.
【0018】一方、時刻t12でトランジスタ21bがO
Nしてトランスミッションゲート21がONし、ハーフ
ラッチ100はデータの保持動作からデータの入力動作
へ遷移しようとする状態になる。しかし、トランジスタ
22bも時刻t12以前から引き続いてまだON状態にあ
るため、トランスミッションゲート22は時刻t13まで
ONしている。On the other hand, at time t 12 , the transistor 21b turns off.
N, transmission gate 21 turns on, half
The latch 100 is in a state in which it is about to make a transition from a data holding operation to a data input operation. However, since the transistor 22b is also in still ON state subsequently from time t 12 before transmission gate 22 is turned ON to the time t 13.
【0019】この場合には前段のハーフラッチ100も
データの更新を行うので、時刻t12から時刻t13の間に
おいては、信号線1に新たに入力される出力信号Dの論
理が、信号線2に保持されている信号QCの論理と異な
っている場合には、これらの信号が衝突してしてしまう
ことになる。このような異なる論理値を有する信号の衝
突は大きな貫通電流を発生させ、消費電力が増大すると
いう問題点を招来する。更に、信号が衝突している信号
線2において信号の立ち上がり、立ち下がりが遅くなっ
てしまうため、この信号線2の電位を入力しているイン
バータ23の消費電力も大きくなってしまう。In this case, since the former half latch 100 also updates the data, the logic of the output signal D newly input to the signal line 1 is between the signal line 1 and the signal line 1 between the time t 12 and the time t 13. If the logic of the signal QC held at 2 is different, these signals will collide. Such collision of signals having different logic values causes a large through current, resulting in an increase in power consumption. Furthermore, since the rising and falling of the signal on the signal line 2 with which the signal collides is delayed, the power consumption of the inverter 23 that inputs the potential of the signal line 2 also increases.
【0020】上記のような通常の正反のクロックによる
ラッチの動作では、データの入力時において保持されて
いるデータと入力されてくるデータの論理が異なる場
合、正反のクロックの遅延が原因でメイン部とフィード
バック部のトランジスタが同時にONしているため、信
号の衝突が起こってしまう。また、上記のラッチにおい
て、フィードバック部のインバータ24は、データの保
持を行なう補助的な部分であるが、ラッチのデータが変
化するたびに、信号変化中に貫通電流が流れてしまい、
余分な電力を消費している。In the operation of the latch based on the normal positive / negative clock as described above, when the data held at the time of data input and the logic of the input data are different, the delay of the positive / negative clock causes the delay. Since the transistors in the main section and the feedback section are turned on at the same time, a signal collision will occur. Further, in the above latch, the inverter 24 of the feedback section is an auxiliary section for holding data, but a through current flows during a signal change every time the data in the latch changes,
It consumes extra power.
【0021】この発明は、上記のような異なる論理を有
する信号の衝突による余分な消費電力やフィードバック
部の消費電力を減らし、消費電力の小さい半導体装置を
提供することを目的としている。It is an object of the present invention to provide a semiconductor device with low power consumption by reducing the extra power consumption due to the collision of signals having different logics as described above and the power consumption of the feedback section.
【0022】[0022]
【課題を解決するための手段】この発明にかかる半導体
装置は、一対のハーフラッチからなる単位ラッチ回路
と、同一のクロック信号をそれぞれ第1及び第2の処理
時間で処理して得られ、クロック信号と実質的に同一の
パルス幅の第1及び第2の制御信号を単位ラッチ回路の
各々に与える制御信号供給部と、を備える。そして、第
2の処理時間は第1の処理時間以上の長さである。ま
た、ハーフラッチの各々は、(a)入力端子及び出力端
子と、(b)入力端子に接続され、第2の制御信号によ
ってその開閉が制御される第1のスイッチ部と、(c)
第1のスイッチ部を介して入力端子に接続された入力端
と、出力端子に接続された出力端とを有し、論理反転の
処理を行う第1の信号伝達手段と、(d)第1の信号伝
達手段の出力端に接続された入力端と、第1の信号伝達
手段の入力端に接続された出力端とを有し、第1の制御
信号に従って、第1の信号伝達手段の出力に論理反転の
処理を行って得られるフィードバック信号を出力する第
2の信号伝達手段と、を有する。A semiconductor device according to the present invention is obtained by processing a unit latch circuit composed of a pair of half latches and a same clock signal in a first processing time and a second processing time, respectively. A control signal supply unit that supplies first and second control signals having substantially the same pulse width as the signal to each of the unit latch circuits. Then, the second processing time is longer than the first processing time. Further, each of the half latches includes (a) an input terminal and an output terminal, (b) an input terminal, and a first switch section whose opening and closing is controlled by a second control signal, and (c).
A first signal transmitting unit having an input end connected to the input terminal via the first switch section and an output end connected to the output terminal, for performing logic inversion processing; and (d) the first An input end connected to the output end of the signal transmission means and an output end connected to the input end of the first signal transmission means, and the output of the first signal transmission means according to the first control signal. And second signal transmitting means for outputting a feedback signal obtained by performing the logic inversion process.
【0023】望ましくは、制御信号供給部は、第1の制
御信号と論理反転の関係にある第3の制御信号をハーフ
ラッチに更に与える。そして第2の信号伝達手段は、
(d−1)第2の信号伝達手段の入力端に接続された入
力端及びフィードバック信号を出力する出力端とを有す
る信号処理部と、(d−2)信号処理部の出力端と第2
の信号伝達手段の出力端との間に接続された第2のスイ
ッチ部とを備える。また第2のスイッチ部は、(d−2
−1)信号処理部の出力端と第1信号伝達手段の入力端
との間で互いに並列に接続され、互いに逆相の信号によ
って動作する第3及び第4の単位スイッチを有し、(d
−2−2)第3の単位スイッチは第1の制御信号によっ
てその開閉が制御され、(d−2−3)第4の単位スイ
ッチは第3の制御信号によってその開閉が制御される。 Preferably, the control signal supply unit is the first control unit.
The third control signal, which has a logical inversion relationship with the control signal, is half
Give more to the latch. And the second signal transmission means is
(D-1) An input connected to the input end of the second signal transmission means.
Has a power end and an output end for outputting a feedback signal
A second signal processing unit, and (d-2) the output end of the signal processing unit and the second
Second switch connected to the output of the signal transmission means of
And a touch portion. In addition, the second switch unit is (d-2
-1) Output end of signal processing unit and input end of first signal transmission means
Are connected in parallel with each other and are
The third and fourth unit switches that operate in accordance with
-2-2) The third unit switch is controlled by the first control signal.
The opening / closing of the unit is controlled by (d-2-3) the fourth unit switch.
The opening and closing of the switch is controlled by the third control signal.
【0024】更に望ましくは、制御信号供給部は、第2
の制御信号と論理反転の関係にある第4の制御信号をハ
ーフラッチに更に与える。そして第1のスイッチ部は、
(b−1)互いに並列に接続され、互いに逆相の信号に
よって動作する第1及び第2の単位スイッチを備え、
(b−2)第1の単位スイッチは第2の制御信号によっ
てその開閉が制御され、(b−3)第2の単位スイッチ
は第4の制御信号によってその開閉が制御される。 More preferably, the control signal supply unit is the second
The fourth control signal which is in the logical inversion relation with the control signal of
-Add more to the latch. And the first switch part is
(B-1) Connected in parallel with each other to generate signals having opposite phases
Therefore, the first and second unit switches that operate are provided,
(B-2) The first unit switch is controlled by the second control signal.
(B-3) second unit switch whose opening and closing is controlled by
The opening and closing are controlled by the fourth control signal .
【0025】あるいは望ましくは、制御信号供給部は、
第1の制御信号と論理反転の関係にある第3の制御信号
を単位ラッチ回路に更に与える。そして第2の信号伝達
手段は、(d−3)第2の信号伝達手段の入力端に接続
された入力端と、いずれか一方にフィードバック信号が
出力される一対の出力端と、を有する信号処理部と、
(d−4)信号処理部の一対の出力端に接続された一対
の入力端と、フィードバック信号を選択的に出力する出
力端と、を有する第2のスイッチ部とを備える。また第
2のスイッチ部は、(d−4−1)第2のスイッチ部の
一対の入力端の間で直列に接続され、互いに逆相の信号
によって動作する第3及び第4の単位スイッチを備え、
(d−4−2)第3及び第4の単位スイッチは第2の信
号伝達手段の出力端において共通に接続され、(d−4
−3)第3の単位スイッチは第1の制御信号によってそ
の開閉が制御され、(d−4−4)第4の単位スイッチ
は第4の制御信号によってその開閉が制御される。この
場合においても、更に望ましくは、制御信号供給部は、
第2の制御信号と論理反転の関係にある第4の制御信号
をハーフラッチに更に与える。そして第1のスイッチ部
は、(b−1)互いに並列に接続され、互いに逆相の信
号によって動作する第1及び第2の単位スイッチを備
え、(b−2)第1の単位スイッチは第2の制御信号に
よってその開閉が制御され、(b−3)第2の単位スイ
ッチは第4の制御信号によってその開閉が制御される。 [0025] Alternatively preferably, the control signal supplying unit,
A third control signal having a logical inversion relation with the first control signal is further applied to the unit latch circuit. The second signal transmission means has a signal having (d-3) an input end connected to the input end of the second signal transmission means, and a pair of output ends from which a feedback signal is output. A processing unit,
(D-4) A second switch unit having a pair of input ends connected to the pair of output ends of the signal processing unit and an output end for selectively outputting a feedback signal. Further, the second switch section is composed of (d-4-1) third and fourth unit switches which are connected in series between the pair of input terminals of the second switch section and which are operated by signals having mutually opposite phases. Prepare,
(D-4-2) The third and fourth unit switches are commonly connected at the output terminal of the second signal transmission means, and (d-4)
-3) Opening / closing of the third unit switch is controlled by the first control signal, and (d-4-4) Opening / closing of the fourth unit switch is controlled by the fourth control signal. this
Even in this case, more preferably, the control signal supply unit is
A fourth control signal having a logical inversion relationship with the second control signal
To the half latch. And the first switch section
(B-1) are connected in parallel with each other and have opposite phase signals.
Equipped with first and second unit switches that operate according to
(B-2) The first unit switch is set to the second control signal.
Therefore, its opening / closing is controlled, and (b-3) the second unit switch is controlled.
The opening and closing of the switch is controlled by the fourth control signal.
【0026】望ましくは第1の制御信号は、クロック信
号と正論理関係にする。Preferably the first control signal has a positive logic relationship with the clock signal.
【0027】更に望ましくは第2の制御信号はクロック
信号と負論理関係にする。More preferably, the second control signal has a negative logic relationship with the clock signal.
【0028】望ましくは制御信号供給部は、第2の制御
信号を入力して第4の制御信号を出力する第1のインバ
ータと、第1の制御信号を入力して第2の制御信号を出
力する第2のインバータと、第3の制御信号を入力して
第1の制御信号を出力する第3のインバータと、を備え
る。Preferably, the control signal supply unit receives the second control signal and outputs the fourth control signal, and the first inverter inputs the first control signal and outputs the second control signal. And a third inverter that inputs the third control signal and outputs the first control signal.
【0029】また制御信号供給部は、クロック信号を入
力して第3の制御信号を出力する第4のインバータを更
に備えてもよい。The control signal supply unit may further include a fourth inverter which inputs the clock signal and outputs the third control signal.
【0030】あるいは制御信号供給部は、クロック信号
を入力して第3の制御信号を出力する第1のインバータ
と、第3の制御信号を入力して第1の制御信号を出力す
る第2のインバータと、クロック信号を入力して第2の
制御信号を出力する第3のインバータと、第2の制御信
号を入力して第4の制御信号を出力する第4のインバー
タと、を備える。Alternatively, the control signal supply unit receives the clock signal and outputs the third control signal, and the second inverter outputs the first control signal and the third control signal. An inverter, a third inverter that inputs a clock signal and outputs a second control signal, and a fourth inverter that inputs a second control signal and outputs a fourth control signal are provided.
【0031】望ましくは制御信号供給部は、クロック信
号を入力して第3の制御信号を出力する第1のインバー
タと、第3の制御信号を入力して第1の制御信号を出力
する第2のインバータと、クロック信号を入力して第4
の制御信号を出力するバッファと、第4の制御信号を入
力して第2の制御信号を出力する第3のインバータと、
を備える。Preferably, the control signal supply unit receives the clock signal and outputs the third control signal, and the second inverter outputs the first control signal and the third control signal. 4th by inputting the inverter and the clock signal
A buffer that outputs the control signal of, and a third inverter that inputs the fourth control signal and outputs the second control signal,
Equipped with.
【0032】またバッファは、直列に接続された第1乃
至第2の単位インバータを備えてもよい。Further, the buffer may include first to second unit inverters connected in series.
【0033】[0033]
【作用】第1のスイッチ部を制御する第2の制御信号の
変化は、第2の信号伝達手段を制御する第1の制御信号
の変化以後で行われるので、第2の信号伝達手段がデー
タの保持を行っている期間の最後までデータの更新が開
始されることはない。Since the change of the second control signal for controlling the first switch section is performed after the change of the first control signal for controlling the second signal transmitting means, the second signal transmitting means is operated by the data. The data update will not start until the end of the period in which the data is retained.
【0034】第1のスイッチ部が第2の制御信号の他に
第4の制御信号を必要とする場合でも、第4の制御信号
の変化は第2の制御信号の変化よりも遅いので、第1の
制御信号の変化に先立って第4の制御信号が変化するこ
とはなく、第2の信号伝達手段がデータの保持を行って
いる期間の最後までデータの更新が開始されることはな
い。Even when the first switch section requires the fourth control signal in addition to the second control signal, the change in the fourth control signal is slower than the change in the second control signal. The fourth control signal does not change prior to the change of the control signal of No. 1, and the update of data is not started until the end of the period in which the second signal transmission unit holds the data.
【0035】また、第2の信号伝達手段が第1の制御信
号の他に第3の制御信号を必要とする場合でも、第3の
制御信号の変化は第1の制御信号の変化よりも早いの
で、第3の制御信号の変化に先立って第2の制御信号が
変化することはなく、第2の信号伝達手段がデータの保
持を行っている期間の最後までデータの更新が開始され
ることはない。Further, even when the second signal transmission means requires the third control signal in addition to the first control signal, the change of the third control signal is faster than the change of the first control signal. Therefore, the second control signal does not change prior to the change of the third control signal, and the update of the data is started until the end of the period in which the second signal transmission unit holds the data. There is no.
【0036】このため、データの入力(更新)時でも信
号の衝突が起こらず、半導体装置の消費電力は低減でき
る。Therefore, signal collision does not occur even when data is input (updated), and the power consumption of the semiconductor device can be reduced.
【0037】また、第2の信号伝達手段をクロックド・
ゲートで構成することにより、データの入力(更新)動
作時には第2の信号伝達手段において電源からグラウン
ドへの経路が完全に遮断され、第2の信号伝達手段はほ
とんど電力を消費しない。Further, the second signal transmission means is a clocked circuit.
By configuring with a gate, the path from the power supply to the ground is completely cut off in the second signal transmission means during the data input (update) operation, and the second signal transmission means consumes almost no power.
【0038】[0038]
【実施例】 第1実施例.図1にこの発明の一実施例であるシフトレ
ジスタの回路構成を示す。シフトレジスタは単位ラッチ
2000が複数直列に接続されており、単位ラッチ20
00は一対のハーフラッチ101から構成されている。
一対のハーフラッチのうち、左側に位置する方はマス
タ、右側に位置する方はスレーブと呼ばれる。制御信号
発生器30は、直列に接続されたハーフラッチ101の
各々に制御信号T1,T1C,T2,T2Cを供給して
いる。ハーフラッチ101はこれらの制御信号を受ける
制御信号入力端I1,I2,I3,I4を有する。左側
のハーフラッチ101と右側のハーフラッチ101では
各制御信号入力端子に与えられる制御信号は異なる。こ
れはハーフラッチ101が一対となって、即ちマスタ、
スレーブとして単位ラッチ2000を構成するためであ
る。 [Embodiment] First Embodiment. FIG. 1 shows a circuit configuration of a shift register which is an embodiment of the present invention . Unit register for shift register
2000 are connected in series, and unit latch 20
00 is composed of a pair of half latches 101.
The one on the left of the pair of half-latches is the mass
The one located on the right side is called the slave. Control signal generator 30, each control signal of half-latch 101 connected in series T1, T1C, T2, Ru have <br/> supplies T2C. Half latch 101 receives these control signals
It has control signal input terminals I1, I2, I3 and I4. left
In the half latch 101 and the right half latch 101
The control signal applied to each control signal input terminal is different. This
This is a pair of half latches 101, that is, a master,
This is because the unit latch 2000 is configured as a slave.
It
【0039】制御信号発生器30は、直列に接続された
4つのインバータ31,32,33,34から構成され
ている。インバータ31はクロック信号CLKを入力
し、これを反転させて制御信号T1Cを出力する。イン
バータ32は制御信号T1Cを入力し、これを反転させ
て制御信号T1を出力する。インバータ33は制御信号
T1を入力し、これを反転させて制御信号T2Cを出力
する。インバータ34は制御信号T2Cを入力し、これ
を反転させて制御信号T2を出力する。The control signal generator 30 is composed of four inverters 31, 32, 33 and 34 connected in series. The inverter 31 inputs the clock signal CLK, inverts the clock signal CLK, and outputs the control signal T1C. The inverter 32 receives the control signal T1C, inverts it, and outputs the control signal T1. The inverter 33 receives the control signal T1 and inverts it to output the control signal T2C. The inverter 34 receives the control signal T2C, inverts it, and outputs the control signal T2.
【0040】従って、制御信号T1,T2はクロック信
号CLKと正論理関係にあり、制御信号T1C,T2C
はクロック信号CLKと負論理関係にある。そして、ク
ロック信号、制御信号T1C,T1,T2C,T2の順
に遅延してゆく。Therefore, the control signals T1 and T2 have a positive logic relationship with the clock signal CLK, and the control signals T1C and T2C.
Has a negative logic relationship with the clock signal CLK. Then, the clock signal and the control signals T1C, T1, T2C, and T2 are delayed in this order.
【0041】図2はハーフラッチ101の内部構成を示
したものである。構成態様は、図9、図10に示された
ハーフラッチ100と同じであるが、与えられる制御信
号が異なる。FIG. 2 shows the internal structure of the half latch 101. The configuration mode is shown in FIGS. 9 and 10.
Same as the half latch 100, but different control signals are applied.
【0042】入力線1はハーフラッチ101の入力信号
Dをトランスミッションゲート21に導く。トランスミ
ッションゲート21には信号線2を介してインバータ2
3が接続され、入力信号Dを反転して出力信号Qを出力
線3に与える。The input line 1 guides the input signal D of the half latch 101 to the transmission gate 21. Inverter 2 is connected to transmission gate 21 via signal line 2.
3 are connected to invert the input signal D and apply the output signal Q to the output line 3.
【0043】一方、出力線3にはインバータ24が接続
され、トランスミッションゲート22を介してインバー
タ23へ出力信号Qを反転して得られる信号QCを与え
る。On the other hand, an inverter 24 is connected to the output line 3 and gives a signal QC obtained by inverting the output signal Q to the inverter 23 via the transmission gate 22.
【0044】トランスミッションゲート21は、Nチャ
ンネルトランジスタ21aとPチャンネルトランジスタ
21bから構成されており、それぞれのゲートには制御
信号入力端子I3,I4が接続される。同様にしてトラ
ンスミッションゲート22は、Nチャンネルトランジス
タ22aとPチャンネルトランジスタ22bから構成さ
れており、それぞれのゲートには制御信号入力端子I
2,I1が接続される。これを図1に示したハーフラッ
チ101のうち、左側に位置した方、即ちマスター側で
考えると、入力端子I1,I2,I3,I4にはそれぞ
れ制御信号T1,T1C,T2,T2Cが入力すること
になる。 The transmission gate 21 is composed of an N-channel transistor 21a and a P-channel transistor 21b, and control signal input terminals I3 and I4 are connected to the respective gates . Similarly, the transmission gate 22 is composed of an N-channel transistor 22a and a P-channel transistor 22b, and each gate has a control signal input terminal I.
2, I1 are connected. This is the half rack shown in Fig. 1.
On the left side of the chi 101, that is, on the master side
Considering that, the input terminals I1, I2, I3 and I4 are respectively
Input of control signals T1, T1C, T2, T2C
become.
【0045】トランスミッションゲート21とインバー
タ23は入力信号Dを入力し、出力信号Qを出力するた
めのものであり、メイン部と総称される。また、トラン
スミッションゲート22とインバータ24は出力信号Q
を保持するためのものであり、フィードバック部と総称
される。The transmission gate 21 and the inverter 23 are for inputting the input signal D and outputting the output signal Q, and are collectively referred to as a main section. Further, the transmission gate 22 and the inverter 24 output the output signal Q.
And is collectively referred to as a feedback unit.
【0046】図3にハーフラッチ101の回路動作を表
すタイミングチャートを示す。以後、動作はマスタ側で
記述する。クロック信号CLKが時刻t0 で立ち上がる
と、制御信号T1Cは時刻t1 で立ち下がる。また制御
信号T1は時刻t2 で立ち上がる。そして制御信号T2
Cは時刻t3 で立ち下がり、制御信号T2は時刻t4で
立ち上がる。FIG. 3 shows a timing chart showing the circuit operation of the half latch 101. After that, the operation is on the master side
Describe. When the clock signal CLK rises at time t 0 , the control signal T1C falls at time t 1 . The control signal T1 rises at time t 2. And the control signal T2
C falls at time t 3 , and control signal T2 rises at time t 4 .
【0047】クロック信号CLKが時刻t5 で立ち下が
ると、制御信号T1Cは時刻t6 で立ち上がる。また制
御信号T1は時刻t7 で立ち上がる。そして制御信号T
2Cは時刻t8 で立ち上がり、制御信号T2は時刻t9
で立ち下がる。When the clock signal CLK falls at time t 5 , the control signal T1C rises at time t 6 . The control signal T1 rises at time t 7. And the control signal T
2C rises at time t 8, the control signal T2 at time t 9
Get off at.
【0048】即ちメイン部は、遅いタイミングで変化す
る制御信号T2,T2Cにより動作し、フィードバック
部は早いタイミングで変化する制御信号T1,T1Cに
より動作する。図3においてハッチングが施された部分
は各トランジスタのON状態を示している。That is, the main section operates with the control signals T2 and T2C changing at a late timing, and the feedback section operates with the control signals T1 and T1C changing at an early timing. In FIG. 3, the hatched portion shows the ON state of each transistor.
【0049】トランスミッションゲート21を構成する
トランジスタ21a,21bのそれぞれのゲートには制
御信号T2,T2Cが入力されているので、トランジス
タ21aは制御信号T2が“H”の時にのみON状態と
なり、トランジスタ21bは制御信号T2Cが“L”の
時にON状態となる。このためトランスミッションゲー
ト21は時刻t3 ,t4 ,t5 ,t6 ,t7 ,t8 から
時刻t9 においてONしている。Since the control signals T2 and T2C are input to the respective gates of the transistors 21a and 21b which form the transmission gate 21, the transistor 21a is turned on only when the control signal T2 is "H", and the transistor 21b. Is turned on when the control signal T2C is "L". Thus transmission gate 21 is turned ON from the time t 3, t 4, t 5 , t 6, t 7, t 8 at time t 9.
【0050】またトランスミッションゲート22を構成
するトランジスタ22a,22bのそれぞれのゲートに
は制御信号T1C,T1が入力されているので、トラン
ジスタ22aは制御信号T1Cが“H”の時にのみON
状態となり、トランジスタ22bは制御信号T1が
“L”の時にON状態となる。このためトランスミッシ
ョンゲート22は時刻t6 ,t7 ,t8 ,t9 ,t0 ,
t1 から時刻t2 においてONしている。Further, since the control signals T1C and T1 are input to the respective gates of the transistors 22a and 22b constituting the transmission gate 22, the transistor 22a is turned on only when the control signal T1C is "H".
Then, the transistor 22b is turned on when the control signal T1 is "L". Therefore, the transmission gate 22 operates at the times t 6 , t 7 , t 8 , t 9 , t 0 ,
It is turned on from time t 1 to time t 2 .
【0051】ハーフラッチ101のメイン部によるデー
タの入力(更新)動作は時刻t3 ,t4 ,t5 ,t6 ,
t7 ,t8 から時刻t9 において行われる。この時間帯
では、トランスミッションゲート21を介して信号線2
に入力信号Dが伝えられている。信号線2に伝えられた
信号はインバータ23によって反転され、出力線3には
入力信号Dと負論理関係にある出力信号Qが伝えられ
る。The data input (update) operation by the main part of the half latch 101 is performed at times t 3 , t 4 , t 5 , t 6 ,
It is performed at time t 9 from t 7 and t 8 . In this time zone, the signal line 2 is transmitted through the transmission gate 21.
The input signal D is transmitted to. The signal transmitted to the signal line 2 is inverted by the inverter 23, and the output signal Q having a negative logic relationship with the input signal D is transmitted to the output line 3.
【0052】ハーフラッチ101のフィードバック部に
よるデータの保持動作は時刻t6 ,t7 ,t8 ,t9 ,
t0 ,t1 から時刻t2 において行われる。データの保
持動作はフィードバック部において出力信号Qを反転し
た信号QCを信号線2に与え、インバータ23と共に形
成するループにおいてデータを保持するものである。但
し、時刻t6 は、新たな入力信号Dを得た時刻t3 ,t
4 近傍から相当時間経過しており、入力信号Dの論理反
転は終了して既に出力信号Q、信号QCの論理は確定し
ている。しかも、入力信号Dは信号QCと正論理関係に
ある。The data holding operation by the feedback section of the half latch 101 is performed at times t 6 , t 7 , t 8 , t 9 ,
It is performed at time t 2 from t 0 , t 1 . In the data holding operation, a signal QC obtained by inverting the output signal Q is applied to the signal line 2 in the feedback section, and the data is held in a loop formed together with the inverter 23. However, the time t 6 is the time t 3 , t when the new input signal D is obtained.
Since a considerable amount of time has passed from the vicinity of 4, the logic inversion of the input signal D is completed and the logics of the output signals Q and QC have already been determined. Moreover, the input signal D has a positive logic relationship with the signal QC.
【0053】従って、たとえ時刻t6 ,t7 ,t8 ,か
ら時刻t9 においてトランスミッションゲート21,2
2の両方が開いていても、入力信号Dと信号QCとが衝
突することはない。つまりトランスミッションゲート2
1がデータの保持を阻害することはない。Therefore, even at times t 6 , t 7 , t 8 to t 9 , transmission gates 21 and 2 are transmitted.
Even if both 2 are open, the input signal D and the signal QC do not collide. That is, transmission gate 2
1 does not hinder data retention.
【0054】一方、データの保持動作が終了する場合に
は、トランジスタ22a,22bのいずれもが時刻t2
にはON状態を脱している。従って時刻t2 よりも遅い
時刻t3 ,t4 でON状態になるトランジスタ21a,
21bはデータの保持動作が終了する前にトランスミッ
ションゲート21をONすることはない。On the other hand, when the data holding operation is completed, both the transistors 22a and 22b are turned on at time t 2.
Is out of the ON state. Therefore, at the times t 3 and t 4 which are later than the time t 2 , the transistor 21a, which is turned on,
21b does not turn on the transmission gate 21 before the data holding operation is completed.
【0055】そして時刻t3 において、メイン部のトラ
ンスミッションゲート21が開くことにより、データの
入力(更新)動作が始まる。Then, at time t 3 , the transmission gate 21 of the main section is opened to start the data input (update) operation.
【0056】つまりこの実施例ではトランスミッション
ゲート21がONするときにはトランスミッションゲー
ト22がOFFしている。よってたとえ、入力信号Dの
論理が更新され、更新前の入力信号と正論理関係にあっ
た信号QCが更新後の入力信号と負論理関係になったと
しても、データの保持動作からデータの入力(更新)動
作へ移行する際に相反する信号の衝突はなく、余分な貫
通電流は流れない。この効果はスレーブ側のハーフラッ
チ101についても同様に得られる。 That is, in this embodiment, when the transmission gate 21 is turned on, the transmission gate 22 is turned off. Therefore, even if the logic of the input signal D is updated and the signal QC having the positive logic relationship with the input signal before the update has the negative logic relationship with the input signal after the update, the data holding operation inputs the data. When transitioning to the (update) operation, there is no conflict of signals that conflict with each other, and no extra through current flows. This effect is
The same applies to Chi 101.
【0057】第2実施例.図4にこの発明の第2実施例
に用いられるハーフラッチ102の構成を示す。第1実
施例と同様にハーフラッチ102は直列に接続される
(図1)。Second embodiment. FIG. 4 shows the configuration of the half latch 102 used in the second embodiment of the present invention. The half latches 102 are connected in series as in the first embodiment (FIG. 1).
【0058】メイン部、即ちトランスミッションゲート
21、インバータ23、入力線1、信号線2、出力線
3、の構成は第1実施例で示されたラッチ101と同一
である。トランスミッションゲート21を構成するトラ
ンジスタ21a,21bのそれぞれのゲートに制御信号
入力端子I3,I4が接続されるのもラッチ101と同
様である。The structure of the main part, that is, the transmission gate 21, the inverter 23, the input line 1, the signal line 2, and the output line 3 is the same as that of the latch 101 shown in the first embodiment. Control signals are applied to the respective gates of the transistors 21a and 21b that form the transmission gate 21.
Similar to the latch 101 , the input terminals I3 and I4 are connected .
【0059】一方、フィードバック部の構成はハーフラ
ッチ101とは異なる。出力線3には一対の出力端を有
する論理反転部26が接続され、その一対の出力端に対
応する一対の入力端を有するスイッチ部25が更に接続
されている。スイッチ部25の出力は信号線2に接続さ
れている。On the other hand, the structure of the feedback unit is half
It is different from the Touch 101. A logic inverting section 26 having a pair of output terminals is connected to the output line 3, and a switch section 25 having a pair of input terminals corresponding to the pair of output terminals is further connected. The output of the switch unit 25 is connected to the signal line 2.
【0060】スイッチ部25は制御信号入力端子I2が
接続されるゲートを有するNチャネルトランジスタ25
a、制御信号入力端子I1が接続されるゲートを有する
Pチャネルトランジスタ25bの直列接続から構成され
ている。そして、両トランジスタ25a,25bのドレ
インは共通して信号線2に接続されている。The switch section 25 has a control signal input terminal I2
N-channel transistor 25 having a gate connected thereto
a, a P-channel transistor 25b having a gate connected to the control signal input terminal I1 is connected in series. The drains of both transistors 25a and 25b are commonly connected to the signal line 2.
【0061】論理反転部26は、いずれも出力線3に接
続されて出力信号Qが与えられるゲートを有するNチャ
ネルトランジスタ26aと、Pチャネルトランジスタ2
6bとから構成されている。トランジスタ26bのソー
スには電源71が与えられ、ドレインにはトランジスタ
25bのソースが接続されている。またトランジスタ2
6aのソースはグラウンド72に接続(接地)され、ド
レインにはトランジスタ25aのソースが接続されてい
る。このように構成されたスイッチ部25及び論理反転
部26は、制御信号T1,T1Cをクロックとして動作
するので、クロックド・ゲートと呼ばれる。The logic inverting section 26 is both connected to the output line 3 and has an N-channel transistor 26a having a gate to which an output signal Q is supplied, and a P-channel transistor 2a.
6b and. The power source 71 is applied to the source of the transistor 26b, and the source of the transistor 25b is connected to the drain. Also transistor 2
The source of 6a is connected (grounded) to the ground 72, and the source of the transistor 25a is connected to the drain. The switch unit 25 and the logic inverting unit 26 configured as described above operate using the control signals T1 and T1C as clocks, and are therefore called clocked gates.
【0062】図5にラッチ102の回路動作を表すタイ
ミングチャートを示す。ラッチ102に対する制御信号
T1,T1C,T2,T2Cの変化するタイミングは図
3と同じである。ここでもマスタ側の動作において記述
する。即ち、制御信号入力端子I1,I2,I3,I4
にはそれぞれ制御信号T1,T1C,T2,T2Cが与
えられる。 FIG. 5 is a timing chart showing the circuit operation of the latch 102. The timings at which the control signals T1, T1C, T2, T2C for the latch 102 change are the same as in FIG. Here as well, the operation on the master side is described.
To do. That is, the control signal input terminals I1, I2, I3, I4
Control signals T1, T1C, T2, T2C are given to
available.
【0063】この図においても、ハッチングを施した部
分はラッチ102内のトランジスタがONしている期間
を表す。トランジスタ21aは時刻t4 ,t5 ,t6 ,
t7,t8 から時刻t9 の間、トランジスタ21bは時刻
t3 ,t4 ,t5 ,t6 ,t7 から時刻t8 の間、トラ
ンジスタ25aは時刻t6 ,t7 ,t8 ,t9 ,t 0 か
ら時刻t1 の間、トランジスタ25bは時刻t7 ,
t8 ,t9 ,t0 ,t1から時刻t2 の間、それぞれO
Nしている。つまり、ハーフラッチ102のメイン部は
遅いタイミングで変化するクロック信号T2,T2Cに
より動作し、ハーフラッチ102のフィードバック部は
早いタイミングで変化するクロック信号T1,T1Cに
より動作する。Also in this figure, the hatched portion
Minute is the period when the transistor in the latch 102 is ON
Represents The transistor 21a is at time tFour, TFive, T6,
t7, t8From time t9While the transistor 21b is
t3, TFour, TFive, T6, T7From time t8During the tiger
Register 25a is at time t6, T7, T8, T9, T 0Or
Time t1Transistor 25b is turned on at time t7,
t8, T9, T0, T1From time t2During each O
I am N. That is,Half latchThe main part of 102
For clock signals T2 and T2C that change at a late timing
Works better,Half latchThe feedback part of 102
Clock signals T1 and T1C that change at an early timing
Works better.
【0064】ハーフラッチ102のメイン部によるデー
タの入力動作は、第1実施例に示したハーフラッチ10
1と同様である。一方フィードバック部によるデータの
保持動作は、以下のようになる。The data input operation by the main portion of the half latch 102 is performed by the half latch 10 shown in the first embodiment.
The same as 1. On the other hand, the data holding operation by the feedback unit is as follows.
【0065】スイッチ部25において、トランジスタ2
5a,25bのいずれかがON状態にあるときには、出
力信号Qは論理反転部26によって反転され、そのいず
れかのドレインに、出力信号Qと負論理関係にある信号
QCが与えられる場合がある。したがって、信号QCが
信号線2に与えられる場合がある。ところがトランジス
タ25a,25bのいずれかがON状態にあるのは時刻
t6 ,t7 ,t8 ,t9 ,t0 ,t1 から時刻t2 の間
であり、かつデータの入力(更新)動作が開始された時
刻t3 ,t4 からは相当時間が経過しているので、イン
バータ23の動作は終了し、出力信号Qの論理は確定し
ている。したがって、データの入力動作からデータの保
持動作への遷移において信号線2において論理の異なる
信号が衝突することはなく、安定して出力信号Q、信号
QCが、それぞれ出力線3及び信号線2において保持さ
れる。In the switch section 25, the transistor 2
When either 5a or 25b is in the ON state, the output signal Q may be inverted by the logic inverting unit 26, and the signal QC having a negative logic relationship with the output signal Q may be applied to the drain of either of them. Therefore, the signal QC may be given to the signal line 2. However the transistors 25a, the one of 25b is ON is between time t 6, t 7, t 8 , t 9, t 0, t 1 of time t 2, the and the input data (updated) Operation Since a considerable amount of time has passed from the times t 3 and t 4 at which the start of the, the operation of the inverter 23 ends and the logic of the output signal Q is fixed. Therefore, in the transition from the data input operation to the data holding operation, signals having different logics do not collide with each other on the signal line 2 and the output signals Q and QC are stably output on the output line 3 and the signal line 2, respectively. Retained.
【0066】更に、データの保持動作からデータの入力
(更新)動作への遷移においても、時刻t2 から時刻t
3 の間でトランジスタ21a,21b,25a,25b
がOFFしているので、信号線2において論理の異なる
信号が衝突することはない。よって、いずれの遷移にお
いても貫通電流はほとんど流れない。Further, also in the transition from the data holding operation to the data input (update) operation, from time t 2 to time t
Transistors 21a, 21b, 25a, 25b between 3
Is off, the signals having different logics do not collide with each other on the signal line 2. Therefore, a penetrating current hardly flows in any transition.
【0067】更にこの遷移の際、トランスミッションゲ
ート21がONしているときにはスイッチ部25におい
てトランジスタ25a,25bの両方がOFFしている
ので、論理反転部26を構成するトランジスタ26a,
26bのドレイン同士は接続されない。よって、電源7
1からグラウンド72への経路が遮断されてるので、こ
のとき貫通電流はほとんど流れない。つまり、スイッチ
部25及び論理反転部26が構成するフィードバック部
は、入力信号Qの更新時にほとんど電力を消費しない。
この効果はスレーブ側のハーフラッチ102においても
同様に得られる。 Further, at this transition, when the transmission gate 21 is on, both the transistors 25a and 25b in the switch section 25 are off, so that the transistors 26a,
The drains of 26b are not connected to each other. Therefore, power supply 7
Since the path from 1 to the ground 72 is cut off, almost no through current flows at this time. That is, the feedback unit formed by the switch unit 25 and the logic inverting unit 26 consumes almost no power when the input signal Q is updated.
This effect also applies to the half latch 102 on the slave side.
Obtained in the same way.
【0068】第3実施例.制御信号T1,T1C,T
2,T2Cをクロック信号CLKから生成するために
は、図1に示した制御信号発生器30以外の構成も可能
である。Third Embodiment. Control signals T1, T1C, T
In order to generate 2, T2C from the clock signal CLK, a configuration other than the control signal generator 30 shown in FIG. 1 is possible.
【0069】図6は制御信号発生器40の構成を示す回
路図である。制御信号発生器40はハーフラッチ10
1,102のいずれにも適用できる。FIG. 6 is a circuit diagram showing the structure of the control signal generator 40. The control signal generator 40 is a half latch 10
It can be applied to any of No. 1 and 102.
【0070】インバータ41,42は直列に接続されて
おり、インバータ41はクロック信号CLKを入力して
制御信号T1Cを生成する。インバータ42は制御信号
T1Cを入力して制御信号T1を生成する。The inverters 41 and 42 are connected in series, and the inverter 41 inputs the clock signal CLK and generates the control signal T1C. The inverter 42 receives the control signal T1C and generates the control signal T1.
【0071】一方、インバータ43,44,45は直列
に接続されており、インバータ43に入力したクロック
信号CLKは3度反転され、インバータ45から制御信
号T2Cが出力される。但し、制御信号T2Cは3度の
論理反転によって得られるため、2度の論理反転によっ
て得られる制御信号T1よりも遅いタイミングで変化す
ることになる。On the other hand, the inverters 43, 44 and 45 are connected in series, the clock signal CLK input to the inverter 43 is inverted three times, and the inverter 45 outputs the control signal T2C. However, since the control signal T2C is obtained by logical inversion three times, it changes at a timing later than the control signal T1 obtained by logical inversion twice.
【0072】更にインバータ43,44,45に対して
直列に接続されたインバータ46によって制御信号T2
が生成される。従って、クロック信号CLK、制御信号
T1C,T1,T2C,T2はこの順に遅延している。
また、制御信号T1,T2はクロック信号CLKと正論
理関係となり、制御信号T1C,T2Cはクロック信号
CLKと負論理関係となる。Further, the control signal T2 is supplied by the inverter 46 connected in series to the inverters 43, 44 and 45.
Is generated. Therefore, the clock signal CLK and the control signals T1C, T1, T2C, T2 are delayed in this order.
The control signals T1 and T2 have a positive logic relationship with the clock signal CLK, and the control signals T1C and T2C have a negative logic relationship with the clock signal CLK.
【0073】よって制御信号発生器40を用いた場合で
も、第1及び第2実施例に示したのと同様のタイミング
に従ってハーフラッチ101,102が動作するため、
同様の効果が得られる。Therefore, even when the control signal generator 40 is used, the half latches 101 and 102 operate according to the same timings as those shown in the first and second embodiments.
The same effect can be obtained.
【0074】第4実施例.更に他の構成によって制御信
号T1,T1C,T2,T2Cをクロック信号CLKか
ら生成することができる。Fourth Embodiment. The control signals T1, T1C, T2, T2C can be generated from the clock signal CLK by still another configuration.
【0075】図7は制御信号発生器50の構成を示す回
路図である。制御信号発生器50はハーフラッチ10
1,102のいずれにも適用できる。FIG. 7 is a circuit diagram showing the structure of the control signal generator 50. The control signal generator 50 is a half latch 10.
It can be applied to any of No. 1 and 102.
【0076】インバータ51,52は直列に接続されて
おり、インバータ51はクロック信号CLKを入力して
制御信号T1Cを生成する。インバータ52は制御信号
T1Cを入力して制御信号T1を生成する。即ち、制御
信号T1,T1Cの生成に関しては、第3実施例と同一
である。Inverters 51 and 52 are connected in series, and inverter 51 receives clock signal CLK and generates control signal T1C. The inverter 52 receives the control signal T1C and generates the control signal T1. That is, the generation of the control signals T1 and T1C is the same as in the third embodiment.
【0077】一方、インバータ53,54,55は直列
に接続されており、インバータ53に入力したクロック
信号CLKは2度反転され、インバータ54から制御信
号T2が出力される。そしてインバータ55には制御信
号T2が入力され、制御信号T2Cが出力される。よっ
て第1乃至第3実施例で説明した制御信号発生器30,
40,50と同様に、制御信号T1,T2はクロック信
号CLKと正論理関係となり、制御信号T1C,T2C
はクロック信号CLKと負論理関係となる。On the other hand, the inverters 53, 54 and 55 are connected in series, the clock signal CLK input to the inverter 53 is inverted twice, and the inverter 54 outputs the control signal T2. Then, the control signal T2 is input to the inverter 55, and the control signal T2C is output. Therefore, the control signal generator 30 described in the first to third embodiments,
Similar to 40 and 50, the control signals T1 and T2 have a positive logical relationship with the clock signal CLK, and the control signals T1C and T2C
Has a negative logical relationship with the clock signal CLK.
【0078】ところが、第4実施例ではクロック信号C
LK、制御信号T1C,T1,T2Cはこの順に遅延し
ているものの、制御信号T2は制御信号T1と同じタイ
ミングで生成される。つまり、制御信号発生器50から
制御信号T1,T1C,T2,T2Cをハーフラッチ1
01あるいは102に与えた場合には、貫通電流が流れ
る可能性がある。However, in the fourth embodiment, the clock signal C
Although LK and control signals T1C, T1, T2C are delayed in this order, control signal T2 is generated at the same timing as control signal T1. That is, the control signals T1, T1C, T2 and T2C are sent from the control signal generator 50 to the half latch 1
When applied to 01 or 102, a through current may flow.
【0079】これを詳細に説明するため、図8に制御信
号発生器50から制御信号T1,T1C,T2,T2C
をラッチ101に与えた場合のタイミングチャートを示
す。トランジスタ21aは制御信号T2によってそのO
N/OFFが制御されるので、時刻t2 にONする。一
方データの保持動作を行うトランスミッションゲート2
2は時刻t2 までONしている。そこで時刻t2 におい
ては瞬間的に信号線2において論理の異なる信号が衝突
する場合も生じる。In order to explain this in detail, the control signals T1, T1C, T2, T2C from the control signal generator 50 are shown in FIG.
6 is a timing chart in the case where is given to the latch 101. The transistor 21a is turned on by the control signal T2.
Since N / OFF is controlled, it is turned on at time t 2 . On the other hand, a transmission gate 2 that holds data
2 is ON until time t 2 . So at time t 2 also occurs if a logical different signals in momentarily signal line 2 may collide.
【0080】しかしその衝突は瞬間的であり、したがっ
て貫通電流が流れたとしてもその流れる時間は図11の
時刻t12〜t13で示される従来の場合と比較して非常に
短い。このため第4実施例においても貫通電流による電
力の消費は非常に低いものとなり、消費電流の低減の効
果がある。However, the collision is instantaneous, and therefore, even if the through current flows, the flowing time is very short as compared with the conventional case shown at times t 12 to t 13 in FIG. Therefore, also in the fourth embodiment, the power consumption due to the shoot-through current is extremely low, which has the effect of reducing the current consumption.
【0081】制御信号発生器50から制御信号T1,T
1C,T2,T2Cをハーフラッチ102に与えた場合
も同様であり、第2実施例と同様にフィードバック部の
消費電力の更なる低減が可能である。From the control signal generator 50, control signals T1, T
The same applies when 1C, T2, and T2C are given to the half latch 102, and the power consumption of the feedback unit can be further reduced as in the second embodiment.
【0082】[0082]
【発明の効果】以上のようにこの発明によれば、ハーフ
ラッチの第1のスイッチ部が第2の信号伝達手段に対し
て遅いタイミングで動作するので、入力端子に与えられ
る信号の更新時に異なる論理の信号の衝突が回避でき
る。このため、信号の衝突による余分な貫通電流が流れ
ないので、半導体装置の消費電力が低減できる。As described above, according to the present invention, the half
Since the first switch portion of the latch operates at a timing late with respect to the second signal transmission means, collision of signals of different logics can be avoided when updating the signal applied to the input terminal. For this reason, since an extra through current does not flow due to a signal collision, the power consumption of the semiconductor device can be reduced.
【0083】更に、第2の信号伝達手段をクロックド・
ゲートで構成すると、入力端子に与えられる信号の更新
時における第2の信号伝達手段の消費電力がほとんどな
くなるので、さらに半導体装置の消費電力を低減でき
る。Further, the second signal transmission means is clocked.
When the gate is used, the power consumption of the second signal transmission means is almost eliminated when the signal applied to the input terminal is updated, so that the power consumption of the semiconductor device can be further reduced.
【図面の簡単な説明】[Brief description of drawings]
【図1】この発明の第1実施例を示す回路図である。FIG. 1 is a circuit diagram showing a first embodiment of the present invention.
【図2】ラッチ101の構成を示す回路図である。FIG. 2 is a circuit diagram showing a configuration of a latch 101.
【図3】この発明の第1実施例の動作を説明するタイミ
ングチャートである。FIG. 3 is a timing chart for explaining the operation of the first embodiment of the present invention.
【図4】この発明の第2実施例に適用されるハーフラッ
チ102の構成を示す回路図である。FIG. 4 is a half rack applied to a second embodiment of the present invention.
3 is a circuit diagram showing a configuration of a switch 102. FIG.
【図5】この発明の第2実施例の動作を説明するタイミ
ングチャートである。FIG. 5 is a timing chart explaining the operation of the second embodiment of the present invention.
【図6】この発明の第3実施例に適用される制御信号発
生器40の構成を示す回路図である。FIG. 6 is a circuit diagram showing a configuration of a control signal generator 40 applied to a third embodiment of the present invention.
【図7】この発明の第4実施例に適用される制御信号発
生器50の構成を示す回路図である。FIG. 7 is a circuit diagram showing a configuration of a control signal generator 50 applied to a fourth embodiment of the present invention.
【図8】この発明の第4実施例の動作を説明するタイミ
ングチャートである。FIG. 8 is a timing chart for explaining the operation of the fourth embodiment of the present invention.
【図9】従来の技術を説明する回路図である。FIG. 9 is a circuit diagram illustrating a conventional technique.
【図10】従来の技術を説明する回路図である。FIG. 10 is a circuit diagram illustrating a conventional technique.
【図11】従来の技術を説明する回路図である。FIG. 11 is a circuit diagram illustrating a conventional technique.
【符号の説明】 101,102 ハーフラッチ 21、22 トランスミッションゲート 23、24 インバータ 21a,22a,25a,26a Nチャネルトランジ
スタ 21b,22b,25b,26b Pチャネルトランジ
スタ 30,40,50 制御信号発生器 31〜34,41〜46,51〜55 インバータ2000 単位ラッチ CLK クロック信号 T1,T1C,T2,T2C 制御信号 D 入力信号 Q 出力信号[Description of Reference Signs] 101,102 Half-latch 21, 22 Transmission gate 23, 24 Inverter 21a, 22a, 25a, 26a N-channel transistor 21b, 22b, 25b, 26b P-channel transistor 30, 40, 50 Control signal generator 31 to 31 34, 41-46, 51-55 Inverter 2000 Unit latch CLK Clock signal T1, T1C, T2, T2C Control signal D Input signal Q Output signal
【手続補正3】[Procedure 3]
【補正対象書類名】図面[Document name to be corrected] Drawing
【補正対象項目名】図1[Name of item to be corrected] Figure 1
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【図1】 [Figure 1]
【手続補正4】[Procedure amendment 4]
【補正対象書類名】図面[Document name to be corrected] Drawing
【補正対象項目名】図2[Name of item to be corrected] Figure 2
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【図2】 [Fig. 2]
【手続補正5】[Procedure Amendment 5]
【補正対象書類名】図面[Document name to be corrected] Drawing
【補正対象項目名】図4[Name of item to be corrected] Figure 4
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【図4】 [Figure 4]
【手続補正6】[Procedure correction 6]
【補正対象書類名】図面[Document name to be corrected] Drawing
【補正対象項目名】図9[Correction target item name] Figure 9
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【図9】 [Figure 9]
【手続補正7】[Procedure Amendment 7]
【補正対象書類名】図面[Document name to be corrected] Drawing
【補正対象項目名】図10[Name of item to be corrected] Fig. 10
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【図10】 [Figure 10]
Claims (12)
と、 同一のクロック信号をそれぞれ第1及び第2の処理時間
で処理して得られ、前記クロック信号と実質的に同一の
パルス幅の第1及び第2の制御信号を前記単位ラッチ回
路の各々に与える制御信号供給部と、を備え、 前記第2の処理時間は前記第1の処理時間以上の長さで
あり、 前記単位ラッチ回路の各々は、 (a)入力端子及び出力端子と、 (b)前記入力端子に接続され、前記第2の制御信号に
よってその開閉が制御される第1のスイッチ部と、 (c)前記第1のスイッチ部を介して前記入力端子に接
続された入力端と、前記出力端子に接続された出力端と
を有し、論理反転の処理を行う第1の信号伝達手段と、 (d)前記第1の信号伝達手段の出力端に接続された入
力端と、前記第1の信号伝達手段の入力端に接続された
出力端とを有し、前記第1の制御信号に従って、前記第
1の信号伝達手段の出力に論理反転の処理を行って得ら
れるフィードバック信号を出力する第2の信号伝達手段
と、を有する半導体装置。1. A plurality of unit latch circuits connected in series and obtained by processing the same clock signal in first and second processing times, respectively, and having a pulse width substantially the same as that of the clock signal. A control signal supply unit that supplies first and second control signals to each of the unit latch circuits, wherein the second processing time is equal to or longer than the first processing time. (A) an input terminal and an output terminal, (b) a first switch unit connected to the input terminal and whose opening and closing is controlled by the second control signal, and (c) the first switch unit. First signal transmission means having an input end connected to the input terminal via the switch part of and a output end connected to the output terminal, and performing logic inversion processing; (d) the first signal transmission means. And an input end connected to the output end of the signal transmission means of 1. A feedback signal obtained by performing an inversion process on the output of the first signal transmission means according to the first control signal, the output signal being connected to the input end of the first signal transmission means. And a second signal transmitting means for outputting.
信号を論理反転して得られる、第3の制御信号を前記単
位ラッチ回路に更に与え、 前記第1のスイッチ部は、 (b−1)互いに並列に接続され、互いに逆相の信号に
よって動作する第1及び第2の単位スイッチを備え、 (b−2)前記第1の単位スイッチは前記第2の制御信
号によってその開閉が制御され、 (b−3)前記第2の単位スイッチは前記第3の制御信
号によってその開閉が制御される、請求項1記載の半導
体装置。2. The control signal supply unit further applies a third control signal obtained by logically inverting the second control signal to the unit latch circuit, and the first switch unit includes: -1) It is provided with first and second unit switches that are connected in parallel with each other and operate by signals of opposite phases, and (b-2) the first unit switch is opened and closed by the second control signal. 2. The semiconductor device according to claim 1, wherein the opening and closing of the second unit switch is controlled by the third control signal.
して前記第1の制御信号が得られる第4の制御信号を前
記単位ラッチ回路に更に与え、 前記第2の信号伝達手段は、 (d−1)前記第2の信号伝達手段の前記入力端に接続
された入力端及び前記フィードバック信号を出力する出
力端とを有する信号処理部と、 (d−2)前記信号処理部の出力端と前記第2の信号伝
達手段の前記出力端との間に接続された第2のスイッチ
部とを備え、 前記第2のスイッチ部は、 (d−2−1)前記信号処理部の前記出力端と前記第1
信号伝達手段の前記入力端との間で互いに並列に接続さ
れ、互いに逆相の信号によって動作する第3及び第4の
単位スイッチを有し、 (d−2−2)前記第3の単位スイッチは前記第1の制
御信号によってその開閉が制御され、 (d−2−3)前記第4の単位スイッチは前記第4の制
御信号によってその開閉が制御される、請求項2記載の
半導体装置。3. The control signal supply section further applies a fourth control signal, which is logically inverted to obtain the first control signal, to the unit latch circuit, and the second signal transmission means comprises: (D-1) a signal processing unit having an input end connected to the input end of the second signal transmission means and an output end outputting the feedback signal; and (d-2) output of the signal processing unit. A second switch unit connected between an end and the output end of the second signal transmission unit, wherein the second switch unit is (d-2-1) the signal processing unit. Output end and the first
(D-2-2) the third unit switch, which has third and fourth unit switches which are connected in parallel with the input end of the signal transmission means and which are operated by signals having opposite phases to each other. 3. The semiconductor device according to claim 2, wherein opening and closing are controlled by the first control signal, and (d-2-3) opening and closing of the fourth unit switch is controlled by the fourth control signal.
して前記第1の制御信号が得られる第4の制御信号を前
記単位ラッチ回路に更に与え、 前記第2の信号伝達手段は、 (d−3)前記第2の信号伝達手段の前記入力端に接続
された入力端と、いずれか一方に前記フィードバック信
号が出力される一対の出力端と、を有する信号処理部
と、 (d−4)前記信号処理部の前記一対の出力端に接続さ
れた一対の入力端と、前記フィードバック信号を選択的
に出力する出力端と、を有する第2のスイッチ部と、を
備え、 前記第2のスイッチ部は、 (d−4−1)前記第2のスイッチ部の前記一対の入力
端の間で直列に接続され、互いに逆相の信号によって動
作する第3及び第4の単位スイッチを備え、 (d−4−2)前記第3及び第4の単位スイッチは前記
第2の信号伝達手段の前記出力端において共通に接続さ
れ、 (d−4−3)前記第3の単位スイッチは前記第1の制
御信号によってその開閉が制御され、 (d−4−4)前記第4の単位スイッチは前記第4の制
御信号によってその開閉が制御される、請求項2記載の
半導体装置。4. The control signal supply section further gives a fourth control signal, which is logically inverted to obtain the first control signal, to the unit latch circuit, and the second signal transmission means, (D-3) a signal processing unit having an input end connected to the input end of the second signal transmission means, and a pair of output ends for outputting the feedback signal to either one of the input end, -4) A second switch unit having a pair of input ends connected to the pair of output ends of the signal processing unit, and an output end that selectively outputs the feedback signal, The second switch unit includes (d-4-1) third and fourth unit switches that are connected in series between the pair of input ends of the second switch unit and operate according to signals having opposite phases. (D-4-2) the third and fourth unit spaces Switches are commonly connected at the output end of the second signal transmission means, (d-4-3) opening / closing of the third unit switch is controlled by the first control signal, (d-4) -4) The semiconductor device according to claim 2, wherein the opening and closing of the fourth unit switch is controlled by the fourth control signal.
号と正論理関係にある請求項3又は4のいずれかに記載
の半導体装置。5. The semiconductor device according to claim 3, wherein the first control signal has a positive logic relationship with the clock signal.
と負論理関係にある請求項5記載の半導体装置。6. The semiconductor device according to claim 5, wherein the second control signal has a negative logic relationship with the clock signal.
力する第1のインバータと、 前記第1の制御信号を入力して前記第2の制御信号を出
力する第2のインバータと、 前記第3の制御信号を入力して前記第1の制御信号を出
力する第3のインバータと、を備える、請求項6記載の
半導体装置。7. The control signal supply unit receives the second control signal and outputs the fourth control signal, and a first inverter that receives the first control signal and outputs the second control signal. 7. The semiconductor device according to claim 6, further comprising: a second inverter that outputs the control signal of 1., and a third inverter that inputs the third control signal and outputs the first control signal.
入力して前記第3の制御信号を出力する第4のインバー
タを更に備える請求項7記載の半導体装置。8. The semiconductor device according to claim 7, wherein the control signal supply unit further includes a fourth inverter which receives a clock signal and outputs the third control signal.
する第1のインバータと、 前記第3の制御信号を入力して前記第1の制御信号を出
力する第2のインバータと、 前記クロック信号を入力して前記第2の制御信号を出力
する第3のインバータと、 前記第2の制御信号を入力して前記第4の制御信号を出
力する第4のインバータと、を備える請求項6記載の半
導体装置。9. The control signal supply unit includes a first inverter that inputs the clock signal and outputs the third control signal; and a first inverter that inputs the third control signal. A second inverter that outputs the second control signal, a third inverter that inputs the clock signal and outputs the second control signal, and a second inverter that inputs the second control signal and outputs the fourth control signal The semiconductor device according to claim 6, further comprising a fourth inverter.
号と正論理関係にある請求項5記載の半導体装置。10. The semiconductor device according to claim 5, wherein the second control signal has a positive logic relationship with the clock signal.
する第1のインバータと、 前記第3の制御信号を入力して前記第1の制御信号を出
力する第2のインバータと、 前記クロック信号を入力して前記第2の制御信号を出力
する第3のインバータと、 前記第2の制御信号を入力して前記第4の制御信号を出
力する第4のインバータと、を備える請求項10記載の
半導体装置。11. The control signal supply unit includes a first inverter that receives the clock signal and outputs the third control signal; and a first inverter that receives the third control signal and receives the first control signal. A second inverter that outputs the second control signal, a third inverter that inputs the clock signal and outputs the second control signal, and a second inverter that inputs the second control signal and outputs the fourth control signal The semiconductor device according to claim 10, further comprising a fourth inverter.
された第1乃至第2の単位インバータを備えた請求項9
記載の半導体装置。12. The third inverter comprises first to second unit inverters connected in series.
The semiconductor device described.
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2021533704A (en) * | 2018-06-04 | 2021-12-02 | リトル ドラゴン アイピー ホールディング エルエルシーLittle Dragon Ip Holding Llc | Low power consumption flip-flop circuit |
Families Citing this family (29)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0691741B1 (en) * | 1994-07-05 | 2004-10-06 | Matsushita Electric Industrial Co., Ltd. | Latch circuit |
EP0713292A3 (en) * | 1994-11-21 | 1997-10-01 | Motorola Inc | A feedback latch and method therefor |
EP0752174A1 (en) * | 1995-01-25 | 1997-01-08 | Advanced Micro Devices, Inc. | A high-speed latch circuit including multiple transmission gates and a pipelined microprocessor employing the same |
US5684422A (en) * | 1995-01-25 | 1997-11-04 | Advanced Micro Devices, Inc. | Pipelined microprocessor including a high speed single-clock latch circuit |
WO1996027945A1 (en) * | 1995-03-08 | 1996-09-12 | Advanced Micro Devices, Inc. | Conditional latching mechanism and pipelined microprocessor employing the same |
US5700727A (en) * | 1995-07-24 | 1997-12-23 | Micron Technology, Inc. | Method of forming a thin film transistor |
US5767716A (en) * | 1995-09-26 | 1998-06-16 | Texas Instruments Incorporated | Noise insensitive high performance energy efficient push pull isolation flip-flop circuits |
US5999029A (en) * | 1996-06-28 | 1999-12-07 | Lsi Logic Corporation | Meta-hardened flip-flop |
US6230245B1 (en) | 1997-02-11 | 2001-05-08 | Micron Technology, Inc. | Method and apparatus for generating a variable sequence of memory device command signals |
US6175894B1 (en) * | 1997-03-05 | 2001-01-16 | Micron Technology, Inc. | Memory device command buffer apparatus and method and memory devices and computer systems using same |
US5996043A (en) | 1997-06-13 | 1999-11-30 | Micron Technology, Inc. | Two step memory device command buffer apparatus and method and memory devices and computer systems using same |
US6484244B1 (en) | 1997-06-17 | 2002-11-19 | Micron Technology, Inc. | Method and system for storing and processing multiple memory commands |
US6107852A (en) * | 1998-05-19 | 2000-08-22 | International Business Machines Corporation | Method and device for the reduction of latch insertion delay |
US6178488B1 (en) | 1998-08-27 | 2001-01-23 | Micron Technology, Inc. | Method and apparatus for processing pipelined memory commands |
US6198323B1 (en) * | 1999-01-28 | 2001-03-06 | Lucent Technologies Inc. | Flip-flop having gated inverter feedback structure with embedded preset/clear logic |
JP4397066B2 (en) * | 1999-03-24 | 2010-01-13 | 日本テキサス・インスツルメンツ株式会社 | Latch circuit |
JP4263818B2 (en) * | 1999-09-20 | 2009-05-13 | 富士通マイクロエレクトロニクス株式会社 | Semiconductor integrated circuit |
US6410966B2 (en) | 2000-03-22 | 2002-06-25 | Texas Instruments Incorporated | Ratio circuit |
US6621318B1 (en) | 2001-06-01 | 2003-09-16 | Sun Microsystems, Inc. | Low voltage latch with uniform sizing |
US6605971B1 (en) * | 2001-06-01 | 2003-08-12 | Sun Microsystems, Inc. | Low voltage latch |
US7071749B2 (en) * | 2002-03-25 | 2006-07-04 | Aeroflex Colorado Springs Inc. | Error correcting latch |
US6573774B1 (en) * | 2002-03-25 | 2003-06-03 | Aeroflex Utmc Microelectronic Systems, Inc. | Error correcting latch |
US7155630B2 (en) * | 2002-06-25 | 2006-12-26 | Micron Technology, Inc. | Method and unit for selectively enabling an input buffer based on an indication of a clock transition |
JP4356596B2 (en) * | 2004-11-26 | 2009-11-04 | ティアック株式会社 | Data transceiver |
CN101410047B (en) | 2006-03-31 | 2011-02-02 | 株式会社尼德克 | Ophthalmologic instrument |
WO2008072173A2 (en) * | 2006-12-12 | 2008-06-19 | Nxp B.V. | Circuit with parallel functional circuits with multi-phase control inputs |
US9081514B2 (en) | 2010-12-14 | 2015-07-14 | Stmicroelectronics S.R.L. | Method for controlling operation of a memory using a single write location and an associated memory |
CN109450411B (en) * | 2019-01-04 | 2022-10-11 | 京东方科技集团股份有限公司 | Latch and driving method thereof and chip |
CN113348627A (en) * | 2019-01-31 | 2021-09-03 | 华为技术有限公司 | Buffer circuit, frequency division circuit and communication equipment |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4963371A (en) * | 1972-10-19 | 1974-06-19 | ||
US3930169A (en) * | 1973-09-27 | 1975-12-30 | Motorola Inc | Cmos odd multiple repetition rate divider circuit |
US3993916A (en) * | 1975-05-21 | 1976-11-23 | Bell Telephone Laboratories, Incorporated | Functionally static type semiconductor shift register with half dynamic-half static stages |
US4495628A (en) * | 1982-06-17 | 1985-01-22 | Storage Technology Partners | CMOS LSI and VLSI chips having internal delay testing capability |
JPH0691431B2 (en) * | 1987-03-02 | 1994-11-14 | 沖電気工業株式会社 | Clock control circuit for flip-flop circuit |
US5027382A (en) * | 1988-12-20 | 1991-06-25 | Ricoh Company, Ltd. | Shift register circuit |
JP2946658B2 (en) * | 1990-06-29 | 1999-09-06 | 日本電気株式会社 | Flip-flop circuit |
US5081377A (en) * | 1990-09-21 | 1992-01-14 | At&T Bell Laboratories | Latch circuit with reduced metastability |
JPH04214299A (en) * | 1990-12-10 | 1992-08-05 | Mitsubishi Electric Corp | Shift register |
JPH0528789A (en) * | 1991-07-25 | 1993-02-05 | Sharp Corp | Logical circuit |
-
1992
- 1992-06-23 JP JP4164826A patent/JPH065091A/en active Pending
-
1993
- 1993-06-15 US US08/076,649 patent/US5463340A/en not_active Expired - Fee Related
- 1993-06-22 DE DE4320681A patent/DE4320681C2/en not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2021533704A (en) * | 2018-06-04 | 2021-12-02 | リトル ドラゴン アイピー ホールディング エルエルシーLittle Dragon Ip Holding Llc | Low power consumption flip-flop circuit |
Also Published As
Publication number | Publication date |
---|---|
DE4320681A1 (en) | 1994-01-13 |
US5463340A (en) | 1995-10-31 |
DE4320681C2 (en) | 1995-08-31 |
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