JPH065091A - Semiconductor device - Google Patents

Semiconductor device

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JPH065091A
JPH065091A JP4164826A JP16482692A JPH065091A JP H065091 A JPH065091 A JP H065091A JP 4164826 A JP4164826 A JP 4164826A JP 16482692 A JP16482692 A JP 16482692A JP H065091 A JPH065091 A JP H065091A
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JP
Japan
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control signal
signal
unit
inverter
input
Prior art date
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Pending
Application number
JP4164826A
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Japanese (ja)
Inventor
Akihiko Takahata
明彦 高畠
Shinichi Uramoto
紳一 浦本
Shinichi Nakagawa
伸一 中川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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Publication of JPH065091A publication Critical patent/JPH065091A/en
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/037—Bistable circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
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    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356104—Bistable circuits using complementary field-effect transistors
    • H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
    • H03K3/356147—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit using pass gates
    • H03K3/356156—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit using pass gates with synchronous operation

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  • Logic Circuits (AREA)
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Abstract

PURPOSE:To obtain a latch whose power consumption is small. CONSTITUTION:With reference to a half latch 101, control signals T2, T2C which are operated at a slow timing are given to a main part which performs the input (updating) operation of data, and control signals T1, T1C which are operated at a quick timing are given to a feed back part which performs the holding operation of data. The input (updating) operation of the data is not started before the holding operation of the data is finished. The holding operation of the data is performed by holding two signals which are in a mutually negative logic relationship in a loop which constitutes two inverters. Consequently, a signal which participates in the holding of data and a signal which is input newly are not placed on the same signal line. Thereby, it is possible to avoid that the signals collide and it is possible to reduce a through current which is caused by the collision of the signals.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】この発明は半導体集積回路に関
し、特にラッチに関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit, and more particularly to a latch.

【０００２】[0002]

【従来の技術】図９に従来の一般的なシフトレジスタの
構成の概要を示す。制御信号発生器６０はクロックＣＬ
Ｋから制御信号Ｔ，ＴＣを発生させる。制御信号Ｔ，Ｔ
Ｃは互いに負論理関係にあり、直列に接続されたスタテ
ィックラッチ１００のいずれにも供給される。2. Description of the Related Art FIG. 9 shows an outline of the configuration of a conventional general shift register. The control signal generator 60 has a clock CL
The control signals T and TC are generated from K. Control signals T, T
C has a negative logic relationship with each other and is supplied to any of the static latches 100 connected in series.

【０００３】一般的には、制御信号発生器６０にはクロ
ック信号ＣＬＫが入力され、インバータ６１、６２によ
りクロックと正論理関係の制御信号Ｔと、負論理関係の
制御信号ＴＣが生成される。これら２つの制御信号の間
には、インバータ６２に起因する遅延関係がある。Generally, the clock signal CLK is input to the control signal generator 60, and the inverters 61 and 62 generate a control signal T having a positive logic relationship with the clock and a control signal TC having a negative logic relationship. There is a delay relationship due to the inverter 62 between these two control signals.

【０００４】図１０にスタティックラッチ１００の内部
構成を示す。入力線１はスタティックラッチ１００の入
力信号Ｄをトランスミッションゲート２１に導く。トラ
ンスミッションゲート２１には信号線２を介してインバ
ータ２３が接続され、インバータ２３は入力信号Ｄを反
転して出力信号Ｑを出力線３に与える。FIG. 10 shows the internal structure of the static latch 100. The input line 1 guides the input signal D of the static latch 100 to the transmission gate 21. An inverter 23 is connected to the transmission gate 21 via a signal line 2, and the inverter 23 inverts the input signal D and supplies an output signal Q to the output line 3.

【０００５】一方、出力線３にはインバータ２４が接続
され、トランスミッションゲート２２を介してインバー
タ２３へ出力信号Ｑを反転して得られる信号ＱＣを与え
る。On the other hand, an inverter 24 is connected to the output line 3 and gives a signal QC obtained by inverting the output signal Q to the inverter 23 via the transmission gate 22.

【０００６】トランスミッションゲート２１は、Ｎチャ
ンネルトランジスタ２１ａとＰチャンネルトランジスタ
２１ｂから構成されており、それぞれのゲートには制御
信号Ｔ，ＴＣが入力する。同様にしてトランスミッショ
ンゲート２２は、Ｎチャンネルトランジスタ２２ａとＰ
チャンネルトランジスタ２２ｂから構成されており、そ
れぞれのゲートには制御信号ＴＣ，Ｔが入力する。The transmission gate 21 is composed of an N-channel transistor 21a and a P-channel transistor 21b, and control signals T and TC are input to the respective gates. Similarly, the transmission gate 22 includes an N-channel transistor 22a and a P-channel transistor 22a.
It is composed of a channel transistor 22b, and control signals TC and T are input to the respective gates.

【０００７】トランスミッションゲート２１とインバー
タ２３は入力信号Ｄを入力し、出力信号Ｑを出力するた
めのものであり、メイン部と総称される。また、トラン
スミッションゲート２２とインバータ２４は出力信号Ｑ
を保持するためのものであり、フィードバック部と総称
される。The transmission gate 21 and the inverter 23 are for inputting an input signal D and outputting an output signal Q, and are collectively called a main section. Further, the transmission gate 22 and the inverter 24 output the output signal Q.
And is collectively referred to as a feedback unit.

【０００８】図１１は、図９及び図１０に示したラッチ
１００の回路動作を表すタイミングチャートである。イ
ンバータ６１にクロック信号ＣＬＫが入力されると、イ
ンバータ６１によって時間（ｔ12−ｔ11）だけ遅延して
クロック信号ＣＬＫと負論理関係の制御信号ＴＣが、更
にインバータ６２によって時間（ｔ13−ｔ12）だけ遅延
してクロック信号ＣＬＫと正論理関係の制御信号Ｔが、
それぞれ生成される。制御信号Ｔは、クロック信号ＣＬ
Ｋから時間（ｔ13−ｔ11）だけ遅延することになる。FIG. 11 is a timing chart showing the circuit operation of the latch 100 shown in FIGS. 9 and 10. When the clock signal CLK is input to the inverter 61, the inverter 61 delays the time (t 12 -t 11 ) by a time (t 12 -t 11 ), and the control signal TC having a negative logic relationship with the clock signal CLK is further input by the inverter 62 by the time (t 13 -t 11 ). 12 ) The control signal T having a positive logic relationship with the clock signal CLK is delayed by
Generated respectively. The control signal T is the clock signal CL
It will be delayed from K by a time (t 13 −t 11 ).

【０００９】これらの制御信号Ｔ，ＴＣに基づく、トラ
ンスミッションゲート２１、２２の動作を、トランジス
タ２１ａ，２１ｂ，２２ａ，２２ｂの動作期間で説明さ
れる。図中ハッチングを施した部分は、それぞれのトラ
ンジスタがＯＮ状態にあることをしめす。The operation of the transmission gates 21 and 22 based on these control signals T and TC will be described in the operation period of the transistors 21a, 21b, 22a and 22b. The hatched portions in the figure indicate that the respective transistors are in the ON state.

【００１０】図１０に示したラッチ１００の動作は、メ
イン部によるデータの入力（更新）動作とフィードバッ
ク部によるデータの保持動作に分けて考えることができ
る。即ちメイン部においてトランスミッションゲート２
１がＯＮすることにより入力信号Ｄを取り込み、フィー
ドバック部におけるトランスミッションゲート２２がＯ
Ｎすることにより出力信号Ｑの保持が行われる。The operation of the latch 100 shown in FIG. 10 can be divided into a data input (update) operation by the main section and a data holding operation by the feedback section. That is, the transmission gate 2 in the main section
When 1 is turned on, the input signal D is taken in, and the transmission gate 22 in the feedback section becomes O
The output signal Q is held by setting N.

【００１１】制御信号Ｔが“Ｈ”、制御信号ＴＣが
“Ｌ”の時（時刻ｔ13〜ｔ15）は、トランスミッション
ゲート２１がＯＮ、トランスミッションゲート２２がＯ
ＦＦしている。よって入力線１に入力された入力信号Ｄ
は信号線２を経由してインバータ２３に入力され、これ
を論理反転した出力信号Ｑが出力線３に出力される。[0011] control signal T is "H", when the control signal TC is "L" (time t 13 ~t 15) are the transmission gate 21 is ON, the transmission gate 22 is O
It is FF. Therefore, the input signal D input to the input line 1
Is input to the inverter 23 via the signal line 2, and the output signal Q obtained by logically inverting the signal is output to the output line 3.

【００１２】一方、制御信号Ｔが“Ｌ”、制御信号ＴＣ
が“Ｈ”の時（時刻ｔ16〜ｔ12）は、トランスミッショ
ンゲート２２がＯＮ、トランスミッションゲート２１が
ＯＦＦしている。よって、インバータ２３、２４はルー
プを形成し、出力線３において出力信号Ｑが、信号線２
において出力信号Ｑの論理反転された信号ＱＣが、それ
ぞれ安定に保持される。On the other hand, the control signal T is "L" and the control signal TC is
There when "H" (time t 16 ~t 12) are the transmission gate 22 is ON, the transmission gate 21 is turn OFF. Therefore, the inverters 23 and 24 form a loop, and the output signal Q at the output line 3 is
At, the signal QC obtained by logically inverting the output signal Q is stably held.

【００１３】このようにメイン部によるデータの入力
（更新）動作とフィードバック部によるデータの保持動
作がラッチ１００において繰り返され、図９に示された
シフトレジスタは、次々とその値を更新してゆく。In this way, the data input (update) operation by the main section and the data holding operation by the feedback section are repeated in the latch 100, and the shift register shown in FIG. 9 updates its value one after another. .

【００１４】[0014]

【発明が解決しようとする課題】しかし、トランスミッ
ションゲート２１，２２はいずれも並列に接続された相
補的な導電型の２つのトランジスタから構成されてお
り、又これらのトランジスタのＯＮ／ＯＦＦを制御する
制御信号Ｔ，ＴＣの変化には（ｔ13−ｔ12）若しくは
（ｔ16−ｔ15）の時間差が生じているので、これらの時
間帯においてはトランスミッションゲート２１，２２の
いずれもがＯＮしている。これは図１１においてハッチ
ングが施された部分が同一時刻において複数あることで
示される。However, each of the transmission gates 21 and 22 is composed of two transistors of complementary conductivity type connected in parallel, and controls ON / OFF of these transistors. control signal T, since the change in TC has arisen time difference (t 13 -t 12) or (t 16 -t 15), none of the transmission gates 21 and 22 at these times is turned oN There is. This is indicated by a plurality of hatched portions at the same time in FIG.

【００１５】時刻ｔ15から時刻ｔ16においては、未だト
ランジスタ２１ａがＯＮ状態のままトランジスタ２２ａ
がＯＮし始める。従ってトランスミッションゲート２
１，２２はこの時間帯においていずれもＯＮしており、
入力信号Ｄと信号ＱＣとが信号線２に伝えられる。しか
し図９に示すように、直列に接続されたラッチ１００に
は同じ制御信号Ｔ，ＴＣが与えられているので、あるラ
ッチ１００がフィードバック部によるデータ保持動作を
開始しようとするときに、その前段のラッチ１００が新
たな信号（前段のラッチ１００の出力信号Ｑであり、そ
れに続くラッチ１００の入力信号Ｄでもある）を送り込
んでくることはない。そして入力信号Ｄに対するインバ
ータ２３による論理反転は時刻ｔ15の時点では既に終了
している。From time t 15 to time t 16 , the transistor 21a is still in the ON state and the transistor 22a is still in the ON state.
Turns on. Therefore transmission gate 2
Both 1 and 22 are ON in this time zone,
The input signal D and the signal QC are transmitted to the signal line 2. However, as shown in FIG. 9, since the same control signals T and TC are given to the latch 100 connected in series, when a certain latch 100 tries to start the data holding operation by the feedback section, the preceding stage Latch 100 does not send in a new signal (which is the output signal Q of the latch 100 of the previous stage and also the input signal D of the latch 100 following it). The logical inversion of the input signal D by the inverter 23 has already been completed at time t 15 .

【００１６】よって時刻ｔ15から時刻ｔ16においてはト
ランスミッションゲート２１，２２のいずれもが開いて
いることがあっても、入力線１には入力信号Ｄが、信号
線２には入力信号Ｄと正論理関係にある信号ＱＣが、そ
して出力線３には入力信号Ｄと負論理関係にある出力信
号Ｑが、それぞれ安定して与えられることになる。Therefore, from time t 15 to time t 16 , even if both transmission gates 21 and 22 are open, the input signal D is input to the input line 1 and the input signal D is input to the signal line 2. The signal QC having a positive logic relationship and the output signal Q having a negative logic relationship with the input signal D are stably supplied to the output line 3.

【００１７】そして時刻ｔ16になると、トランスミッシ
ョンゲート２１を構成するトランジスタ２１ａ，２１ｂ
のいずれもがＯＦＦし、トランスミッションゲート２２
を構成するトランジスタ２２ａ，２２ｂのいずれもがＯ
Ｎするので、ラッチ１００はインバータ２３，２４が構
成するループによって、データを保持する状態となる。Then, at time t 16 , the transistors 21a and 21b forming the transmission gate 21 are formed.
Both of them turn off and the transmission gate 22
Both the transistors 22a and 22b forming
Therefore, the latch 100 is in a state of holding data by the loop formed by the inverters 23 and 24.

【００１８】一方、時刻ｔ12でトランジスタ２１ｂがＯ
Ｎしてトランスミッションゲート２１がＯＮし、ラッチ
１００はデータの保持動作からデータの入力動作へ遷移
しようとする状態になる。しかし、トランジスタ２２ｂ
も時刻ｔ12以前から引き続いてまだＯＮ状態にあるた
め、トランスミッションゲート２２は時刻ｔ13までＯＮ
している。On the other hand, at time t 12 , the transistor 21b turns off.
Then, the transmission gate 21 is turned on, and the latch 100 is in a state of transitioning from the data holding operation to the data input operation. However, transistor 22b
Is still in the ON state from time t 12 onwards, the transmission gate 22 remains ON until time t 13.
is doing.

【００１９】この場合には前段のラッチ１００もデータ
の更新を行うので、時刻ｔ12から時刻ｔ13の間において
は、信号線１に新たに入力される出力信号Ｄの論理が、
信号線２に保持されている信号ＱＣの論理と異なってい
る場合には、これらの信号が衝突してしてしまうことに
なる。このような異なる論理値を有する信号の衝突は大
きな貫通電流を発生させ、消費電力が増大するという問
題点を招来する。更に、信号が衝突している信号線２に
おいて信号の立ち上がり、立ち下がりが遅くなってしま
うため、この信号線２の電位を入力しているインバータ
２３の消費電力も大きくなってしまう。In this case, since the latch 100 in the preceding stage also updates the data, the logic of the output signal D newly input to the signal line 1 is between the time t 12 and the time t 13 .
If the logic of the signal QC held in the signal line 2 is different, these signals will collide. Such collision of signals having different logic values causes a large through current, resulting in an increase in power consumption. Furthermore, since the rising and falling of the signal on the signal line 2 with which the signal collides is delayed, the power consumption of the inverter 23 that inputs the potential of the signal line 2 also increases.

【００２０】上記のような通常の正反のクロックによる
ラッチの動作では、データの入力時において保持されて
いるデータと入力されてくるデータの論理が異なる場
合、正反のクロックの遅延が原因でメイン部とフィード
バック部のトランジスタが同時にＯＮしているため、信
号の衝突が起こってしまう。また、上記のラッチにおい
て、フィードバック部のインバータ２４は、データの保
持を行なう補助的な部分であるが、ラッチのデータが変
化するたびに、信号変化中に貫通電流が流れてしまい、
余分な電力を消費している。In the operation of the latch based on the normal positive / negative clock as described above, when the data held at the time of data input and the logic of the input data are different, the delay of the positive / negative clock causes the delay. Since the transistors in the main section and the feedback section are turned on at the same time, a signal collision will occur. Further, in the above latch, the inverter 24 of the feedback section is an auxiliary section for holding data, but a through current flows during a signal change every time the data in the latch changes,
It consumes extra power.

【００２１】この発明は、上記のような異なる論理を有
する信号の衝突による余分な消費電力やフィードバック
部の消費電力を減らし、消費電力の小さい半導体装置を
提供することを目的としている。It is an object of the present invention to provide a semiconductor device with low power consumption by reducing the extra power consumption due to the collision of signals having different logics as described above and the power consumption of the feedback section.

【００２２】[0022]

【課題を解決するための手段】この発明にかかる半導体
装置は、直列に接続された複数の単位ラッチ回路と、同
一のクロック信号をそれぞれ第１及び第２の処理時間で
処理して得られ、クロック信号と実質的に同一のパルス
幅の第１及び第２の制御信号を単位ラッチ回路の各々に
与える制御信号供給部と、を備える。そして、第２の処
理時間は第１の処理時間以上の長さである。また、単位
ラッチ回路の各々は、（ａ）入力端子及び出力端子と、
（ｂ）入力端子に接続され、第２の制御信号によってそ
の開閉が制御される第１のスイッチ部と、（ｃ）第１の
スイッチ部を介して入力端子に接続された入力端と、出
力端子に接続された出力端とを有し、論理反転の処理を
行う第１の信号伝達手段と、（ｄ）第１の信号伝達手段
の出力端に接続された入力端と、第１の信号伝達手段の
入力端に接続された出力端とを有し、第１の制御信号に
従って、第１の信号伝達手段の出力に論理反転の処理を
行って得られるフィードバック信号を出力する第２の信
号伝達手段と、を有する。A semiconductor device according to the present invention is obtained by processing a plurality of unit latch circuits connected in series and the same clock signal in a first processing time and a second processing time, respectively. A control signal supply unit that supplies the first and second control signals having substantially the same pulse width as the clock signal to each of the unit latch circuits. Then, the second processing time is longer than the first processing time. Further, each of the unit latch circuits has (a) an input terminal and an output terminal,
(B) a first switch part connected to the input terminal and controlled to be opened and closed by a second control signal; (c) an input end connected to the input terminal via the first switch part; and an output A first signal transmitting unit having an output end connected to the terminal and performing logical inversion processing; (d) an input end connected to the output end of the first signal transmitting unit; and a first signal A second signal having an output end connected to an input end of the transmission means, and outputting a feedback signal obtained by performing logical inversion processing on the output of the first signal transmission means in accordance with the first control signal. And a transmission means.

【００２３】望ましくは、制御信号供給部は、第２の制
御信号を論理反転して得られる、第３の制御信号を単位
ラッチ回路に更に与える。そして第１のスイッチ部は、
（ｂ−１）互いに並列に接続され、互いに逆相の信号に
よって動作する第１及び第２の単位スイッチを備え、
（ｂ−２）第１の単位スイッチは第２の制御信号によっ
てその開閉が制御され、（ｂ−３）第２の単位スイッチ
は第３の制御信号によってその開閉が制御される。Preferably, the control signal supply section further applies a third control signal obtained by logically inverting the second control signal to the unit latch circuit. And the first switch part is
(B-1) includes first and second unit switches that are connected in parallel with each other and operate according to signals of opposite phases,
(B-2) Opening and closing of the first unit switch is controlled by the second control signal, and (b-3) Opening and closing of the second unit switch is controlled by the third control signal.

【００２４】更に望ましくは、制御信号供給部は、それ
を論理反転して第１の制御信号が得られる第４の制御信
号を単位ラッチ回路に更に与える。そして第２の信号伝
達手段は、（ｄ−１）第２の信号伝達手段の入力端に接
続された入力端及びフィードバック信号を出力する出力
端とを有する信号処理部と、（ｄ−２）信号処理部の出
力端と第２の信号伝達手段の出力端との間に接続された
第２のスイッチ部とを備える。また第２のスイッチ部
は、（ｄ−２−１）信号処理部の出力端と第１信号伝達
手段の入力端との間で互いに並列に接続され、互いに逆
相の信号によって動作する第３及び第４の単位スイッチ
を有し、（ｄ−２−２）第３の単位スイッチは第１の制
御信号によってその開閉が制御され、（ｄ−２−３）第
４の単位スイッチは第４の制御信号によってその開閉が
制御される。More preferably, the control signal supply section further provides a unit control circuit with a fourth control signal which is logically inverted to obtain the first control signal. The second signal transmission means includes (d-1) a signal processing unit having an input end connected to the input end of the second signal transmission means and an output end for outputting a feedback signal, and (d-2). The second switch unit is connected between the output end of the signal processing unit and the output end of the second signal transmission unit. The second switch section is connected in parallel between the output terminal of the (d-2-1) signal processing section and the input terminal of the first signal transmitting means, and operates according to signals having opposite phases. And (d-2-2) the third unit switch has its opening and closing controlled by the first control signal, and (d-2-3) the fourth unit switch has the fourth unit switch. The opening and closing is controlled by the control signal.

【００２５】あるいは望ましくは、制御信号供給部は、
それを論理反転して第１の制御信号が得られる第４の制
御信号を単位ラッチ回路に更に与える。そして第２の信
号伝達手段は、（ｄ−３）第２の信号伝達手段の入力端
に接続された入力端と、いずれか一方にフィードバック
信号が出力される一対の出力端と、を有する信号処理部
と、（ｄ−４）信号処理部の一対の出力端に接続された
一対の入力端と、フィードバック信号を選択的に出力す
る出力端と、を有する第２のスイッチ部とを備える。ま
た第２のスイッチ部は、（ｄ−４−１）第２のスイッチ
部の一対の入力端の間で直列に接続され、互いに逆相の
信号によって動作する第３及び第４の単位スイッチを備
え、（ｄ−４−２）第３及び第４の単位スイッチは第２
の信号伝達手段の出力端において共通に接続され、（ｄ
−４−３）第３の単位スイッチは第１の制御信号によっ
てその開閉が制御され、（ｄ−４−４）第４の単位スイ
ッチは第４の制御信号によってその開閉が制御される。Alternatively, preferably, the control signal supply section is
It is logically inverted to give a fourth control signal for obtaining the first control signal to the unit latch circuit. The second signal transmission means has a signal having (d-3) an input end connected to the input end of the second signal transmission means, and a pair of output ends from which a feedback signal is output. The second switch unit has a processing unit, a pair of input ends connected to the pair of output ends of the signal processing unit (d-4), and an output end that selectively outputs the feedback signal. Further, the second switch section is composed of (d-4-1) third and fourth unit switches which are connected in series between the pair of input terminals of the second switch section and which are operated by signals having mutually opposite phases. And (d-4-2) the third and fourth unit switches are the second
Are commonly connected at the output ends of the signal transmission means of
-4-3) Opening and closing of the third unit switch is controlled by the first control signal, and (d-4-4) Opening and closing of the fourth unit switch is controlled by the fourth control signal.

【００２６】望ましくは第１の制御信号は、クロック信
号と正論理関係にする。Preferably the first control signal has a positive logic relationship with the clock signal.

【００２７】更に望ましくは第２の制御信号はクロック
信号と負論理関係にする。More preferably, the second control signal has a negative logic relationship with the clock signal.

【００２８】望ましくは制御信号供給部は、第２の制御
信号を入力して第４の制御信号を出力する第１のインバ
ータと、第１の制御信号を入力して第２の制御信号を出
力する第２のインバータと、第３の制御信号を入力して
第１の制御信号を出力する第３のインバータと、を備え
る。Preferably, the control signal supply unit receives the second control signal and outputs the fourth control signal, and the first inverter inputs the first control signal and outputs the second control signal. And a third inverter that inputs the third control signal and outputs the first control signal.

【００２９】また制御信号供給部は、クロック信号を入
力して第３の制御信号を出力する第４のインバータを更
に備えてもよい。The control signal supply unit may further include a fourth inverter which inputs the clock signal and outputs the third control signal.

【００３０】あるいは制御信号供給部は、クロック信号
を入力して第３の制御信号を出力する第１のインバータ
と、第３の制御信号を入力して第１の制御信号を出力す
る第２のインバータと、クロック信号を入力して第２の
制御信号を出力する第３のインバータと、第２の制御信
号を入力して第４の制御信号を出力する第４のインバー
タと、を備える。Alternatively, the control signal supply unit receives the clock signal and outputs the third control signal, and the second inverter outputs the first control signal and the third control signal. An inverter, a third inverter that inputs a clock signal and outputs a second control signal, and a fourth inverter that inputs a second control signal and outputs a fourth control signal are provided.

【００３１】あるいは、第２の制御信号はクロック信号
と正論理関係にする。Alternatively, the second control signal has a positive logic relationship with the clock signal.

【００３２】望ましくは制御信号供給部は、クロック信
号を入力して第３の制御信号を出力する第１のインバー
タと、第３の制御信号を入力して第１の制御信号を出力
する第２のインバータと、クロック信号を入力して第２
の制御信号を出力する第３のインバータと、第２の制御
信号を入力して第４の制御信号を出力する第４のインバ
ータと、を備える。Preferably, the control signal supply unit inputs a clock signal and outputs a third control signal, and a second inverter which inputs a third control signal and outputs a first control signal. Second inverter and clock signal input
And a fourth inverter which outputs the fourth control signal by inputting the second control signal.

【００３３】また第３のインバータは、直列に接続され
た第１乃至第２の単位インバータを備えてもよい。Further, the third inverter may include first to second unit inverters connected in series.

【００３４】[0034]

【作用】第１のスイッチ部を制御する第２の制御信号の
変化は、第２の信号伝達手段を制御する第１の制御信号
の変化以後で行われるので、第２の信号伝達手段がデー
タの保持を行っている期間の最後までデータの更新が開
始されることはない。Since the change of the second control signal for controlling the first switch section is performed after the change of the first control signal for controlling the second signal transmitting means, the second signal transmitting means is operated by the data. The data update will not start until the end of the period in which the data is retained.

【００３５】第１のスイッチ部が第２の制御信号の他に
第３の制御信号を必要とする場合でも、第３の制御信号
の変化は第２の制御信号の変化よりも遅いので、第１の
制御信号の変化に先立って第３の制御信号が変化するこ
とはなく、第２の信号伝達手段がデータの保持を行って
いる期間の最後までデータの更新が開始されることはな
い。Even when the first switch section requires the third control signal in addition to the second control signal, the change in the third control signal is slower than the change in the second control signal. The third control signal does not change prior to the change of the first control signal, and the data update is not started until the end of the period in which the second signal transmission unit holds the data.

【００３６】また、第２の信号伝達手段が第１の制御信
号の他に第４の制御信号を必要とする場合でも、第４の
制御信号の変化は第１の制御信号の変化よりも早いの
で、第４の制御信号の変化に先立って第２の制御信号が
変化することはなく、第２の信号伝達手段がデータの保
持を行っている期間の最後までデータの更新が開始され
ることはない。Further, even when the second signal transmission means requires the fourth control signal in addition to the first control signal, the change of the fourth control signal is faster than the change of the first control signal. Therefore, the second control signal does not change prior to the change of the fourth control signal, and the update of the data is started until the end of the period in which the second signal transmission unit holds the data. There is no.

【００３７】このため、データの入力（更新）時でも信
号の衝突が起こらず、半導体装置の消費電力は低減でき
る。Therefore, signal collision does not occur even when data is input (updated), and the power consumption of the semiconductor device can be reduced.

【００３８】また、第２の信号伝達手段をクロックド・
ゲートで構成することにより、データの入力（更新）動
作時には第２の信号伝達手段において電源からグラウン
ドへの経路が完全に遮断され、第２の信号伝達手段はほ
とんど電力を消費しない。Further, the second signal transmission means is a clocked circuit.
By configuring with a gate, the path from the power supply to the ground is completely cut off in the second signal transmission means during the data input (update) operation, and the second signal transmission means consumes almost no power.

【００３９】[0039]

【実施例】【Example】

第１実施例．図１にこの発明の一実施例であるシフトレ
ジスタの回路構成を示す。制御信号発生器３０は、直列
に接続されたスタティックラッチ１０１の各々に制御信
号Ｔ１，Ｔ１Ｃ，Ｔ２，Ｔ２Ｃを供給している。First embodiment. FIG. 1 shows a circuit configuration of a shift register which is an embodiment of the present invention. The control signal generator 30 supplies control signals T1, T1C, T2, T2C to each of the static latches 101 connected in series.

【００４０】制御信号発生器３０は、直列に接続された
４つのインバータ３１，３２，３３，３４から構成され
ている。インバータ３１はクロック信号ＣＬＫを入力
し、これを反転させて制御信号Ｔ１Ｃを出力する。イン
バータ３２は制御信号Ｔ１Ｃを入力し、これを反転させ
て制御信号Ｔ１を出力する。インバータ３３は制御信号
Ｔ１を入力し、これを反転させて制御信号Ｔ２Ｃを出力
する。インバータ３４は制御信号Ｔ２Ｃを入力し、これ
を反転させて制御信号Ｔ２を出力する。The control signal generator 30 is composed of four inverters 31, 32, 33 and 34 connected in series. The inverter 31 inputs the clock signal CLK, inverts the clock signal CLK, and outputs the control signal T1C. The inverter 32 receives the control signal T1C, inverts it, and outputs the control signal T1. The inverter 33 receives the control signal T1 and inverts it to output the control signal T2C. The inverter 34 receives the control signal T2C, inverts it, and outputs the control signal T2.

【００４１】従って、制御信号Ｔ１，Ｔ２はクロック信
号ＣＬＫと正論理関係にあり、制御信号Ｔ１Ｃ，Ｔ２Ｃ
はクロック信号ＣＬＫと負論理関係にある。そして、ク
ロック信号、制御信号Ｔ１Ｃ，Ｔ１，Ｔ２Ｃ，Ｔ２の順
に遅延してゆく。Therefore, the control signals T1 and T2 have a positive logic relationship with the clock signal CLK, and the control signals T1C and T2C.
Has a negative logic relationship with the clock signal CLK. Then, the clock signal and the control signals T1C, T1, T2C, and T2 are delayed in this order.

【００４２】図２はラッチ１０１の内部構成を示したも
のである。構成態様は、図９、図１０に示されたラッチ
１００と同じであるが、与えられる制御信号が異なる。FIG. 2 shows the internal structure of the latch 101. The configuration mode is the same as that of the latch 100 shown in FIGS. 9 and 10, but the applied control signal is different.

【００４３】入力線１はラッチ１０１の入力信号Ｄをト
ランスミッションゲート２１に導く。トランスミッショ
ンゲート２１には信号線２を介してインバータ２３が接
続され、入力信号Ｄを反転して出力信号Ｑを出力線３に
与える。The input line 1 guides the input signal D of the latch 101 to the transmission gate 21. An inverter 23 is connected to the transmission gate 21 via a signal line 2 and inverts an input signal D to give an output signal Q to an output line 3.

【００４４】一方、出力線３にはインバータ２４が接続
され、トランスミッションゲート２２を介してインバー
タ２３へ出力信号Ｑを反転して得られる信号ＱＣを与え
る。On the other hand, an inverter 24 is connected to the output line 3 and gives a signal QC obtained by inverting the output signal Q to the inverter 23 via the transmission gate 22.

【００４５】トランスミッションゲート２１は、Ｎチャ
ンネルトランジスタ２１ａとＰチャンネルトランジスタ
２１ｂから構成されており、それぞれのゲートには制御
信号Ｔ２，Ｔ２Ｃが入力する。同様にしてトランスミッ
ションゲート２２は、Ｎチャンネルトランジスタ２２ａ
とＰチャンネルトランジスタ２２ｂから構成されてお
り、それぞれのゲートには制御信号Ｔ１Ｃ，Ｔ１が入力
する。The transmission gate 21 is composed of an N-channel transistor 21a and a P-channel transistor 21b, and control signals T2 and T2C are input to the respective gates. Similarly, the transmission gate 22 includes an N-channel transistor 22a.
And P-channel transistor 22b, and control signals T1C and T1 are input to their respective gates.

【００４６】トランスミッションゲート２１とインバー
タ２３は入力信号Ｄを入力し、出力信号Ｑを出力するた
めのものであり、メイン部と総称される。また、トラン
スミッションゲート２２とインバータ２４は出力信号Ｑ
を保持するためのものであり、フィードバック部と総称
される。The transmission gate 21 and the inverter 23 are for inputting the input signal D and outputting the output signal Q, and are collectively called a main part. Further, the transmission gate 22 and the inverter 24 output the output signal Q.
And is collectively referred to as a feedback unit.

【００４７】図３にラッチ１０１の回路動作を表すタイ
ミングチャートを示す。クロック信号ＣＬＫが時刻ｔ0
で立ち上がると、制御信号Ｔ１Ｃは時刻ｔ1 で立ち下が
る。また制御信号Ｔ１は時刻ｔ2 で立ち上がる。そして
制御信号Ｔ２Ｃは時刻ｔ3 で立ち下がり、制御信号Ｔ２
は時刻ｔ4 で立ち上がる。FIG. 3 shows a timing chart showing the circuit operation of the latch 101. The clock signal CLK is at time t 0
Rises, the control signal T1C falls at time t 1. The control signal T1 rises at time t 2. Then, the control signal T2C falls at time t 3 , and the control signal T2C
Rises at time t 4 .

【００４８】クロック信号ＣＬＫが時刻ｔ5 で立ち下が
ると、制御信号Ｔ１Ｃは時刻ｔ6 で立ち上がる。また制
御信号Ｔ１は時刻ｔ7 で立ち上がる。そして制御信号Ｔ
２Ｃは時刻ｔ8 で立ち上がり、制御信号Ｔ２は時刻ｔ9
で立ち下がる。When the clock signal CLK falls at time t 5 , the control signal T1C rises at time t 6 . The control signal T1 rises at time t 7. And the control signal T
2C rises at time t 8, the control signal T2 at time t 9
Get off at.

【００４９】即ちメイン部は、遅いタイミングで変化す
る制御信号Ｔ２，Ｔ２Ｃにより動作し、フィードバック
部は早いタイミングで変化する制御信号Ｔ１，Ｔ１Ｃに
より動作する。図３においてハッチングが施された部分
は各トランジスタのＯＮ状態を示している。That is, the main section operates with the control signals T2 and T2C changing at a late timing, and the feedback section operates with the control signals T1 and T1C changing at an early timing. In FIG. 3, the hatched portion shows the ON state of each transistor.

【００５０】トランスミッションゲート２１を構成する
トランジスタ２１ａ，２１ｂのそれぞれのゲートには制
御信号Ｔ２，Ｔ２Ｃが入力されているので、トランジス
タ２１ａは制御信号Ｔ２が“Ｈ”の時にのみＯＮ状態と
なり、トランジスタ２１ｂは制御信号Ｔ２Ｃが“Ｌ”の
時にＯＮ状態となる。このためトランスミッションゲー
ト２１は時刻ｔ3 ，ｔ4 ，ｔ5 ，ｔ6 ，ｔ7 ，ｔ8 から
時刻ｔ9 においてＯＮしている。Since the control signals T2 and T2C are input to the respective gates of the transistors 21a and 21b which form the transmission gate 21, the transistor 21a is turned on only when the control signal T2 is "H", and the transistor 21b. Is turned on when the control signal T2C is "L". Thus transmission gate 21 is turned ON from the time t 3, t 4, t 5 , t 6, t 7, t 8 at time t 9.

【００５１】またトランスミッションゲート２２を構成
するトランジスタ２２ａ，２２ｂのそれぞれのゲートに
は制御信号Ｔ１Ｃ，Ｔ１が入力されているので、トラン
ジスタ２２ａは制御信号Ｔ１Ｃが“Ｈ”の時にのみＯＮ
状態となり、トランジスタ２２ｂは制御信号Ｔ１が
“Ｌ”の時にＯＮ状態となる。このためトランスミッシ
ョンゲート２２は時刻ｔ6 ，ｔ7 ，ｔ8 ，ｔ9 ，ｔ0 ，
ｔ1 から時刻ｔ2 においてＯＮしている。Further, since the control signals T1C and T1 are input to the gates of the transistors 22a and 22b which form the transmission gate 22, the transistor 22a is turned on only when the control signal T1C is "H".
Then, the transistor 22b is turned on when the control signal T1 is "L". Therefore, the transmission gate 22 operates at the times t 6 , t 7 , t 8 , t 9 , t 0 ,
It is turned on from time t 1 to time t 2 .

【００５２】ラッチ１０１のメイン部によるデータの入
力（更新）動作は時刻ｔ3 ，ｔ4 ，ｔ5 ，ｔ6 ，ｔ7 ，
ｔ8 から時刻ｔ9 において行われる。この時間帯では、
トランスミッションゲート２１を介して信号線２に入力
信号Ｄが伝えられている。信号線２に伝えられた信号は
インバータ２３によって反転され、出力線３には入力信
号Ｄと負論理関係にある出力信号Ｑが伝えられる。The data input (update) operation by the main part of the latch 101 is performed at times t 3 , t 4 , t 5 , t 6 , t 7 ,
It is performed from t 8 to time t 9 . In this time zone,
The input signal D is transmitted to the signal line 2 via the transmission gate 21. The signal transmitted to the signal line 2 is inverted by the inverter 23, and the output signal Q having a negative logic relationship with the input signal D is transmitted to the output line 3.

【００５３】ラッチ１０１のフィードバック部によるデ
ータの保持動作は時刻ｔ6 ，ｔ7 ，ｔ8 ，ｔ9 ，ｔ0 ，
ｔ1 から時刻ｔ2 において行われる。データの保持動作
はフィードバック部において出力信号Ｑを反転した信号
ＱＣを信号線２に与え、インバータ２３と共に形成する
ループにおいてデータを保持するものである。但し、時
刻ｔ6 は、新たな入力信号Ｄを得た時刻ｔ3 ，ｔ4 近傍
から相当時間経過しており、入力信号Ｄの論理反転は終
了して既に出力信号Ｑ、信号ＱＣの論理は確定してい
る。しかも、入力信号Ｄは信号ＱＣと正論理関係にあ
る。The data holding operation by the feedback portion of the latch 101 is performed at times t 6 , t 7 , t 8 , t 9 , t 0 ,
It is performed from t 1 to time t 2 . In the data holding operation, a signal QC obtained by inverting the output signal Q is applied to the signal line 2 in the feedback section, and the data is held in a loop formed together with the inverter 23. However, at time t 6 , a considerable amount of time has passed since the times t 3 and t 4 at which the new input signal D was obtained, the logic inversion of the input signal D is completed, and the logics of the output signal Q and the signal QC have already changed. It is confirmed. Moreover, the input signal D has a positive logic relationship with the signal QC.

【００５４】従って、たとえ時刻ｔ6 ，ｔ7 ，ｔ8 ，か
ら時刻ｔ9 においてトランスミッションゲート２１，２
２の両方が開いていても、入力信号Ｄと信号ＱＣとが衝
突することはない。つまりトランスミッションゲート２
１がデータの保持を阻害することはない。Therefore, even at times t 6 , t 7 , t 8 to t 9 , transmission gates 21 and 2 are transmitted.
Even if both 2 are open, the input signal D and the signal QC do not collide. That is, transmission gate 2
1 does not hinder data retention.

【００５５】一方、データの保持動作が終了する場合に
は、トランジスタ２２ａ，２２ｂのいずれもが時刻ｔ2
にはＯＮ状態を脱している。従って時刻ｔ2 よりも遅い
時刻ｔ3 ，ｔ4 でＯＮ状態になるトランジスタ２１ａ，
２１ｂはデータの保持動作が終了する前にトランスミッ
ションゲート２１をＯＮすることはない。On the other hand, when the data holding operation is completed, both the transistors 22a and 22b are turned on at time t 2.
Is out of the ON state. Therefore, at the times t 3 and t 4 which are later than the time t 2 , the transistor 21a, which is turned on,
21b does not turn on the transmission gate 21 before the data holding operation is completed.

【００５６】そして時刻ｔ3 において、メイン部のトラ
ンスミッションゲート２１が開くことにより、データの
入力（更新）動作が始まる。Then, at time t 3 , the transmission gate 21 of the main section is opened to start the data input (update) operation.

【００５７】つまりこの実施例ではトランスミッション
ゲート２１がＯＮするときにはトランスミッションゲー
ト２２がＯＦＦしている。よってたとえ、入力信号Ｄの
論理が更新され、更新前の入力信号と正論理関係にあっ
た信号ＱＣが更新後の入力信号と負論理関係になったと
しても、データの保持動作からデータの入力（更新）動
作へ移行する際に相反する信号の衝突はなく、余分な貫
通電流は流れない。That is, in this embodiment, when the transmission gate 21 is turned on, the transmission gate 22 is turned off. Therefore, even if the logic of the input signal D is updated and the signal QC having the positive logic relationship with the input signal before the update has the negative logic relationship with the input signal after the update, the data holding operation inputs the data. When transitioning to the (update) operation, there is no conflict of signals that conflict with each other, and no extra through current flows.

【００５８】第２実施例．図４にこの発明の第２実施例
に用いられるスタティックラッチ１０２の構成を示す。
第１実施例と同様にラッチ１０２は直列に接続される
（図１）。Second embodiment. FIG. 4 shows the configuration of the static latch 102 used in the second embodiment of the present invention.
The latches 102 are connected in series as in the first embodiment (FIG. 1).

【００５９】メイン部、即ちトランスミッションゲート
２１、インバータ２３、入力線１、信号線２、出力線
３、の構成は第１実施例で示されたラッチ１０１と同一
である。トランスミッションゲート２１を構成するトラ
ンジスタ２１ａ，２１ｂのそれぞれのゲートに制御信号
Ｔ２，Ｔ２Ｃが与えられるのもラッチ１０１と同様であ
る。The structure of the main part, that is, the transmission gate 21, the inverter 23, the input line 1, the signal line 2, and the output line 3 is the same as that of the latch 101 shown in the first embodiment. Similar to the latch 101, the control signals T2 and T2C are applied to the respective gates of the transistors 21a and 21b that form the transmission gate 21.

【００６０】一方、フィードバック部の構成はラッチ１
０１とは異なる。出力線３には一対の出力端を有する論
理反転部２６が接続され、その一対の出力端に対応する
一対の入力端を有するスイッチ部２５が更に接続されて
いる。スイッチ部２５の出力は信号線２に接続されてい
る。On the other hand, the configuration of the feedback unit is the latch 1
Different from 01. A logic inverting section 26 having a pair of output terminals is connected to the output line 3, and a switch section 25 having a pair of input terminals corresponding to the pair of output terminals is further connected. The output of the switch unit 25 is connected to the signal line 2.

【００６１】スイッチ部２５は制御信号Ｔ１Ｃが入力さ
れるゲートを有するＮチャネルトランジスタ２５ａ、制
御信号Ｔ１が入力されるゲートを有するＰチャネルトラ
ンジスタ２５ｂの直列接続から構成されている。そし
て、両トランジスタ２５ａ，２５ｂのドレインは共通し
て信号線２に接続されている。The switch section 25 is composed of an N-channel transistor 25a having a gate to which the control signal T1C is input and a P-channel transistor 25b having a gate to which the control signal T1 is input, which are connected in series. The drains of both transistors 25a and 25b are commonly connected to the signal line 2.

【００６２】論理反転部２６は、いずれも出力線３に接
続されて出力信号Ｑが与えられるゲートを有するＮチャ
ネルトランジスタ２６ａと、Ｐチャネルトランジスタ２
６ｂとから構成されている。トランジスタ２６ｂのソー
スには電源７１が与えられ、ドレインにはトランジスタ
２５ｂのソースが接続されている。またトランジスタ２
６ａのソースはグラウンド７２に接続（接地）され、ド
レインにはトランジスタ２５ａのソースが接続されてい
る。このように構成されたスイッチ部２５及び論理反転
部２６は、制御信号Ｔ１，Ｔ１Ｃをクロックとして動作
するので、クロックド・ゲートと呼ばれる。The logic inverting section 26 is both connected to the output line 3 and has an N-channel transistor 26a having a gate to which an output signal Q is applied, and a P-channel transistor 2a.
6b and. The power source 71 is applied to the source of the transistor 26b, and the source of the transistor 25b is connected to the drain. Also transistor 2
The source of 6a is connected (grounded) to the ground 72, and the source of the transistor 25a is connected to the drain. The switch unit 25 and the logic inverting unit 26 configured as described above operate using the control signals T1 and T1C as clocks, and are therefore called clocked gates.

【００６３】図５にラッチ１０２の回路動作を表すタイ
ミングチャートを示す。ラッチ１０２に対する制御信号
Ｔ１，Ｔ１Ｃ，Ｔ２，Ｔ２Ｃの変化するタイミングは図
３と同じである。FIG. 5 shows a timing chart showing the circuit operation of the latch 102. The timings at which the control signals T1, T1C, T2, T2C for the latch 102 change are the same as in FIG.

【００６４】この図においても、ハッチングを施した部
分はラッチ１０２内のトランジスタがＯＮしている期間
を表す。トランジスタ２１ａは時刻ｔ4 ，ｔ5 ，ｔ6 ，
ｔ7，ｔ8 から時刻ｔ9 の間、トランジスタ２１ｂは時
刻ｔ3 ，ｔ4 ，ｔ5 ，ｔ6 ，ｔ7 から時刻ｔ8 の間、ト
ランジスタ２５ａは時刻ｔ6 ，ｔ7 ，ｔ8 ，ｔ9 ，ｔ0
から時刻ｔ1 の間、トランジスタ２５ｂは時刻ｔ7 ，ｔ
8 ，ｔ9 ，ｔ0 ，ｔ1から時刻ｔ2 の間、それぞれＯＮ
している。つまり、ラッチ１０２のメイン部は遅いタイ
ミングで変化するクロック信号Ｔ２，Ｔ２Ｃにより動作
し、ラッチ１０２のフィードバック部は早いタイミング
で変化するクロック信号Ｔ１，Ｔ１Ｃにより動作する。Also in this figure, the hatched portion represents the period in which the transistor in the latch 102 is ON. Transistor 21a is time t 4, t 5, t 6 ,
t 7, between t 8 of time t 9, the transistor 21b is a time t 3, t 4, t 5 , t 6, between t 7 at time t 8, the transistor 25a is the time t 6, t 7, t 8 , t 9 , t 0
Between the time t 1, the transistor 25b is time t 7, t
ON from 8 , t 9 , t 0 , t 1 to time t 2.
is doing. That is, the main part of the latch 102 operates with the clock signals T2 and T2C changing at a late timing, and the feedback part of the latch 102 operates with the clock signals T1 and T1C changing at an early timing.

【００６５】ラッチ１０２のメイン部によるデータの入
力動作は、第１実施例に示したラッチ１０１と同様であ
る。一方フィードバック部によるデータの保持動作は、
以下のようになる。The data input operation by the main part of the latch 102 is the same as that of the latch 101 shown in the first embodiment. On the other hand, the data holding operation by the feedback unit is
It looks like this:

【００６６】スイッチ部２５において、トランジスタ２
５ａ，２５ｂのいずれかがＯＮ状態にあるときには、出
力信号Ｑは論理反転部２６によって反転され、そのいず
れかのドレインに、出力信号Ｑと負論理関係にある信号
ＱＣが与えられる場合がある。したがって、信号ＱＣが
信号線２に与えられる場合がある。ところがトランジス
タ２５ａ，２５ｂのいずれかがＯＮ状態にあるのは時刻
ｔ6 ，ｔ7 ，ｔ8 ，ｔ9 ，ｔ0 ，ｔ1 から時刻ｔ2 の間
であり、かつデータの入力（更新）動作が開始された時
刻ｔ3 ，ｔ4 からは相当時間が経過しているので、イン
バータ２３の動作は終了し、出力信号Ｑの論理は確定し
ている。したがって、データの入力動作からデータの保
持動作への遷移において信号線２において論理の異なる
信号が衝突することはなく、安定して出力信号Ｑ、信号
ＱＣが、それぞれ出力線３及び信号線２において保持さ
れる。In the switch section 25, the transistor 2
When either 5a or 25b is in the ON state, the output signal Q may be inverted by the logic inverting unit 26, and the signal QC having a negative logic relationship with the output signal Q may be applied to the drain of either of them. Therefore, the signal QC may be given to the signal line 2. However the transistors 25a, the one of 25b is ON is between time t 6, t 7, t 8 , t 9, t 0, t 1 of time t 2, the and the input data (updated) Operation Since a considerable amount of time has passed from the times t 3 and t 4 at which the start of the, the operation of the inverter 23 ends and the logic of the output signal Q is fixed. Therefore, in the transition from the data input operation to the data holding operation, signals having different logics do not collide with each other on the signal line 2 and the output signals Q and QC are stably output on the output line 3 and the signal line 2, respectively. Retained.

【００６７】更に、データの保持動作からデータの入力
（更新）動作への遷移においても、時刻ｔ2 から時刻ｔ
3 の間でトランジスタ２１ａ，２１ｂ，２５ａ，２５ｂ
がＯＦＦしているので、信号線２において論理の異なる
信号が衝突することはない。よって、いずれの遷移にお
いても貫通電流はほとんど流れない。Further, also in the transition from the data holding operation to the data input (update) operation, from time t 2 to time t
Transistors 21a, 21b, 25a, 25b between 3
Is off, the signals having different logics do not collide with each other on the signal line 2. Therefore, a penetrating current hardly flows in any transition.

【００６８】更にこの遷移の際、トランスミッションゲ
ート２１がＯＮしているときにはスイッチ部２５におい
てトランジスタ２５ａ，２５ｂの両方がＯＦＦしている
ので、論理反転部２６を構成するトランジスタ２６ａ，
２６ｂのドレイン同士は接続されない。よって、電源７
１からグラウンド７２への経路が遮断されてるので、こ
のとき貫通電流はほとんど流れない。つまり、スイッチ
部２５及び論理反転部２６が構成するフィードバック部
は、入力信号Ｑの更新時にほとんど電力を消費しない。Further, at this transition, when the transmission gate 21 is ON, both the transistors 25a and 25b in the switch section 25 are OFF, so that the transistors 26a,
The drains of 26b are not connected to each other. Therefore, power supply 7
Since the path from 1 to the ground 72 is cut off, almost no through current flows at this time. That is, the feedback unit formed by the switch unit 25 and the logic inverting unit 26 consumes almost no power when the input signal Q is updated.

【００６９】第３実施例．制御信号Ｔ１，Ｔ１Ｃ，Ｔ
２，Ｔ２Ｃをクロック信号ＣＬＫから生成するために
は、図１に示した制御信号発生器３０以外の構成も可能
である。Third Embodiment. Control signals T1, T1C, T
In order to generate 2, T2C from the clock signal CLK, a configuration other than the control signal generator 30 shown in FIG. 1 is possible.

【００７０】図６は制御信号発生器４０の構成を示す回
路図である。制御信号発生器４０はラッチ１０１，１０
２のいずれにも適用できる。FIG. 6 is a circuit diagram showing the configuration of the control signal generator 40. The control signal generator 40 includes latches 101 and 10
It can be applied to any of the two.

【００７１】インバータ４１，４２は直列に接続されて
おり、インバータ４１はクロック信号ＣＬＫを入力して
制御信号Ｔ１Ｃを生成する。インバータ４２は制御信号
Ｔ１Ｃを入力して制御信号Ｔ１を生成する。Inverters 41 and 42 are connected in series, and inverter 41 inputs clock signal CLK and generates control signal T1C. The inverter 42 receives the control signal T1C and generates the control signal T1.

【００７２】一方、インバータ４３，４４，４５は直列
に接続されており、インバータ４３に入力したクロック
信号ＣＬＫは３度反転され、インバータ４５から制御信
号Ｔ２Ｃが出力される。但し、制御信号Ｔ２Ｃは３度の
論理反転によって得られるため、２度の論理反転によっ
て得られる制御信号Ｔ１よりも遅いタイミングで変化す
ることになる。On the other hand, the inverters 43, 44 and 45 are connected in series, the clock signal CLK input to the inverter 43 is inverted three times, and the inverter 45 outputs the control signal T2C. However, since the control signal T2C is obtained by logical inversion three times, it changes at a timing later than the control signal T1 obtained by logical inversion twice.

【００７３】更にインバータ４３，４４，４５に対して
直列に接続されたインバータ４６によって制御信号Ｔ２
が生成される。従って、クロック信号ＣＬＫ、制御信号
Ｔ１Ｃ，Ｔ１，Ｔ２Ｃ，Ｔ２はこの順に遅延している。
また、制御信号Ｔ１，Ｔ２はクロック信号ＣＬＫと正論
理関係となり、制御信号Ｔ１Ｃ，Ｔ２Ｃはクロック信号
ＣＬＫと負論理関係となる。Further, the control signal T2 is generated by the inverter 46 connected in series to the inverters 43, 44 and 45.
Is generated. Therefore, the clock signal CLK and the control signals T1C, T1, T2C, T2 are delayed in this order.
The control signals T1 and T2 have a positive logic relationship with the clock signal CLK, and the control signals T1C and T2C have a negative logic relationship with the clock signal CLK.

【００７４】よって制御信号発生器４０を用いた場合で
も、第１及び第２実施例に示したのと同様のタイミング
に従ってラッチ１０１，１０２が動作するため、同様の
効果が得られる。Therefore, even when the control signal generator 40 is used, since the latches 101 and 102 operate in accordance with the same timing as shown in the first and second embodiments, the same effect can be obtained.

【００７５】第４実施例．更に他の構成によって制御信
号Ｔ１，Ｔ１Ｃ，Ｔ２，Ｔ２Ｃをクロック信号ＣＬＫか
ら生成することができる。Fourth Embodiment. The control signals T1, T1C, T2, T2C can be generated from the clock signal CLK by still another configuration.

【００７６】図７は制御信号発生器５０の構成を示す回
路図である。制御信号発生器５０はラッチ１０１，１０
２のいずれにも適用できる。FIG. 7 is a circuit diagram showing the structure of the control signal generator 50. The control signal generator 50 includes latches 101 and 10
It can be applied to any of the two.

【００７７】インバータ５１，５２は直列に接続されて
おり、インバータ５１はクロック信号ＣＬＫを入力して
制御信号Ｔ１Ｃを生成する。インバータ５２は制御信号
Ｔ１Ｃを入力して制御信号Ｔ１を生成する。即ち、制御
信号Ｔ１，Ｔ１Ｃの生成に関しては、第３実施例と同一
である。Inverters 51 and 52 are connected in series, and inverter 51 receives clock signal CLK and generates control signal T1C. The inverter 52 receives the control signal T1C and generates the control signal T1. That is, the generation of the control signals T1 and T1C is the same as in the third embodiment.

【００７８】一方、インバータ５３，５４，５５は直列
に接続されており、インバータ５３に入力したクロック
信号ＣＬＫは２度反転され、インバータ５４から制御信
号Ｔ２が出力される。そしてインバータ５５には制御信
号Ｔ２が入力され、制御信号Ｔ２Ｃが出力される。よっ
て第１乃至第３実施例で説明した制御信号発生器３０，
４０，５０と同様に、制御信号Ｔ１，Ｔ２はクロック信
号ＣＬＫと正論理関係となり、制御信号Ｔ１Ｃ，Ｔ２Ｃ
はクロック信号ＣＬＫと負論理関係となる。On the other hand, the inverters 53, 54, 55 are connected in series, the clock signal CLK input to the inverter 53 is inverted twice, and the inverter 54 outputs the control signal T2. Then, the control signal T2 is input to the inverter 55, and the control signal T2C is output. Therefore, the control signal generator 30 described in the first to third embodiments,
Similar to 40 and 50, the control signals T1 and T2 have a positive logical relationship with the clock signal CLK, and the control signals T1C and T2C
Has a negative logical relationship with the clock signal CLK.

【００７９】ところが、第４実施例ではクロック信号Ｃ
ＬＫ、制御信号Ｔ１Ｃ，Ｔ１，Ｔ２Ｃはこの順に遅延し
ているものの、制御信号Ｔ２は制御信号Ｔ１と同じタイ
ミングで生成される。つまり、制御信号発生器５０から
制御信号Ｔ１，Ｔ１Ｃ，Ｔ２，Ｔ２Ｃをラッチ１０１あ
るいは１０２に与えた場合には、貫通電流が流れる可能
性がある。However, in the fourth embodiment, the clock signal C
Although LK and control signals T1C, T1, T2C are delayed in this order, control signal T2 is generated at the same timing as control signal T1. That is, when the control signals T1, T1C, T2, T2C are applied from the control signal generator 50 to the latch 101 or 102, a through current may flow.

【００８０】これを詳細に説明するため、図８に制御信
号発生器５０から制御信号Ｔ１，Ｔ１Ｃ，Ｔ２，Ｔ２Ｃ
をラッチ１０１に与えた場合のタイミングチャートを示
す。トランジスタ２１ａは制御信号Ｔ２によってそのＯ
Ｎ／ＯＦＦが制御されるので、時刻ｔ2 にＯＮする。一
方データの保持動作を行うトランスミッションゲート２
２は時刻ｔ2 までＯＮしている。そこで時刻ｔ2 におい
ては瞬間的に信号線２において論理の異なる信号が衝突
する場合も生じる。In order to explain this in detail, the control signals T1, T1C, T2, T2C from the control signal generator 50 are shown in FIG.
6 is a timing chart in the case where is given to the latch 101. The transistor 21a is turned on by the control signal T2.
Since N / OFF is controlled, it is turned on at time t 2 . On the other hand, a transmission gate 2 that holds data
2 is ON until time t 2 . So at time t 2 also occurs if a logical different signals in momentarily signal line 2 may collide.

【００８１】しかしその衝突は瞬間的であり、したがっ
て貫通電流が流れたとしてもその流れる時間は図１１の
時刻ｔ12〜ｔ13で示される従来の場合と比較して非常に
短い。このため第４実施例においても貫通電流による電
力の消費は非常に低いものとなり、消費電流の低減の効
果がある。However, the collision is instantaneous, and therefore, even if the through current flows, the flowing time is very short as compared with the conventional case shown at times t 12 to t 13 in FIG. Therefore, also in the fourth embodiment, the power consumption due to the shoot-through current is extremely low, which has the effect of reducing the current consumption.

【００８２】制御信号発生器５０から制御信号Ｔ１，Ｔ
１Ｃ，Ｔ２，Ｔ２Ｃをラッチ１０２に与えた場合も同様
であり、第２実施例と同様にフィードバック部の消費電
力の更なる低減が可能である。From the control signal generator 50, control signals T1, T
The same applies when 1C, T2, and T2C are given to the latch 102, and the power consumption of the feedback unit can be further reduced as in the second embodiment.

【００８３】[0083]

【発明の効果】以上のようにこの発明によれば、単位ラ
ッチ回路の第１のスイッチ部が第２の信号伝達手段に対
して遅いタイミングで動作するので、入力端子に与えら
れる信号の更新時に異なる論理の信号の衝突が回避でき
る。このため、信号の衝突による余分な貫通電流が流れ
ないので、半導体装置の消費電力が低減できる。As described above, according to the present invention, the first switch portion of the unit latch circuit operates at a timing late with respect to the second signal transmission means, so that when the signal applied to the input terminal is updated. The collision of signals of different logics can be avoided. For this reason, since an extra through current does not flow due to a signal collision, the power consumption of the semiconductor device can be reduced.

【００８４】更に、第２の信号伝達手段をクロックド・
ゲートで構成すると、入力端子に与えられる信号の更新
時における第２の信号伝達手段の消費電力がほとんどな
くなるので、さらに半導体装置の消費電力を低減でき
る。Further, the second signal transmission means is clocked.
When the gate is used, the power consumption of the second signal transmission means is almost eliminated when the signal applied to the input terminal is updated, so that the power consumption of the semiconductor device can be further reduced.

【図面の簡単な説明】[Brief description of drawings]

【図１】この発明の第１実施例を示す回路図である。FIG. 1 is a circuit diagram showing a first embodiment of the present invention.

【図２】ラッチ１０１の構成を示す回路図である。FIG. 2 is a circuit diagram showing a configuration of a latch 101.

【図３】この発明の第１実施例の動作を説明するタイミ
ングチャートである。FIG. 3 is a timing chart for explaining the operation of the first embodiment of the present invention.

【図４】この発明の第２実施例に適用されるラッチ１０
２の構成を示す回路図である。FIG. 4 is a latch 10 applied to a second embodiment of the present invention.
It is a circuit diagram which shows the structure of 2.

【図５】この発明の第２実施例の動作を説明するタイミ
ングチャートである。FIG. 5 is a timing chart explaining the operation of the second embodiment of the present invention.

【図６】この発明の第３実施例に適用される制御信号発
生器４０の構成を示す回路図である。FIG. 6 is a circuit diagram showing a configuration of a control signal generator 40 applied to a third embodiment of the present invention.

【図７】この発明の第４実施例に適用される制御信号発
生器５０の構成を示す回路図である。FIG. 7 is a circuit diagram showing a configuration of a control signal generator 50 applied to a fourth embodiment of the present invention.

【図８】この発明の第４実施例の動作を説明するタイミ
ングチャートである。FIG. 8 is a timing chart for explaining the operation of the fourth embodiment of the present invention.

【図９】従来の技術を説明する回路図である。FIG. 9 is a circuit diagram illustrating a conventional technique.

【図１０】従来の技術を説明する回路図である。FIG. 10 is a circuit diagram illustrating a conventional technique.

【図１１】従来の技術を説明する回路図である。FIG. 11 is a circuit diagram illustrating a conventional technique.

【符号の説明】[Explanation of symbols]

１０１，１０２ ラッチ ２１、２２ トランスミッションゲート ２３、２４ インバータ ２１ａ，２２ａ，２５ａ，２６ａ Ｎチャネルトランジ
スタ ２１ｂ，２２ｂ，２５ｂ，２６ｂ Ｐチャネルトランジ
スタ ３０，４０，５０ 制御信号発生器 ３１〜３４，４１〜４６，５１〜５５ インバータ ＣＬＫ クロック信号 Ｔ１，Ｔ１Ｃ，Ｔ２，Ｔ２Ｃ 制御信号 Ｄ 入力信号 Ｑ 出力信号101, 102 Latch 21, 22 Transmission gate 23, 24 Inverter 21a, 22a, 25a, 26a N-channel transistor 21b, 22b, 25b, 26b P-channel transistor 30, 40, 50 Control signal generator 31-34, 41-46, 51-55 Inverter CLK Clock signal T1, T1C, T2, T2C Control signal D Input signal Q Output signal

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─────────────────────────────────────────────────── ───

【手続補正書】[Procedure amendment]

【提出日】平成４年１１月４日[Submission date] November 4, 1992

【手続補正１】[Procedure Amendment 1]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】全文[Correction target item name] Full text

【補正方法】変更[Correction method] Change

【補正内容】[Correction content]

【書類名】 明細書[Document name] Statement

【発明の名称】 半導体装置Title: Semiconductor device

【特許請求の範囲】[Claims]

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】この発明は半導体集積回路に関
し、特にラッチに関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit, and more particularly to a latch.

【０００２】[0002]

【従来の技術】図９に従来の一般的なシフトレジスタの
構成の概要を示す。シフトレジスタは単位ラッチ１００
０が複数直列に接続されており、単位ラッチ１０００は
一対のハーフラッチ１００から構成されている。制御信
号発生器６０はクロックＣＬＫから制御信号Ｔ，ＴＣを
発生させる。制御信号Ｔ，ＴＣは互いに負論理関係にあ
り、直列に接続されたハーフラッチ１００のいずれにも
供給される。ハーフラッチ１００はこれらの制御信号を
受ける制御信号入力端Ｉ１，Ｉ２を有する。 Shows the outline of a conventional general configuration of a shift register of the Related Art FIG. The shift register is a unit latch 100
0s are connected in series, and the unit latch 1000 is
It is composed of a pair of half latches 100. The control signal generator 60 generates control signals T and TC from the clock CLK. Control signal T, TC is in the negative logic relationship to each other, Ru also supplied to any of the half-latch 100 connected in series. Half-latch 100 sends these control signals
It has control signal input terminals I1 and I2 for receiving.

【０００３】一般的には、制御信号発生器６０にはクロ
ック信号ＣＬＫが入力され、インバータ６１、６２によ
りクロックと正論理関係の制御信号Ｔと、負論理関係の
制御信号ＴＣが生成される。これら２つの制御信号の間
には、インバータ６２に起因する遅延関係がある。Generally, the clock signal CLK is input to the control signal generator 60, and the inverters 61 and 62 generate a control signal T having a positive logic relationship with the clock and a control signal TC having a negative logic relationship. There is a delay relationship due to the inverter 62 between these two control signals.

【０００４】図１０にハーフラッチ１００の内部構成を
示す。入力線１はハーフラッチ１００の入力信号Ｄをト
ランスミッションゲート２１に導く。トランスミッショ
ンゲート２１には信号線２を介してインバータ２３が接
続され、インバータ２３は入力信号Ｄを反転して出力信
号Ｑを出力線３に与える。FIG. 10 shows the internal structure of the half latch 100. The input line 1 guides the input signal D of the half latch 100 to the transmission gate 21. An inverter 23 is connected to the transmission gate 21 via a signal line 2, and the inverter 23 inverts the input signal D and supplies an output signal Q to the output line 3.

【０００５】一方、出力線３にはインバータ２４が接続
され、トランスミッションゲート２２を介してインバー
タ２３へ出力信号Ｑを反転して得られる信号ＱＣを与え
る。On the other hand, an inverter 24 is connected to the output line 3 and gives a signal QC obtained by inverting the output signal Q to the inverter 23 via the transmission gate 22.

【０００６】トランスミッションゲート２１は、Ｎチャ
ンネルトランジスタ２１ａとＰチャンネルトランジスタ
２１ｂから構成されており、それぞれのゲートには制御
信号入力端Ｉ１，Ｉ２が接続される。同様にしてトラン
スミッションゲート２２は、Ｎチャンネルトランジスタ
２２ａとＰチャンネルトランジスタ２２ｂから構成され
ており、それぞれのゲートには制御信号入力端Ｉ２，Ｉ
１が接続される。 The transmission gate 21 is composed of an N-channel transistor 21a and a P-channel transistor 21b, and control signal input terminals I1 and I2 are connected to the respective gates . Similarly, the transmission gate 22 is composed of an N-channel transistor 22a and a P-channel transistor 22b, and control signal input terminals I2 and I are provided to the respective gates.
1 is connected.

【０００７】トランスミッションゲート２１とインバー
タ２３は入力信号Ｄを入力し、出力信号Ｑを出力するた
めのものであり、メイン部と総称される。また、トラン
スミッションゲート２２とインバータ２４は出力信号Ｑ
を保持するためのものであり、フィードバック部と総称
される。The transmission gate 21 and the inverter 23 are for inputting an input signal D and outputting an output signal Q, and are collectively called a main section. Further, the transmission gate 22 and the inverter 24 output the output signal Q.
And is collectively referred to as a feedback unit.

【０００８】図１１は、図９において左側に示したハー
フラッチ１００の回路動作を表すタイミングチャートで
ある。インバータ６１にクロック信号ＣＬＫが入力され
ると、インバータ６１によって時間（ｔ12−ｔ11）だけ
遅延してクロック信号ＣＬＫと負論理関係の制御信号Ｔ
Ｃが、更にインバータ６２によって時間（ｔ13−ｔ12）
だけ遅延してクロック信号ＣＬＫと正論理関係の制御信
号Ｔが、それぞれ生成される。制御信号Ｔは、クロック
信号ＣＬＫから時間（ｔ13−ｔ11）だけ遅延することに
なる。FIG. 11 shows the hardware shown on the left side in FIG.
5 is a timing chart showing the circuit operation of the latch 100. When the clock signal CLK is input to the inverter 61, the inverter 61 delays the clock signal CLK by a time (t 12 -t 11 ) and the control signal T having a negative logical relationship with the clock signal CLK.
C is further timed by the inverter 62 (t 13 −t 12 ).
A control signal T having a positive logic relationship with the clock signal CLK is generated with a delay. The control signal T will be delayed from the clock signal CLK by a time (t 13 −t 11 ).

【０００９】これらの制御信号Ｔ，ＴＣに基づく、トラ
ンスミッションゲート２１、２２の動作は、トランジス
タ２１ａ，２１ｂ，２２ａ，２２ｂの動作期間で説明さ
れる。図中ハッチングを施した部分は、それぞれのトラ
ンジスタがＯＮ状態にあることをしめす。The operation of the transmission gates 21 and 22 based on these control signals T and TC will be described in the operation period of the transistors 21a, 21b, 22a and 22b. The hatched portions in the figure indicate that the respective transistors are in the ON state.

【００１０】図１０に示したハーフラッチ１００の動作
は、メイン部によるデータの入力（更新）動作とフィー
ドバック部によるデータの保持動作に分けて考えること
ができる。即ちメイン部においてトランスミッションゲ
ート２１がＯＮすることにより入力信号Ｄを取り込み、
フィードバック部におけるトランスミッションゲート２
２がＯＮすることにより出力信号Ｑの保持が行われる。The operation of the half latch 100 shown in FIG. 10 can be divided into a data input (update) operation by the main section and a data holding operation by the feedback section. That is, when the transmission gate 21 is turned on in the main part, the input signal D is taken in,
Transmission gate 2 in the feedback section
When 2 is turned on, the output signal Q is held.

【００１１】制御信号Ｔが“Ｈ”、制御信号ＴＣが
“Ｌ”の時（時刻ｔ13〜ｔ15）は、トランスミッション
ゲート２１がＯＮ、トランスミッションゲート２２がＯ
ＦＦしている。よって入力線１に入力された入力信号Ｄ
は信号線２を経由してインバータ２３に入力され、これ
を論理反転した出力信号Ｑが出力線３に出力される。[0011] control signal T is "H", when the control signal TC is "L" (time t 13 ~t 15) are the transmission gate 21 is ON, the transmission gate 22 is O
It is FF. Therefore, the input signal D input to the input line 1
Is input to the inverter 23 via the signal line 2, and the output signal Q obtained by logically inverting the signal is output to the output line 3.

【００１２】一方、制御信号Ｔが“Ｌ”、制御信号ＴＣ
が“Ｈ”の時（時刻ｔ16〜ｔ12）は、トランスミッショ
ンゲート２２がＯＮ、トランスミッションゲート２１が
ＯＦＦしている。よって、インバータ２３、２４はルー
プを形成し、出力線３において出力信号Ｑが、信号線２
において出力信号Ｑの論理反転された信号ＱＣが、それ
ぞれ安定に保持される。On the other hand, the control signal T is "L" and the control signal TC is
There when "H" (time t 16 ~t 12) are the transmission gate 22 is ON, the transmission gate 21 is turn OFF. Therefore, the inverters 23 and 24 form a loop, and the output signal Q at the output line 3 is
At, the signal QC obtained by logically inverting the output signal Q is stably held.

【００１３】このようにメイン部によるデータの入力
（更新）動作とフィードバック部によるデータの保持動
作がハーフラッチ１００において繰り返され、図９に示
されたシフトレジスタは、次々とその値を更新してゆ
く。In this way, the data input (update) operation by the main section and the data holding operation by the feedback section are repeated in the half latch 100, and the shift register shown in FIG. 9 updates its value one after another. go.

【００１４】[0014]

【発明が解決しようとする課題】しかし、トランスミッ
ションゲート２１，２２はいずれも並列に接続された相
補的な導電型の２つのトランジスタから構成されてお
り、又これらのトランジスタのＯＮ／ＯＦＦを制御する
制御信号Ｔ，ＴＣの変化には（ｔ13−ｔ12）若しくは
（ｔ16−ｔ15）の時間差が生じているので、これらの時
間帯においてはトランスミッションゲート２１，２２の
いずれもがＯＮしている。これは図１１においてハッチ
ングが施された部分が同一時刻において複数あることで
示される。However, each of the transmission gates 21 and 22 is composed of two transistors of complementary conductivity type connected in parallel, and controls ON / OFF of these transistors. control signal T, since the change in TC has arisen time difference (t 13 -t 12) or (t 16 -t 15), none of the transmission gates 21 and 22 at these times is turned oN There is. This is indicated by a plurality of hatched portions at the same time in FIG.

【００１５】時刻ｔ15から時刻ｔ16においては、未だト
ランジスタ２１ａがＯＮ状態のままトランジスタ２２ａ
がＯＮし始める。従ってトランスミッションゲート２
１，２２はこの時間帯においていずれもＯＮしており、
入力信号Ｄと信号ＱＣとが信号線２に伝えられる。しか
し図９に示すように、直列に接続されたハーフラッチ１
００には同じ制御信号Ｔ，ＴＣが与えられているので、
あるハーフラッチ１００がフィードバック部によるデー
タ保持動作を開始しようとするときに、その前段のハー
フラッチ１００が新たな信号（前段のハーフラッチ１０
０の出力信号Ｑであり、それに続くハーフラッチ１００
の入力信号Ｄでもある）を送り込んでくることはない。
そして入力信号Ｄに対するインバータ２３による論理反
転は時刻ｔ15の時点では既に終了している。From time t 15 to time t 16 , the transistor 21a is still in the ON state and the transistor 22a is still in the ON state.
Turns on. Therefore transmission gate 2
Both 1 and 22 are ON in this time zone,
The input signal D and the signal QC are transmitted to the signal line 2. However, as shown in FIG. 9, the half latches 1 connected in series are
Since the same control signals T and TC are given to 00,
When in half-latch 100 attempts to initiate a data holding operation by the feedback unit, hard of the previous stage
The flap 100 has a new signal (previous half latch 10
Output signal Q of 0 followed by half latch 100
Input signal D of) is not sent.
The logical inversion of the input signal D by the inverter 23 has already been completed at time t 15 .

【００１６】よって時刻ｔ15から時刻ｔ16においてはト
ランスミッションゲート２１，２２のいずれもが開いて
いることがあっても、入力線１には入力信号Ｄが、信号
線２には入力信号Ｄと正論理関係にある信号ＱＣが、そ
して出力線３には入力信号Ｄと負論理関係にある出力信
号Ｑが、それぞれ安定して与えられることになる。Therefore, from time t 15 to time t 16 , even if both transmission gates 21 and 22 are open, the input signal D is input to the input line 1 and the input signal D is input to the signal line 2. The signal QC having a positive logic relationship and the output signal Q having a negative logic relationship with the input signal D are stably supplied to the output line 3.

【００１７】そして時刻ｔ16になると、トランスミッシ
ョンゲート２１を構成するトランジスタ２１ａ，２１ｂ
のいずれもがＯＦＦし、トランスミッションゲート２２
を構成するトランジスタ２２ａ，２２ｂのいずれもがＯ
Ｎするので、ハーフラッチ１００はインバータ２３，２
４が構成するループによって、データを保持する状態と
なる。Then, at time t 16 , the transistors 21a and 21b forming the transmission gate 21 are formed.
Both of them turn off and the transmission gate 22
Both the transistors 22a and 22b forming
Therefore, the half-latch 100 is operated by the inverters 23, 2
By the loop constituted by 4, the data is held.

【００１８】一方、時刻ｔ12でトランジスタ２１ｂがＯ
Ｎしてトランスミッションゲート２１がＯＮし、ハーフ
ラッチ１００はデータの保持動作からデータの入力動作
へ遷移しようとする状態になる。しかし、トランジスタ
２２ｂも時刻ｔ12以前から引き続いてまだＯＮ状態にあ
るため、トランスミッションゲート２２は時刻ｔ13まで
ＯＮしている。On the other hand, at time t 12 , the transistor 21b turns off.
N, transmission gate 21 turns on, half
The latch 100 is in a state in which it is about to make a transition from a data holding operation to a data input operation. However, since the transistor 22b is also in still ON state subsequently from time t 12 before transmission gate 22 is turned ON to the time t 13.

【００１９】この場合には前段のハーフラッチ１００も
データの更新を行うので、時刻ｔ12から時刻ｔ13の間に
おいては、信号線１に新たに入力される出力信号Ｄの論
理が、信号線２に保持されている信号ＱＣの論理と異な
っている場合には、これらの信号が衝突してしてしまう
ことになる。このような異なる論理値を有する信号の衝
突は大きな貫通電流を発生させ、消費電力が増大すると
いう問題点を招来する。更に、信号が衝突している信号
線２において信号の立ち上がり、立ち下がりが遅くなっ
てしまうため、この信号線２の電位を入力しているイン
バータ２３の消費電力も大きくなってしまう。In this case, since the former half latch 100 also updates the data, the logic of the output signal D newly input to the signal line 1 is between the signal line 1 and the signal line 1 between the time t 12 and the time t 13. If the logic of the signal QC held at 2 is different, these signals will collide. Such collision of signals having different logic values causes a large through current, resulting in an increase in power consumption. Furthermore, since the rising and falling of the signal on the signal line 2 with which the signal collides is delayed, the power consumption of the inverter 23 that inputs the potential of the signal line 2 also increases.

【００２０】上記のような通常の正反のクロックによる
ラッチの動作では、データの入力時において保持されて
いるデータと入力されてくるデータの論理が異なる場
合、正反のクロックの遅延が原因でメイン部とフィード
バック部のトランジスタが同時にＯＮしているため、信
号の衝突が起こってしまう。また、上記のラッチにおい
て、フィードバック部のインバータ２４は、データの保
持を行なう補助的な部分であるが、ラッチのデータが変
化するたびに、信号変化中に貫通電流が流れてしまい、
余分な電力を消費している。In the operation of the latch based on the normal positive / negative clock as described above, when the data held at the time of data input and the logic of the input data are different, the delay of the positive / negative clock causes the delay. Since the transistors in the main section and the feedback section are turned on at the same time, a signal collision will occur. Further, in the above latch, the inverter 24 of the feedback section is an auxiliary section for holding data, but a through current flows during a signal change every time the data in the latch changes,
It consumes extra power.

【００２１】この発明は、上記のような異なる論理を有
する信号の衝突による余分な消費電力やフィードバック
部の消費電力を減らし、消費電力の小さい半導体装置を
提供することを目的としている。It is an object of the present invention to provide a semiconductor device with low power consumption by reducing the extra power consumption due to the collision of signals having different logics as described above and the power consumption of the feedback section.

【００２２】[0022]

【課題を解決するための手段】この発明にかかる半導体
装置は、一対のハーフラッチからなる単位ラッチ回路
と、同一のクロック信号をそれぞれ第１及び第２の処理
時間で処理して得られ、クロック信号と実質的に同一の
パルス幅の第１及び第２の制御信号を単位ラッチ回路の
各々に与える制御信号供給部と、を備える。そして、第
２の処理時間は第１の処理時間以上の長さである。ま
た、ハーフラッチの各々は、（ａ）入力端子及び出力端
子と、（ｂ）入力端子に接続され、第２の制御信号によ
ってその開閉が制御される第１のスイッチ部と、（ｃ）
第１のスイッチ部を介して入力端子に接続された入力端
と、出力端子に接続された出力端とを有し、論理反転の
処理を行う第１の信号伝達手段と、（ｄ）第１の信号伝
達手段の出力端に接続された入力端と、第１の信号伝達
手段の入力端に接続された出力端とを有し、第１の制御
信号に従って、第１の信号伝達手段の出力に論理反転の
処理を行って得られるフィードバック信号を出力する第
２の信号伝達手段と、を有する。A semiconductor device according to the present invention is obtained by processing a unit latch circuit composed of a pair of half latches and a same clock signal in a first processing time and a second processing time, respectively. A control signal supply unit that supplies first and second control signals having substantially the same pulse width as the signal to each of the unit latch circuits. Then, the second processing time is longer than the first processing time. Further, each of the half latches includes (a) an input terminal and an output terminal, (b) an input terminal, and a first switch section whose opening and closing is controlled by a second control signal, and (c).
A first signal transmitting unit having an input end connected to the input terminal via the first switch section and an output end connected to the output terminal, for performing logic inversion processing; and (d) the first An input end connected to the output end of the signal transmission means and an output end connected to the input end of the first signal transmission means, and the output of the first signal transmission means according to the first control signal. And second signal transmitting means for outputting a feedback signal obtained by performing the logic inversion process.

【００２３】望ましくは、制御信号供給部は、第１の制
御信号と論理反転の関係にある第３の制御信号をハーフ
ラッチに更に与える。そして第２の信号伝達手段は、
（ｄ−１）第２の信号伝達手段の入力端に接続された入
力端及びフィードバック信号を出力する出力端とを有す
る信号処理部と、（ｄ−２）信号処理部の出力端と第２
の信号伝達手段の出力端との間に接続された第２のスイ
ッチ部とを備える。また第２のスイッチ部は、（ｄ−２
−１）信号処理部の出力端と第１信号伝達手段の入力端
との間で互いに並列に接続され、互いに逆相の信号によ
って動作する第３及び第４の単位スイッチを有し、（ｄ
−２−２）第３の単位スイッチは第１の制御信号によっ
てその開閉が制御され、（ｄ−２−３）第４の単位スイ
ッチは第３の制御信号によってその開閉が制御される。 Preferably, the control signal supply unit is the first control unit.
The third control signal, which has a logical inversion relationship with the control signal, is half
Give more to the latch. And the second signal transmission means is
(D-1) An input connected to the input end of the second signal transmission means.
Has a power end and an output end for outputting a feedback signal
A second signal processing unit, and (d-2) the output end of the signal processing unit and the second
Second switch connected to the output of the signal transmission means of
And a touch portion. In addition, the second switch unit is (d-2
-1) Output end of signal processing unit and input end of first signal transmission means
Are connected in parallel with each other and are
The third and fourth unit switches that operate in accordance with
-2-2) The third unit switch is controlled by the first control signal.
The opening / closing of the unit is controlled by (d-2-3) the fourth unit switch.
The opening and closing of the switch is controlled by the third control signal.

【００２４】更に望ましくは、制御信号供給部は、第２
の制御信号と論理反転の関係にある第４の制御信号をハ
ーフラッチに更に与える。そして第１のスイッチ部は、
（ｂ−１）互いに並列に接続され、互いに逆相の信号に
よって動作する第１及び第２の単位スイッチを備え、
（ｂ−２）第１の単位スイッチは第２の制御信号によっ
てその開閉が制御され、（ｂ−３）第２の単位スイッチ
は第４の制御信号によってその開閉が制御される。 More preferably, the control signal supply unit is the second
The fourth control signal which is in the logical inversion relation with the control signal of
-Add more to the latch. And the first switch part is
(B-1) Connected in parallel with each other to generate signals having opposite phases
Therefore, the first and second unit switches that operate are provided,
(B-2) The first unit switch is controlled by the second control signal.
(B-3) second unit switch whose opening and closing is controlled by
The opening and closing are controlled by the fourth control signal .

【００２５】あるいは望ましくは、制御信号供給部は、
第１の制御信号と論理反転の関係にある第３の制御信号
を単位ラッチ回路に更に与える。そして第２の信号伝達
手段は、（ｄ−３）第２の信号伝達手段の入力端に接続
された入力端と、いずれか一方にフィードバック信号が
出力される一対の出力端と、を有する信号処理部と、
（ｄ−４）信号処理部の一対の出力端に接続された一対
の入力端と、フィードバック信号を選択的に出力する出
力端と、を有する第２のスイッチ部とを備える。また第
２のスイッチ部は、（ｄ−４−１）第２のスイッチ部の
一対の入力端の間で直列に接続され、互いに逆相の信号
によって動作する第３及び第４の単位スイッチを備え、
（ｄ−４−２）第３及び第４の単位スイッチは第２の信
号伝達手段の出力端において共通に接続され、（ｄ−４
−３）第３の単位スイッチは第１の制御信号によってそ
の開閉が制御され、（ｄ−４−４）第４の単位スイッチ
は第４の制御信号によってその開閉が制御される。この
場合においても、更に望ましくは、制御信号供給部は、
第２の制御信号と論理反転の関係にある第４の制御信号
をハーフラッチに更に与える。そして第１のスイッチ部
は、（ｂ−１）互いに並列に接続され、互いに逆相の信
号によって動作する第１及び第２の単位スイッチを備
え、（ｂ−２）第１の単位スイッチは第２の制御信号に
よってその開閉が制御され、（ｂ−３）第２の単位スイ
ッチは第４の制御信号によってその開閉が制御される。 [0025] Alternatively preferably, the control signal supplying unit,
A third control signal having a logical inversion relation with the first control signal is further applied to the unit latch circuit. The second signal transmission means has a signal having (d-3) an input end connected to the input end of the second signal transmission means, and a pair of output ends from which a feedback signal is output. A processing unit,
(D-4) A second switch unit having a pair of input ends connected to the pair of output ends of the signal processing unit and an output end for selectively outputting a feedback signal. Further, the second switch section is composed of (d-4-1) third and fourth unit switches which are connected in series between the pair of input terminals of the second switch section and which are operated by signals having mutually opposite phases. Prepare,
(D-4-2) The third and fourth unit switches are commonly connected at the output terminal of the second signal transmission means, and (d-4)
-3) Opening / closing of the third unit switch is controlled by the first control signal, and (d-4-4) Opening / closing of the fourth unit switch is controlled by the fourth control signal. this
Even in this case, more preferably, the control signal supply unit is
A fourth control signal having a logical inversion relationship with the second control signal
To the half latch. And the first switch section
(B-1) are connected in parallel with each other and have opposite phase signals.
Equipped with first and second unit switches that operate according to
(B-2) The first unit switch is set to the second control signal.
Therefore, its opening / closing is controlled, and (b-3) the second unit switch is controlled.
The opening and closing of the switch is controlled by the fourth control signal.

【００２６】望ましくは第１の制御信号は、クロック信
号と正論理関係にする。Preferably the first control signal has a positive logic relationship with the clock signal.

【００２７】更に望ましくは第２の制御信号はクロック
信号と負論理関係にする。More preferably, the second control signal has a negative logic relationship with the clock signal.

【００２８】望ましくは制御信号供給部は、第２の制御
信号を入力して第４の制御信号を出力する第１のインバ
ータと、第１の制御信号を入力して第２の制御信号を出
力する第２のインバータと、第３の制御信号を入力して
第１の制御信号を出力する第３のインバータと、を備え
る。Preferably, the control signal supply unit receives the second control signal and outputs the fourth control signal, and the first inverter inputs the first control signal and outputs the second control signal. And a third inverter that inputs the third control signal and outputs the first control signal.

【００２９】また制御信号供給部は、クロック信号を入
力して第３の制御信号を出力する第４のインバータを更
に備えてもよい。The control signal supply unit may further include a fourth inverter which inputs the clock signal and outputs the third control signal.

【００３０】あるいは制御信号供給部は、クロック信号
を入力して第３の制御信号を出力する第１のインバータ
と、第３の制御信号を入力して第１の制御信号を出力す
る第２のインバータと、クロック信号を入力して第２の
制御信号を出力する第３のインバータと、第２の制御信
号を入力して第４の制御信号を出力する第４のインバー
タと、を備える。Alternatively, the control signal supply unit receives the clock signal and outputs the third control signal, and the second inverter outputs the first control signal and the third control signal. An inverter, a third inverter that inputs a clock signal and outputs a second control signal, and a fourth inverter that inputs a second control signal and outputs a fourth control signal are provided.

【００３１】望ましくは制御信号供給部は、クロック信
号を入力して第３の制御信号を出力する第１のインバー
タと、第３の制御信号を入力して第１の制御信号を出力
する第２のインバータと、クロック信号を入力して第４
の制御信号を出力するバッファと、第４の制御信号を入
力して第２の制御信号を出力する第３のインバータと、
を備える。Preferably, the control signal supply unit receives the clock signal and outputs the third control signal, and the second inverter outputs the first control signal and the third control signal. 4th by inputting the inverter and the clock signal
A buffer that outputs the control signal of, and a third inverter that inputs the fourth control signal and outputs the second control signal,
Equipped with.

【００３２】またバッファは、直列に接続された第１乃
至第２の単位インバータを備えてもよい。Further, the buffer may include first to second unit inverters connected in series.

【００３３】[0033]

【作用】第１のスイッチ部を制御する第２の制御信号の
変化は、第２の信号伝達手段を制御する第１の制御信号
の変化以後で行われるので、第２の信号伝達手段がデー
タの保持を行っている期間の最後までデータの更新が開
始されることはない。Since the change of the second control signal for controlling the first switch section is performed after the change of the first control signal for controlling the second signal transmitting means, the second signal transmitting means is operated by the data. The data update will not start until the end of the period in which the data is retained.

【００３４】第１のスイッチ部が第２の制御信号の他に
第４の制御信号を必要とする場合でも、第４の制御信号
の変化は第２の制御信号の変化よりも遅いので、第１の
制御信号の変化に先立って第４の制御信号が変化するこ
とはなく、第２の信号伝達手段がデータの保持を行って
いる期間の最後までデータの更新が開始されることはな
い。Even when the first switch section requires the fourth control signal in addition to the second control signal, the change in the fourth control signal is slower than the change in the second control signal. The fourth control signal does not change prior to the change of the control signal of No. 1, and the update of data is not started until the end of the period in which the second signal transmission unit holds the data.

【００３５】また、第２の信号伝達手段が第１の制御信
号の他に第３の制御信号を必要とする場合でも、第３の
制御信号の変化は第１の制御信号の変化よりも早いの
で、第３の制御信号の変化に先立って第２の制御信号が
変化することはなく、第２の信号伝達手段がデータの保
持を行っている期間の最後までデータの更新が開始され
ることはない。Further, even when the second signal transmission means requires the third control signal in addition to the first control signal, the change of the third control signal is faster than the change of the first control signal. Therefore, the second control signal does not change prior to the change of the third control signal, and the update of the data is started until the end of the period in which the second signal transmission unit holds the data. There is no.

【００３６】このため、データの入力（更新）時でも信
号の衝突が起こらず、半導体装置の消費電力は低減でき
る。Therefore, signal collision does not occur even when data is input (updated), and the power consumption of the semiconductor device can be reduced.

【００３７】また、第２の信号伝達手段をクロックド・
ゲートで構成することにより、データの入力（更新）動
作時には第２の信号伝達手段において電源からグラウン
ドへの経路が完全に遮断され、第２の信号伝達手段はほ
とんど電力を消費しない。Further, the second signal transmission means is a clocked circuit.
By configuring with a gate, the path from the power supply to the ground is completely cut off in the second signal transmission means during the data input (update) operation, and the second signal transmission means consumes almost no power.

【００３８】[0038]

【実施例】 第１実施例．図１にこの発明の一実施例であるシフトレ
ジスタの回路構成を示す。シフトレジスタは単位ラッチ
２０００が複数直列に接続されており、単位ラッチ２０
００は一対のハーフラッチ１０１から構成されている。
一対のハーフラッチのうち、左側に位置する方はマス
タ、右側に位置する方はスレーブと呼ばれる。制御信号
発生器３０は、直列に接続されたハーフラッチ１０１の
各々に制御信号Ｔ１，Ｔ１Ｃ，Ｔ２，Ｔ２Ｃを供給して
いる。ハーフラッチ１０１はこれらの制御信号を受ける
制御信号入力端Ｉ１，Ｉ２，Ｉ３，Ｉ４を有する。左側
のハーフラッチ１０１と右側のハーフラッチ１０１では
各制御信号入力端子に与えられる制御信号は異なる。こ
れはハーフラッチ１０１が一対となって、即ちマスタ、
スレーブとして単位ラッチ２０００を構成するためであ
る。 [Embodiment] First Embodiment. FIG. 1 shows a circuit configuration of a shift register which is an embodiment of the present invention . Unit register for shift register
2000 are connected in series, and unit latch 20
00 is composed of a pair of half latches 101.
The one on the left of the pair of half-latches is the mass
The one located on the right side is called the slave. Control signal generator 30, each control signal of half-latch 101 connected in series T1, T1C, T2, Ru have <br/> supplies T2C. Half latch 101 receives these control signals
It has control signal input terminals I1, I2, I3 and I4. left
In the half latch 101 and the right half latch 101
The control signal applied to each control signal input terminal is different. This
This is a pair of half latches 101, that is, a master,
This is because the unit latch 2000 is configured as a slave.
It

【００３９】制御信号発生器３０は、直列に接続された
４つのインバータ３１，３２，３３，３４から構成され
ている。インバータ３１はクロック信号ＣＬＫを入力
し、これを反転させて制御信号Ｔ１Ｃを出力する。イン
バータ３２は制御信号Ｔ１Ｃを入力し、これを反転させ
て制御信号Ｔ１を出力する。インバータ３３は制御信号
Ｔ１を入力し、これを反転させて制御信号Ｔ２Ｃを出力
する。インバータ３４は制御信号Ｔ２Ｃを入力し、これ
を反転させて制御信号Ｔ２を出力する。The control signal generator 30 is composed of four inverters 31, 32, 33 and 34 connected in series. The inverter 31 inputs the clock signal CLK, inverts the clock signal CLK, and outputs the control signal T1C. The inverter 32 receives the control signal T1C, inverts it, and outputs the control signal T1. The inverter 33 receives the control signal T1 and inverts it to output the control signal T2C. The inverter 34 receives the control signal T2C, inverts it, and outputs the control signal T2.

【００４０】従って、制御信号Ｔ１，Ｔ２はクロック信
号ＣＬＫと正論理関係にあり、制御信号Ｔ１Ｃ，Ｔ２Ｃ
はクロック信号ＣＬＫと負論理関係にある。そして、ク
ロック信号、制御信号Ｔ１Ｃ，Ｔ１，Ｔ２Ｃ，Ｔ２の順
に遅延してゆく。Therefore, the control signals T1 and T2 have a positive logic relationship with the clock signal CLK, and the control signals T1C and T2C.
Has a negative logic relationship with the clock signal CLK. Then, the clock signal and the control signals T1C, T1, T2C, and T2 are delayed in this order.

【００４１】図２はハーフラッチ１０１の内部構成を示
したものである。構成態様は、図９、図１０に示された
ハーフラッチ１００と同じであるが、与えられる制御信
号が異なる。FIG. 2 shows the internal structure of the half latch 101. The configuration mode is shown in FIGS. 9 and 10.
Same as the half latch 100, but different control signals are applied.

【００４２】入力線１はハーフラッチ１０１の入力信号
Ｄをトランスミッションゲート２１に導く。トランスミ
ッションゲート２１には信号線２を介してインバータ２
３が接続され、入力信号Ｄを反転して出力信号Ｑを出力
線３に与える。The input line 1 guides the input signal D of the half latch 101 to the transmission gate 21. Inverter 2 is connected to transmission gate 21 via signal line 2.
3 are connected to invert the input signal D and apply the output signal Q to the output line 3.

【００４３】一方、出力線３にはインバータ２４が接続
され、トランスミッションゲート２２を介してインバー
タ２３へ出力信号Ｑを反転して得られる信号ＱＣを与え
る。On the other hand, an inverter 24 is connected to the output line 3 and gives a signal QC obtained by inverting the output signal Q to the inverter 23 via the transmission gate 22.

【００４４】トランスミッションゲート２１は、Ｎチャ
ンネルトランジスタ２１ａとＰチャンネルトランジスタ
２１ｂから構成されており、それぞれのゲートには制御
信号入力端子Ｉ３，Ｉ４が接続される。同様にしてトラ
ンスミッションゲート２２は、Ｎチャンネルトランジス
タ２２ａとＰチャンネルトランジスタ２２ｂから構成さ
れており、それぞれのゲートには制御信号入力端子Ｉ
２，Ｉ１が接続される。これを図１に示したハーフラッ
チ１０１のうち、左側に位置した方、即ちマスター側で
考えると、入力端子Ｉ１，Ｉ２，Ｉ３，Ｉ４にはそれぞ
れ制御信号Ｔ１，Ｔ１Ｃ，Ｔ２，Ｔ２Ｃが入力すること
になる。 The transmission gate 21 is composed of an N-channel transistor 21a and a P-channel transistor 21b, and control signal input terminals I3 and I4 are connected to the respective gates . Similarly, the transmission gate 22 is composed of an N-channel transistor 22a and a P-channel transistor 22b, and each gate has a control signal input terminal I.
2, I1 are connected. This is the half rack shown in Fig. 1.
On the left side of the chi 101, that is, on the master side
Considering that, the input terminals I1, I2, I3 and I4 are respectively
Input of control signals T1, T1C, T2, T2C
become.

【００４５】トランスミッションゲート２１とインバー
タ２３は入力信号Ｄを入力し、出力信号Ｑを出力するた
めのものであり、メイン部と総称される。また、トラン
スミッションゲート２２とインバータ２４は出力信号Ｑ
を保持するためのものであり、フィードバック部と総称
される。The transmission gate 21 and the inverter 23 are for inputting the input signal D and outputting the output signal Q, and are collectively referred to as a main section. Further, the transmission gate 22 and the inverter 24 output the output signal Q.
And is collectively referred to as a feedback unit.

【００４６】図３にハーフラッチ１０１の回路動作を表
すタイミングチャートを示す。以後、動作はマスタ側で
記述する。クロック信号ＣＬＫが時刻ｔ0 で立ち上がる
と、制御信号Ｔ１Ｃは時刻ｔ1 で立ち下がる。また制御
信号Ｔ１は時刻ｔ2 で立ち上がる。そして制御信号Ｔ２
Ｃは時刻ｔ3 で立ち下がり、制御信号Ｔ２は時刻ｔ4で
立ち上がる。FIG. 3 shows a timing chart showing the circuit operation of the half latch 101. After that, the operation is on the master side
Describe. When the clock signal CLK rises at time t 0 , the control signal T1C falls at time t 1 . The control signal T1 rises at time t 2. And the control signal T2
C falls at time t 3 , and control signal T2 rises at time t 4 .

【００４７】クロック信号ＣＬＫが時刻ｔ5 で立ち下が
ると、制御信号Ｔ１Ｃは時刻ｔ6 で立ち上がる。また制
御信号Ｔ１は時刻ｔ7 で立ち上がる。そして制御信号Ｔ
２Ｃは時刻ｔ8 で立ち上がり、制御信号Ｔ２は時刻ｔ9
で立ち下がる。When the clock signal CLK falls at time t 5 , the control signal T1C rises at time t 6 . The control signal T1 rises at time t 7. And the control signal T
2C rises at time t 8, the control signal T2 at time t 9
Get off at.

【００４８】即ちメイン部は、遅いタイミングで変化す
る制御信号Ｔ２，Ｔ２Ｃにより動作し、フィードバック
部は早いタイミングで変化する制御信号Ｔ１，Ｔ１Ｃに
より動作する。図３においてハッチングが施された部分
は各トランジスタのＯＮ状態を示している。That is, the main section operates with the control signals T2 and T2C changing at a late timing, and the feedback section operates with the control signals T1 and T1C changing at an early timing. In FIG. 3, the hatched portion shows the ON state of each transistor.

【００４９】トランスミッションゲート２１を構成する
トランジスタ２１ａ，２１ｂのそれぞれのゲートには制
御信号Ｔ２，Ｔ２Ｃが入力されているので、トランジス
タ２１ａは制御信号Ｔ２が“Ｈ”の時にのみＯＮ状態と
なり、トランジスタ２１ｂは制御信号Ｔ２Ｃが“Ｌ”の
時にＯＮ状態となる。このためトランスミッションゲー
ト２１は時刻ｔ3 ，ｔ4 ，ｔ5 ，ｔ6 ，ｔ7 ，ｔ8 から
時刻ｔ9 においてＯＮしている。Since the control signals T2 and T2C are input to the respective gates of the transistors 21a and 21b which form the transmission gate 21, the transistor 21a is turned on only when the control signal T2 is "H", and the transistor 21b. Is turned on when the control signal T2C is "L". Thus transmission gate 21 is turned ON from the time t 3, t 4, t 5 , t 6, t 7, t 8 at time t 9.

【００５０】またトランスミッションゲート２２を構成
するトランジスタ２２ａ，２２ｂのそれぞれのゲートに
は制御信号Ｔ１Ｃ，Ｔ１が入力されているので、トラン
ジスタ２２ａは制御信号Ｔ１Ｃが“Ｈ”の時にのみＯＮ
状態となり、トランジスタ２２ｂは制御信号Ｔ１が
“Ｌ”の時にＯＮ状態となる。このためトランスミッシ
ョンゲート２２は時刻ｔ6 ，ｔ7 ，ｔ8 ，ｔ9 ，ｔ0 ，
ｔ1 から時刻ｔ2 においてＯＮしている。Further, since the control signals T1C and T1 are input to the respective gates of the transistors 22a and 22b constituting the transmission gate 22, the transistor 22a is turned on only when the control signal T1C is "H".
Then, the transistor 22b is turned on when the control signal T1 is "L". Therefore, the transmission gate 22 operates at the times t 6 , t 7 , t 8 , t 9 , t 0 ,
It is turned on from time t 1 to time t 2 .

【００５１】ハーフラッチ１０１のメイン部によるデー
タの入力（更新）動作は時刻ｔ3 ，ｔ4 ，ｔ5 ，ｔ6 ，
ｔ7 ，ｔ8 から時刻ｔ9 において行われる。この時間帯
では、トランスミッションゲート２１を介して信号線２
に入力信号Ｄが伝えられている。信号線２に伝えられた
信号はインバータ２３によって反転され、出力線３には
入力信号Ｄと負論理関係にある出力信号Ｑが伝えられ
る。The data input (update) operation by the main part of the half latch 101 is performed at times t 3 , t 4 , t 5 , t 6 ,
It is performed at time t 9 from t 7 and t 8 . In this time zone, the signal line 2 is transmitted through the transmission gate 21.
The input signal D is transmitted to. The signal transmitted to the signal line 2 is inverted by the inverter 23, and the output signal Q having a negative logic relationship with the input signal D is transmitted to the output line 3.

【００５２】ハーフラッチ１０１のフィードバック部に
よるデータの保持動作は時刻ｔ6 ，ｔ7 ，ｔ8 ，ｔ9 ，
ｔ0 ，ｔ1 から時刻ｔ2 において行われる。データの保
持動作はフィードバック部において出力信号Ｑを反転し
た信号ＱＣを信号線２に与え、インバータ２３と共に形
成するループにおいてデータを保持するものである。但
し、時刻ｔ6 は、新たな入力信号Ｄを得た時刻ｔ3 ，ｔ
4 近傍から相当時間経過しており、入力信号Ｄの論理反
転は終了して既に出力信号Ｑ、信号ＱＣの論理は確定し
ている。しかも、入力信号Ｄは信号ＱＣと正論理関係に
ある。The data holding operation by the feedback section of the half latch 101 is performed at times t 6 , t 7 , t 8 , t 9 ,
It is performed at time t 2 from t 0 , t 1 . In the data holding operation, a signal QC obtained by inverting the output signal Q is applied to the signal line 2 in the feedback section, and the data is held in a loop formed together with the inverter 23. However, the time t 6 is the time t 3 , t when the new input signal D is obtained.
Since a considerable amount of time has passed from the vicinity of 4, the logic inversion of the input signal D is completed and the logics of the output signals Q and QC have already been determined. Moreover, the input signal D has a positive logic relationship with the signal QC.

【００５３】従って、たとえ時刻ｔ6 ，ｔ7 ，ｔ8 ，か
ら時刻ｔ9 においてトランスミッションゲート２１，２
２の両方が開いていても、入力信号Ｄと信号ＱＣとが衝
突することはない。つまりトランスミッションゲート２
１がデータの保持を阻害することはない。Therefore, even at times t 6 , t 7 , t 8 to t 9 , transmission gates 21 and 2 are transmitted.
Even if both 2 are open, the input signal D and the signal QC do not collide. That is, transmission gate 2
1 does not hinder data retention.

【００５４】一方、データの保持動作が終了する場合に
は、トランジスタ２２ａ，２２ｂのいずれもが時刻ｔ2
にはＯＮ状態を脱している。従って時刻ｔ2 よりも遅い
時刻ｔ3 ，ｔ4 でＯＮ状態になるトランジスタ２１ａ，
２１ｂはデータの保持動作が終了する前にトランスミッ
ションゲート２１をＯＮすることはない。On the other hand, when the data holding operation is completed, both the transistors 22a and 22b are turned on at time t 2.
Is out of the ON state. Therefore, at the times t 3 and t 4 which are later than the time t 2 , the transistor 21a, which is turned on,
21b does not turn on the transmission gate 21 before the data holding operation is completed.

【００５５】そして時刻ｔ3 において、メイン部のトラ
ンスミッションゲート２１が開くことにより、データの
入力（更新）動作が始まる。Then, at time t 3 , the transmission gate 21 of the main section is opened to start the data input (update) operation.

【００５６】つまりこの実施例ではトランスミッション
ゲート２１がＯＮするときにはトランスミッションゲー
ト２２がＯＦＦしている。よってたとえ、入力信号Ｄの
論理が更新され、更新前の入力信号と正論理関係にあっ
た信号ＱＣが更新後の入力信号と負論理関係になったと
しても、データの保持動作からデータの入力（更新）動
作へ移行する際に相反する信号の衝突はなく、余分な貫
通電流は流れない。この効果はスレーブ側のハーフラッ
チ１０１についても同様に得られる。 That is, in this embodiment, when the transmission gate 21 is turned on, the transmission gate 22 is turned off. Therefore, even if the logic of the input signal D is updated and the signal QC having the positive logic relationship with the input signal before the update has the negative logic relationship with the input signal after the update, the data holding operation inputs the data. When transitioning to the (update) operation, there is no conflict of signals that conflict with each other, and no extra through current flows. This effect is
The same applies to Chi 101.

【００５７】第２実施例．図４にこの発明の第２実施例
に用いられるハーフラッチ１０２の構成を示す。第１実
施例と同様にハーフラッチ１０２は直列に接続される
（図１）。Second embodiment. FIG. 4 shows the configuration of the half latch 102 used in the second embodiment of the present invention. The half latches 102 are connected in series as in the first embodiment (FIG. 1).

【００５８】メイン部、即ちトランスミッションゲート
２１、インバータ２３、入力線１、信号線２、出力線
３、の構成は第１実施例で示されたラッチ１０１と同一
である。トランスミッションゲート２１を構成するトラ
ンジスタ２１ａ，２１ｂのそれぞれのゲートに制御信号
入力端子Ｉ３，Ｉ４が接続されるのもラッチ１０１と同
様である。The structure of the main part, that is, the transmission gate 21, the inverter 23, the input line 1, the signal line 2, and the output line 3 is the same as that of the latch 101 shown in the first embodiment. Control signals are applied to the respective gates of the transistors 21a and 21b that form the transmission gate 21.
Similar to the latch 101 , the input terminals I3 and I4 are connected .

【００５９】一方、フィードバック部の構成はハーフラ
ッチ１０１とは異なる。出力線３には一対の出力端を有
する論理反転部２６が接続され、その一対の出力端に対
応する一対の入力端を有するスイッチ部２５が更に接続
されている。スイッチ部２５の出力は信号線２に接続さ
れている。On the other hand, the structure of the feedback unit is half
It is different from the Touch 101. A logic inverting section 26 having a pair of output terminals is connected to the output line 3, and a switch section 25 having a pair of input terminals corresponding to the pair of output terminals is further connected. The output of the switch unit 25 is connected to the signal line 2.

【００６０】スイッチ部２５は制御信号入力端子Ｉ２が
接続されるゲートを有するＮチャネルトランジスタ２５
ａ、制御信号入力端子Ｉ１が接続されるゲートを有する
Ｐチャネルトランジスタ２５ｂの直列接続から構成され
ている。そして、両トランジスタ２５ａ，２５ｂのドレ
インは共通して信号線２に接続されている。The switch section 25 has a control signal input terminal I2
N-channel transistor 25 having a gate connected thereto
a, a P-channel transistor 25b having a gate connected to the control signal input terminal I1 is connected in series. The drains of both transistors 25a and 25b are commonly connected to the signal line 2.

【００６１】論理反転部２６は、いずれも出力線３に接
続されて出力信号Ｑが与えられるゲートを有するＮチャ
ネルトランジスタ２６ａと、Ｐチャネルトランジスタ２
６ｂとから構成されている。トランジスタ２６ｂのソー
スには電源７１が与えられ、ドレインにはトランジスタ
２５ｂのソースが接続されている。またトランジスタ２
６ａのソースはグラウンド７２に接続（接地）され、ド
レインにはトランジスタ２５ａのソースが接続されてい
る。このように構成されたスイッチ部２５及び論理反転
部２６は、制御信号Ｔ１，Ｔ１Ｃをクロックとして動作
するので、クロックド・ゲートと呼ばれる。The logic inverting section 26 is both connected to the output line 3 and has an N-channel transistor 26a having a gate to which an output signal Q is supplied, and a P-channel transistor 2a.
6b and. The power source 71 is applied to the source of the transistor 26b, and the source of the transistor 25b is connected to the drain. Also transistor 2
The source of 6a is connected (grounded) to the ground 72, and the source of the transistor 25a is connected to the drain. The switch unit 25 and the logic inverting unit 26 configured as described above operate using the control signals T1 and T1C as clocks, and are therefore called clocked gates.

【００６２】図５にラッチ１０２の回路動作を表すタイ
ミングチャートを示す。ラッチ１０２に対する制御信号
Ｔ１，Ｔ１Ｃ，Ｔ２，Ｔ２Ｃの変化するタイミングは図
３と同じである。ここでもマスタ側の動作において記述
する。即ち、制御信号入力端子Ｉ１，Ｉ２，Ｉ３，Ｉ４
にはそれぞれ制御信号Ｔ１，Ｔ１Ｃ，Ｔ２，Ｔ２Ｃが与
えられる。 FIG. 5 is a timing chart showing the circuit operation of the latch 102. The timings at which the control signals T1, T1C, T2, T2C for the latch 102 change are the same as in FIG. Here as well, the operation on the master side is described.
To do. That is, the control signal input terminals I1, I2, I3, I4
Control signals T1, T1C, T2, T2C are given to
available.

【００６３】この図においても、ハッチングを施した部
分はラッチ１０２内のトランジスタがＯＮしている期間
を表す。トランジスタ２１ａは時刻ｔ4 ，ｔ5 ，ｔ6 ，
ｔ7,t8 から時刻ｔ9 の間、トランジスタ２１ｂは時刻
ｔ3 ，ｔ4 ，ｔ5 ，ｔ6 ，ｔ7 から時刻ｔ8 の間、トラ
ンジスタ２５ａは時刻ｔ6 ，ｔ7 ，ｔ8 ，ｔ9 ，ｔ 0 か
ら時刻ｔ1 の間、トランジスタ２５ｂは時刻ｔ7 ，
ｔ8 ，ｔ9 ，ｔ0 ，ｔ1から時刻ｔ2 の間、それぞれＯ
Ｎしている。つまり、ハーフラッチ１０２のメイン部は
遅いタイミングで変化するクロック信号Ｔ２，Ｔ２Ｃに
より動作し、ハーフラッチ１０２のフィードバック部は
早いタイミングで変化するクロック信号Ｔ１，Ｔ１Ｃに
より動作する。Also in this figure, the hatched portion
Minute is the period when the transistor in the latch 102 is ON
Represents The transistor 21a is at time tFour, TFive, T6，
t7, t8From time t9While the transistor 21b is
t3, TFour, TFive, T6, T7From time t8During the tiger
Register 25a is at time t6, T7, T8, T9, T 0Or
Time t1Transistor 25b is turned on at time t7，
t8, T9, T0, T1From time t2During each O
I am N. That is,Half latchThe main part of 102
For clock signals T2 and T2C that change at a late timing
Works better,Half latchThe feedback part of 102
Clock signals T1 and T1C that change at an early timing
Works better.

【００６４】ハーフラッチ１０２のメイン部によるデー
タの入力動作は、第１実施例に示したハーフラッチ１０
１と同様である。一方フィードバック部によるデータの
保持動作は、以下のようになる。The data input operation by the main portion of the half latch 102 is performed by the half latch 10 shown in the first embodiment.
The same as 1. On the other hand, the data holding operation by the feedback unit is as follows.

【００６５】スイッチ部２５において、トランジスタ２
５ａ，２５ｂのいずれかがＯＮ状態にあるときには、出
力信号Ｑは論理反転部２６によって反転され、そのいず
れかのドレインに、出力信号Ｑと負論理関係にある信号
ＱＣが与えられる場合がある。したがって、信号ＱＣが
信号線２に与えられる場合がある。ところがトランジス
タ２５ａ，２５ｂのいずれかがＯＮ状態にあるのは時刻
ｔ6 ，ｔ7 ，ｔ8 ，ｔ9 ，ｔ0 ，ｔ1 から時刻ｔ2 の間
であり、かつデータの入力（更新）動作が開始された時
刻ｔ3 ，ｔ4 からは相当時間が経過しているので、イン
バータ２３の動作は終了し、出力信号Ｑの論理は確定し
ている。したがって、データの入力動作からデータの保
持動作への遷移において信号線２において論理の異なる
信号が衝突することはなく、安定して出力信号Ｑ、信号
ＱＣが、それぞれ出力線３及び信号線２において保持さ
れる。In the switch section 25, the transistor 2
When either 5a or 25b is in the ON state, the output signal Q may be inverted by the logic inverting unit 26, and the signal QC having a negative logic relationship with the output signal Q may be applied to the drain of either of them. Therefore, the signal QC may be given to the signal line 2. However the transistors 25a, the one of 25b is ON is between time t 6, t 7, t 8 , t 9, t 0, t 1 of time t 2, the and the input data (updated) Operation Since a considerable amount of time has passed from the times t 3 and t 4 at which the start of the, the operation of the inverter 23 ends and the logic of the output signal Q is fixed. Therefore, in the transition from the data input operation to the data holding operation, signals having different logics do not collide with each other on the signal line 2 and the output signals Q and QC are stably output on the output line 3 and the signal line 2, respectively. Retained.

【００６６】更に、データの保持動作からデータの入力
（更新）動作への遷移においても、時刻ｔ2 から時刻ｔ
3 の間でトランジスタ２１ａ，２１ｂ，２５ａ，２５ｂ
がＯＦＦしているので、信号線２において論理の異なる
信号が衝突することはない。よって、いずれの遷移にお
いても貫通電流はほとんど流れない。Further, also in the transition from the data holding operation to the data input (update) operation, from time t 2 to time t
Transistors 21a, 21b, 25a, 25b between 3
Is off, the signals having different logics do not collide with each other on the signal line 2. Therefore, a penetrating current hardly flows in any transition.

【００６７】更にこの遷移の際、トランスミッションゲ
ート２１がＯＮしているときにはスイッチ部２５におい
てトランジスタ２５ａ，２５ｂの両方がＯＦＦしている
ので、論理反転部２６を構成するトランジスタ２６ａ，
２６ｂのドレイン同士は接続されない。よって、電源７
１からグラウンド７２への経路が遮断されてるので、こ
のとき貫通電流はほとんど流れない。つまり、スイッチ
部２５及び論理反転部２６が構成するフィードバック部
は、入力信号Ｑの更新時にほとんど電力を消費しない。
この効果はスレーブ側のハーフラッチ１０２においても
同様に得られる。 Further, at this transition, when the transmission gate 21 is on, both the transistors 25a and 25b in the switch section 25 are off, so that the transistors 26a,
The drains of 26b are not connected to each other. Therefore, power supply 7
Since the path from 1 to the ground 72 is cut off, almost no through current flows at this time. That is, the feedback unit formed by the switch unit 25 and the logic inverting unit 26 consumes almost no power when the input signal Q is updated.
This effect also applies to the half latch 102 on the slave side.
Obtained in the same way.

【００６８】第３実施例．制御信号Ｔ１，Ｔ１Ｃ，Ｔ
２，Ｔ２Ｃをクロック信号ＣＬＫから生成するために
は、図１に示した制御信号発生器３０以外の構成も可能
である。Third Embodiment. Control signals T1, T1C, T
In order to generate 2, T2C from the clock signal CLK, a configuration other than the control signal generator 30 shown in FIG. 1 is possible.

【００６９】図６は制御信号発生器４０の構成を示す回
路図である。制御信号発生器４０はハーフラッチ１０
１，１０２のいずれにも適用できる。FIG. 6 is a circuit diagram showing the structure of the control signal generator 40. The control signal generator 40 is a half latch 10
It can be applied to any of No. 1 and 102.

【００７０】インバータ４１，４２は直列に接続されて
おり、インバータ４１はクロック信号ＣＬＫを入力して
制御信号Ｔ１Ｃを生成する。インバータ４２は制御信号
Ｔ１Ｃを入力して制御信号Ｔ１を生成する。The inverters 41 and 42 are connected in series, and the inverter 41 inputs the clock signal CLK and generates the control signal T1C. The inverter 42 receives the control signal T1C and generates the control signal T1.

【００７１】一方、インバータ４３，４４，４５は直列
に接続されており、インバータ４３に入力したクロック
信号ＣＬＫは３度反転され、インバータ４５から制御信
号Ｔ２Ｃが出力される。但し、制御信号Ｔ２Ｃは３度の
論理反転によって得られるため、２度の論理反転によっ
て得られる制御信号Ｔ１よりも遅いタイミングで変化す
ることになる。On the other hand, the inverters 43, 44 and 45 are connected in series, the clock signal CLK input to the inverter 43 is inverted three times, and the inverter 45 outputs the control signal T2C. However, since the control signal T2C is obtained by logical inversion three times, it changes at a timing later than the control signal T1 obtained by logical inversion twice.

【００７２】更にインバータ４３，４４，４５に対して
直列に接続されたインバータ４６によって制御信号Ｔ２
が生成される。従って、クロック信号ＣＬＫ、制御信号
Ｔ１Ｃ，Ｔ１，Ｔ２Ｃ，Ｔ２はこの順に遅延している。
また、制御信号Ｔ１，Ｔ２はクロック信号ＣＬＫと正論
理関係となり、制御信号Ｔ１Ｃ，Ｔ２Ｃはクロック信号
ＣＬＫと負論理関係となる。Further, the control signal T2 is supplied by the inverter 46 connected in series to the inverters 43, 44 and 45.
Is generated. Therefore, the clock signal CLK and the control signals T1C, T1, T2C, T2 are delayed in this order.
The control signals T1 and T2 have a positive logic relationship with the clock signal CLK, and the control signals T1C and T2C have a negative logic relationship with the clock signal CLK.

【００７３】よって制御信号発生器４０を用いた場合で
も、第１及び第２実施例に示したのと同様のタイミング
に従ってハーフラッチ１０１，１０２が動作するため、
同様の効果が得られる。Therefore, even when the control signal generator 40 is used, the half latches 101 and 102 operate according to the same timings as those shown in the first and second embodiments.
The same effect can be obtained.

【００７４】第４実施例．更に他の構成によって制御信
号Ｔ１，Ｔ１Ｃ，Ｔ２，Ｔ２Ｃをクロック信号ＣＬＫか
ら生成することができる。Fourth Embodiment. The control signals T1, T1C, T2, T2C can be generated from the clock signal CLK by still another configuration.

【００７５】図７は制御信号発生器５０の構成を示す回
路図である。制御信号発生器５０はハーフラッチ１０
１，１０２のいずれにも適用できる。FIG. 7 is a circuit diagram showing the structure of the control signal generator 50. The control signal generator 50 is a half latch 10.
It can be applied to any of No. 1 and 102.

【００７６】インバータ５１，５２は直列に接続されて
おり、インバータ５１はクロック信号ＣＬＫを入力して
制御信号Ｔ１Ｃを生成する。インバータ５２は制御信号
Ｔ１Ｃを入力して制御信号Ｔ１を生成する。即ち、制御
信号Ｔ１，Ｔ１Ｃの生成に関しては、第３実施例と同一
である。Inverters 51 and 52 are connected in series, and inverter 51 receives clock signal CLK and generates control signal T1C. The inverter 52 receives the control signal T1C and generates the control signal T1. That is, the generation of the control signals T1 and T1C is the same as in the third embodiment.

【００７７】一方、インバータ５３，５４，５５は直列
に接続されており、インバータ５３に入力したクロック
信号ＣＬＫは２度反転され、インバータ５４から制御信
号Ｔ２が出力される。そしてインバータ５５には制御信
号Ｔ２が入力され、制御信号Ｔ２Ｃが出力される。よっ
て第１乃至第３実施例で説明した制御信号発生器３０，
４０，５０と同様に、制御信号Ｔ１，Ｔ２はクロック信
号ＣＬＫと正論理関係となり、制御信号Ｔ１Ｃ，Ｔ２Ｃ
はクロック信号ＣＬＫと負論理関係となる。On the other hand, the inverters 53, 54 and 55 are connected in series, the clock signal CLK input to the inverter 53 is inverted twice, and the inverter 54 outputs the control signal T2. Then, the control signal T2 is input to the inverter 55, and the control signal T2C is output. Therefore, the control signal generator 30 described in the first to third embodiments,
Similar to 40 and 50, the control signals T1 and T2 have a positive logical relationship with the clock signal CLK, and the control signals T1C and T2C
Has a negative logical relationship with the clock signal CLK.

【００７８】ところが、第４実施例ではクロック信号Ｃ
ＬＫ、制御信号Ｔ１Ｃ，Ｔ１，Ｔ２Ｃはこの順に遅延し
ているものの、制御信号Ｔ２は制御信号Ｔ１と同じタイ
ミングで生成される。つまり、制御信号発生器５０から
制御信号Ｔ１，Ｔ１Ｃ，Ｔ２，Ｔ２Ｃをハーフラッチ１
０１あるいは１０２に与えた場合には、貫通電流が流れ
る可能性がある。However, in the fourth embodiment, the clock signal C
Although LK and control signals T1C, T1, T2C are delayed in this order, control signal T2 is generated at the same timing as control signal T1. That is, the control signals T1, T1C, T2 and T2C are sent from the control signal generator 50 to the half latch 1
When applied to 01 or 102, a through current may flow.

【００７９】これを詳細に説明するため、図８に制御信
号発生器５０から制御信号Ｔ１，Ｔ１Ｃ，Ｔ２，Ｔ２Ｃ
をラッチ１０１に与えた場合のタイミングチャートを示
す。トランジスタ２１ａは制御信号Ｔ２によってそのＯ
Ｎ／ＯＦＦが制御されるので、時刻ｔ2 にＯＮする。一
方データの保持動作を行うトランスミッションゲート２
２は時刻ｔ2 までＯＮしている。そこで時刻ｔ2 におい
ては瞬間的に信号線２において論理の異なる信号が衝突
する場合も生じる。In order to explain this in detail, the control signals T1, T1C, T2, T2C from the control signal generator 50 are shown in FIG.
6 is a timing chart in the case where is given to the latch 101. The transistor 21a is turned on by the control signal T2.
Since N / OFF is controlled, it is turned on at time t 2 . On the other hand, a transmission gate 2 that holds data
2 is ON until time t 2 . So at time t 2 also occurs if a logical different signals in momentarily signal line 2 may collide.

【００８０】しかしその衝突は瞬間的であり、したがっ
て貫通電流が流れたとしてもその流れる時間は図１１の
時刻ｔ12〜ｔ13で示される従来の場合と比較して非常に
短い。このため第４実施例においても貫通電流による電
力の消費は非常に低いものとなり、消費電流の低減の効
果がある。However, the collision is instantaneous, and therefore, even if the through current flows, the flowing time is very short as compared with the conventional case shown at times t 12 to t 13 in FIG. Therefore, also in the fourth embodiment, the power consumption due to the shoot-through current is extremely low, which has the effect of reducing the current consumption.

【００８１】制御信号発生器５０から制御信号Ｔ１，Ｔ
１Ｃ，Ｔ２，Ｔ２Ｃをハーフラッチ１０２に与えた場合
も同様であり、第２実施例と同様にフィードバック部の
消費電力の更なる低減が可能である。From the control signal generator 50, control signals T1, T
The same applies when 1C, T2, and T2C are given to the half latch 102, and the power consumption of the feedback unit can be further reduced as in the second embodiment.

【００８２】[0082]

【発明の効果】以上のようにこの発明によれば、ハーフ
ラッチの第１のスイッチ部が第２の信号伝達手段に対し
て遅いタイミングで動作するので、入力端子に与えられ
る信号の更新時に異なる論理の信号の衝突が回避でき
る。このため、信号の衝突による余分な貫通電流が流れ
ないので、半導体装置の消費電力が低減できる。As described above, according to the present invention, the half
Since the first switch portion of the latch operates at a timing late with respect to the second signal transmission means, collision of signals of different logics can be avoided when updating the signal applied to the input terminal. For this reason, since an extra through current does not flow due to a signal collision, the power consumption of the semiconductor device can be reduced.

【００８３】更に、第２の信号伝達手段をクロックド・
ゲートで構成すると、入力端子に与えられる信号の更新
時における第２の信号伝達手段の消費電力がほとんどな
くなるので、さらに半導体装置の消費電力を低減でき
る。Further, the second signal transmission means is clocked.
When the gate is used, the power consumption of the second signal transmission means is almost eliminated when the signal applied to the input terminal is updated, so that the power consumption of the semiconductor device can be further reduced.

【図面の簡単な説明】[Brief description of drawings]

【図１】この発明の第１実施例を示す回路図である。FIG. 1 is a circuit diagram showing a first embodiment of the present invention.

【図２】ラッチ１０１の構成を示す回路図である。FIG. 2 is a circuit diagram showing a configuration of a latch 101.

【図３】この発明の第１実施例の動作を説明するタイミ
ングチャートである。FIG. 3 is a timing chart for explaining the operation of the first embodiment of the present invention.

【図４】この発明の第２実施例に適用されるハーフラッ
チ１０２の構成を示す回路図である。FIG. 4 is a half rack applied to a second embodiment of the present invention.
3 is a circuit diagram showing a configuration of a switch 102. FIG.

【図５】この発明の第２実施例の動作を説明するタイミ
ングチャートである。FIG. 5 is a timing chart explaining the operation of the second embodiment of the present invention.

【図６】この発明の第３実施例に適用される制御信号発
生器４０の構成を示す回路図である。FIG. 6 is a circuit diagram showing a configuration of a control signal generator 40 applied to a third embodiment of the present invention.

【図７】この発明の第４実施例に適用される制御信号発
生器５０の構成を示す回路図である。FIG. 7 is a circuit diagram showing a configuration of a control signal generator 50 applied to a fourth embodiment of the present invention.

【図８】この発明の第４実施例の動作を説明するタイミ
ングチャートである。FIG. 8 is a timing chart for explaining the operation of the fourth embodiment of the present invention.

【図９】従来の技術を説明する回路図である。FIG. 9 is a circuit diagram illustrating a conventional technique.

【図１０】従来の技術を説明する回路図である。FIG. 10 is a circuit diagram illustrating a conventional technique.

【図１１】従来の技術を説明する回路図である。FIG. 11 is a circuit diagram illustrating a conventional technique.

【符号の説明】 １０１，１０２ ハーフラッチ ２１、２２ トランスミッションゲート ２３、２４ インバータ ２１ａ，２２ａ，２５ａ，２６ａ Ｎチャネルトランジ
スタ ２１ｂ，２２ｂ，２５ｂ，２６ｂ Ｐチャネルトランジ
スタ ３０，４０，５０ 制御信号発生器 ３１〜３４，４１〜４６，５１〜５５ インバータ２０００ 単位ラッチ ＣＬＫ クロック信号 Ｔ１，Ｔ１Ｃ，Ｔ２，Ｔ２Ｃ 制御信号 Ｄ 入力信号 Ｑ 出力信号[Description of Reference Signs] 101,102 Half-latch 21, 22 Transmission gate 23, 24 Inverter 21a, 22a, 25a, 26a N-channel transistor 21b, 22b, 25b, 26b P-channel transistor 30, 40, 50 Control signal generator 31 to 31 34, 41-46, 51-55 Inverter 2000 Unit latch CLK Clock signal T1, T1C, T2, T2C Control signal D Input signal Q Output signal

【手続補正３】[Procedure 3]

【補正対象書類名】図面[Document name to be corrected] Drawing

【補正対象項目名】図１[Name of item to be corrected] Figure 1

【補正方法】変更[Correction method] Change

【補正内容】[Correction content]

【図１】 [Figure 1]

【手続補正４】[Procedure amendment 4]

【補正対象書類名】図面[Document name to be corrected] Drawing

【補正対象項目名】図２[Name of item to be corrected] Figure 2

【補正方法】変更[Correction method] Change

【補正内容】[Correction content]

【図２】 [Fig. 2]

【手続補正５】[Procedure Amendment 5]

【補正対象書類名】図面[Document name to be corrected] Drawing

【補正対象項目名】図４[Name of item to be corrected] Figure 4

【補正方法】変更[Correction method] Change

【補正内容】[Correction content]

【図４】 [Figure 4]

【手続補正６】[Procedure correction 6]

【補正対象書類名】図面[Document name to be corrected] Drawing

【補正対象項目名】図９[Correction target item name] Figure 9

【補正方法】変更[Correction method] Change

【補正内容】[Correction content]

【図９】 [Figure 9]

【手続補正７】[Procedure Amendment 7]

【補正対象書類名】図面[Document name to be corrected] Drawing

【補正対象項目名】図１０[Name of item to be corrected] Fig. 10

【補正方法】変更[Correction method] Change

【補正内容】[Correction content]

【図１０】 [Figure 10]

Claims (12)

【特許請求の範囲】[Claims] 【請求項１】 直列に接続された複数の単位ラッチ回路
と、 同一のクロック信号をそれぞれ第１及び第２の処理時間
で処理して得られ、前記クロック信号と実質的に同一の
パルス幅の第１及び第２の制御信号を前記単位ラッチ回
路の各々に与える制御信号供給部と、を備え、 前記第２の処理時間は前記第１の処理時間以上の長さで
あり、 前記単位ラッチ回路の各々は、 （ａ）入力端子及び出力端子と、 （ｂ）前記入力端子に接続され、前記第２の制御信号に
よってその開閉が制御される第１のスイッチ部と、 （ｃ）前記第１のスイッチ部を介して前記入力端子に接
続された入力端と、前記出力端子に接続された出力端と
を有し、論理反転の処理を行う第１の信号伝達手段と、 （ｄ）前記第１の信号伝達手段の出力端に接続された入
力端と、前記第１の信号伝達手段の入力端に接続された
出力端とを有し、前記第１の制御信号に従って、前記第
１の信号伝達手段の出力に論理反転の処理を行って得ら
れるフィードバック信号を出力する第２の信号伝達手段
と、を有する半導体装置。1. A plurality of unit latch circuits connected in series and obtained by processing the same clock signal in first and second processing times, respectively, and having a pulse width substantially the same as that of the clock signal. A control signal supply unit that supplies first and second control signals to each of the unit latch circuits, wherein the second processing time is equal to or longer than the first processing time. (A) an input terminal and an output terminal, (b) a first switch unit connected to the input terminal and whose opening and closing is controlled by the second control signal, and (c) the first switch unit. First signal transmission means having an input end connected to the input terminal via the switch part of and a output end connected to the output terminal, and performing logic inversion processing; (d) the first signal transmission means. And an input end connected to the output end of the signal transmission means of 1. A feedback signal obtained by performing an inversion process on the output of the first signal transmission means according to the first control signal, the output signal being connected to the input end of the first signal transmission means. And a second signal transmitting means for outputting. 【請求項２】 前記制御信号供給部は、前記第２の制御
信号を論理反転して得られる、第３の制御信号を前記単
位ラッチ回路に更に与え、 前記第１のスイッチ部は、 （ｂ−１）互いに並列に接続され、互いに逆相の信号に
よって動作する第１及び第２の単位スイッチを備え、 （ｂ−２）前記第１の単位スイッチは前記第２の制御信
号によってその開閉が制御され、 （ｂ−３）前記第２の単位スイッチは前記第３の制御信
号によってその開閉が制御される、請求項１記載の半導
体装置。2. The control signal supply unit further applies a third control signal obtained by logically inverting the second control signal to the unit latch circuit, and the first switch unit includes: -1) It is provided with first and second unit switches that are connected in parallel with each other and operate by signals of opposite phases, and (b-2) the first unit switch is opened and closed by the second control signal. 2. The semiconductor device according to claim 1, wherein the opening and closing of the second unit switch is controlled by the third control signal. 【請求項３】 前記制御信号供給部は、それを論理反転
して前記第１の制御信号が得られる第４の制御信号を前
記単位ラッチ回路に更に与え、 前記第２の信号伝達手段は、 （ｄ−１）前記第２の信号伝達手段の前記入力端に接続
された入力端及び前記フィードバック信号を出力する出
力端とを有する信号処理部と、 （ｄ−２）前記信号処理部の出力端と前記第２の信号伝
達手段の前記出力端との間に接続された第２のスイッチ
部とを備え、 前記第２のスイッチ部は、 （ｄ−２−１）前記信号処理部の前記出力端と前記第１
信号伝達手段の前記入力端との間で互いに並列に接続さ
れ、互いに逆相の信号によって動作する第３及び第４の
単位スイッチを有し、 （ｄ−２−２）前記第３の単位スイッチは前記第１の制
御信号によってその開閉が制御され、 （ｄ−２−３）前記第４の単位スイッチは前記第４の制
御信号によってその開閉が制御される、請求項２記載の
半導体装置。3. The control signal supply section further applies a fourth control signal, which is logically inverted to obtain the first control signal, to the unit latch circuit, and the second signal transmission means comprises: (D-1) a signal processing unit having an input end connected to the input end of the second signal transmission means and an output end outputting the feedback signal; and (d-2) output of the signal processing unit. A second switch unit connected between an end and the output end of the second signal transmission unit, wherein the second switch unit is (d-2-1) the signal processing unit. Output end and the first
(D-2-2) the third unit switch, which has third and fourth unit switches which are connected in parallel with the input end of the signal transmission means and which are operated by signals having opposite phases to each other. 3. The semiconductor device according to claim 2, wherein opening and closing are controlled by the first control signal, and (d-2-3) opening and closing of the fourth unit switch is controlled by the fourth control signal. 【請求項４】 前記制御信号供給部は、それを論理反転
して前記第１の制御信号が得られる第４の制御信号を前
記単位ラッチ回路に更に与え、 前記第２の信号伝達手段は、 （ｄ−３）前記第２の信号伝達手段の前記入力端に接続
された入力端と、いずれか一方に前記フィードバック信
号が出力される一対の出力端と、を有する信号処理部
と、 （ｄ−４）前記信号処理部の前記一対の出力端に接続さ
れた一対の入力端と、前記フィードバック信号を選択的
に出力する出力端と、を有する第２のスイッチ部と、を
備え、 前記第２のスイッチ部は、 （ｄ−４−１）前記第２のスイッチ部の前記一対の入力
端の間で直列に接続され、互いに逆相の信号によって動
作する第３及び第４の単位スイッチを備え、 （ｄ−４−２）前記第３及び第４の単位スイッチは前記
第２の信号伝達手段の前記出力端において共通に接続さ
れ、 （ｄ−４−３）前記第３の単位スイッチは前記第１の制
御信号によってその開閉が制御され、 （ｄ−４−４）前記第４の単位スイッチは前記第４の制
御信号によってその開閉が制御される、請求項２記載の
半導体装置。4. The control signal supply section further gives a fourth control signal, which is logically inverted to obtain the first control signal, to the unit latch circuit, and the second signal transmission means, (D-3) a signal processing unit having an input end connected to the input end of the second signal transmission means, and a pair of output ends for outputting the feedback signal to either one of the input end, -4) A second switch unit having a pair of input ends connected to the pair of output ends of the signal processing unit, and an output end that selectively outputs the feedback signal, The second switch unit includes (d-4-1) third and fourth unit switches that are connected in series between the pair of input ends of the second switch unit and operate according to signals having opposite phases. (D-4-2) the third and fourth unit spaces Switches are commonly connected at the output end of the second signal transmission means, (d-4-3) opening / closing of the third unit switch is controlled by the first control signal, (d-4) -4) The semiconductor device according to claim 2, wherein the opening and closing of the fourth unit switch is controlled by the fourth control signal. 【請求項５】 前記第１の制御信号は、前記クロック信
号と正論理関係にある請求項３又は４のいずれかに記載
の半導体装置。5. The semiconductor device according to claim 3, wherein the first control signal has a positive logic relationship with the clock signal. 【請求項６】 前記第２の制御信号は前記クロック信号
と負論理関係にある請求項５記載の半導体装置。6. The semiconductor device according to claim 5, wherein the second control signal has a negative logic relationship with the clock signal. 【請求項７】 前記制御信号供給部は、 前記第２の制御信号を入力して前記第４の制御信号を出
力する第１のインバータと、 前記第１の制御信号を入力して前記第２の制御信号を出
力する第２のインバータと、 前記第３の制御信号を入力して前記第１の制御信号を出
力する第３のインバータと、を備える、請求項６記載の
半導体装置。7. The control signal supply unit receives the second control signal and outputs the fourth control signal, and a first inverter that receives the first control signal and outputs the second control signal. 7. The semiconductor device according to claim 6, further comprising: a second inverter that outputs the control signal of 1., and a third inverter that inputs the third control signal and outputs the first control signal. 【請求項８】 前記制御信号供給部は、クロック信号を
入力して前記第３の制御信号を出力する第４のインバー
タを更に備える請求項７記載の半導体装置。8. The semiconductor device according to claim 7, wherein the control signal supply unit further includes a fourth inverter which receives a clock signal and outputs the third control signal. 【請求項９】 前記制御信号供給部は、 前記クロック信号を入力して前記第３の制御信号を出力
する第１のインバータと、 前記第３の制御信号を入力して前記第１の制御信号を出
力する第２のインバータと、 前記クロック信号を入力して前記第２の制御信号を出力
する第３のインバータと、 前記第２の制御信号を入力して前記第４の制御信号を出
力する第４のインバータと、を備える請求項６記載の半
導体装置。9. The control signal supply unit includes a first inverter that inputs the clock signal and outputs the third control signal; and a first inverter that inputs the third control signal. A second inverter that outputs the second control signal, a third inverter that inputs the clock signal and outputs the second control signal, and a second inverter that inputs the second control signal and outputs the fourth control signal The semiconductor device according to claim 6, further comprising a fourth inverter. 【請求項１０】 前記第２の制御信号は前記クロック信
号と正論理関係にある請求項５記載の半導体装置。10. The semiconductor device according to claim 5, wherein the second control signal has a positive logic relationship with the clock signal. 【請求項１１】 前記制御信号供給部は、 前記クロック信号を入力して前記第３の制御信号を出力
する第１のインバータと、 前記第３の制御信号を入力して前記第１の制御信号を出
力する第２のインバータと、 前記クロック信号を入力して前記第２の制御信号を出力
する第３のインバータと、 前記第２の制御信号を入力して前記第４の制御信号を出
力する第４のインバータと、を備える請求項１０記載の
半導体装置。11. The control signal supply unit includes a first inverter that receives the clock signal and outputs the third control signal; and a first inverter that receives the third control signal and receives the first control signal. A second inverter that outputs the second control signal, a third inverter that inputs the clock signal and outputs the second control signal, and a second inverter that inputs the second control signal and outputs the fourth control signal The semiconductor device according to claim 10, further comprising a fourth inverter. 【請求項１２】 前記第３のインバータは、直列に接続
された第１乃至第２の単位インバータを備えた請求項９
記載の半導体装置。12. The third inverter comprises first to second unit inverters connected in series.
The semiconductor device described.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021533704A (en) * 2018-06-04 2021-12-02 リトル ドラゴン アイピー ホールディング エルエルシーLittle Dragon Ip Holding Llc Low power consumption flip-flop circuit

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0691741B1 (en) * 1994-07-05 2004-10-06 Matsushita Electric Industrial Co., Ltd. Latch circuit
EP0713292A3 (en) * 1994-11-21 1997-10-01 Motorola Inc A feedback latch and method therefor
EP0752174A1 (en) * 1995-01-25 1997-01-08 Advanced Micro Devices, Inc. A high-speed latch circuit including multiple transmission gates and a pipelined microprocessor employing the same
US5684422A (en) * 1995-01-25 1997-11-04 Advanced Micro Devices, Inc. Pipelined microprocessor including a high speed single-clock latch circuit
WO1996027945A1 (en) * 1995-03-08 1996-09-12 Advanced Micro Devices, Inc. Conditional latching mechanism and pipelined microprocessor employing the same
US5700727A (en) * 1995-07-24 1997-12-23 Micron Technology, Inc. Method of forming a thin film transistor
US5767716A (en) * 1995-09-26 1998-06-16 Texas Instruments Incorporated Noise insensitive high performance energy efficient push pull isolation flip-flop circuits
US5999029A (en) * 1996-06-28 1999-12-07 Lsi Logic Corporation Meta-hardened flip-flop
US6230245B1 (en) 1997-02-11 2001-05-08 Micron Technology, Inc. Method and apparatus for generating a variable sequence of memory device command signals
US6175894B1 (en) * 1997-03-05 2001-01-16 Micron Technology, Inc. Memory device command buffer apparatus and method and memory devices and computer systems using same
US5996043A (en) 1997-06-13 1999-11-30 Micron Technology, Inc. Two step memory device command buffer apparatus and method and memory devices and computer systems using same
US6484244B1 (en) 1997-06-17 2002-11-19 Micron Technology, Inc. Method and system for storing and processing multiple memory commands
US6107852A (en) * 1998-05-19 2000-08-22 International Business Machines Corporation Method and device for the reduction of latch insertion delay
US6178488B1 (en) 1998-08-27 2001-01-23 Micron Technology, Inc. Method and apparatus for processing pipelined memory commands
US6198323B1 (en) * 1999-01-28 2001-03-06 Lucent Technologies Inc. Flip-flop having gated inverter feedback structure with embedded preset/clear logic
JP4397066B2 (en) * 1999-03-24 2010-01-13 日本テキサス・インスツルメンツ株式会社 Latch circuit
JP4263818B2 (en) * 1999-09-20 2009-05-13 富士通マイクロエレクトロニクス株式会社 Semiconductor integrated circuit
US6410966B2 (en) 2000-03-22 2002-06-25 Texas Instruments Incorporated Ratio circuit
US6621318B1 (en) 2001-06-01 2003-09-16 Sun Microsystems, Inc. Low voltage latch with uniform sizing
US6605971B1 (en) * 2001-06-01 2003-08-12 Sun Microsystems, Inc. Low voltage latch
US7071749B2 (en) * 2002-03-25 2006-07-04 Aeroflex Colorado Springs Inc. Error correcting latch
US6573774B1 (en) * 2002-03-25 2003-06-03 Aeroflex Utmc Microelectronic Systems, Inc. Error correcting latch
US7155630B2 (en) * 2002-06-25 2006-12-26 Micron Technology, Inc. Method and unit for selectively enabling an input buffer based on an indication of a clock transition
JP4356596B2 (en) * 2004-11-26 2009-11-04 ティアック株式会社 Data transceiver
CN101410047B (en) 2006-03-31 2011-02-02 株式会社尼德克 Ophthalmologic instrument
WO2008072173A2 (en) * 2006-12-12 2008-06-19 Nxp B.V. Circuit with parallel functional circuits with multi-phase control inputs
US9081514B2 (en) 2010-12-14 2015-07-14 Stmicroelectronics S.R.L. Method for controlling operation of a memory using a single write location and an associated memory
CN109450411B (en) * 2019-01-04 2022-10-11 京东方科技集团股份有限公司 Latch and driving method thereof and chip
CN113348627A (en) * 2019-01-31 2021-09-03 华为技术有限公司 Buffer circuit, frequency division circuit and communication equipment

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4963371A (en) * 1972-10-19 1974-06-19
US3930169A (en) * 1973-09-27 1975-12-30 Motorola Inc Cmos odd multiple repetition rate divider circuit
US3993916A (en) * 1975-05-21 1976-11-23 Bell Telephone Laboratories, Incorporated Functionally static type semiconductor shift register with half dynamic-half static stages
US4495628A (en) * 1982-06-17 1985-01-22 Storage Technology Partners CMOS LSI and VLSI chips having internal delay testing capability
JPH0691431B2 (en) * 1987-03-02 1994-11-14 沖電気工業株式会社 Clock control circuit for flip-flop circuit
US5027382A (en) * 1988-12-20 1991-06-25 Ricoh Company, Ltd. Shift register circuit
JP2946658B2 (en) * 1990-06-29 1999-09-06 日本電気株式会社 Flip-flop circuit
US5081377A (en) * 1990-09-21 1992-01-14 At&T Bell Laboratories Latch circuit with reduced metastability
JPH04214299A (en) * 1990-12-10 1992-08-05 Mitsubishi Electric Corp Shift register
JPH0528789A (en) * 1991-07-25 1993-02-05 Sharp Corp Logical circuit

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021533704A (en) * 2018-06-04 2021-12-02 リトル ドラゴン アイピー ホールディング エルエルシーLittle Dragon Ip Holding Llc Low power consumption flip-flop circuit

Also Published As

Publication number Publication date
DE4320681A1 (en) 1994-01-13
US5463340A (en) 1995-10-31
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