JP2003133916A - パルストリガ型ラッチを用いたデータ処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 パルストリガ型ラッチを用いたデータ処理装
置では、動作条件やプロセス条件の変動による誤動作を
防止するために幅の大きいパルス波形を使用する必要が
あり、設計が困難であった。 【解決手段】 外部から入力されたクロック信号に応じ
て所定の幅のパルス信号を生成するパルス生成回路と、
前記パルス生成回路で生成されたパルス信号の入力タイ
ミングで入力信号を保持し、保持した信号を出力するラ
ッチ回路を用いる。パルス生成回路では、ラッチ回路を
用いてクロック信号を遅延させた遅延クロック信号と、
遅延させない元のクロック信号を用いて、ラッチの遅延
時間に相当する時間幅のパルス信号を生成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、クロック信号から
生成したパルス信号を利用し、ラッチ回路をフリップフ
ロップの代わりに用いたパルストリガ型ラッチに関す
る。

【０００２】

【従来の技術】データ処理装置においてはデータ保持の
ため、クロック信号に同期してデータ取り込み・保持を
行うフリップフロップ回路が用いられている。低電力化
実現のため、フリップフロップ回路の代わりに、低デュ
ーティのクロックパルスで動作するパルストリガー型ラ
ッチを用いた設計が行われるようになってきた（例えば
特開平１１−５５０８１号公報など）。

【０００３】パルストリガ型ラッチを用いた設計では、
２個のマスタースレーブラッチ対で構成される従来の代
表的なフリップフロップの代わりに、１個のラッチ回路
を使用する。そのためクロック系の負荷低減による低電
力化、セットアップ時間短縮による高速化、素子数減少
による小面積化が期待できる。パルス生成回路による面
積増加および電力増加を抑えるため、クロックバッファ
ツリーの末端にパルス生成回路を配置し、１個のパルス
生成回路で複数のラッチ回路を制御する構成が一般的で
ある（Lawrence T. Clark, et al., “A Scalable Perf
ormance 32bMicroprocessor”,ISSCC.2001など）。

【０００４】パルストリガ型ラッチで構成されたデータ
処理装置の従来例について、以下に説明する。図２１〜
図２３は従来例を示す。

【０００５】図２１に示す従来のパルストリガ型ラッチ
を用いたデータ処理装置において、ＣＫはクロック信
号、１１０はバッファ回路、１２１，１２２はパルス生
成回路内蔵バッファ、１３１〜１３４は透過型のラッチ
回路である。

【０００６】クロックバッファ回路１１０はツリー状に
接続されたバッファで構成されており、出力の駆動能力
を向上させるために、ここでは１つの入力Ａに対して２
つの出力Ｂ１，Ｂ２が設けられている。入力Ａにクロッ
ク信号ＣＫが供給され、クロックバッファ回路１１０を
介して出力Ｂ１から発生した入力信号ＣＫ１をパルス生
成回路内蔵バッファ１２１へ供給し、クロックバッファ
回路１１０を介して出力Ｂ２から発生した入力信号ＣＫ
２をパルス生成回路内蔵バッファ１２２へ供給してい
る。

【０００７】パルス生成回路内蔵バッファ１２１，１２
２は、何れも図２２に示すように反転回路ＩＮＶと論理
積回路ＡＮＤで構成されており、入力Ｃに入力信号ＣＫ
１またはＣＫ２を入力し、出力パルス端子Ｐよりパルス
信号を出力する。入力ＣがＬレベルの場合は論理積回路
ＡＮＤにより出力パルス端子ＰはＬレベルの信号を出力
する。入力ＣがＬレベルからＨレベルに遷移する場合、
ノードＣＫＤは直ちにＬレベルには遷移せずに反転回路
ＩＮＶによって生じる遅延時間だけ遅れてＬレベルに遷
移する。入力ＣがＨレベルでかつノードＣＫＤがＨレベ
ルの期間は、論理積回路ＡＮＤの出力がＨレベルとな
り、出力パルス端子ＰはＨレベルの信号を出力する。反
転回路ＩＮＶによって生じる遅延時間が経過した後、ノ
ードＣＫＤはＬレベルとなり、論理積回路ＡＮＤの出力
パルス端子ＰがＬレベルとなる。

【０００８】このようにしてパルス生成回路内蔵バッフ
ァ１２１，１２２では、入力Ｃの立ち上がりに同期した
パルス信号が生成される。なお、この場合、パルス信号
の幅は反転回路ＩＮＶの遅延時間により決定される。

【０００９】パルス生成回路内蔵バッファ１２１は入力
信号ＣＫ１の立ち上がりエッジに同期したパルス信号を
生成し複数のラッチ回路１３１，１３２のラッチ制御端
子Ｇにパルス信号を供給する。

【００１０】パルス生成回路内蔵バッファ１２２は入力
信号ＣＫ２の立ち上がりエッジに同期したパルス信号を
生成し複数のラッチ回路１３３，１３４のラッチ制御端
子Ｇにパルス信号を供給する。

【００１１】ラッチ回路１３１〜１３４は、何れも図２
３に示すようにＰＭＯＳトランジスタＰ１〜Ｐ３、ＮＭ
ＯＳトランジスタＮ１〜Ｎ３、反転回路ＩＮＶ１〜ＩＮ
Ｖ５で構成されており、ラッチ制御端子ＧがＨレベルの
時にデータ入力Ｄの値Ｄ１〜Ｄ４を各データ出力Ｑへ出
力し、ラッチ制御端子ＧがＬレベルの時にはデータ入力
Ｄの値Ｄ１〜Ｄ４に関係なくデータ出力Ｑの内容を保持
する。このようにして、クロック信号ＣＫの立ち上がり
に同期したデータ処理装置が構成される。

【００１２】このように低電力化、高速化、小面積化が
期待できるパルストリガ型ラッチであるが、タイミング
検証や動作保証の問題から設計自動化が困難であり、適
用対象はフルカスタム設計可能な箇所（データパス部な
ど）に限られてきた。

【００１３】

【発明が解決しようとする課題】図２２で示した従来の
パルス生成回路内蔵バッファ１２１，１２２では、パル
ス信号の幅が反転回路ＩＮＶの遅延時間により決定され
ている。そのため電源電圧やプロセス条件の変動がある
場合、反転回路ＩＮＶの電源電圧依存やプロセス依存
が、そのままパルス幅の電源電圧依存やプロセス依存に
反映されることになる。

【００１４】一方、ラッチ回路１３１〜１３４が動作可
能なパルス幅も電源電圧やプロセス条件に依存するが、
反転回路ＩＮＶとは回路構成が異なるため、反転回路Ｉ
ＮＶの電源電圧依存やプロセス依存とは異なった特性を
示す。

【００１５】そのため、電源電圧変動やプロセス変動に
対応した設計を行うためには、パルス幅を大きくする必
要がある。ところが、パルス幅が増加すると、クロック
信号から見てデータ取り込みに必要なホールド時間が大
きくなり、タイミング制約を満たす設計が困難になる。

【００１６】パルストリガ型ラッチの長所の一つは、ク
ロック系の負荷減少による消費電力低減効果にある。ク
ロック系の電力を低減させるためには、クロック信号の
負荷が小さく、かつクロックの反転信号を使用しない回
路構成のラッチ回路を用いるのが効果的である。図２３
の例ではクロック信号につながるラッチ制御端子Ｇが遷
移した場合、２個の反転回路ＩＮＶ１，ＩＮＶ２と２個
のＰＭＯＳトランジスタＰ２，Ｐ３と２個のＮＭＯＳト
ランジスタＮ１，Ｎ３の状態が変化することになり、入
力データ信号Ｄの変化がない場合であってもクロック信
号遷移による消費電力が比較的大きい回路構成となって
いる。

【００１７】パルス信号を伝播させるためには、パルス
幅で決まる比較的短い時間で出力負荷の充放電を行う必
要がある。クロックバッファツリーの末端にパルス生成
回路１２１，１２２を配置し、１個のパルス生成回路１
２１，１２２で複数のラッチ回路１３１と１３２，１３
３と１３４を制御する構成を採る場合、パルス生成回路
から各ラッチ回路までの間の配線負荷によって、伝播可
能なパルス幅の下限が制限される。ラッチ回路の動作を
保証するために必要なパルス幅を生成するためには、配
線負荷も考慮してパルス幅を決める必要がある。

【００１８】クロック信号から作成した低デューティの
パルス信号を利用し、ラッチ回路をフリップフロップの
代わりに用いる方法は、従来は主にフルカスタム設計で
のみ実現されてきた。なぜなら、パルス信号を伝播させ
てラッチ回路の動作を保証するためには、パルス信号が
伝播する経路の負荷容量や配線長を厳密に管理する必要
があり、基本セルの自動配置配線でこれらを実現するこ
とは困難なためである。そのため従来は、データパス部
のようなフリップフロップ間の信号伝播遅延が把握し易
く、かつコントロールし易い箇所でのみ用いられてき
た。

【００１９】一方、パルス生成回路とラッチ回路を同一
セル内に配置した構成を採る場合は、パルス信号が伝播
する経路を一定に保つことが可能であるが、パルス生成
回路の数が増加するため回路面積および電力が著しく増
加する。

【００２０】本発明は、かかる事情に鑑みてなされたも
のであり、セルベースでのＬＳＩ設計に適し、かつ電源
電圧変動やプロセス変動などによる動作不具合が起こり
にくく、従来のフリップフロップと置き換えることによ
り低電力で回路面積の小さいデータ処理装置を実現可能
なパルストリガ型ラッチを用いたデータ処理装置を提供
することにある。

【００２１】

【課題を解決するための手段】本発明の目的は、動作条
件やプロセス条件の変動によるラッチの誤動作が起こり
にくく、設計が容易なデータ処理装置を提供することに
ある。

【００２２】前記目的を達成するために本発明のデータ
処理装置では、外部から入力されたクロック信号に応じ
て所定の幅のパルス信号を生成するパルス生成回路と、
前記パルス生成回路で生成されたパルス信号の入力タイ
ミングで入力信号を保持し、保持した信号を出力するラ
ッチ回路を用いる。パルス生成回路では、ラッチ回路を
用いてクロック信号を遅延させた遅延クロック信号と、
遅延させない元のクロック信号を用いて、ラッチの遅延
時間に相当する時間幅のパルス信号を生成する。

【００２３】本発明の請求項１のデータ処理装置は、ラ
ッチ制御端子が第１の値を示す場合にデータ入力の値に
依存した結果をデータ出力に出力し、前記ラッチ制御端
子が第２の値を示す場合に前記データ入力の出力値を維
持して前記データ出力に出力する透過型のラッチ回路
と、前記ラッチ回路のラッチ制御端子に入力クロックに
同期したパルス信号を生成して供給するバッファとから
なるデータ処理装置であって、前記バッファを、前記入
力クロックを入力して前記ラッチ回路の遅延時間に相当
する時間以上遅延させた遅延クロック信号を出力する遅
延回路と、前記入力クロックと前記遅延クロック信号に
基づいて論理演算を行い前記遅延回路の遅延時間に応じ
た幅を有するパルスを出力パルス端子に出力するパルス
生成回路とで構成し、パルス生成回路の前記出力パルス
端子の信号を前記ラッチ回路のラッチ制御端子に供給し
前記ラッチ回路のデータ出力から前記入力クロックのエ
ッジに同期した信号を出力することを特徴とする。

【００２４】本発明の請求項２のデータ処理装置は、請
求項１において、前記パルス生成回路を、前記入力クロ
ックを入力して反転信号を出力する第１の反転回路と、
第１の反転回路の出力信号を入力信号とした第２の反転
回路と、第２の反転回路の出力を一方の入力とした論理
積回路とで構成し、前記遅延回路を前記ラッチ回路と同
一構成の透過型のラッチ回路で構成し、前記遅延回路を
構成する透過型のラッチ回路は、データ入力にクロック
信号を反転回路で反転した信号を入力し、ラッチ制御端
子を前記第１の値に固定し、データ出力に発生した信号
を前記論理積回路の他方の入力に供給したことを特徴と
する。

【００２５】本発明の請求項３記載のデータ処理装置
は、請求項１において、前記パルス生成回路を、前記入
力クロックを入力して反転信号を出力する反転回路と、
反転回路の出力信号を一方の入力とし他方の入力にクロ
ック信号を入力した論理積回路とで構成し、前記遅延回
路を前記ラッチ回路と同一構成の透過型のラッチ回路で
構成し、前記遅延回路を構成する透過型のラッチ回路
は、データ入力に前記論理積回路の出力信号を入力し、
ラッチ制御端子を前記第１の値に固定し、データ出力に
発生した信号を前記反転回路の入力に供給しすると共に
後段の前記ラッチ回路のラッチ制御端子に供給すること
を特徴とする。

【００２６】本発明の請求項４記載のラッチ回路は、ラ
ッチ制御端子が第１の値を示す場合にデータ入力の値に
依存した結果を第２の出力信号として出力しラッチ制御
端子が第２の値を示す場合は出力を高抵抗状態にする入
力部と、入力が前記入力部の出力に接続され前記第２の
出力信号の値に依存した結果をデータ出力に出力し前記
第２の出力信号が高抵抗状態の場合は出力データ信号端
子の出力値を維持する出力部と、前記データ出力の値に
応じて前記第２の出力信号の値を高抵抗状態から特定の
値に遷移させる高抵抗状態防止部とを有することを特徴
とする。

【００２７】本発明の請求項５記載のラッチ回路は、請
求項４において、前記入力部を、ゲートにデータ入力が
接続されソースに第１の電源が接続された第１のＰＭＯ
Ｓトランジスタと、ゲートにラッチ制御端子が接続され
ドレインが前記第１のＰＭＯＳトランジスタのドレイン
に接続された第１のＮＭＯＳトランジスタと、ゲートに
データ入力が接続されソースに第２の電源が接続されド
レインが前記第１のＮＭＯＳトランジスタのソースに接
続された第２のＮＭＯＳトランジスタと、ゲートが前記
第１のＰＭＯＳトランジスタのドレインに接続されソー
スに第１の電源が接続され第２のＰＭＯＳトランジスタ
と、ゲートが前記第１のＰＭＯＳトランジスタのドレイ
ンに接続されドレインが第２のＰＭＯＳトランジスタの
ドレインに接続され第３のＮＭＯＳトランジスタと、ゲ
ートにラッチ制御端子が接続されドレインが前記第３の
ＮＭＯＳトランジスタのソースに接続されソースに第２
の電源が接続された第４のＮＭＯＳトランジスタとで構
成し、前記高抵抗状態防止部を、ゲートが前記第２のＰ
ＭＯＳトランジスタのドレインに接続されソースに第１
の電源が接続されドレインが前記第１のＰＭＯＳトラン
ジスタのドレインに接続された第３のＰＭＯＳトランジ
スタで構成し、前記出力部を、入力が前記第２のＰＭＯ
Ｓトランジスタのドレインに接続された第１の反転回路
と、入力が前記第１の反転回路の出力に接続され出力結
果を前記第１の反転回路の入力に帰還させる第２の反転
回路と、入力が前記第１の反転回路の出力に接続され結
果をデータ出力に出力する第３の反転回路とで構成した
ことを特徴とする。

【００２８】本発明の請求項６記載のデータ処理装置
は、複数の種類の単位セルを用いて構成されたデータ処
理装置であって、外部から入力クロック信号端子に入力
された入力クロック信号と入力遅延クロック信号端子に
入力された入力遅延クロック信号に基づいて論理演算を
行い前記入力クロック信号が遷移して前記遅延クロック
信号が遷移するまでの時間に応じた幅を有するパルスを
生成して出力パルス端子に出力するパルス生成セルを有
する第１のセル群と、ラッチ制御端子が第１の値を示す
場合にデータ入力に依存した結果をデータ出力に出力
し、ラッチ制御端子が第２の値を示す場合は前記出力デ
ータ信号端子の出力値を維持する複数のラッチセルを有
する第２のセル群と、前記第２のセル群を構成するラッ
チセルと同一構成のラッチセルを有する第３のセル群と
を有し、第１のセル群の前記パルス生成セルの出力パル
ス端子が前記第３のセル群に属する前記ラッチセルのデ
ータ入力と第２のセル群に属する前記ラッチセルのラッ
チ制御端子に接続され、前記入力遅延クロック信号端子
が前記第３のセル群に属する前記ラッチセルのデータ出
力に接続され、第３のセル群に属する前記ラッチセルの
ラッチ制御端子を前記第１の値を示すように接続し第２
のセル群に属する前記ラッチセルのデータ出力から前記
入力クロック信号のエッジに同期した信号を出力するこ
とを特徴とする。

【００２９】本発明の請求項７記載のデータ処理装置
は、請求項６において、前記パルス生成セルを、入力に
入力遅延クロック信号が接続された反転回路と、一方の
入力に入力クロック信号が入力され他方の入力に前記反
転回路の出力が接続され結果を出力に出力する論理積回
路とで構成したことを特徴とする。

【００３０】本発明の請求項８記載のデータ処理装置
は、複数の種類の単位セルを用いて構成されたデータ処
理装置であって、ラッチ制御端子が第１の値を示す場合
にデータ入力の値に依存した結果をデータ出力に出力
し、前記ラッチ制御端子が第２の値を示す場合に前記デ
ータ入力の出力値を維持して前記データ出力に出力する
複数の透過型のラッチ回路を有するラッチ部と、前記ラ
ッチ部を構成するラッチ回路と同一構成のラッチ回路で
構成され外部から入力された入力クロック信号を遅延し
た入力遅延クロック信号を出力する遅延生成部と、外部
から入力された入力クロック信号と前記入力遅延クロッ
ク信号に基づいて論理演算を行い前記入力クロック信号
が遷移してから前記遅延クロック信号が遷移するまでの
時間に応じた幅を有するパルスを生成して出力パルス信
号端子に出力するパルス生成部とを有し、前記パルス生
成部の前記出力パルス信号端子が前記ラッチ部に属する
前記ラッチ回路のラッチ制御端子に接続され、前記ラッ
チ部に属する前記ラッチ回路のデータ出力から前記入力
クロック信号のエッジに同期した信号を出力することを
特徴とする。

【００３１】本発明の請求項９記載のデータ処理装置
は、請求項８において、前記パルス生成部を、前記入力
クロック信号を入力して反転信号を出力する第１の反転
回路と、反転信号を入力して正転信号を出力する第２の
反転回路と、一方の入力に前記正転信号が入力され出力
が前記ラッチ部のラッチ制御端子に接続された論理積回
路とで構成し、前記遅延生成部を、前記ラッチ部を構成
するラッチ回路と同一構成のラッチ回路を有し、データ
入力に前記反転信号が接続されラッチ制御端子が前記第
１の値を示すように接続されデータ出力に発生した前記
反転遅延信号を前記論理積回路のもう一方の入力に出力
するよう構成したことを特徴とする。

【００３２】これらにより、動作条件やプロセス条件の
変動によるラッチの誤動作が起こりにくく、かつ設計も
容易な、パルストリガ型ラッチを用いたデータ処理装置
が得られる。

【００３３】

【発明の実施の形態】以下、本発明を各実施の形態に基
づいて説明する。 （実施の形態１）図１〜図５は本発明の（実施の形態
１）を示す。

【００３４】図１は本発明の（実施の形態１）のデータ
処理装置を示し、従来例を示す図２１のバッファ１２
１，１２２をバッファ１２１Ａ，１２２Ａに変更したこ
とを特徴とする。その他は図２１と同じである。バッフ
ァ１２１Ａ，１２２Ａは何れも図３に示すように構成さ
れている。

【００３５】図２はクロックバッファ回路１１０を示
し、ツリー状に接続されたバッファ回路２０１〜２０３
で構成されており、入力Ａに入力されたクロック信号Ｃ
Ｋと等価な２つの信号ＣＫ１，ＣＫ２を出力Ｂ１，Ｂ２
へ出力する。

【００３６】バッファ１２１Ａ，１２２Ａを図３に基づ
いて詳しく説明する。図３において、３０１，３０２は
反転回路、３０３は透過型のラッチ回路、３０４は２入
力の論理積回路である。ここでは反転回路３０１，３０
２と論理積回路３０４とでパルス生成回路を構成し、ラ
ッチ回路３０３が遅延回路を構成している。

【００３７】入力Ｃは反転回路３０１の入力に接続され
る。反転回路３０１の出力は反転回路３０２の入力とラ
ッチ回路３０３のデータ入力Ｄに接続される。反転回路
３０２の出力は論理積回路３０４の一方の入力に接続さ
れる。ラッチ回路３０３のデータ出力Ｑには遅延クロッ
ク信号ＣＫ３が発生し、これが論理積回路３０４のもう
一方の入力に接続される。ラッチ回路３０３のラッチ制
御端子Ｇは電源ＶＤＤに接続される。論理積回路３０４
の出力は出力パルス端子Ｐに接続される。

【００３８】ここで、クロックバッファ回路１１０の遅
延時間をＤ１１０、反転回路３０１の遅延時間をＤ３０
１、反転回路３０２の遅延時間をＤ３０２、ラッチ回路
３０３の遅延時間（ラッチ制御端子ＧがＨレベルの場合
にデータ入力Ｄの変化がデータ出力Ｑに伝わるまでの時
間）をＤ３０３、論理積回路３０４の遅延時間をＤ３０
４とする。遅延時間Ｄ３０２は遅延時間Ｄ３０３に比べ
十分小さく、無視できるものとする。

【００３９】なお、ここでラッチ回路３０３は、図１の
ラッチ回路１３１〜１３４と同じ回路構成であり、ラッ
チ制御端子ＧがＨレベルの時にデータ入力Ｄの値をデー
タ出力Ｑへ出力し、ラッチ制御端子ＧがＬレベルの時に
はデータ入力Ｄの値に関係なくデータ出力Ｑの内容を保
持する。

【００４０】ラッチ回路３０３は図４に示すように構成
されている。ラッチ回路３０３は、ＰＭＯＳトランジス
タ４０１，４０２，４０６と、ＮＭＯＳトランジスタ４
０３〜４０５と、反転回路４０７〜４１１とを有してい
る。

【００４１】データ入力Ｄがトランジスタ４０１，４０
４のゲートに接続される。トランジスタ４０１のソース
は電源ＶＤＤに接続され、トランジスタ４０１のドレイ
ンはトランジスタ４０２のソースに接続される。

【００４２】トランジスタ４０２のドレインはトランジ
スタ４０３のドレインと反転回路４０９の入力およびト
ランジスタ４０５，４０６のドレインに接続される。ト
ランジスタ４０３のソースはトランジスタ４０４のドレ
インに接続される。

【００４３】トランジスタ４０４のソースは接地ＶＳＳ
に接続される。ラッチ制御端子Ｇは反転回路４０７の入
力に接続される。反転回路４０７の出力は反転回路４０
８の入力とトランジスタ４０２のゲートおよびトランジ
スタ４０５のゲートに接続される。

【００４４】反転回路４０８の出力はトランジスタ４０
３，４０６のゲートに接続される。反転回路４０９の出
力は反転回路４１０の入力に接続される。反転回路４１
０の出力は反転回路４１１の入力とトランジスタ４０
５，４０６のソースに接続される。

【００４５】反転回路４１１の出力はデータ出力Ｑに接
続される。このようにして、クロック信号ＣＫに同期し
たデータ処置装置が図１に示したように構成されてお
り、動作を詳しく説明する。

【００４６】図１において、クロック信号ＣＫはクロッ
クバッファ回路１１０によりパルス生成回路内蔵バッフ
ァ１２１Ａ，１２２Ａへ分配される。バッファ１２１
Ａ，１２２Ａはそれぞれ入力信号ＣＫ１，ＣＫ２の立ち
上がりに同期しかつラッチ回路の遅延時間に相当する時
間幅のパルス信号に変換し、出力結果をラッチ回路１３
１〜１３４のラッチ制御端子Ｇに供給することにより、
ラッチ回路１３１〜１３４はクロック信号ＣＫの立ち上
がりエッジに同期して動作する。

【００４７】図５は図１のデータ処理装置の動作を示す
波形図である。Ｔ５０１はクロック信号ＣＫがＬレベル
の状態である。Ｔ５０２はクロック信号ＣＫがＨレベル
に遷移した時刻、Ｔ５０３はＴ５０２より遅延時間Ｄ１
１０が経過した時刻、Ｔ５０４はＴ５０３より遅延時間
Ｄ３０１が経過した時刻、Ｔ５０５はＴ５０４より遅延
時間Ｄ３０２が経過した時刻、Ｔ５０６はＴ５０５より
遅延時間Ｄ３０４が経過した時刻、Ｔ５０７はＴ５０４
より遅延時間Ｄ３０３が経過した時刻、Ｔ５０８はＴ５
０７より遅延時間Ｄ３０４が経過した時刻である。

【００４８】Ｔ５０１では、クロック信号ＣＫがＬレベ
ルであるため、反転回路３０１の出力とラッチ回路３０
３のデータ出力ＱはＨレベル、入力信号ＣＫ１，ＣＫ
２、バッファ１２１Ａ，１２２Ａの出力パルス端子Ｐ、
反転回路３０２の出力はＬレベルである。

【００４９】Ｔ５０３では、入力信号ＣＫ１，ＣＫ２は
クロックバッファ回路１１０によりＨレベルに遷移す
る。Ｔ５０４では、反転回路３０１の出力は反転回路３
０１によりＬレベルに遷移する。

【００５０】Ｔ５０５では、反転回路３０２の出力はＨ
レベルに遷移する。Ｔ５０６では、バッファ１２１Ａ，
１２２Ａの出力は、反転回路３０２の出力とラッチ回路
３０３の出力が共にＨレベルであるので、論理積回路３
０４によりＨレベルに遷移する。

【００５１】Ｔ５０７では、ラッチ回路３０３のデータ
出力Ｑは、反転回路３０１の出力がＬレベルであるので
ラッチ回路３０３によりＬレベルとなる。Ｔ５０８で
は、バッファ１２１Ａ，１２２Ａの出力はラッチ回路３
０３のデータ出力ＱがＬレベルであるので、論理積回路
３０４によりＬレベルに遷移する。

【００５２】以後、次のクロック信号ＣＫの立ち上がり
まで反転回路３０２の出力もしくはラッチ回路３０３の
データ出力ＱのどちらかがＬレベルであるので、バッフ
ァ１２１Ａ，１２２Ａの出力パルス端子ＰはＬレベルを
出力する。

【００５３】いまＤ３０２はＤ３０３に比べて十分小さ
く無視できるため、バッファ１２１Ａ，１２２Ａの出力
がＨレベルを示す時間（パルス幅）はＤ３０３とほぼ等
しくなる。このようにして図１のパルス生成回路内蔵バ
ッファ１２１Ａの出力パルス端子Ｐでラッチ回路１３
１，１３２のラッチ制御端子Ｇを制御し、バッファ１２
２Ａの出力パルス端子Ｐでラッチ回路１３３，１３４の
ラッチ制御端子Ｇを制御して、クロック信号ＣＫに同期
したデータ処理装置が構成されている。

【００５４】このようにして図４のラッチ回路３０３は
ラッチ制御端子ＧがＨレベルの時にデータ入力Ｄの値を
データ出力Ｑへ出力し、ラッチ制御端子ＧがＬレベルの
時にはデータ入力Ｄの値に関係なくデータ出力Ｑの内容
を保持する。クロック信号ＣＫの立ち上がりエッジに同
期したパルス信号がラッチ回路１３１〜１３４のラッチ
制御端子Ｇに供給されることにより、ラッチ回路１３１
〜１３４はクロック信号ＣＫの立ち上がりに同期した動
作を行う。

【００５５】本発明の特徴点は次の通りである。図３に
おいて、出力パルス幅を決めるラッチ回路３０３にラッ
チ回路１３１〜１３４と同一構成の回路を使用してい
る。ラッチ回路１３１〜１３４の出力データ更新に必要
なパルス幅を、ラッチ回路１３１〜１３４の遅延時間
（ラッチ制御端子ＧがＨレベルの場合にデータ入力Ｄの
変化がデータ出力Ｑに伝わるまでの時間）より大きくす
る必要はないため、図３の構成でラッチ回路１３１〜１
３４の動作に必要なパルス幅を保証することができる。
従来のようにラッチ回路１３１〜１３４と異なる回路構
成のゲートでパルス生成を行わないため、プロセス変動
や電源電圧変動に対応するためのマージンをパルス幅に
上乗せする必要がない。これによりホールド時間制約が
緩和され、タイミング調整が容易になる。ホールド時間
確保のための余分なゲートが削減されることにより、回
路面積および消費電力も削減される。またパルス幅が出
力パルス端子Ｐの負荷に影響されないため、出力パルス
端子Ｐの負荷が十分小さい場合にはパルス幅をほぼ一定
に保つことが可能である。

【００５６】なお、（実施の形態１）におけるラッチ回
路１３１〜１３４，３０３の回路構成は、図４の構成に
限定されない。また、パルス生成回路内蔵バッファ１２
１Ａ，１２２Ａにおいて、図１７のようにラッチ回路３
０３のラッチ制御端子Ｇで制御される素子を内部でＶＤ
ＤまたはＶＳＳに固定する構成に変えてもよい。具体的
には、図１７においてトランジスタ４０２，４０５のゲ
ートを接地ＶＳＳに固定し、トランジスタ４０３，４０
６のゲートを電源ＶＤＤに固定することにより、遅延時
間に影響を与えることなく余分な反転回路を削減するこ
とが可能であり、回路面積も低減する。

【００５７】（実施の形態２）図６〜図８は本発明の
（実施の形態２）を示す。図６は本発明の（実施の形態
２）のデータ処理装置を示し、図１のバッファ１２１
Ａ，１２２Ａをバッファ１２１Ｂ，１２２Ｂに変更した
ことを特徴とする。その他は図１と同じである。バッフ
ァ１２１Ｂ，１２２Ｂは何れも図７に示すように構成さ
れている。

【００５８】バッファ１２１Ｂ，１２２Ｂを図７に基づ
いて詳しく説明する。図７において、８０２は反転回
路、８０３は２入力の論理積回路、８０４は透過型のラ
ッチ回路で構成されており、ここでは反転回路８０２と
論理積回路８０４とでパルス生成回路を構成し、ラッチ
回路８０４が遅延回路を構成している。

【００５９】入力Ｃは論理積回路８０３の一方の入力接
続される。論理積回路８０３の出力はデータ入力Ｄに接
続される。ラッチ回路８０４のラッチ制御端子Ｇは電源
ＶＤＤに接続され、ラッチ回路８０４のデータ出力Ｑ
は、反転回路８０２を介して論理積回路８０３のもう一
方の入力に接続される。また、データ出力Ｑはバッファ
１２１Ｂ，１２２Ｂの出力パルス端子Ｐに接続される。

【００６０】ここでクロックバッファ回路１１０の遅延
時間をＤ６１０、反転回路８０２の遅延時間をＤ８０
２、論理積回路８０３の遅延時間をＤ８０３、ラッチ回
路８０４の遅延時間をＤ８０４とする。遅延時間Ｄ８０
２は遅延時間Ｄ８０４に比べて十分小さいものとする。

【００６１】なお、ラッチ回路８０４ならびにラッチ回
路１３１〜１３４は、（実施の形態１）の図４と同一回
路で構成されたものである。次に、図６の動作について
説明する。

【００６２】図６において、クロック信号ＣＫはクロッ
クバッファ回路１１０を介して入力信号ＣＫ１，ＣＫ２
となってバッファ１２１Ｂ〜１２２Ｂへ分配される。バ
ッファ１２１Ｂ〜１２２Ｂは入力信号をＣＫの立ち上が
りに同期しかつラッチ回路の遅延時間に相当する時間幅
のパルス信号に変換し、バッファ１２１Ｂの出力パルス
端子Ｐでラッチ回路１３１，１３２のラッチ制御端子Ｇ
を制御し、バッファ１２２Ｂの出力パルス端子Ｐでラッ
チ回路１３３，１３４のラッチ制御端子Ｇを制御して、
クロック信号ＣＫに同期したデータ処理装置が構成され
ている。

【００６３】図８は、図６のデータ処理装置の動作を示
す波形図である。Ｔ１００１はＣＫがＬレベルの状態で
ある。Ｔ１００２はＣＫがＨレベルに遷移した時刻、Ｔ
１００３はＴ１００２より遅延時間Ｄ６１０が経過した
時刻、Ｔ１００４はＴ１００３より遅延時間Ｄ８０３が
経過した時刻、Ｔ１００５はＴ１００４より遅延時間Ｄ
８０４が経過した時刻、Ｔ１００６はＴ１００５より遅
延時間Ｄ８０２が経過した時刻、Ｔ１００７はＴ１００
６より遅延時間Ｄ８０３が経過した時刻、Ｔ１００８は
Ｔ１００７より遅延時間Ｄ８０４が経過した時刻、Ｔ１
００９はＴ１００８より遅延時間Ｄ８０２が経過した時
刻である。

【００６４】Ｔ１００１では、クロック信号ＣＫがＬレ
ベルであるため、入力信号ＣＫ１，ＣＫ２、バッファ１
２１Ｂ，１２２Ｂの出力がＬレベル、反転回路８０２の
出力８０２がＨレベルである。

【００６５】Ｔ１００３では、入力信号ＣＫ１，ＣＫ２
がクロックバッファ回路１１０によりＨレベルに遷移す
る。Ｔ１００４では、入力信号ＣＫ１もしくは入力信号
ＣＫ２と反転回路８０２の出力が共にＨレベルであるた
め、論理積回路８０３の出力はＨレベルに遷移する。

【００６６】Ｔ１００５では、バッファ１２１Ｂ，１２
２Ｂの出力はＨレベルに遷移する。Ｔ１００６では、反
転回路８０２の出力はＬレベルに遷移する。Ｔ１００７
では、反転回路８０２の出力Ｓ８０２がＬレベルである
ため論理積回路８０３の出力はＬレベルに遷移する。

【００６７】Ｔ１００８では、バッファ１２１Ｂ，１２
２Ｂの出力はラッチ回路８０４によりＬレベルに遷移す
る。Ｔ１００９では、反転回路８０２の出力はＨレベル
に遷移する。

【００６８】以後、次のクロック信号ＣＫの立ち上がり
まで入力Ｃもしくは反転回路８０２出力のどちらかがＬ
レベルであるので論理積回路８０３の出力はＬレベルと
なり、バッファ１２１Ｂ，１２２ＢはＬレベルを出力す
る。

【００６９】いまＤ８０２はＤ８０４に比べて十分小さ
いため、バッファ１２１Ｂ，１２２Ｂの出力がＨレベル
を示す時間（パルス幅）はＤ８０４とほぼ等しくなる。
このようにしてバッファ１２１Ｂ，１２２Ｂは入力信号
ＣＫ１，ＣＫ２の立ち上がりに同期し、かつラッチ回路
８０４の遅延時間に相当する時間幅のパルス信号を出力
する。

【００７０】このようにして、ラッチ回路１３１〜１３
４はラッチ制御端子ＧがＨレベルの時にデータ入力Ｄの
値をデータ出力Ｑへ出力し、ラッチ制御端子ＧがＬレベ
ルの時にはデータ入力Ｄの値に関係なくデータ出力Ｑの
内容を保持する。クロック信号ＣＫの立ち上がりエッジ
に同期したパルス信号がラッチ回路１３１〜１３４のラ
ッチ制御端子Ｇに供給されることにより、ラッチ回路１
３１〜１３４はクロック信号ＣＫの立ち上がりに同期し
た動作を行う。

【００７１】本発明の特徴点は次の通りである。図７に
おいて、出力パルス幅を決めるラッチ回路８０４にラッ
チ回路１３１〜１３４と同一の回路を使用している。ラ
ッチ回路１３１〜１３４の出力データ更新に必要なパル
ス幅を、ラッチ回路１３１〜１３４の遅延時間（ラッチ
制御端子ＧがＨレベルの場合にデータ入力Ｄの変化がデ
ータ出力Ｑに伝わるまでの時間）より大きくする必要は
ないため、図７の構成でラッチ回路１３１〜１３４の動
作に必要なパルス幅を保証することができる。従来のよ
うにラッチ回路と異なる回路構成のゲートでパルス生成
を行わないため、プロセス変動や電源電圧変動に対応す
るためのマージンをパルス幅に上乗せする必要がない。
これによりホールド時間制約が緩和され、タイミング調
整が容易になる。ホールド時間確保のための余分なゲー
トが削減されることにより、回路面積および消費電力も
削減される。

【００７２】図３の構成との違いは次の通りである。出
力パルス端子ＰがＨレベルへ遷移させることにより反転
回路８０２の出力をＬレベルに遷移させ、論理積回路８
０３で出力パルス端子ＰをＬレベルに遷移させることに
よりパルス信号を生成している。そのため、出力パルス
端子Ｐの負荷が大きい場合でもパルス信号の振幅を保証
することができる。

【００７３】なお、（実施の形態２）におけるラッチ回
路１３１〜１３４，８０４の回路構成は、図４の構成に
限定されない。また、バッファ１２１Ｂ，１２２Ｂにお
いて、図１８のようにラッチ回路８０４のラッチ制御端
子Ｇで制御される素子を内部でＶＤＤ又はＶＳＳに固定
する構成に変えてもよい。具体的には、図１８において
トランジスタ４０２，４０５のゲートを接地ＶＳＳ、ト
ランジスタ４０３，４０６のゲートを電源ＶＤＤに固定
することにより、遅延時間に影響を与えることなく余分
な反転回路を削減することが可能であり、回路面積も低
減する。

【００７４】（実施の形態３）図９と図１０は本発明の
（実施の形態３）を示す。図９は（実施の形態１）にお
けるラッチ回路３０３，１３１〜１３４、ならびに（実
施の形態２）におけるラッチ回路８０４，１３１〜１３
４として使用できる別のラッチ回路を示す。

【００７５】図９において、１１０１，１１０４，１１
０７はＰＭＯＳトランジスタ、１１０２，１１０３，１
１０５，１１０６はＮＭＯＳトランジスタ、１１０８〜
１１１０は反転回路であり、入力データＤとラッチ制御
端子Ｇを入力してデータ出力Ｑを出力する回路である。

【００７６】トランジスタ１１０１〜１１０６で入力部
を形成し、反転回路１１０８〜１１１０で出力・保持部
を形成し、トランジスタ１１０７で高抵抗状態防止部を
形成している。

【００７７】データ入力Ｄがトランジスタ１１０１，１
１０２のゲートに接続される。トランジスタ１１０１の
ソースは電源ＶＤＤに接続され、トランジスタ１１０１
のドレインは、トランジスタ１１０７のドレインと、ト
ランジスタ１１０４，１１０５のゲートおよびトランジ
スタ１１０２のドレインに接続される。

【００７８】トランジスタ１１０２のソースはトランジ
スタ１１０３のドレインに接続される。トランジスタ１
１０３のソースは接地ＶＳＳに接続される。ラッチ制御
端子Ｇは、トランジスタ１１０２，１１０６のゲートに
接続される。

【００７９】トランジスタ１１０４のソースは電源ＶＤ
Ｄに接続される。トランジスタ１１０４のドレインは、
トランジスタ１１０７のゲートと、トランジスタ１１０
５のドレインと、反転回路１１０８の入力と、反転回路
１１０９の出力とに接続される。

【００８０】トランジスタ１１０５のソースはトランジ
スタ１１０６のドレインに接続される。トランジスタ１
１０６のソースは接地ＶＳＳに接続される。トランジス
タ１１０７のソースは電源ＶＤＤに接続される。

【００８１】反転回路１１０８の出力は、反転回路１１
１０，１１０９の入力に接続される。反転回路１１１０
の出力はデータ出力Ｑに接続される。ここでトランジス
タ１１０７の駆動能力はトランジスタ１１０２，１１０
３，１１０５，１１０６に比べて十分小さいものとす
る。また反転回路１１０９の駆動能力はトランジスタ１
１０４〜１１０６に比べて十分小さいものとする。

【００８２】図１０は図９のラッチ回路の要部の波形図
を示す。図１０においては、トランジスタ１１０１のド
レインの信号をＳ１１０１、トランジスタ１１０２のソ
ースの信号をＳ１１０２、トランジスタ１１０４のドレ
インの信号をＳ１１０３、反転回路１１０８の出力の信
号をＳ１１０４、トランジスタ１１０５のソースの信号
をＳ１１０５として表示している。Ｔ１２０１〜Ｔ１２
１５は時々のタイミングを表している。

【００８３】Ｔ１２０１において、ラッチ制御端子Ｇは
Ｈレベル、データ入力ＤはＨレベルであるので、Ｓ１１
０１，Ｓ１１０２，Ｓ１１０４，Ｓ１１０５はＬレベ
ル、Ｓ１１０３とデータ出力ＱはＨレベルとなる。

【００８４】Ｔ１２０２において、ラッチ制御端子Ｇが
Ｌレベルに遷移し、データ入力ＤがＨレベルを保持す
る。Ｔ１２０３において、ラッチ制御端子ＧがＨレベル
に遷移し、データ入力ＤがＨレベルを保持する。

【００８５】Ｔ１２０４において、ラッチ制御端子Ｇが
Ｈレベルを保持し、データ入力ＤがＬレベルに遷移する
と、Ｓ１１０１，Ｓ１１０２，Ｓ１１０４はＨレベル、
Ｓ１１０３とデータ出力ＱはＬレベルに遷移する。

【００８６】Ｔ１２０５において、ラッチ制御端子Ｇが
Ｈレベルを保持し、データ入力ＤがＨレベルに遷移する
と、Ｓ１１０１，Ｓ１１０２，Ｓ１１０４はＬレベル、
Ｓ１１０３とデータ出力ＱはＨレベルに遷移する。

【００８７】Ｔ１２０６において、ラッチ制御端子Ｇが
Ｌレベルに遷移し、データ入力ＤがＨレベルを保持す
る。Ｔ１２０７において、ラッチ制御端子ＧがＬレベル
を保持し、データ入力ＤがＬレベルに遷移すると、Ｓ１
１０１，Ｓ１１０５はＨレベルに遷移する。

【００８８】Ｔ１２０８において、ラッチ制御端子Ｇが
Ｌレベルを保持し、データ入力ＤがＨレベルに遷移す
る。Ｔ１２０９において、ラッチ制御端子ＧがＬレベル
を保持し、データ入力ＤがＬレベルに遷移する。

【００８９】Ｔ１２１０において、ラッチ制御端子Ｇが
Ｈレベルに遷移し、データ入力ＤがＬレベルを保持する
と、Ｓ１１０２，Ｓ１１０４はＨレベル、Ｓ１１０３，
Ｓ１１０５とデータ出力ＱはＬレベルに遷移する。

【００９０】Ｔ１２１１において、ラッチ制御端子Ｇが
Ｈレベルを保持し、データ入力ＤがＨレベルに遷移する
と、Ｓ１１０１，Ｓ１１０２，Ｓ１１０４はＬレベル、
Ｓ１１０３とデータ出力ＱはＨレベルに遷移する。

【００９１】Ｔ１２１２において、ラッチ制御端子Ｇが
Ｈレベルを保持し、データ入力ＤがＬレベルに遷移する
と、Ｓ１１０１，Ｓ１１０２，Ｓ１１０４はＨレベル、
Ｓ１１０３とデータ出力ＱはＬレベルに遷移する。

【００９２】Ｔ１２１３において、ラッチ制御端子Ｇが
Ｌレベルに遷移し、データ入力ＤがＬレベルを保持す
る。Ｔ１２１４において、ラッチ制御端子ＧがＬレベル
を保持し、データ入力ＤがＨレベルに遷移するとトラン
ジスタ１１０１がＯＦＦとなる。トランジスタ１１０２
はＯＦＦ状態を保持するので、Ｓ１１０１はＨｉｚ（ハ
イ・インピーダンス）状態になる。しかし、Ｓ１１０４
はＨレベル、Ｓ１１０３はＬレベルを保持しているの
で、トランジスタ１１０７はＯＮ状態になっているの
で、Ｓ１１０１はＨレベルを保持する。

【００９３】Ｔ１２１５において、ラッチ制御端子Ｇが
Ｌレベルを保持し、データ入力ＤがＬレベルに遷移する
と、Ｓ１１０１〜Ｓ１１０５とデータ出力ＱはＬレベル
を保持する。

【００９４】この（実施の形態３）の特徴点は次の通り
である。パルス信号で駆動されるラッチ制御端子Ｇの接
続先は２個のトランジスタ１１０２，１１０６のゲート
だけであり、ラッチ制御端子Ｇが遷移した場合でもトラ
ンジスタ１１０２，１１０６の状態が変化するだけであ
るため、パルス生成信号内蔵バッファの電力が低減され
る。

【００９５】また、データ入力Ｄが変化しない期間はパ
ルス信号によってラッチ制御端子Ｇの遷移が起こっても
トランジスタ１１０２，１１０６が充放電されるだけで
あり、従来例を示す図２３の例に比べてラッチ回路自身
で消費される電力も小さくなる。

【００９６】また、反転回路１１０９がＣＭＯＳ構成
で、ラッチ制御端子ＧがＬレベルの期間でＳ１１０３が
Ｌレベルを保持し、かつデータ入力ＤがＬレベルの場合
（Ｔ１２１４〜Ｔ１２１５）にＰＭＯＳトランジスタ１
１０４と反転回路１１０９のＮＭＯＳトランジスタ間で
生じる貫通電流を防止するため、駆動能力の弱いＰＭＯ
Ｓトランジスタ１１０７でＳ１１０１が高抵抗状態にな
ることを防止している。

【００９７】なお、入力部のトランジスタ１１０２，１
１０３の接続は、トランジスタ１１０２のソースがＶＳ
Ｓに接続され、トランジスタ１１０２のドレインがトラ
ンジスタ１１０３のソースに接続され、トランジスタ１
１０３のドレインがトランジスタ１１０１のドレインに
接続される構成でもよい。

【００９８】また、入力部のトランジスタ１１０５，１
１０６の接続は、トランジスタ１１０５のソースがＶＳ
Ｓに接続され、トランジスタ１１０５のドレインがトラ
ンジスタ１１０６のソースに接続され、トランジスタ１
１０６のドレインがトランジスタ１１０４のドレインに
接続される構成でもよい。

【００９９】なお、この（実施の形態３）のラッチ回路
を（実施の形態１）に適用する場合、図１９のようにラ
ッチ回路のラッチ制御端子Ｇで制御されるトランジスタ
１１０２，１１０６のゲートを内部でＶＤＤに固定する
構成で示しても良い。

【０１００】（実施の形態４）図１１〜図１３は本発明
の（実施の形態４）を示す。この図１１のデータ処理装
置は、複数の種類の単位セルを用いて構成されたデータ
処理装置であって、バッファ１２１Ｃ，１２２Ｃからな
る第１のセル群と、ラッチ回路１３１〜１３４からなる
第２のセル群と、遅延回路を構成するラッチ回路１３３
５，１３３６からなる第３のセル群とで構成されてお
り、図１のバッファ１２１Ａをバッファ１２１Ｃと透過
型のラッチ回路１３３５に変更し、バッファ１２２Ａを
バッファ１２２Ｃと透過型のラッチ回路１３３６に変更
したことを特徴とする。その他は図１と同じである。バ
ッファ１２１Ｃ，１２２Ｃは何れも図１２に示すように
構成されている。

【０１０１】バッファ１２１Ｃ，１２２Ｃを図１２に基
づいて詳しく説明する。バッファ１２１Ｃ，１２２Ｃは
同一の構成であって、反転回路１５０１と２入力の論理
積回路１５０２とで構成されている。

【０１０２】クロックバッファ回路１１０の出力Ｂ１に
発生してバッファ１２１Ｃの入力Ｃ１に入力された入力
信号ＣＫ１は、論理積回路１５０２の一方の入力に入力
され、バッファ１２１Ｃの出力パルス端子Ｐとなってい
る前記論理積回路１５０２の出力はラッチ回路１３１，
１３２のラッチ制御端子Ｇに入力されるとともに、ラッ
チ回路１３３５のデータ入力Ｄに入力されている。ラッ
チ回路１３３５のラッチ制御端子ＧはＶＤＤに固定され
ている。ラッチ回路１３３５のデータ出力Ｑはバッファ
１２１Ｃの入力Ｃ２に入力されて反転回路１５０１を介
して論理積回路１５０２の他方の入力に入力されてい
る。

【０１０３】クロックバッファ回路１１０の出力Ｂ２に
発生してバッファ１２２Ｃの入力Ｃ２に入力された入力
信号ＣＫ２は、論理積回路１５０２の一方の入力に入力
され、バッファ１２２Ｃの出力パルス端子Ｐとなってい
る前記論理積回路１５０２の出力はラッチ回路１３３，
１３４のラッチ制御端子Ｇに入力されるとともに、ラッ
チ回路１３３６のデータ入力Ｄに入力されている。ラッ
チ回路１３３６のラッチ制御端子ＧはＶＤＤに固定され
ている。ラッチ回路１３３６のデータ出力Ｑはバッファ
１２２Ｃの入力Ｃ１に入力されて反転回路１５０１を介
して論理積回路１５０２の他方の入力に入力されてい
る。

【０１０４】なお、ラッチ回路１３３５，１３３６は図
４に示したラッチ回路１３１〜１３４と構成が同一であ
る。このように構成したため、図１１において、クロッ
ク信号ＣＫはクロックバッファ回路１１０によりパルス
生成回路内蔵バッファ１２１Ｃ，１２２Ｃへ分配され
る。バッファ１２１Ｃおよびラッチ回路１３３５は入力
信号ＣＫ１の立ち上がりに同期し、かつラッチ回路１３
３５自身の遅延時間と、バッファ１２１Ｃの出力パルス
端子Ｐに接続されているラッチ回路１３３５とラッチ回
路１３１，１３２による配線負荷によって生じる遅延時
間と、バッファ１２１Ｃの出力パルス端子Ｐにラッチ回
路１３３５を介して接続されている前記ラッチ回路１３
３５のデータ出力Ｑとバッファ１２１Ｃの入力Ｃ１の間
の配線負荷によって生じる遅延時間との合計に相当する
時間幅のパルス信号に変換し、出力結果をラッチ回路１
３１，１３２のラッチ制御端子Ｇに供給することによ
り、ラッチ回路１３１，１３２はクロック信号ＣＫの立
ち上がりエッジに同期して動作する。

【０１０５】バッファ１２２Ｃおよびラッチ回路１３３
６も同様で、入力信号ＣＫ２の立ち上がりに同期し、か
つラッチ回路１３３６自身の遅延時間と、バッファ１２
２Ｃの出力パルス端子Ｐに接続されているラッチ回路１
３３６とラッチ回路１３３，１３４による配線負荷によ
って生じる遅延時間と、バッファ１２２Ｃの出力パルス
端子Ｐにラッチ回路１３３６を介して接続されている前
記ラッチ回路１３３６のデータ出力Ｑとバッファ１２２
Ｃの入力Ｃ１の間の配線負荷によって生じる遅延時間と
の合計に相当する時間幅のパルス信号に変換し、出力結
果をラッチ回路１３３，１３４のラッチ制御端子Ｇに供
給することにより、ラッチ回路１３３，１３４はクロッ
ク信号ＣＫの立ち上がりエッジに同期して動作する。

【０１０６】図１３は、図１１のデータ処理装置の動作
を示す波形図で、バッファ１２１Ｃ，１２２Ｃの入力Ｃ
１の信号をＳ１３３５，Ｓ１３３６として表記されてい
る。クロックバッファ回路１１０の遅延時間をＤ１１
０、反転回路１５０１の遅延時間をＤ１５０１、論理積
回路１５０２の遅延時間をＤ１５０２、ラッチ回路１３
１〜１３４，１３３５，１３３６の遅延時間をＤ１３０
０、ラッチ回路１３３５のデータ出力Ｑの遷移がバッフ
ァ１２１Ｃの入力Ｃ１に伝わるまでの時間をＤ１３３
５、ラッチ回路１３３６のデータ出力Ｑの遷移がバッフ
ァ１２２Ｃの入力Ｃ１に伝わるまでの時間をＤ１３３
６、バッファ１２１Ｃの出力パルス端子Ｐの遷移が１３
１，１３２のラッチ制御端子Ｇ、ラッチ回路１３３５の
データ入力Ｄに伝わるまでの時間をＤ１３２１、１２２
Ｃの出力パルス端子Ｐの遷移がラッチ回路１３３〜１３
４のラッチ制御端子Ｇ、ラッチ回路１３３６のデータ入
力Ｄに伝わるまでの時間をＤ１３２２とする。なお、Ｄ
１５０１はＤ１３００に比べて十分小さいものとする。

【０１０７】図１３において、Ｔ１７０１はクロック信
号ＣＫがＬレベルの状態である。Ｔ１７０２は、クロッ
ク信号ＣＫがＨレベルに遷移した時刻、Ｔ１７０３は、
Ｔ１７０２よりＤ１３１０が経過した時刻、Ｔ１７０４
は、Ｔ１７０３より（Ｄ１５０２＋Ｄ１３２１）が経過
した時刻、Ｔ１７０５は、Ｔ１７０４よりＤ１５０２が
経過した時刻、Ｔ１７０５は、Ｔ１７０４より（Ｄ１３
００＋Ｄ１３２１＋Ｄ１３３５）が経過した時刻、Ｔ１
７０６は、Ｔ１７０５よりＤ１５０１が経過した時刻、
Ｔ１７０７は、Ｔ１７０６よりＤ１５０２が経過した時
刻、Ｔ１７０８は、Ｔ１７０７より（Ｄ１３００＋Ｄ１
３２１＋Ｄ１３３５）が経過した時刻である。

【０１０８】Ｔ１７０１では、クロック信号ＣＫがＬレ
ベルであるため、入力信号ＣＫ１，ＣＫ２、Ｓ１３３
５，Ｓ１３３６，バッファ１２１Ｃ,１２２Ｃの出力パ
ルス端子ＰがＬレベル、反転回路１５０１がＨレベルで
ある。

【０１０９】Ｔ１７０３では、入力信号ＣＫ１，ＣＫ２
はＨレベルに遷移する。Ｔ１７０４では、反転回路１５
０１の出力および入力信号ＣＫ１，ＣＫ２が共にＨレベ
ルであるのでバッファ１２１Ｃ，１２２Ｃの出力パルス
端子ＰはＨレベルに遷移する。

【０１１０】Ｔ１７０５では、Ｓ１３３５，Ｓ１３３６
がＨレベルに遷移する。Ｔ１７０６では、反転回路１５
０１の出力がＬレベルに遷移する。Ｔ１７０７では、反
転回路１５０１の出力がＬレベルであるためＳ１３２
１、Ｓ１３２２はＬレベルに遷移する。

【０１１１】Ｔ１７０８では、Ｓ１３３５、Ｓ１３３６
はＬレベルに遷移する。以後、次のクロック信号ＣＫの
立ち上がりまで反転回路１５０１の出力もしくは入力信
号ＣＫ１，ＣＫ２のどちらかがＬレベルであるので、バ
ッファ１２１Ｃ,１２２Ｃの出力パルス端子ＰはＬレベ
ルを出力する。

【０１１２】いま、Ｄ１５０１は（Ｄ１３００＋Ｄ１３
２１＋Ｄ１３３５）に比べて十分小さいため、バッファ
１２１Ｃ,１２２Ｃの出力パルス端子ＰがＨレベルを示
す時間（パルス幅）は（Ｄ１３００＋Ｄ１３２１＋Ｄ１
３３５）とほぼ等しくなる。

【０１１３】このようにして図１２のパルス生成回路内
蔵バッファ１２１Ｃ，１２２Ｃおよびラッチ回路１３３
５，１３３６は、入力信号ＣＫ１，ＣＫ２の立ち上がり
に同期し、かつ（Ｄ１３００＋Ｄ１３２１＋Ｄ１３３
５）の遅延時間に相当する時間幅のパルス信号を出力す
る。

【０１１４】この（実施の形態４）の特徴点は次の通り
である。図１１では、出力パルス幅を決める遅延回路と
してのラッチ回路１３３５，１３３６にラッチ回路１３
１〜１３４と同一の回路を使用しているが、図１や図６
の例とは異なり、パルス生成回路と遅延回路であるラッ
チセルとが分離した構成になっている。パルス生成回路
内蔵バッファバッファ１２１Ｃの出力パルス端子Ｐから
遅延回路を構成するラッチ回路１３３５のデータ入力Ｄ
への配線は、ラッチ回路１３１，１３２のラッチ制御端
子Ｇにも接続されており、ラッチ回路１３３５の出力Ｑ
が立ち上がることにより、バッファ１２１ＣのＰが立ち
下がるため、ラッチ回路１３１，１３３２の動作を保証
することが出来る。

【０１１５】図６の構成ではパルス伝播ノードの負荷が
パルス幅に直接に影響を及ぼすが、図１１の場合はバッ
ファ１２１Ｃ，１２２Ｃの出力の負荷がパルス幅に直接
に影響しないため、パルス生成回路内蔵バッファの出力
パルス端子Ｐの負荷が大きい場合にも適用可能であり、
かつ図６の構成に比べて小さいパルス幅でラッチの動作
保証が可能になる。

【０１１６】なお、この（実施の形態４）におけるラッ
チ回路１３１〜１３４，１３３５，１３３６の回路構成
は、図４の構成に限定されない。またパルス生成回路内
蔵バッファにおいて、図１７におけるラッチ回路と同様
に、ラッチ回路のラッチ制御端子Ｇで制御される素子を
内部でＶＤＤ又はＶＳＳに固定する構成に変えてもよ
い。このようにゲートを接地ＶＳＳ、電源ＶＤＤに固定
することにより、遅延時間に影響を与えることなく余分
な反転回路を削減することが可能であり、回路面積も低
減できることは（実施の形態１）の場合と同様である。

【０１１７】（実施の形態５）図１４〜図１６は本発明
の（実施の形態５）を示す。図１４は本発明の（実施の
形態５）のデータ処理装置を示す。

【０１１８】クロックバッファ回路１１０とパルス生成
回路内蔵ラッチ１８２１，１８２２から構成されてい
る。クロックバッファ回路１１０は（実施の形態１）と
同一の構成である。ラッチ１８２１，１８２２は、Ｄ
１，Ｄ２がデータ入力、Ｑ１，Ｑ２がデータ出力であ
る。

【０１１９】クロック信号ＣＫはクロックバッファ回路
１１０を介してラッチ１８２１，１８２２の入力Ｃに入
力されている。ラッチ１８２１，１８２２は同一の構成
で、図１５に示すように構成されており、反転回路２０
０１，２００２と、ラッチ回路２００３，２００５，２
００６と、２入力の論理積回路２００４とで構成されて
おり、反転回路２００１，２００２と、論理積回路２０
０４とでパルス生成部を構成し、記遅延生成部をラッチ
回路２００３で構成している。

【０１２０】クロックバッファ回路１１０から入力信号
ＣＫ１またはＣＫ２が入力される入力Ｃは、反転回路２
００１の入力に接続される。反転回路２００１の出力は
反転回路２００２の入力とラッチ回路２００３のデータ
入力Ｄに接続される。反転回路２００２の出力は論理積
回路２００４の一方の入力に接続される。ラッチ回路２
００３のデータ出力Ｑは論理積回路２００４のもう一方
の入力に接続される。ラッチ回路２００３のラッチ制御
端子Ｇは電源ＶＤＤに接続される。論理積回路２００４
の出力はラッチ回路２００５，２００６のラッチ制御端
子Ｇに入力される。図１５のパルス生成回路内蔵ラッチ
は単位セルとして設計されており、論理積回路２００４
の出力の負荷容量は一定である。

【０１２１】ここで、クロックバッファ回路１１０の遅
延時間Ｄ１１０、反転回路２００１の遅延時間をＤ２０
０１、反転回路２００２の遅延時間をＤ２００２、ラッ
チ回路２００３の遅延時間（ラッチ制御端子ＧがＨレベ
ルの場合にデータ出力Ｄの変化がデータ出力Ｑに伝わる
までの時間）をＤ２００３、論理積回路２００４の遅延
時間をＤ２００４とする。Ｄ２００２は、Ｄ２００３に
比べ十分小さく、無視できるものとする。

【０１２２】ラッチ回路２００３，２００５，２００６
は何れも同一の構成であって、（実施の形態１）の図４
に示すラッチ回路３０３と同じである。図１６は図１４
のデータ処理装置の動作を示し、Ｔ２２０１はクロック
信号ＣＫがＬレベルの状態である。Ｔ２２０２はクロッ
ク信号ＣＫがＨレベルに遷移した時刻、Ｔ２２０３はＴ
２２０２よりＤ１８１０が経過した時刻、Ｔ２２０４は
Ｔ２２０３よりＤ２００１が経過した時刻、Ｔ２２０５
はＴ２２０４よりＤ２００２が経過した時刻、Ｔ２２０
６はＴ２２０５よりＤ２００４が経過した時刻、Ｔ２２
０７はＴ２２０４よりＤ２００３が経過した時刻、Ｔ２
２０８は、Ｔ２２０７よりＤ２００４が経過した時刻で
ある。

【０１２３】Ｔ２２０１では、クロック信号ＣＫがＬレ
ベルであるため、反転回路２００１の出力とラッチ回路
２００３の出力はＨレベル、入力信号ＣＫ１，ＣＫ２と
反転回路２００２の出力および論理積回路２００４の出
力はＬレベルである。

【０１２４】Ｔ２２０３では、クロック信号ＣＫはＨレ
ベルに遷移する。Ｔ２００４では、反転回路２００１の
出力はＬレベルに遷移する。Ｔ２２０５では、反転回路
２００２の出力はＨレベルに遷移する。

【０１２５】Ｔ２２０６では、反転回路２００２の出力
とラッチ回路２００３のデータ出力Ｑが共にＨレベルで
あるので、論理積回路２００４の出力はＨレベルに遷移
する。

【０１２６】Ｔ２２０７では、反転回路２００１の出力
がＬレベルであるのでラッチ回路２００３の出力はＬレ
ベルとなる。Ｔ２２０８では、ラッチ回路２００３の出
力がＬレベルであるので、論理積回路２２０４の出力は
Ｌレベルに遷移する。

【０１２７】以後、次のクロック信号ＣＫの立ち上がり
まで反転回路２００２の出力もしくはラッチ回路２００
３のデータ出力ＱのどちらかがＬレベルであるので、論
理積回路２２０４の出力はＬレベルを出力する。

【０１２８】いまＤ２００２はＤ２００３に比べて十分
小さく無視できるため、論理積回路２２０４の出力がＨ
レベルを示す時間（パルス幅）はＤ２００３とほぼ等し
くなる。

【０１２９】このようにして図１４のパルス生成回路内
蔵ラッチ１８２１，１８２２は、入力信号ＣＫ１，ＣＫ
２の立ち上がりに同期して動作し、セル内部ではラッチ
回路２００３の遅延時間に相当する時間幅のパルス信号
をラッチ回路２００５，２００６のラッチ制御端子Ｇに
印加する。

【０１３０】この（実施の形態５）の特徴点は次の通り
である。図１５において、出力パルス幅を決める遅延回
路としてのラッチ回路２００３にラッチ回路２００５，
２００６と同一の回路を使用している。ラッチ回路２０
０５，２００６の出力データ更新に必要なパルス幅を、
ラッチ回路２００５，２００６の遅延時間（ラッチ制御
端子ＧがＨレベルの場合にデータ入力Ｄの変化がデータ
出力Ｑに伝わるまでの時間）より大きくする必要はない
ため、図１５の構成でラッチ回路２００５，２００６の
動作に必要なパルス幅を保証することができる。

【０１３１】さらに、ラッチ回路２００５，２００６と
異なる回路構成のゲートでパルス生成を行わないため、
プロセス変動や電源電圧変動に対応するためのマージン
をパルス幅に上乗せする必要がない。図１、図６、図１
１の構成と比べると、この（実施の形態５）では、ラッ
チ回路２００５，２００６、パルス生成部を構成する反
転回路２００１，２００２と論理積回路２００４および
遅延生成部を構成するラッチ回路２００３を同一セル内
に収めることにより互いに近接して配置されるため、論
理積回路２００４の出力の配線負荷を小さく、かつ一定
値にすることが可能となる。

【０１３２】そのため、配線負荷によって決まるパルス
幅の下限が小さくなり、かつ配線負荷のばらつきを保証
するために必要なマージンをパルス幅に上乗せする必要
もない。そのためホールド時間制約がより緩和され、タ
イミング調整がさらに容易になり、回路面積や消費電力
もより低減される。

【０１３３】なお、（実施の形態５）におけるラッチ回
路２００３，２００５，２００６の回路構成は、図４の
構成に限定されない。またパルス生成回路内蔵ラッチ１
８２１，１８２２において、図２０のように、図１７に
おけるラッチ回路と同様に、ラッチ回路のラッチ制御端
子Ｇで制御される素子を内部でＶＤＤ又はＶＳＳに固定
する構成に変えてもよい。このようにゲートを接地ＶＳ
Ｓ、電源ＶＤＤに固定することにより、遅延時間に影響
を与えることなく余分な反転回路を削減することが可能
であり、回路面積も低減できることは（実施の形態１）
の場合と同様である。

【０１３４】

【発明の効果】以上のように本発明のデータ処理装置
は、ラッチ制御端子が第１の値を示す場合にデータ入力
の値に依存した結果をデータ出力に出力し、前記ラッチ
制御端子が第２の値を示す場合に前記データ入力の出力
値を維持して前記データ出力に出力する透過型のラッチ
回路と、前記ラッチ回路のラッチ制御端子に入力クロッ
クに同期したパルス信号を生成して供給するバッファと
からなるデータ処理装置であって、前記バッファを、前
記入力クロックを入力して前記ラッチ回路の遅延時間に
相当する時間以上遅延させた遅延クロック信号を出力す
る遅延回路と、前記入力クロックと前記遅延クロック信
号に基づいて論理演算を行い前記遅延回路の遅延時間に
応じた幅を有するパルスを出力パルス端子に出力するパ
ルス生成回路とで構成し、パルス生成回路の前記出力パ
ルス端子の信号を前記ラッチ回路のラッチ制御端子に供
給し前記ラッチ回路のデータ出力から前記入力クロック
のエッジに同期した信号を出力するので、動作条件やプ
ロセス条件の変動によるラッチの誤動作が起こりにく
く、タイミング制約も緩和されるという有利な効果が得
られる。

【図面の簡単な説明】

【図１】本発明の（実施の形態１）におけるデータ処理
装置の構成図

【図２】同実施の形態のクロックバッファ回路１１０の
構成図

【図３】同実施の形態のバッファ１２１Ａ，１２２Ａの
構成図

【図４】同実施の形態のラッチ回路３０３の構成図

【図５】同実施の形態のデータ処理装置の動作を示すタ
イムチャート図

【図６】本発明の（実施の形態２）におけるデータ処理
装置の構成図

【図７】同実施の形態のバッファ１２１Ｂ，１２２Ｂの
構成図

【図８】同実施の形態のデータ処理装置の動作を示すタ
イムチャート図

【図９】本発明の（実施の形態３）におけるラッチ回路
の構成図

【図１０】同実施の形態のラッチ回路の動作を示すタイ
ムチャート図

【図１１】本発明の（実施の形態４）におけるデータ処
理装置の構成図

【図１２】同実施の形態のパルス生成回路内蔵バッファ
１２１ｃ，１２２ｃの構成図

【図１３】同実施の形態のデータ処理装置の動作を示す
タイムチャート図

【図１４】本発明の（実施の形態５）におけるデータ処
理装置の構成図

【図１５】同実施の形態のパルス生成回路内蔵ラッチ１
８２１，１８２２の構成図

【図１６】同実施の形態のデータ処理装置の動作を示す
タイムチャート図

【図１７】本発明の（実施の形態１）におけるバッファ
１２１Ａ，１２２Ａの別の構成図

【図１８】本発明の（実施の形態２）におけるパルス生
成回路内蔵バッファ１２１Ｂ，１２２Ｂの別の構成図

【図１９】本発明の（実施の形態３）のラッチ回路を使
用した本発明の（実施の形態１）におけるパルス生成回
路内蔵バッファの構成図

【図２０】本発明の（実施の形態５）におけるパルス生
成回路内蔵ラッチ２００５，２００６の構成図

【図２１】従来のデータ処理装置の構成図

【図２２】同従来例のパルス生成回路内蔵バッファの構
成図

【図２３】同従来例のラッチ回路の構成図

【符号の説明】

１１０ クロックバッファ回路 １２１Ａ，１２２Ａ バッファ １２１Ｂ，１２２Ｂ バッファ １２１Ｃ，１２２Ｃ バッファ ２０１〜２０３ バッファ回路 ３０１，３０２ 反転回路(第１，第２の反転回路) ３０３ 透過型のラッチ回路（遅延回路） ３０４ 論理積回路 ＣＫ クロック信号 ＣＫ１，ＣＫ２ 入力クロック Ｃ１ 入力遅延クロック信号端子 Ｃ２ 入力クロック信号端子 Ｐ 出力パルス端子 ＣＫ３ 遅延クロック信号 Ｐ 出力パルス端子 Ｇ ラッチ制御端子 Ｄ データ入力 Ｑ データ出力 ４０１，４０２，４０６ ＰＭＯＳトランジスタ ４０３〜４０５ ＮＭＯＳトランジスタ ４０７〜４１１ 反転回路 ８０２ 反転回路 ８０３ 論理積回路 ８０４ 透過型のラッチ回路（遅延回路） １１０１ ＰＭＯＳトランジスタ(第１のＰＭＯＳト
ランジスタ) １１０２ ＮＭＯＳトランジスタ(第１のＮＭＯＳト
ランジスタ) １１０３ ＮＭＯＳトランジスタ(第２のＮＭＯＳト
ランジスタ) １１０４ ＰＭＯＳトランジスタ(第２のＰＭＯＳト
ランジスタ) １１０５ ＮＭＯＳトランジスタ(第３のＮＭＯＳト
ランジスタ) １１０６ ＮＭＯＳトランジスタ(第４のＮＭＯＳト
ランジスタ) １１０７ ＰＭＯＳトランジスタ(第３のＰＭＯＳト
ランジスタ) １１０８〜１１１０ 反転回路(第１，第２，第３の
反転回路) １３３５，１３３６ ラッチ回路（遅延回路） １５０１ 反転回路 １５０２ 論理積回路 １８２１，１８２２ パルス生成回路内蔵ラッチ ２００１，２００２ 反転回路(第１，第２の反転回
路) ２００３ ラッチ回路 ２００５，２００６ ラッチ回路(ラッチ部) ２００４ 論理積回路 ＶＤＤ 第１の電源 ＶＳＳ 第２の電源

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J001 AA04 AA11 BB05 BB12 DD09 5J043 AA03 AA05 EE01 JJ04 JJ10 KK01 KK02 KK06

Claims (9)

【特許請求の範囲】
1. 【請求項１】ラッチ制御端子が第１の値を示す場合にデ
   ータ入力の値に依存した結果をデータ出力に出力し、前
   記ラッチ制御端子が第２の値を示す場合に前記データ入
   力の出力値を維持して前記データ出力に出力する透過型
   のラッチ回路と、 前記ラッチ回路のラッチ制御端子に入力クロックに同期
   したパルス信号を生成して供給するバッファとからなる
   データ処理装置であって、 前記バッファを、 前記入力クロックを入力して前記ラッチ回路の遅延時間
   に相当する時間以上遅延させた遅延クロック信号を出力
   する遅延回路と、 前記入力クロックと前記遅延クロック信号に基づいて論
   理演算を行い前記遅延回路の遅延時間に応じた幅を有す
   るパルスを出力パルス端子に出力するパルス生成回路と
   で構成し、パルス生成回路の前記出力パルス端子の信号
   を前記ラッチ回路のラッチ制御端子に供給し前記ラッチ
   回路のデータ出力から前記入力クロックのエッジに同期
   した信号を出力するデータ処理装置。
2. 【請求項２】前記パルス生成回路を、 前記入力クロックを入力して反転信号を出力する第１の
   反転回路と、 第１の反転回路の出力信号を入力信号とした第２の反転
   回路と、 第２の反転回路の出力を一方の入力とした論理積回路と
   で構成し、 前記遅延回路を前記ラッチ回路と同一構成の透過型のラ
   ッチ回路で構成し、 前記遅延回路を構成する透過型のラッチ回路は、 データ入力にクロック信号を反転回路で反転した信号を
   入力し、 ラッチ制御端子を前記第１の値に固定し、データ出力に
   発生した信号を前記論理積回路の他方の入力に供給した
   請求項１記載のデータ処理装置。
3. 【請求項３】前記パルス生成回路を、 前記入力クロックを入力して反転信号を出力する反転回
   路と、 反転回路の出力信号を一方の入力とし他方の入力にクロ
   ック信号を入力した論理積回路とで構成し、 前記遅延回路を前記ラッチ回路と同一構成の透過型のラ
   ッチ回路で構成し、 前記遅延回路を構成する透過型のラッチ回路は、 データ入力に前記論理積回路の出力信号を入力し、 ラッチ制御端子を前記第１の値に固定し、 データ出力に発生した信号を前記反転回路の入力に供給
   しすると共に後段の前記ラッチ回路のラッチ制御端子に
   供給する請求項１記載のデータ処理装置。
4. 【請求項４】ラッチ制御端子が第１の値を示す場合にデ
   ータ入力の値に依存した結果を第２の出力信号として出
   力しラッチ制御端子が第２の値を示す場合は出力を高抵
   抗状態にする入力部と、 入力が前記入力部の出力に接続され前記第２の出力信号
   の値に依存した結果をデータ出力に出力し前記第２の出
   力信号が高抵抗状態の場合は出力データ信号端子の出力
   値を維持する出力部と、 前記データ出力の値に応じて前記第２の出力信号の値を
   高抵抗状態から特定の値に遷移させる高抵抗状態防止部
   とを有するラッチ回路。
5. 【請求項５】前記入力部を、 ゲートにデータ入力が接続されソースに第１の電源が接
   続された第１のＰＭＯＳトランジスタと、 ゲートにラッチ制御端子が接続されドレインが前記第１
   のＰＭＯＳトランジスタのドレインに接続された第１の
   ＮＭＯＳトランジスタと、 ゲートにデータ入力が接続されソースに第２の電源が接
   続されドレインが前記第１のＮＭＯＳトランジスタのソ
   ースに接続された第２のＮＭＯＳトランジスタと、 ゲートが前記第１のＰＭＯＳトランジスタのドレインに
   接続されソースに第１の電源が接続され第２のＰＭＯＳ
   トランジスタと、 ゲートが前記第１のＰＭＯＳトランジスタのドレインに
   接続されドレインが第２のＰＭＯＳトランジスタのドレ
   インに接続され第３のＮＭＯＳトランジスタと、 ゲートにラッチ制御端子が接続されドレインが前記第３
   のＮＭＯＳトランジスタのソースに接続されソースに第
   ２の電源が接続された第４のＮＭＯＳトランジスタとで
   構成し、 前記高抵抗状態防止部を、 ゲートが前記第２のＰＭＯＳトランジスタのドレインに
   接続されソースに第１の電源が接続されドレインが前記
   第１のＰＭＯＳトランジスタのドレインに接続された第
   ３のＰＭＯＳトランジスタで構成し、 前記出力部を、 入力が前記第２のＰＭＯＳトランジスタのドレインに接
   続された第１の反転回路と、 入力が前記第１の反転回路の出力に接続され出力結果を
   前記第１の反転回路の入力に帰還させる第２の反転回路
   と、 入力が前記第１の反転回路の出力に接続され結果をデー
   タ出力に出力する第３の反転回路とで構成した請求項４
   記載のラッチ回路。
6. 【請求項６】複数の種類の単位セルを用いて構成された
   データ処理装置であって、 外部から入力クロック信号端子に入力された入力クロッ
   ク信号と入力遅延クロック信号端子に入力された入力遅
   延クロック信号に基づいて論理演算を行い前記入力クロ
   ック信号が遷移して前記遅延クロック信号が遷移するま
   での時間に応じた幅を有するパルスを生成して出力パル
   ス端子に出力するパルス生成セルを有する第１のセル群
   と、 ラッチ制御端子が第１の値を示す場合にデータ入力に依
   存した結果をデータ出力に出力し、ラッチ制御端子が第
   ２の値を示す場合は前記出力データ信号端子の出力値を
   維持する複数のラッチセルを有する第２のセル群と、 前記第２のセル群を構成するラッチセルと同一構成のラ
   ッチセルを有する第３のセル群とを有し、第１のセル群
   の前記パルス生成セルの出力パルス端子が前記第３のセ
   ル群に属する前記ラッチセルのデータ入力と第２のセル
   群に属する前記ラッチセルのラッチ制御端子に接続さ
   れ、 前記入力遅延クロック信号端子が前記第３のセル群に属
   する前記ラッチセルのデータ出力に接続され、 第３のセル群に属する前記ラッチセルのラッチ制御端子
   を前記第１の値を示すように接続し第２のセル群に属す
   る前記ラッチセルのデータ出力から前記入力クロック信
   号のエッジに同期した信号を出力するデータ処理装置。
7. 【請求項７】前記パルス生成セルを、 入力に入力遅延クロック信号が接続された反転回路と、 一方の入力に入力クロック信号が入力され他方の入力に
   前記反転回路の出力が接続され結果を出力パルス端子に
   出力する論理積回路とで構成した請求項６記載のデータ
   処理装置。
8. 【請求項８】複数の種類の単位セルを用いて構成された
   データ処理装置であって、 ラッチ制御端子が第１の値を示す場合にデータ入力の値
   に依存した結果をデータ出力に出力し、前記ラッチ制御
   端子が第２の値を示す場合に前記データ入力の出力値を
   維持して前記データ出力に出力する複数の透過型のラッ
   チ回路を有するラッチ部と、 前記ラッチ部を構成するラッチ回路と同一構成のラッチ
   回路で構成され外部から入力された入力クロック信号を
   遅延した入力遅延クロック信号を出力する遅延生成部
   と、 外部から入力された入力クロック信号と前記入力遅延ク
   ロック信号に基づいて論理演算を行い前記入力クロック
   信号が遷移してから前記遅延クロック信号が遷移するま
   での時間に応じた幅を有するパルスを生成して出力パル
   ス信号端子に出力するパルス生成部とを有し、前記パル
   ス生成部の前記出力パルス信号端子が前記ラッチ部に属
   する前記ラッチ回路のラッチ制御端子に接続され、前記
   ラッチ部に属する前記ラッチ回路のデータ出力から前記
   入力クロック信号のエッジに同期した信号を出力するデ
   ータ処理装置。
9. 【請求項９】前記パルス生成部を、 前記入力クロック信号を入力して反転信号を出力する第
   １の反転回路と、 反転信号を入力して正転信号を出力する第２の反転回路
   と、 一方の入力に前記正転信号が入力され出力が前記ラッチ
   部のラッチ制御端子に接続された論理積回路とで構成
   し、 前記遅延生成部を、 前記ラッチ部を構成するラッチ回路と同一構成のラッチ
   回路を有し、データ入力に前記反転信号が接続されラッ
   チ制御端子が前記第１の値を示すように接続されデータ
   出力に発生した前記反転遅延信号を前記論理積回路のも
   う一方の入力に出力するよう構成した請求項８記載のデ
   ータ処理装置。