CN114815963A - 移位寄存时钟生成器、数据运算单元、芯片及电子设备 - Google Patents
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Abstract
一种移位寄存时钟生成器，包括:锁存单元用于对第一电平信号进行锁存，并释放锁存的第一电平信号；信号跳变单元用于在锁存单元接收到第一电平信号之前对第二电平信号进行逻辑处理得到第三电平信号，并在接收到释放的第一电平信号时对第一电平信号进行逻辑处理得到第四电平信号，以生成跳变信号；脉冲信号生成单元用于根据跳变信号生成第一时钟脉冲信号以及第二时钟脉冲信号，第一时钟脉冲信号输入到两级移位寄存器中的后一级移位寄存器，第二时钟脉冲信号输入到两级移位寄存器中的前一级移位寄存器，第二时钟脉冲信号相对于第一时钟脉冲信号的延迟时间大于等于后一级移位寄存器的保持时间。
Description
技术领域
本申请实施例涉及半导体器件技术领域，尤其涉及一种移位寄存时钟生成器、数据运算单元、芯片及电子设备。
背景技术
时钟电路就是产生像时钟一样准确运动的振荡电路，时钟电路一般由晶体振荡器、晶振控制芯片和电容组成。
时钟电路应用十分广泛，如电脑的时钟电路、电子表的时钟电路等等，该用于产生时钟的时钟电路通常还可以称为时钟生成器。现有技术中，时钟生成器的时钟宽度(占空比)是时钟源指定的，换言之，受限于时钟源信号的脉冲宽度，时钟源的固定脉冲宽度经过时钟生成器的若干级处理之后，脉冲宽度可能会发生变化，导致不能满足某些特定场景下例如在两级的移位寄存器中使用的需求。
发明内容
本申请的目的在于提出一种移位寄存时钟生成器、数据运算单元、芯片及电子设备，以至少部分解决上述问题。
本申请实施例的第一方面提供了一种移位寄存时钟生成器，其包括：
锁存单元，用于对第一电平信号进行锁存，并释放锁存的所述第一电平信号；
信号跳变单元，用于在所述锁存单元所述第一电平信号之前接收到所述第一电平信号之前对第二电平信号进行逻辑处理得到第三电平信号，并在接收到释放的所述第一电平信号时对所述第一电平信号进行逻辑处理得到第四电平信号，以生成跳变信号，其中所述第一电平信号与所述第二电平信号互为反相信号，所述第三电平信号与所述第四电平信号互为反相信号；
脉冲信号生成单元，用于根据所述跳变信号生成第一时钟脉冲信号以及第二时钟脉冲信号，所述第一时钟脉冲信号输入到两级移位寄存器中的后一级移位寄存器，所述第二时钟脉冲信号输入到所述两级移位寄存器中的前一级移位寄存器，所述第二时钟脉冲信号相对于所述第一时钟脉冲信号的延迟时间大于等于所述后一级移位寄存器的保持时间。
在一个可选的实施方式中，所述第一电平信号为高电平信号，所述第二电平信号为低电平信号；且所述第三电平信号为高电平信号，第四电平信号为低电平信号。
在一个可选的实施方式中，所述信号跳变单元包括反馈子单元以及切沿子单元，所述反馈子单元用于保持所述第四电平信号，所述切沿子单元用于对第一电平信号进行切沿得到所述第四电平信号。
在一个可选的实施方式中，所述脉冲信号生成单元包括第一输出单元以及第二输出单元，其中：
所述第一输出单元用于对所述跳变信号进行N级逻辑翻转处理得到第一时钟脉冲信号，N为大于等于1的整数；
所述第二输出单元，用于对所述跳变信号进行M级逻辑翻转处理得到第二时钟脉冲信号M为大于等于1的整数，且M大于N。
在一个可选的实施方式中，所述移位寄存时钟生成器还包括：输入单元，用于根据时钟源信号生成所述第一电平信号以及所述第二电平信号。
在一个可选的实施方式中，所述输入单元进一步用于通过对所述时钟源信号进行偶数次翻转得到第一电平信号以及对所述时钟源信号进行奇数次翻转得到第二电平信号。
在一个可选的实施方式中，所述输入单元包括H级反相器，所述H级反相器中的R级反相器对所述时钟源信号进行偶数次反相处理，得到第一电平信号；所述H级反相器中的S级反相器对所述时钟源信号进行奇数次反相处理，得到第二电平信号；
H为大于或等于2的正整数，R、S为大于或等于1的正整数，其中，若H为偶数，则S小于H，且R小于或等于H；若H为奇数，则R小于H，且S小于或等于H。
本申请实施例的第二方面提供了一种数据运算单元，其包括互联连接的控制电路、运算电路以及时钟电路，所述时钟电路为上述第一方面提供的移位寄存时钟生成器。
本申请实施例的第三方面提供了一种芯片，其包括上述第二方面提供的数据运算单元。
本申请实施例中的移位寄存时钟生成器，由于其锁存单元可以对第一电平信号进行锁存，并释放锁存的第一电平信号，其信号跳变单元可以在锁存单元接收到第一电平信号之前对第二电平信号进行逻辑处理得到第三电平信号，并在接收到释放的第一电平信号时对第一电平信号进行逻辑处理得到第四电平信号，以生成跳变信号，其中第一电平信号与第二电平信号互为反相信号，第三电平信号与第四电平信号互为反相信号，其信其脉冲信号生成单元可以根据跳变信号生成第一时钟脉冲信号以及第二时钟脉冲信号，第一时钟脉冲信号输入到两级移位寄存器中的后一级移位寄存器，第二时钟脉冲信号输入到两级移位寄存器中的前一级移位寄存器，第二时钟脉冲信号相对于第一时钟脉冲信号的延迟时间大于等于后一级移位寄存器的保持时间，使得对第一时钟脉冲信号以及第二时钟脉冲信号的脉冲宽度进行合理的调整，能够满足两级移位寄存器对脉冲宽度的需求，进而能够使得两级移位寄存器能够对数据信号进行准确存储。
附图说明
通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本申请的其它特征、目的和优点将会变得更明显：
图1为本实施例中的移位寄存时钟生成器的一个可选的结构示意图；
图2为本实施例中的两级移位寄存器的一个可选的的示意图；
图3为本实施例中移位寄存时钟生成器的另一个可选的结构示意图；
图4为本实施例中的移位寄存时钟生成器的一个可选的具体电路结构示意图；
图5为本实施例中的移位寄存时钟生成器的一个可选的第一时钟脉冲信号以及第二脉冲时钟信号的时序图；
图6为本实施例中提供的数据运算单元的结构示意图；
图7为本实施例中提供的芯片的结构示意图；
图8为本实施例中提供的算力板的结构示意图；
图9为本实施例中提供的电子设备的结构示意图。
附图标记说明：
1、输入单元；2、锁存单元；3、信号跳变单元；31、反馈子单元；32、切沿子单元；4、延迟单元；5、脉冲信号生成单元；51、第一输出单元；52、第二输出单元；
Q1、第一PMOS管；Q2、第二PMOS管；Q3、第三PMOS管；Q4、第四NMOS管；Q5、第五NMOS管；Q6、第六NMOS管；Q7、第七PMOS管；Q8、第八NMOS管；Q9、第九PMOS管；Q10、第十NMOS管；Q11、第十一PMOS管；Q12、第十二NMOS管；Q13、第十三PMOS管；Q14、第十四NMOS管；Q15、第十五PMOS管；Q16、第十六NMOS管；Q17、第十七PMOS管；Q18、第十八NMOS管；Q19、第十九PMOS管；Q20、第二十NMOS管；Q21、第二十一PMOS管；Q22、第二十二NMOS管。
具体实施方式
下面结合附图和实施例对本申请作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅配置为解释本申请，而非对本申请的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与有关本申请相关的部分。
需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本申请。
参照图1，本实施例中提供了一种移位寄存时钟生成器，其包括：
输入单元1，并且其用于根据时钟源信号CLK直接生成所述第一电平信号以及所述第二电平信号。
锁存单元2，用于对第一电平信号进行锁存，并在接收到延迟信号后释放锁存的所述第一电平信号；
信号跳变单元3，用于在所述锁存单元2接收到所述第一电平信号之前对第二电平信号进行逻辑处理得到第三电平信号，并在接收到释放的所述第一电平信号时对所述第一电平信号进行逻辑处理得到第四电平信号，以生成跳变信号，其中所述第一电平信号与所述第二电平信号互为反相信号，所述第三电平信号与所述第四电平信号互为反相信号；
脉冲信号生成单元4，用于根据所述跳变信号生成第一时钟脉冲信号(CKN2，CKP2)、第二时钟脉冲信号(CKN1，CKP1)，所述第一时钟脉冲信号输入到两级移位寄存器中的后一级移位寄存器，所述第二时钟脉冲信号输入到所述两级移位寄存器中的前一级移位寄存器，所述第二时钟脉冲信号相对于所述第一时钟脉冲信号的延迟时间大于等于所述后一级移位寄存器的保持时间，即满足所述后一级移位寄存器的保持时间。
本实施例中，第一电平信号可以是时钟源信号，也可以是对时钟源信号进行处理后的电平信号，同样的第二电平信号可以是另一路将时钟源信号处理成与处理后的第一电平信号反相的电平信号，反相也即第二电平信号可由第一电平信号取反得到，也可以是对该时钟源信号进行处理后的电平信号，本实施例中不进行限制。举例来说，对时钟源信号CLK进行处理生成第一电平信号以及第二电平信号可以是将时钟源信号延迟或反相处理等方式，只需能将第一电平信号以及第二电平信号处理成互为反相信号即可，其次数可以是一次或多次。
本实施例中不限制该输入单元1的具体电路结构，只需能将第一电平信号以及第二电平信号可处理成反相信号即可。在一个实施例中，所述输入单元1进一步用于通过对所述时钟源信号进行偶数次翻转得到第一电平信号以及对所述时钟源信号进行奇数次翻转得到第二电平信号。将时钟源信号进行翻转，也即将时钟源信号的高电平翻转为低电平，将低电平翻转为高电平，也就完成了反相的目的。可以理解的是，由于时钟源信号被翻转了奇数次，因此第二电平信号即为与时钟源信号反相的信号，由于时钟源信号被翻转了偶数次，因此第一电平信号即为与时钟源信号相同的信号，从而完成了将第一电平信号以及第二电平信号处理成反相信号的目的。
更具体地，所述输入单元1包括H级反相器，所述H级反相器中的R级反相器对所述时钟源信号进行偶数次翻转处理，得到第一电平信号；所述H级反相器中的S级反相器对所述时钟源信号进行奇数次翻转处理，得到第二电平信号。H为大于或等于2的正整数，R、S为大于或等于1的正整数，其中，若H为偶数，则S小于H，且R小于或等于H；若H为奇数，则R小于H，且S小于或等于H。
这也就是说，本实施例中输入单元1包括若干个反相器，将时钟源信号从输入单元的第一级反相器的输入端输入，则其中任意一个奇数级反相器的输出端都可输出第二电平信号，其中任意一个偶数级反相器的输出端都可输出第一电平信号。
本实施例中的反相器可以将输入该反相器的信号的逻辑电平进行一次取反，也即反相处理，即将高电平1取反为低电平0或者将低电平0取反为高电平1。本实施例中的反相器可以为任意电路结构，只需其能够完成将信号的逻辑电平进行取反即可，作为一个示例，可以是一个TTL非门，也可以是其他电路结构(例如集成好的反相器模块)，本申请不进行限制。另外，N级反相器可由N个相同结构的反相器，也可以是多种不同结构的反相器的组合，本实施例中亦不进行限制。
在一个可选的实施例中，该反相器比如由两个增强型MOS管组成，可通过两个MOS管的导通和关断完成对输入信号的反相处理。在晶体管中，MOS管一般包括PMOS管和NMOS管，PMOS是指N型衬底、P沟道，靠空穴的流动运送电流的MOS管；NMOS是指P型衬底、N沟道，靠电子的流动运送电流的MOS管。由于两者的结构不同，因此两者导通和关断的条件也不同，简单来说，PMOS管低电平导通，高电平关断；而NMOS管高电平导通，低电平关断。
进一步地，参照图4，本实施例中提供了一种具体的输入单元1的电路结构，其中，H＝2，R＝2，S＝1，并且所述输入单元1包括：第一反相器以及第二反相器，所述第一反相器包括第七PMOS管Q7以及第八NMOS管Q8，所述第七PMOS管Q7的栅极与第八NMOS管Q8的栅极连接并形成所述第一反相器的输入端，所述第七PMOS管Q7的源极与电源连接，所述第七PMOS管Q7的漏极与第八NMOS管Q8的漏极连接并形成所述第一反相器的输出端，所述第八NMOS管Q8的源极接地。所述第二反相器包括第九PMOS管Q9以及第十NMOS管Q10，所述第九PMOS管Q9的栅极与第十NMOS管Q10的栅极连接并形成所述第二反相器的输入端，所述第二反相器的输入端与所述第一反相器的输出端连接，所述第九PMOS管Q9的源极与电源连接，所述第九PMOS管Q9的漏极与第十NMOS管Q10的漏极连接并形成所述第二反相器的输出端，所述第十NMOS管Q10的源极接地。
具体地，时钟源信号从所述第一反相器的输入端输入，第一电平信号从所述第二反相器的输出端输出，第二电平信号从所述第一反相器的输出端输出。
简单来说，若时钟源信号CLK为高电平，输入到输入单元1中，则第八NMOS管Q8导通，且其漏极的电平被地拉低，输出为低电平，第二电平信号即为该低电平信号；随后第九PMOS管Q9导通，且其漏极的电平被电源拉高，输出为高电平，第一电平信号即为该高电平信号。
本实施例中，锁存单元2可以将第一电平信号进行锁存，以在锁存单元2被触发前保持并暂存第一电平信号的电平状态，例如，若第一电平信号为上升沿信号输入到锁存单元的第一输入端中，则锁存单元2将该上升沿信号保持为高电平信号(即第一电平信号)，在锁存单元2的第二输入端被触发前一直暂存该高电平信号，在被触发后，才将该高电平信号从锁存单元的输出端输出。本实施例中，锁存单元2可为锁存器模块或其他锁存电路。
另外，在本实施例中，第一电平信号输入到锁存单元2中，而第二电平信号则输入到信号跳变单元3的第一输入端，信号跳变单元3可以在锁存单元2未被触发时将第二电平信号进行逻辑处理，以生成第三电平信号，并在锁存单元2输出第一电平信号后对第一电平信号进行逻辑处理，生成第四电平信号。第四电平信号与第三电平信号互为反相。
在其中一个实施例中，所述第一电平信号为高电平信号，所述第二电平信号为低电平信号；且所述第三电平信号为高电平信号，第四电平信号为低电平信号。
在其中一个实施例中，如图3所示，本实施例中的信号跳变单元包括反馈子单元31以及切沿子单元32，所述反馈子单元31用于保持所述第四电平信号，所述切沿子单元32用于具体通过对第一电平信号进行切沿处理从而得到所述第四电平信号。
需要说明的是，本实施例中所述的切沿子单元32用于对第一电平信号进行切沿具体是指切沿子单元32通过对第一电平信号中的高电平进行切沿处理得到下降沿，从而实现将第一电平信号的脉冲宽度缩小(也即减小第三电平信号的占空比)，并保留原第一电平信号的同一脉冲触发周期中的上升沿位置，从而生成第四电平信号的上升沿和下降沿。
具体地，参照图4，在本申请实施例的一个具体的电路结构中，切沿子单元32包括三个MOS管，所述切沿子单元32包括：第一PMOS管Q1、第二PMOS管Q2以及第四NMOS管Q4，所述第一PMOS管Q1的源极与电源连接，所述第一PMOS管Q1的漏极与第二PMOS管Q2的源极连接，所述第二PMOS管Q2的漏极与所述第四NMOS管Q4的漏极连接，所述第四NMOS管Q4的源极接地；所述第一PMOS管Q1的栅极形成所述信号跳变单元3的第一输入端，所述第二PMOS管Q2的栅极与第四NMOS管Q4的栅极连接并形成所述信号跳变单元3的第二输入端。
具体地，参照图4，在本申请实施例的一个具体的电路结构中，在上述切沿子单元的基础上，反馈子单元31包括三个MOS管，所述反馈子单元31包括：第三PMOS管Q3、第五NMOS管Q5以及第六NMOS管Q6，所述第三PMOS管Q3的源极与电源连接，所述第五NMOS管Q5的漏极与所述第二NMOS管Q2的漏极连接，所述第五NMOS管Q5的栅极与所述第一PMOS管Q1的栅极连接，所述第五NMOS管的源极与所述第六NMOS管的漏极连接，所述第六NMOS管的源极接地；所述第三PMOS管Q3的栅极与所述第六NMOS管Q6的栅极连接后与所述第五NMOS管Q5的漏极连接并形成所述信号跳变单元3的输出端。
本实施例中信号跳变单元3生成的跳变信号被输入脉冲信号生成单元4处理而生成两路时钟脉冲信号，第一时钟脉冲信号输入两级移位寄存器的后一级移位寄存器，第二时钟脉冲信号输入两级移位寄存器的前一级移位寄存器。并且第二时钟脉冲信号相对于所述第一时钟脉冲信号的延迟时间大于等于后一级移位寄存器的保持时间。
在其中一个实施例中，所述脉冲信号生成单元4包括第一输出单元41以及第二输出单元42，其中所述第一输出单元41用于对所述跳变信号进行N级逻辑翻转处理得到第一时钟脉冲信号(CKN2，CKP2)，N为大于等于1的整数；所述第二输出单元42用于对所述跳变信号进行M级逻辑翻转处理得到第二时钟脉冲信号(CKN1，CKP1)，M为大于等于1的整数，且M大于N。
需要说明的是，由于M大于N，因此在第二输出单元42对跳变信号进行处理生成第二时钟脉冲信号所用的时间要比在第一输出单元41对跳变信号进行处理生成第一时钟脉冲信号所用的时间要多，则多出来的该部分处理时间即为第二时钟脉冲信号相对于所述第一时钟脉冲信号的延迟时间，该延迟时间大于等于所述后一级移位寄存器的保持时间(即hold time)。
可选地，为了实现第一输出单元41将跳变信号进行N级逻辑翻转处理的功能，第一输出单元41包括N级反相器，以对跳变信号进行N次逻辑翻转，当N为奇数时，经过N级反相器逻辑翻转输出的第一时钟脉冲信号是与跳变信号反相的信号；当N为偶数时，经过N级反相器逻辑翻转输出的第一时钟脉冲信号是与跳变信号相同的信号。
可选地，为了实现第二输出单元42将跳变信号进行M级逻辑翻转处理的功能，第二输出单元包括M级反相器，以对跳变信号进行M次逻辑翻转，当M为奇数时，经过M级反相器逻辑翻转输出的第二时钟脉冲信号是与跳变信号反相的信号；当M为偶数时，经过M级反相器逻辑翻转输出的第二时钟脉冲信号是与跳变信号相同的信号。
在一个具体实施例中，N＝2且M＝4，因此该延迟时间为对跳变信号进行两次逻辑翻转也即反相处理的时间。此外，此时的第一时钟脉冲信号以及第二时钟脉冲信号均与处理之前的跳变信号相同，因此输入移位寄存器中的信号实际与跳变信号并无差异。
进一步地，本实施例中提供了一种具体的第一输出单元41以及第二输出单元42的电路结构，其中，所述第一输出单元41包括：第三反相器以及第四反相器，所述第三反相器包括第十一PMOS管Q11以及第十二NMOS管Q12，所述第十一PMOS管Q11的栅极与第十二NMOS管Q12的栅极连接并形成所述第三反相器的输入端，所述第十一PMOS管Q11的源极与电源连接，所述第十一PMOS管Q11的漏极与第十二NMOS管Q12的漏极连接并形成所述第三反相器的输出端，所述第十二NMOS管Q12的源极接地；所述第四反相器包括第十三PMOS管Q13以及第十四NMOS管Q14，所述第十三PMOS管Q13的栅极与第十四NMOS管Q14的栅极连接并形成所述第四反相器的输入端，所述第四反相器的输入端与所述第三反相器的输出端连接，所述第十三PMOS管Q13的源极与电源连接，所述第十三PMOS管Q13的漏极与第十四NMOS管Q14的漏极连接并形成所述第四反相器的输出端，所述第十四NMOS管Q14的源极接地。
其中，第一输出单元41的输入端也即第三反相器的输入端，所述第三反相器的输入端与所述信号跳变单元3的输出端连接。
可选地，该电路中可引出两路反相的第一脉冲时钟信号，且两路反相的第一时钟脉冲信号CKP2以及CKN2分别从第三反相器的输出端以及第四反相器的输出端向后一级移位寄存器的两个输入端输入。
所述第二输出单元42包括：第五反相器、第六反相器、第七反相器以及第八反相器；所述第五反相器包括第十五PMOS管Q15以及第十六NMOS管Q16，所述第十五PMOS管Q15的栅极与第十六NMOS管Q16的栅极连接并形成所述第五反相器的输入端，所述第十五PMOS管Q15的源极与电源连接，所述第十五PMOS管Q15的漏极与第十六NMOS管Q16的漏极连接并形成所述第五反相器的输出端，所述第十六NMOS管Q16的源极接地；
所述第六反相器包括第十七PMOS管Q17以及第十八NMOS管Q18，所述第十七PMOS管Q17的栅极与第十八NMOS管Q18的栅极连接并形成所述第六反相器的输入端，所述第六反相器的输入端与所述第五反相器的输出端连接，所述第十七PMOS管Q17的源极与电源连接，所述第十七PMOS管Q17的漏极与第十八NMOS管Q18的漏极连接并形成所述第六反相器的输出端，所述第十八NMOS管Q18的源极接地；
所述第七反相器包括第十九PMOS管Q19以及第二十NMOS管Q20，所述第十九PMOS管Q19的栅极与第二十NMOS管Q20的栅极连接并形成所述第七反相器的输入端，所述第七反相器的输入端与所述第六反相器的输出端连接，所述第十九PMOS管Q19的源极与电源连接，所述第十九PMOS管Q19的漏极与第二十NMOS管Q20的漏极连接并形成所述第七反相器的输出端，所述第二十NMOS管Q20的源极接地；
所述第八反相器包括第二十一PMOS管Q21以及第二十二NMOS管Q22，所述第二十一PMOS管Q21的栅极与第二十二NMOS管Q22的栅极连接并形成所述第八反相器的输入端，所述第八反相器的输入端与所述第七反相器的输出端连接，所述第二十一PMOS管Q21的源极与电源连接，所述第二十一PMOS管Q21的漏极与第二十二NMOS管Q22的漏极连接并形成所述第八反相器的输出端，所述第二十二NMOS管Q22的源极接地。
其中，第二输出单元42的输入端也即第五反相器的输入端，所述第五反相器的输入端与所述信号跳变单元3的输出端连接。可选地，该电路中可引出两路反相的第二脉冲时钟信号，且两路反相的第二时钟脉冲信号CKP1以及CKN1分别从第七反相器的输出端以及第八反相器的输出端向前一级移位寄存器的两个输入端输入。
参见图2，本实施例中的移位寄存器比如如果是上升沿触发，简单来说，由于第二时钟脉冲信号CKN1的上升沿相对于第一时钟脉冲信号CKN2的上升沿具有一个延迟时长，因此，在两级移位寄存器工作时，后一级移位寄存器首先被第一时钟脉冲信号的上升沿触发并工作，但由于前一级移位寄存器并未将数据信号(便于理解地，下面将其记为数据信号Dn)传入后一级移位寄存器，因此等待前一级移位寄存器对数据信号的输出。而当数据信号Dn的前一个数据信号Dn-1传输到前一级移位寄存器中，当输入前一级移位寄存器的第二时钟脉冲信号的上升沿到来时，前一级移位寄存器对Dn-1进行输出，当输入到后一级移位寄存器的第一时钟脉冲信号的上升沿到来时，后一级移位寄存器开始将对该Dn-1进行锁存，且从开始锁存到锁存结束的持续时间即为后一级移位寄存器的保持时间。当后一级移位寄存器将前一级移位寄存器输出的Dn-1锁存结束后，输入前一级移位寄存器的第二时钟脉冲信号再次迎来上升沿，前一级移位寄存器输出数据信号Dn，并在第一时钟脉冲信号再次迎来上升沿时后一级移位寄存器将Dn锁存，后一级移位寄存器锁存Dn的时间与后一级移位寄存器锁存Dn-1的时间相同，都是该后一级移位寄存器的保持时间，如此循环进行，使得后一级移位寄存器在锁存了前一级移位寄存器输出的全部数据信号后，完成两级移位寄存器对全部数据信号的存储。
由此可见，由于所述第二时钟脉冲信号相对于所述第一时钟脉冲信号的延迟时间大于等于所述后一级移位寄存器的保持时间，能够确保后一级移位寄存器的当前数据锁存完成后，下一个数据再输入进来，确保了当前数据的准确存储。可以理解是，第一输出单元和第二输出单元的延迟时长之差还可以大于两级移位寄存器中后一级移位寄存器的保持时间的时长。
接下来，结合图3以及图4，对本申请实施例中的一个优选的较完整的具体电路结构以及工作原理进行详细说明，应当理解，该优选的电路结构仅作为本申请的一个优选实施例，而不作为对本申请实施例中的限制。
该移位寄存时钟生成器的电路结构中，包括输入单元1、锁存单元2、信号跳变单元3、脉冲信号生成单元4，所述脉冲信号生成单元4包括第一输出单元41以及第二输出单元42。
所述输入单元1包括第一反相器以及第二反相器，其中第一反相器包括第七PMOS管，所述第七PMOS管Q7的栅极与第八NMOS管Q8的栅极连接并形成所述第一反相器的输入端，所述第七PMOS管Q7的源极与电源连接，所述第七PMOS管Q7的漏极与第八NMOS管Q8的漏极连接并形成所述第一反相器的输出端，所述第八NMOS管Q8的源极接地；所述第二反相器包括第九PMOS管Q9以及第十NMOS管Q10，所述第九PMOS管Q9的栅极与第十NMOS管Q10的栅极连接并形成所述第二反相器的输入端，所述第二反相器的输入端与所述第一反相器的输出端连接，所述第九PMOS管Q9的源极与电源连接，所述第九PMOS管Q9的漏极与第十NMOS管Q10的漏极连接并形成所述第二反相器的输出端，所述第十NMOS管Q10的源极接地；所述时钟源信号从所述第一反相器的输入端输入，所述第一反相器的输出端与信号跳变单元3的第一输入端连接，所述第二反相器的输出端与所述锁存单元2的第一输入端连接；所述锁存单元2的输出端与所述信号跳变单元3的第二输入端连接；
所述信号跳变单元3包括反馈子单元31以及切沿子单元32，所述切沿子单元31包括：第一PMOS管Q1、第二PMOS管Q2以及第四NMOS管Q4，所述第一PMOS管Q1的源极与电源连接，所述第一PMOS管Q1的漏极与第二PMOS管Q2的源极连接，所述第二PMOS管Q2的漏极与所述第四NMOS管Q4的漏极连接，所述第四NMOS管Q4的源极接地；所述第一PMOS管Q1的栅极形成所述信号跳变单元的第一输入端，所述第二PMOS管Q2的栅极与第四NMOS管Q4的栅极连接并形成所述信号跳变单元3的第二输入端；
所述反馈子单元32包括：第三PMOS管Q3、第五NMOS管Q5以及第六NMOS管Q6，第二十三PMOS管Q23、第二十四NMOS管Q24，所述第三PMOS管Q3的源极与电源连接，所述第三PMOS管Q3的栅极与所述第六NMOS管Q6的栅极连接，所述第三PMOS管Q3的漏极与所述第一PMOS管Q1的漏极连接；所述第五NMOS管Q5的漏极与所述第二NMOS管Q2的漏极连接，所述第五NMOS管Q5的栅极与所述第一PMOS管Q1的栅极连接，所述第五NMOS管的源极与所述第六NMOS管的漏极连接，所述第六NMOS管的源极接地；第二十三PMOS管Q23与第二十四NMOS管Q24的栅极均与第四NMOS管Q4的栅极连接，第二十三PMOS管Q23与第二十四NMOS管Q24的漏极相互连接，第二十三PMOS管Q23的源极与电源连接，第二十四NMOS管Q24的源极接地，第二十三PMOS管Q23与第二十四NMOS管Q24组成了一个反相器。连接第二十三PMOS管Q23与第二十四NMOS管Q24的漏极相互连接后又形成所述信号跳变单元3的输出端；
所述第一输出单元41包括第三反相器以及第四反相器，所述第三反相器包括第十一PMOS管Q11以及第十二NMOS管Q12，所述第十一PMOS管Q11的栅极与第十二NMOS管Q12的栅极连接并形成所述第三反相器的输入端，所述第十一PMOS管Q11的源极与电源连接，所述第十一PMOS管Q11的漏极与第十二NMOS管Q12的漏极连接并形成所述第三反相器的输出端，所述第十二NMOS管Q12的源极接地；所述第四反相器包括第十三PMOS管Q13以及第十四NMOS管Q14，所述第十三PMOS管Q13的栅极与第十四NMOS管Q14的栅极连接并形成所述第四反相器的输入端，所述第四反相器的输入端与所述第三反相器的输出端连接，所述第十三PMOS管Q13的源极与电源连接，所述第十三PMOS管Q13的漏极与第十四NMOS管Q14的漏极连接并形成所述第四反相器的输出端，所述第十四NMOS管Q14的源极接地；所述第三反相器的输入端与所述信号跳变单元3的输出端连接，所述后一级移位寄存器与所述第三反相器的输出端以及所述第四反相器的输出端连接；
所述第二输出单元42包括：第五反相器、第六反相器、第七反相器以及第八反相器；所述第五反相器包括第十五PMOS管Q15以及第十六NMOS管Q16，所述第十五PMOS管Q15的栅极与第十六NMOS管Q16的栅极连接并形成所述第五反相器的输入端，所述第十五PMOS管Q15的源极与电源连接，所述第十五PMOS管Q15的漏极与第十六NMOS管Q16的漏极连接并形成所述第五反相器的输出端，所述第十六NMOS管Q16的源极接地；
所述第六反相器包括第十七PMOS管Q17以及第十八NMOS管Q18，所述第十七PMOS管Q17的栅极与第十八NMOS管Q18的栅极连接并形成所述第六反相器的输入端，所述第六反相器的输入端与所述第五反相器的输出端连接，所述第十七PMOS管Q17的源极与电源连接，所述第十七PMOS管Q17的漏极与第十八NMOS管Q18的漏极连接并形成所述第六反相器的输出端，所述第十八NMOS管Q18的源极接地；
所述第七反相器包括第十九PMOS管Q19以及第二十NMOS管Q20，所述第十九PMOS管Q19的栅极与第二十NMOS管Q20的栅极连接并形成所述第七反相器的输入端，所述第七反相器的输入端与所述第六反相器的输出端连接，所述第十九PMOS管Q19的源极与电源连接，所述第十九PMOS管Q19的漏极与第二十NMOS管Q20的漏极连接并形成所述第七反相器的输出端，所述第二十NMOS管Q20的源极接地；
所述第八反相器包括第二十一PMOS管Q21以及第二十二NMOS管Q22，所述第二十一PMOS管Q21的栅极与第二十二NMOS管Q22的栅极连接并形成所述第八反相器的输入端，所述第八反相器的输入端与所述第七反相器的输出端连接，所述第二十一PMOS管Q21的源极与电源连接，所述第二十一PMOS管Q21的漏极与第二十二NMOS管Q22的漏极连接并形成所述第八反相器的输出端，所述第二十二NMOS管Q22的源极接地；所述第五反相器的输入端与所述信号跳变单元3的输出端连接，所述前一级移位寄存器与所述第七反相器的输出端以及所述第八反相器的输出端连接。
下面以上述具体的电路结构进行示例性原理说明。
为了便于观看，下面对各PMOS管以及各NMOS管仅用其标号代替，例如，用“Q1”代表“第一PMOS管Q1”，用“Q8”代表“第八NMOS管Q8”，其余以此类推。
该具体电路结构中，当时钟源信号CLK上升沿到来时：CLK为高电平(用CLK＝1来表示)，第一反相器中的Q8导通，高电平被反相并输出为下降沿信号使得第二电平信号(记为S2)为低电平(记为S2＝0)，下降沿信号从第一反相器的输出端传到信号跳变单元的第一输入端，即Q1的栅极，由于Q1为PMOS管，因此S2＝0使Q1导通、Q5关断，由于此时锁存单元的输出为低电平，因此Q2导通，进而使得输入到Q23、Q24栅极的信号为高电平，使得Q24导通，从而使得信号跳变单元的输出端输出的跳变信号为下降沿信号(即第三电平信号，低电平，记为S3＝0)，为此，导致Q6断开，同时使得Q3导通，该S3＝0输入到第一输出单元41，导致Q11导通，为此，Q14导通，从而使得CKN2输出下降沿(CKN2＝0)，CKP2输出上升沿(CKP2＝1)；该S3＝0输入到第二输出单元42，经过第五、第六、第七以及第八反相器共四个反相器的反相，与第一输出单元输出的CKN2、CKP2相比，第二输出单元输出的CKN1将延迟一定时间后出现下降沿，而CKP1将延迟一定时间出现上升沿。
当时钟源信号CLK上升沿到来时的情形，第一反相器输出的下降沿信号输入进第二反相器，使得Q9导通，再次被反相成上升沿信号(即第一电平信号，高电平，记为S1＝1)，该上升沿信号(即第一电平信号，高电平)从锁存单元2的第一输入端输入进锁存单元2，并被锁存为高电平信号1，并在未被触发前，保证时钟脉冲信号的后沿(下降沿或者上升沿)不会提前发生变化，从而避免了生成的第一和第二脉冲信号的脉冲宽度过窄。另外，信号跳变单元3输出的下降沿信号(即第三电平信号，低电平)从其输出端直接输入到锁存单元2的第二输入端，锁存单元2被触发，从而将锁存的高电平信号从锁存单元的输出端持续输出到信号跳变单元。此时，锁存单元2输出的高电平进而使得Q4导通、Q2关闭，高电平信号被反相为低电平信号，使得Q23导通，信号跳变单元3输出端输出跳变信号为上升沿信号(即第四电平信号，高电平，记为S4＝1)，进而Q3断开，Q6导通，此时第一输出单元41根据该跳变信号输出的CKN2为上升沿(变为高电平，CKN2＝1)，CKP2为下降沿(变为低电平，CKP2＝0)；第二输出单元42输出的CKN1为上升沿(变为高电平，CKN1＝1)，CKP1为下降沿(变为低电平，CKP1＝0)。
参见上述过程可见，当CLK的上升沿到来时，由于Q3、Q2导通，Q24也导通，从而形成了反馈回路，使得S3被锁定为0，而并非由于CLK变成上升沿，使得S2＝0，引起Q1导通所致；当Q2关闭，Q4导通，从而产生S4＝1。
在下一个CLK的上升沿到来前，跳变信号会一直保持上升沿后的高电平不变，进而使得第一输出单元41输出的CKN2、CKP2以及第二输出单元42输出的CKN1、CKP1不受CLK下降沿的影响。另外，当FB恢复，即FB＝0，使得S4变为高电平，即S4＝1，经过相同的延时时间后，从而重置了锁存单元，使得锁存单元内部复位等待下一次CLK中高电平的到达。
参照图5，示出了该电路结构中一个可选的第一时钟脉冲信号以及第二脉冲时钟信号的时序图，其中，第一时钟脉冲信号CKN2相对于时钟源信号CLK来说，相当于时钟源信号CLK被切除以得到第一时钟脉冲信号CKN2的上升沿，而第二时钟脉冲信号CKN1上升沿相对于与第一时钟脉冲信号CKN2上升沿存在延迟，从而满足了两级移位寄存器的移位要求。
由此可见，在CLK上升沿以及高电平期间，信号跳变单元3输出的跳变信号，是将时钟源信号CKN的下降沿提前了的跳变信号，也即切除了该时钟源信号的下降沿，从而控制第一输出单元41输出的第一时钟脉冲信号以及第二输出单52元输出的第二时钟脉冲信号的脉冲宽度。
进一步，由于第一输出单元41输出的CKN2以及CKP2输入到两级移位寄存器的后一级移位寄存器，第二输出单元42输出的CKN1以及CKP1输入到两级移位寄存器的前一级移位寄存器，且CKN1以及CKP1相对于CKN2以及CKP2的延迟时间大于等于后一级移位寄存器的保持时间，使得数据能够准确地从前一级移位寄存器移到后一级移位寄存器。
综合以上本实施例中的内容可以看出，本申请实施例中的移位寄存时钟生成器，由于其锁存单元可以对第一电平信号进行锁存，并在接收到第一电平信号之前对第二电平信号进行逻辑处理得到第三电平信号，并在接收到释放的第一电平信号时对第一电平信号进行逻辑处理得到第四电平信号，以生成跳变信号，其中第一电平信号与第二电平信号互为反相信号，第三电平信号与第四电平信号互为反相信号，其脉冲信号生成单元可以根据跳变信号生成第一时钟脉冲信号以及第二时钟脉冲信号，第一时钟脉冲信号输入到两级移位寄存器中的后一级移位寄存器，第二时钟脉冲信号输入到两级移位寄存器中的前一级移位寄存器，第二时钟脉冲信号相对于第一时钟脉冲信号的延迟时间大于等于后一级移位寄存器的保持时间，使得对第一时钟脉冲信号以及第二时钟脉冲信号的脉冲宽度进行合理的调整，能够满足两级移位寄存器对脉冲宽度的需求，进而能够使得两级移位寄存器能够对数据信号进行准确存储。
本申请实施例还提供一种数据运算单元，图6为本申请实施例中数据运算单元的结构示意图。如图6所示，数据运算单元500包括控制电路501、运算电路502以及多个时钟电路503。控制电路501对时钟电路503进行控制，以使得时钟电路503生成预设脉冲宽度的时钟脉冲信号，运算电路502根据时钟脉冲信号对数据进行运算处理。其中，时钟电路503为上述任一实施例中的时钟电路。
本申请实施例还提供一种芯片，图7为本申请实施例中芯片的结构示意图。如图7所示，芯片600包括控制单元601，以及一个或多个数据运算单元500。控制单元601向数据运算单元500输入数据并将数据运算单元500输出的数据进行处理。
本申请实施例还提供一种算力板，图8为本申请实施例中算力板的结构示意图。如图8所示，每一个算力板700上包括一个或多个芯片600，对电子设备下发的工作数据进行运算。
本申请实施例还提供一种电子设备。图9为本申请实施例中电子设备的结构示意图。如图9所示，每一个电子设备800包括连接板801、控制板802、散热器803、电源板804，以及一个或多个算力板700。控制板802通过连接板801与算力板700连接，散热器803设置在算力板700的周围。电源板804用于向连接板801、控制板802、散热器803以及算力板700提供电源。
在本公开的各种实施方式中所使用的表述“第一”、“第二”、“第一”或“第二”可修饰各种部件而与顺序和/或重要性无关，但是这些表述不限制相应部件。以上表述仅配置为将元件与其它元件区分开的目的。例如，第一用户设备和第二用户设备表示不同的用户设备，虽然两者均是用户设备。例如，在不背离本公开的范围的前提下，第一元件可称作第二元件，类似地，第二元件可称作第一元件。
当一个元件(例如，第一元件)称为与另一元件(例如，第二元件)“(可操作地或可通信地)联接”或“(可操作地或可通信地)联接至”另一元件(例如，第二元件)或“连接至”另一元件(例如，第二元件)时，应理解为该一个元件直接连接至该另一元件或者该一个元件经由又一个元件(例如，第三元件)间接连接至该另一个元件。相反，可理解，当元件(例如，第一元件)称为“直接连接”或“直接联接”至另一元件(第二元件)时，则没有元件(例如，第三元件)插入在这两者之间。
以上描述仅为本申请的较佳实施例以及对所运用技术原理的说明。本领域技术人员应当理解，本申请中所涉及的保护范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离本申请构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本申请中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。
Claims (10)
1.一种移位寄存时钟生成器，其特征在于，包括：
锁存单元，用于对第一电平信号进行锁存，并释放锁存的所述第一电平信号；
信号跳变单元，用于在所述锁存单元接收到所述第一电平信号之前对第二电平信号进行逻辑处理得到第三电平信号，并在接收到释放的所述第一电平信号时对所述第一电平信号进行逻辑处理得到第四电平信号，以生成跳变信号，其中所述第一电平信号与所述第二电平信号互为反相信号，所述第三电平信号与所述第四电平信号互为反相信号；
脉冲信号生成单元，用于根据所述跳变信号生成第一时钟脉冲信号以及第二时钟脉冲信号，所述第一时钟脉冲信号输入到两级移位寄存器中的后一级移位寄存器，所述第二时钟脉冲信号输入到所述两级移位寄存器中的前一级移位寄存器，所述第二时钟脉冲信号相对于所述第一时钟脉冲信号的延迟时间大于等于所述后一级移位寄存器的保持时间。
2.根据权利要求1所述的移位寄存时钟生成器，其特征在于，所述第一电平信号为高电平信号，所述第二电平信号为低电平信号；且所述第三电平信号为高电平信号，第四电平信号为低电平信号。
3.根据权利要求1所述的移位寄存时钟生成器，其特征在于，所述信号跳变单元包括反馈子单元以及切沿子单元，所述反馈子单元用于保持所述第四电平信号，所述切沿子单元用于对第一电平信号进行切沿得到所述第四电平信号。
4.根据权利要求1所述的移位寄存时钟生成器，其特征在于，所述脉冲信号生成单元包括第一输出单元以及第二输出单元，其中：
所述第一输出单元用于对所述跳变信号进行N级逻辑翻转处理得到第一时钟脉冲信号，N为大于等于1的整数；
所述第二输出单元，用于对所述跳变信号进行M级逻辑翻转处理得到第二时钟脉冲信号M为大于等于1的整数，且M大于N。
5.根据权利要求1所述的移位寄存时钟生成器，其特征在于，还包括：输入单元，用于根据时钟源信号生成所述第一电平信号以及所述第二电平信号。
6.根据权利要求5所述的移位寄存时钟生成器，其特征在于，所述输入单元进一步用于通过对所述时钟源信号进行偶数次翻转得到第一电平信号以及对所述时钟源信号进行奇数次翻转得到第二电平信号。
7.根据权利要求6所述的移位寄存时钟生成器，其特征在于，所述输入单元包括H级反相器，所述H级反相器中的R级反相器对所述时钟源信号进行偶数次反相处理，得到第一电平信号；所述H级反相器中的S级反相器对所述时钟源信号进行奇数次反相处理，得到第二电平信号；
H为大于或等于2的正整数，R、S为大于或等于1的正整数，其中，若H为偶数，则S小于H，且R小于或等于H；若H为奇数，则R小于H，且S小于或等于H。
8.一种数据运算单元，包括互联连接的控制电路、运算电路以及时钟电路，所述时钟电路为权利要求1-7任一项所述的移位寄存时钟生成器。
9.一种芯片，其特征在于，包括至少一个如权利要求8所述的数据运算单元。
10.一种电子设备，其特征在于，包括至少一个如权利要求9所述的芯片。
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Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19707512C1 (de) * | 1997-02-25 | 1998-08-27 | Siemens Ag | Verfahren und Vorrichtung zum Regenerieren/Substituieren eines Taktpulses auf einen Ausgangspuls |
| JPH11203859A (ja) * | 1998-01-06 | 1999-07-30 | Fujitsu Ltd | クロック同期型メモリ装置及びそのスケジューラ回路 |
| JP2003133916A (ja) * | 2001-10-23 | 2003-05-09 | Matsushita Electric Ind Co Ltd | パルストリガ型ラッチを用いたデータ処理装置 |
| CN1945489A (zh) * | 2005-10-06 | 2007-04-11 | 三洋电机株式会社 | 串行数据输入系统 |
| CN102136246A (zh) * | 2010-12-23 | 2011-07-27 | 友达光电股份有限公司 | 移位缓存器的时钟信号供应方法与电路 |
| US20170004888A1 (en) * | 2015-06-30 | 2017-01-05 | Boe Technology Group Co., Ltd. | Shift register and method for driving the same, gate driving circuit and display device |
| CN217643313U (zh) * | 2022-05-23 | 2022-10-21 | 北京源启先进微电子有限公司 | 移位寄存时钟生成器、数据运算单元及芯片 |
-
2022
- 2022-05-23 CN CN202210565213.3A patent/CN114815963A/zh active Pending
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19707512C1 (de) * | 1997-02-25 | 1998-08-27 | Siemens Ag | Verfahren und Vorrichtung zum Regenerieren/Substituieren eines Taktpulses auf einen Ausgangspuls |
| JPH11203859A (ja) * | 1998-01-06 | 1999-07-30 | Fujitsu Ltd | クロック同期型メモリ装置及びそのスケジューラ回路 |
| JP2003133916A (ja) * | 2001-10-23 | 2003-05-09 | Matsushita Electric Ind Co Ltd | パルストリガ型ラッチを用いたデータ処理装置 |
| CN1945489A (zh) * | 2005-10-06 | 2007-04-11 | 三洋电机株式会社 | 串行数据输入系统 |
| CN102136246A (zh) * | 2010-12-23 | 2011-07-27 | 友达光电股份有限公司 | 移位缓存器的时钟信号供应方法与电路 |
| US20170004888A1 (en) * | 2015-06-30 | 2017-01-05 | Boe Technology Group Co., Ltd. | Shift register and method for driving the same, gate driving circuit and display device |
| CN217643313U (zh) * | 2022-05-23 | 2022-10-21 | 北京源启先进微电子有限公司 | 移位寄存时钟生成器、数据运算单元及芯片 |
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