KR20080108859A - 내부 클럭 드라이버 회로 - Google Patents

내부 클럭 드라이버 회로 Download PDF

Info

Publication number
KR20080108859A
KR20080108859A KR1020070056941A KR20070056941A KR20080108859A KR 20080108859 A KR20080108859 A KR 20080108859A KR 1020070056941 A KR1020070056941 A KR 1020070056941A KR 20070056941 A KR20070056941 A KR 20070056941A KR 20080108859 A KR20080108859 A KR 20080108859A
Authority
KR
South Korea
Prior art keywords
clock
rising
node
pull
delay
Prior art date
Application number
KR1020070056941A
Other languages
English (en)
Other versions
KR100911190B1 (ko
Inventor
이강열
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020070056941A priority Critical patent/KR100911190B1/ko
Priority to US11/966,225 priority patent/US7652514B2/en
Priority to JP2008022072A priority patent/JP2008306697A/ja
Publication of KR20080108859A publication Critical patent/KR20080108859A/ko
Application granted granted Critical
Publication of KR100911190B1 publication Critical patent/KR100911190B1/ko
Priority to US12/573,624 priority patent/US7990197B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H11/00—Networks using active elements
    • H03H11/02—Multiple-port networks
    • H03H11/26—Time-delay networks
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/10—Distribution of clock signals, e.g. skew
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/04—Modifications for accelerating switching

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Computing Systems (AREA)
  • General Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Dram (AREA)
  • Pulse Circuits (AREA)
  • Electronic Switches (AREA)
  • Logic Circuits (AREA)

Abstract

본 발명의 내부 클럭 드라이버 회로는 라이징 클럭과 폴링 클럭을 지연시켜 지연 라이징 클럭과 지연 폴링 클럭을 출력하는 지연부; 라이징 클럭, 폴링 클럭 및 지연 라이징 클럭을 입력받아 조합하여 라이징 디엘엘 클럭을 출력하는 라이징 디엘엘 클럭 생성부; 및 라이징 클럭, 폴링 클럭 및 지연 폴링 클럭을 입력받아 조합하여 폴링 디엘엘 클럭을 출력하는 폴링 디엘엘 클럭 생성부를 포함한다.
디엘엘, 클럭 드라이버, 고주파수

Description

내부 클럭 드라이버 회로{Internal Clock Driver Circuit}
도 1은 종래 기술에 따른 디엘엘 클럭 드라이버 회로도,
도 2는 도 1에 도시한 디엘엘 클럭 드라이버 회로의 타이밍도,
도 3은 종래 기술에 따른 또다른 디엘엘 클럭 드라이버 회로도,
도 4는 도 3에 도시한 디엘엘 클럭 드라이버 회로의 타이밍도,
도 5는 본 발명에 따른 디엘엘 클럭 드라이버 회로의 블록도,
도 6은 도 5에 도시한 지연부의 일 실시예를 나타낸 상세 회로도,
도 7은 도 5에 도시한 지연부의 다른 실시예를 나타낸 상세 회로도,
도 8은 도 5에 도시한 라이징 디엘엘 클럭 생성부의 상세 블록도,
도 9는 도 8에 도시한 풀업부의 상세 회로도,
도 10은 도 8에 도시한 풀다운부의 상세 회로도,
도 11은 도 8에 도시한 래치부의 상세 회로도,
도 12는 도 5에 도시한 폴링 디엘엘 클럭 생성부의 상세 블록도,
도 13은 도 12에 도시한 풀업부의 상세 회로도,
도 14는 도 12에 도시한 풀다운부의 상세 회로도,
도 15는 도 12에 도시한 래치부의 상세 회로도,
도 16은 도 5에 도시한 디엘엘 클럭 드라이버의 상세 회로도,
도 17은 도 16에 도시한 디엘엘 클럭 드라이버의 타이밍도,
도 18은 도 16에 도시한 디엘엘 클럭 드라이버의 타이밍도,
도 19는 도 16에 도시한 디엘엘 클럭 드라이버의 타이밍도,
도 20은 도 16에 도시한 디엘엘 클럭 드라이버의 타이밍도이다.
<도면의 주요 부분에 대한 부호 설명>
100: 지연부 200 : 라이징 디엘엘 클럭 생성부
210,310 : 제1 풀업부 220,320 : 제1 풀다운부
230, 330 : 제1 래치부
300 : 폴링 디엘엘 클럭 생성부
본 발명은 반도체 집적 회로에 관한 것으로, 구체적으로는 내부 클럭 드라이버 회로에 관한 것이다.
이하 내부 클럭 드라이버 중 디엘엘(Delay Locked Loop:DLL) 클럭 드라이버 회로의 경우를 예로 들어 설명하겠다.
도 1은 종래 기술에 따른 디엘엘 클럭 드라이버 회로도이다.
도 1에 도시한 디엘엘 클럭 드라이버 회로는 제1 펄스 생성부(1)와 제2 펄스 생성부(2)로 구성될 수 있다.
상기 제1 펄스 발생부(1)는 제1 지연부(1-1), 인버터(IV1) 및 낸드게이트(ND1)로 구현할 수 있다. 상기 제2 펄스 발생부(2)는 제2 지연부(2-1), 인버터(IV2) 및 낸드게이트(ND2)로 구현할 수 있다.
상기 제1 펄스 발생부(1)는 라이징 클럭(RCK)을 입력 받아 소정 펄스폭을 갖는 라이징 디엘엘 클럭(RCKDLL)을 생성한다. 또한, 상기 제2 펄스 발생부(2)는 폴링 클럭(FCK)을 입력 받아 상기 소정 펄스 폭을 갖는 폴링 디엘엘 클럭(FCKDLL)을 생성한다.
도 2는 도 1에 도시한 디엘엘 클럭 드라이버 회로의 타이밍도이다.
상기 라이징 디엘엘 클럭(RCKDLL)과 상기 폴링 디엘엘 클럭(FCKDLL)은 일반적으로 오버랩되지 않는다. 또한, 상기 라이징 디엘엘 클럭(RCKDLL)과 상기 폴링 디엘엘 클럭(FCKDLL)은 상기 라이징 클럭(RCK)에 비해 작은 펄스 폭을 갖는다.
디엘엘 클럭 드라이빙을 위한 기본적인 제한 조건은 소정의 라이징 에지에서 데이터 출력을 위한 라이징 디엘엘 클럭(RCKDLL)과 폴링 에지에서 데이터 출력을 위한 폴링 디엘엘 클럭(FCKDLL)이 절대로 겹치지 말아야 하며, 각 디엘엘 클럭(RCKDLL,FCKDLL)의 상승 에지는 절대로 보존되어야 한다는 것이다. 이 두가지 제한 조건 중 한가지라도 만족하지 못하면, 상기 라이징 디엘엘 클럭(RCKDLL)과 상기 폴링 디엘엘 클럭(FCKDLL)에 따라 출력되는 반도체 집적 회로의 데이터(DQ) 및 데이터 스트로브 펄스(DQS)의 출력은 왜곡되고, 고주파수에서 정상적인 동작을 하지 못하게 된다. 그런데 입력 신호인 상기 라이징 클럭(RCK)과 상기 폴링 클럭(FCK)은 각각의 상승 에지에서만 유효한 값이며 그 펄스폭은 변할 수 있고 심지어 두개의 입력 신호(RCK,FCK)가 겹치는 경우도 생기기 때문에 이러한 신호(RCKDLL,FCKDLL)의 겹침을 방지할 수 있는 회로가 필요하다.
도 1에 도시한 디엘엘 클럭 드라이버는 내부적으로 정해진 소정 폭을 갖는 펄스를 생성해서 사용하기 때문에 동작 주파수가 느릴 경우에는 소정의 2개의 디엘엘 클럭(RCKDLL,FCKDLL)의 겹침 현상도 발생하지 않고, 두개의 디엘엘 클럭(RCKDLL,FCKDLL)의 상승 에지들도 잘 보존된다. 그러나, 입력 신호인 상기 라이징 클럭(RCK)과 상기 폴링 클럭(FCK)의 펄스폭이 내부에서 정한 딜레이 회로(상기 제1 지연부(1-1), 상기 제2 지연부(2-1))에 의한 펄스폭과 같거나 작아지는 순간부터 출력 신호에 왜곡이 생기고 겹침 현상이 생긴다.
도 3은 종래 기술에 따른 또다른 디엘엘 클럭 드라이버 회로도이다.
도 3에 도시한 디엘엘 클럭 드라이버 회로는 제1 펄스 발생부(3), 제2 펄스 발생부(4), 제1 래치부(5) 및 제2 래치부(6)로 구성된다.
상기 제1,제2 펄스 발생부(3,4)는 도 1에 도시한 제1,제2 펄스 발생부(1,2)와 그 구성이 같다. 상기 제1 래치부(5)는 제3,제4 낸드 게이트(ND3,ND4)와 제3 인버터(IV3)로 구성할 수 있고, 상기 제2 래치부(6)는 제5,제6 낸드 게이트(ND5,ND6)와 제3 인버터(IV4)로 구성할 수 있다.
도 3에 도시한 디엘엘 클럭 드라이버는 고주파수의 용도로 사용되는 것으로 상기 제1, 제2 펄스 발생부(3,4)의 출력을 상기 제1, 제2 래치부(5,6)에 입력하므로 오버랩이 되지 않는 상기 라이징 디엘엘 클럭(RCKDLL)과 상기 폴링 디엘엘 클럭(FCKDLL)을 출력한다.
도 4는 도 3에 도시한 디엘엘 클럭 드라이버 회로의 타이밍도이다.
상기 제1 펄스 발생부(3)의 출력(RCKPB)은 상기 라이징 클럭(RCK)이 인에이블됨에 따라 디스에이블되고, 상기 지연 라이징 클럭(RCKDB)이 디스에이블됨에 따라 인에이블된다. 또한, 상기 제2 펄스 발생부(4)의 출력은 상기 폴링 클럭(FCK)이 인에이블됨에 따라 디스에이블되고, 상기 지연 폴링 클럭(RCKDB)가 디스에이블됨에 따라 인에이블된다.
따라서, 상기 라이징 디엘엘 클럭(RCKDLL)은 상기 제1 펄스 발생부(3)의 출력(RCKPB)이 디스에이블됨에 따라 인에이블되고 상기 제2 펄스 발생부(4)의 출력(FCKPB)이 디스에이블됨에 따라 디스에이블된다.
또한, 상기 폴링 디엘엘 클럭(FCKDLL)은 상기 제2 펄스 발생부(4)의 출력(FCKPB)이 디스에이블됨에 따라 인에이블되고 상기 제1 펄스 발생부(3)의 출력(RCKPB)이 디스에이블됨에 따라 디스에이블된다.
따라서, 도 3에 도시된 디엘엘 클럭 드라이버는 오버랩되지 않은 상기 라이징 디엘엘 클럭(RCKDLL)과 상기 폴링 디엘엘 클럭(FCKDLL)을 출력한다.
그러나, 도 3에 도시된 디엘엘 클럭 드라이버 역시 한정된 영역이긴 하지만 내부적으로 특정 구간동안 정해진 펄스(상기 제1 펄스 생성부(3), 상기 제2 펄스 생성부(4))를 생성하여 사용한다.
도 1 및 도 3에 도시된 디엘엘 클럭 드라이버는 모두 상기 디엘엘 클럭(RCKDLL,FCKDLL)의 겹침 방지 및 상승 에지 보존을 위하여 입력 신호(RCK,FCK)로부터 내부에서 펄스를 생성하여 사용한다. 이렇게 내부에서 펄스를 생성하여 사용 하면 입력 신호(RCK,FCK)의 폭과 내부 펄스의 폭이 같아지는 주파수까지만 동작을 보증할 수 있고, 상기 입력 신호(RCK,FCK)의 폭이 내부 펄스의 폭보다 작아지는 경우는 출력 데이터에 왜곡이 생길 가능성이 있다. 이러한 종래의 디엘엘 클럭 드라이버는 주파수에 한계를 가지고 있으며, 또한 트랜지스터의 성능이 저하될 경우 내부 펄스의 상승 및 하강 기울기가 커져 완전한 펄스가 생성되지 않거나 펄스가 아예 사라져 오동작을 유발할 수 있는 단점이 있다.
즉, 상기 라이징 디엘엘 클럭(RCKDLL)과 상기 폴링 디엘엘 클럭(FCKDLL)이 전송되는 배선은 반도체 집적 회로 전체에 연결되기 때문에 그 신호 라인의 캐패시턴스 등의 영향은 상당하다. 또한, 공정 변수 등으로 트랜지스터의 특성이 변동되는 경우, 상기 라이징 디엘엘 클럭(RCKDLL)과 상기 폴링 디엘엘 클럭(FCKDLL)의 라이징 타임과 폴링 타임이 길어져서(각 신호의 천이되는 속도가 느려지므로), 심지어 상기 라이징 디엘엘 클럭(RCKDLL)과 상기 폴링 디엘엘 클럭(FCKDLL)의 펄스 폭이 없어지는 문제점이 생길 수 있다.
본 발명은 상술한 문제점을 해결하기 위해 안출된 것으로 동작 주파수의 제한 없이 라이징 디엘엘 클럭과 폴링 디엘엘 클럭의 오버랩이 없는 내부 클럭 드라이버 회로를 제공하는데 목적이 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 내부 클럭 드라이버 회로는 라이징 클럭과 폴링 클럭을 지연시켜 지연 라이징 클럭과 지연 폴링 클럭을 출력하 는 지연부; 상기 라이징 클럭, 상기 폴링 클럭 및 상기 지연 라이징 클럭을 입력받아 조합하여 라이징 디엘엘 클럭을 출력하는 라이징 디엘엘 클럭 생성부; 및 상기 라이징 클럭, 상기 폴링 클럭 및 상기 지연 폴링 클럭을 입력받아 조합하여 폴링 디엘엘 클럭을 출력하는 폴링 디엘엘 클럭 생성부를 포함한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 5는 본 발명에 따른 디엘엘 클럭 드라이버 회로의 블록도이다.
도시한 것과 같이, 본 발명에 따른 디엘엘 클럭 드라이버 회로는 지연부(100), 라이징 디엘엘 클럭 생성부(200) 및 폴링 디엘엘 클럭 생성부(300)로 구성된다.
상기 지연부(100)는 라이징 클럭(RCK)과 폴링 클럭(FCK)을 지연시켜 지연 라이징 클럭(RCKDB)과 지연 폴링 클럭(FCKDB)을 출력한다. 상기 지연부(100)는 상기 라이징 클럭(RCK)과 상기 폴링 클럭(FCK)을 상기 소정 시간 지연시키는 일반적인 지연 회로로 구현할 수 있다.
상기 라이징 클럭(RCK)과 상기 폴링 클럭(FCK)은 주기가 같은 클럭으로, 그 위상차가 다른 신호이다. 예를 들면, 상기 라이징 클럭(RCK)과 상기 폴링 클럭(FCK)은 디엘엘 회로에서 생성된 디엘엘 클럭의 위상을 스플릿(split)한 상보적인 두 신호 일 수 있고, 또는 두 신호가 반도체 집적 회로 내의 신호 라인을 통해 전달되다가 그 위상차가 변동된 신호일 수 있다. 즉, 상기 라이징 클럭의 하이 레벨인 구간과 상기 폴링 클럭의 하이 레벨인 구간이 겹치는 경우도 있다.
상기 라이징 디엘엘 클럭 생성부(200)는 상기 라이징 클럭(RCK)과 상기 폴링 클럭(FCK)과 상기 지연 라이징 클럭(RCKDB)을 입력받아 조합하여 라이징 디엘엘 클럭(RCKDLL)을 출력한다. 상기 라이징 디엘엘 클럭 생성부(200)는 상기 지연 라이징 클럭(RCKDB)에 의해 스위칭 제어되는 풀업부 및 풀다운부를 통해 상기 라이징 디엘엘 클럭(RCKDLL)을 출력한다.
상기 폴링 디엘엘 클럭 생성부(300)는 상기 라이징 클럭(RCK)과 상기 폴링 클럭(FCK)과 상기 지연 폴링 클럭(FCKDB)을 입력받아 조합하여 폴링 디엘엘 클럭(FCKDLL)을 출력한다. 상기 폴링 디엘엘 클럭 생성부(300)는 상기 지연 폴링 클럭(FCKDB)에 의해 스위칭 제어되는 풀업부 및 풀다운부를 통해 상기 폴링 디엘엘 클럭(FCKDLL)을 출력한다.
상기 라이징 디엘엘 클럭 생성부(200)는 상기 라이징 클럭(RCK)과 상기 지연 라이징 클럭(RCKDB)이 둘다 인에이블되면 인에이블되고, 상기 폴링 클럭(FCK)의 반전 신호와 상기 지연 라이징 클럭(RCKDB)이 둘다 디스에이블되면 디스에이블되는 라이징 디엘엘 클럭(RCKDLL)을 출력한다. 즉, 상기 라이징 클럭(RCK)과 상기 지연 라이징 클럭(RCKDB) 중 어느 하나라도 디스에이블된 경우, 상기 라이징 디엘엘 클럭(RCKDLL)은 인에이블되지 않는다. 또한, 상기 폴링 클럭(FCK)의 반전 신호와 상기 지연 라이징 클럭(RCKDB)이 어느 하나라도 인에이블된 경우, 상기 라이징 디엘엘 클럭(RCKDLL)은 디스에이블되지 않는다. 상기 라이징 디엘엘 클럭 생성부(200)는 상기 라이징 클럭(RCK), 상기 폴링 클럭(FCK) 및 상기 지연 라이징 클럭(RCKDB)을 입력받아 상기 라이징 디엘엘 클럭(RCKDLL)을 출력하는 로직 게이트들과 트랜지 스터를 사용하여 구현할 수 있다.
상기 폴링 디엘엘 클럭 생성부(300)는 상기 폴링 클럭(FCK)과 상기 지연 폴링 클럭(FCKDB)이 둘다 인에이블되면 인에이블되고, 상기 라이징 클럭(RCK)의 반전 신호(RCKB)와 상기 지연 폴링 클럭(FCKDB)이 둘다 디스에이블되면 디스에이블되는 폴링 디엘엘 클럭(FCKDLL)을 출력한다. 즉, 상기 폴링 클럭(FCK)과 상기 지연 폴링 클럭(FCKDB) 중 어느 하나라도 디스에이블된 경우, 상기 폴링 디엘엘 클럭(FCKDLL)은 인에이블되지 않는다. 또한, 상기 라이징 클럭(RCK)의 반전 신호와 상기 지연 폴링 클럭(FCKDB)이 어느 하나라도 인에이블된 경우, 상기 폴링 디엘엘 클럭(FCKDLL)은 디스에이블되지 않는다. 상기 폴링 디엘엘 클럭 생성부(300)는 상기 라이징 클럭(RCK), 상기 폴링 클럭(FCK) 및 상기 지연 폴링 클럭(FCKDB)을 입력받아 상기 폴링 디엘엘 클럭(FCKDLL)을 출력하는 로직 게이트들과 트랜지스터를 사용하여 구현할 수 있다.
본 발명은 종래 기술이 가지는 내부 펄스에 따른 동작 주파수의 한계를 극복하기 위하여, 내부 펄스 폭을 생성하지 않고, 디엘엘 클럭(RCKDLL,FCKDLL)의 겹침 방지 및 상승 에지를 보존할 수 있다.
도 6은 도 5에 도시된 상기 지연부(100)의 상세 블록도이다.
상기 지연부(100)는 제1 지연부(110) 및 제2 지연부(120)를 포함한다.
상기 제1 지연부(110)는 상기 라이징 클럭(RCK)을 지연시켜 상기 지연 라이징 클럭(RCKDB)을 출력한다. 상기 제2 지연부(120)는 상기 폴링 클럭(FCK)을 지연시켜 상기 지연 폴링 클럭(FCKDB)을 출력한다. 상기 제1 지연부(110) 및 상기 제2 지연부(120)는 상기 소정 시간을 지연시키는 지연 회로로 구성할 수 있다. 상기 제1 지연부(110)는 제 1 시간을 지연시키는 지연 회로로 구성할 수 있고, 상기 제 2 지연부(120)는 제2 시간을 지연시키는 지연 회로로 구성할 수 있다. 상기 제1 지연부(110)와 상기 제2 지연부(120)는 상기 제 1 시간과 상기 제 2 시간을 동일하게 구성할 수 있으나, 상기 제 1 시간과 상기 제 2 시간이 다른 경우도 가능하다.
도 7은 도 5에 도시된 상기 지연부(100)의 다른 실시예를 나타낸 상세 블록도이다.
상기 지연부(100)는 제1 지연부(110), 제1 인버터(IV1), 제2 지연부(120) 및 제2 인버터(IV2)를 포함한다.
상기 제1 지연부(110) 및 상기 제2 지연부(120)는 상기 소정 시간을 지연시키는 지연 회로로 구성할 수 있다.
도 7에 도시한 상기 지연 라이징 클럭(RCKDB)과 도 6에 도시한 상기 지연 라이징 클럭(RCKDB)은 2분의 1 주기만큼 위상의 차이가 있다.
도 8은 도 5에 도시한 상기 라이징 디엘엘 클럭 생성부(200)의 상세 블록도이다.
상기 라이징 디엘엘 클럭 생성부(200)는 제1 풀업부(210), 제1 풀다운부(220) 및 제1 래치부(230)로 구성될 수 있다.
상기 제1 풀업부(210)는 상기 폴링 클럭(FCK)의 반전 신호(FCKB)와 상기 지연 라이징 클럭(RCKDB)에 따라 제1 노드(N1)의 전압을 풀업시킨다. 상기 제1 풀업부(210)는 상기 폴링 클럭(FCK)의 반전 신호(FCKB)와 상기 지연 라이징 클 럭(RCKDB)이 둘다 인에이블됨에 따라 상기 제1 노드(N1)의 전압을 풀업 시킨다. 상기 제1 노드(N1)는 상기 제1 풀다운부(220)와 상기 제1 풀업부(210)의 연결 노드이다.
상기 제1 풀다운부(220)는 상기 라이징 클럭(RCK)과 상기 지연 라이징 클럭(RCKDB)에 따라 상기 제1 노드(N1)의 전압을 풀다운시킨다. 상기 제1 풀다운부(220)는 상기 라이징 클럭(RCK)과 상기 지연 라이징 클럭(RCKDB)이 둘다 인에이블됨에 따라 상기 제1 노드(N1)의 전압을 풀다운 시킨다. 상기 라이징 클럭(RCK)과 상기 지연 라이징 클럭(RCKDB) 중 하나라도 디스에이블되면, 상기 제1 풀다운부(220)는 구동되지 않는다.
상기 제1 래치부(230)는 상기 제1 노드(N1)의 전압을 래치하여 상기 라이징 디엘엘 클럭(RCKDLL)을 출력한다. 상기 제1 래치부(230)는 상기 제1 노드(N1)의 전압이 하이 레벨이 되면 하이 레벨을 유지시키고, 로우 레벨이 되면 로우 레벨을 유지시킨다.
도 9는 도 8에 도시된 상기 제1 풀업부(210)의 상세 회로도이다.
상기 제1 풀업부(210)는 제1 스위칭 소자(211)와 제2 스위칭 소자(212)로 구성될 수 있다. 상기 제1 스위칭 소자(211)는 상기 제1 노드(N1)와 제2 노드(N2) 사이에 연결되어 상기 폴링 클럭(FCK)의 반전 신호에 따라 상기 제1 노드(N1)의 전압을 상기 제2 노드(N2)의 전압으로 풀업시킨다. 또한, 상기 제2 스위칭 소자(212)는 상기 제2 노드(N2)와 전원 전압(VINT) 사이에 연결되고, 상기 지연 라이징 클럭(RCKDB)에 따라 상기 제2 노드(N2)의 전압을 상기 전원 전압(VINT)으로 풀업시킨 다. 따라서, 상기 제1 풀업부(210)는 상기 지연 라이징 클럭(RCKDB)과 상기 폴링 클럭(FCK)의 반전 신호(FCKB)에 따라 턴온되는 직렬 연결되는 트랜지스터로 구현할 수 있다.
도 10은 도 8에 도시된 상기 제1 풀다운부(220)의 상세 회로도이다.
상기 제1 풀다운부(220)는 제1 스위칭 소자(221)와 제2 스위칭 소자(222)로 구성될 수 있다. 상기 제1 스위칭 소자(221)는 상기 제1 노드(N1)와 제3 노드(N3) 사이에 연결되고, 상기 라이징 클럭(RCK)에 따라 상기 제1 노드(N1)의 전압을 상기 제3 노드(N3)의 전압으로 풀다운시킨다. 상기 제2 스위칭 소자(222)는 상기 제3 노드(N3)와 접지 전압(VSS) 사이에 연결되어 상기 지연 라이징 클럭(RCKDB)에 따라 상기 제3 노드(N3)의 전압을 상기 접지 전압(VSS)으로 풀다운시킨다. 따라서, 상기 제1 풀다운부(220)는 상기 라이징 클럭(RCK)과 상기 지연 라이징 클럭(RCKDB)에 따라 턴온되는 직렬 연결되는 트랜지스터로 구성할 수 있다.
도 11은 도 8에 도시된 상기 제1 래치부(230)의 상세 회로도이다.
상기 제1 래치부(230)는 제1 인버터(IV1)와 제2 인버터(IV2)로 구성될 수 있다. 상기 제1 인버터(IV1)는 상기 제1 노드(N1)의 전압을 반전시켜 상기 라이징 디엘엘 클럭(RCKDLL)을 출력한다. 또한, 상기 제2 인버터(IV2)는 상기 제1 인버터(IV1)의 출력을 입력 받아 상기 제1 노드(N1)에 출력 단자를 연결하여 구성한다.
도 12는 도 5에 도시한 상기 폴링 디엘엘 클럭 생성부(300)의 상세 블록도이다.
상기 폴링 디엘엘 클럭 생성부(300)는 제1 풀업부(310), 제1 풀다운부(320) 및 제1 래치부(330)로 구성될 수 있다.
상기 제1 풀업부(310)는 라이징 클럭(RCK)의 반전 신호(RCKB)와 상기 지연 폴링 클럭(FCKDB)에 따라 제4 노드(N4)의 전압을 풀업시킨다. 상기 제1 풀업부(310)는 상기 라이징 클럭(RCK)의 반전 신호(RCKB)와 상기 지연 폴링 클럭(FCKDB)이 둘다 인에이블됨에 따라 상기 제4 노드(N4)의 전압을 풀업 시킨다. 상기 제4 노드(N4)는 상기 제1 풀다운부(320)와 상기 제1 풀업부(310)의 연결 노드이다.
상기 제1 풀다운부(320)는 상기 폴링 클럭(FCK)과 상기 지연 폴링 클럭(FCKDB)에 따라 상기 제4 노드(N4)의 전압을 풀다운시킨다. 상기 제1 풀다운부(320)는 상기 폴링 클럭(FCK)과 상기 지연 폴링 클럭(FCKDB)이 둘다 인에이블됨에 따라 상기 제4 노드(N4)의 전압을 풀다운 시킨다. 상기 폴링 클럭(FCK)과 상기 지연 폴링 클럭(FCKDB) 중 하나라도 디스에이블되면, 상기 제1 풀다운부(320)는 구동되지 않는다.
상기 제1 래치부(330)는 상기 제4 노드(N4)의 전압을 래치하여 폴링 디엘엘 클럭(FCKDLL)을 출력한다. 상기 제1 래치부(330)는 상기 제4 노드(N4)의 전압이 하이 레벨이 되면 하이 레벨을 유지시키고, 로우 레벨이 되면 로우 레벨을 유지시킨다.
도 13은 도 12에 도시된 상기 제1 풀업부(310)의 상세 회로도이다.
상기 제1 풀업부(310)는 제1 스위칭 소자(311)와 제2 스위칭 소자(312)로 구성될 수 있다. 상기 제1 스위칭 소자(311)는 상기 제4 노드(N4)와 제5 노드(N5) 사 이에 연결되어 상기 라이징 클럭(RCK)의 반전 신호에 따라 상기 제4 노드(N4)의 전압을 상기 제5 노드(N5)의 전압으로 풀업시킨다. 또한, 상기 제2 스위칭 소자(212)는 상기 제5 노드(N5)와 전원 전압(VINT) 사이에 연결되고, 상기 지연 폴링 클럭(FCKDB)에 따라 상기 제5 노드(N5)의 전압을 상기 전원 전압(VINT)으로 풀업시킨다. 따라서, 상기 제1 풀업부(210)는 상기 지연 폴링 클럭(FCKDB)과 상기 라이징 클럭(RCK)의 반전 신호(RCKB)에 따라 턴온되는 직렬 연결되는 트랜지스터로 구현할 수 있다.
도 14는 도 12에 도시된 상기 제1 풀다운부(320)의 상세 회로도이다.
상기 제1 풀다운부(320)는 제1 스위칭 소자(321)와 제2 스위칭 소자(322)로 구성될 수 있다. 상기 제1 스위칭 소자(321)는 상기 제4 노드(N4)와 제6 노드(N6) 사이에 연결되고, 상기 폴링 클럭(RCK)에 따라 상기 제1 노드(N1)의 전압을 상기 제6 노드(N6)의 전압으로 풀다운시킨다. 상기 제2 스위칭 소자(322)는 상기 제6 노드(N6)와 접지 전압(VSS) 사이에 연결되어 상기 지연 폴링 클럭(FCKDB)에 따라 상기 제6 노드(N6)의 전압을 상기 접지 전압(VSS)으로 풀다운시킨다. 따라서, 상기 제1 풀다운부(320)는 상기 폴링 클럭(FCK)과 상기 지연 폴링 클럭(FCKDB)에 따라 턴온되는 직렬 연결되는 트랜지스터로 구성할 수 있다.
도 15는 도 12에 도시된 상기 제1 래치부(330)의 상세 회로도이다.
상기 제1 래치부(330)는 제1 인버터(IV1)와 제2 인버터(IV2)로 구성될 수 있다. 상기 제1 인버터(IV1)는 상기 제4 노드(N4)의 전압을 반전 시켜 상기 폴링 디엘엘 클럭(FCKDLL)을 출력한다. 또한, 상기 제2 인버터(IV2)는 상기 제1 인버 터(IV1)의 출력을 입력 받아 상기 제1 노드(N1)에 출력 단자를 연결하여 구성한다.
도 16은 도 5 내지 도 15에 도시된 디엘엘 클럭 드라이버의 상세 회로도이다.
도 16에 도시한 디엘엘 클럭 드라이버는 제1 지연부(110), 제1 인버터(IV1), 제2 지연부(120), 제2 인버터(IV2), 제3 인버터(IV3), 제4 인버터(IV4), 제1 풀업부(210), 제1 풀다운부(220), 제1 래치부(230), 제2 풀업부(310), 제2 풀다운부(320) 및 제2 래치부(330)로 구성되며, 각각의 상세 구성은 도 5내지 도 15에 도시한 것과 같다.
도 16을 참조하여 본 발명에 따른 디엘엘 클럭 드라이버 회로의 동작을 설명하면 다음과 같다.
상기 라이징 클럭(RCK)과 상기 지연 라이징 클럭(RCKDB)이 둘다 하이인 구간에서 상기 제1 풀다운부(220)는 구동되어 상기 제1 노드(N1)의 전압을 로우 레벨로 풀다운시킨다. 상기 제1 래치부(230)는 상기 제1 풀다운부(220)가 구동되어, 상기 제1 노드(N1)의 전압이 로우 레벨인 상태가 되면, 그 후에 상기 제1 풀업부(210) 및 상기 제1 풀다운부(220)가 구동되지 않는 상태에서도 상기 제1 노드(N1)의 전압을 로우 레벨로 유지시킨다. 따라서, 상기 제1 래치부(230)는 상기 제1 노드(N1)의 전압을 반전시킨 하이 레벨의 상기 라이징 디엘엘 클럭(RCKDLL)을 출력한다.
그 후, 상기 폴링 클럭(FCK)의 반전 신호와 상기 지연 라이징 클럭(RCKDB)이 둘다 로우인 구간에서 상기 제1 풀업부(210)는 구동되어 상기 제1 노드(N1)의 전압을 하이 레벨로 풀업시킨다. 이에 따라, 상기 제1 래치부(230)는 상기 제1 노 드(N1)의 전압을 로우 레벨에서 하이 레벨로 천이시킨다. 또한, 상기 제1 래치부(230)는 상기 제1 풀업부(210)가 구동되어 상기 제1 노드(N1)의 전압이 하이 레벨인 상태가 되면 그 후, 상기 제1 풀업부(210) 및 상기 제1 풀다운부(220)가 구동되지 않는 상태에서도 상기 제1 노드(N1)의 전압을 하이 레벨로 유지시킨다. 따라서, 상기 제1 래치부(230)는 로우 레벨의 상기 라이징 디엘엘 클럭(RCKDLL)을 출력한다. 따라서, 상기 라이징 클럭(RCK)과 상기 지연 라이징 클럭(RCKDB) 및 상기 폴링 클럭(FCK)의 타이밍에 따라 상기 라이징 디엘엘 클럭(RCKDLL)은 하이 레벨로 셋 되고, 로우 레벨로 리셋된다.
상기 폴링 디엘엘 클럭(FCKDLL) 또한 상기 라이징 디엘엘 클럭(RCKDLL)과 같은 원리로 생성된다.
상기 폴링 클럭(FCK)과 상기 지연 폴링 클럭(FCKDB)이 둘다 하이인 구간에서 상기 제2 풀다운부(320)는 구동되어 상기 제4 노드(N4)의 전압을 로우 레벨로 풀다운시킨다. 상기 제2 래치부(330)는 상기 제2 풀다운부(320)가 구동되어, 상기 제4 노드(N4) 전압이 로우 레벨인 상태가 되면, 그 후 상기 제2 풀업부(310) 및 상기 제2 풀다운부(320)가 구동되지 않는 상태에서도 상기 제4 노드(N4)의 전압을 로우 레벨로 유지시킨다. 따라서, 상기 제2 래치부(230)는 상기 제4 노드(N4)의 전압을 반전시킨 하이 레벨의 상기 폴링 디엘엘 클럭(FCKDLL)을 출력한다.
그 후, 상기 라이징 클럭(RCK)의 반전 신호와 상기 지연 폴링 클럭(FCKDB)이 둘다 로우인 구간에서 상기 제2 풀업부(310)는 구동되어 상기 제4 노드(N4)의 전압을 하이 레벨로 풀업시킨다. 이에 따라, 상기 제2 래치부(330)는 상기 제4 노 드(N4)의 전압을 로우 레벨에서 하이 레벨로 천이시킨다. 또한, 상기 제2 래치부(330)는 상기 제2 풀업부(310)가 구동되어 상기 제4 노드(N4)의 전압이 하이 레벨인 상태가 되면, 그 후, 상기 제2 풀업부(310) 및 상기 제2 풀다운부(320)가 구동되지 않는 상태에서도 상기 제4 노드(N4)의 전압을 하이 레벨로 유지한다. 따라서, 상기 제2 래치부(330)는 로우 레벨의 상기 폴링 디엘엘 클럭(FCKDLL)을 출력한다. 이렇게 상기 폴링 클럭(FCK)과 상기 지연 폴링 클럭(FCKDB) 및 상기 라이징 클럭(RCK)에 의해 상기 폴링 디엘엘 클럭(FCKDLL)은 하이 레벨로 셋 되고, 로우 레벨로 리셋된다.
본 발명에 의하면 상기 라이징 디엘엘 클럭(RCKDLL)이 하이인 구간에서 상기 폴링 디엘엘 클럭(FCKDLL)은 하이 레벨이 될 수 없다.
본 발명에 따른 디엘엘 클럭 드라이버 회로의 효과를 설명하기 위해 도 17 내지 도 20을 참조하면 다음과 같다.
도 17은 상기 라이징 클럭(RCK)과 상기 폴링 클럭(FCK)이 오버랩되지 않는 경우, 도 16에 도시된 디엘엘 클럭 드라이버 회로의 타이밍도이다.
상기 제1 지연부(110)와 상기 제2 지연부(120)의 지연 시간이 상기 라이징 클럭(RCK)의 펄스폭에 비해 비교적 적은 경우이다. 상기 라이징 클럭(RCK)이 상기 지연 라이징 클럭(RCKDB)에 비해 위상이 지연된 경우이다. (도 16에 도시한 상기 지연 라이징 클럭(RCKDB)은 상기 제1 지연부(110)의 출력의 반전 신호이기 때문이다)
상기 라이징 클럭(RCK)과 상기 지연 라이징 클럭(RCKDB)이 둘다 하이인 구간 에서 상기 제1 풀다운부(220)가 구동되므로, 상기 라이징 클럭(RCK)이 하이가 될때까지 상기 제1 풀다운부(220)는 구동되지 않는다. 상기 라이징 클럭(RCK)이 하이가 될 때 상기 라이징 디엘엘 클럭(RCKDLL)은 상기 제1 래치부(230)에 의해 하이 레벨로 셋된다. 따라서 a 시점에서 상기 라이징 디엘엘 클럭(RCKDLL)은 하이 레벨이 되고 상기 제1 래치부(230)는 하이 레벨의 라이징 디엘엘 클럭(RCKDLL)을 계속 유지시킨다. 그 후, 상기 폴링 클럭(FCK)이 하이이고(상기 폴링 클럭(FCK)의 반전 신호가 로우인 경우와 같다), 상기 지연 라이징 클럭(RCKDB)이 로우인 구간에서는 상기 제1 풀업부(210)가 구동되므로 상기 라이징 디엘엘 클럭(RCKDLL)은 상기 제1 래치부(230)에 의해 로우 레벨로 리셋된다. 따라서, b 시점에서 상기 라이징 디엘엘 클럭(RCKDLL)은 로우 레벨이 된다.
또한, 상기 폴링 클럭(FCK)과 상기 지연 폴링 클럭(FCKDB)이 둘다 하이인 구간에서 상기 제2 풀다운부(320)가 구동되므로 상기 폴링 디엘엘 클럭(FCKDLL)은 하이 레벨로 셋된다. 따라서, b 시점에서 상기 폴링 디엘엘 클럭(FCKDLL)은 하이 레벨이 되고 상기 제2 래치부(330)는 하이 레벨을 계속 유지시킨다. 그 후, 상기 라이징 클럭(RCK)이 하이이고(상기 라이징 클럭(RCK)의 반전 신호가 로우인 경우와 같다), 상기 지연 폴링 클럭(FCKDB)이 로우인 구간에서 상기 제2 풀업부(310)가 구동되므로 상기 폴링 디엘엘 클럭(FCKDLL)은 상기 제2 래치부(330)에 의해 로우 레벨로 리셋된다. 따라서, c 시점에서 상기 폴링 디엘엘 클럭(FCKDLL)은 로우 레벨이 된다.
이처럼, 상기 제1 지연부(110)의 지연 시간이 비교적 적은 경우에, 본 발명 은 상기 라이징 디엘엘 클럭(RCKDLL)과 상기 폴링 디엘엘 클럭(FCKDLL)이 오버랩되지 않는다.
도 18은 도 16에 도시된 디엘엘 클럭 드라이버 회로의 상기 라이징 클럭(RCK)과 상기 폴링 클럭(FCK)이 오버랩되지 않은 경우이나 상기 제1 지연부(110)와 상기 제2 지연부(120)의 지연 시간이 비교적 큰 경우의 타이밍도이다.
도 17과 달리, 상기 라이징 클럭(RCK)이 상기 지연 라이징 클럭(RCKDB)에 비해 위상이 앞서는 경우이다. 따라서, 상기 지연 라이징 클럭(RCKDB)이 하이가 될때까지 상기 제1 풀다운부(220)는 구동되지 않는다. 따라서, a 시점에서 b 시점까지는 상기 제1 풀다운부(220)가 구동되지 않는다. 그 후, b 시점에서 상기 라이징 클럭(RCK)이 하이가 되면 상기 제1 풀다운부(220)는 구동된다. 상기 라이징 디엘엘 클럭(RCKDLL)은 하이 레벨이 되고 상기 제1 풀업부(220)가 구동될때까지 계속 유지한다. 이 후, 상기 제1 풀업부(210)는 상기 지연 라이징 클럭(RCKDB)이 로우가 되고, 상기 폴링 클럭(FCK)이 하이가 되는 구간에서 구동된다. 즉, c 시점에서 상기 라이징 디엘엘 클럭(RCKDLL)은 로우가 된다.
또한, 상기 지연 폴링 클럭(FCKDB)이 하이가 될때까지 상기 제2 풀다운부(320)는 구동되지 않는다. 그 후, 상기 지연 폴링 클럭(FCKDB)이 하이가 되면 상기 제2 풀다운부(320)는 구동된다. 이때 상기 제2 래치부(330)는 셋되어 하이 레벨의 폴링 디엘엘 클럭(FCKDLL)을 출력한다. 그 후, 상기 라이징 클럭(RCK)이 하이이고, 상기 지연 폴링 클럭(FCKDB)이 로우인 시점에서 상기 제2 풀업부(310)가 구동되고, 상기 제2 래치부(330)는 리셋되어 로우 레벨의 폴링 디엘엘 클럭(FCKDLL)을 출력한다.
도 17과 마찬가지로, 상기 라이징 디엘엘 클럭(RCKDLL)과 상기 폴링 디엘엘 클럭(FCKDLL)은 오버랩되지 않는다.
도 19는 상기 라이징 클럭(RCK)과 상기 폴링 클럭(FCK)이 오버랩되어 상기 디엘엘 클럭 드라이버 회로에 입력되는 경우이며, 상기 라이징 클럭(RCK)이 상기 지연 라이징 클럭(RCKDB)에 비해 위상이 지연된 경우이다.
a 시점부터 b 시점까지 상기 지연 라이징 클럭(RCKDB)이 하이인 구간이나, 상기 라이징 클럭(RCK)이 로우이므로 상기 라이징 디엘엘 클럭(RCKDLL)은 로우 레벨이다. 그 후, b 시점에 상기 라이징 클럭(RCK)이 하이가 되면, 상기 라이징 디엘엘 클럭(RCKDLL)은 하이 레벨로 되고, 상기 제1 래치부(230)는 하이 레벨의 상기 라이징 디엘엘 클럭(RCKDLL)을 유지시킨다.
그 후, c 시점에 상기 폴링 클럭(FCK)이 하이가 되고, 상기 지연 라이징 클럭(RCKDB)이 로우이면, 상기 라이징 디엘엘 클럭(RCKDLL)은 로우가 된다. 그 후, d 시점에 상기 라이징 클럭(RCK)과 상기 지연 라이징 클럭(RCKDB)이 둘다 하이므로, 상기 라이징 디엘엘 클럭(RCKDLL)은 다시 로우 레벨에서 하이 레벨로 천이한다.
상기 폴링 클럭(FCK)과 상기 지연 폴링 클럭(FCKDB)는 a 시점에서 둘다 하이므로, 상기 폴링 디엘엘 클럭(FCKDLL)은 하이이다. 그 후, b 시점에서 상기 라이징 클럭(RCK)이 하이이고, 상기 지연 폴링 클럭(FCKDB)이 로우이므로, 상기 폴링 디엘엘 클럭(FCKDLL)은 로우로 천이한다. 그 후, c 시점에서 둘다 하이므로, 상기 폴링 디엘엘 클럭(FCKDLL)은 하이가 된다. 그 후, d 시점에서 상기 라이징 클럭(RCK)이 하이이고, 상기 지연 폴링 클럭(FCKDB)이 로우이므로 상기 폴링 디엘엘 클럭(FCKDLL)은 로우 레벨로 천이한다.
도 19에 도시된 바와 같이, 본 발명은 상기 폴링 클럭(FCK)과 상기 라이징 클럭(RCK)이 오버랩 된 신호를 입력받아 오버랩되지 않은 상기 라이징 디엘엘 클럭(RCKDLL)과 상기 폴링 디엘엘 클럭(FCKDLL)을 출력한다.
도 20은 상기 라이징 클럭(RCK)과 상기 폴링 클럭(FCK)이 오버랩되는 경우이며 상기 라이징 클럭(RCK)이 상기 지연 라이징 클럭(RCKDB)에 비해 위상이 앞서는 경우의 타이밍도이다.
b 시점에서 상기 지연 라이징 클럭(RCKDB)이 하이가 될 때, 상기 라이징 디엘엘 클럭(RCKDLL)이 셋되어 하이가 된다. 그 후, c 시점에서 상기 폴링 클럭(FCK)이 하이이고, 상기 지연 라이징 클럭(RCKDB)이 로우이므로 상기 라이징 디엘엘 클럭(RCKDLL)은 로우로 천이한다. 그 후, d 시점에서 상기 지연 라이징 클럭(RCKDB)이 하이가 될 때 상기 라이징 디엘엘 클럭(RCKDLL)은 셋 되어 하이가 된다.
또한, a 시점에서 상기 폴링 클럭(FCK)과 상기 지연 폴링 클럭(FCKDB)이 하이므로, 상기 폴링 디엘엘 클럭(FCKDLL)은 하이가 된다. 그 후, b 시점에서 상기 라이징 클럭(RCK)이 하이이고, 상기 지연 폴링 클럭(FCKDB)이 로우이므로 상기 폴링 디엘엘 클럭(FCKDLL)은 로우가 된다. c 시점에서 상기 폴링 클럭(FCK)과 상기 지연 폴링 클럭(FCKDB)이 하이므로, 상기 폴링 디엘엘 클럭(FCKDLL)은 하이가 된다.
도 20에 도시한 바와 같이, 상기 폴링 클럭(FCK)과 상기 라이징 클럭(RCK)이 오버랩 되는 경우이면서, 상기 라이징 클럭(RCK)이 상기 지연 라이징 클럭(RCKDB)에 비해 위상이 앞서는 경우에도 본 발명에 의한 상기 라이징 디엘엘 클럭(RCKDLL)과 상기 폴링 디엘엘 클럭(FCKDLL)은 오버랩되지 않는다.
본 발명은 종래 기술과 달리 소정 폭을 갖는 펄스를 생성하지 않고, 상기 라이징 디엘엘 클럭(RCKDLL)과 상기 폴링 디엘엘 클럭(FCKDLL)을 생성함으로써 고주파수에서 트랜지스터등의 성능 저하로 인해 펄스폭이 사라지거나 왜곡되는 문제가 발생하지 않고 오버랩되지 않는 상기 라이징 디엘엘 클럭(RCKDLL)과 상기 폴링 디엘엘 클럭(FCKDLL)을 생성한다.
본 발명에서 상기 제1 풀업부(210)는 상기 제1 스위칭 소자(211)와 상기 제2 스위칭 소자(212)에 입력되는 신호를 바꾸어 실시할 수 있다. 상기 제1 풀다운부(220), 상기 제2 풀업부(310) 및 상기 제2 풀다운부(320) 또한 상기 제1 스위칭 소자(221, 311, 321)와 상기 제2 스위칭 소자(222, 312, 322)에 입력되는 신호를 바꾸어 실시할 수 있다.
본 발명은 디엘엘 클럭 드라이버를 예로 들어 설명한 것으로 일반적인 내부 클럭 드라이버 회로에 적용가능하다.
본 발명은 상기 제1 지연부(110)와 상기 제2 지연부(120)의 지연 시간이나 상기 라이징 클럭(RCK)및 상기 폴링 클럭(FCK)의 주파수 및 오버랩되는 정도에 제한되지 않고, 상기 라이징 디엘엘 클럭(RCKDLL)과 상기 폴링 디엘엘 클럭(FCKDLL)을 오버랩되지 않도록 출력한다. 따라서, 고주파수 클럭을 사용하는 반도체 집적 회로에서 본 발명에 따른 디엘엘 클럭 드라이버는 더 유용할 것이다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.
그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
본 발명에 따른 내부 클럭 드라이버 회로는 주파수의 제한없이 라이징 디엘엘 클럭과 폴링 디엘엘 클럭이 오버랩이 발생하지 않는 회로를 구현하여 디엘엘 클럭 신호에 의한 데이터 왜곡 문제를 해결할 수 있다.

Claims (21)

  1. 라이징 클럭과 폴링 클럭을 지연시켜 지연 라이징 클럭과 지연 폴링 클럭을 출력하는 지연부;
    상기 라이징 클럭, 상기 폴링 클럭 및 상기 지연 라이징 클럭을 입력받아 조합하여 라이징 디엘엘 클럭을 출력하는 라이징 디엘엘 클럭 생성부; 및
    상기 라이징 클럭, 상기 폴링 클럭 및 상기 지연 폴링 클럭을 입력받아 조합하여 폴링 디엘엘 클럭을 출력하는 폴링 디엘엘 클럭 생성부;
    를 포함하는 내부 클럭 드라이버 회로.
  2. 제 1 항에 있어서,
    상기 라이징 디엘엘 클럭 생성부는,
    상기 지연 라이징 클럭에 의해 스위칭 제어되는 풀업부 및 풀다운부를 통해 상기 라이징 디엘엘 클럭을 출력하고,
    상기 폴링 디엘엘 클럭 생성부는,
    상기 지연 폴링 클럭에 의해 스위칭 제어되는 풀업부 및 풀다운부를 통해 상기 폴링 디엘엘 클럭을 출력하는 것을 특징으로 하는 내부 클럭 드라이버 회로.
  3. 제 2 항에 있어서,
    상기 라이징 디엘엘 클럭 생성부는,
    상기 라이징 클럭과 상기 지연 라이징 클럭이 둘다 인에이블되면 인에이블되고, 상기 폴링 클럭의 반전 신호와 상기 지연 라이징 클럭이 둘다 디스에이블되면 디스에이블되는 상기 라이징 디엘엘 클럭을 출력하고,
    상기 폴링 디엘엘 클럭 생성부는,
    상기 폴링 클럭과 상기 지연 폴링 클럭이 둘다 인에이블되면 인에이블되고, 상기 라이징 클럭 신호와 상기 지연 폴링 클럭의 반전 신호가 둘다 인에이블되면 디스에이블되는 상기 폴링 디엘엘 클럭을 출력하는 것을 특징으로 하는 내부 클럭 드라이버 회로.
  4. 제 3 항에 있어서,
    상기 라이징 디엘엘 클럭 생성부는,
    상기 라이징 클럭과 상기 지연 라이징 클럭에 따라 제1 노드 전압을 풀다운시키는 제1 풀다운부;
    상기 폴링 클럭의 반전 신호와 상기 지연 라이징 클럭에 따라 상기 제1 노드 전압을 풀업시키는 제1 풀업부; 및
    상기 제1 노드 전압을 래치하여 상기 라이징 디엘엘 클럭을 출력하는 제1 래치부를 포함하는 내부 클럭 드라이버 회로.
  5. 제 4 항에 있어서,
    상기 제1 풀다운부는,
    상기 지연 라이징 클럭과 상기 라이징 클럭이 둘다 인에이블인 구간에서 상기 제1 노드 전압을 풀다운시키는 것을 특징으로 하는 내부 클럭 드라이버 회로.
  6. 제 5 항에 있어서,
    상기 제1 풀다운부는,
    상기 제1 노드와 제2 노드 사이에 연결되고, 상기 라이징 클럭에 따라 상기 제1 노드 전압을 상기 제2 노드 전압으로 풀다운시키는 제1 스위칭 소자; 및
    상기 제2 노드와 접지 전압 사이에 연결되고, 상기 지연 라이징 클럭에 따라 상기 제2 노드 전압을 상기 접지 전압으로 풀다운시키는 제2 스위칭 소자로 구성된 것을 특징으로 하는 내부 클럭 드라이버 회로.
  7. 제 5 항에 있어서,
    상기 제1 풀다운부는,
    상기 제1 노드와 제2 노드 사이에 연결되고, 상기 지연 라이징 클럭에 따라 상기 제1 노드 전압을 상기 제2 노드 전압으로 풀다운시키는 제1 스위칭 소자; 및
    상기 제2 노드와 접지 전압 사이에 연결되고, 상기 라이징 클럭에 따라 상기 제2 노드 전압을 상기 접지 전압으로 풀다운시키는 제2 스위칭 소자로 구성된 것을 특징으로 하는 내부 클럭 드라이버 회로.
  8. 제 4 항에 있어서,
    상기 제1 풀업부는,
    상기 지연 라이징 클럭과 상기 폴링 클럭의 반전 신호가 둘다 디스에이블인 구간에서 상기 제1 노드 전압을 풀업시키는 것을 특징으로 하는 내부 클럭 드라이버 회로.
  9. 제 8 항에 있어서,
    상기 제1 풀업부는,
    상기 제1 노드와 제2 노드 사이에 연결되고, 상기 지연 라이징 클럭에 따라 상기 제1 노드 전압을 상기 제2 노드 전압으로 풀업시키는 제1 스위칭 소자; 및
    상기 제2 노드와 전원 전압 사이에 연결되고, 상기 폴링 클럭의 반전 신호에 따라 상기 제2 노드 전압을 상기 전원 전압으로 풀업시키는 제2 스위칭 소자로 구성된 것을 특징으로 하는 내부 클럭 드라이버 회로.
  10. 제 8 항에 있어서,
    상기 제1 풀업부는,
    상기 제1 노드와 제2 노드 사이에 연결되고, 상기 폴링 클럭의 반전 신호에 따라 상기 제1 노드 전압을 상기 제2 노드 전압으로 풀업시키는 제1 스위칭 소자; 및
    상기 제2 노드와 전원 전압 사이에 연결되고, 상기 지연 라이징 클럭에 따라 상기 제2 노드 전압을 상기 전원 전압으로 풀업시키는 제2 스위칭 소자로 구성된 것을 특징으로 하는 내부 클럭 드라이버 회로.
  11. 제 4 항에 있어서,
    상기 제1 래치부는,
    상기 제1 노드 전압을 반전시켜 상기 라이징 디엘엘 클럭을 출력하는 제1 인버터; 및
    상기 제1 인버터의 출력을 입력 받아 상기 제1 노드에 출력 단자를 연결한 제2 인버터로 구성된 것을 특징으로 하는 내부 클럭 드라이버 회로.
  12. 제 4 항에 있어서,
    상기 폴링 디엘엘 클럭 생성부는,
    상기 폴링 클럭과 상기 지연 폴링 클럭에 따라 제1 노드 전압을 풀다운시키는 제1 풀다운부;
    상기 라이징 클럭의 반전 신호와 상기 지연 폴링 클럭에 따라 상기 제1 노드 전압을 풀업시키는 제1 풀업부; 및
    상기 제1 노드 전압을 래치하여 상기 폴링 디엘엘 클럭을 출력하는 제1 래치부를 포함하는 내부 클럭 드라이버 회로.
  13. 제 12 항에 있어서,
    상기 제1 풀다운부는,
    상기 지연 폴링 클럭과 상기 폴링 클럭이 둘다 인에이블인 구간에서 상기 제1 노드 전압을 풀다운시키는 것을 특징으로 하는 내부 클럭 드라이버 회로.
  14. 제 13 항에 있어서,
    상기 제1 풀다운부는,
    상기 제1 노드와 제2 노드 사이에 연결되고, 상기 폴링 클럭에 따라 상기 제1 노드 전압을 상기 제2 노드 전압으로 풀다운시키는 제1 스위칭 소자; 및
    상기 제2 노드와 접지 전압 사이에 연결되고, 상기 지연 폴링 클럭에 따라 상기 제2 노드 전압을 상기 접지 전압으로 풀다운시키는 제2 스위칭 소자로 구성된 것을 특징으로 하는 내부 클럭 드라이버 회로.
  15. 제 13 항에 있어서,
    상기 제1 풀다운부는,
    상기 제1 노드와 제2 노드 사이에 연결되고, 상기 지연 폴링 클럭에 따라 상기 제1 노드 전압을 상기 제2 노드 전압으로 풀다운시키는 제1 스위칭 소자; 및
    상기 제2 노드와 접지 전압 사이에 연결되고, 상기 폴링 클럭에 따라 상기 제2 노드 전압을 상기 접지 전압으로 풀다운시키는 제2 스위칭 소자로 구성된 것을 특징으로 하는 내부 클럭 드라이버 회로.
  16. 제 12 항에 있어서,
    상기 제1 풀업부는,
    상기 지연 폴링 클럭과 상기 라이징 클럭의 반전 신호가 둘다 디스에이블인 구간에서 상기 제1 노드 전압을 풀업시키는 것을 특징으로 하는 내부 클럭 드라이버 회로.
  17. 제 16 항에 있어서,
    상기 제1 풀업부는,
    상기 제1 노드와 제2 노드 사이에 연결되고, 상기 지연 폴링 클럭에 따라 상기 제1 노드 전압을 상기 제2 노드 전압으로 풀업시키는 제1 스위칭 소자; 및
    상기 제2 노드와 전원 전압 사이에 연결되고, 상기 라이징 클럭의 반전 신호에 따라 상기 제2 노드 전압을 상기 전원 전압으로 풀업시키는 제2 스위칭 소자로 구성된 것을 특징으로 하는 내부 클럭 드라이버 회로.
  18. 제 16 항에 있어서,
    상기 제1 풀업부는,
    상기 제1 노드와 제2 노드 사이에 연결되고, 상기 라이징 클럭의 반전에 따신호에 따라 상기 제1 노드 전압을 상기 제2 노드 전압으로 풀업시키는 제1 스위칭 소자; 및
    상기 제2 노드와 전원 전압 사이에 연결되고, 상기 지연 폴링 클럭에 따라 상기 제2 노드 전압을 상기 전원 전압으로 풀업시키는 제2 스위칭 소자로 구성된 것을 특징으로 하는 내부 클럭 드라이버 회로.
  19. 제 12 항에 있어서,
    상기 제1 래치부는,
    상기 제1 노드 전압을 반전시켜 상기 폴링 디엘엘 클럭을 출력하는 제1 인버터; 및
    상기 제1 인버터의 출력을 입력 받아 상기 제1 노드에 출력 단자를 연결한 제2 인버터로 구성된 것을 특징으로 하는 내부 클럭 드라이버 회로.
  20. 제 1 항에 있어서,
    상기 지연부는,
    상기 라이징 클럭을 제 1 시간 지연시켜 상기 지연 라이징 클럭을 출력하는 제1 지연부; 및
    상기 폴링 클럭을 제 2 시간 지연시켜 상기 지연 폴링 클럭을 출력하는 제2 지연부를 포함하는 것을 특징으로 하는 내부 클럭 드라이버 회로.
  21. 제 20 항에 있어서,
    상기 제1 지연부는,
    상기 라이징 클럭을 상기 제 1 시간 지연시키는 제1 지연부;
    상기 제1 지연부의 출력을 반전시키는 제1 인버터;
    상기 폴링 클럭을 상기 제 2 시간 지연시키는 제2 지연부; 및
    상기 제2 지연부의 출력을 반전시키는 제2 인버터로 구성된 것을 특징으로 하는 내부 클럭 드라이버 회로.
KR1020070056941A 2007-06-11 2007-06-11 내부 클럭 드라이버 회로 KR100911190B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020070056941A KR100911190B1 (ko) 2007-06-11 2007-06-11 내부 클럭 드라이버 회로
US11/966,225 US7652514B2 (en) 2007-06-11 2007-12-28 Internal clock driver circuit
JP2008022072A JP2008306697A (ja) 2007-06-11 2008-01-31 内部クロックドライバ回路
US12/573,624 US7990197B2 (en) 2007-06-11 2009-10-05 Internal clock driver circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070056941A KR100911190B1 (ko) 2007-06-11 2007-06-11 내부 클럭 드라이버 회로

Publications (2)

Publication Number Publication Date
KR20080108859A true KR20080108859A (ko) 2008-12-16
KR100911190B1 KR100911190B1 (ko) 2009-08-06

Family

ID=40095309

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070056941A KR100911190B1 (ko) 2007-06-11 2007-06-11 내부 클럭 드라이버 회로

Country Status (3)

Country Link
US (2) US7652514B2 (ko)
JP (1) JP2008306697A (ko)
KR (1) KR100911190B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170046213A (ko) * 2015-10-20 2017-05-02 에스케이하이닉스 주식회사 버퍼 회로

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100925389B1 (ko) * 2008-04-10 2009-11-09 주식회사 하이닉스반도체 반도체 집적회로의 데이터 출력 장치 및 방법
KR101636497B1 (ko) * 2009-07-10 2016-07-05 에스케이하이닉스 주식회사 클럭 전달회로 및 반도체 장치
JP5493934B2 (ja) * 2010-02-03 2014-05-14 ソニー株式会社 デューティ補正回路、遅延同期ループ回路、カラムａ／ｄ変換器、固体撮像素子およびカメラシステム
US9214933B2 (en) 2014-02-25 2015-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Input/output circuit
CN105406839B (zh) * 2014-08-18 2018-04-13 中芯国际集成电路制造(上海)有限公司 一种电路和电子装置

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR940005785B1 (ko) * 1991-12-31 1994-06-23 현대전자산업 주식회사 어드레스 전이 검출회로
AU1841895A (en) 1994-02-15 1995-08-29 Rambus Inc. Delay-locked loop
JPH0888545A (ja) * 1994-09-19 1996-04-02 Fujitsu Ltd デューティ比補正方法および装置
TW359936B (en) 1997-05-23 1999-06-01 Mitsubishi Electric Corp Clock generator
KR19990058632A (ko) * 1997-12-30 1999-07-15 구본준 범용시리얼버스 데이타 출력버퍼
KR100475892B1 (ko) 1997-12-31 2005-08-29 주식회사 하이닉스반도체 반도체메모리장치용출력버퍼회로
KR100321755B1 (ko) * 1999-12-24 2002-02-02 박종섭 록킹 시간이 빠른 지연고정루프
KR100416695B1 (ko) * 2000-06-30 2004-02-05 주식회사 하이닉스반도체 노이즈 제어가 가능한 지연고정루프
US6704881B1 (en) * 2000-08-31 2004-03-09 Micron Technology, Inc. Method and apparatus for providing symmetrical output data for a double data rate DRAM
US6504438B1 (en) 2001-09-17 2003-01-07 Rambus, Inc. Dual loop phase lock loops using dual voltage supply regulators
JP4609808B2 (ja) 2001-09-19 2011-01-12 エルピーダメモリ株式会社 半導体集積回路装置及び遅延ロックループ装置
DE10222873B3 (de) 2002-05-23 2004-04-29 Infineon Technologies Ag Phasendetektor für eine Verzögerungsregelschleife
KR100505636B1 (ko) * 2002-06-11 2005-08-04 삼성전자주식회사 듀티싸이클 보정 기능을 갖는 아날로그 싱크로너스 미러딜레이 및 이를 이용하는 내부클럭 발생기
US6621316B1 (en) * 2002-06-20 2003-09-16 Micron Technology, Inc. Synchronous mirror delay (SMD) circuit and method including a counter and reduced size bi-directional delay line
US20040047441A1 (en) 2002-09-11 2004-03-11 Gauthier Claude R. Source synchronous interface using a dual loop delay locked loop and variable analog data delay lines
KR100520657B1 (ko) * 2003-03-19 2005-10-13 주식회사 하이닉스반도체 지연 고정 루프 회로에 적용되는 위상 비교기
KR100502664B1 (ko) * 2003-04-29 2005-07-20 주식회사 하이닉스반도체 온 다이 터미네이션 모드 전환 회로 및 그방법
KR100528788B1 (ko) 2003-06-27 2005-11-15 주식회사 하이닉스반도체 지연 고정 루프 및 그 구동 방법
US7587012B2 (en) 2004-07-08 2009-09-08 Rambus, Inc. Dual loop clock recovery circuit
KR100603179B1 (ko) * 2004-08-06 2006-07-20 학교법인 포항공과대학교 위상변화가 없는 디지털 방식의 펄스 폭 제어 루프 회로
KR100636929B1 (ko) * 2004-11-15 2006-10-19 주식회사 하이닉스반도체 메모리 장치의 데이터 출력 회로
US7071751B1 (en) * 2004-12-17 2006-07-04 Xilinx, Inc. Counter-controlled delay line
US7449930B2 (en) * 2005-09-29 2008-11-11 Hynix Semiconductor Inc. Delay locked loop circuit
US7489172B2 (en) * 2005-09-29 2009-02-10 Hynix Semiconductor Inc. DLL driver control circuit
KR100656462B1 (ko) * 2005-12-27 2006-12-11 주식회사 하이닉스반도체 반도체 메모리 장치의 데이터 출력 클럭 생성 회로 및 방법
KR100890041B1 (ko) * 2006-12-29 2009-03-25 주식회사 하이닉스반도체 반도체 소자의 클럭 버퍼 회로

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170046213A (ko) * 2015-10-20 2017-05-02 에스케이하이닉스 주식회사 버퍼 회로

Also Published As

Publication number Publication date
KR100911190B1 (ko) 2009-08-06
JP2008306697A (ja) 2008-12-18
US7652514B2 (en) 2010-01-26
US7990197B2 (en) 2011-08-02
US20080303574A1 (en) 2008-12-11
US20100019813A1 (en) 2010-01-28

Similar Documents

Publication Publication Date Title
JP4987458B2 (ja) 半導体記憶装置のデータ出力回路及び方法
US7408393B1 (en) Master-slave flip-flop and clocking scheme
KR100956771B1 (ko) 디엘엘 클럭 생성 회로
JP2011044795A (ja) 入力インターフェース回路
KR100911190B1 (ko) 내부 클럭 드라이버 회로
KR20000065711A (ko) 펄스발생기를 채용한 내부클럭신호 발생회로
KR100902047B1 (ko) 클럭 조절 회로 및 이를 이용한 반도체 메모리 장치
US8854093B2 (en) Multi-phase clock generation circuit
US6169704B1 (en) Apparatus and method for generating a clock within a semiconductor device and devices and systems including same
KR20050067813A (ko) 동기식 메모리 장치의 테스트를 위한 데이터 스트로브신호 생성 회로
US8295121B2 (en) Clock buffer and a semiconductor memory apparatus using the same
KR100917619B1 (ko) 반도체 소자와 그의 구동 방법
KR102643441B1 (ko) 반도체 장치의 클럭 생성 회로
JP2008187475A (ja) パワーオンリセット回路
KR100925389B1 (ko) 반도체 집적회로의 데이터 출력 장치 및 방법
KR100933799B1 (ko) 듀티 사이클 보정 회로와 그의 구동 방법
KR100853465B1 (ko) 내부리드신호 생성회로와 이를 포함하는 반도체 메모리장치
KR101097466B1 (ko) 반도체 메모리 장치
US7349290B2 (en) Semiconductor memory device
KR101004499B1 (ko) 클럭 펄스 발생 회로
KR100738958B1 (ko) 반도체 메모리 장치의 데이터 출력 프리드라이버
KR20070115056A (ko) 반도체 장치
KR100513807B1 (ko) 지연고정루프 회로
KR100803370B1 (ko) Ｄｌｌ 회로의 리셋 장치 및 방법
KR20070031599A (ko) Ｄｌｌ의 클럭 버퍼 회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
J201 Request for trial against refusal decision
E90F Notification of reason for final refusal
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120625

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee