KR101004499B1 - 클럭 펄스 발생 회로 - Google Patents
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Abstract
본 발명은 클럭 펄스 발생 회로에 관한 것으로써, 특히 클럭 신호의 주파수 대역에 따라 내부 클럭 또는 외부 클럭을 사용하여 클럭 펄스를 발생할 수 있도록 하는 기술을 개시한다. 이러한 본 발명은, 외부 클럭 신호를 입력받아 내부에서 새로운 클럭 신호를 발생하는 클럭 펄스 발생기에 있어서, 특정 주파수 이상에서는 내부에서 생성되는 내부 클럭 신호를 고정하여 사용하고, 특정 주파수 이하에서는 외부 클럭 신호에 동기하여 클럭 펄스를 생성하도록 한다. 따라서, 본 발명은 저주파수 동작에서 디램 내부의 회로들이 충분한 동작 마진을 갖도록 함으로써 디램의 성능을 향상시킬 수 있도록 하는 효과를 제공한다.
Description
본 발명은 클럭 펄스 발생 회로에 관한 것으로써, 특히 주파수 대역에 따라 내부 클럭 또는 외부 클럭을 사용하여 클럭 펄스 발생기의 동작 마진을 향상시킬 수 있도록 하는 기술이다.
도 1은 종래의 클럭 펄스 발생 회로에 관한 회로도이다.
종래의 클럭 펄스 발생 회로는, 입력 구동부(1)와, 래치(2)와, 지연부(3) 및 논리부를 구비한다.
여기서, 입력 구동부(1)는 PMOS트랜지스터 P1 및 NMOS트랜지스터 N1,N2를 구비한다. PMOS트랜지스터 P1는 소스 단자가 전원전압단과 연결되고 드레인 단자가 NMOS트랜지스터 N1와 공통 연결되며, 게이트 단자를 통해서 외부 클럭 신호 clkz를 인가받는다. NMOS트랜지스터 N1는 PMOS트랜지스터 P1과 드레인 단자가 공통 연결되며, 게이트 단자를 통해서 외부 클럭 신호 clkz를 인가받는다. NMOS트랜지스터 N2는 NMOS트랜지스터 N1과 접지전압단 사이에 연결되며, 게이트 단자를 통해서 클럭 제어신호 clkpz를 인가받는다.
그리고, 래치(2)는 서로의 출력을 그 입력으로 하는 인버터 IV1,IV2를 구비 한다. 또한, 지연부(3)는 입력 구동부(1)의 출력신호를 일정시간 지연하여 노드 B에 출력한다.
논리부는 인버터 IV3와, 낸드게이트 ND1 및 인버터 IV4를 구비한다. 여기서, 인버터 IV3는 지연부(3)의 출력신호를 반전하여 출력하고, 낸드게이트 ND1는 래치(2)의 출력신호와 인버터 IV3의 출력신호를 낸드연산한다. 인버터 IV4는 낸드게이트 ND1의 출력신호를 반전하여 클럭 펄스 clkp를 발생한다.
이러한 구성을 갖는 종래의 클럭 펄스 발생 회로의 동작 과정을 설명하면 다음과 같다.
먼저, 외부 클럭 신호 clkz가 로직 로우일 경우 PMOS트랜지스터 P1가 턴온되어 노드 A가 하이 상태가 된다. 그리고, 지연부(3)의 지연에 따라 노드 B는 일정 지연시간 이후에 하이 상태가 되고, 노드 C가 로우 상태가 된다. 따라서, 낸드게이트 ND1, 인버터 IV4의 논리조합에 따라 클럭 펄스 clkp가 로우 레벨이 된다.
반면에, 외부 클럭 신호 clkz가 로직 하이일 경우 NMOS트랜지스터 N1이 턴온되어 노드 A가 로우 상태가 된다. 그리고, 지연부(3)의 지연에 따라 노드 B는 일정 지연시간 이후에 로우 상태가 되고, 노드 C가 하이 상태가 된다.
여기서, 외부 클럭 신호 clkz가 다시 로직 로우 레벨이 되면, 노드 B가 하이 상태가 될 때까지 외부 클럭 신호 clkz가 하이 레벨이 되더라도 래치(2)의 동작에 의해 노드 A는 그대로 하이 상태를 유지한다.
이후에, 노드 B가 하이 레벨이 되면 노드 C는 로우 상태가 된다. 따라서, 클럭 펄스 clkp는 노드 B가 로우에서 하이로 천이되는 시간만큼 하이 레벨의 상태 를 유지한다. 그리고, 노드 B가 하이 레벨이 되면 클럭 펄스 clkp가 로우 레벨이 된다.
결국, 클럭 펄스 clkp는 외부 클럭 신호 clkz의 레벨 상태에 무관하게 일정한 하이 펄스 폭을 갖는 내부 클럭 신호가 된다. 따라서, 외부 클럭의 주파수가 증가하여 클럭의 하이 펄스 폭이 감소할 경우에도 내부 클럭 신호는 일정한 하이 펄스폭을 갖게 된다.
그런데, 종래의 이러한 클럭 펄스 발생 회로는, 외부 클럭 신호 clkz의 주파수가 감소하여 클럭의 하이 펄스폭이 증가하여도 내부 클럭의 하이 펄스폭은 일정한 폭을 갖게 되어 회로의 동작 마진이 감소되는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 특히 클럭 신호의 주파수 대역에 따라 내부 클럭 또는 외부 클럭을 사용하여 디램의 저주파수 동작시 동작 마진을 향상시킬 수 있도록 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 클럭 펄스 발생 회로는, 외부 클럭 신호와 외부 클럭 신호의 지연 신호를 논리 연산하여 제 1 펄스를 생성하는 제 1 펄스 발생부; 외부 클럭 신호를 반전하여 제 2 펄스를 생성하는 제 2 펄스 발생부; 제 1 펄스 및 제 2 펄스를 논리 연산하여 내부 클럭 펄스를 생성하는 제 1 논리부를 포함하고, 내부 클럭 펄스는 외부 클럭 신호의 주파수가 특정 주파수 이하일 경우 외부 클럭 신호에 동기하며, 제 2펄스 발생부는 외부 클럭 신호를 드라이빙하여 출력하는 제 2입력 구동부; 제 2입력 구동부의 출력을 차징하는 캐패시터부; 및 캐패시터부의 출력을 반전하는 제 4 인버터를 구비함을 특징으로 한다.
본 발명은 디램 내부에서 사용되는 클럭 신호를 특정 주파수 이상에서는 일정한 하이 펄스 폭을 갖게 하여 회로의 동작을 안정적으로 유지할 수 있도록 한다. 그리고, 특정 주파수 이하에서는 외부 클럭에 동기되도록 하여 저 주파수 동작에서 디램 내부의 회로들이 충분한 동작 마진을 갖도록 하여 디램의 성능을 향상시킬 수 있도록 하는 효과를 제공한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 2는 본 발명에 따른 클럭 펄스 발생 회로의 회로도이다.
본 발명은, 제 1펄스 발생부(10)와, 제 2펄스 발생부(20)를 구비한다. 본 발명은 외부 클럭 신호 clkz의 주파수가 특정 주파수 이상일 경우 제 1펄스 발생부(10)와, 제 2펄스 발생부(20)의 출력의 조합에 의해 일정한 하이 펄스폭을 갖는 내부 클럭 펄스 clkp를 발생한다. 그리고, 외부 클럭 신호 clkz의 주파수가 특정 주파수 이하일 경우 제 1펄스 발생부(10)와, 제 2펄스 발생부(20)의 출력의 조합에 의해 외부 클럭 신호 clkz에 동기하여 내부 클럭 펄스 clkp를 발생한다.
여기서, 제 1펄스 발생부(10)는 제 1입력 구동부(11)와, 래치(12)와, 지연부(13) 및 제 2 논리부를 구비한다.
제 1입력 구동부(11)는 제 1 PMOS 트랜지스터 P2 및 제 1 NMOS 트랜지스터 N3,제 2 NMOS 트랜지스터 N4를 구비한다. 제 1 PMOS 트랜지스터 P2는 소스 단자가 전원전압단과 연결되고 드레인 단자가 제 1 NMOS 트랜지스터 N3와 공통 연결되며, 게이트 단자를 통해서 외부 클럭 신호 clkz를 수신한다. 제 1 NMOS 트랜지스터 N3는 제 1 PMOS트랜지스터 P2와 드레인 단자가 공통 연결되며, 게이트 단자를 통해서 외부 클럭 신호 clkz를 수신한다. 제 2 NMOS트랜지스터 N4는 제 1 NMOS 트랜지스터 N3과 접지전압단 사이에 연결되며, 게이트 단자를 통해서 클럭 제어신호 clkpz를 수신한다.
그리고, 래치(12)는 서로의 출력을 그 입력으로 하는 제 1 인버터 IV5, 제 2 인버터 IV6를 구비한다. 또한, 지연부(13)는 제 1입력 구동부(11)의 출력신호를 일정시간 지연하여 노드 B에 출력한다.
제 2 논리부는 제 3 인버터 IV7 및 제 1 낸드게이트 ND2를 구비하는데, 제 3 인버터 IV7는 지연부(13)의 출력신호를 반전하여 출력한다. 제 1 낸드게이트 ND2는 래치(12)의 출력신호와 제 3 인버터 IV7의 출력신호를 낸드연산한다.
또한, 제 2펄스 발생부(20)는 제 2입력 구동부(21)와, 캐패시터부(22) 및 제 4 인버터 IV8를 구비한다.
제 2입력 구동부(21)는 제 2 PMOS트랜지스터 P3 및 제 3 NMOS트랜지스터 N5, 제 4 NMOS트랜지스터 N6를 구비한다. 제 2 PMOS트랜지스터 P3는 소스 단자가 전원전압단과 연결되고 드레인 단자가 제 3 NMOS트랜지스터 N5와 공통 연결되며, 게이트 단자를 통해서 외부 클럭 신호 clkz를 수신한다. 제 3 NMOS트랜지스터 N5는 제 2 PMOS트랜지스터 P3과 드레인 단자가 공통 연결되며, 게이트 단자를 통해서 외부 클럭 신호 clkz를 수신한다. 제 4 NMOS트랜지스터 N6는 제 3 NMOS트랜지스터 N5와 접지전압단 사이에 연결되며 게이트 단자를 통해서 전원전압을 수신한다.
그리고, 캐패시터부(22)는 제 2입력 구동부(21)의 출력단에 PMOS캐패시터 C1, NMOS캐패시터 C2를 구비한다. 또한, 제 4 인버터 IV8는 캐패시터부(22)의 출력을 반전한다. 제 2 낸드게이트 ND3는 제 4 인버터 IV8의 출력신호와 제 1 낸드게이트 ND2의 출력신호를 낸드연산하여 클럭 펄스 clkp를 출력한다. 여기서, 제 2낸드게이트 ND3는 노드 D에 출력된 제 1펄스와 노드 E에 출력된 제 2펄스를 낸드연산하는 제 1논리부에 해당한다.
이러한 구성을 갖는 본 발명의 동작 과정을 설명하면 다음과 같다.
먼저, 외부 클럭 신호 clkz의 주파수가 특정 주파수 이상일 경우에 관하여 설명하고자 한다.
외부 클럭 신호 clkz가 로직 로우일 경우 제 1 PMOS 트랜지스터 P2가 턴온되어 노드 A가 하이 상태가 된다. 그리고, 지연부(13)의 지연에 따라 노드 B는 일정 지연시간 이후에 하이 상태가 되고, 노드 C가 로우 상태가 된다. 따라서, 제 1 낸드게이트 ND2, 제 2 낸드게이트 ND3의 논리조합에 따라 클럭 펄스 clkp가 로우 레벨이 된다.
반면에, 외부 클럭 신호 clkz가 로직 하이일 경우 제 1 NMOS 트랜지스터 N3이 턴온되어 노드 A가 로우 상태가 된다. 그리고, 지연부(13)의 지연에 따라 노드 B는 일정 지연시간 이후에 로우 상태가 되고, 노드 C가 하이 상태가 된다.
여기서, 외부 클럭 신호 clkz가 다시 로직 로우 레벨이 되면, 노드 B가 하이 상태가 될 때까지 외부 클럭 신호 clkz가 하이 레벨이 되더라도 노드 A는 래치(12)의 동작에 따라 그대로 하이 상태를 유지한다.
이후에, 노드 B가 하이 레벨이 되면 노드 C는 로우 상태가 된다. 따라서, 클럭 펄스 clkp는 노드 B가 로우에서 하이로 천이되는 시간만큼 하이 레벨의 상태를 유지한다. 그리고, 노드 B가 하이 레벨이 되면 클럭 펄스 clkp가 로우 레벨이 된다.
결국, 외부 클럭 신호 clkz가 특정 주파수 이상일 경우에 노드 D의 신호가 노드 E의 신호보다 더 큰 로우 펄스폭을 갖게 된다. 따라서, 외부 클럭 신호 clkz의 레벨 상태에 무관하게 일정한 하이 펄스폭을 갖는 내부 클럭 펄스 clkp가 발생된다.
한편, 외부 클럭 신호 clkz의 주파수가 특정 주파수 이하일 경우에 관하여 설명하고자 한다.
먼저, 외부 클럭 신호 clkz가 로직 로우일 경우 제 1 PMOS 트랜지스터 P2가 턴온되어 캐패시터부(22)에 하이 신호가 입력된다. 그리고, 제 4 인버터 IV8에 의해 노드 E가 로우 상태가 된다.
그리고, 외부 클럭 신호 clkz가 로직 하이일 경우 제 3 NMOS트랜지스터 N5가 턴온되어 캐패시터부(22)에 로우 신호가 입력된다. 그리고, 제 4 인버터 IV8에 의해 노드 E가 하이 상태가 된다.
여기서, 외부 클럭 신호 clkz의 하이 펄스폭이 노드 D의 하이 펄스폭 보다 더 크면 노드 E가 노드 D보다 더 큰 로우 펄스폭을 갖게 된다. 따라서, 클럭 펄스 clkp는 노드 E의 출력신호에 따라 클럭 펄스 clkp를 발생하게 되어 외부 클럭 신호 clkz와 같은 펄스폭을 갖게 된다.
이러한 본 발명은, 특정 클럭 주파수 까지는 외부 클럭 신호 clkz 보다 큰 하이 펄스 폭을 갖는 내부 클럭 clkp을 발생하고, 외부 클럭 신호 clkz의 하이 펄스폭이 내부 클럭 clkp보다 크게 입력되면 내부 클럭 clkp이 외부 클럭 신호 clkz에 동기되도록 한다.
즉, 특정 주파수 이상에서는 내부에서 만들어진 내부 클럭 clkp를 발생하여 내부 회로가 안정된 동작을 할 수 있도록 한다. 반면에, 특정 주파수 이하에서는 내부 클럭 clkp이 외부 클럭 신호 clkz에 동기되도록 하여 클럭 주파수가 감소함에 따라 내부회로의 동작 마진이 증가되는 것을 유지하도록 한다.
도 1은 종래의 클럭 펄스 발생 회로의 회로도.
도 2는 본 발명에 따른 클럭 펄스 발생 회로의 회로도.
도 3은 본 발명에 따른 클럭 펄스 발생 회로의 파형도.
Claims (9)
- 외부 클럭 신호와 상기 외부 클럭 신호의 지연 신호를 논리 연산하여 제 1 펄스를 생성하는 제 1 펄스 발생부;상기 외부 클럭 신호를 반전하여 제 2 펄스를 생성하는 제 2 펄스 발생부; 및상기 제 1 펄스 및 상기 제 2 펄스를 논리 연산하여 내부 클럭 펄스를 생성하는 제 1 논리부를 포함하고,상기 내부 클럭 펄스는 상기 외부 클럭 신호의 주파수가 특정 주파수 이하일 경우 상기 외부 클럭 신호에 동기하며,상기 제 2펄스 발생부는상기 외부 클럭 신호를 드라이빙하여 출력하는 제 2입력 구동부;상기 제 2입력 구동부의 출력을 차징하는 캐패시터부; 및상기 캐패시터부의 출력을 반전하는 제 4 인버터를 구비함을 특징으로 하는 클럭 펄스 발생 회로.
- 제 1항에 있어서, 상기 제 1펄스 발생부는클럭 제어신호의 인에이블시 상기 외부 클럭 신호를 구동하는 제 1입력 구동부;상기 제 1입력 구동부의 출력신호를 래치하는 래치;상기 제 1입력 구동부의 출력신호를 일정시간 지연하는 지연부; 및상기 래치의 출력신호 및 상기 지연부의 출력신호를 논리연산하는 제 2 논리부를 구비함을 특징으로 하는 클럭 펄스 발생 회로.
- 제 2항에 있어서, 상기 제 1입력 구동부는공통 게이트를 통해 상기 외부 클럭 신호가 인가되고 드레인 단자가 공통 연결된 제 1 PMOS트랜지스터 및 제 1 NMOS트랜지스터; 및상기 제 1 NMOS트랜지스터와 접지전압단 사이에 연결되어 게이트를 통해 상기 클럭 제어신호가 인가되는 제 2 NMOS트랜지스터를 구비함을 특징으로 하는 클럭 펄스 발생 회로.
- 제 2항에 있어서, 상기 래치는서로의 출력을 그 입력으로 하는 제 1 인버터 및 제 2 인버터를 구비함을 특징으로 하는 클럭 펄스 발생 회로.
- 제 2항에 있어서, 상기 제 2 논리부는상기 지연부의 출력신호를 반전하는 제 3 인버터; 및상기 래치의 출력신호와 상기 제 3 인버터의 출력신호를 낸드연산하는 제 1 낸드게이트를 구비함을 특징으로 하는 클럭 펄스 발생 회로.
- 삭제
- 제 1항에 있어서, 상기 제 2입력 구동부는공통 게이트를 통해 상기 외부 클럭 신호가 인가되고 드레인 단자가 공통 연결된 제 2 PMOS트랜지스터 및 제 3 NMOS트랜지스터; 및상기 제 3 NMOS트랜지스터와 접지전압단 사이에 연결되어 게이트를 통해 전원전압이 인가되는 제 4 NMOS트랜지스터를 구비함을 특징으로 하는 클럭 펄스 발생 회로.
- 제 1항에 있어서, 상기 캐패시터부는전원전압단과 접지전압단 사이에 연결된 PMOS캐패시터 및 NMOS캐패시터를 구비함을 특징으로 하는 클럭 펄스 발생 회로.
- 제 1항에 있어서, 제 1 논리부는 제 2 낸드게이트임을 특징으로 하는 클럭 펄스 발생 회로.
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| KR1020090098637A KR101004499B1 (ko) | 2009-10-16 | 2009-10-16 | 클럭 펄스 발생 회로 |
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