KR100482767B1 - 어드레스 버퍼 - Google Patents

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KR100482767B1 KR10-2002-0041318A KR20020041318A KR100482767B1 KR 100482767 B1 KR100482767 B1 KR 100482767B1 KR 20020041318 A KR20020041318 A KR 20020041318A KR 100482767 B1 KR100482767 B1 KR 100482767B1
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    • G—PHYSICS
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    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
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Abstract

본 발명에 따른 어드레스 버퍼는 버퍼 인에이블 신호에 따라 어드레스를 받아 들이는 입력 버퍼와; 어드레스 스트로브 신호가 로우 레벨일 때만 상기 어드레스를 출력하는 스위치와; 상기 어드레스 스트로브 신호를 지연시켜 생성한 래치 인에이블 신호에 따라 상기 어드레스를 래치하기 위한 제 1 래치와; 상기 래치의 출력을 안정화시키기 위한 슈미트 트리거와; 상기 어드레스 스트로브 신호의 라이징 엣지시에만 지연 동작하여 펄스를 생성하는 라이징 엣지 지연회로와; 상기 라이징 엣지 지연회로의 출력에 따라 인에이블되어 상기 슈미트 트리거의 출력을 래치하는 제 2 래치를 포함하여 구성된다.

Description

어드레스 버퍼{Address buffer}
본 발명은 어드레스 버퍼에 관한 것으로 특히, 어드레스 스트로브 신호를 제어 신호로 하는 스위치와 슈미트 트리거 회로를 이용하여 어드레스 버퍼 출력의 비정상적인 지연을 사전에 차단하여 오동작의 우려를 개선할 수 있는 어드레스 버퍼에 관한 것이다.
최근 프수도 에스램(Pseudo SRAM)의 동향은 저전력화와 더불어 스피드 개선이 절실히 요구되고 있는 실정이다. 특히 프수도 에스램(Pseudo SRAM)은 클럭과 무관한 비동기식으로 외부 어드레스 입력과 그 어드레스를 캐치하는 어드레스 스트로우브간의 타이밍이 랜덤하게 결정되기 때문에 종래 어드레스 버퍼구조를 그대로 사용할 결우 오동작의 우려가 높아지고 그 오동작을 막기 위해서는 불가피하게 스피드 손해를 감소해야 하는 일이 발생할 수 있게 된다.
도 1은 종래 프수도 에스램(Pseudo SRAM)에 사용되어 온 어드레스 버퍼의 대략적인 회로도를 나타낸 것이다. 도 2를 참조하여 그 동작을 설명 하기로 한다.
칩 셀렉트 신호(/CS)가 로우(row)로 인에이블 되면 버퍼 인에이블 신호(buf_en)가 하이(high)로 인에이블 되어 어드레스 버퍼가 입력 단자(in)를 통해 어드레스를 입력받게 된다. 어드레스 스트로우브 신호(add-stb)가 인에이블 되면, 크로스 커플 차동 증폭기(10)가 액티브 되면서 입력받은 어드레스를 래치하여 NOR 래치회로(20)의 입력으로 보내게 된다. 이때 어드레스 스트로브 신호(add_stb)는 펄스이므로 어드레스 스트로브 신호(add_stb)가 로우(row)로 떨어지게 되면, 크로스 커플 차동 증폭기의 출력(lat, latb)은 하이(high)로 프리차지(precharge) 되어 NOR 래치회로(20)의 출력값은 현재 상태를 유지하게 된다.
이와 같은 어드레스 버퍼 회로가 가지고 있는 문제점은 다음과 같다. 버퍼 인에이블 신호(buf_en)에 의해 입력받은 어드레스 신호(addi 와 addib)가 어드레스 스스트로브 신호(add_stb)보다 미리 바뀌어 있거나, 어드레스 스트로브 신호(add_stb)가 하이(high) 펄스를 유지하는 동안 바뀌면 문제가 발생하지 않으나, 어드레스 스트로브 신호(add_stb)가 하이(high)로 인에이블 되는 순간에 어드레스 값이 바뀌면 문제가 발생하게 된다. 만일 입력된 어드레스가 로우(row)에서 하이( high)로 바뀌는 순간에 어드레스 스트로브 신호(add_stb)가 인에이블 되는 경우를 가정해 보자.
원래 어드레스(addi)는 로우(row)값을, 어드레스(addib)는 하이(high)값을 가지고 있다. 어드레스 스토로브 신호(add_stb)가 액티브 되면서 프리차지(precharge)되어 있던 크로스 커플 차동 증폭기(10)의 출력(lat)은 그라운드로 차지(charge)가 빠지게 된다. 그러나 출력(lat) 노드의 전압 레벨이 떨어지는 도중에 어드레스(addi)와 어드레스(addib)의 값이 바뀌게 되면, NMOS트랜지스터(N2)가 OFF되면서 출력(lat)은 불안정한 값을 갖게 된다. 출력(lat)을 게이트로 하는 NMOS 트랜지스터(N38) 역시 완전히 ON되지 못하고, 어드레스(addi)가 하이(high)로 바뀌었는데도 불구하고 출력((latb)은 어드레스 스트로브 신호(add_stb)가 하이(high)값을 유지하고 있는 동안에만, 아주 천천히 로우(row)레벨로 떨어지게 된다. 출력(latb)의 레벨이 PMOS 트랜지스터(P4)의 Vt보다 낮아져야만 출력(lat)이 하이(high)로 올라가기 때문에 그만큼 어드레스 버퍼 출력의 스피드가 떨어지게 되는 문제점이 있다. 어드레스 버퍼의 출력이 늦어지게 되면, 프리 디코우더에 오동작이 생길 수가 있으며, 이를 막기 위해서는 디바이스 전체의 로우(row) 액티브 동작이 늦어지게 된다. 즉, 도 2에 도시된 바와 같이 버퍼 출력에 지연이 발생하게 된다.
따라서 본 발명은 어드레스 스트로브 신호를 제어 신호로 하는 스위치와 슈미트 트리거 회로를 이용하여 어드레스 버퍼 출력의 비정상적인 지연을 사전에 차단하여 오동작의 우려를 개선할 수 있는 어드레스 버퍼를 제공하는데 그 목적이 있다.
본 발명에 따른 어드레스 버퍼는 버퍼 인에이블 신호에 따라 어드레스를 받아 들이는 입력 버퍼와; 어드레스 스트로브 신호가 로우 레벨일 때만 상기 어드레스를 출력하는 스위치와; 상기 어드레스 스트로브 신호를 지연시켜 생성한 래치 인에이블 신호에 따라 상기 어드레스를 래치하기 위한 제 1 래치와; 상기 래치의 출력을 안정화시키기 위한 슈미트 트리거와; 상기 어드레스 스트로브 신호의 라이징 엣지시에만 지연 동작하여 펄스를 생성하는 라이징 엣지 지연회로와; 상기 라이징 엣지 지연회로의 출력에 따라 인에이블되어 상기 슈미트 트리거의 출력을 래치하는 제 2 래치를 포함하여 구성된다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 3은 본 발명의 기술적 원리를 설명하기 위한 블록도를 나타낸 것이다.
본 발명에 따른 어드레스 버퍼는 버퍼 인에이블 신호에 따라 어드레스를 받아 들이는 입력 버퍼(30), 어드레스 스트로브 신호가 로우 레벨일 때만 상기 어드레스를 출력하는 스위치(40), 상기 어드레스 스트로브 신호를 지연시켜 생성한 래치 인에이블 신호에 따라 상기 어드레스를 래치하기 위한 제 1 래치(50), 상기 제 1 래치(50)의 출력을 안정화시키기 위한 슈미트 트리거(80), 상기 어드레스 스트로브 신호의 라이징 엣지시에만 지연 동작하여 펄스를 생성하는 라이징 엣지 지연회로(60), 상기 라이징 엣지 지연회로(60)의 출력에 따라 인에이블되어 상기 슈미트 트리거(80)의 출력을 래치하는 제 2 래치(70)를 포함하여 구성된다.
본 발명은 전술한 문제점을 해결하기 위해 어드레스 스트로우브 신호가 액티브되는 구간에서는 새로운 어드레스 신호가 입력되지 않게 어드레스 스트로우브 신호로 온-오프되는 스위치(40)를 사용하였다. 이런 경우, 스위치(40)가 오프되는 순간 스위치(40)의 입력 레벨이 변하게 되면, 스위치(40)가 오프된 후 레벨을 유지해 주는 인버터 래치의 입출력단의 레벨이 불안정하게 된다. 이와 같은 현상 또한 근본적 버퍼 출력에 비정상적인 지연을 가져다 주게 되므로 이를 제거하기 위해서 어드레스 스트로브 신호를 위상 반전후 지연시킨 래치 인에이블 신호를 만들어 어드레스 스트로우브 신호가 비활성화되어 스위치(40)가 오프되는 경우에만, 래치(50)를 동작시킨다. 이 경우 래치는 CMOS 래치(50)를 사용해야 하며, 피드백 인버터의 사이즈를 크게하여 임의로 래치 입력단의 노이즈 마진을 작게 해야 한다. 래치 입력단의 VIH, VIL을 Full CMOS 레벨에 근접시킨후, 그 출력단을 입력으로 하는 슈미트리거(80)를 사용하게 되면, 불안정한 입력 레벨을 최대한 필터링 시킬 수 있고, 최대한 빨리 안정된 레벨을 제 2 래치(D-Latch;70)에 입력시킬 수 있게 된다. 도 3에서 보이는 바같이 어드레스 스트로우브 신호를 라이징 엣지 지연회로(60)에 의해 라이징시에만 지연시킨 신호를 디 래치(70)의 인에이블 신호로 사용하여 슈미트리거(80)의 출력과 인에이블 신호가 충분한 셋업 타임을 유지할 수 있도록 하였다.
도 4는 어드레스 버퍼 출력의 스피드 개선을 위한 회로도를 나타내고 있다.
입력 버퍼(30)는 버퍼 인에이블 신호(buf_in)를 반전시키는 제 1 인버터(I1), 전원과 제 1 노드(A1) 간에 접속되며 상기 제 1 인버터(I1)의 출력에 따라 턴온되는 제 1 PMOS트랜지스터(P1), 상기 제 1 노드(A1)와 제 2 노드(A2) 간에 접속되며 게이트 단자에 어드레스가 입력되는 제 2 PMOS트랜지스터(P2), 상기 제 2 노드(A2)와 접지 간에 접속되며 게이트 단자에 상기 어드레스가 입력되는 제 1 NMOS트랜지스터(N1) 및, 상기 제 2 노드와 접지 간에 접속되며 상기 제 1 인버터(I1)의 출력에 따라 동작하는 제 2 NMOS 트랜지스터(N2)를 포함하여 구성된다.
스위치(40)는 상기 어드레스 스트로브 신호(add_stb)를 반전시키는 제 2 인버터(I2), 상기 어드레스 스트로브 신호(add_stb) 및 상기 제 2 인버터(I2)의 출력에 따라 상기 입력 버퍼(30)의 반전된 출력 신호를 출력하는 제 1 트랜스미션 게이트(T1), 상기 제 2 인버터(I2)의 출력을 반전시키는 제 3 인버터(I3)를 포함하여 구성된다.
제 1 래치(50)는 상기 스위치(40)의 출력을 반전시켜 출력하는 제 4 인버터(I4), 상기 제 4 인버터(I4)의 출력을 반전 시키는 제 5 인버터(I5), 상기 제 3 인버터(I3)의 출력과 상기 제 3 인버터(I3)의 출력을 반전시킨 신호에 따라 동작하여 상기 제 5 인버터(I5)의 출력을 상기 제 4 인버터(I4)의 입력으로 피드백시키기 위한 제 2 트랜스 미션 게이트(T2)를 포함하여 이루어진다.
슈미트 트리거(80)는 전원과 제 3 노드(A3) 간에 접속되며 상기 제 1 래치(50)의 출력에 따라 동작하는 제 3 PMOS트랜지스터(P3), 상기 제 3 노드(A3)와 접지간에 접속되며 상기 제 1 래치(50)의 출력에 따라 동작하는 제 3 NMOS트랜지스터(N4), 상기 제 3 노드(A3)의 전위를 반전시키기 위한 제 6인버터(I6), 전원과 제 3 노드(A3)간에 접속되며 상기 제 6 인버터(I6)의 출력에 따라 동작하는 제 4 PMOS트랜지스터(P4), 상기 제 3 노드(A3)와 접지간에 접속되며 상기 제 6 인버터(I6)의 출력에 따라 동작하는 제 4 NMOS트랜지스터(N4)를 포함하여 구성된다.
라이징 엣지 지연회로(60)는 전원과 제 5 노드(A5)간에 접속되며 상기 어드레스 스트로브 신호(add_stb)에 따라 동작하는 제 5 PMOS트랜지스터(P5), 상기 제 5 노드(A5)및 접지간에 접속되며 상기 어드레스 스트로브 신호(add_stb)에 따라 동작하는 제 5 NMOS트랜지스터(N5), 상기 제 5노드(A5)의 전위를 반전시키기 위한 제 7 인버터(I7), 상기 전원과 상기 제 5노드(A5) 간에 접속되며 상기 제 7 인버터(I7)의 출력에 따라 동작하는 제 6 PMOS트랜지스터(P6), 상기 제 7 인버터(I7)의 출력을 지연시키기 위한 지연부(100),상기 어드레스 스트로브 신호(add_stb) 및 상기 지연부(100)의 출력을 조합하기 위한 제 1 낸드 게이트(ND1), 상기 제 1 낸드 게이트(ND1)의 출력을 반전시키기 위한 제 8 인버터(I8)를 포함하여 구성된다.
제 2 래치(70)는 상기 라이징 엣지 지연회로(60)의 출력과 상기 슈미트 트리거(80)의 출력을 조합하는 제 2 낸드 게이트(ND2), 상기 라이징 엣지 지연회로(60)의 출력과 반전된 상기 슈미트 트리거(80)의 출력을 조합하는 제 3 낸드 게이트(ND3), 상기 제 2 낸드 게이트(ND2)의 출력을 반전시키는 제 10 인버터(I10), 상기 제 3 낸드 게이트(ND3)의 출력을 반전시키는 제 11 인버터(I11), 상기 제 10 및 11 인버터(I11 및 I12)의 출력을 래치하는 NOR 래치(200)를 포함하여 구성된다.
종래 회로는 도 2에서 보이는 바와 같이 어드레스 스트로브 신호(add_stb)에 의해 크로스 커플형 차동 증폭기가 액티브 되자 마자 어드레스(addib)가 로우(row)값으로 떨어 지게 되고, NMOS 트랜지스터(N2)가 오프되어 출력(lat)이 불안정한 값을 갖게 됨으로써 문제가 야기되었다.
본 발명에서는 버퍼 인에이블 신호(buf_en)에 의해 외부 어드레스를 입력 받더라도 어드레스 스트로브 신호(add_stb)가 하이(high)값을 갖을 경우에는 스위치(40)를 이용하여 어드레스(addi) 신호가 더 이상 인버터 래치의 입력단 레벨을 변화시킬 수 없게 하였다. 이러한 방식은 어드레스(addi)의 레벨이 변하는 순간, 스위치(40)가 오프되면 인버터 래치의 입력단(lat_addi)이 불안정한 레벨이 되어 비정상적인 지연 또는 글리치(glitch)가 발생하는 문제점을 발생시킨다.
본 발명은 이와 같은 문제점을 개선하기 위해 다음과 같은 방법을 사용하였다. 먼저 래치의 입력단(lat_addi)이 중간 레벨에 도달하는 순간 스위치(40)가 오프되어, 래치(50)의 피드백 인버터에 의해 다시 원래 값으로 돌아가는 경우 래치의 출력단 신호( lat_addib)에 글리치가 발생하게 되는데, 이를 제거하기 위해 슈미 트리거(schmitt Trigger;80)를 사용하였다. 슈미 트리거(80)의 입력단(lat_addib)의 레벨이 Full CMOS 레벨에 도달하지 못하고, 다시 그라운드 레벨로 돌아가는 글리치가 발생하게 되면 슈미 트리거(80)의 출력단(Pre_inb) 신호엔 아무런 변화도 주지 않게 된다. 도 5는 위와 같은 경우의 타이밍도를 나타낸 것으로 마치 새로운 어드레스를 입력받지 않은 것처럼 어드레스 버퍼의 최종 출력단은 변하지 않게 된다.
두 번째, 스위치(40)가 오프되는 순간, 래치 입력단(lat_addi)신호의 레벨이 인버터의 로직 스레스홀드(Logic Threshold)값을 약간 상회하는 경우, 인버터 래치의 값을 바꾸게 되는데, 래치의 두 인버터의 입력 레벨이 중간값이기 때문에 인버터 래치의 레벨을 뒤집는데 지연이 발생하게 된다. 이와 같은 지연을 최대한 감소시키기 위해 스위치가 온되어 있을 경우는 래치의 피드백 인버터를 동작시키지 않고, 스위치(40)가 오프된 후 약간의 지연을 갖고 피드백 인버터를 동작시키게 하였다. 또한 피드백 인버터의 사이즈를 순방향 인버터의 사이즈보다 크게 하여 인위적으로 순방향 인버터의 노이즈 마진을 작게 하였다. 따라서, 도 4의 회로도에서 보는 바와 같이 래치의 순방향 인버터(I5)의 VIH, VIL의 폭이 커지게 되어, 만일 래치 입력단(lat_addi)의 레벨이 VIH 미만인 경우, 다시 원래의 그라운드 레벨로 떨어지게 되어 래치 입력단(lat_addib)의 신호는 글리치가 되므로 래치 입력단(lat_addib)를 입력으로 하는 슈미 트리거(80)가 이를 필터링하게 된다.
도 6에서 보이는 바와 같이 래치 입력단(lat_addi)의 레벨이 VIH를 상회하는 경우, 래치 입력단(lat_addi)는 Full CMOS 레벨에 도달하게 되는데, 이미 이 신호의 레벨이 Full 레벨에 근접해 있기 때문에 이에 따른 지연을 최소화 시킬 수 있게 된다. 위와 같은 일련의 동작들에 의해 슈미 트리거(80)를 통과한 신호(pre_in 및 pre_inb)는 안정된 레벨을 유지하게 된다.
한편 도 4 의 어드레스 스트로브 지연 신호(add_stb_dly)는 라이징(Rising)시에만 히스레리시스를 갖는 슈미트리거를 사용했기 때문에 어드레스 스트로브 신호(add_stb)가 액티브되는 순간만 지연을 갖게 되고, 비활성화 되는 어드레스 스트로브 신호(add_stb)와 동기된다. 이미 안정화된 신호(Pre_in 과 pre_inb)는 라이징 엣지 지연회로(60)의 출력인 어드레스 스트로브 지연 신호(add_stb_dly)에 동기하여 제 2 래치(70)의 입력단으로 보내지게 된다. 어드레스 스트로우브 신호(add_stb)가 디스에이블되면 바로 직후, 어드레스 스트로브 지연신호(add_stb_dly)가 디스에이블되어 NOR 래치(200)의 입력단(in, inb)은 로우값을 갖게 되어 NOR 래치(200)의 출력단은 이전 래치값을 계속 유지하게 된다.
본 발명은 위와 같은 일련의 과정을 통해 어드레스 버퍼 출력의 비정상적인 지연을 사전에 방지함으로써 디바이스의 스피드 및 동작에 안정을 기하게 된다.
도 7은 본 발명의 제 2 실시예를 나타낸 것으로서 스위치(40) 출력단의 래치 형태를 변형시킨 것으로 피드백 인버터에 슈미트리거를 사용하였다.
제 2 실시예에 사용된 제 1 래치(50)는 상기 스위치(40)의 출력을 반전시켜 출력하는 제 4 인버터(I4), 상기 전원과 제 7 노드(A7) 간에 접속되며 상기 제 4 인버터(I4)의 출력에 따라 동작하는 제 7 PMOS 트랜지스터(P7), 상기 제 7 노드(A7)와 접지간에 접속되며 상기 제 4 인버터(I4)의 출력에 따라 동작하는 제 6 NMOS 트랜지스터(N6), 상기 제 7 노드(A7)의 전위를 반전시키기 위한 제 12 인버터(I12), 상기 전원과 상기 제 7 노드(A7)간에 접속되며 상기 제 12 인버터(I12)의 출력에 따라 동작하는 제 8 PMOS트랜지스터(P8), 상기 제 7 노드(A7)와 접지간에 접속되며 상기 제 12 인버터(I12)의 출력에 따라 동작하는 제 7 NMOS트랜지스터(N7), 상기 제 12 인버터의 출력을 반전시키기 위한 제 5 인버터(I5), 상기 제 3 인버터(I3)의 출력과 상기 제 3 인버터(I3)의 출력을 반전시킨 신호에 따라 동작하여 상기 제 5 인버터(I5)의 출력을 상기 제 4 인버터(I4)의 출력으로 피드백시키기 위한 제 2 트랜스 미션 게이트(T2)를 포함하여 이루어진다.
이러한 구조를 갖는 래치를 채용하게 되면, 래치의 순방향 인버터의 노이즈 마진이 더욱 안좋아져서 출력값을 원래 값으로 끌어내리는데 강한 힘을 작용하게 된다. 따라서 래치 입력단(lat_addi)의 레벨이 Full CMOS 레벨에 도달하더라도 피드백 신호(lat_sw) 레벨의 영향으로 그 레벨이 떨어지게 되면서 오실레이션을 한 후, 빠르게 레벨을 잡아가게 된다. 도 8은 위 과정을 타이밍도로 보여주고 있다.
본 발명은 비정상적인 어드레스 버퍼 출력의 지연을 막음으로써 궁극적으로 디바이스의 스피드를 개선하기 위한 어드레스 버퍼 회로 구현에 관한 것으로 다음과 같은 효과 및 이점이 있다.
종래 어드레스 버퍼 회로는 어드레스를 래치하는 어드레스 스트로브 신호와 외부 입력 어드레스가 특정 타이밍에 임하게 되면, 어드레스 래치에 지연이 발생하여 결국 전체 어드레스 버퍼의 출력이 늦어지게 된다. 이와 같은 현상이 심화되면, 로우(row) 액티브시 워드라인이 두 개 이상 액티브되는 문제점이 발생하게 되며, 이를 막기 위해서는 로우(row) 액티브 시점을 늦추지 않으면 안된다. 그러나, 현재 Pseudo SRAM의 추세는 저전력화와 더불어 더욱 빠른 스피드를 원하기 때문에 이를 위해서는 위와 같은 어드레스 버퍼의 출력 지연을 최대한 도로 줄일 필요가 있다. 본 발명은 종래 버퍼 회로에 어드레스 스트로브 신호를 입력으로 하는 스위치 및 스위치 OFF 후에 어드레스 입력을 래치하기 위한 인버터 래치를 추가하여 근본적으로 어드레스 래치에 지연이 발생하는 타이밍을 회로적으로 제거하였으며, 어드레스 스트로우브 신호에 대한 어드레스 입력신호(addi)의 셋업 타임 부족에 의한 래치 출력의 글리치 및 비정상적인 지연을 최대한 줄이기 위해 래치의 피드백 인버터의 사이즈를 순방향 인버터보다 크게 설정하고, 피드백 인버터의 동작을 스위치 오프시에만 액티브 시켰다. 또한 인버터 래치의 출력단이 슈미트리거를 거치게 하여 위의 글리치 및 지연을 사전에 제거함으로써 어드레스 버퍼의 최종 출력단의 비정상적인 지연을 막을 수 있게 된다.
도 1은 종래의 어드레스 버퍼 회로도이다.
도 2는 종래 어드레스 버퍼 회로의 타이밍도이다.
도 3 은 본 발명의 제 1 실시예에 의한 어드레스 버퍼 블록도이다.
도 4는 도 3의 상세회로도이다.
도 5 는 도 4에서 어드레스 입력을 받지 않는 경우의 타이밍도이다.
도 6 은 도 4에서 어드레스 입력을 받는 경우의 타이밍도이다.
도 7 은 본 발명의 제 2 실시예에 따른 어드레스 버퍼 회로도이다.
도 8 은 도 7에서 어드레스 입력을 받는 경우의 타이밍도이다.
*도면의 주요 부분에 대한 부호의 설명
10: 크로스 커플 차동 증폭기 20: 래치회로
30:입력버퍼 40: 스위치
50: 제 1 래치 60: 라이징 엣지 지연회로
70: 제 2 래치 80: 슈미트 트리거

Claims (8)

  1. 버퍼 인에이블 신호에 따라 어드레스를 받아 들이는 입력 버퍼와;
    어드레스 스트로브 신호가 로우 레벨일 때만 상기 어드레스를 출력하는 스위치와;
    상기 어드레스 스트로브 신호를 지연시켜 생성한 래치 인에이블 신호에 따라 상기 어드레스를 래치하기 위한 제 1 래치와;
    상기 래치의 출력을 안정화시키기 위한 슈미트 트리거와;
    상기 어드레스 스트로브 신호의 라이징 엣지시에만 지연 동작하여 펄스를 생성하는 라이징 엣지 지연회로와;
    상기 라이징 엣지 지연회로의 출력에 따라 인에이블되어 상기 슈미트 트리거의 출력을 래치하는 제 2 래치를 포함하여 구성된 것을 특징으로 하는 어드레스 버퍼.
  2. 제 1 항에 있어서,
    상기 입력 버퍼는
    버퍼 인에이블 신호를 반전시키는 제 1 인버터와;
    전원과 제 1 노드 간에 접속되며 상기 제 1 인버터의 출력에 따라 턴온되는 제 1 PMOS트랜지스터와;
    상기 제 1 노드와 제 2 노드 간에 접속되며 게이트 단자에 어드레스가 입력되는 제 2 PMOS트랜지스터와;
    상기 제 2 노드와 접지 간에 접속되며 게이트 단자에 상기 어드레스가 입력되는 제 1 NMOS트랜지스터와;
    상기 제 2 노드와 접지 간에 접속되며 상기 제 1 인버터의 출력에 따라 동작하는 제 2 NMOS 트랜지스터를 포함하여 구성된 것을 특지으로 하는 어드레스 버퍼.
  3. 제 1항에 있어서,
    상기 스위치는
    상기 어드레스 스트로브 신호를 반전시키는 제 2 인버터와;
    상기 어드레스 스트로브 신호 및 상기 제 2 인버터의 출력에 따라 상기 입력 버퍼의 반전된 출력 신호를 출력하는 제 1 트랜스미션 게이트와;
    상기 제 2 인버터의 출력을 반전시키는 제 3 인버터를 포함하여 구성된 것을 특징으로 하는 어드레스 버퍼.
  4. 제 1 또는 제 3항에 있어서,
    상기 제 1 래치는
    상기 스위치의 출력을 반전시켜 출력하는 제 4 인버터와;
    상기 제 4 인버터의 출력을 반전 시키는 제 5 인버터와;
    상기 제 3 인버터의 출력과 상기 제 3 인버터의 출력을 반전시킨 신호에 따라 동작하여 상기 제 5 인버터의 출력을 상기 제 4 인버터의 출력으로 피드백시키기 위한 제 2 트랜스미션 게이트를 포함하여 이루어진 것을 특징으로하는 어드레스 버퍼.
  5. 제 1항에 있어서,
    상기 슈미트 트리거 회로는
    전원과 제 3 노드 간에 접속되며 상기 제 1 래치의 출력에 따라 동작하는 제 3 PMOS트랜지스터와;
    상기 제 3 노드와 접지간에 접속되며 상기 제 1 래치의 출력에 따라 동작하는 제 3 NMOS트랜지스터와;
    상기 제 3 노드의 전위를 반전시키기 위한 제 6인버터와;
    전원과 제 3 노드간에 접속되며 상기 제 6 인버터의 출력에 따라 동작하는 제 4 PMOS트랜지스터와;
    상기 제 3 노드와 접지간에 접속되며 상기 제 6 인버터의 출력에 따라 동작하는 제 4 NMOS트랜지스터를 포함하여 구성된 것을 특징으로 하는 어드레스 버퍼.
  6. 제 1 항에 있어서,
    상기 라이징 엣지 지연회로는
    전원과 제 5 노드간에 접속되며 상기 어드레스 스트로브 신호에 따라 동작하는 제 5 PMOS트랜지스터와;
    상기 제 5 노드 및 접지간에 접속되며 상기 어드레스 스트로브 신호에 따라 동작하는 제 5 NMOS트랜지스터와;
    상기 제 5노드의 전위를 반전시키기 위한 제 7 인버터와;
    상기 전원과 상기 제 5노드 간에 접속되며 상기 제 7 인버터의 출력에 따라 동작하는 제 6 PMOS트랜지스터와;
    상기 제 7 인버터의 출력을 지연시키기 위한 지연부와;
    상기 어드레스 스트로브 제어신호 및 상기 지연부의 출력을 조합하기 위한 제 1 낸드 게이트와;
    상기 제 1 낸드 게이트 출력을 반전시키기 위한 제 8 인버터를 포함하여 구성된 것을 특징으로 하는 어드레스 버퍼.
  7. 제 1 항에 있어서,
    상기 제 2 래치는 상기 라이징 엣지 지연회로의 출력과 상기 슈미트 트리거의 출력을 조합하는 제 2 낸드 게이트와;
    상기 라이징 엣지 지연회로의 출력과 반전된 상기 슈미트 트리거의 출력을 조합하는 제 3 낸드 게이트와;
    상기 제 2 낸드 게이트의 출력을 반전시키는 제 10 인버터와;
    상기 제 3 낸드 게이트의 출력을 반전시키는 제 11 인버터와;
    상기 제 10 및 11 인버터의 출력을 래치하는 NOR 래치를 포함하여 구성된 것을 특징으로 하는 어드레스 버퍼.
  8. 제 1 또는 3 항에 있어서,
    상기 제 1 래치는
    상기 스위치의 출력을 반전시켜 출력하는 제 4 인버터와;
    상기 전원과 제 7 노드 간에 접속되며 상기 제 4 인버터의 출력에 따라 동작하는 제 7 PMOS 트랜지스터와;
    상기 제 7 노드와 접지간에 접속되며 상기 제 4 인버터의 출력에 따라 동작하는 제 6 NMOS 트랜지스터와;
    상기 제 7 노드의 전위를 반전시키기 위한 제 12 인버터와;
    상기 전원과 상기 제 7 노드간에 접속되며 상기 제 12 인버터의 출력에 따라 동작하는 제 8 PMOS트랜지스터와;
    상기 제 7 노드와 접지간에 접속되며 상기 제 12 인버터의 출력에 따랄 동작하는 제 7 NMOS트랜지스터와;
    상기 제 12 인버터의 출력을 반전시키기 위한 제 5 인버터와;
    상기 제 3 인버터의 출력과 상기 제 3 인버터의 출력을 반전시킨 신호에 따라 동작하여 상기 제 5 인버터의 출력을 상기 제 4 인버터의 출력으로 피드백시키기 위한 제 2 트랜스 미션 게이트를 포함하여 이루어진 것을 특징으로하는 어드레스 버퍼.
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