KR100471144B1 - 펄스 발생 회로 - Google Patents
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Abstract
여기에 개시된 펄스 발생 회로는 외부로부터 입력 신호를 받아들이고 이를 제 1 구간 동안 지연시켜 지연 신호를 발생하는 지연 회로와; 제 1 레벨의 외부 입력 신호 및 제 2 레벨의 지연 신호를 받아들여 제 2 레벨로 활성화되고, 상기 지연 신호가 제 1 레벨로 천이할 때 제 1 레벨로 활성화되는 제 1 펄스를 발생하는 제 1 펄스 발생 회로와; 상기 외부 입력 신호가 제 1 레벨인 동안, 상기 펄스가 제 2 레벨로 활성화될 때 제 1 레벨로 활성화되고, 상기 펄스가 제 2 레벨일 때 제 1 레벨로 비활성화되는 제 2 펄스를 발생하는 제 2 펄스 발생 회로를 포함한다.
Description
본 발명은 펄스 발생 회로에 관한 것으로서, 더 구체적으로는 클럭 수신기 (clock receiver)와 구동기(driver)에 사용되는 펄스 발생 회로에 관한 것이다.
일반적으로 클럭 수신기와 구동기에 이용되는 펄스 발생 회로는 도 1에서와 같이, 논리 회로, 지연 회로, 반전 회로, 다이나믹 회로(셀프 리셋팅 회로), 래치 회로, 그리고 리셋 지연 회로, 그리고 프리챠지 회로로서 다소 복잡한 구성들을 포함한다. 이와 같은 구성을 갖는 펄스 발생 회로는 하나의 입력 신호에 대해 하나의 레벨로 인에이블되는 펄스 밖에 얻을 수 없다. 그러므로 다양한 펄스들을 얻기 위해서는 그에 해당하는 만큼의 펄스 발생 회로들을 필요로 한다. 이는 회로 구성도 복잡할 뿐만 아니라 복수 개의 펄스 발생 회로들로 인해 전류 소모도 커지게 되는 문제점이 발생하게 된다.
따라서, 본 발명의 목적은 회로 구성을 보다 간단히 구현하면서 전력 소모도 줄일 수 있는 펄스 발생 회로를 제공하기 위함이다.
(구성)
상술한 바와 같은 목적을 달성하기 위한 일 특징에 의하면, 펄스 발생 회로는 외부로부터 입력 신호를 받아들이고 이를 제 1 구간 동안 지연시켜 지연 신호를 발생하는 지연 회로와; 제 1 레벨의 외부 입력 신호 및 제 2 레벨의 지연 신호를 받아들여 제 2 레벨로 활성화되고, 상기 지연 신호가 제 1 레벨로 천이할 때 제 1 레벨로 활성화되는 제 1 펄스를 발생하는 제 1 펄스 발생 회로와; 상기 외부 입력 신호가 제 1 레벨인 동안, 상기 펄스가 제 2 레벨로 활성화될 때 제 1 레벨로 활성화되고, 상기 펄스가 제 2 레벨일 때 제 1 레벨로 비활성화되는 제 2 펄스를 발생하는 제 2 펄스 발생 회로를 포함한다.
바람직한 실시예에 있어서, 상기 제 1 펄스 발생 회로 및 제 2 펄스 발생 회로는 상기 입력 신호가 제 1 레벨인 동안 제 1 및 제 2 펄스를 각각 발생한다.
바람직한 실시예에 있어서, 상기 제 1 펄스 발생 회로는 상기 지연 신호가 제 2 레벨에서 제 1 레벨로 천이할 때까지의 폭을 갖는 펄스를 발생한다.
바람직한 실시예에 있어서, 상기 제 2 펄스 발생 회로는 상기 지연 신호가 제 2 레벨에서 제 1 레벨로 천이할 때까지의 폭을 갖는 펄스를 발생한다.
바람직한 실시예에 있어서, 상기 입력 신호는 상기 지연 신호가 제 2 레벨에서 제 1 레벨로 천이할 때, 제 1 레벨을 유지한다.
이와 같은 회로에 의해서, 회로의 면적을 줄일 수 있을 뿐만 아니라 전류 소모도 줄일 수 있다.
(제 1 실시예)
이하 본 발명의 바람직한 실시예에 따른 참조 도면들 도 2 내지 도 5에 의거하여 설명한다.
도 2는 본 발명의 제 1 실시예에 따른 펄스 발생 회로의 구성을 보여주는 회로도이다.
펄스 발생 회로는 외부 입력 신호 (extINPUT)를 지연 및 반전시키는 반전 및 지연 회로 (100)와, 제 1 펄스 (SP1)와 제 2 펄스 (SP2)를 각각 발생하는 제 1 및 제 2 펄스 발생 회로들 (110, 120)을 포함한다.
상기 반전 및 지연 회로 (100)는 단일 또는 복수 개의 인버터들로 구성이 가능하지만 그 수는 홀수 개로 한정되어야 한다. 그리고 제 1 펄스 발생 회로 (110)는 제 1 펄스 (SP1)가 출력되는 제 1 출력단 (1)과 상기 반전 및 지연 회로 (100)의 출력단에 접속되는 게이트와 그리고 전원 전압이 공급되는 전원 노드와 상기 제 1 출력단 (1)사이에 접속되는 채널을 갖는 PMOSFET (PM1)를 포함한다. 더불어 상기 제 1 펄스 발생 회로 (110)는 상기 출력단 (1)와 접지사이에 채널들이 직렬로 접속되고, 상기 외부 입력 신호(extINPUT)와 지연된 신호가 각각 인가되는 게이트들을 갖는 NMOSFET들 (NM1, NM2)도 포함한다. 이외에도 상기 제 1 펄스 발생 회로 (110)는 게이트가 상기 NMOSFET들 (NM1, NM2)의 접속점 (N1)에 연결되는 게이트와, 전원 노드와 상기 제 1 출력단 (1)사이에 접속되는 채널을 갖는 PMOSFET (PM2)를 구비한다.
상기 제 2 펄스 발생 회로(120)는 제 2 펄스 (SP2)가 출력되는 제 2 출력단 (2)과, 상기 제 1 출력단 (1)에 공통으로 접속되는 게이트들과, 전원 노드와 제 2 노드 (N2)사이에 직렬로 접속되는 PMOSFET (PM3), NMOSFET (NM3)를 포함한다. 더불어 상기 제 2 펄스 발생 회로(120)는 상기 제 1 노드 (N1)에 접속되는 게이트와 상기 제 2 노드 (N2)와 접지 사이에 직렬로 접속되는 채널을 갖는 NMOSFET (NM4)를 구비하고 상기 NMOSFET (NM4)의 채널과 병렬로 접속되는 채널과 상기 제 1 출력단 (1)에 접속되는 NMOSFET (NM5)도 포함한다.
이하 본 발명에 따른 펄스 발생 회로의 동작을 도 3 및 도 5를 참조하여 상세하게 설명한다.
먼저 ′L′에서 ′H′로 천이하는 외부 입력 신호 (extINPUT)가 인가된다고 가정하자. 상기 ′H′의 입력 신호 (extINPUT)는 제 1 펄스 발생 회로 (110)의 NM1 게이트로 인가되고, 반전 및 지연 회로 (100)를 통해 지연 및 반전된 ′L′는 NM2의 게이트로 인가된다. 그러나 NM2의 게이트로 인가되는 신호는 반전 및 지연 회로 (100)를 통해 일정 시간이 지난 후에 전달되는 신호이므로 그 전 상태인 ′H′가 상기 NM2의 게이트로 계속 인가된다. 그러므로 NM1, NM2가 동시에 턴온되는 구간이 발생하게 된다. 이로 인해 제 1 펄스 (SP1)는 로우 레벨로 인에이블된다.
이어서, 상기 반전 및 지연 회로 (100)를 통해 ′L′이 NM2에 인가되면 상기 제 1 펄스 (SP1)는 로우레벨에서 하이레벨로 천이 하게 된다. 그러므로 상기 제 1 펄스 (SP1)의 폭은 상기 반전 및 지연 회로 (100)의 지연 구간과 동일하게 된다. 상기 반전 및 지연 회로 (100)는 선택적으로 그 구성을 달리 조절할 수 있어 제 1 펄스 (SP1)의 폭 조절이 가능하다. 예를 들면, 상기 반전 및 지연 회로 (110)의 인버터의 수를 증가시키면 지연 구간이 늘어나 펄스의 폭도 연장되며, 그와 반대로 인버터의 수를 줄이면 지연 구간이 줄어들어 펄스의 폭도 줄어들게 된다.
계속해서, 상기 제 2 펄스 발생 회로 (120)는 상기 제 1 펄스 (SP1)를 받아들여 제 2 펄스 (SP2)를 출력한다. ′L′의 상기 제 1 펄스 (SP1)는 PM3, NM3의 게이트에 인가된다. PM3은 턴온되고, NM3은 턴오프되어 ′H′로 인에이블되는 제 2 펄스 (SP2)가 출력된다. 이어서 반전 및 지연 회로 (100)로부터 ′L′이 전달되면 NM2는 턴온프되는데, 이때 외부 입력 신호 (extINPUT)는 ′H′를 유지한다.
계속해서, ′H′의 제 1 펄스 (SP1)는 상기 반전 및 지연 회로 (100)로부터의 출력되는 ′H′의 신호와 함께 제 2 펄스 발생 회로 (120)에 인가된다. 그 결과, PM3은 턴오프되고, NM3은 턴온되며, NM1의 문턱 전압 만큼 레벨을 갖는 ′H′가 인가되는 NM4는 턴온되지만 PM2가 턴오프되어 제 2 펄스 (SP2)는 로우레벨로 비활성화된다. 이 펄스 (SP2) 역시 반전 및 지연 회로 (100)가 입력 신호 (extINPUT)를 지연 및 반전시켜 출력하는데 걸리는 구간만큼의 펄스 폭을 갖게 된다. 여기서, PM2, NM5는 제 1 출력단 (1)및 제 2 노드 (N2)의 플로팅을 방전하고 노이즈 마진을 개선하는 역할을 수행한다.
상기와 같은 구성을 갖는 펄스 발생 회로는 하나의 외부 입력 신호 (extINPUT)로서 하이레벨로 인에이블되는 펄스 (SP1)와 로우 레벨로 인에이블되는 펄스 (SP2)를 두 개 발생함으로서 이 중에 원하는 펄스를 선택적으로 이용할 수 있다. 상기 펄스들의 폭은 반전 및 지연 회로들의 구성을 어떻게 달리하느냐에 따라 조절이 가능하다. 그리고 본 발명에 따른 펄스 발생 회로는 별도의 프리챠지 신호가 없어도 되므로 종래에 비해 펄스 발생 회로의 구성을 보다 간략하게 구현할 수 있다.
(제 2 실시예)
도 3은 본 발명의 제 2 실시예에 따른 펄스 발생 회로의 구성을 보여주는 회로도로서, 외부 입력 신호를 반전 및 지연시켜 출력하는 회로를 포함하는 것을 제외하고는 도 2의 펄스 발생 회로와 구성이 동일하다. 그러므로 이에 대한 상세한 설명은 이하 생략한다.
먼저, 외부 입력 신호를 반전 및 지연시켜 출력하는 반전 및 지연 회로 (100a)와 지연 회로 (100b)로 로우레벨에서 하이레벨로 천이 하는 외부 입력 신호 (extINPUT)가 인가된다. 이때 상기 반전 및 지연 회로 (100a)와 지연 회로 (100b)는 구성하는 인버터의 수를 달리한다. 다시 말해, 반전 및 지연 회로 (100a)는 적어도 하나 이상이면서 홀수 개의 인버터들을 포함해야 하며, 지연 회로 (100b)는 짝수 개의 인버터를 포함해야 한다.
그러므로 상기 반전 및 지연 회로 (100a)는 'H'의 입력 신호 (extINPUT)를 반전시켜 'L'을 PM6에 인가하고, 지연 회로 (100b)는 입력 신호 (extINPUT)를 지연시켜 'H'의 신호를 제 1 펄스 발생 회로 (210)의 NM6의 게이트로 인가한다. 제 1 펄스 발생 회로 (210)와 제 2 펄스 발생 회로 (220)로부터 도 5와 같은 펄스 SP1, SP2들이 발생한다.
도 4를 참조하면,제 1 펄스 발생 회로 (210)는 외부로부터 두 개의 입력 신호들 (extINPUT1, extINPUT2)을 인가받는 경우로서, 이역시 도 2의 그것과 동일하게 제 1 및 제 2 펄스 (SP1, SP2)들을 발생한다.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
따라서, 본 발명은 펄스 발생 회로의 구성을 보다 간단히 구현할 수 있음과 동시에 전류 소모도 줄일 수 있다.
도 1은 종래 기술에 따른 펄스 발생 회로의 구성을 보여주는 블록도:
도 2는 본 발명의 제 1 실시예에 따른 펄스 발생 회로의 구성을 보여주는 회로도:
도 3은 본 발명의 제 2 실시예에 따른 펄스 발생 회로의 구성을 보여주는 회로도:
도 5는 도 2 내지 도 4의 펄스 출력들을 보여주는 그래프:
*도면의 주요부분에 대한 부호 설명
100, 100b : 반전 및 지연 회로 100a : 반전 회로
110,210 : 제 1 펄스 발생 회로 120, 220 : 제 2 펄스 발생 회로
Claims (5)
- 외부로부터 입력 신호를 받아들이고 이를 제 1 구간 동안 지연시켜 지연 신호를 발생하는 지연 회로와;제 1 레벨의 외부 입력 신호 및 제 2 레벨의 지연 신호를 받아들여 제 2 레벨로 활성화되고, 상기 지연 신호가 제 1 레벨로 천이할 때 제 1 레벨로 활성화되는 제 1 펄스를 발생하는 제 1 펄스 발생 회로와;상기 외부 입력 신호가 제 1 레벨인 동안, 상기 펄스가 제 2 레벨로 활성화될 때 제 1 레벨로 활성화되고, 상기 펄스가 제 2 레벨일 때 제 1 레벨로 비활성화되는 제 2 펄스를 발생하는 제 2 펄스 발생 회로를 포함하는 펄스 발생 회로.
- 제 1 항에 있어서,상기 제 1 펄스 발생 회로 및 제 2 펄스 발생 회로는 상기 입력 신호가 제 1 레벨인 동안 제 1 및 제 2 펄스를 발생하는 펄스 발생 회로.
- 제 1 항에 있어서,상기 제 1 펄스 발생 회로는 상기 지연 신호가 제 2 레벨에서 제 1 레벨로 천이할 때까지의 폭을 갖는 펄스를 발생하는 펄스 발생 회로.
- 제 1 항에 있어서,상기 제 2 펄스 발생 회로는 상기 지연 신호가 제 2 레벨에서 제 1 레벨로 천이할 때까지의 폭을 갖는 펄스를 발생하는 펄스 발생 회로.
- 제 3 항 또는 제 4 항에 있어서,상기 지연 신호가 제 2 레벨에서 제 1 레벨로 천이할 때, 상기 입력 신호는 제 1 레벨을 유지하는 펄스 발생 회로.
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ID=37302991
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|---|---|---|---|---|
| JPS61191114A (ja) * | 1985-02-19 | 1986-08-25 | Nec Corp | パルス発生回路 |
| JPH05235711A (ja) * | 1992-02-19 | 1993-09-10 | Nec Ic Microcomput Syst Ltd | パルス発生回路 |
| KR0141939B1 (ko) * | 1994-11-23 | 1998-07-15 | 문정환 | 펄스 발생기 |
| KR0145218B1 (ko) * | 1995-04-13 | 1998-08-17 | 김광호 | 반도체 메모리장치의 클럭 제어회로 |
-
1998
- 1998-03-19 KR KR1019980009521A patent/KR100471144B1/ko not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61191114A (ja) * | 1985-02-19 | 1986-08-25 | Nec Corp | パルス発生回路 |
| JPH05235711A (ja) * | 1992-02-19 | 1993-09-10 | Nec Ic Microcomput Syst Ltd | パルス発生回路 |
| KR0141939B1 (ko) * | 1994-11-23 | 1998-07-15 | 문정환 | 펄스 발생기 |
| KR0145218B1 (ko) * | 1995-04-13 | 1998-08-17 | 김광호 | 반도체 메모리장치의 클럭 제어회로 |
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