KR100401493B1 - 피크전류 감쇠회로 - Google Patents

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Abstract

본 발명은 피크전류 감쇠회로에 관한 것으로서, 오실레이터의 출력 신호를 이용하여 내부 클럭를 생성하고 생성된 내부 클럭을 이용하여 칩을 동작시키는 도중에 사용자의 필요에 따라 하드웨어(hardware) 또는 소프트웨어(software)적으로 클럭의 발생을 정지 시킬 때, 오실레이터에서 출력되는 출력 신호의 전압레벨에 따라 발생되는 순간 피크 전류를 감쇠시켜 동작을 안정화시킬 수 있는 피크전류 감쇠회로를 제공하는 데 그 목적이 있다.
이를 위해, 본 발명의 피크전류 감쇠회로는 제 1노드 및 제 2노드에 결합되며, 일정 주기를 갖는 제 1사인파신호를 제 1노드로 발생하고, 상기 제 2노드에서 상기 제 1사인파신호와 소정의 위상차를 갖는 제 2사인파신호를 발생하는 오실레이터부와, 상기 제 1사인파신호를 반전시켜 상기 제 2노드로 전송하는 제 1인버터와, 상기 제 2노드의 신호를 입력받아 구형파신호를 발생하는 클럭발생부와, 발진정지신호에 응답하여 상기 클럭발생부의 구형파신호를 소정시간 지연하여 출력하는 발진제어부와, 상기 발진제어부의 출력신호에 응답하여 상기 제 1노드와 상기 제 2노드의 신호를 소정의 위상차로 유지시키는 전달게이트부와, 발진정지모드에서 상기 제 1노드가 제 1레벨에서 제 2레벨의 상태로 전환될 때 상기 발진제어부의 출력신호에 응답하여 통전되는 방전용 트랜지스터를 구비하는 것을 특징으로 한다.

Description

피크전류 감쇠회로{CIRCUIT FOR DAMPING CURRENT PEAK}
본 발명은 발진정지모드(Oscilator stop mode) 진입시 발생되는 피크전류를 감쇠하기 위한 피크전류 감쇠회로에 관한 것으로, 특히 오실레이터의 출력 신호를 이용하여 내부 클럭(clock)을 생성하고 생성된 내부 클럭을 이용하여 칩을 동작시키는 도중에 사용자의 필요에 따라 하드웨어(hardware) 또는 소프트웨어(software)적으로 클럭의 발생을 정지 시킬 때, 오실레이터에서 출력되는 출력 신호의 전압레벨에 따라 발생되는 순간 피크 전류를 감쇠시켜 동작을 안정화시킨 피크전류 감쇠회로에 관한 것이다.
도 1은 종래 기술에 따른 피크전류 감쇠 회로도이다.
종래의 피크전류 감쇠회로는 특정 주파수에서 일정 주기의 펄스 신호(VXIN,VXOUT)를 노드(Nd1,Nd2)로 각각 발생하는 오실레이터부(10)와, 발진정지신호(VSTOP)를 반전하여 출력하는 인버터(IN1)와, 상기 발진정지신호(VSTOP)가 '로우' 상태일 때 상기 노드(Nd1) 및 노드(Nd2)를 등화시키는 전달 게이트(P1,N1)와, 상기 발진정지신호(VSTOP)가 '하이' 상태일 때 상기 펄스 신호(VXIN)를 전송하는 노드(Nd1)의 신호를 접지전압(Vss)으로 방전시키는 NMOS 트랜지스터(N2)와, 상기 노드(Nd1)의 신호를 입력하여 반전된 신호를 상기 노드(Nd2)로 출력하는 인버터(IN2)와, 상기 노드(Nd2)의 신호(VXOUT)를 입력하여 구형파 신호(VOUT)를 출력하는 클럭 발생부(20)로 구성되어 있다.
도 2는 종래의 피크전류 감쇠회로의 각 신호 파형을 도시한 것이다. 상기 구성을 갖는 종래의 피크전류 감쇠 회로의 동작을 도 2의 파형을 참조하여 설명한다.
먼저, 발진오실레이터 정지 신호(VSTOP)가 '로우' 이면 PMOS 및 NMOS 트랜지스터로 구성된 전달게이트(P1,N1)가 턴온되어 노드(Nd1) 및 노드(Nd2)의 전압을 반전압(1/2Vdd)으로 이퀄라이징시키게 된다. 그 후, 오실레이터부(10)의 동작에 의해 상기 노드(Nd1)로 도 2의 (a)와 같은 사인파신호(VXIN)가 인가되면 인버터(IN2)에 의해 노드(Nd2)는, 도 2의 (b)에 나타낸 바와 같이, 노드(Nd1)의 신호(VXIN)와 위상이 반대인 신호(VXOUT)를 갖는다. 이때, 상기 노드(Nd2)의 신호(VXOUT)는, 도 2의 (c)에 나타낸 바와 같이, 클럭 발생부(20)를 통해 구형파 신호(VOUT)로 변환되어 출력된다. 이 구형파 신호(VOUT)는 반도체 칩의 클럭 소오스로 사용된다.
한편, 사용자는 칩을 구동시키는 도중 오실레이터의 클럭 생성을 중지시킬 필요성이 있을 때 오실레이터 정지 신호(VSTOP)를 인가함으로써 클럭의 생성을 중지시키게 된다. 이때, 발진정지신호(VSTOP)가 논리레벨 '하이' 상태가 되면 NMOS 트랜지스터(N2)가 턴온되며 동시에 노드(Nd1)는 논리레벨 '로우' 값으로 떨어지게 된다.
그런데, 상기 구성을 갖는 종래의 피크전류 감쇠회로는 상기 발진정지신호(VSTOP)가 '하이' 레벨을 가질때 상기 노드(Nd1)가 '로우' 레벨일 때에는 큰 문제가 발생하지 않으나, 상기 노드(Nd1)가 '하이' 레벨일 때에는 피크 전류가 순간적으로 많이 흐르게 되어 출력단에 노이즈가 발생되는 문제점이 있었다.
또한. 피크 전류가 순간적으로 많이 흐르게 되면 EMI 특성이 나빠지는 문제점도 있었다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 오실레이터의 출력 신호를 이용하여 내부 클럭를 생성하고 생성된 내부 클럭을 이용하여 칩을 동작시키는 도중에 사용자의 필요에 따라 하드웨어(hardware) 또는 소프트웨어(software)적으로 클럭의 발생을 정지 시킬 때, 오실레이터에서 출력되는 출력 신호의 전압레벨에 따라 발생되는 순간 피크 전류를 감쇠시켜 동작을 안정화시킬 수 있는 피크전류 감쇠회로를 제공하는데 있다.상기 목적을 달성하기 위한 본 발명의 피크전류 감쇠회로는,제 1노드 및 제 2노드에 결합되며, 일정 주기를 갖는 제 1사인파신호를 제 1노드로 발생하고, 상기 제 2노드에서 상기 제 1사인파신호와 소정의 위상차를 갖는 제 2사인파신호를 발생하는 오실레이터부;상기 제 1사인파신호를 반전시켜 상기 제 2노드로 전송하는 제 1인버터;상기 제 2노드의 신호를 입력받아 구형파신호를 발생하는 클럭발생부;발진정지신호에 응답하여 상기 클럭발생부의 구형파신호를 소정시간 지연하여 출력하는 발진제어부;상기 발진제어부의 출력신호에 응답하여 상기 제 1노드와 상기 제 2노드의 신호를 소정의 위상차로 유지시키는 전달게이트부; 및발진정지모드에서 상기 제 1노드가 제 1레벨에서 제 2레벨의 상태로 전환될 때 상기 발진제어부의 출력신호에 응답하여 통전되는 방전용 트랜지스터를 구비하는 것을 특징으로 한다.
도 1은 종래 기술에 따른 피크전류 감쇠 회로도
도 2는 도 1에 도시된 각 노드의 신호 파형도
도 3은 본 발명에 의한 피크전류 감쇠 회로도
도 4는 도 3에 도시된 각 노드의 신호 파형도
(도면의 주요 부분에 대한 부호의 설명)
10: 오실레이터부 20: 클럭발생부30: 발진제어부 32 : 지연회로부40: 전달게이트부
이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.
또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.
도 3은 본 발명에 의한 피크전류 감쇠 회로도이다.
본 발명의 피크전류 감쇠회로는 제 1노드(Nd1) 및 제 2노드(Nd2)에 결합되며, 일정 주기를 갖는 제 1사인파신호(VXIN)를 제 1노드(Nd1)로 발생하고, 제 2노드(Nd2)에서 제 1사인파신호(VXIN)와 소정의 위상차를 갖는 제 2사인파신호(VXOUT)를 발생하는 오실레이터부(10)와, 제 1사인파신호(VXIN)를 반전시켜 제 2노드(Nd2)로 전송하는 인버터(IN2)와, 제 2노드(Nd2)의 신호를 입력받아 구형파신호(Vout)를 발생하는 클럭발생부(20)와, 발진정지신호(VSTOP)에 응답하여 클럭발생부(20)의 구형파신호를 소정시간 지연하여 출력하는 발진제어부(30)와, 발진제어부(30)의 출력신호에 응답하여 제 1노드(Nd1)와 제 2노드(Nd2)의 신호를 소정의 위상차로 유지시키는 전달게이트부(40)와, 발진정지모드에서 제 1노드(Nd1)가 논리레벨 '하이'에서 논리레벨 '로우'의 상태로 전환될 때 발진제어부(30)의 출력신호에 응답하여 통전되는 방전용 트랜지스터(N2)로 구성된다.
상기 클럭발생부(20)는 노드(Nd2)의 신호를 180°또는 360°위상 변환시켜 출력한다.상기 발진제어부(30)는 클럭발생부(20)의 구형파신호를 소정시간 지연하여 출력하는 지연회로부(32)와, 지연회로부(32)의 출력신호와 발진정지신호(VSTOP)를 앤드연산하여 출력하는 앤드게이트(AND)로 구성된다.
상기 지연회로부(32)는 클럭발생부(20)의 출력신호를 180°또는 360°위상 변환시켜 출력한다.
상기 지연회로부(32)는 클럭발생부(20)의 출력신호(VOUT)를 약 1/4 주기만큼 지연시킨다. 그리고, 상기 지연회로부(32)의 출력신호와 노드(Nd2)의 신호는 서로 동일한 위상을 갖는다.상기 전달게이트부(40)는 엔모스 트랜지스터(N1)와 피모스 트랜지스터(P1)로 이루어지는 전달게이트와, 발진제어부(30)의 출력신호를 반전하여 상기 전달게이트의 구동신호로 출력하는 제 2인버터(IN2)로 구성된다.
그러면, 도 4에 도시된 각 신호의 파형도를 참조하여 상기 구성을 갖는 종래의 피크전류 감쇠 회로의 동작에 대해 설명한다.
먼저, 제 3노드(Nd3)의 신호가 '로우' 이면 PMOS 및 NMOS 트랜지스터로 구성된 전달 게이트(P1,N1)가 턴온되어 제 1노드(Nd1) 및 제 2노드(Nd2)의 전압을 반전압(1/2Vdd)으로 이퀄라이징시키게 된다. 그 후, 오실레이터부(10)의 동작에 의해 제 1노드(Nd1)로 도 4의 (a)와 같은 사인파신호(VXIN)가 인가되면, 인버터(IN2)에 의해 제 2노드(Nd2)는, 도 4의 (b)에 나타낸 바와 같이, 제 1노드(Nd1)의 신호(VXIN)와 위상이 반대인 신호(VXOUT)를 갖는다. 이때, 상기 제 2노드(Nd1)의 신호(VXOUT)는, 도 4의 (c)에 나타낸 바와 같이, 클럭발생부(20)를 통해 구형파 신호(VOUT)로 변환되어 발진제어부(30)의 지연회로부(32)로 출력된다. 여기서 구형파의 출력신호(VOUT)는 반도체 칩의 클럭 소오스로 사용된다.
그 다음, 클럭발생부(20)의 출력신호(VOUT)가 발진제어부(40)에 입력되면, 지연회로부(32)는 상기 출력신호(VOUT)를 약 1/4 주기만큼 지연시킨 신호를 발생하여 앤드게이트(AND)에 입력한다. 그러면, 앤드게이트(AND)는 지연회로부(42)에서 출력된 신호와 논리레벨 '하이'의 발진정지신호(VSTOP)를 논리연한 후 제 3노드(Nd3)로 출력한다. 여기서, 앤드게이트(AND)의 출력신호는 전달게이트(P1,N1) 및 앤모스 트랜지스터(N2)의 동작을 제어하는 신호로 사용된다.상기 발진정지신호(VSTOP)가 입력되어 발진정지모드로 진입할 시, 상기 앤드게이트(AND)는 제 1노드(Nd1)의 신호(VXIN)가 논리레벨 '하이'인 상태일 때 논리레벨 '로우'의 출력신호를 발생하고, 상기 제 1노드(Nd2)의 신호(VXIN)가 논리레벨 '로우'로 변환된 후 논리레벨 '하이'의 출력신호를 발생한다. 이에 따라 방전용 트랜지스터(N2)는 제 1노드(Nd1)의 신호(VXIN)가 논리레벨 '로우'로 변환될 때 턴온된다.
따라서, 본 발명의 피크전류 감쇠회로는 발진정지모드에서 제 1노드(Nd1)의 전위가 '로우' 상태일 때 방전용 트랜지스터(N2)가 턴온되므로, 피크 전류가 줄어들게 된다.
이상에서 설명한 바와 같이, 본 발명의 피크전류 감쇠회로에 의하면, 오실레이터의 출력 신호를 이용하여 내부 클럭(clock)을 생성하고 생성된 내부 클럭을 이용하여 칩을 동작시키는 도중에 사용자의 필요에 따라 하드웨어(hardware) 또는 소프트웨어(software)적으로 클럭의 발생을 정지 시킬 때 오실레이터에서 출력되는 출력 신호의 전압레벨에 따라 발생되는 순간 피크 전류를 감쇠시킴으로써, 안정되게 동작시킬 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (9)

  1. 제 1노드 및 제 2노드에 결합되며, 일정 주기를 갖는 제 1사인파신호를 제 1노드로 발생하고, 상기 제 2노드에서 상기 제 1사인파신호와 소정의 위상차를 갖는 제 2사인파신호를 발생하는 오실레이터부;
    상기 제 1사인파신호를 반전시켜 상기 제 2노드로 전송하는 제 1인버터;
    상기 제 2노드의 신호를 입력받아 구형파신호를 발생하는 클럭발생부;
    발진정지신호에 응답하여 상기 클럭발생부의 구형파신호를 소정시간 지연하여 출력하는 발진제어부;
    상기 발진제어부의 출력신호에 응답하여 상기 제 1노드와 상기 제 2노드의 신호를 소정의 위상차로 유지시키는 전달게이트부; 및
    발진정지모드에서 상기 제 1노드가 제 1레벨에서 제 2레벨의 상태로 전환될 때 상기 발진제어부의 출력신호에 응답하여 통전되는 방전용 트랜지스터를 구비하는 것을 특징으로 하는 피크전류 감쇠회로.
  2. 제 1 항에 있어서,
    상기 전달게이트부는 엔모스 트랜지스터와 피모스 트랜지스터로 이루어지는 전달게이트와, 상기 발진제어부의 출력신호를 반전하여 상기 전달게이트의 구동신호로 출력하는 제 2인버터로 구성되는 것을 특징으로 하는 피크전류 감쇠회로.
  3. 제 1 항에 있어서,
    상기 클럭발생부는 상기 제 2노드의 신호를 180°위상 변환시켜 출력하는 것을 특징으로 하는 피크전류 감쇠회로.
  4. 제 1 항에 있어서,
    상기 클럭발생부는 상기 제 2노드의 신호를 360°위상 변환시켜 출력하는 것을 특징으로 하는 피크전류 감쇠회로.
  5. 제 1 항에 있어서,
    상기 발진제어부는 상기 클럭발생부의 구형파신호를 소정시간 지연하여 출력하는 지연회로부와, 상기 지연회로부의 출력신호와 상기 발진정지신호를 앤드연산하여 출력하는 앤드게이트로 구성되는 것을 특징으로 하는 피크전류 감쇠회로.
  6. 제 5 항에 있어서,
    상기 지연회로부는 상기 클럭발생부의 출력신호를 180°위상 변환시켜 출력하는 것을 특징으로 하는 피크전류 감쇠회로.
  7. 제 5 항에 있어서,
    상기 지연회로부는 상기 클럭발생부의 출력신호를 360°위상 변환시켜 출력하는 것을 특징으로 하는 피크전류 감쇠회로.
  8. 제 5 항에 있어서,
    상기 지연회로부는 상기 클럭발생부의 구형파신호를 약 1/4 주기만큼 지연하여 출력하는 것을 특징으로 하는 피크전류 감쇠회로.
  9. 제 5 항에 있어서,
    상기 지연회로부의 출력신호와 상기 제 2노드의 신호는 서로 동일한 위상을 갖는 것을 특징으로 하는 피크전류 감쇠회로.
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