KR19980054490A - 노이즈 감소를 위한 출력버퍼 회로 - Google Patents
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Abstract
본 발명은 풀다운트랜지스터의 턴-온시 발생되는 피크 전류를 줄여 그라운드가 흔들리는 노이즈를 억제하는 출력버퍼 회로를 제공하고자 하는 것으로, 이를 위해 본 발명은, 풀업트랜지스터와, 풀다운트랜지스터, 및 상기 풀업트랜지스터와 풀다운트랜지스터의 구동을 위해 각 게이트단 레벨을 결정하는 논리회로부를 구비하는 출력 버퍼 회로에 있어서, 상기 풀다운트랜지스터의 게이트단 레벨을 결정하는 논리회로부는, 상기 풀다운트랜지스터의 게이트단 레벨을 서서히 풀업시키는 풀업부와, 상기 풀다운트랜지스터의 게이트단 레벨을 풀다운시키는 풀다운부, 및 상기 풀다운트랜지스터의 게이트단 레벨을 서서히 풀업시키도록 상기 풀업부를 제어하는 제어수단을 구비한다.
Description
본 발명은 반도체 메모리 장치에서 메모리 셀 내에 저장되어 있는 데이타를 읽기 위한 읽기 경로상의 출력버퍼 회로에 관한 것으로, 특히 CMOS레벨의 입력을 TTL 레벨로 바꿔주는 모든 메모리 장치에 적용되어 풀다운트랜지스터의 피크 전류(Peak Current) 레벨을 줄여주므로써 노이즈(Noise)를 감소시키는 출력버퍼 회로에 관한 것이다.
도 1은 SRAM에서의 종래 출력버퍼 회로도로서, 도면에 도시된 바와 같이 센스앰프의 정출력(sin), 센스앰프의 부출력(sinb) 및 출력버퍼의 인에이블 신호(poe)의 조합에 의해 풀업트랜지스터(10) 및 풀다운트랜지스터(20)를 구동함으로써, 데이터 출력단(out1)으로 논리레벨 'high' 또는 'low'의 데이터를 출력하도록 구성되어 있다.
여기서, 풀업트랜지스터(10) 및 풀다운트랜지스터(20)의 게이트단(PCH, NCH)에 입력되어 풀업 및 풀다운 동작을 제어하기 위한 신호를 생성하는 논리회로부는 메모리 소자의 종류에 따라 또는 그 밖의 이유에 의해 변형될 수 있으며, 사용되는 신호 역시 변경될 수 있음은 본 발명의 기술분야에서 통상의 지식을 가진자에게 명백할 것이다. 도 1의 논리회로부는 통상적인 SRAM 제품에 사용되고 있는 회로임을 밝혀둔다.
도 1과 같은 구성을 갖는 종래 출력버퍼의 동작을 살펴보면 다음과 같다.
먼저, 출력버퍼의 인에이블 신호(poe)가 'low'우로 인가되면, 센스 앰프로 부터 출력되는 정출력신호(sin) 및 부출력신호(sinb)가 어떤 값이 인가되는 상관없이 풀업트랜지스터(10) 및 풀다운트랜지스터(20)는 오프되어, 출력버퍼는 디스에이블(disable)되고, 출력버퍼의 출력단(outl)은 이전 상태의 데이터 값으로 플로팅(floating)되게 된다.
반면에, 인에이블 신호(poe)가 'high'로 인가되면, 출력버퍼는 인에이블 상태가 되어, 센스앰프의 정출력(sin) 및 부출력(sinb)과의 조합에 의해 풀업트랜지스터(10)와 풀다운트랜지스터(20)중 어느 한쪽이 턴-온됨으로써, 출력단은 'high' 또는 'low'를 출력하게 된다. 즉, 센스앰프의 정출력(sin)이 'low'이고, 인에이블 신호(poe)가 'high'인 상태일때는 출력단(outl)이 'Low'가 되는데, 이때, 풀업트랜지스터(10)의 게이트단 노드(pch)는 'High'가 되어 풀다운트랜지스터(20)가 온(ON)되면서 그라운드(Ground)로 전류가 유입되어 그라운드 레벨이 약간 흔들리게 된다.
그러나 요즈음 메모리 장치(Memory Derice) 추세가 'Byte-Wide'화 되어져 가면서 출력핀의 수가 8개인 x8 제품, 혹은 x16, x32인 제품의 수요가 증가하고 있다. 따라서, 8개나 혹은 16개의 출력버퍼가 동시에 턴-온될 때 그라운드로 유입되는 피크치 전류양은 엄청나며, 이때 그라운드가 심하게 흔들리게 된다. 즉 스위(Swing)을 하게 된다. 이렇게 흔들리는 그라운드 신호를 받는 주변 CMOS 회로들은 제대로 동작을 하지 못하고 칩(Chip)의 원활한 동작에 막대한 지장을 받는다.
본 발명은 풀다운트랜지스터의 턴-온시 발생되는 피크 전류를 줄여 그라운드가 흔들리는 노이즈를 억제하는 출력버퍼 회로를 제공함을 그 목적으로 한다.
도 1은 SRAM에서의 종래 출력버퍼 회로도,
도 2는 본 발명의 일실시예에 따른 출력버퍼 회로도,
도 3은 종래기술과 본 실시예를 비교하기 위한 입력과 출력 전압 파형도,
도 4는 종래기술과 본 실시예의 풀다운트랜지스터 피크전류를 나타내는 파형도.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 풀다운부200 : 풀업부
300 : 지연회로부
상기 목적을 달성하기 위하여 본 발명은, 풀업트랜지스터와, 풀다운트랜지스터, 및 상기 풀업트랜지스터와 풀다운트랜지스터의 구동을 위해 각 게이트단 레벨을 결정하는 논리회로부를 구비하는 출력버퍼 회로에 있어서, 상기 풀다운트랜지스터의 게이트단 레벨을 결정하는 논리회로부는, 상기 풀다운트랜지스터의 게이트단 레벨을 서서히 풀업시키는 풀업부와, 상기 풀다운트랜지스터의 게이트단 레벨을 풀다운시키는 풀다운부, 및 상기 풀다운트랜지스터의 게이트단 레벨을 서서히 풀업시키도록 상기 풀업부를 제어하는 제어수단을 구비한다.
그리고, 상기 풀다운부는 접지전압을 상기 풀다운트랜지스터의 게이트단에 공급하기 위한 제 1 엔모스트랜지스터로 이루어지고, 상기 풀업부는 공급전압을 상기 풀다운트랜지스터의 게이트단에 공급하기 위해 상기 제 1 엔모스트랜지스터에 비해 그 사이즈가 적은 제 2 엔모스트랜지스와 피모스트랜지스터 쌍으로 이루어지며, 상기 제어수단은 상기 피모스트랜지스터의 구동을 지연시키기 위한 지연회로로 이루어진다.
이하, 첨부된 도면 도 2 내지 도 4를 참조하여 본 발명의 일실시예를 상세히 설명한다.
도 2는 본 발명의 일실시예에 따른 출력버퍼 회로도로서, 도면에 도시된 바와같이, 풀업트랜지스터(10)의 게이트단(PCH)를 구동하는 논리회로는 앞서 설명한 종래기술과 동일한 반면에, 풀다운트랜지스터(20)의 게이트단(NCH)를 구동하는 논리회로부는 풀다운트랜지스터(20)의 게이트단(NCH)을 풀업하는 풀업부(200)와 풀다운하는 풀다운부(10)을 더 구비하고 있으며, 풀업부(200)는 풀다운트랜지스터(20)의 게이트단(NCH)을 서서히 풀업시키기 위하여 별도의 지연회로(300)로부터 제어받아 동작한다.
즉, 본 실시예는 센스앰프의 정출력(sin), 센스앰프의 부출력(sinb) 및 출력버퍼의 인에이블 신호(poe)의 조합에 의해 풀다운트랜지스터(20)를 구동할 때, 출력버퍼의 출력이 'high'가 되어야 할 경우에는, 풀다운부(100)에 의해 풀다운트랜지스터(20)의 게이트단 노드 NCH가 'low'가 되어 풀다운트랜지스터(20)가 턴-오프된다. 이때, 풀업트랜지스터(10)가 턴-온된다.
반면에, 출력버퍼의 출력이 'low'가 되어야 할 경우에는, 풀업부(200)에 의해 풀다운트랜지스터(20)의 게이트단 노드 NCH가 'high'가 되어 풀다운트랜지스터(20)가 턴-온된다. 여기서, 풀다운트랜지스터(10)를 턴-온시키기 위해 'high'값을 전달하기 위한 풀업부(200)는 제 1 엔모스트랜지스터(N1) 및 피모스트랜지스터(P1) 쌍으로 이루어지는 전단게이트로 구성하는데, 제 1 엔모스트랜지스터(N1)는 풀다운부(100)를 이루는 엔모스트랜지스터(N2)보다 그 사이즈가 적어 큰 저항값을 가지며, 피모스트랜지스터(P1)는 인버터(INV1, INV2) 및 NAND게이트(G1)으로 이루어진 지연회로(300) 출력을 게이트로 입력받아 동작함으로, 풀다운트랜지스터(20)의 게이트단 노드 NCH가 서서히 'high'가 된다. 이에 의해, 풀다운트랜지스터(20)가 턴-온될 때 피크 전류는 감소하게 되어 그라운드가 흔들리는 노이즈를 방지할 수 있다.
상술한 바와 같이 본 발명은 출력버퍼의 풀다운트랜지스터(20) 게이트 단(NCH)을 구동함에 있어서, 풀다운트랜지스터(20)를 턴-온시키기 위한 별도의 풀업부(200)와, 풀다운트랜지스터(20)를 턴-오프시키기 위한 별도의 풀다운부(100)를 두면서, 풀업부(200)는 풀다운트랜지스터(20) 게이트 단(NCH)을 서서히 풀업시키도록 구성하여, 풀다운트랜지스터(20)가 턴-온될 때 발생되는 피크 전류는 감소시키는데 그 특징이 있다.
한편, 속도면에서는 종래기술이 더 빠를지 모르지만, Byte-Wide 채용한 메모리 소자 설계시 그라운드 바운스(흔들림)를 줄여 안정된 동작을 할 수 있어, 종래기술보다 더 유용하게 쓰일 수 있다.
도 3은 종래기술과 본 실시예를 비교하기 위한 입력과 출력 전압 파형도이고, 4는 종래기술과 본 실시예의 풀다운트랜지스터 피크전류를 나타내는 파형도로서, 본 발명은 종래기술에 비해 속도은 다소 느리더라도, 피크 전류를 현저히 감소시킴을 알 수 있다.
본 발명은 풀다운트랜지스터의 턴-온시 발생되는 피크 전류를 줄여주므로, 그라운드가 흔들리는 노이즈를 억제하여 안정된 동작을 할 수 있는 효과가 있다.
Claims (4)
- 풀업트랜지스터와, 풀다운트랜지스터, 및 상기 풀업트랜지스터와 풀다운트랜지스터의 구동을 위해 각 게이트단 레벨을 결정하는 논리회로부를 구비하는 출력버퍼 회로에 있어서,상기 풀다운트랜지스터의 게이트단 레벨을 결정하는 논리회로부는, 상기 풀다운트랜지스터의 게이트단 레벨을 서서히 풀업시키는 풀업부와, 상기 풀다운트랜지스터의 게이트단 레벨을 풀다운시키는 풀다운부, 및 상기 풀다운트랜지스터의 게이트단 레벨을 서서히 풀업시키도록 상기 풀업부를 제어하는 제어수단을 구비하는 노이즈 감소를 위한 출력버퍼 회로.
- 제 1 항에 있어서,상기 풀다운부는 접지전압을 상기 풀다운트랜지스터의 게이트단에 공급하기 위한 제 1 엔모스트랜지스터로 이루어지는 것을 특징으로 하는 노이즈 감소를 위한 출력버퍼 회로.
- 제 2 항에 있어서,상기 풀업부는 공급전압을 상기 풀다운트랜지스터의 게이트단에 공급하기 위해 상기 제 1 엔모스트랜지스터에 비해 그 사이즈가 적은 제 2 엔모스트랜지스터와 피모스트랜지스터 쌍으로 이루어지는 것을 특징으로 하는 노이즈 감소를 위한 출력버퍼 회로.
- 제 3 항에 있어서,상기 제어수단은 상기 피모스트랜지스터의 구동을 지연시키기 위한 지연회로로 이루어짐을 특징으로 하는 노이즈 감소를 위한 출력버퍼 회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960073653A KR19980054490A (ko) | 1996-12-27 | 1996-12-27 | 노이즈 감소를 위한 출력버퍼 회로 |
Applications Claiming Priority (1)
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| KR1019960073653A KR19980054490A (ko) | 1996-12-27 | 1996-12-27 | 노이즈 감소를 위한 출력버퍼 회로 |
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| KR19980054490A true KR19980054490A (ko) | 1998-09-25 |
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ID=66390735
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| KR1019960073653A KR19980054490A (ko) | 1996-12-27 | 1996-12-27 | 노이즈 감소를 위한 출력버퍼 회로 |
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| KR (1) | KR19980054490A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100401493B1 (ko) * | 2000-12-27 | 2003-10-11 | 주식회사 하이닉스반도체 | 피크전류 감쇠회로 |
| KR100472729B1 (ko) * | 1998-12-22 | 2005-06-01 | 주식회사 하이닉스반도체 | 데이터 출력버퍼 |
-
1996
- 1996-12-27 KR KR1019960073653A patent/KR19980054490A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100472729B1 (ko) * | 1998-12-22 | 2005-06-01 | 주식회사 하이닉스반도체 | 데이터 출력버퍼 |
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