KR100255507B1 - 고속 출력버퍼 회로 - Google Patents

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Abstract

1. 청구범위에 기재된 발명이 속한 기술분야
반도체 칩에에 적용이 가능함
2. 발명이 해결하려고 하는 기술적 과제
출력 구동회로의 풀업 PMOS 트랜지스터와 풀다운 NMOS 트랜지스터의 게이트 전압을 MOS 트랜지스터 자체의 동작저항과 추가 회로를 사용하여 서서히 증가 또는 감소를 시키므로서 갑작스럽게 흐르는 전류양을 줄여 잡음을 감소시키게 된다.
3. 발명의 해결방법의 요지
본 발명은 출력버퍼회로를 동작시키는 인에이블신호가 디스에이블되는 동안 캐패시터에 충전된 ‘하이’ 또는 ‘로우’ 신호가 단지 출력단의 저항에 의해서만 충전 및 방전되는 일반적인 구동회로에 PMOS 트랜지스터와 NMOS 트랜지스터를 동작시키는 추가회로가 첨가되어 충전 및 방전을 빨리 되게하여, 중간레벨로 복귀되도록 하며, 다음의 출력변화에 빨리 대응하면서 피크전류를 줄일 수 있는 고속출력 버퍼회로를 제공한다.
4. 발명의 중요한 용도
센스 증폭기의 출력을 버퍼링하는 버퍼회로

Description

고속 출력버퍼 회로
본 발명은 고속 출력버퍼회로에 관한 것으로, 특히 저항값을 이용한 트랜지스터와 별도의 논리회로를 구성하여 피크전류가 적고, 출력 지연시간을 짧게 한 고속 출력 버퍼회로에 관한 것이다.
일반적으로, 출력 구동회로의 풀다운 또는 풀업 때 발생하는 과다한 전류양은 칩의 동작시 잡음을 유발하여 오동작을 유도하거나 전반적인 지연을 주어 소정의 요구조건에서 벗어나도록 하는 원인이 된다. 따라서, 출력 구동회로의 풀업 PMOS 트랜지스터와 풀다운 NMOS 트랜지스터의 게이트 전압을 MOS 트랜지스터 자체의 동작저항과 추가 회로를 사용하여 서서히 증가 또는 감소를 시키므로서 갑작스럽게 흐르는 전류양을 줄여 잡음을 감소시키게 된다.
제1도는 종래의 출력버퍼 회로도로서, 신호를 외부단자로 전송하기 위한 출력 버퍼링회로로 구현되어 있다.
즉, 한 단자에서는 센스증폭기의 출력신호(SAout)를 수신하며, 다른 한 단자에서는 출력버퍼회로를 동작시키는 인에이블신호를 수신하는 낸드게이트(ND11)와, 상기 낸드게이트(ND11)의 출력신호를 게이트 단자의 입력신호로 받는 풀업 PMOS 트랜지스터(P11)와, 한 단자에서는 센스증폭기의 출력신호(SAout)를 수신하며, 다른 한 단자에서는 출력버퍼회로를 동작시키는 인에이블신호를 반전하여 수신하는 노어게이트(NR11)와, 상기 노어게이트의 출력신호를 게이트 단자의 입력신호로 받는 풀다운 NMOS 트랜지스터(N11)로 구성되어 있다.
상기 제1도에 도시된 회로의 동작을 살펴보면, 먼저 센스증폭기의 출력신호(SAout)를 낸드게이트(ND11)와 노어게이트(NR11)의 각각 한 단자에서 받아들이고, 출력버퍼회로를 동작시키는 인에이블신호에 따라 풀업 PMOS 트랜지스터(P11)과 풀다운 NMOS 트랜지스터(N11)를 선택적으로 동작시킨다.
즉, 제1도의 센스증폭기의 출력신호(SAout)가 낸드게이트(ND11) 및 노어게이트(NR11)에 인가되고, 동시에 상기 출력버퍼회로 인에이블신호(Enable)가 입력되는데, 센스증폭기의 출력신호(SAout)가 ‘하이’이고, 인에이블신호가 인에이블되면, 낸드게이트(ND11)의 출력은 ‘로우’가 되어 풀업 PMOS 트랜지스터(p11)는 ‘턴온’이 되며 출력(Dout)은 ‘하이’로 된다. 이때 노어게이트(NR11)의 출력은 ‘로우’가 되어 풀다운 NMOS 트랜지스터(N11)는 ‘턴오프’가 되므로, 출력(Dout)에서의 캐피시터(C1)는 ‘하이’로 되어 충전된다.
그리고 다음신호가 인가될 때, 인에이블신호는 디스에이블되게 하여, 낸드게이트(ND11)의 출력과 노어게이트(NR11)의 출력이 각각 PMOS 트랜지스터(P11)와 NMOS 트랜지스터(N11)를 디스에이블 상태로 가져가므로, 캐패시터(C1)에 충전된 ‘하이’신호는 저항(R2)에 의해 방전된다.
다음에 인에이블신호가 인에이블되고, 센스증폭기의 출력신호(SAout)가 ‘로우’로 변경되면 노어게이트(NR11)의 출력은 ‘하이’로 되고, 낸드게이트(ND11)의 출력도 ‘하이’로 되어, 풀업 PMOS 트랜지스터(P11)는 ‘턴오프’되고, 풀다운 NMOS 트랜지스터(N11)는 ‘턴온’상태로 되어 출력(Dout)은 ‘로우’ 상태로 방전된다.
다음에 센스증폭기의 출력신호(SAout)가 변하고, 인에이블신호가 디스에이블되었다가 인에이블되면 PMOS 트랜지스터(P11)는 ‘턴온’되고, NMOS 트랜지스터(N11)는 ‘턴오프’되어 캐패시터(C1)는 다시 PMOS 트랜지스터(P11)에 의해 충전된다.
그러나 상기 출력버퍼회로의 문제점은 캐패시터가 ‘하이’상태로 충전되고, ‘로우’상태로 방전될 때 출력시간이 길어지고 잡음을 유발하는 피크전류(제2도 참조)가 크게되는 문제점이 있었다.
상기 문제점을 해결하기 위하여 안출된 본 발명은 출력버퍼회로를 동작시키는 인에이블신호가 디스에이블되는 동안 캐패시터에 충전된 ‘하이’ 또는 ‘로우’ 신호가 단지 출력단의 저항에 의해서만 충전 및 방전되는 일반적인 구동회로에 PMOS 트랜지스터와 NMOS 트랜지스터를 동작시키는 추가회로가 첨가되어 충전 및 방전이 빨리 되게하여, 중간레벨로 복귀되도록 하며, 다음의 출력변화에 빨리 대응하면서 피크전류를 줄일 수 있는 고속출력 버퍼회로를 제공하는데 그 목적이 있다.
제1도는 종래의 출력버퍼회로도.
제2도는 제1도에 대한 출력 드라이버의 시간에 대한 전류 파형도.
제3도는 본 발명에 따른 고속 출력버퍼회로도.
제4도는 제3도의 노드1 및 노드2의 전압에 대한 저항값을 도시한 그래프.
제5도는 시간에 대한 노드1 및 노드2의 상태천이를 도시한 타이밍도.
제6도 및 제7도는 본 발명의 고속출력버퍼회로 각 부위에서의 시간에 대한 전압파형도.
* 도면의 주요부분에 대한 부호의 설명
ND11 : 낸드게이트 NR1,NR11 : 노어게이트
P1 내지 P5 : PMOS 트랜지스터 N1 내지 N5 : NMOS 트랜지스터
상기 목적을 달성하기 위해, 본 발명은 풀업 및 풀다운 트랜지스터를 구비하는 반도체 메모리 장치의 출력버퍼에 있어서; 칩 인에이블 및 상기 출력버퍼의 디스에이블 상태에서, 상기 풀업트랜지스터의 인에이블 전압레벨을 서서히 변화시켜 피크전류를 감소시키는 제1회로수단; 칩 인에이블 및 상기 출력버퍼의 디스에이블 상태에서, 상기 풀다운트랜지스터의 인에이블 전압레벨을 서서히 변화시켜 피크전류를 감소시키는 제2회로수단; 칩 인에이블 및 상기 출력버퍼의 디스에이블 상태에서, 상기 출력버퍼의 출력단 전압레벨에 응답하여 구동되어 상기 제1회로수단과 상기 출력단간의 제1전류 패스를 형성하고, 상기 제2회로수단과 상기 출력단 간의 제2전류패스를 형성하는 제3회로수단을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 실시예를 상세히 설명한다.
본 발명의 고속 출력 버퍼회로를 도시한 제3도를 참조하면, 한 단자에서는 센스증폭기의 출력(SAout)을 수신하며, 다른 한 단자에서는 출력버퍼회로를 동작시키는/인에이블신호를 수신하는 노어게이트(NR21)와, 인버터(inv21)를 거친 신호를 수신하는 낸드게이트(ND22)와 여러개의 트랜지스터로 구성되어진다.
이를 구체적으로 살펴보면, 출력버퍼회로를 동작시키는데 사용되는 /인에이블(액티브시 로우) 신호와, 칩이 대기(stand-by) 상태에서 그 동작을 방지하기 위해 칩선택시 동작하는 ‘sb’신호와 센스증폭기 출력신호(SAout)를 입력으로 하여 구성된다.
센스증폭기 출력신호(SAout)이 ‘하이’에서 ‘로우’로 천이될 때 노드2는 NMOS 트랜지스터(N5)에 의해 강하게 풀링하여 풀다운 NMOS 트랜지스터(N30)를 오프시켜 풀업 PMOS 트랜지스터(P30)에서 풀다운 NMOS 트랜지스터(N30)로 흐르는 전류를 차단한다. 노드1은 노드2가 노드1의 전압에 따른 선형적인 저항값을 갖도록 하여 노드1의 전압을 서서히 폴링하도록 해준다.
반대로 센스증폭기 출력신호(SAout)이 ‘로우’에서 ‘하이’로 천이될 때 노드1은 PMOS 트랜지스터(P1)에 의해 강하게 상승하여 풀업 PMOS 트랜지스터(P30)을 턴오프시켜 풀업 PMOS 트랜지스터(P30)에서 풀다운 NMOS 트랜지스터(N30)로 흐르는 전류를 차단한다. 노드2는 PMOS 트랜지스터(P3)가 노드2의 전압에 따른 선형적인 저항값을 갖도록 하여 노드2의 전압을 서서히 상승하도록 해준다.
제6도 및 제7도는 본 발명의 고속출력버퍼회로 각 부위에서의 시간에 대한 전압 파형도로서, 시간에 대한 전압의 파형도를 나타내고 있다.
센스증폭기의 출력신호(SAout)가 제6도와 같이 VSAout 파형으로 회로에 인가되고, 출력 버퍼회로를 동작시키는 인에이블신호도 Venable 전압파형으로 인가될 때, 인에이블신호가 하이 상태에서는 추가회로가 동작을 하지 않으며, 이때 노어게이트(NR22)의 출력은 ‘로우’로 되며, 낸드게이트(ND21)의 출력은 하이로 되며, 노어게이트(NR23)의 출력은 ‘로우’로 되며, 낸드게이트(ND21)의 출력은 하이로 되며, 노어게이트(NR23)의 출력은 ‘로우’로 되어 PMOS 트랜지스터(P2)와 NMOS 트랜지스터(N4)는 동작하지 않게 된다. 여기서 칩 대기상태일 때 추가회로의 동작을 방지하기 위해 ‘SB’신호가 노어게이트(NR22)에 인가되는데, 상기 SB신호가 ‘로우’ 즉, 칩이 동작상태일 때, 인에이블 신호가 센스증폭기의 다음 출력을 기다리기 위해 디스에이블되면, 이때 추가회로는 동작하게 되며, 노어게이트(NR22)의 출력은 ‘하이’로 되며, 노어게이트(NR3) 및 낸드게이트(ND1)는 인에이블 상태가 되어, 그전의 출력(Dout) 상태가 ‘하이’이면 낸드게이트(ND21)의 출력은 ‘로우’가 되며, NMOS 트랜지스터(N4)는 턴온된다. 반대로 이때 PMOS 트랜지스터(P2)는 턴오프상태로 된다.
상기 상태에서 NMOS 트랜지스터(N4)를 통해 캐패시터(C1)에 충전된 전하가 NMOS 트랜지스터(N4 및 N5)를 통해 방전되며, 상기 노어게이트(NR22)의 출력(VNR2)은 제6도의 파형과 같게 되므로, 풀다운 트랜지스터(N30)는 동작상태가 되어 출력단(Dout)의 캐패시터(C1)를 방전시켜 전압을 중간 레벨로 끌어내린다.
반면에 캐패시터(C1)에 ‘로우’신호가 충전되어 있으면 낸드게이트(ND21)는 오프가 되고, 노어게이트(NR23)의 출력은 ‘하이’로 되어 PMOS 트랜지스터(P2)는 온되고 NMOS 트랜지스터(N4)는 오프로 되어 캐패시터(C1)의 전하가 노어게이트(NR21) 및 PMOS 트랜지스터(P1 및 P2)를 통해 충전됨, 또 노어게이트(NR21)와 PMOS 트랜지스터(P1)를 통과한 신호가 ‘로우’로 되므로, 출력신호(VNR1)의 전압이 제6도의 VNR1과 같은 파형으로 변경되어 풀업 트랜지스터를 온 시켜 풀업 PMOS 트랜지스터(P30)를 통해서도 캐패시터(C1)를 충전시켜 ‘인에이블’신호가 디스에이블되는 시간동안 빠르게 출력이 중간레벨이 되게한다.
본 발명은 이상에서 살펴본 바와 같이 본 발명의 고속출력버퍼회로는 낮은 Vcc전압에서는 속도가 빠르고, 높은 Vcc전압에서는 잡음을 유발하는 피크전류를 감소시킬 수 있어, 안정되고 빠른속도의 메모리를 얻을 수 있다.

Claims (4)

  1. 풀업 및 풀다운 트랜지스터를 구비하는 반도체 메모리 장치의 출력버퍼 회로에 있어서; 칩 인에이블 및 상기 출력버퍼의 디스에이블 상태에서, 상기 풀업트랜지스터의 인에이블 전압레벨을 서서히 변화시켜 피크전류를 감소시키는 제1회로수단; 칩 인에이블 및 상기 출력버퍼의 디스에이블 상태에서, 상기 풀다운트랜지스터의 인에이블 전압레벨을 서서히 변화시켜 피크전류를 감소시키는 제2회로수단; 칩 인에이블 및 상기 출력버퍼의 디스에이블 상태에서, 상기 출력버퍼의 출력단 전압레벨에 응답하여 구동되어 상기 제1회로수단과 상기 출력단간의 제1전류 패스를 형성하고, 상기 제2회로수단과 상기 출력단 간의 제2전류패스를 형성하는 제3회로수단을 구비하는 고속 출력버퍼 회로.
  2. 제1항에 있어서, 상기 제3회로수단은 상기 풀업트랜지스터와 상기 풀다운 트랜지스터의 각 게이트 단 간에 직렬 접속된 제1트랜지스터 및 제2트랜지스터와, 상기 출력버퍼 출력단에 응답하여 상기 제1트랜지스터와 제2트랜지스터의 스위칭 동작을 제어하는 제어로직부를 구비하는 것을 특징으로 하는 고속출력버퍼 회로.
  3. 제1항에 있어서, 상기 제1회로수단은 외부 제어신호들의 조합 신호와 상기 풀업트랜지스터 게이트단에 응답하여 동작하는 다수의 트랜지스터로 구성되며, 접지전원단에 직렬연결된 다수의 트랜지스터의 액티브 저항값에 의해 상기 풀업트랜지스터의 게이트단 레벨을 서서히 구동레벨로 변화시키도록 구성된 것을 특징으로 하는 고속출력버퍼 회로.
  4. 제1항에 있어서, 상기 제2회로수단은 외부 제어신호들의 조합 신호와 상기 풀다운트랜지스터 게이트단에 응답하여 동작하는 다수의 트랜지스터로 구성되며, 공급전원단에 직렬 연결된 다수의 트랜지스터의 액티브 저항값에 의해 상기 풀다운트랜지스터의 게이트단 레벨을 서서히 구동레벨로 변화시키도록 구성된 것을 특징으로 하는 고속출력버퍼 회로.
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