KR960002334B1 - 반도체 메모리 장치의 입력버퍼 - Google Patents

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Abstract

내용 없음.

Description

반도체 메모리 장치의 입력버퍼
제1도는 바이씨모오스회로를 이용한 종래의 입력버퍼의 회로도.
제2도는 제1도의 종래의 입력버퍼의 입력전압의 특성을 보여주는 그래프.
제3도는 본 발명에 따른 입력버퍼의 일실시예를 보여주는 회로도.
제4도는 제3도의 본 발명에 따른 입력버퍼의 입력전압의 특성을 보여주는 그래프.
제5도는 4.2V의 전압전압과 100℃의 온도조건에서 종래의 입력버퍼와 본 발명에 따른 입력버퍼의 동작속도를 비교한 그래프.
제6도는 5.8V의 전압전압과 -10℃의 온도조건에서 종래의 입력버퍼와 본 발명에 따른 입력버퍼의 동작속도를 비교한 그래프.
본 발명은 반도체메모리장치에서 사용되는 입력버퍼(input buffer)에 관한 것으로, 특히 바이씨모오스(BiCMOS)회로를 이용하여 고속으로 동작하는 입력버퍼에 관한 것이다.
반도체메모리장치에는 칩의 외부에서 공급되는 TTL(transistor-transistor logic)신호를 CMOS(complementaty metal oxide semiconductor)논리신호로 전환하기 위한 입력버퍼가 여러개의 외부입력신호를 위한 칩의 매 입력터미널마다 채용되어 있다. 그러한 입력버퍼에 있어서, 지금까지의 반도체기술의 진보에도 불구하고 여전히 해결하여햐 할 과제로 남아 있는것이 몇몇 있다. 그러한 과제들중 입력버퍼의 특성에 중요한 인자로 염려되는 것은, 전원전압의 레벨(level), 공정조건 및 온도의 변화 등과 같은 외부요인들에 민감하게 반응하는 입력트립레벨(input tiip level)의 변이(variation)이다. 이러한 입력트립레벨의 변이는 입력버퍼의 동작속도 즉 응답속도를 저하시키며, 특히 고속동작을 추구하는 바이씨모오스 메모리장치 예컨대 바이씨모오스 스테이틱램(BiCMOS static random access mcmory)에서는 전체적인 동작속도에 상당한 장애요인으로 작용한다. 또한, TTL입력레벨에 대한 미미한 전압스윙(voltage swing)으로인한 대기(astand-by)시에 전력이 소모되는 문제가 있으나, 이것에 대해서는 입력측의 인버터를 활성화신호를 이용하여 제어하여줌으로써 해소된 바 있다.
제1도는 바이씨모오스기술을 이용한 전형적인 종래의 입력버퍼를 보여준다.
제1도의 회로와 유사한 것으로는 미합중국특허 5,047,670호와 5,225,717호에 개시된 바 있다. 일반적인 입력버퍼가 직렬스테이지를 구성하는 두개의 인버터로 구성된 것과 마찬가지로, 제1도의 입력버퍼는 제1스테이지인버터 10과 제2스테이지인버터 20으로 구성되어 있다. 제1도를 참조하면, 제1스테이지인버터 10에서, 기판전압(또는 접지전압)Vss에 게이크가 연결된 p채널 절연게이트전계효과트랜지스터(이하 "p채널트랜지스터"라 칭함)MPR은 전원전압 Vcc로부터 흐르는 전류를 외부입력신호 XS에 게이트가 연결된 p채널 트랜지스터 MPS의 소오스로 공급하는 역할을 한다. 외부입력신호 XS에 의해 게이팅되는 p채널 트랜지스터 MPS와 n채널 트랜지스터 MNS는 서로 다른 채널크기를 갖고 있다. 실제적으로 외부입력신호 XS는 0∼3V의 전압스위칭폭을 갖는데 반해 노드 112(npn바이폴라트랜지스터 Q1의 베이스에 접속되어 p채널 및 n채널트랜지스터 MPS 및 MNS의 게이팅상태에 따른 전위를 가지는 노드)에서는 Vcc∼OV의 전압스윙쪽을 가지고 또한 P채널 트랜지스터 MPS는 그것의 물리적 특성상 전원전압 Vcc의 민감하기 때문에, p채널 트랜지스터 MPS의 채널폭은 n채널 트랜지스터 MNS의 채널폭보다 훨씬 작게 설계되는 것이 일반적이다.
외부입력신호 XS가 논리 "하이"상태에서 논리 "로우"상태로 천이되면, p채널 트랜지스터 MPS의 턴온에 의해 노드 112의 전위는 Vcc의 레벨로 되고 이것에 의해 npn바이프라트랜지스터 Q1가 턴온되어 제1스테이지인버터 10의 출력노드 113의 전위는 논리 "하이"상태로 된다. 논리 "하이"상태의 제1스테이지버퍼 10의 출력신호가 n채널 트랜지스터 MN1의 게이트에 인가되면, 제2스테이지버퍼 20에서는 풀다운용의 npn바이폴라트랜지스터 Q3가 턴온됨에 의해 정상내부신호 S는 논리 "로우"상태로 발생된다. 이때, 정상내부신호 S에 대한 풀업용으로 작용하는 npn바이폴라트랜지스터 Q2의 베이스에는 p채널 트랜지스터 MP1 및 n채널 트랜지스터 MN3으로 구성되는 인버터에 의해 논리 "로우"상태의 신호가 인가되므로, npn바이폴라트랜지스터 Q2는 턴오프된 상태이다. 다른 한편, 논리 "하이"상태의 제1스테이지인버터 10의 출력신호가 p채널 트랜지스터 MP2 및 n채널 트랜지스터 MN4로 구성된 인버터를 통하여 논리 "로우"상태로 반전된 다음 p채널트랜지스터 MP3 및 n채널트랜지스터 MN5로 구성된 구성된 인버터와 n채널 트랜지스터 MN6의 게이트로 인가된다. 그러면, 풀업용의 npn바이폴라트랜지스터 Q4의 베이스에 논리 "하이"상태의 신호가 공급되므로, npn바이풀라트랜지스터 Q4는 턴온되어 논리 "하이"상태의 역상내부신호/S가 발생한다. 이때, 턴오프된 n채널 트랜지스터 MN6와 턴온된 n채널트랜지스터 MN7에 의해, 풀다운용의 npn바이폴라트랜지스터 Q5는 턴오프된 상태이다.
이러한 제1도의 종래의 입력버퍼의 동작에 있어서, 전원전압 Vcc의 레벨의 변이(variation)로 인해 외부입력신호 XS에 대한 노드 112에서의 응답상태가 달라지게 된다. 제2도의 그래프에는, OV에서 3V사이의 전압에서 스윙(swing)되는 외부입력신호 XS에 대하여 제1도의 노드 112가 응답하는 전압파형을 나타내고 있다. 파형 V112x는 4.2V의 전원전압과 100℃의 온도조건에서(이하 "제1조건"이라 칭함)외부입력신호 XS에 응답하는 노드 112의 전압파형을 보여주며, 파형 V112y는 5.8V의 전원전압과 100℃의 온도조건에서(이하 "제2조건"이라 칭함)외부입력신호 XS에 응답하는 노드112의 전압파형을 보여준다. 외부입력신호 XS가 논리 "하이"상태에서 논리 "로우"상태로 천이되는 경우에 있어서, 전원전압 Vcc가 증가하게 되면 제1도의 p채널트랜지스터 MPS의 소오스측의 전압이 증가되어 결과적으로 p채널트랜지스터 MPS의 게이트-소오스간 전압│VGS)│의 값이 커지게 된다. 이로 인해, 제2조건에서는 외부입력신호 XS의 전위가 1.5V이하로 내려가기 전인 1.6V정도에서 논리 "하이"상태로 된다. 이와는 달리, 제1조건에서는, 외부입력신호 XS가 1.5V이하인 1.3V정도에서야 논리 "하이"상태로 된다. 결국, 전원전압의 레벨을 달리한 양자의 특성에 있어서, 노드 112의 중간 천이전압레벨간의 차이 △VIN(논리 "하이"상태를 2.4V이상으로 본다면)은 약 0.3V정도로 됨을 알 수 있다.
이와같이 전원전압의 변동에 따라 민감하게 나타나는 약 0.3V의 △VIN의 존재는, 전원전압이 상승변동된 경우(예를들어 Vcc=5.8V)에는 입력로우전압(VIL : input low voltage)이 노드 112에서 더 빨리 나타나게 하고, 전원전압이 하강변동된 경우(예를들어 제1조건)에는 VIL이 더 늦게 나타나게 한다. 마찬가지로, 외부입력신호 XS가 논리 "로우"상태에서 논리 "하이"상태로 천이될때에는 입력하이전압(VIH : input hifh voltage)은 전원전압이 상승변동된 경우에 더 늦게 나타나고, 전원전압이 하강변동된 경우에는 더 빨리 나타난다. 이러한 VIH 및 VIL의 변이는 반도체메모리장치내에서의 씨모오스논리동작을 전원전압의 레벨이 변동되는 만큼 불안정하게 한다.
더우기, 전원전압이 상승된 경우를 놓고 볼때, 외부입력신호 XS의 전압스윙폭과 노드 112에서의 전원스윙폭을 조정하기 위하여 n채널트랜지스터 MNS에 비해 작은 크기로 설계된 p채널트랜지스터 MPS의 작은 전류구동능력으로, 인해, 외부입력신호 XS에 응답하여 노드 112가 논리 "하이"상태로 가는 천이시간은 불가피하게 지연될 수 밖에 없음을 알 수 있다. 그러한 천이시간의 지연은, 제1도와 같은 입력버퍼가 칩으로 인가되는 모든 외부입력신호들에 대하여 필요하기 때문에, 고속으로 동작하는 반도체메모리장치등에서 동작속도를 지연시키는 요인중 상당한 비중을 차지한다. 예를들어, 외부입력신호 XS가 어드레스신호라면, 어드레스의 입력으로부터 데이타가 출력되기까지의 시간을 나타내는 tAA가 전원전압레벨의 변동으로 인해 지연되거나 일정하기 않게 될 수 있는 것이다.
따라서, 본 발명의 목적은 전원전압의 변동에 대하여 안정된 출력특성을 가지는 입력버퍼를 제공함에 있다.
본 발명의 또다른 목적은 전원전압의 변동에 대하여 입력하이전압 및 입력로우전압의 변이를 종래에 비해 감소시킬 수 있는 입력버퍼를 제공함에 있다.
본 발명의 또다른 목적은 전원전압의 변동에 대하여 안정된 출력특성과 고속동작이 가능한 입력버퍼를 가지는 반도체메로리장치를 제공함에 있다.
전술한 본 발명의 목적을 달성하기 위하여, 본 발명은, 출력측에 풀업용의 바이폴라트랜지스터와 풀다운용의 바이폴라트랜지스터를 이용한 입력버퍼에 있어서, 상기 입력버퍼의 출력터미널과 상기 풀다운용의 바이폴라트랜지스터의 베이스사이에 연결되어 외부입력신호의 전위가 제1상태에서 제2상태로 천이될때 상기 풀다운용의 바이폴라트랜지스터의 베이스를 소정의 제1레벨로 충전하는 제1수단과, 상기 입력버퍼의 출력터미널과 상기 풀다운용의 바이폴라트랜지스터의 베이스사이에 연결되어 외부입력신호의 전위가 제1상태에서 제2상태로 천이될때 적어도 상기 제1수단의 활성화된 후에 상기 풀다운용의 바이폴라트랜지스터의 베이스를 소정의 제2레벨로 충전하는 제2수단을 구비함을 특징으로 한다.
또한, 본 발명은, 외부입력신호의 전위상태에 응답하는 인버터와, 츨력측에 풀업용의 바이폴라트랜지스터와 폴다운용의 바이폴라트랜지스터를 가지는 입력버퍼에 있어서, 전원전압과 상기 인버터사이에 연결되고 상기 전원전압의 변동에 따르는 기준전압에 의해 제어되어 상기 인버터에 일정한 레벨의 전원을 공급하는 전원공급수단과, 상기 입력버퍼의 출력터미널과 상기 풀다운용의 바이폴라트랜지스터의 베이스사이에 연결되어 외부입력신호의 전위가 제1상태에서 제2상태로 천이될때 상기 풀다운용의 바이폴라트랜지스터의 베이스를 소정의 제1레벨로 출전하는 제1수단과, 상기 입력버퍼의 출력터미널과 상기 풀다운용의 바이폴라트랜지스터의 베이스사이에 연결되어 외부입력신호의 전위가 제1상태에서 제2상태로 천이될때 적어도 상기 제1수단이 활성화된 후에 상기 풀다운용의 바이폴라트랜지스터의 베이스를 소정의 제2레벨로 충전하는 제2수단을 구비함을 특징으로 한다.
또다른 본 발명의 특징으로는, 외부입력신호의 전위상태에 응답하는 인버터와, 상기 외부입력신호에 응답하여 서로 상보적인 논리상태를 가지는 정상내부신호 및 역상내부신호를 발생하기 위하여 풀업바이폴라트랜지스터와 풀다운바이폴라트랜지스터로 구성되는 한쌍의 출력용 바이폴라트랜지스터가 상기 정상내부신호 및 역상내부신호를 발생하기 위하여 정상내부신호출력터미널과 역상내부신호출력터미널에 각각 구비되어 있는 입력버퍼에 있어서, 전원전압과 상기 인버터사이에 연결되고 상기 전원전압의 변동에 따르는 기준전압에 의해 제어되어 상기 인버터에 일정한 레벨의 전원을 공급하는 전원공급수단과, 상기 정상내부신호출력터미널과 상기 정상내부신호용의 풀다운바이폴라트랜지스터의 베이스사이에 연결되어 외부입력신호의 전위가 제1상태에서 제2상태로 천이될때 상기 정상내부신호용의 풀다운바이폴라트랜지스터의 베이스를 소정의 제1레벨로 충전하는 제1수단과, 상기 정상내부신호출력터미널과 상기 정상내부신호용의 풀다운바이풀라트랜지스터의 베이스사이에 연결되어 외부입력신호의 전위가 제1상태에서 제2상태로 천이될때 적어도 상기 제1수단이 활성화된 후에 상기 정상내부신호용의 풀다운바이폴라트랜지스터이 베이스를 소정의 제2레벨로 충전하는 제2수단과, 상기 역상내부신호용의 풀다운바이폴라트랜지스터의 베이스와 기판전압사이에 연결되어 상기 외부입력신호가 제2상태에서 제1상태로 천이될때 상기 역상내부신호용의 풀다운바이폴라트랜지스터의 베이스로부터 상기 기판전압으로의 전류경로를 차단하는 제3수단과, 상기 역상내부신호출력터미널과 상기 역상내부신호용의 풀다운바이폴라트랜지스터의 베이스사이에 연결되어 상기 외부입력신호가 상기 제2상태에서 상기 제1상태로 천이될때 적어도 상기 제3수단이 활성화된 후에 상기 역상내부신호용의 풀다운바이폴라트랜지스터의 베이스를 충전하는 제4수단을 구비한다. 하기에 설명될 궁극적인 본 발명의 특정적효과는 외부입력신호에 응답하는 내부신호의 천이시간을 단축하고 또한 전원전압의 변동에 대하여 종래보다 덜 민감한 출력특성을 만들어내는 데 있다.
이하 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 어떻게 구성하고 어떻게 작용하는가를 상세하게 설명한다. 하기에 참조될 본 발명에 따른 도면들에서는, 이해의 편이를 위하여, 제1도등의 종래의 도면들에서 사용한 참조부호들과 실질적으로 동일한 기능을 하는 구성요소에 대해서는 가급적이면 동일한 참조부호를 사용한다.
제3도는 본 발명에 따라 실현된 입력버퍼의 회로를 보여준다. 제3도의 입력버퍼는, 외부입력신호 XS를 입력하는 제1인버터회로 11과, 제1인버터회로 11의 출력노드 115의부터 발생되는 신호를 입력하여 정상내부신호 S' 및 역상내부신호 /S'를 출력하는 제2인버터회로 21로 구성된다.
제1인버터회로 11의 구성에 있어서, 정전압공급용의 p채널트랜지스터 PR의 소오스는 전원전압 Vcc에 연결되고, 게이트는 기준전압 Vrcf에 연결된다. 외부입력신호 XS에 게이트가 연결된 p채널트랜지스터 PS의 소오스는 기준전압공급용의 p채널트랜지스터 PR의 드레인에 연결된다. 외부입력신호 XS에 게이트가 연결된 n채널트랜지스터 NS의 드레인은 p채널트랜지스터 PS의 드레인에 연결되고 n채널트랜지스터 NS의 소오스는 기판전압(또는 접지전압)에 연결된다. p채널트랜지스터 PS의 드레인과 n채널트랜지스터 NS의 드레인의 공통접속점에 위치한 노드 114는, 컬렉터가 전원전압에 Vcc에 연결된 풀업용의 npn바이폴라트랜지스터 Q1의 베이스에 연결된다. Q1의 에미터는 출력노드 115에 연결된다. 외부입력신호 XS에 게이트가 연결된 풀다운용의 n채널트랜지스터 NQ의 드레인은 제1인버터 출력터미널 115에 연결되며, 소오스는 기판전압 Vss에 연결된다.
정전압공급용의 p채널트랜지스터 PR의 게이트로 공급되는 기준전압 Vref는, 반도체메모리장치등에서 통상적으로 사용되는 공지의 기준전압발생회로(미합중국 특허번호 4,906,863 또는 4,820,967등을 참고하면됨)로부터 발생된다. 기준전압 Vref는 전원전압 Vcc의 레벨에 따른 전압값을 가지며, Vcc-2│VTP│정도의 전압값이면 본 발명에 적용가능하다. p채널트랜지스터 PR의 게이트로 공급되는 기준전압 Vref가 전원전압 Vcc에 따르는 값이 되므로, PS의 게이트-소오스간 전압은 전원전압의 변동과는 상관없이 항상 -2│VTP│정도의 전압값을 유지한다. 따라서, p채널트랜지스터 PS의 소오스에 공급되는 전압의 크기(또는 전류의 양)도 일정하다. 그 결과, p채널트랜지스터 PS의 소오스에서의 전압이 전원전압의 변동에 덜 민감하기 때문에, p채널트랜지스터 PS의 크기를 종래의 제1도의 P채널트랜지스터 MPS의 경우처럼 n채널트랜지스터 NS의 크기보다 작게 할 필요가 없다. 따라서, 노드 114에서 논리 "하이"상태로의 천이 속도를 종래보다 단축시키기 위하여 p채널트랜지스터 PS의 크기를 적정한 수준의 크기로 설계할 수 있다.
제2인버터회로 21의 구성에 있어서, p채널트랜지스터 MP1 및 n채널트랜지스터 MN3으로 구성된 씨모오스인버터의 입력터미널은 제1인버터출력터미널 115에 연결된다. 전원전압 Vcc에 컬렉터가 연결된 풀업용의 npn바이폴라이트랜지스터 Q2의 베이스에 씨모오스인버터의 출력터미널 116(또는 Q2의 베이스노드)이 연결된다. Q2의 에미터는 정상내부신호출력터미널 201에 연결된다. 정상내부신호출력터미널 201에 컬렉터가 연결된 풀다운용의 npn바이폴라트랜지스터 Q3의 에미터는 기판전압 Vss에 연결된다. 정상내부신호출력터미널 201에 드렌인이 연결되고 Q3의 베이스노드 117에 소오스가 연결된 n채널트랜지스터 N1의 게이트는 제1인버터출력터미널 115에 연결된다. 정상내부신호출력터미널 201과 Q3의 베이스노드 117사이에는 p채널트랜지스터 P4의 소오스-드레인통로가 연결되고, Q3의 베이소노드 117과 기판전압 Vss사이에는 n채널트랜지스터 N2의 드레인-소오스통로가 연결된다. p채널트랜지스터 P4 및 n채널트랜지스터 N2의 게이트는, 씨모오스인버터를 구성하는 p채널트랜지스터 MP3과 n채널트랜지스터 MN5의 게이트와 함께, p채널트랜지스터 MP2와 n채널트랜지스터 MN4로 구성되며 제1버퍼출력터미널 115에 입력터미널이 연결된 씨모오스인버터의 출력터미널에 연결된다. MP3 및 MN5로 구성된 씨모오스인버터의 출력터미널 119는, 전원전압 Vcc에 컬렉터가 연결되고 역상내부신호출력터미널 202에 에미터가 연결된 풀업용의 npn바이폴라트랜지스터 Q4의 베이스에 연결된다. 역상내부신호출력터미널 202에는 풀다운용의 npn바이폴라트랜지스터 Q5의 컬렉터가 연결되고 기판전압 Vss에는 Q5의 에미터가 연결된다. 역상내부신호출력터미널 202와 Q5의 베이스노드 200사이에는 n채널트랜지스터 MN6의 드레인-소오스통로가 연결되고, MN6의 게이트는 MN6의 게이터는 MP2 및 MN4로 구성된 씨모오스인버터의 출력터미널 118에 연결된다. Q5의 베이스노드 200과 기판 전압 Vss사이에는, 제1인버터출력터미널 115에 게이트가 연결된 n채널트랜지스터 N7의 드레인-소오스통로가 연결된다.
전술한 제2인버터회로 21의 구성에 있어서는, n채널트랜지스터 N1 및 N2, p채널트랜지스터 P5 및 n채널트랜지스터 N7에 관련된 구성이 제1도의 제2스테이지인버터 20의 구성과 다름에 주목하여야 한다. 그러한 구성의 차이에 의한 작용효과에 대하여는 하술되는 동작설명에서 충분히 이해시키고자 한다.
본 발명에 따른 입력버퍼의 동작설명을 위하여 제공된 제4도의 전압파형도는, 종래기술에 관련된 제2도의 전압파형도에서와 동일한 조건(섭씨 100도에서 전원전압이 5.8V인 경우와 4.2V인 경우)에서 외부입력신호 XS의 전위가 3V로부터 0V로 내려갈때 노드 114에서의 전위변이상태를 보여준다. 파형 V114x는 제1조건에서의 노드 114의 전위변화를 보여주고, 파형 V11y는 제2조건에서의 노드 114의 전위변화를 보여준다.
외부입력신호 XS의 전위 논리 "하이"상태로부터 논리 "로우"상태로 하강함에 의해 p채널트랜지스터 PS가 턴온되어 노드 114의 전위가 논리 "하이"상태로 상승하기 시작하는 외부입력신호 XS의 전위는, 제4도에 보인 바와 같이, 1.5V정도이다(제2조건에서). 본 발명에서는 제1인버터회로 11에서 기준전압 Vref를 p채널 트랜지스터 PR의 게이트에 인가함으로써 p채널 트랜지스터 PS의 소오스에 공급되는 전류가 전원전압 Vcc의 변동에 거의 무관하게 일정값을 유지하도록 하기 때문에, 노드 114의 전위가 논리 "하이"상태로 상승하기 시작하는 외부입력신호 XS의 전위가 노드 114에 대응되는 제2도의 노드 112의 전위가 논리 "하이"상태로 상승하기 시작하는 외부입력신호 XS의 전위(1.7V정도)보다 더 낮게 되는 것이다. 이러한 결과는 외부입력신호 XS가 노드 114까지 전달되는 시간이 종래의 경우와는 달리 전원전압 Vcc가 변하더라도 거의 차이가 나지 않음을 의미한다. 제1조건과 제2조건에서의 노드 114의 중간천이전압레벨의 차이 △VIN는 0.1V정도로서, 이는 제2도의 종래의 경우인 0.3V와 비교하여볼 때 1/3로 줄어든 상태이다. 이는 본 발명에 있어서 전원전압의 변동에 따른 입력하이전압 및 입력로우전압의 변이폭이 종래에 비해 줄어들었음을 보여준다.
노드 114의 전위가 논리 "하이"상태로 되면, 풀업용의 npn바이폴라트랜지스터 Q1이 턴온되어 제1인버터출력터미널 115에는 논리 "하이"상태의 제1인버터출력신호가 발생된다. npn바이폴라트랜지스터 Q1이 고속의 전류구동능력을 갖고 있기 때문에, 제1인버터출력터미널 115에서의 전위가 논리 "하이"상태로 천이되는 상태는 노드 114에서의 천이상태와 일치하게 된다는 점은 당연히 이해될 수 있다.
제1인버터출력신호가 논리 "하이"상태이므로, 제2인버터회로 21에서, n채널트랜지스터 MN3 및 MN4와 N1 및 N7이 턴온되고 p채널트랜지스터 MP1 및 MP2가 턴오프된다. n채널트랜지스터 MN3의 턴온에의해 풀업용의 npn바이폴라트랜지스터 Q2의 베이스노드 116에 논리 "로우"상태의 신호가 인가되므로, 풀업용의 npn바이폴라트랜지스터 Q2는 턴오프된다. n채널트랜지스터 MN4의 턴온의 의해 노드 118의 전위가 논리 "로우"상태이므로 p채널트랜지스터 P4와 MP3이 턴온되고 n채널트랜지스터 N2 및 MN5와 MN6은 턴오프된다. 제2인버터회로 21의 정상내부신호출력터미널 201는, 논리 "하이"상태의 제1인버터출력신호에 곧바로 응답하여 이미 턴온된 n채널트랜지스터 N1의 채널(channel)을 통하여 풀다운용의 npn바이폴라트랜지스터 Q3의 베이스노드 117에 연결된다. 이것에 의해, 정상내부신호출력터미널 201의 전위는 n채널트랜지스터 N1의 드레쉬홀드전압에 해당하는 만큼 전위강하된 상태로 되어 Q3의 베이스노드 117에 충전된다. 여기서, 정상내부신호출력터미널 201의 초기전위는 논리 "하이"상태 또는 프리차아지(precharge)상태에 놓여 있었던 것으로 가정한다. 일단 n채널트랜지스터 N1의 채널을 통하여 베이스노드 117이 충전되면, Q3는 턴온되기 시작한다. n채널트랜지스터 N1의 턴온에 연이어, p채널트랜지스터 P4가 턴온됨에 의해, 터미널 201의 전위는 p채널트랜지스터 P4의 채널을 통하여 Q3의 베이스노드 117로 전부 공급되어 npn바이폴라트랜지스터 Q3는 크게 턴온된다. 결국, 정상내부신호출력터미널 201의 전위는 Q3의 베이스-에미터간의 강한 정바이어스에 의해 전압강하되어 정상내부신호 S'는 논리 "로우"상태로 발생된다. 이와같이, n채널트랜지스터 N1과 p채널트랜지스터 P4는 정상내부신호출력터미널 201의 전위를 쾌속으로 강하시키기 위한 수단으로 작용함을 알 수 있다. 앞서 설명한 바와 같이, 정상내부신호출력터미널 201의 전위를 논리 "로우"상태로 빠르게 강하시키기 위하여, 풀다운용의 npn바이폴라트랜지스터 Q3의 베이스노드 117를 충전하는 방식은, 제1인버터출력터미널 115의 논리 "하이"상태에 응답하는 n채널트랜지스터 N1이 먼저 동작하고 이후에 노드 118의 논리 "로우"상태에 응답하는 p채널트랜지스터 P4가 동작하는 것에 의해 이루어지는 이중충전동작 (double charging)임에 주목하여야 한다. 그러한 동작의 결과는 정상내부신호 S'의 논리 "로우"상태로의 빠른 천이는 물론 정상내부신호출력터미널 201의 전위가 급격하게 강하됨에 기인한 전류스파이크(current spikes) 또는 전원잡음(powr noise GND noise)의 발생을 억제하는 효과가 있다.
한편, 논리 "로우"상태에 있는 로드 118의 전위에 의해 p채널트랜지스터 MP3이 턴온되면, 역상내부신호 풀엎용의 npn바이폴라트랜지스터 Q4의 베이스노드 119에는 p채널트랜지스터 MP3의 채널을 통하여 전원전압이 충전된다. 베이스노드 119의 전위가 논리 "하이"상태이므로, npn바이폴라트랜지스터 Q4가 턴온되어 역상내부신호출력터미널 202에는 논리 "하이"상태의 역상내부신호 SB'가 발생된다.
외부입력신호 XS가 논리 "로우"상태에서 논리 "하이"상태로 되는 경우에는, 제1인버터회로 11의 p채널트랜지스터 PS가 턴오프되고 n채널트랜지스터 NS가 턴온된다. 풀업용의 npn바이폴라트랜지스터 Q1이 턴오프되고 풀다운용의 n채널트랜지스터 NQ가 턴온됨에 의해, 제1인버터출력터미널 115의 전위는 논리 "로우"상태로 된다. 제1인버터출력터미널 115의 전위 논리 "로우"상태이므로, 제2인버터 21의 p채널트랜지스터 MP1 및 MP2가 턴온되고 n채널트랜지스터 N1 및 MN3과 MN4 및 MN7는 턴오프된다. p채널트랜지스터 MP1의 턴온에 의해 정상내부신호 풀업용의 npn바이폴라트랜지스터 Q2의 베이스노드 116의 전위가 논리 "하이"상태로 되므로 Q2가 턴온되어 정상내무신호 S'는 논리 "하이"상태로 발생된다. 이때, p채널트랜지스터 P4는 논리 "하이"상태의 논드 118의 전위에 의해 턴오프되고 n채널트랜지스터 N2는 턴온된다. 또한, 정상내부신호 풀다운용의 npn바이폴라트랜지스터 Q3는 턴오프된다.
한편, 논리 "하이"상태의 노드 118의 전위에 의해 역상내부신호 풀업의 npn바이폴라트랜지스터 Q4의 베이스노드 119의 전위가 논리 "로우"상태로 됨에 의해, Q4는 턴오프된다. 또한, 논리 "하이"상태의 노드 118의 전위에 응답하는 n채널트랜지스터 MN6가 턴온되어 역상내부신호 풀다운용의 npn바이폴라트랜지스터 Q5의 베이스노드 200이 충전됨에 의해, Q5는 턴온되고 역상내부신호출력터미널 202에는 논리 "로우"상태의 역상내부신호 SB'가 발생된다.
여기서, 역상내부신호 SB'가 논리 "로우"상태로 천이되는 과정에 있어서 주목하여야 할 동작으로는, 기판전압 Vss에 연결된 n채널트랜지스터 N7이 논리 "로우"상태의 제1인버터출력신호에 응답하여 미리 턴오프되어줌에 의해 이후에 턴온된 n채널트랜지스터 MN6가 베이스노드 200으로의 보다 안정된 충전동작을 수행할 수 있도록 한다는 것이다. 이와 비교하여 종래의 경우를 살펴보면, 제1도로부터 알 수 있듯이, 본 발명의 n채널트랜지스터 N7과 유사한 기능을 수행하는 제1도의 n채널트랜지스터 MN7은 그것의 게이트가 역상내부신호 SB의 출력터미널에 연결되어 있기 때문에, n채널트랜지스터 MN6가 적어도 턴온되고난 다음에서야 턴오프된다. 그러한 종래의 동작이 만들어내는 결과는, 제1도의 MN6이 턴온되었다 하더라도 MN7이 완전히 턴오프되기전까지는 Q5의 베이스노드로 전적으로 흘러들어야 할 전류의 일부가 아직 턴오프되지 않은 MN7의 채널을 통하여 여전히 접지된 기판쪽으로 빠져나간다는 사실을 드러내는 것이다. 결국, Q5의 베이스노드를 충전시켜 역상내부신호 SB'를 논리 "로우"상태로 천이시킨에 있어, 본 발명의 경우가 종래의 경우보다 더 빠른 천이시간을 가진다는 것을 알 수 있다.
제5도는 종래의 입력버퍼와 본 발명의 입력버퍼의 출력특성을 제1조건에서 시간적으로 비교한 전압파형도를 보여준다. 제5a도는 외부입력신호 XS의 전위가 하강하는 경우이고 제5b도는 외부입력신호 XS의 전위가 상승하는 경우이다. 먼저 제5a도를 참조하면, 정상 및 역상내부신호의 천이속도의 차이에 있어서 본 발명의 것이 종래의 것보다 약 0.2ns정도 단축되었다는 점보다도 더 두드러지는 결과는 본 발명의 천이시간대가 종래의 천이시간대보다 약 0.2ns정도 더 이르다는 점이다. 이는 외부입력신호에 대한 입력버퍼의 응답시간을 단축시키게 되었음을 보여주는 것으로서, 전술한 제3도의 제2인버터회로 21의 npn바이폴라트랜지스터 Q3의 베이스노드 117에 대한 고속의 이중충전동작에 의해 만들어진 결과임을 이해하여야 한다. 외부입력신호 XS가 반도체메모리장치에서 사용되는 어드레스신호라면 시간 tAA를 단축시킬 수 있다. 외부입력신호 XS의 전위가 상승하는 경우를 보인 제5b도에서는, 정상 및 역상내부신호의 천이속도는 별다른 차이를 보이지 않고 있으나, 천이시간대는 본 발명의 경우가 종래의 경우보다 0.1ns정도 단축되었음을 알 수 있다.
제6도는 전원전압이 5.8V이고 섭씨 -10도의 온도조건에서 종래의 입력버퍼의 본 발명의 입력버퍼의 출력특성을 비교한 전압파형도이다. 제6a도는 외부입력신호 XS의 전위가 하강하는 경우이고, 제6b도는 외부입력신호 XS가 상승하는 경우이다. 먼저 제6a도에서, 종래의 입력버퍼에 있어서 외부입력신호 XS가 하강할때 정상내부신호 S가 논리 "로우"상태로 천이되는 시간이 1ns정도인데 반해 본 발명의 입력버퍼에서의 정상내부신호 S'의 논리 "로우"상태로의 천이시간은 0.7ns정도로서 0.3ns정도의 단축효과를 보이고 있다. 또한 제6a도에서는 정상내부신호 및 역상내부신호간의 천이시간차이에 있어서, 종래의 경우가 0.5ns정도인데 비해 본 발명의 경우는 0.1ns정도로서 그 차이가 줄어들었음을 알 수 있다. 외부입력신호 XS가 상승하는 경우를 보인 제6b도의 경우는 제6a도의 경우보다는 적으나, 본 발명에 따른 역상내부신호 SB'의 논리 "로우"상태의 천이시간이 종래의 역상내부신호 SB의 논리 "로우"상태로이 천이시간보다 0.1ns정도 단축되었음을 알 수 있다.
상술한 바와 같이, 본 발명의 전원전압의 변동에 따른 입력전압의 천이상태의 변이를 억제함으로써 입력버퍼의 동작안정성을 개선하는 효과가 있으며, 또한, 천이속도를 종래에 비해 단축시킴으로써 고속의 메모리장치의 동작속도를 향상시키는데 기여하는 이점이 있다.
본 발명의 실시예에 따른 입력버퍼에서는 출력측에 풀업용 풀다운용으로 바이폴라트랜지스터를 사용하여 바이씨모오스형 반도체메모리장치 예컨대 바이씨모오스스테이틱램에 대하여 적용되었으나, 내부신호의 천이속도를 빠르게 하기 위한 구성이나 외부입력신호에 대한 논리처리속도를 앞당기는 구성에 관한 기술적 사상은 이와유사한 기능을 행하는 회로등에도 당연히 적용될 수 있음을 알아야 한다. 예를들어, 제3도의 본 발명에 따른 입력버퍼가 바이씨모오스회로가 아닌 통상의 씨모오스회로로 구성되었다 하더라도, 기준전압공급용의 p채널트랜지스터 PR, n채널트랜지스터 N1, p채널트랜지스터 P4, n채널트랜지스터 N7에 관한 구성방식은 적용가능함을 어렵지 않게 이해할 수 있다.

Claims (16)

  1. 출력측에 풀업용의 바이폴라트랜지스터와 풀다운용의 바이폴라트랜지스터를 이용하는 입력버퍼에 있어서, 상기 입력버퍼의 출력터미널과 상기 풀다운용의 바이폴라트랜지스터의 베이스사이에 연결되어 외부입력신호의 전위가 제1상태에서 제2상태로 천이될때 상기 풀다운용의 바이폴라트랜지스터의 베이스를 소정의 제1레벨로 충전하는 제1수단과, 상기 입력버퍼의 출력터미널과 상기 풀다운용의 바이폴라트랜지스터의 베이스사이에 연결되어 외부입력신호의 전위가 상기 제1상태에서 상기 제2상태로 천이될때 적어도 상기 제1수단이 활성화된 후에 상기 풀다운용의 바이폴라트랜지스터의 베이스를 소정의 제2레벨로 충전하는 제2수단과, 상기 풀다운용의 바이폴라트랜지스터의 베이스와 기판전압사이에 연결되어 상기 제2수단과는 상보적으로 동작하는 제3수단을 구비함을 특징으로 하는 입력버퍼.
  2. 제1항에 있어서, 상기 제1수단이 상기 출력터미널과 상기 베이스사이에 드레인-소오스통로가 연결되고 상기 외부입력신호의 반전된 신호에 게이트가 접속된 절연게이트전계효과트랜지스터임을 특징으로 하는 입력버퍼.
  3. 제1항에 있어서, 상기 제2수단이 상기 출력터미널과 상기 베이스사이에 소오스-드레인통로가 연결되고 상기 외부입력신호와 동일한 논리상태를 가지는 신호에 게이트가 연결된 절연게이트전계효과트랜지스터임을 특징으로 하는 입력버퍼.
  4. 제1항에 있어서, 상기 제3수단이 상기 베이스와 기판전압사이에 드레인-소오스통로가 연결되고 상기 외부입력신호와 동일한 논리상태를 가지는 신호에 게이트가 연결된 절연게이트전계효과트랜지스터임을 특징으로 하는 입력버퍼.
  5. 외부입력신호의 전위상태에 응답하는 인버터와, 출력측에 풀업용의 바이폴라트랜지스터와 풀다운용의 바이폴라트랜지스터를 가지는 입력버퍼에 있어서, 전원전압과 상기 인버터사이에 연결되고 상기 전원전압의 변동에 따르는 기준전압에 의해 제어되어 상기 인버터에 일정한 레벨의 전원을 공급하는 전원공급수단과, 상기 입력버퍼의 출력터미널과 상기 풀다운용의 바이폴라트랜지스터의 베이스사이에 연결되어 외부입력신호의 전위가 제1상태에서 제2상태로 천이될때 상기 풀다운용의 바이폴라트랜지스터의 베이스를 소정의 제1레벨로 충전하는 제1수단과, 상기 입력버퍼의 출력터미널과 상기 풀다운용의 바이폴라트랜지스터의 베이스사이에 연결되어 외부입력신호의 전위가 제1상태에서 제2상태로 천이될때 적어도 상기 제1수단이 활성화된 후에 상기 풀다운용의 바이폴라트랜지스터의 베이스를 소정의 제2레벨로 충전하는 제2수단과, 상기 풀다운용의 바이폴라트랜지스터의 베이스와 기판전압사이에 연결되어 상기 제2수단과는 상보적으로 동작하는 제3수단을 구비함을 특징으로 하는 입력버퍼.
  6. 제5항에 있어서, 상기 전원공급수단이 상기 전원전압과 상기 인버터사이에 소오스-드레인통로가 연결되고 상기 기준전압에 제어용 게이트가 연결된 절연게이트전계효과트랜지스터임을 특징으로 하는 입력버퍼.
  7. 제5항에 있어서, 상기 제1수단이 상기 출력터미널과 상기 베이스사이에 드레인-소오스통로가 연결되고 상기 외부입력신호의 반전된 신호에 게이트가 접속된 절연게이트전계효과트랜지스터임을 특징으로 하는 입력버퍼.
  8. 제5항에 있어서, 상기 제2수단이 상기 출력터미널과 상기 베이스사이에 소오스-드레인통로가 연결되고 상기 외부입력신호와 동일한 논리상태를 가지는 신호에 게이트가 연결된 절연게이트전계효과트랜지스터임을 특징으로 하는 입력버퍼.
  9. 제5항에 있어서, 상기 제3수단이 상기 베이스와 기판전압사이에 드레인-소오스통로가 연결되고 상기 외부입력신호와 동일한 논리상태를 가지는 신호에 게이트가 연결된 절연게이트전계효과트랜지스터임을 특징으로 하는 입력버퍼.
  10. 외부입력신호에 응답하여 서로 상보적인 논리상태를 가지는 정상내부신호 및 역상내부신호를 발생하며, 풀업바이폴라트랜지스터와 풀다운바이폴라트랜지스터로 구성되는 한쌍의 출력용 바이폴라트랜지스터가 상기 정상내부신호 및 역상내부신호를 발생하기 위하여 정상내부신호출력터미널과 역상내부신호출력터미널에 각각 구비되어 있는 입력버퍼에 있어서, 상기 정상내부신호출력터미널과 상기 정상내부신호용의 풀다운 바이폴라트랜지스터의 베이스사이에 연결되어 외부입력신호의 전위가 제1상태에서 제2상태로 천이될때 상기 정상내부신호용의 풀다운 바이폴라트랜지스터의 베이스를 소정의 제1레벨로 충전하는 제1수단과, 상기 정상내부신호출력터미널과 상기 정상내부신호용의 풀다운바이폴라트랜지스터의 베이스사이에 연결되어 외부 입력신호의 전위가 제1상태에서 제2상태로 천이될때 적어도 상기 제1수단이 활성화된 후에 상기 정상내부신호용의 풀다운바이폴라트랜지스터의 베이스를 소정의 제2레벨로 충전하는 제2수단과, 상기 정상내부신호용의 풀다운바이폴라트랜지스터의 베이스와 기판전압사이에 연결되어 상기 제2수단과는 상보적으로 동작하는 제3수단과, 상기 역상내부신호용의 풀다운바이폴라트랜지스터의 베이스와 기판전압사이에 연결되어 상기 외부입력신호가 제2상태에서 제1상태로 천이될때 상기 역상내부신호용의 풀다운바이폴라트랜지스터의 베이스로부터 상기 기판전압으로의 전류경로를 차단하는 제4수단과, 상기 역상 내부신호출력터미널과 상기 역상내부신호용의 풀다운바이폴라트랜지스터의 베이스사이에 연결되어 상기 외부입력신호가 상기 제2상태에서 상기 제1상태로 천이될때 적어도 상기 제4수단이 활성화된 후에 상기 역상내부신호용의 풀다운바이폴라트랜지스터의 베이스를 충전하는 제5수단을 구비함을 특징으로 하는 입력버퍼.
  11. 제10항에 있어서, 상기 제1수단 및 제4수단이 상기 외부입력신호의 반전된 신호에 의해 동시에 동일한 도전상태로 제어됨을 특징으로 하는 입력버퍼.
  12. 제11항에 있어서, 상기 제1수단이 상기 정상내부신호출력터미널과 상기 정상내부신호용의 풀다운바이폴라트랜지스터의 베이스사이에 드레인-소오스통로가 연결되고 상기 외부입력신호의 반전된 신호에 게이트가 접속된 절연게이트전계효과트랜지스터이고, 상기 제4수단이 상기 역상내부신호용의 풀다운바이폴라트랜지스터의 베이스와 상기 기판전압사이에 드레인-소오스통로가 연결되고 상기 외부입력신호의 반전된 신호에 게이트가 연결된 절연게이트전계효과트랜지스터임을 특징으로 하는 입력버퍼.
  13. 제10항에 있어서, 상기 제3수단이 상기 정상내부신호용 풀다운바이폴라트랜지스터의 베이스와 기판전압사이에 드레인-소오스통로가 연결되고 상기 외부입력 신호와 동일한 논리상태를 가지는 신호에 게이트가 연결된 절연게이트 전계효과 트랜지스터임을 특징으로 하는 입력버퍼.
  14. 제10항에 있어서, 상기 제2수단 및 제5수단이 상기 외부입력신호와 동일한 논리레벨을 가지는 신호에 의해 동시에 서로 반대의 도전상태로 제어됨을 특징으로 하는 입력버퍼.
  15. 제14항에 있어서, 상기 제2수단이 상기 정상내부신호출력터미널과 상기 정상내부신호용의 풀다운바이폴라트랜지스터의 베이스사이에 소오스-드레인통로가 연결되고 상기 외부입력신호와 동일한 논리상태를 가지는 신호에 게이트가 연결된 절연게이트전계효과트랜지스터이고, 상기 제5수단이 상기 역상내부신호출력터미널과 상기 역상내부신호용의 풀다운바이폴라트랜지스터의 베이스사이에 드레인-소오스통로가 연결되고 상기 외부입력신호와 동일한 논리레벨을 가지는 신호에 게이트가 연결된 절연게이트전계효과트랜지스터 임을 특징으로 하는 입력버퍼.
  16. 외부입력신호의 전위상태에 응답하는 인버터와, 상기 외부입력신호에 응답하여 서로 상보적인 논리상태를 가지는 정상내부신호 및 역상내부신호를 발생하기 위하여 풀업바이폴라트랜지스터와 풀다운바이폴라트랜지스터로 구성되는 한쌍의 출력용 바이폴라트랜지스터가 상기 정상내부신호 및 역상내부신호를 발생하기 위하여 정상내부신호출력터미널과 역상내부신호출력터미널에 각각 구비되어 있는 입력버퍼를 가지는 반도체 메모리 장치에 있어서, 전원전압과 상기 인버터 사이에 연결되고 상기 전원전압의 변동에 따르는 기준전압에 의해 제어되어 상기 인버터에 일정한 레벨의 전원을 공급하는 전원공급수단과, 상기 정상내부신호출력터미널과 상기 정상내부신호용의 풀다운바이폴라트랜지스터의 베이스사이에 연결되어 외부입력신호의 전위가 제1상태에서 제2상태로 천이될때 상기 정상내부신호용의 풀다운바이폴라트랜지스터의 베이스를 소정의 제1레벨로 충전하는 제1수단과, 상기 정상내부신호출력터미널과 상기 정상내부신호용의 풀다운바이폴라트랜지스터의 베이스사이에 연결되어 외부입력신호의 전위가 제1상태에서 제2상태로 천이될때 적어도 상기 제1수단이 활성화된 후에 상기 정상내부신호용의 풀다운바이폴라트랜지스터의 베이스를 소정의 제2레벨로 충전하는 제2수단과, 상기 정상내부신호용의 풀다운바이폴라트랜지스터의 베이스와 기판전압사이에 연결되어 상기 제2수단과는 상보적으로 동작하는 제3수단과, 상기 역상내부신호용의 풀다운바이폴라트랜지스터의 베이스와 기판전압사이에 연결되어 상기 외부입력신호가 제2상태에서 제1상태로 천이될때 상기 역상내부신호용의 풀다운바이폴라트랜지스터의 베이스로부터 상기 기판전압으로의 전류경로를 차단하는 제4수단과, 상기 역상내부신호출력터미널과 상기 역상내부신호용의 풀다운바이폴라트랜지스터의 베이스사이에 연결되어 상기 외부입력신호가 상기 제2상태에서 상기 제1상태로 천이될때 적어도 상기 제4수단이 활성화된 후에 상기 역상내부신호용의 풀다운바이폴라트랜지스터의 베이스를 충전하는 제5수단을 구비함을 특징으로 하는 입력버퍼.
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