JP3821308B2 - 半導体メモリ装置の入力バッファ - Google Patents
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Description
【０００１】
【産業上の利用分野】
本発明は半導体メモリ装置で使用される入力バッファに関し、特に、ＢｉＣＭＯＳ回路を利用して高速で動作する入力バッファに関するものである。
【０００２】
【従来の技術】
半導体メモリ装置においては、メモリ外部から供給されるＴＴＬ信号をＣＭＯＳ論理信号に変換するための入力バッファが、外部入力信号を受ける多数の入力端子ごとに使用されている。この入力バッファにおいて、現在までの半導体技術の進歩にも関わらず未だ改善すべき課題が残っている。例えば、入力バッファの特性に重要な要因である電源電圧レベルや工程条件及び温度の変化等の外部環境に敏感に反応する入力トリップレベル（input trip level）の変動である。この入力トリップレベルの変動は、入力バッファの動作速度すなわち応答速度を低下させ、特に高速動作を追及したＢｉＣＭＯＳメモリ、例えばＢｉＣＭＯＳ−ＳＲＡＭでは全体的な動作速度に大きく影響してくる。また、ＴＴＬ入力レベルの若干の電圧スイング（voltage swing）に因る待機時の不必要な電力消耗という問題もあるが、これについては入力側のインバータを活性化信号を利用して制御することによって現在では解決可能になっている。
【０００３】
図５に、ＢｉＣＭＯＳ技術を利用した典型的な従来の入力バッファを示す。この図５のような回路については、米国特許第５，０４７，６７０号や第５，２２５，７１７号に同様のものが開示されている。
【０００４】
直列ステージを構成する２つのインバータからなる一般の入力バッファと同様に、図５に示す入力バッファは、第１インバータステージ１０と第２インバータステージ２０とから構成されている。
【０００５】
第１インバータステージ１０において、接地電圧Ｖｓｓをゲートに受けるｐチャネル絶縁ゲート電界効果トランジスタ（以下、“ｐチャネルトランジスタ”とする）ＭＰＲは、電源電圧Ｖｃｃにより流れる電流を外部入力信号ＸＳをゲートに受けるｐチャネルトランジスタＭＰＳのソースに供給する。そして、ノード１１２は、ｎｐｎバイポーラトランジスタＱ１のベースと接続され、ｐチャネルトランジスタＭＰＳ及びｎチャネル絶縁ゲート電界効果トランジスタ（以下、“ｎチャネルトランジスタという）ＭＮＳのゲーティング状態に従う電圧を有するノードである。
【０００６】
外部入力信号ＸＳによりゲート制御されるｐチャネルトランジスタＭＰＳとｎチャネルトランジスタＭＮＳとは互いに異なるチャネルサイズを有している。実際に外部入力信号ＸＳは０〜３Ｖの電圧スイング幅を有し、それに対してノード１１２では０Ｖ〜Ｖｃｃの電圧スイング幅が現れる。また、ｐチャネルトランジスタＭＰＳは物理的特性上、電源電圧Ｖｃｃの変動に敏感なので、一般的にｐチャネルトランジスタＭＰＳのチャネル幅はｎチャネルトランジスタＭＮＳのチャネル幅より小さく設計される。
【０００７】
外部入力信号ＸＳが論理“ロウ”に遷移すると、ｐチャネルトランジスタＭＰＳの導通によりノード１１２の電圧は電源電圧Ｖｃｃレベルとなり、それによりｎｐｎバイポーラトランジスタＱ１が導通して第１インバータステージ１０の出力ノード１１３は論理“ハイ”となる。この論理“ハイ”の第１インバータステージ１０の出力信号がｎチャネルトランジスタＭＮ１のゲートに印加されると、第２インバータステージ２０ではプルダウン用のｎｐｎバイポーラトランジスタＱ３が導通することにより、内部信号Ｓが論理“ロウ”で出力される。このとき、内部信号Ｓに対するプルアップ用のｎｐｎバイポーラトランジスタＱ２のベースには、ｐチャネルトランジスタＭＰ１及びｎチャネルトランジスタＭＮ３で構成されるインバータにより論理“ロウ”の信号が印加されるので、ｎｐｎバイポーラトランジスタＱ２は非導通となる。
【０００８】
一方、論理“ハイ”の第１インバータステージ１０の出力信号はまた、ｐチャネルトランジスタＭＰ２及びｎチャネルトランジスタＭＮ４で構成されるインバータを通じて論理“ロウ”に反転されてから、ｐチャネルトランジスタＭＰ３及びｎチャネルトランジスタＭＮ５で構成されるインバータとｎチャネルトランジスタＭＮ６のゲートとに印加される。それにより、プルアップ用のｎｐｎバイポーラトランジスタＱ４のベースに論理“ハイ”の信号が供給されるので、ｎｐｎバイポーラトランジスタＱ４が導通して論理“ハイ”の逆相（negative-phase）内部信号ＳＢが発生する。このとき、非導通となるｎチャネルトランジスタＭＮ６と導通するｎチャネルトランジスタＭＮ７により、プルダウン用のｎｐｎバイポーラトランジスタＱ５は非導通とされる。
【０００９】
このような入力バッファの動作において、電源電圧Ｖｃｃのレベルが変動すると外部入力信号ＸＳに対するノード１１２の応答状態が変化する。図６は、０Ｖ〜３Ｖでスイングする外部入力信号ＸＳに対するノード１１２の応答電圧の波形を示すグラフである。波形Ｖ１１２ｘは、電源電圧４．２Ｖ、温度１００℃の第１条件における外部入力信号ＸＳに対するノード１１２の応答電圧波形を示し、波形Ｖ１１２ｙは、電源電圧５．８Ｖ、温度１００℃の第２条件における外部入力信号ＸＳに対するノード１１２の応答電圧波形を示す。
【００１０】
外部入力信号ＸＳが論理“ハイ”から論理“ロウ”に遷移する場合において、電源電圧Ｖｃｃが増加するとｐチャネルトランジスタＭＰＳのソース側の電圧が増加し、その結果、ｐチャネルトランジスタＭＰＳのゲート−ソース間電圧｜ＶGS｜の値が大きくなる。したがって、論理“ハイ”のレベルを２．４Ｖ以上とすると、第２条件では外部入力信号ＸＳが１．５Ｖ以下に下がる前の１．６Ｖ程度でノード１１２の電圧レベルが論理“ハイ”となる一方、第１条件では外部入力信号ＸＳが１．５Ｖ以下の１．３Ｖ程度でノード１１２の電圧レベルが論理“ハイ”となる。すなわち、第１条件と第２条件でノード１１２のトリップレベルの差はΔＶＩＮ＝０．３Ｖ程異なることが分かる。
【００１１】
このように電源電圧の変動に敏感に現れる約０．３ＶのΔＶＩＮにより、外部入力信号ＸＳが論理“ハイ”から論理“ロウ”に遷移するとき、電源電圧が上昇変動した場合（例えばＶｃｃ＝５．８Ｖ）にはノード１１２の入力ロウ電圧（Input Low Voltage ：以下“ＶＩＬ”）応答が比較的速く、電源電圧が下降変動した場合（例えばＶｃｃ＝４．２Ｖ）にはノード１１２のＶＩＬ応答が比較的遅くなる。同様に、外部入力信号ＸＳが論理“ロウ”から論理“ハイ”に遷移するとき、電源電圧が上昇変動した場合には入力ハイ電圧（Input High Voltage：以下“ＶＩＨ”）応答が比較的遅く、電源電圧が下降変動した場合にはＶＩＨ応答が比較的速くなる。このＶＩＨ・ＶＩＬ応答特性の変動で、メモリ内のＣＭＯＳ論理動作が電源電圧の変動により不安定になる。
【００１２】
また、電源電圧が上昇した場合において、外部入力信号ＸＳの電圧スイング幅とノード１１２での電圧スイング幅を調整するためにｎチャネルトランジスタＭＮＳに比べて小サイズに設計されたｐチャネルトランジスタＭＰＳの電流駆動能力が小さいことにより、外部入力信号ＸＳに応答してノード１１２が論理“ハイ”へ遷移する遷移時間が遅くなることは不可避である。この遷移時間の遅れは、図５のような入力バッファはメモリに印加されるすべての外部入力信号に対して必要とされるので、高速動作設計されたメモリの動作速度を遅くする要因の中でかなりの比重を占める。例えば、外部入力信号ＸＳがアドレス信号であれば、アドレス入力からデータ出力までの時間を示すｔAAが電源電圧Ｖｃｃレベルの変動によって遅くなる、あるいは一定しないようになる可能性がある。
【００１３】
【発明が解決しようとする課題】
以上のような従来技術に着目して本発明では、電源電圧の変動に対して安定した出力特性を有する入力バッファの提供を目的とする。すなわち、電源電圧の変動に対する入力ハイ電圧及び入力ロウ電圧応答特性を安定させ、さらには、より高速動作を可能とした入力バッファを提供するものである。
【００１５】
【課題を解決するための手段】
このような目的を達成するために本発明は、出力端にプルアップ用とプルダウン用の各バイポーラトランジスタを用いるようになった入力バッファにおいて、前記出力端とプルダウン用バイポーラトランジスタのベースとの間にドレイン−ソース通路が接続され、外部入力信号の反転信号をゲートに受けるｎチャネル絶縁ゲート電界効果トランジスタで構成され、前記外部入力信号が第１状態から第２状態に遷移するときに前記出力端とプルダウン用バイポーラトランジスタのベースとの間のドレイン−ソース通路が遮断から接続に遷移する第１手段と、前記出力端とプルダウン用バイポーラトランジスタのベースとの間にソース−ドレイン通路が接続され、前記外部入力信号の反転信号を更に反転させた信号をゲートに受けるｐチャネル絶縁ゲート電界効果トランジスタで構成され、前記外部入力信号が第１状態から第２状態に遷移するとき、前記第１手段の活性化後に、前記出力端とプルダウン用バイポーラトランジスタのベースとの間のソース−ドレイン通路が遮断から接続に遷移する第２手段と、プルダウン用バイポーラトランジスタのベースと接地端との間にドレイン−ソース通路が接続され、前記外部入力信号の反転信号を更に反転させた信号をゲートに受けるｎチャネル絶縁ゲート電界効果トランジスタで構成され、前記第１手段の活性化後に前記第２手段と相補的に動作して、前記外部入力信号が第１状態から第２状態に遷移するときプルダウン用バイポーラトランジスタのベースと接地端との間のドレイン−ソース通路が接続から遮断に遷移する第３手段と、を備えたことを特徴とする。
【００１６】
さらに、外部入力信号の論理状態に応答するインバータを入力端に備えると共に出力端にプルアップ用とプルダウン用の各バイポーラトランジスタを備えた入力バッファについて、電源電圧の変動に従う基準電圧により制御されて前記インバータへ定レベルの電源を供給する電源供給手段と、前記出力端とプルダウン用バイポーラトランジスタのベースとの間に設けられ、外部入力信号が第１状態から第２状態に遷移するときに前記出力端とプルダウン用バイポーラトランジスタのベースとを接続する第１手段と、前記出力端とプルダウン用バイポーラトランジスタのベースとの間に設けられ、外部入力信号が第１状態から第２状態に遷移するとき第１手段の活性化後に前記出力端とプルダウン用バイポーラトランジスタのベースとを接続する第２手段と、第２手段と相補的に動作しプルダウン用バイポーラトランジスタのベースを接地する第３手段と、を備えたことを特徴とする。
【００１７】
またさらに、プルアップ用及びプルダウン用の１対のバイポーラトランジスタを内部信号と逆相内部信号を出力する各出力端にそれぞれ備え、外部入力信号に応答して相補的な論理状態で内部信号及び逆相内部信号を発生するようになった入力バッファについて、前記内部信号出力端とこれに対応するプルダウン用バイポーラトランジスタのベースとの間に設けられ、外部入力信号が第１状態から第２状態に遷移するときに前記内部信号出力端と当該プルダウン用バイポーラトランジスタのベースとを接続する第１手段と、前記内部信号出力端とこれに対応するプルダウン用バイポーラトランジスタのベースとの間に設けられ、外部入力信号が第１状態から第２状態に遷移するとき第１手段の活性化後に前記内部信号出力端と当該プルダウン用バイポーラトランジスタのベースとを接続する第２手段と、第２手段と相補的に動作し前記内部信号出力端に対応するプルダウン用バイポーラトランジスタのベースを接地する第３手段と、前記逆相内部信号出力端に対応するプルダウン用バイポーラトランジスタのベースと接地端との間に設けられ、外部入力信号が第２状態から第１状態に遷移するときに当該プルダウン用バイポーラトランジスタのベースの接地端への電流経路を遮断する第４手段と、前記逆相内部信号出力端とこれに対応するプルダウン用バイポーラトランジスタのベースとの間に設けられ、外部入力信号が第２状態から第１状態に遷移するとき第４手段による電流経路遮断後に前記逆相内部信号出力端と当該プルダウン用バイポーラトランジスタのベースとを接続する第５手段と、を備えたことを特徴とする。
【００１８】
そして、外部入力信号の論理状態に応答するインバータを有し、プルアップ用及びプルダウン用の１対のバイポーラトランジスタを内部信号と逆相内部信号を出力する各出力端にそれぞれ備え、前記インバータによる信号に応答して相補的な論理状態で内部信号及び逆相内部信号を発生するようになった入力バッファについて、電源電圧の変動に従う基準電圧により制御されて前記インバータへ定レベルの電源を供給する電源供給手段と、外部入力信号が第１状態から第２状態に遷移するときに前記内部信号出力端と当該プルダウン用バイポーラトランジスタのベースとを接続する第１手段と、前記内部信号出力端とこれに対応するプルダウン用バイポーラトランジスタのベースとの間に設けられ、外部入力信号が第１状態から第２状態に遷移するとき第１手段の活性化後に前記内部信号出力端と当該プルダウン用バイポーラトランジスタのベースとを接続する第２手段と、第２手段と相補的に動作して前記内部信号出力端に対応するプルダウン用バイポーラトランジスタのベースを接地する第３手段と、前記逆相内部信号出力端に対応するプルダウン用バイポーラトランジスタのベースと接地端との間に設けられ、外部入力信号が第２状態から第１状態に遷移するときに当該プルダウン用バイポーラトランジスタのベースの接地端への電流経路を遮断する第４手段と、前記逆相内部信号出力端とこれに対応するプルダウン用バイポーラトランジスタのベースとの間に設けられ、外部入力信号が第２状態から第１状態に遷移するとき第４手段による電流経路遮断後に前記逆相内部信号出力端と当該プルダウン用バイポーラトランジスタのベースとを接続する第５手段と、を備えたことを特徴としている。
【００１９】
【実施例】
以下、本発明の好適な実施例を添付の図面を参照して詳細に説明する。尚、従来と実質的に同じ機能をもつ部分にはできるかぎり同じ符号を付し、重複する説明は省略する。
【００２０】
図１に本発明による入力バッファの回路図を示す。この入力バッファは、外部入力信号ＸＳを入力端の入力とする入力側ステージの第１インバータ回路１１と、第１インバータ回路１１の出力ノード（第１インバータ出力端）１１５から発生される信号を入力として内部信号Ｓ′及び逆相内部信号ＳＢ′を出力端から出力する出力側ステージの第２インバータ回路２１と、から構成される。
【００２１】
第１インバータ回路１１の構成において、定電圧供給用のｐチャネルトランジスタＰＲのソースに電源電圧Ｖｃｃが印加され、そのゲートは基準電圧Ｖｒｅｆを受けている。このｐチャネルトランジスタＰＲがインバータへの電源供給手段となる。外部入力信号ＸＳをゲートに受けるｐチャネルトランジスタＰＳのソースはｐチャネルトランジスタＰＲのドレインに接続される。そして、外部入力信号ＸＳをゲートに受けるｎチャネルトランジスタＮＳのドレインはｐチャネルトランジスタＰＳのドレインに接続され、このｎチャネルトランジスタＮＳのソースは接地電圧Ｖｓｓへ接地される。さらに、ｐチャネルトランジスタＰＳのドレインとｎチャネルトランジスタＮＳのドレインの接続点であるノード１１４は、コレクタに電源電圧Ｖｃｃが印加されるプルアップ用ｎｐｎバイポーラトランジスタＱ１のベースに接続される。このｎｐｎバイポーラトランジスタＱ１のエミッタは第１インバータ出力端１１５に接続される。また、外部入力信号ＸＳをゲートに受けるプルダウン用ｎチャネルトランジスタＮＱのドレインは第１インバータ出力端１１５に接続され、そのソースは接地電圧Ｖｓｓへ接地される。
【００２２】
定電圧供給用のｐチャネルトランジスタＰＲのゲートに供給される基準電圧Ｖｒｅｆは、半導体メモリ装置等で通常的に使用される公知の基準電圧発生回路（米国特許第４，９０６，８６３号、第４，８２０，９６７号等参照）を用いて発生する。この基準電圧Ｖｒｅｆは電源電圧Ｖｃｃのレベルに応じた電圧値を有し、Ｖｃｃ−２｜ＶTP｜程度の電圧値をもっていれば適用可能である。
【００２３】
ｐチャネルトランジスタＰＲのゲートに供給される基準電圧Ｖｒｅｆが電源電圧Ｖｃｃによる値をもつので、ｐチャネルトランジスタＰＲのゲート−ソース間電圧は電源電圧Ｖｃｃの変動とは関係なく常に−２｜ＶTP｜程度の電圧を維持することになる。すなわち、ｐチャネルトランジスタＰＲのソース電圧が上昇するとゲート電圧も上昇するのでＯＮ抵抗が増加する。したがって、ｐチャネルトランジスタＰＳのソースに供給される電圧の大きさ（又は電流量）は一定となる。その結果、ｐチャネルトランジスタＰＳのソースにおける電圧が電源電圧Ｖｃｃの変動に鈍感になるので、ｐチャネルトランジスタＰＳのサイズを、図５に示したｐチャネルトランジスタＭＰＳの場合のようにｎチャネルトランジスタＮＳのサイズより小さくする必要はない。それにより、ノード１１４の論理“ハイ”への遷移速度を短くするためにｐチャネルトランジスタＰＳを適切なサイズに設計できる。
【００２４】
一方、第２インバータ回路２１の構成において、ｐチャネルトランジスタＭＰ１及びｎチャネルトランジスタＭＮ３で構成されたＣＭＯＳインバータの入力ノードは第１インバータ出力端１１５に接続される。このＣＭＯＳインバータの出力ノード１１６（又はｎｐｎバイポーラトランジスタＱ２のベースノード）は、電源電圧Ｖｃｃがコレクタに印加されるプルアップ用のｎｐｎバイポーラトランジスタＱ２のベースに接続される。そしてｎｐｎバイポーラトランジスタＱ２のエミッタは内部信号出力端２０１に接続される。
【００２５】
内部信号出力端２０１にコレクタが接続されるプルダウン用のｎｐｎバイポーラトランジスタＱ３のエミッタは接地電圧Ｖｓｓへ接地される。また、内部信号出力端２０１にドレインが接続され、ｎｐｎバイポーラトランジスタＱ３のベースノード１１７にソースが接続されるｎチャネルトランジスタＮ１のゲートは第１インバータ出力端１１５に接続される。内部信号出力端２０１とベースノード１１７との間にｐチャネルトランジスタＰ４のソース−ドレイン通路が接続され、そしてベースノード１１７と接地電圧Ｖｓｓ端との間にはｎチャネルトランジスタＮ２のドレイン−ソース通路が接続される。ｐチャネルトランジスタＰ４及びｎチャネルトランジスタＮ２の各ゲートは、ＣＭＯＳインバータを構成するｐチャネルトランジスタＭＰ３とｎチャネルトランジスタＭＮ５の各ゲートと共に、ｐチャネルトランジスタＭＰ２とｎチャネルトランジスタＭＮ４で構成され、入力ノードが第１インバータ出力端１１５に接続されるＣＭＯＳインバータの出力ノード１１８に接続される。
【００２６】
ｐチャネルトランジスタＭＰ３及びｎチャネルトランジスタＭＮ５で構成されるＣＭＯＳインバータの出力ノード１１９は、電源電圧Ｖｃｃがコレクタに印加され、逆相内部信号出力端２０２にエミッタが接続されるプルアップ用のｎｐｎバイポーラトランジスタＱ４のベースに接続される。そして、逆相内部信号出力端２０２にはプルダウン用のｎｐｎバイポーラトランジスタＱ５のコレクタが接続され、このｎｐｎバイポーラトランジスタＱ５のエミッタは接地電圧Ｖｓｓへ接地される。逆相内部信号出力端２０２とｎｐｎバイポーラトランジスタＱ５のベースノード２００との間には、ｎチャネルトランジスタＭＮ６のドレイン−ソース通路が接続され、そのゲートはｐチャネルトランジスタＭＰ２及びｎチャネルトランジスタＭＮ４で構成されるＣＭＯＳインバータの出力ノード１１８に接続される。さらに、ベースノード２００と接地電圧Ｖｓｓ端との間には、第１インバータ出力端１１５にゲートが接続されるｎチャネルトランジスタＮ７のドレイン−ソース通路が接続されている。
【００２７】
この第２インバータ回路２１の構成においては、ｎチャネルトランジスタＮ１、Ｎ２、Ｎ７、ｐチャネルトランジスタＰ４に関する構成が図５に示す第２インバータステージ２０の構成と異なっている。この相違点に重点をおいて以下、動作説明をする。
【００２８】
この例の入力バッファについて示す図２の電圧波形図は、図６の電圧波形図と同じ条件（電源電圧５．８Ｖ・１００℃、電源電圧４．２Ｖ・１００℃）で、外部入力信号ＸＳの電圧が０Ｖ〜３Ｖの間で変わるときのノード１１４における電圧変化を示している。すなわち、波形Ｖ１１４ｘは第１条件でのノード１１４の電圧変化、波形Ｖ１１４ｙは第２条件でのノード１１４の電圧変化を示す。
【００２９】
外部入力信号ＸＳが論理“ハイ”から論理“ロウ”へ遷移することにより、ｐチャネルトランジスタＰＳが導通する。このｐチャネルトランジスタＰＳを導通させてノード１１４の電圧を論理“ハイ”に上昇させるための外部入力信号ＸＳの電圧は、図２に示すように１．５Ｖ程度となる（第２条件）。第１インバータ回路１１において基準電圧ＶｒｅｆをｐチャネルトランジスタＰＲのゲートに印加するようにしたことで、ｐチャネルトランジスタＰＳのソースに供給される電流が電源電圧Ｖｃｃの変動にほぼ無関係となり一定値を維持できる。したがって、ノード１１４が論理“ハイ”に上昇し始める外部入力信号ＸＳの電圧は、図５のノード１１２の電圧が論理“ハイ”に上昇し始める外部入力信号ＸＳの電圧（１．７Ｖ程度）の場合より低くなる。つまり、外部入力信号ＸＳの状態がノード１１４へ伝達される時間は、電源電圧Ｖｃｃが変動してもほぼ同じであることを意味する。
【００３０】
すなわち、図２に示すように、第１条件と第２条件でのノード１１４のトリップレベルの差ΔＶＩＮは０．１Ｖ程度となり、図６の場合の０．３Ｖと比較すると１／３に減少する。これは、電源電圧の変動に対する入力ハイ電圧及び入力ロウ電圧応答特性が安定することを示している。
【００３１】
ノード１１４の電圧が論理“ハイ”になると、プルアップ用のｎｐｎバイポーラトランジスタＱ１が導通して第１インバータ出力端１１５に論理“ハイ”の第１インバータ出力信号が発生する。ｎｐｎバイポーラトランジスタＱ１は高速の電流駆動能力を有しているので、第１インバータ出力端１１５が論理“ハイ”に遷移する時点はノード１１４の遷移時点とほぼ一致することは当然理解され得るであろう。
【００３２】
第１インバータ出力信号が論理“ハイ”になると、第２インバータ回路２１のｎチャネルトランジスタＭＮ３、ＭＮ４、Ｎ１、Ｎ７が導通し、ｐチャネルトランジスタＭＰ１、ＭＰ２が非導通となる。ｎチャネルトランジスタＭＮ３の導通により、プルアップ用ｎｐｎバイポーラトランジスタＱ２のベースノード１１６に論理“ロウ”の信号が印加されるので、プルアップ用のｎｐｎバイポーラトランジスタＱ２は非導通となる。また、ｎチャネルトランジスタＭＮ４の導通により出力ノード１１８が論理“ロウ”になるので、ｐチャネルトランジスタＰ４、ＭＰ３が導通し、ｎチャネルトランジスタＮ２、ＭＮ５、ＭＮ６は非導通となる。
【００３３】
第２インバータ回路２１の内部信号出力端２０１は、論理“ハイ”の第１インバータ出力信号に直ちに応答して導通したｎチャネルトランジスタＮ１のチャネルを通じ、プルダウン用ｎｐｎバイポーラトランジスタＱ３のベースノード１１７に接続される。これにより、内部信号出力端２０１の電圧が、ｎチャネルトランジスタＮ１のしきい電圧相当分電圧降下してベースノード１１７に送られる。このときの内部信号出力端２０１の初期電圧は、その前の外部入力信号ＸＳに応じた論理“ハイ”、あるいはプリチャージ状態にある。したがって、最初にｎチャネルトランジスタＮ１のチャネルを通じてベースノード１１７が充電され、ｎｐｎバイポーラトランジスタＱ３が導通し始める。そして、ｎチャネルトランジスタＮ１の導通に続いてｐチャネルトランジスタＰ４が導通し、内部信号出力端２０１の電圧はｐチャネルトランジスタＰ４のチャネルも通じてベースノード１１７に伝えられ、これによりｎｐｎバイポーラトランジスタＱ３が更に強く導通する。その結果、内部信号出力端２０１の電圧は、ｎｐｎバイポーラトランジスタＱ３のベース−エミッタ間が強く順方向バイアスされることによって降下し、内部信号Ｓ′は論理“ロウ”で出力される。
【００３４】
このように、ｎチャネルトランジスタＮ１とｐチャネルトランジスタＰ４は、内部信号出力端２０１の電圧を高速降下させるための手段となることが分かる。この内部信号出力端２０１を論理“ロウ”へ即座に降下させるためにベースノード１１７を充電する方式は、第１インバータ出力端１１５の論理“ハイ”に応答するｎチャネルトランジスタＮ１がまず動作し、続いて出力ノード１１８の論理“ロウ”に応答するｐチャネルトランジスタＰ４が動作することによって行われる二重充電動作（double charging）である。これには、内部信号Ｓ′の論理“ロウ”応答特性の高速化は勿論のこと、内部信号出力端２０１の電圧が非常に急激に降下することによる電流スパイク（current spikes）や電源雑音（power noise 又はＧＮＤ noise）の発生を抑制する効果もある。
【００３５】
一方、論理“ロウ”の状態となる出力ノード１１８の電圧によりｐチャネルトランジスタＭＰ３が導通し、逆相内部信号ＳＢ′のプルアップ用ｎｐｎバイポーラトランジスタＱ４のベースノード１１９にｐチャネルトランジスタＭＰ３のチャネルを通じて電源電圧Ｖｃｃが印加される。したがってベースノード１１９が論理“ハイ”となり、ｎｐｎバイポーラトランジスタＱ４が導通して逆相内部信号出力端２０２には論理“ハイ”の逆相内部信号ＳＢ′が発生する。
【００３６】
次に、外部入力信号ＸＳが論理“ロウ”から論理“ハイ”に遷移する場合には、第１インバータ回路１１のｐチャネルトランジスタＰＳが非導通となり、ｎチャネルトランジスタＮＳが導通する。したがって、プルアップ用のｎｐｎバイポーラトランジスタＱ１が非導通とされ、プルダウン用のｎチャネルトランジスタＮＱが導通することにより、第１インバータ出力端１１５は論理“ロウ”となる。
【００３７】
第１インバータ出力端１１５が論理“ロウ”なので、第２インバータ回路２１のｐチャネルトランジスタＭＰ１、ＭＰ２が導通し、ｎチャネルトランジスタＭＮ３、ＭＮ４、Ｎ１、Ｎ７は非導通となる。ｐチャネルトランジスタＭＰ１の導通により、内部信号Ｓ′のプルアップ用ｎｐｎバイポーラトランジスタＱ２のベースノード１１６が論理“ハイ”となるので、ｎｐｎバイポーラトランジスタＱ２が導通して内部信号Ｓ′は論理“ハイ”で出力される。このとき、ｐチャネルトランジスタＰ４は出力ノード１１８の論理“ハイ”によって非導通となり、ｎチャネルトランジスタＮ２が導通する。したがって、内部信号Ｓ′のプルダウン用ｎｐｎバイポーラトランジスタＱ３は非導通となる。
【００３８】
一方、論理“ハイ”の出力ノード１１８の電圧により、逆相内部信号ＳＢ′のプルアップ用ｎｐｎバイポーラトランジスタＱ４のベースノード１１９が論理“ロウ”となることにより、ｎｐｎバイポーラトランジスタＱ４は非導通となる。また、論理“ハイ”の出力ノード１１８の電圧に応答してｎチャネルトランジスタＭＮ６が導通し、逆相内部信号ＳＢ′のプルダウン用ｎｐｎバイポーラトランジスタＱ５のベースノード２００が充電され、これによりｎｐｎバイポーラトランジスタＱ５が導通して逆相内部信号出力端２０２には論理“ロウ”の逆相内部信号ＳＢ′が発生する。
【００３９】
この逆相内部信号ＳＢ′が論理“ロウ”へ遷移する過程において注目すべきものとして、接地電圧Ｖｓｓへ接地されるｎチャネルトランジスタＮ７が論理“ロウ”の第１インバータ出力信号に応答してｎチャネルトランジスタＭＮ６の導通より先に非導通となることで、ｎチャネルトランジスタＭＮ６の導通によるベースノード２００の充電が安定して行われるという点がある。これに比べて図５の従来例では、ｎチャネルトランジスタＮ７と同様の動作を行うｎチャネルトランジスタＭＮ７のゲートが、逆相内部信号ＳＢの出力端へ接続されているので、本実施例とは逆にｎチャネルトランジスタＭＮ６の導通の次にｎチャネルトランジスタＭＮ７が非導通となる。したがって、図５のｎチャネルトランジスタＭＮ６が導通したとしても最初のうちはｎチャネルトランジスタＭＮ７が導通しており、これが完全に非導通となる前に、ｎｐｎバイポーラトランジスタＱ５に流れ込むべき電流の一部がｎチャネルトランジスタＭＮ７のチャネルを通じて接地側へ流れることになる。つまり、ｎｐｎバイポーラトランジスタＱ５のベースノードを充電して逆相内部信号ＳＢ′を論理“ロウ”に遷移させる時間について本実施例の方が短くなり、応答速度が向上する。
【００４０】
図３Ａ及び図３Ｂに、従来の入力バッファと本実施例の入力バッファの出力特性を第１条件で時間的に比較した電圧波形図を示す。図３Ａは外部入力信号ＸＳの電圧が降下する場合で、図３Ｂは外部入力信号ＸＳの電圧が上昇する場合である。
【００４１】
図３Ａを参照すると、内部信号Ｓ、Ｓ′及び逆相内部信号ＳＢ、ＳＢ′の遷移開始時点について、本実施例の方が従来より約０．２ｎｓ程度速くなっていることが分かる。しかも、本実施例の遷移時間が従来例の遷移時間より約０．２ｎｓ程度短くなっている。つまり、外部入力信号ＸＳに対する入力バッファの応答特性が向上している。これは、図１の第２インバータ回路２１におけるｎｐｎバイポーラトランジスタＱ３のベースノード１１７に対する高速二重充電動作による結果である。したがって、外部入力信号ＸＳが例えばメモリのアドレス信号であれば、時間ｔAAを短縮させ得る。
【００４２】
外部入力信号ＸＳの電圧が上昇する場合の図３Ｂを参照すると、内部信号Ｓ、Ｓ′及び逆相内部信号ＳＢ、ＳＢ′の遷移開始時点に大きな差はないが、遷移時間については、本実施例の方が従来例より０．１ｎｓ程度短くなっていることが分かる。
【００４３】
図４Ａ及び図４Ｂは、電源電圧Ｖｃｃ＝５．８Ｖ、−１０℃の条件で従来の入力バッファと本実施例の入力バッファの出力特性を比較した電圧波形図である。図４Ａは外部入力信号ＸＳの電圧が降下する場合で、図４Ｂは外部入力信号ＸＳの電圧が上昇する場合である。
【００４４】
図４Ａを参照すると、従来の入力バッファでは内部信号Ｓが論理“ロウ”に遷移する時間に１ｎｓ程度かかるが、これに対し本実施例の入力バッファでは、内部信号Ｓ′が論理“ロウ”に遷移する時間に０．７ｎｓ程度しかかからず、従来に比べて遷移時間が０．３ｎｓ程度短縮されている。また、内部信号Ｓ、Ｓ′と逆相内部信号ＳＢ、ＳＢ′との間の遷移時間の差について、従来例が０．５ｎｓ程度あるのに対し、本実施例の場合は０．１ｎｓ程度の差しかなく、その差が減少しており安定的であることが分かる。
【００４５】
外部入力信号ＸＳが上昇する場合を示す図４Ｂを参照すると、本実施例の逆相内部信号ＳＢ′が論理“ロウ”に遷移する時間は、従来の逆相内部信号ＳＢが論理“ロウ”に遷移する時間に比べて０．１ｎｓ程短縮していることが分かる。
【００４６】
この実施例の入力バッファは、出力端にプルアップ用及びプルダウン用の各バイポーラトランジスタを使用するＢｉＣＭＯＳ半導体メモリ装置、例えばＢｉＣＭＯＳ−ＳＲＡＭの入力バッファに対して適用した場合を説明したが、本発明における内部信号の遷移速度向上や外部入力信号に対する論理処理速度向上についての技術的思想は、それに類似する機能を遂行する回路であればいずれにも適用できることは勿論である。例えば、図１の入力バッファをＢｉＣＭＯＳ回路ではないＣＭＯＳ回路で適用したとしても、基準電圧を受けるｐチャネルトランジスタＰＲ、そしてｎチャネルトランジスタＮ１、ｐチャネルトランジスタＰ４、及びｎチャネルトランジスタＮ７に関する構成を形成可能である。
【００４７】
【発明の効果】
以上述べてきたように本発明によれば、電源電圧の変動による出力特性の変動を抑制して動作安定性を向上させられる効果があり、また、内部信号及び逆相内部信号の出力端の遷移速度及び遷移時間を安定且つ高速化するように、該出力端のプルダウン用バイポーラトランジスタを制御するゲート信号を生成するための絶縁ゲート電界効果トランジスタ回路を設計して、出力信号の応答特性、すなわち遷移速度、遷移時間をより向上させられるので、高速動作が可能でより高速の半導体メモリ装置の提供に寄与できるものである。
【図面の簡単な説明】
【図１】本発明による入力バッファの一実施例を示す回路図。
【図２】本発明による入力バッファの入力に対する電圧応答特性を示すグラフ。
【図３】Ｖｃｃ＝４．２Ｖ、１００℃の条件下で従来の入力バッファと本発明による入力バッファとの動作速度を比較したグラフ。
【図４】Ｖｃｃ＝５．８Ｖ、−１０℃の条件下で従来の入力バッファと本発明による入力バッファとの動作速度を比較したグラフ。
【図５】ＢｉＣＭＯＳ回路を利用した従来の入力バッファの回路図。
【図６】従来の入力バッファの入力に対する電圧応答特性を示すグラフ。
【符号の説明】
１１ 第１インバータ回路
２１ 第２インバータ回路
１１５ 第１インバータ出力端
２０１ 内部信号出力端
２０２ 逆相内部信号出力端
Ｑ１、Ｑ２、Ｑ４ プルアップ用バイポーラトランジスタ
Ｑ３、Ｑ５ プルダウン用バイポーラトランジスタ
ＰＲ 定電圧供給用ｐチャネルトランジスタ（電源供給手段）
Ｎ１ ｎチャネルトランジスタ（第１手段）
Ｐ４ ｐチャネルトランジスタ（第２手段）
Ｎ２ ｎチャネルトランジスタ（第３手段）
Ｎ７ ｎチャネルトランジスタ（第４手段）
ＭＮ６ ｎチャネルトランジスタ（第５手段）
Ｖｒｅｆ 基準電圧
【産業上の利用分野】
本発明は半導体メモリ装置で使用される入力バッファに関し、特に、ＢｉＣＭＯＳ回路を利用して高速で動作する入力バッファに関するものである。
【０００２】
【従来の技術】
半導体メモリ装置においては、メモリ外部から供給されるＴＴＬ信号をＣＭＯＳ論理信号に変換するための入力バッファが、外部入力信号を受ける多数の入力端子ごとに使用されている。この入力バッファにおいて、現在までの半導体技術の進歩にも関わらず未だ改善すべき課題が残っている。例えば、入力バッファの特性に重要な要因である電源電圧レベルや工程条件及び温度の変化等の外部環境に敏感に反応する入力トリップレベル（input trip level）の変動である。この入力トリップレベルの変動は、入力バッファの動作速度すなわち応答速度を低下させ、特に高速動作を追及したＢｉＣＭＯＳメモリ、例えばＢｉＣＭＯＳ−ＳＲＡＭでは全体的な動作速度に大きく影響してくる。また、ＴＴＬ入力レベルの若干の電圧スイング（voltage swing）に因る待機時の不必要な電力消耗という問題もあるが、これについては入力側のインバータを活性化信号を利用して制御することによって現在では解決可能になっている。
【０００３】
図５に、ＢｉＣＭＯＳ技術を利用した典型的な従来の入力バッファを示す。この図５のような回路については、米国特許第５，０４７，６７０号や第５，２２５，７１７号に同様のものが開示されている。
【０００４】
直列ステージを構成する２つのインバータからなる一般の入力バッファと同様に、図５に示す入力バッファは、第１インバータステージ１０と第２インバータステージ２０とから構成されている。
【０００５】
第１インバータステージ１０において、接地電圧Ｖｓｓをゲートに受けるｐチャネル絶縁ゲート電界効果トランジスタ（以下、“ｐチャネルトランジスタ”とする）ＭＰＲは、電源電圧Ｖｃｃにより流れる電流を外部入力信号ＸＳをゲートに受けるｐチャネルトランジスタＭＰＳのソースに供給する。そして、ノード１１２は、ｎｐｎバイポーラトランジスタＱ１のベースと接続され、ｐチャネルトランジスタＭＰＳ及びｎチャネル絶縁ゲート電界効果トランジスタ（以下、“ｎチャネルトランジスタという）ＭＮＳのゲーティング状態に従う電圧を有するノードである。
【０００６】
外部入力信号ＸＳによりゲート制御されるｐチャネルトランジスタＭＰＳとｎチャネルトランジスタＭＮＳとは互いに異なるチャネルサイズを有している。実際に外部入力信号ＸＳは０〜３Ｖの電圧スイング幅を有し、それに対してノード１１２では０Ｖ〜Ｖｃｃの電圧スイング幅が現れる。また、ｐチャネルトランジスタＭＰＳは物理的特性上、電源電圧Ｖｃｃの変動に敏感なので、一般的にｐチャネルトランジスタＭＰＳのチャネル幅はｎチャネルトランジスタＭＮＳのチャネル幅より小さく設計される。
【０００７】
外部入力信号ＸＳが論理“ロウ”に遷移すると、ｐチャネルトランジスタＭＰＳの導通によりノード１１２の電圧は電源電圧Ｖｃｃレベルとなり、それによりｎｐｎバイポーラトランジスタＱ１が導通して第１インバータステージ１０の出力ノード１１３は論理“ハイ”となる。この論理“ハイ”の第１インバータステージ１０の出力信号がｎチャネルトランジスタＭＮ１のゲートに印加されると、第２インバータステージ２０ではプルダウン用のｎｐｎバイポーラトランジスタＱ３が導通することにより、内部信号Ｓが論理“ロウ”で出力される。このとき、内部信号Ｓに対するプルアップ用のｎｐｎバイポーラトランジスタＱ２のベースには、ｐチャネルトランジスタＭＰ１及びｎチャネルトランジスタＭＮ３で構成されるインバータにより論理“ロウ”の信号が印加されるので、ｎｐｎバイポーラトランジスタＱ２は非導通となる。
【０００８】
一方、論理“ハイ”の第１インバータステージ１０の出力信号はまた、ｐチャネルトランジスタＭＰ２及びｎチャネルトランジスタＭＮ４で構成されるインバータを通じて論理“ロウ”に反転されてから、ｐチャネルトランジスタＭＰ３及びｎチャネルトランジスタＭＮ５で構成されるインバータとｎチャネルトランジスタＭＮ６のゲートとに印加される。それにより、プルアップ用のｎｐｎバイポーラトランジスタＱ４のベースに論理“ハイ”の信号が供給されるので、ｎｐｎバイポーラトランジスタＱ４が導通して論理“ハイ”の逆相（negative-phase）内部信号ＳＢが発生する。このとき、非導通となるｎチャネルトランジスタＭＮ６と導通するｎチャネルトランジスタＭＮ７により、プルダウン用のｎｐｎバイポーラトランジスタＱ５は非導通とされる。
【０００９】
このような入力バッファの動作において、電源電圧Ｖｃｃのレベルが変動すると外部入力信号ＸＳに対するノード１１２の応答状態が変化する。図６は、０Ｖ〜３Ｖでスイングする外部入力信号ＸＳに対するノード１１２の応答電圧の波形を示すグラフである。波形Ｖ１１２ｘは、電源電圧４．２Ｖ、温度１００℃の第１条件における外部入力信号ＸＳに対するノード１１２の応答電圧波形を示し、波形Ｖ１１２ｙは、電源電圧５．８Ｖ、温度１００℃の第２条件における外部入力信号ＸＳに対するノード１１２の応答電圧波形を示す。
【００１０】
外部入力信号ＸＳが論理“ハイ”から論理“ロウ”に遷移する場合において、電源電圧Ｖｃｃが増加するとｐチャネルトランジスタＭＰＳのソース側の電圧が増加し、その結果、ｐチャネルトランジスタＭＰＳのゲート−ソース間電圧｜ＶGS｜の値が大きくなる。したがって、論理“ハイ”のレベルを２．４Ｖ以上とすると、第２条件では外部入力信号ＸＳが１．５Ｖ以下に下がる前の１．６Ｖ程度でノード１１２の電圧レベルが論理“ハイ”となる一方、第１条件では外部入力信号ＸＳが１．５Ｖ以下の１．３Ｖ程度でノード１１２の電圧レベルが論理“ハイ”となる。すなわち、第１条件と第２条件でノード１１２のトリップレベルの差はΔＶＩＮ＝０．３Ｖ程異なることが分かる。
【００１１】
このように電源電圧の変動に敏感に現れる約０．３ＶのΔＶＩＮにより、外部入力信号ＸＳが論理“ハイ”から論理“ロウ”に遷移するとき、電源電圧が上昇変動した場合（例えばＶｃｃ＝５．８Ｖ）にはノード１１２の入力ロウ電圧（Input Low Voltage ：以下“ＶＩＬ”）応答が比較的速く、電源電圧が下降変動した場合（例えばＶｃｃ＝４．２Ｖ）にはノード１１２のＶＩＬ応答が比較的遅くなる。同様に、外部入力信号ＸＳが論理“ロウ”から論理“ハイ”に遷移するとき、電源電圧が上昇変動した場合には入力ハイ電圧（Input High Voltage：以下“ＶＩＨ”）応答が比較的遅く、電源電圧が下降変動した場合にはＶＩＨ応答が比較的速くなる。このＶＩＨ・ＶＩＬ応答特性の変動で、メモリ内のＣＭＯＳ論理動作が電源電圧の変動により不安定になる。
【００１２】
また、電源電圧が上昇した場合において、外部入力信号ＸＳの電圧スイング幅とノード１１２での電圧スイング幅を調整するためにｎチャネルトランジスタＭＮＳに比べて小サイズに設計されたｐチャネルトランジスタＭＰＳの電流駆動能力が小さいことにより、外部入力信号ＸＳに応答してノード１１２が論理“ハイ”へ遷移する遷移時間が遅くなることは不可避である。この遷移時間の遅れは、図５のような入力バッファはメモリに印加されるすべての外部入力信号に対して必要とされるので、高速動作設計されたメモリの動作速度を遅くする要因の中でかなりの比重を占める。例えば、外部入力信号ＸＳがアドレス信号であれば、アドレス入力からデータ出力までの時間を示すｔAAが電源電圧Ｖｃｃレベルの変動によって遅くなる、あるいは一定しないようになる可能性がある。
【００１３】
【発明が解決しようとする課題】
以上のような従来技術に着目して本発明では、電源電圧の変動に対して安定した出力特性を有する入力バッファの提供を目的とする。すなわち、電源電圧の変動に対する入力ハイ電圧及び入力ロウ電圧応答特性を安定させ、さらには、より高速動作を可能とした入力バッファを提供するものである。
【００１５】
【課題を解決するための手段】
このような目的を達成するために本発明は、出力端にプルアップ用とプルダウン用の各バイポーラトランジスタを用いるようになった入力バッファにおいて、前記出力端とプルダウン用バイポーラトランジスタのベースとの間にドレイン−ソース通路が接続され、外部入力信号の反転信号をゲートに受けるｎチャネル絶縁ゲート電界効果トランジスタで構成され、前記外部入力信号が第１状態から第２状態に遷移するときに前記出力端とプルダウン用バイポーラトランジスタのベースとの間のドレイン−ソース通路が遮断から接続に遷移する第１手段と、前記出力端とプルダウン用バイポーラトランジスタのベースとの間にソース−ドレイン通路が接続され、前記外部入力信号の反転信号を更に反転させた信号をゲートに受けるｐチャネル絶縁ゲート電界効果トランジスタで構成され、前記外部入力信号が第１状態から第２状態に遷移するとき、前記第１手段の活性化後に、前記出力端とプルダウン用バイポーラトランジスタのベースとの間のソース−ドレイン通路が遮断から接続に遷移する第２手段と、プルダウン用バイポーラトランジスタのベースと接地端との間にドレイン−ソース通路が接続され、前記外部入力信号の反転信号を更に反転させた信号をゲートに受けるｎチャネル絶縁ゲート電界効果トランジスタで構成され、前記第１手段の活性化後に前記第２手段と相補的に動作して、前記外部入力信号が第１状態から第２状態に遷移するときプルダウン用バイポーラトランジスタのベースと接地端との間のドレイン−ソース通路が接続から遮断に遷移する第３手段と、を備えたことを特徴とする。
【００１６】
さらに、外部入力信号の論理状態に応答するインバータを入力端に備えると共に出力端にプルアップ用とプルダウン用の各バイポーラトランジスタを備えた入力バッファについて、電源電圧の変動に従う基準電圧により制御されて前記インバータへ定レベルの電源を供給する電源供給手段と、前記出力端とプルダウン用バイポーラトランジスタのベースとの間に設けられ、外部入力信号が第１状態から第２状態に遷移するときに前記出力端とプルダウン用バイポーラトランジスタのベースとを接続する第１手段と、前記出力端とプルダウン用バイポーラトランジスタのベースとの間に設けられ、外部入力信号が第１状態から第２状態に遷移するとき第１手段の活性化後に前記出力端とプルダウン用バイポーラトランジスタのベースとを接続する第２手段と、第２手段と相補的に動作しプルダウン用バイポーラトランジスタのベースを接地する第３手段と、を備えたことを特徴とする。
【００１７】
またさらに、プルアップ用及びプルダウン用の１対のバイポーラトランジスタを内部信号と逆相内部信号を出力する各出力端にそれぞれ備え、外部入力信号に応答して相補的な論理状態で内部信号及び逆相内部信号を発生するようになった入力バッファについて、前記内部信号出力端とこれに対応するプルダウン用バイポーラトランジスタのベースとの間に設けられ、外部入力信号が第１状態から第２状態に遷移するときに前記内部信号出力端と当該プルダウン用バイポーラトランジスタのベースとを接続する第１手段と、前記内部信号出力端とこれに対応するプルダウン用バイポーラトランジスタのベースとの間に設けられ、外部入力信号が第１状態から第２状態に遷移するとき第１手段の活性化後に前記内部信号出力端と当該プルダウン用バイポーラトランジスタのベースとを接続する第２手段と、第２手段と相補的に動作し前記内部信号出力端に対応するプルダウン用バイポーラトランジスタのベースを接地する第３手段と、前記逆相内部信号出力端に対応するプルダウン用バイポーラトランジスタのベースと接地端との間に設けられ、外部入力信号が第２状態から第１状態に遷移するときに当該プルダウン用バイポーラトランジスタのベースの接地端への電流経路を遮断する第４手段と、前記逆相内部信号出力端とこれに対応するプルダウン用バイポーラトランジスタのベースとの間に設けられ、外部入力信号が第２状態から第１状態に遷移するとき第４手段による電流経路遮断後に前記逆相内部信号出力端と当該プルダウン用バイポーラトランジスタのベースとを接続する第５手段と、を備えたことを特徴とする。
【００１８】
そして、外部入力信号の論理状態に応答するインバータを有し、プルアップ用及びプルダウン用の１対のバイポーラトランジスタを内部信号と逆相内部信号を出力する各出力端にそれぞれ備え、前記インバータによる信号に応答して相補的な論理状態で内部信号及び逆相内部信号を発生するようになった入力バッファについて、電源電圧の変動に従う基準電圧により制御されて前記インバータへ定レベルの電源を供給する電源供給手段と、外部入力信号が第１状態から第２状態に遷移するときに前記内部信号出力端と当該プルダウン用バイポーラトランジスタのベースとを接続する第１手段と、前記内部信号出力端とこれに対応するプルダウン用バイポーラトランジスタのベースとの間に設けられ、外部入力信号が第１状態から第２状態に遷移するとき第１手段の活性化後に前記内部信号出力端と当該プルダウン用バイポーラトランジスタのベースとを接続する第２手段と、第２手段と相補的に動作して前記内部信号出力端に対応するプルダウン用バイポーラトランジスタのベースを接地する第３手段と、前記逆相内部信号出力端に対応するプルダウン用バイポーラトランジスタのベースと接地端との間に設けられ、外部入力信号が第２状態から第１状態に遷移するときに当該プルダウン用バイポーラトランジスタのベースの接地端への電流経路を遮断する第４手段と、前記逆相内部信号出力端とこれに対応するプルダウン用バイポーラトランジスタのベースとの間に設けられ、外部入力信号が第２状態から第１状態に遷移するとき第４手段による電流経路遮断後に前記逆相内部信号出力端と当該プルダウン用バイポーラトランジスタのベースとを接続する第５手段と、を備えたことを特徴としている。
【００１９】
【実施例】
以下、本発明の好適な実施例を添付の図面を参照して詳細に説明する。尚、従来と実質的に同じ機能をもつ部分にはできるかぎり同じ符号を付し、重複する説明は省略する。
【００２０】
図１に本発明による入力バッファの回路図を示す。この入力バッファは、外部入力信号ＸＳを入力端の入力とする入力側ステージの第１インバータ回路１１と、第１インバータ回路１１の出力ノード（第１インバータ出力端）１１５から発生される信号を入力として内部信号Ｓ′及び逆相内部信号ＳＢ′を出力端から出力する出力側ステージの第２インバータ回路２１と、から構成される。
【００２１】
第１インバータ回路１１の構成において、定電圧供給用のｐチャネルトランジスタＰＲのソースに電源電圧Ｖｃｃが印加され、そのゲートは基準電圧Ｖｒｅｆを受けている。このｐチャネルトランジスタＰＲがインバータへの電源供給手段となる。外部入力信号ＸＳをゲートに受けるｐチャネルトランジスタＰＳのソースはｐチャネルトランジスタＰＲのドレインに接続される。そして、外部入力信号ＸＳをゲートに受けるｎチャネルトランジスタＮＳのドレインはｐチャネルトランジスタＰＳのドレインに接続され、このｎチャネルトランジスタＮＳのソースは接地電圧Ｖｓｓへ接地される。さらに、ｐチャネルトランジスタＰＳのドレインとｎチャネルトランジスタＮＳのドレインの接続点であるノード１１４は、コレクタに電源電圧Ｖｃｃが印加されるプルアップ用ｎｐｎバイポーラトランジスタＱ１のベースに接続される。このｎｐｎバイポーラトランジスタＱ１のエミッタは第１インバータ出力端１１５に接続される。また、外部入力信号ＸＳをゲートに受けるプルダウン用ｎチャネルトランジスタＮＱのドレインは第１インバータ出力端１１５に接続され、そのソースは接地電圧Ｖｓｓへ接地される。
【００２２】
定電圧供給用のｐチャネルトランジスタＰＲのゲートに供給される基準電圧Ｖｒｅｆは、半導体メモリ装置等で通常的に使用される公知の基準電圧発生回路（米国特許第４，９０６，８６３号、第４，８２０，９６７号等参照）を用いて発生する。この基準電圧Ｖｒｅｆは電源電圧Ｖｃｃのレベルに応じた電圧値を有し、Ｖｃｃ−２｜ＶTP｜程度の電圧値をもっていれば適用可能である。
【００２３】
ｐチャネルトランジスタＰＲのゲートに供給される基準電圧Ｖｒｅｆが電源電圧Ｖｃｃによる値をもつので、ｐチャネルトランジスタＰＲのゲート−ソース間電圧は電源電圧Ｖｃｃの変動とは関係なく常に−２｜ＶTP｜程度の電圧を維持することになる。すなわち、ｐチャネルトランジスタＰＲのソース電圧が上昇するとゲート電圧も上昇するのでＯＮ抵抗が増加する。したがって、ｐチャネルトランジスタＰＳのソースに供給される電圧の大きさ（又は電流量）は一定となる。その結果、ｐチャネルトランジスタＰＳのソースにおける電圧が電源電圧Ｖｃｃの変動に鈍感になるので、ｐチャネルトランジスタＰＳのサイズを、図５に示したｐチャネルトランジスタＭＰＳの場合のようにｎチャネルトランジスタＮＳのサイズより小さくする必要はない。それにより、ノード１１４の論理“ハイ”への遷移速度を短くするためにｐチャネルトランジスタＰＳを適切なサイズに設計できる。
【００２４】
一方、第２インバータ回路２１の構成において、ｐチャネルトランジスタＭＰ１及びｎチャネルトランジスタＭＮ３で構成されたＣＭＯＳインバータの入力ノードは第１インバータ出力端１１５に接続される。このＣＭＯＳインバータの出力ノード１１６（又はｎｐｎバイポーラトランジスタＱ２のベースノード）は、電源電圧Ｖｃｃがコレクタに印加されるプルアップ用のｎｐｎバイポーラトランジスタＱ２のベースに接続される。そしてｎｐｎバイポーラトランジスタＱ２のエミッタは内部信号出力端２０１に接続される。
【００２５】
内部信号出力端２０１にコレクタが接続されるプルダウン用のｎｐｎバイポーラトランジスタＱ３のエミッタは接地電圧Ｖｓｓへ接地される。また、内部信号出力端２０１にドレインが接続され、ｎｐｎバイポーラトランジスタＱ３のベースノード１１７にソースが接続されるｎチャネルトランジスタＮ１のゲートは第１インバータ出力端１１５に接続される。内部信号出力端２０１とベースノード１１７との間にｐチャネルトランジスタＰ４のソース−ドレイン通路が接続され、そしてベースノード１１７と接地電圧Ｖｓｓ端との間にはｎチャネルトランジスタＮ２のドレイン−ソース通路が接続される。ｐチャネルトランジスタＰ４及びｎチャネルトランジスタＮ２の各ゲートは、ＣＭＯＳインバータを構成するｐチャネルトランジスタＭＰ３とｎチャネルトランジスタＭＮ５の各ゲートと共に、ｐチャネルトランジスタＭＰ２とｎチャネルトランジスタＭＮ４で構成され、入力ノードが第１インバータ出力端１１５に接続されるＣＭＯＳインバータの出力ノード１１８に接続される。
【００２６】
ｐチャネルトランジスタＭＰ３及びｎチャネルトランジスタＭＮ５で構成されるＣＭＯＳインバータの出力ノード１１９は、電源電圧Ｖｃｃがコレクタに印加され、逆相内部信号出力端２０２にエミッタが接続されるプルアップ用のｎｐｎバイポーラトランジスタＱ４のベースに接続される。そして、逆相内部信号出力端２０２にはプルダウン用のｎｐｎバイポーラトランジスタＱ５のコレクタが接続され、このｎｐｎバイポーラトランジスタＱ５のエミッタは接地電圧Ｖｓｓへ接地される。逆相内部信号出力端２０２とｎｐｎバイポーラトランジスタＱ５のベースノード２００との間には、ｎチャネルトランジスタＭＮ６のドレイン−ソース通路が接続され、そのゲートはｐチャネルトランジスタＭＰ２及びｎチャネルトランジスタＭＮ４で構成されるＣＭＯＳインバータの出力ノード１１８に接続される。さらに、ベースノード２００と接地電圧Ｖｓｓ端との間には、第１インバータ出力端１１５にゲートが接続されるｎチャネルトランジスタＮ７のドレイン−ソース通路が接続されている。
【００２７】
この第２インバータ回路２１の構成においては、ｎチャネルトランジスタＮ１、Ｎ２、Ｎ７、ｐチャネルトランジスタＰ４に関する構成が図５に示す第２インバータステージ２０の構成と異なっている。この相違点に重点をおいて以下、動作説明をする。
【００２８】
この例の入力バッファについて示す図２の電圧波形図は、図６の電圧波形図と同じ条件（電源電圧５．８Ｖ・１００℃、電源電圧４．２Ｖ・１００℃）で、外部入力信号ＸＳの電圧が０Ｖ〜３Ｖの間で変わるときのノード１１４における電圧変化を示している。すなわち、波形Ｖ１１４ｘは第１条件でのノード１１４の電圧変化、波形Ｖ１１４ｙは第２条件でのノード１１４の電圧変化を示す。
【００２９】
外部入力信号ＸＳが論理“ハイ”から論理“ロウ”へ遷移することにより、ｐチャネルトランジスタＰＳが導通する。このｐチャネルトランジスタＰＳを導通させてノード１１４の電圧を論理“ハイ”に上昇させるための外部入力信号ＸＳの電圧は、図２に示すように１．５Ｖ程度となる（第２条件）。第１インバータ回路１１において基準電圧ＶｒｅｆをｐチャネルトランジスタＰＲのゲートに印加するようにしたことで、ｐチャネルトランジスタＰＳのソースに供給される電流が電源電圧Ｖｃｃの変動にほぼ無関係となり一定値を維持できる。したがって、ノード１１４が論理“ハイ”に上昇し始める外部入力信号ＸＳの電圧は、図５のノード１１２の電圧が論理“ハイ”に上昇し始める外部入力信号ＸＳの電圧（１．７Ｖ程度）の場合より低くなる。つまり、外部入力信号ＸＳの状態がノード１１４へ伝達される時間は、電源電圧Ｖｃｃが変動してもほぼ同じであることを意味する。
【００３０】
すなわち、図２に示すように、第１条件と第２条件でのノード１１４のトリップレベルの差ΔＶＩＮは０．１Ｖ程度となり、図６の場合の０．３Ｖと比較すると１／３に減少する。これは、電源電圧の変動に対する入力ハイ電圧及び入力ロウ電圧応答特性が安定することを示している。
【００３１】
ノード１１４の電圧が論理“ハイ”になると、プルアップ用のｎｐｎバイポーラトランジスタＱ１が導通して第１インバータ出力端１１５に論理“ハイ”の第１インバータ出力信号が発生する。ｎｐｎバイポーラトランジスタＱ１は高速の電流駆動能力を有しているので、第１インバータ出力端１１５が論理“ハイ”に遷移する時点はノード１１４の遷移時点とほぼ一致することは当然理解され得るであろう。
【００３２】
第１インバータ出力信号が論理“ハイ”になると、第２インバータ回路２１のｎチャネルトランジスタＭＮ３、ＭＮ４、Ｎ１、Ｎ７が導通し、ｐチャネルトランジスタＭＰ１、ＭＰ２が非導通となる。ｎチャネルトランジスタＭＮ３の導通により、プルアップ用ｎｐｎバイポーラトランジスタＱ２のベースノード１１６に論理“ロウ”の信号が印加されるので、プルアップ用のｎｐｎバイポーラトランジスタＱ２は非導通となる。また、ｎチャネルトランジスタＭＮ４の導通により出力ノード１１８が論理“ロウ”になるので、ｐチャネルトランジスタＰ４、ＭＰ３が導通し、ｎチャネルトランジスタＮ２、ＭＮ５、ＭＮ６は非導通となる。
【００３３】
第２インバータ回路２１の内部信号出力端２０１は、論理“ハイ”の第１インバータ出力信号に直ちに応答して導通したｎチャネルトランジスタＮ１のチャネルを通じ、プルダウン用ｎｐｎバイポーラトランジスタＱ３のベースノード１１７に接続される。これにより、内部信号出力端２０１の電圧が、ｎチャネルトランジスタＮ１のしきい電圧相当分電圧降下してベースノード１１７に送られる。このときの内部信号出力端２０１の初期電圧は、その前の外部入力信号ＸＳに応じた論理“ハイ”、あるいはプリチャージ状態にある。したがって、最初にｎチャネルトランジスタＮ１のチャネルを通じてベースノード１１７が充電され、ｎｐｎバイポーラトランジスタＱ３が導通し始める。そして、ｎチャネルトランジスタＮ１の導通に続いてｐチャネルトランジスタＰ４が導通し、内部信号出力端２０１の電圧はｐチャネルトランジスタＰ４のチャネルも通じてベースノード１１７に伝えられ、これによりｎｐｎバイポーラトランジスタＱ３が更に強く導通する。その結果、内部信号出力端２０１の電圧は、ｎｐｎバイポーラトランジスタＱ３のベース−エミッタ間が強く順方向バイアスされることによって降下し、内部信号Ｓ′は論理“ロウ”で出力される。
【００３４】
このように、ｎチャネルトランジスタＮ１とｐチャネルトランジスタＰ４は、内部信号出力端２０１の電圧を高速降下させるための手段となることが分かる。この内部信号出力端２０１を論理“ロウ”へ即座に降下させるためにベースノード１１７を充電する方式は、第１インバータ出力端１１５の論理“ハイ”に応答するｎチャネルトランジスタＮ１がまず動作し、続いて出力ノード１１８の論理“ロウ”に応答するｐチャネルトランジスタＰ４が動作することによって行われる二重充電動作（double charging）である。これには、内部信号Ｓ′の論理“ロウ”応答特性の高速化は勿論のこと、内部信号出力端２０１の電圧が非常に急激に降下することによる電流スパイク（current spikes）や電源雑音（power noise 又はＧＮＤ noise）の発生を抑制する効果もある。
【００３５】
一方、論理“ロウ”の状態となる出力ノード１１８の電圧によりｐチャネルトランジスタＭＰ３が導通し、逆相内部信号ＳＢ′のプルアップ用ｎｐｎバイポーラトランジスタＱ４のベースノード１１９にｐチャネルトランジスタＭＰ３のチャネルを通じて電源電圧Ｖｃｃが印加される。したがってベースノード１１９が論理“ハイ”となり、ｎｐｎバイポーラトランジスタＱ４が導通して逆相内部信号出力端２０２には論理“ハイ”の逆相内部信号ＳＢ′が発生する。
【００３６】
次に、外部入力信号ＸＳが論理“ロウ”から論理“ハイ”に遷移する場合には、第１インバータ回路１１のｐチャネルトランジスタＰＳが非導通となり、ｎチャネルトランジスタＮＳが導通する。したがって、プルアップ用のｎｐｎバイポーラトランジスタＱ１が非導通とされ、プルダウン用のｎチャネルトランジスタＮＱが導通することにより、第１インバータ出力端１１５は論理“ロウ”となる。
【００３７】
第１インバータ出力端１１５が論理“ロウ”なので、第２インバータ回路２１のｐチャネルトランジスタＭＰ１、ＭＰ２が導通し、ｎチャネルトランジスタＭＮ３、ＭＮ４、Ｎ１、Ｎ７は非導通となる。ｐチャネルトランジスタＭＰ１の導通により、内部信号Ｓ′のプルアップ用ｎｐｎバイポーラトランジスタＱ２のベースノード１１６が論理“ハイ”となるので、ｎｐｎバイポーラトランジスタＱ２が導通して内部信号Ｓ′は論理“ハイ”で出力される。このとき、ｐチャネルトランジスタＰ４は出力ノード１１８の論理“ハイ”によって非導通となり、ｎチャネルトランジスタＮ２が導通する。したがって、内部信号Ｓ′のプルダウン用ｎｐｎバイポーラトランジスタＱ３は非導通となる。
【００３８】
一方、論理“ハイ”の出力ノード１１８の電圧により、逆相内部信号ＳＢ′のプルアップ用ｎｐｎバイポーラトランジスタＱ４のベースノード１１９が論理“ロウ”となることにより、ｎｐｎバイポーラトランジスタＱ４は非導通となる。また、論理“ハイ”の出力ノード１１８の電圧に応答してｎチャネルトランジスタＭＮ６が導通し、逆相内部信号ＳＢ′のプルダウン用ｎｐｎバイポーラトランジスタＱ５のベースノード２００が充電され、これによりｎｐｎバイポーラトランジスタＱ５が導通して逆相内部信号出力端２０２には論理“ロウ”の逆相内部信号ＳＢ′が発生する。
【００３９】
この逆相内部信号ＳＢ′が論理“ロウ”へ遷移する過程において注目すべきものとして、接地電圧Ｖｓｓへ接地されるｎチャネルトランジスタＮ７が論理“ロウ”の第１インバータ出力信号に応答してｎチャネルトランジスタＭＮ６の導通より先に非導通となることで、ｎチャネルトランジスタＭＮ６の導通によるベースノード２００の充電が安定して行われるという点がある。これに比べて図５の従来例では、ｎチャネルトランジスタＮ７と同様の動作を行うｎチャネルトランジスタＭＮ７のゲートが、逆相内部信号ＳＢの出力端へ接続されているので、本実施例とは逆にｎチャネルトランジスタＭＮ６の導通の次にｎチャネルトランジスタＭＮ７が非導通となる。したがって、図５のｎチャネルトランジスタＭＮ６が導通したとしても最初のうちはｎチャネルトランジスタＭＮ７が導通しており、これが完全に非導通となる前に、ｎｐｎバイポーラトランジスタＱ５に流れ込むべき電流の一部がｎチャネルトランジスタＭＮ７のチャネルを通じて接地側へ流れることになる。つまり、ｎｐｎバイポーラトランジスタＱ５のベースノードを充電して逆相内部信号ＳＢ′を論理“ロウ”に遷移させる時間について本実施例の方が短くなり、応答速度が向上する。
【００４０】
図３Ａ及び図３Ｂに、従来の入力バッファと本実施例の入力バッファの出力特性を第１条件で時間的に比較した電圧波形図を示す。図３Ａは外部入力信号ＸＳの電圧が降下する場合で、図３Ｂは外部入力信号ＸＳの電圧が上昇する場合である。
【００４１】
図３Ａを参照すると、内部信号Ｓ、Ｓ′及び逆相内部信号ＳＢ、ＳＢ′の遷移開始時点について、本実施例の方が従来より約０．２ｎｓ程度速くなっていることが分かる。しかも、本実施例の遷移時間が従来例の遷移時間より約０．２ｎｓ程度短くなっている。つまり、外部入力信号ＸＳに対する入力バッファの応答特性が向上している。これは、図１の第２インバータ回路２１におけるｎｐｎバイポーラトランジスタＱ３のベースノード１１７に対する高速二重充電動作による結果である。したがって、外部入力信号ＸＳが例えばメモリのアドレス信号であれば、時間ｔAAを短縮させ得る。
【００４２】
外部入力信号ＸＳの電圧が上昇する場合の図３Ｂを参照すると、内部信号Ｓ、Ｓ′及び逆相内部信号ＳＢ、ＳＢ′の遷移開始時点に大きな差はないが、遷移時間については、本実施例の方が従来例より０．１ｎｓ程度短くなっていることが分かる。
【００４３】
図４Ａ及び図４Ｂは、電源電圧Ｖｃｃ＝５．８Ｖ、−１０℃の条件で従来の入力バッファと本実施例の入力バッファの出力特性を比較した電圧波形図である。図４Ａは外部入力信号ＸＳの電圧が降下する場合で、図４Ｂは外部入力信号ＸＳの電圧が上昇する場合である。
【００４４】
図４Ａを参照すると、従来の入力バッファでは内部信号Ｓが論理“ロウ”に遷移する時間に１ｎｓ程度かかるが、これに対し本実施例の入力バッファでは、内部信号Ｓ′が論理“ロウ”に遷移する時間に０．７ｎｓ程度しかかからず、従来に比べて遷移時間が０．３ｎｓ程度短縮されている。また、内部信号Ｓ、Ｓ′と逆相内部信号ＳＢ、ＳＢ′との間の遷移時間の差について、従来例が０．５ｎｓ程度あるのに対し、本実施例の場合は０．１ｎｓ程度の差しかなく、その差が減少しており安定的であることが分かる。
【００４５】
外部入力信号ＸＳが上昇する場合を示す図４Ｂを参照すると、本実施例の逆相内部信号ＳＢ′が論理“ロウ”に遷移する時間は、従来の逆相内部信号ＳＢが論理“ロウ”に遷移する時間に比べて０．１ｎｓ程短縮していることが分かる。
【００４６】
この実施例の入力バッファは、出力端にプルアップ用及びプルダウン用の各バイポーラトランジスタを使用するＢｉＣＭＯＳ半導体メモリ装置、例えばＢｉＣＭＯＳ−ＳＲＡＭの入力バッファに対して適用した場合を説明したが、本発明における内部信号の遷移速度向上や外部入力信号に対する論理処理速度向上についての技術的思想は、それに類似する機能を遂行する回路であればいずれにも適用できることは勿論である。例えば、図１の入力バッファをＢｉＣＭＯＳ回路ではないＣＭＯＳ回路で適用したとしても、基準電圧を受けるｐチャネルトランジスタＰＲ、そしてｎチャネルトランジスタＮ１、ｐチャネルトランジスタＰ４、及びｎチャネルトランジスタＮ７に関する構成を形成可能である。
【００４７】
【発明の効果】
以上述べてきたように本発明によれば、電源電圧の変動による出力特性の変動を抑制して動作安定性を向上させられる効果があり、また、内部信号及び逆相内部信号の出力端の遷移速度及び遷移時間を安定且つ高速化するように、該出力端のプルダウン用バイポーラトランジスタを制御するゲート信号を生成するための絶縁ゲート電界効果トランジスタ回路を設計して、出力信号の応答特性、すなわち遷移速度、遷移時間をより向上させられるので、高速動作が可能でより高速の半導体メモリ装置の提供に寄与できるものである。
【図面の簡単な説明】
【図１】本発明による入力バッファの一実施例を示す回路図。
【図２】本発明による入力バッファの入力に対する電圧応答特性を示すグラフ。
【図３】Ｖｃｃ＝４．２Ｖ、１００℃の条件下で従来の入力バッファと本発明による入力バッファとの動作速度を比較したグラフ。
【図４】Ｖｃｃ＝５．８Ｖ、−１０℃の条件下で従来の入力バッファと本発明による入力バッファとの動作速度を比較したグラフ。
【図５】ＢｉＣＭＯＳ回路を利用した従来の入力バッファの回路図。
【図６】従来の入力バッファの入力に対する電圧応答特性を示すグラフ。
【符号の説明】
１１ 第１インバータ回路
２１ 第２インバータ回路
１１５ 第１インバータ出力端
２０１ 内部信号出力端
２０２ 逆相内部信号出力端
Ｑ１、Ｑ２、Ｑ４ プルアップ用バイポーラトランジスタ
Ｑ３、Ｑ５ プルダウン用バイポーラトランジスタ
ＰＲ 定電圧供給用ｐチャネルトランジスタ（電源供給手段）
Ｎ１ ｎチャネルトランジスタ（第１手段）
Ｐ４ ｐチャネルトランジスタ（第２手段）
Ｎ２ ｎチャネルトランジスタ（第３手段）
Ｎ７ ｎチャネルトランジスタ（第４手段）
ＭＮ６ ｎチャネルトランジスタ（第５手段）
Ｖｒｅｆ 基準電圧
Claims (8)
- 出力端にプルアップ用とプルダウン用の各バイポーラトランジスタを用いるようになった入力バッファにおいて、
前記出力端とプルダウン用バイポーラトランジスタのベースとの間にドレイン−ソース通路が接続され、外部入力信号の反転信号をゲートに受けるｎチャネル絶縁ゲート電界効果トランジスタで構成され、前記外部入力信号が第１状態から第２状態に遷移するときに前記出力端とプルダウン用バイポーラトランジスタのベースとの間のドレイン−ソース通路が遮断から接続に遷移する第１手段と、
前記出力端とプルダウン用バイポーラトランジスタのベースとの間にソース−ドレイン通路が接続され、前記外部入力信号の反転信号を更に反転させた信号をゲートに受けるｐチャネル絶縁ゲート電界効果トランジスタで構成され、前記外部入力信号が第１状態から第２状態に遷移するとき、前記第１手段の活性化後に、前記出力端とプルダウン用バイポーラトランジスタのベースとの間のソース−ドレイン通路が遮断から接続に遷移する第２手段と、
プルダウン用バイポーラトランジスタのベースと接地端との間にドレイン−ソース通路が接続され、前記外部入力信号の反転信号を更に反転させた信号をゲートに受けるｎチャネル絶縁ゲート電界効果トランジスタで構成され、前記第１手段の活性化後に前記第２手段と相補的に動作して、前記外部入力信号が第１状態から第２状態に遷移するときプルダウン用バイポーラトランジスタのベースと接地端との間のドレイン−ソース通路が接続から遮断に遷移する第３手段と、を備えたことを特徴とする入力バッファ。 - 外部入力信号を受けるインバータによりバイポーラトランジスタを制御して外部入力信号の反転信号を出力する入力側ステージを備え、該入力側ステージのインバータに対し、電源電圧の変動に応じて変動する基準電圧をゲートに受けて動作するｐチャネル絶縁ゲート電界効果トランジスタを介して電源供給を行うようになっている請求項１に記載の入力バッファ。
- 外部入力信号の論理状態に応答するインバータを入力端に備えると共に出力端にプルアップ用とプルダウン用の各バイポーラトランジスタを備えた入力バッファにおいて、
電源電圧の変動に従う基準電圧により制御されて前記インバータへ定レベルの電源を供給する電源供給手段と、
前記出力端とプルダウン用バイポーラトランジスタのベースとの間にドレイン−ソース通路が接続され、外部入力信号の反転信号をゲートに受けるｎチャネル絶縁ゲート電界効果トランジスタで構成され、前記外部入力信号が第１状態から第２状態に遷移するときに前記出力端とプルダウン用バイポーラトランジスタのベースとの間のドレイン−ソース通路が遮断から接続に遷移する第１手段と、
前記出力端とプルダウン用バイポーラトランジスタのベースとの間にソース−ドレイン通路が接続され、前記外部入力信号の反転信号を更に反転させた信号をゲートに受けるｐチャネル絶縁ゲート電界効果トランジスタで構成され、前記外部入力信号が第１状態から第２状態に遷移するとき、前記第１手段の活性化後に、前記出力端とプルダウン用バイポーラトランジスタのベースとの間のソース−ドレイン通路が遮断から接続に遷移する第２手段と、
プルダウン用バイポーラトランジスタのベースと接地端との間にドレイン−ソース通路が接続され、前記外部入力信号の反転信号を更に反転させた信号をゲートに受けるｎチャネル絶縁ゲート電界効果トランジスタで構成され、前記第１手段の活性化後に前記第２手段と相補的に動作して、前記外部入力信号が第１状態から第２状態に遷移するときプルダウン用バイポーラトランジスタのベースと接地端との間のドレイン−ソース通路が接続から遮断に遷移する第３手段と、を備えたことを特徴とする入力バッファ。 - 電源供給手段は、電源電圧端とインバータとの間にソース−ドレイン通路が接続され、基準電圧をゲートに受けるｐチャネル絶縁ゲート電界効果トランジスタで構成される請求項３記載の入力バッファ。
- プルアップ用及びプルダウン用の１対のバイポーラトランジスタを内部信号と逆相内部信号を出力する各出力端にそれぞれ備え、外部入力信号に応答して相補的な論理状態で内部信号及び逆相内部信号を発生するようになった入力バッファにおいて、
前記内部信号出力端とこれに対応するプルダウン用バイポーラトランジスタのベースとの間にドレイン−ソース通路が接続され、前記外部入力信号の反転信号をゲートに受けるｎチャネル絶縁ゲート電界効果トランジスタで構成され、前記外部入力信号が第１状態から第２状態に遷移するときに前記内部信号出力端と当該プルダウン用バイポーラトランジスタのベースとの間のドレイン−ソース通路が遮断から接続に遷移する第１手段と、
前記内部信号出力端とこれに対応するプルダウン用バイポーラトランジスタのベースとの間にソース−ドレイン通路が接続され、前記外部入力信号と同相の信号をゲートに受けるｐチャネル絶縁ゲート電界効果トランジスタで構成され、前記外部入力信号が第１状態から第２状態に遷移するとき、前記第１手段の活性化後に、前記内部信号出力端と当該プルダウン用バイポーラトランジスタのベースとの間にソース−ドレイン通路が遮断から接続に遷移する第２手段と、
前記内部信号出力端に対応するプルダウン用バイポーラトランジスタのベースと接地端との間にドレイン−ソース通路が接続され、前記外部入力信号と同相の信号をゲートに受けるｎチャネル絶縁ゲート電界効果トランジスタで構成され、前記第１手段の活性化後に前記第２手段と相補的に動作して、前記外部入力信号が第１状態から第２状態に遷移するとき前記内部信号出力端に対応するプルダウン用バイポーラトランジスタのベースと接地端との間のドレイン−ソース通路が接続から遮断に遷移する第３手段と、
前記逆相内部信号出力端に対応するプルダウン用バイポーラトランジスタのベースと接地端との間にドレイン−ソース通路が接続され、前記外部入力信号の反転信号をゲートに受けるｎチャネル絶縁ゲート電界効果トランジスタで構成され、前記外部入力信号が第１状態から第２状態に遷移するときに、前記第１手段の遮断から接続への遷移と同時に、当該プルダウン用バイポーラトランジスタのベースと接地端との間のドレイン−ソース通路が遮断から接続に遷移し、前記外部入力信号が第２状態から第１状態に遷移するときに、前記第１手段の接続から遮断への遷移と同時に、当該プルダウン用バイポーラトランジスタのベースと接地端との間のドレイン−ソース通路が接続から遮断に遷移する第４手段と、
前記逆相内部信号出力端とこれに対応するプルダウン用バイポーラトランジスタのベースとの間にドレイン−ソース通路が接続され、前記外部入力信号と同相の信号をゲートに受けるｎチャネル絶縁ゲート電界効果トランジスタで構成され、前記外部入力信号が第１状態から第２状態に遷移するときに、前記第２手段の遮断から接続への遷移と同時に、前記逆相内部信号出力端と当該プルダウン用バイポーラトランジスタのベースとの間のドレイン−ソース通路が接続から遮断に遷移し、前記外部入力信号が第２状態から第１状態に遷移するとき、前記第４手段による電流経路の遮断後に前記第２手段の接続から遮断への遷移と同時に、前記逆相内部信号出力端と当該プルダウン用バイポーラトランジスタのベースとの間のドレイン−ソース通路が遮断から接続に遷移する第５手段と、を備えたことを特徴とする入力バッファ。 - 外部入力信号を受けるインバータによりバイポーラトランジスタを制御して外部入力信号の反転信号を出力する入力側ステージを備え、該入力側ステージのインバータに対し、電源電圧の変動に応じて変動する基準電圧をゲートに受けて動作するｐチャネル絶縁ゲート電界効果トランジスタを介して電源供給を行うようになっている請求項５に記載の入力バッファ。
- 外部入力信号の論理状態に応答するインバータを有し、プルアップ用及びプルダウン用の１対のバイポーラトランジスタを内部信号と逆相内部信号を出力する各出力端にそれぞれ備え、前記インバータによる信号に応答して相補的な論理状態で内部信号及び逆相内部信号を発生するようになった入力バッファにおいて、
電源電圧の変動に従う基準電圧により制御されて前記インバータへ定レベルの電源を供給する電源供給手段と、
前記内部信号出力端とこれに対応するプルダウン用バイポーラトランジスタのベースとの間にドレイン−ソース通路が接続され、前記外部入力信号の反転信号をゲートに受けるｎチャネル絶縁ゲート電界効果トランジスタで構成され、前記外部入力信号が第１状態から第２状態に遷移するときに前記内部信号出力端と当該プルダウン用バイポーラトランジスタのベースとの間のドレイン−ソース通路が遮断から接続に遷移する第１手段と、
前記内部信号出力端とこれに対応するプルダウン用バイポーラトランジスタのベースとの間にソース−ドレイン通路が接続され、前記外部入力信号と同相の信号をゲートに受けるｐチャネル絶縁ゲート電界効果トランジスタで構成され、前記外部入力信号が第１状態から第２状態に遷移するとき、前記第１手段の活性化後に、前記内部信号出力端と当該プルダウン用バイポーラトランジスタのベースとの間にソース−ドレイン通路が遮断から接続に遷移する第２手段と、
前記内部信号出力端に対応するプルダウン用バイポーラトランジスタのベースと接地端との間にドレイン−ソース通路が接続され、前記外部入力信号と同相の信号をゲートに受けるｎチャネル絶縁ゲート電界効果トランジスタで構成され、前記第１手段の活性化後に前記第２手段と相補的に動作して、前記外部入力信号が第１状態から第２状態に遷移するとき前記内部信号出力端に対応するプルダウン用バイポーラトランジスタのベースと接地端との間のドレイン−ソース通路が接続から遮断に遷移する第３手段と、
前記逆相内部信号出力端に対応するプルダウン用バイポーラトランジスタのベースと接地端との間にドレイン−ソース通路が接続され、前記外部入力信号の反転信号をゲートに受けるｎチャネル絶縁ゲート電界効果トランジスタで構成され、前記外部入力信号が第１状態から第２状態に遷移するときに、前記第１手段の遮断から接続への遷移と同時に、当該プルダウン用バイポーラトランジスタのベースと接地端との間のドレイン−ソース通路が遮断から接続に遷移し、前記外部入力信号が第２状態から第１状態に遷移するときに、前記第１手段の接続から遮断への遷移と同時に、当該プルダウン用バイポーラトランジスタのベースと接地端との間のドレイン−ソース通路が接続から遮断に遷移する第４手段と、
前記逆相内部信号出力端とこれに対応するプルダウン用バイポーラトランジスタのベースとの間にドレイン−ソース通路が接続され、前記外部入力信号と同相の信号をゲートに受けるｎチャネル絶縁ゲート電界効果トランジスタで構成され、前記外部入力信号が第１状態から第２状態に遷移するときに、前記第２手段の遮断から接続への遷移と同時に、前記逆相内部信号出力端と当該プルダウン用バイポーラトランジスタのベースとの間のドレイン−ソース通路が接続から遮断に遷移し、前記外部入力信号が第２状態から第１状態に遷移するとき、前記第４手段による電流経路の遮断後に前記第２手段の接続から遮断への遷移と同時に、前記逆相内部信号出力端と当該プルダウン用バイポーラトランジスタのベースとの間のドレイン−ソース通路が遮断から接続に遷移する第５手段と、を備えたことを特徴とする入力バッファ。 - 電源供給手段は、電源電圧端とインバータとの間にソース−ドレイン通路が接続され、基準電圧をゲートに受けるｐチャネル絶縁ゲート電界効果トランジスタで構成される請求項７記載の入力バッファ。
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