JPH06302192A - 差動感知増幅回路 - Google Patents

差動感知増幅回路

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JPH06302192A
JPH06302192A JP3034128A JP3412891A JPH06302192A JP H06302192 A JPH06302192 A JP H06302192A JP 3034128 A JP3034128 A JP 3034128A JP 3412891 A JP3412891 A JP 3412891A JP H06302192 A JPH06302192 A JP H06302192A
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sense amplifier
terminal
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differential sense
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JP3034128A
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Inventor
Jeong-Ryeol Lee
ジョン・リュエル・リー
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Samsung Electronics Co Ltd
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Samsung Electronics Co Ltd
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    • H03K3/356104—Bistable circuits using complementary field-effect transistors
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    • G11C2207/06—Sense amplifier related aspects
    • G11C2207/063—Current sense amplifiers

Abstract

(57)【要約】 （修正有） 【目的】半導体メモリ装置において、速度が早く、電圧
利得が大きく、出力状態保存の別途のラツチ回路を必要
とせず、更に、安定して有効な出力電圧を得る。 【構成】一対の入力信号に各々応答して入力信号の電位
が包含された電位領域を決定する相互に異なる状態の信
号を各々出力する一対の第１相補駆動手段、第１相補駆
動手段の出力に各々接続された一対の出力端及び一対の
出力端との間に接続され第１相補駆動手段の相互に異な
る状態の出力に各々応答する一対の第２相補駆動手段を
備える。第１及び第２相補駆動手段は、少なくとも相互
に異なる電位領域で動作する２個の直列連結された絶縁
ゲートトランジスタで各々構成されている。また、一対
の出力端の間には電源電圧の速い充電と出力対の安定動
作のための帰還手段を付加することもできる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置におけ
る差動感知増幅回路に関し、特に電流消耗の増加がなく
安定して良好な増幅特性をもつ差動感知増幅回路に関す
るものである。
【０００２】
【従来の技術】半導体メモリ装置においては、メモリセ
ルに記憶された情報を読み出すために、基本的には、一
連のメモリセルを選択するためのアドレスデコーデイン
グの手段と、選択されたメモリセルから読み出されたデ
ータを充分に認知しうる信号として感知し増幅する手段
と、感知増幅されたデータを出力する手段等が必要であ
る。このような必須の構成手段から成る半導体メモリ装
置において、その高集積化および高速化のために要求さ
れる技術的な問題としては、一般的にまず最小限の電力
消耗であつて、かつ信頼性を高めることが求められる。
特に、高集積化によつてメモリ装置内部の動作電圧レベ
ルの低下につれてデータ電圧の差異も微少になるので、
より微少な電圧差異を感知する感知能力のすぐれた感知
増幅回路（sense amplifier;以下、センスアンプとも称
する）が必要である。
【０００３】半導体メモリ装置、特にスタテイツクＲＡ
Ｍ（static RAM:SRAM ）において主に使用されてきた増
幅器は差動感知増幅回路（または差動センスアンプ）で
あつて、これは一対の信号線路（ビツトライン対）によ
つて２つの入力端の微細な電圧差を増幅させる機能を持
っている。
【０００４】前記のようなセンスアンプの一般的な形態
は、カレントミラー（current mirror）型として、その
基本的な構造が合衆国の特許第４，６９７，１１２号及
び１９８４年２月２３日に発行されたＩＥＥＥ ＩＳＳ
ＣＣの論文（“A 28ns CMOSSRAM With Bipolar Sense A
mplifiers”，PP224-225 ）に開示されている。
【０００５】図１は前記先行資料等に開示されたセンス
アンプの構造を包む従来のセンスアンプ周辺回路を示し
ている。図示のように、この回路は第１および第２入力
端１，２に印加される電圧の差異を増幅して、第１およ
び第２出力端３，４に増幅された電圧を出力する。ゲー
トとドレインとが共通に接続されたＰＭＯＳトランジス
タ６は、ゲートドレイン間の電圧差がないので、入力信
号のレベルが変わつても第１出力端３の電位はあまり変
わらない。
【０００６】このような理由のため、第２出力端４のみ
を有効な出力として使用し、この場合はシングルエンデ
ド（single ended）型であるという。それで、実際にシ
ングルエンデド・カレントミラー型のセンスアンプをメ
モリ装置内で実用するときには、図２に図示のように２
個を一緒に使用している。
【０００７】前記図１および図２における接地電圧端
（ＶSS）に連結されたＮＭＯＳトランジスタ１１のゲー
トに印加されるセンスアンプ制御信号１０は、センスア
ンプが動作しないとき“ロウ”状態になつて非動作時の
消耗電流を無くす役割をする。ビツトライン対（または
データライン対）１５，１６の間に連結された等化用ト
ランスミツシヨンゲート１３に印加される等化信号１２
は，センスアンプの動作前後に前記ビツトライン対（ま
たはデータライン対）１５，１６を等下させ、動作中に
は“ハイ”状態になつてセンスアンプの出力信号が前記
ビツトライン（またはデータライン）上に表われるよう
にする信号である。
【０００８】
【発明が解決しようとしている課題】前記のようなカレ
ントミラー型のセンスアンプを使用する場合には、下記
のような問題点がある。
【０００９】第１に、入力信号の電圧レベルが比較的低
いとか高い場合に、出力電圧の利得が小さいという点で
ある。その理由は、入力電圧間の電位差が実際に入力信
号を受けるＮＭＯＳトランジスタ８，９（図１）のしき
い電圧を含むように形成されていると問題はないであろ
うが、２個の入力レベルの差異がその範囲以下またはそ
れ以上になると、前記ＮＭＯＳトランジスタの導通の程
度が殆ど同じになつて第１および第２出力端３，４にお
ける電位変化が微小な程度に止まるためである。
【００１０】第２には、動作速度が遅いという点であ
る。その理由は、例えば第１入力端１に入つてくる入力
信号が第２入力端２に入つてくる入力信号より高いレベ
ルである場合、ＮＭＯＳトランジスタ８がより早く導通
して第１出力端３の電位を落とす。これによつてＰＭＯ
Ｓトランジスタ７が導通し、電源電圧（ＶCC）で第２出
力端４を充電して出力電圧の差が表われるようになる
が、この所定の電位差が表われるまでの時間がトランジ
スタ自体の伝達特性によるので、有効な出力を示しうる
までの時間が遅延されてしまう。
【００１１】前記のカレントミラー型のセンスアンプを
補完するために提案された従来の他の形態が図３に図示
されている。図３のラツチ型のセンスアンプは、第１出
力端５３と第２出力端５４とがＰＭＯＳトランジスタ５
７および５６のゲートに各々交差して接続されているの
が特徴である。
【００１２】このような構造は、図１または図２の回路
において電源電圧端に連結されたＰＭＯＳトランジスタ
が飽和領域で動作するためのポジテイブフイードバツク
効果が微々なる点を補完するために改良されたものであ
る。しかし、前記図３のセンスアンプにおいては、入力
信号のレベルが所定範囲より低いとか高い場合に出力電
圧の利得が落ちるのは同じである。
【００１３】すなわち、図６のグラフを参照すると、図
２の場合を表わす電圧利得曲線６１と図３の場合を表わ
す電圧利得曲線６３とは、共に入力電圧レベルが約２Ｖ
以下あるいは３Ｖ以上である場合に、その利得が急激に
落ちることが分かる。このような従来の回路における共
通の結果は、図２および図３の回路では入力電圧を受け
る部分がＮＭＯＳトランジスタとなつているので、前述
のように高い出力電圧利得を維持しうるような電圧レベ
ル領域（または帯域幅）が狭いためである。
【００１４】また、図１または図３の従来の回路におい
て、センスアンプが動作しないときに消耗される電流を
無くすためにセンスアンプの制御信号１０を“ロウ”状
態に遷移させる場合、ＮＭＯＳトランジスタ１１がター
ンオフされるのでＮＭＯＳトランジスタ８，９，５８，
５９を通じて電流を放電しえないことになり、ＰＭＯＳ
トランジスタ６，７，５６，５７を通じて第１および第
２出力端３，４，５３，５４に電圧が充電されるから、
前記ＰＭＯＳトランジスタ６，７，５６，５７がターン
オフされるまで前記出力端３，４，５３，５４の電位が
上昇する。
【００１５】したがつて、両出力端の電位が同じとな
り、このような結果は最初の有効なセンスアンプの出力
信号を喪失させてしまう。この場合に、前記第１および
第２出力端３，４，５３，５４の間にラツチ回路を附加
して前記の問題点を解決することはできるが、前記ラツ
チ回路の追加は回路を複雑にしてしまう恐れがある。
【００１６】したがつて、本発明の第１目的は、半導体
メモリ装置における動作速度が速く、電圧利得が大きな
差動感知増幅回路を提供することにある。
【００１７】本発明の第２目的は、センスアンプが動作
しないときの消耗電流を無くし、出力状態の保存のため
の別途のラツチ回路を必要としない差動感知増幅回路を
提供することにある。
【００１８】本発明の第３目的は、入力電圧のレベルが
所定範囲より低いとか高い領域においても安定して有効
な出力電圧の利得を得ることができる差動感知増幅回路
を提供することにある。
【００１９】
【課題を解決するための手段】前記の第１目的を達成す
るために、本発明の差動感知増幅回路は、一対の入力信
号の微細な電圧差を感知し増幅する差動感知増幅回路で
あつて、一対の入力信号に各々応答して、前記一対の入
力信号の電位を含む電位レベルを決定する相互に異なる
状態の信号を各々出力する一対の第１相補駆動手段と、
前記第１相補駆動手段の出力に各々接続された一対の出
力端と、前記一対の出力端との間に接続され、前記第１
相補駆動手段からの前記相互に異なる状態の出力に各々
応答する一対の第２相補駆動手段とを備えることを特徴
とする。
【００２０】前記の第２目的を達成するために、本発明
の差動感知増幅回路は、電源電圧端にチヤネルが連結さ
れセンスアンプの制御信号にゲートが連結された第１絶
縁ゲート電界効果トランジスタと、接地電圧端にチヤネ
ルが連結され前記センスアンプの制御信号の反転信号に
ゲートが連結された第２絶縁ゲート電界効果トランジス
タとを備える。
【００２１】前記の第３目的を達成するために、本発明
の差動感知増幅回路は、第１および第２出力端をもつ差
動感知増幅回路であつて、前記第１および第２出力端の
電位により相補に駆動する少なくとも１つの絶縁ゲート
電界効果トランジスタを備える。
【００２２】
【実施例】以下、本実施例の差動感知増幅回路の構成を
添付図面を参照して詳細に説明する。
【００２３】図４は本実施例の差動感知増幅回路１００
の構成を示す図である。図示のように、本実施例の差動
増幅回路１００は、第１入力端１０１に入力が連結され
ＰＭＯＳおよびＮＭＯＳトランジスタ１０５，１０６と
から構成される相補駆動型の第１入力インバータ１２４
と、第２入力端１０２に入力が連結されＰＭＯＳおよび
ＮＭＯＳトランジスタ１０７，１０８とから構成される
相補駆動型の第２入力インバータ１２５と、前記第１入
力インバータ１２４の出力に連結される第１出力端１０
３と前記第２入力インバータ１２５の出力に連結される
第２出力端１０４とに各々出力と入力とが連結され、Ｐ
ＭＯＳおよびＮＭＯＳトランジスタ１１０，１１１とか
ら構成される相補駆動型の第１インバータ１２６と、前
記第１出力端１０３および第２出力端１０４に各々入力
と出力が連結され、ＰＭＯＳおよびＮＭＯＳトランジス
タ１１２，１１３とから構成される補駆動型の第２イン
バータ１２７と、前記第１入力インバータ１２４のＰＭ
ＯＳトランジスタ１０５と第２入力インバータ１２５の
ＰＭＯＳトランジスタ１０７との共通ソースと電源電圧
端（ＶCC）との間にチヤネルが連結され、負の（反転し
た）センスアンプの制御信号（／ＳＡＥ）にゲートが接
続されたＮＭＯＳトランジスタ１０９と、上記第１入力
インバータ１２４のＮＭＯＳトランジスタ１０６と第２
入力インバータ１２５のＮＭＯＳトランジスタ１０８と
の共通ソースと設置電圧（ＶSS）との間にチヤネルが連
結され、正のセンスアンプの制御信号（ＳＡＥ）にゲー
トが接続されたＮＭＯＳトランジスタ１１５とから構成
されている。
【００２４】前記第１および第２出力端１０３，１０４
は各々データライン対１１９，１２０に接続される。デ
ータライン対１１９，１２０の間には等化のための等化
回路１２３が連結されている。この等化回路１２３は従
来の回路である図１，図２および図３に図示のものと同
様な構成および機能をする。
【００２５】ここで、電源電圧端（ＶCC）と接地電圧端
（ＶSS）とに連結されたＰＭＯＳおよびＮＭＯＳトラン
ジスタ１０９，１１５は、差動感知増幅回路（以下、セ
ンスアンプともいう）が非動作状態（または待機状態）
にあるときに消耗される電流を防止するために設計され
たもので、正のセンスアンプの制御信号（ＳＡＥ）が
“ロウ”状態（または負のセンスアンプの制御信号（／
ＳＡＥ）が“ハイ”状態）であるときにはターンオフさ
れる。そして前記第１インバータ１２６と第２インバー
タ１２７とは一つのラツチ回路を構成していることが分
かる。
【００２６】図５は前記図４の回路の動作時における主
要部分の波形図である。波形図上で、参照番号(A) はア
ドレス信号、(B) は入力信号のレベル、(C) は等化回路
１２３に印加されるデータライン対の等化信号（Ｅ
Ｑ）、(D) はセンスアンプの制御信号（ＳＡＥ）、(E)
は出力信号を各々表わす。
【００２７】図６は図２および図３に図示の従来のセン
スアンプと図４の本実施例のセンスアンプとの動作特性
を比較したもので、横軸は入力電圧のレベルを表示し縦
軸はセンスアンプの電圧利得を表示する。グラフ上にお
ける曲線６１は図２のセンスアンプ、曲線６３は図３の
センスアンプ、曲線６５は図４の本実施例のセンスアン
プにおける結果を各々表わしている。尚、前記グラフは
同一の電源電圧条件下で得られた結果であることが重要
である。
【００２８】図７は本発明による他の実施例を示したも
ので、図４のものと異なる点は、第１インバータ１２６
と第２インバータ１２７とが第１および第２入力インバ
ータ１２４，１２５とともにＮＭＯＳトランジスタ１１
５（端子のみ表示されている）を通じて接地電圧端に連
結されているものである。これは回路構成上の可能な１
つの応用例で実際動作は図４の回路と同様である。
【００２９】図８は本発明のまた他の実施例を示す。前
記図８のセンスアンプは、従来のカレントミラー型のセ
ンスアンプに、２個のＭＯＳトランジスタ１６６および
１６７で構成されたラツチ回路１７０が更に具備された
構造である。前記ＮＭＯＳトランジスタ１６６は、第１
出力端１６１と接地電圧端（ＶSS）との間にチヤネルが
連結され、第２出力端１６２にゲートが接続されてい
る。前記他のＮＭＯＳトランジスタ１６７は、第２出力
端１６２と接地電圧端との間にチヤネルが連結され、第
１出力端１６１にゲートが接続されてある。
【００３０】図９は、前記図８のセンスアンプでＮＭＯ
Ｓトランジスタ１６６および１６７のソースを入力用Ｎ
ＭＯＳトランジスタ１６８および１６９のソースととも
に接地連結用ＮＭＯＳトランジスタ１１５（端子のみ表
示されている）を通じて接地電圧端（ＶSS）に連結され
た構造である。
【００３１】図１０は、前記図９の構造から更に他の可
能な実施例である。すなわち、第１入力端１０１にゲー
トが接続された入力用ＮＭＯＳトランジスタ１６８のド
レインと電源電圧端（ＶCC）との間にチヤネルが連結さ
れ、第２出力端１６２にゲートが接続されたＰＭＯＳト
ランジスタ１８４と、第２入力端１０２にゲートが接続
された入力用ＮＭＯＳトランジスタ１６９のドレインと
電源電圧端（ＶCC）との間にチヤネルが連結され、第１
出力端１６１にゲートが接続されたもう１つのＰＭＯＳ
トランジスタ１８７とが、前記図９のセンスアンプに更
に具備されている。前記附加されている２個のＰＭＯＳ
トランジスタ１８４，１８７は、各々のゲートが第２お
よび第１出力端１６２，１６１に各々接続されているの
で、ポジテイブフイードバツク効果を向上させて出力電
圧利得を大きくすることが分かる。
【００３２】図１１は、前記１０図の回路から接地電圧
端の連結関係を変形したものである。図示のように、ラ
ツチ回路を構成している２個のＮＭＯＳトランジスタ１
６６，１６７のソースを入力用ＮＭＯＳトランジスタ１
６８，１６９のソースとともに共通にＮＭＯＳトランジ
スタ１１５（端子のみ表示されている）のドレインに連
結した構造である。
【００３３】ここにおいて、図４から図１１に至る本発
明の各種の実施例によつて示したセンスアンプの構成を
みると、図４と図７、図８と図９、図１０と図１１の回
路の構成が各々類似であり、互いに接地連結の関係だけ
を変形していることが分かる。図４と図７の回路は、入
力信号をＣＭＯＳインバータ回路を利用して受け入れる
こと、図８と図９は従来のカレントミラー型のセンスア
ンプの両出力端の間に２個のＮＭＯＳトランジスタ１６
６，１６７で構成されたラツチ回路を挿入しているこ
と、図１０と図１１は電源電圧端に連結された２個のＮ
ＭＯＳトランジスタ１８４，１８７により１つのポジテ
イブフイードバツクループを形成していることが特徴で
ある。
【００３４】一方、図１２は本発明の更に他の実施例で
あつて、図４または図７のセンスアンプとは異なり、電
源電圧連結用ＰＭＯＳトランジスタ１０９（図４に図示
されている）を具備していない。尚、以上の多数の実施
例の外にも本発明の技術的な範囲内で他の実施例も可能
であることをこの分野の通常の知識をもつものなら容易
に理解しうる。
【００３５】では、本発明の代表的な実施例である図４
のセンスアンプを参照し図５の動作波形図によりその動
作過程を説明する。
【００３６】まず、センスアンプ１００が動作する前に
等化信号（ＥＱ；図５の（Ｃ））が“ロウ”状態にされ
てデータラインの等化回路１２３が動作するので、デー
タライン対１１９，１２０は所定のレベルに等化され
る。ＳＲＡＭである場合、一般的なデータライン等化レ
ベルは殆ど電源電圧レベル（ＶCC）またはその程度のレ
ベルを使用する。前記等化信号（ＥＱ）によつてデータ
ライン対の等化が完了されると、センスアンプ制御信号
（ＳＡＥ；図５の(D) ）が“ハイ”状態にされてセンス
アンプ１００がセンシング動作をし得るようにする。
【００３７】前記第１および第２入力端１０１，１０２
を通じて入つてくる入力信号のレベル中で、第１入力端
１０１のレベルが第２入力端１０２のものに比べて高い
と仮定してみよう。第１入力インバータ１２４の出力は
ますます低レベルの方にいくようになり、第２入力イン
バータ１２５の出力は第１入力インバータ１２４の出力
よりは高い電圧レベルになる。すなわち、前記第１入力
インバータ１２４からはＮＭＯＳトランジスタ１０６が
より多い電流を接地連結用ＮＭＯＳトランジスタ１１５
を通じて接地側に流す。反対に、第２入力インバータ１
２５からはＮＭＯＳトランジスタ１０８が前記ＮＭＯＳ
トランジスタ１０６よりは小さい電流を接地連結用ＮＭ
ＯＳトランジスタ１１５を通じて接地側に流す。
【００３８】このとき、第１出力端１０３の電位が第２
出力端１０４の電位より相対的に低くなるので、ポジテ
イブフイードバツク効果によつて第２インバータ１２７
の出力はもつと“ハイ”状態となる。前記第２インバー
タ１２７の出力は前記第１インバータ１２６の入力にな
るので、第１インバータ１２６の出力はますますもつと
“ロウ”状態となる。結局、第１および第２入力端１０
１，１０２の入力電位が変化するまでは現状態を安定に
維持する。
【００３９】そして、前記第１電圧端１０３の電位が低
くなり第２電圧端１０４の電位が高くなると、第２イン
バータ１２７のＮＭＯＳトランジスタ１１３はターンオ
フされるので、第１および第２インバータ１２６，１２
７を通じて消耗される直流電流の流れは遮断される。そ
して、第１入力端１０１の電位が第２入力端１０２の電
位より低い場合にも同一な効果が得られるのは当然であ
る。
【００４０】前記のような動作によつて、第１および第
２出力端１０３，１０４からは充分に増幅された出力信
号（図５の(E) ）がビツトライン対（またはデータライ
ン対）１１９，１２０にのせられる。
【００４１】図４のセンスアンプによる出力電圧の利得
は、図６のグラフ上における曲線６５で示したように、
入力電圧のレベルが低い場合（約２Ｖ以下）において、
あるいは高い場合（約３Ｖ以上）においても、その利得
曲線が大きな変化を見せないで安定していることが分か
る。
【００４２】図７のセンスアンプは、前述のように第１
および第２インバータ１２６，１２７の接地連結の方式
が異なるようにしたのみで動作過程は前記図４の回路と
同様である。図８のセンスアンプにおいては、入力側に
図４または図７のように第１および第２入力インバータ
１２４，１２５を使用していないが、２個のＮＭＯＳト
ランジスタ１６６および１６７とから構成されたラツチ
回路１７０がポジテイブフイードバツク効果を形成する
ため、安定した出力電圧の利得が求められる。その動作
特性は図６の曲線６５と類似である。
【００４３】すなわち、第１入力端１０１の電位が第２
入力端１０２の電位より高い場合ならば、第１出力端１
６１の電位が第２出力端１６２の電位よりより速く低レ
ベルに落され、前記第１出力端１６１にゲートが接続さ
れたＮＭＯＳトランジスタ１６７をターンオフさせる。
前記第１出力端１６１の電位が低レベルになるので２個
のＰＭＯＳトランジスタ１６４，１６５はターンオンさ
れて、電源電圧（ＶCC）が前記出力端を充電する。ここ
で、第１出力端１６１にドレインが接続されたＰＭＯＳ
トランジスタ１６４はゲートドレイン共通接続型であり
飽和領域で動作するので、第２出力端１６２にドレイン
が接続されたＰＭＯＳトランジスタ１６５より充電動作
が円滑でない。
【００４４】このような理由によつて、第２出力端１６
２の電位は高レベル状態となつてＮＭＯＳトランジスタ
１６６をターンオンすることによつて低レベル（“ロ
ウ”状態）になり、相対的に第２出力端１６２はＮＭＯ
Ｓトランジスタ１６７をターンオフすることにより継続
的に高レベル（“ハイ”状態）を維持する。このように
して、図５の出力電圧(E) が得られる。
【００４５】又、前記ＰＭＯＳトランジスタ１６４は飽
和領域で動作するので、電源電圧からの直流電流は殆ど
なく、他のＰＭＯＳトランジスタ１６５もドレイン側の
電位、すなわち第２出力端１６２の電位が高レベルであ
るのでチヤネル電流を流さないので、全体的に直流電流
の流れによる消費電流を減少させうる。
【００４６】図１０のセンスアンプは、第１入力端１０
１の電位が第２入力端１０２の電位より高い場合を仮定
すると、“ロウ”レベルにある第１出力端１６１と“ハ
イ”レベルにある第２出力端１６２との電位に応答する
ＰＭＯＳトランジスタ１８７および１８４によるポジテ
イブフイードバツク効果を附加させてあるので、出力電
位における応答速度を更に速く改善させることができ
る。
【００４７】すなわち、前記ＰＭＯＳトランジスタ１８
４は第２出力端１６２の電位が“ハイ”状態であるので
ターンオフされ、前記他の１つのＰＭＯＳトランジスタ
１８７は第１出力端１６１の電位が“ロウ”状態である
のでターンオンされて、前記第２出力端１６２の電位を
更に速く電源電圧（ＶCC）レベルに充電させることがで
きる。
【００４８】反対に、第１入力端１０１の電位が第２入
力端１０２の電位より低い場合には、第１出力端１６１
に連結されたＰＭＯＳトランジスタ１８４が前記第１出
力端１６１の電位を速く電源電圧レベルに充電させる。
【００４９】図１１は図８の回路を図９の回路に変更し
た方法と同じ図１０の変更であるので、その動作におい
ては前記図１０と同様であることは、この分野の通常の
知識をもつものなら前述の実施例に関する説明から充分
に理解することができる。図１２はその動作において図
４または図７と同様であるので省略する。
【００５０】以上の多数個の実施例に関する可能な構成
およびそれによる動作に関して記述したが、更に他の実
施例も可能である。
【００５１】
【発明の効果】上述のように、本発明は、半導体メモリ
装置のセンスアンプへの入力信号をＣＭＯＳインバータ
回路を使用して入力することによつて、入力レベルの差
異を感知しうる電圧マージンを大きくすることによつ
て、センスアンプの有効な動作領域を拡張させる効果が
ある。
【００５２】また、本発明は、センスアンプの両出力端
のレベルに応答して安定し利得が大きい出力信号を維持
しうるようにすることによつて、動作速度および電圧利
得が大きくなる利点がある。
【００５３】また、本発明は、センスアンプと連結され
た電源電圧端と接地電圧端との間の直流電流をセンスア
ンプの非動作状態において遮断しうる手段を備えること
によつて、全体的な消費電流を減少させる利点がある。
【図面の簡単な説明】
【図１】従来の基本的な差動感知増幅回路の回路を示す
図である。
【図２】従来例の差動感知増幅回路の回路を示す図であ
る。
【図３】他の従来例の差動感知増幅回路の回路を示す図
である。
【図４】本実施例の差動感知増幅回路の一例を示す図で
ある。
【図５】図４による動作波形を示す図である。
【図６】従来例と本実施例との回路の特性を比較したグ
ラフを示す図である。
【図７】〜
【図１２】本発明の可能な他の実施例の差動感知増幅回
路を示す図である。
【符号の説明】
１００…差動感知増幅回路、１０５，１０７，１０９，
１１０，１１２，１６４，１６５，１８４，１８７…Ｐ
ＭＯＳトランジスタ、１０６，１０８，１１１，１１
３，１１５，１６６〜１６９…ＮＭＯＳトランジスタ、
１２３…等化回路

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 一対の入力信号の微細な電圧差を感知し
    増幅する差動感知増幅回路であつて、 一対の入力信号に各々応答して、前記一対の入力信号の
    電位を含む電位レベルを決定する相互に異なる状態の信
    号を各々出力する一対の第１相補駆動手段と、 前記第１相補駆動手段の出力に各々接続された一対の出
    力端と、 前記一対の出力端との間に接続され、前記第１相補駆動
    手段からの前記相互に異なる状態の出力に各々応答する
    一対の第２相補駆動手段とを備えることを特徴とする差
    動感知増幅回路。
  2. 【請求項２】 前記第１相補駆動手段は少なくとも相互
    に異なる電位領域で動作する２個の直列連結された絶縁
    ゲートトランジスタを備えることを特徴とする請求項１
    記載の差動感知増幅回路。
  3. 【請求項３】 前記一対の第１相補駆動手段は、電源電
    圧端と接地電圧端とに連結され、前記接地電圧端との間
    に所定の制御信号により動作する第１スイツチング手段
    を備えることを特徴とする請求項１記載の差動感知増幅
    回路。
  4. 【請求項４】 前記一対の第１相補駆動手段と前記電源
    電圧端との間に所定の制御信号により動作する第２スイ
    ツチング手段が連結されていることを特徴とする請求項
    １または請求項３記載の差動感知増幅回路。
  5. 【請求項５】 前記一対の第２相補駆動手段の入力と出
    力または出力と入力とは交差して接続され、前記入力と
    出力または出力と入力とが前記一対の出力端に連結され
    ていることを特徴とする請求項１記載の差動感知増幅回
    路。
  6. 【請求項６】 前記一対の第２相補駆動手段は、少なく
    とも相互に異なる電位領域で動作する２個の直列連結さ
    れた絶縁ゲートトランジスタを備えることを特徴とする
    請求項１または請求項５記載の差動感知増幅回路。
  7. 【請求項７】 前記一対の第２相補駆動手段は、電源電
    圧端と接地電圧端との間に連結されていることを特徴と
    する請求項１記載の差動感知増幅回路。
  8. 【請求項８】 第１と第２の一対の出力端をもつ差動感
    知増幅回路であつて、 前記第２出力端と接地電圧端との間に連結されて、前記
    第１出力端の電位に応答して動作する第１プルダウン手
    段と、 前記第１出力端と接地電圧端との間に連結されて、前記
    第２出力端の電位に応答して動作する第２プルダウン手
    段と、を有する正帰還手段を備えることを特徴とする差
    動感知増幅回路。
  9. 【請求項９】 前記第１及び第２プルダウン手段は、Ｎ
    型絶縁ゲート電界効果トランジスタを備えることを特徴
    とする請求項８記載の差動感知増幅回路。
  10. 【請求項１０】 前記電源電圧端と前記第１出力端との
    間にチヤネルが連結され、ゲートが前記第１出力端に接
    続された第１ＰＭＯＳトランジスタと、 前記電源電圧端と前記第２出力端との間にチヤネルが連
    結され、前記第１出力端にゲートが接続された第２ＰＭ
    ＯＳトランジスタと、 前記第１出力端と前記接地電圧端との間にチヤネルが連
    結され、ゲートで外部の入力信号を受ける第１ＮＭＯＳ
    トランジスタと、 前記第２出力端と前記接地電圧端との間にチヤネルが連
    結され、ゲートで外部の他の入力信号を受ける第２ＮＭ
    ＯＳトランジスタとを更に備えることを特徴とする請求
    項８記載の差動感知増幅回路。
  11. 【請求項１１】 前記入力用ＮＭＯＳトランジスタのチ
    ヤネルと前記接地電圧端との間に、所定の制御信号に応
    答して前記チヤネルと前記接地電圧端を連結する手段を
    更に備えることを特徴とする請求項１０記載の差動感知
    増幅回路。
  12. 【請求項１２】 第１および第２出力端をもつ差動感知
    増幅回路であつて、 前記第１出力端および第２出力端と接地電圧端との間に
    連結され、前記第１および第２出力端の電位状態に応答
    する第１帰還手段と、 電源電圧端と前記第１および第２出力端との間に連結さ
    れ、前記第１および第２出力端の電位状態に応答する第
    ２帰還手段とを備えることを特徴とする差動感知増幅回
    路。
  13. 【請求項１３】 前記第１帰還手段は、前記第１出力端
    と前記接地電圧端との間に連結され、前記第２出力端の
    電位状態により動作する第１プルダウン手段と、前記第
    ２出力端と前記接地電圧端との間に連結され、前記第１
    出力端の電位状態により動作する第２プルダウン手段と
    を備えることを特徴とする請求項１２記載の差動感知増
    幅回路。
  14. 【請求項１４】 前記第２帰還手段は、前記電源電圧端
    と前記第１出力端との間に連結され、前記第２出力端の
    電位状態により動作する第１プルアツプ手段と、前記電
    源電圧端と前記第２出力端との間に連結され、前記第１
    出力端の電位状態により動作する第２プルアツプ手段と
    を備えることを特徴とする請求項１２記載の差動感知増
    幅回路。
  15. 【請求項１５】 前記電源電圧端と前記第１出力端と間
    にチヤネルが連結され、ゲートが前記第１出力端に接続
    された第１ＰＭＯＳトランジスタと、 前記電源電圧端と前記第２出力端との間にチヤネルが連
    結され、前記第１出力端にゲートが接続された第２ＰＭ
    ＯＳトランジスタと、 前記第１出力端と前記接地電圧端との間にチヤネルが連
    結され、ゲートで外部の入力信号を受ける第１ＮＭＯＳ
    トランジスタと、 前記第２出力端と前記接地電圧端との間にチヤネルが連
    結され、ゲートで外部の他の入力信号を受ける第２のＮ
    ＭＯＳトランジスタとを更に備えることを特徴とする請
    求項１２記載の差動感知増幅回路。
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