KR100327639B1 - 반도체메모리장치에사용되는래치타입의증폭회로 - Google Patents

Abstract

본 발명의 증폭 회로는 메모리 셀로부터 데이터가 전송되는 제 1 및 제 2 신호선과, 제 1 및 제 2 노드와, 제 1 노드와 제 2 노드사이에 연결된 래치 회로와, 제 1 신호선과 제 1 노드사이에 연결된 제 1 MOS 트랜지스터 및, 제 2 신호선과 제 2 노드사이에 연결된 제 2 MOS 트랜지스터를 구비한다.

Description

반도체 메모리 장치에 사용되는 래치 타입의 증폭 회로{AMPLIFIER CIRCUIT OF LATCH TYPE WHICH IS USED FOR SEMICONDUCTOR MEMORY DEVICE}

본 발명은 증폭 회로에 관한 것이며, 특히, 반도체 메모리 장치에 대한 작은 진폭 전압 신호를 증폭하기 위한 전위차 증폭 회로에 관한 것이다.

반도체 장치에 사용되는 감지 증폭기는 그의 목적에 따라 여러 종류가 존재하지만, 스태틱 랜덤 액세스 메모리 (SRAM) 의 예가 고속 수행에 중점을 둔 감지 증폭기로서 여기에 도시되어 있다. SRAM 의 감지 증폭 회로로서, 또한, 입력의 진폭에 따라 일정하게 출력을 증폭시키면서, 출력이 발생하는 스태틱 타입과, 출력 전압 변동이 입력 진폭으로부터의 증폭 동작으로 피드백되는 래치 타입이 있다.

스태틱 타입의 종래의 회로가 도 10 에 도시되어 있다. 메모리 셀은 복수의 워드선과 디짓선 쌍 (미도시) 의 매트릭스의 교차점에 배치된다. 이러한 복수의 디짓선들중에 선택된 신호들만을 버스선 B 및 BB 에 전송하기 위한 스위치 회로가 모든 디짓선 쌍 (미도시) 에 제공된다. 이러한 버스선 B 및 BB 의 신호는제 1 감지 증폭기 제 1 SA 에 입력된다. 제 1 증폭기 제 1 SA 의 출력 C 및 CB 은 제 2 감지 증폭기 제 2 SA 에 입력된다. 증폭기 제 2 SA 의 출력 S 및 SB 는 감지 증폭기 출력이 된다. 감지 증폭기 제 1 SA에서, n 타입 MOS 트랜지스터 (nMOS) M101 및 M102 는 게이트 입력이 버스선 B 및 BB 에 접속되며, 소오스 단자는 공통으로 위치되고, 각각의 드레인 단자는 출력 C 및 CB 에 접속된다. 온 상태의 P 타입 MOS 트랜지스터 (pMOS) M104 및 M105 는 nMOS M101 및 M102 의 각각의 드레인과 가장 높은 전원 전위 (VCC) 사이에 제공된다. nMOS M103 은 nMOS M101 및 M102 의 공통 소오스 단자와 가장 낮은 전원 전압 (GND) 사이에 접속되고, 신호 SE1 는 nMOS M103 의 게이트에 입력되어 차동 증폭기를 활성화시킨다. 감지 증폭기 제 2 SA 는 출력 C 및 CB 이 그의 입력으로 접속된 감지 증폭기이다, 이러한 타입은 감지증폭기 제 1 SA 와 유사한 차동 증폭기, 전류 미러 타입등과 같이 다양하며, 감지 증폭기 제 2 SA 는 복수의 단에서 접속된 이러한 타입으로 또한 구성된다. 신호 SE2 는 감지 증폭기 제 2 SA를 활성화시킨다. 이러한 증폭기 제 2 SA 에 의해 증폭된 신호는 출력 버퍼 회로 (미도시) 로 전송되어 판독 데이터로서 출력된다.

다음으로, 이 회로의 동작이 설명된다. 선택된 메모리 셀이 디짓선 쌍중의 어느 하나로부터 전류를 유도하기 때문에, 하나의 디짓선의 전위는 이러한 전류를 방전함으로써 떨어지고 디짓선 쌍사이에 전위차가 생성된다. 이 전위차는 버스선 B 및 BB 에 디코드 신호에 의해 선택된 스위치 소자를 통해 전송된다. 디짓선의 전위의 진폭은 버스선 B 및 BB 에 전송된다. 디짓선이 큰 용량을 갖기 때문에 전위차가 커지기 위해 많은 시간이 소요된다. 버스선 B 와 BB 사이의 전위의 느린 불균형은 감지 증폭기 제 1 SA 의 nMOS M101 및 M102 의 게이트에 들어간다. 차동 증폭기 제 1 SA 는 버스선 B 와 BB 사이의 전위차가 완전히 증가될때의 시점에서 신호 SE1 에 의해 턴온된다. 트랜지스터 M101 과 M102 의 성능의 차이가 고려될 때에도, 안정한 동작을 수행하기 위하여 거의 100mv 의 전위차가 필요하다. nMOS M101 및 M102 의 게이트 전압차는 그의 트랜지스터 성능의 차이를 발생시키므로, 그의 드레인 전류의 차를 발생시킨다. 그러므로, 부하로서 pMOS M104 및 M105를 기준으로 한 전압 강하의 차가 생성된다. 이러한 전위차는 출력 C 및 CB 의 전압 증폭량을 보여준다. 감지 증폭기 제 1 SA 는 nMOS M101 및 M102 중의 어느 하나도 턴오프 상태가 되게 하지 않는다. 이것이 로우측의 nMOS 가 버스선 B 및 BB 의 신호가 큰 진폭을 나타낼 때 오프 상태가 되더라도, 신호가 이 시간 지점에서 지연될 때 큰 이득에 의해 판독 속도가 지연되는 이유이다. 그러므로, 출력 C 및 CB 는 거의 0.2 에서 1V 까지의 진폭으로 남아있다. 신호 S 및 SB 는 감지 증폭기 제 2 SA 의 신호를 또한 증폭시킴으로서 전원 전위에 가까운 진폭을 갖는다. 감지 증폭기 제 2 SA 가 출력 C 와 CB 사이의 전압차가 감지 증폭기 제 2 SA 가 충분히 동작할 만큼 커진후에 활성화되던지 감지 증폭기 제 2 SA 가 신호 SE1 과 동시에 턴온되던지는 문제가 되지 않는다.

래치 타입의 제 2 종래의 예가 도 11 에 도시되어 있다. 제 1 종래의 예와 동일한 방식으로 메모리 셀로부터 데이터가 전송되는 버스선 B 및 BB 는 두 개의 인버터를 형성하는 pMOS M111, nMOS M113 및 pMOS M112, nMOS M114 의 입력에접속되고, 이러한 인버터의 출력은 반전 버스선 B 및 BB 에 각각 접속된다. nMOS M116 은 nMOS M113 및 M114 의 공통 소오스와 접지 전원 GND 사이에 삽입되고 감지 증폭기 활성 신호 SE 가 입력된다. pMOS M115 는 pMOS M111 및 M112 의 공통 소오스와 전원 VCC 사이에 삽입되고 감지 증폭기 활성 신호 SE 가 입력된다. pMOS M117 과 M118 은 버스선 B 및 BB 와 VCC 사이에 배치되어 감지 증폭기가 비활성화될 때 동일한 전위에서 버스선 B 및 BB를 프리차지한다. pMOS M119 는 버스선 B 및 BB 사이에 삽입된다. 프리차지 신호 PB 는 PMOS M117, M118 및 M119 의 게이트에 입력된다. 버스선 B 및 BB 는 입력 신호를 공급하지만, 감지 증폭기가 활성화될 때 출력 신호 S 및 SB 로서 또한 동작한다.

이 동작이 설명된다. pMOS M117에서 M119 까지는 버스선 B 및 BB을 동일한 전위로 만들기 위한 등화 동작과, 버스선 B 및 BB을 VCC 전위로 고정하기 위한 프리차지 동작을 수행한다. 동작이 정지되기전의 상태에서 버스선 B 및 BB을 완전히 한 상태로 리셋하거나 등화시키는 것이 필요한다. 이는 신호가 판독되는 감지 증폭기의 동작 이득이 이전의 판독 데이터에 의한 오프셋 전위가 남아있을 때 감소되는 이유 때문이다. 프리차지 신호 PB 는 pMOS M117에서 M119를 턴오프하기 위해 하이레벨이 된다. 워드선이 선택되고 제 1 종래의 예와 유사하게 디짓선들사이에 전위차가 발생되기 시작할 때, 이러한 버스선 B 와 BB 사이에 전위차가 나타난다. 버스선 B 및 BB 의 신호가 감지 증폭기가 동작될 수 있는 범위 (거의 100 mV) 까지 증가될 때의 시점에서 pMOS M115 와 nMOS M116을 턴온시키기 위하여 감지 증폭기 활성 신호 SE 는 하이 레벨이 된다. M111 과 M113 에 의한 CMOS 인버터와M112 와 M114 에 의한 CMOS 인버터는 플립플롭 동작을 수행하기 위해 턴온된다. pMOS M111 과 M112 는 이러한 인버터의 입력 전위가 VCC 부근에서 하이이기 때문에 턴온되지 않더라도, 게이트 전압의 전위차는 각각의 nMOS M113 과 M114 가 온 상태에 있기 때문에 M113 과 M114 의 온 성능에서 차이를 발생시키므로, 버스선 B 및 BB에서 하이측으로부터 작은 전류를 유도하고 로우측으로부터 큰 전류를 유도한다. 버스선 B 및 BB 의 전위는 강하하는 동안, 전위차를 증가시키고, pMOS M111 과 M112 가 턴온될 수 있는 범위로 전위가 떨어질 때, pMOS M111 과 M112 에 의한 피드백이 공급되기 시작하고 하이측상의 버스선은 VCC 로 상승된다. 그러므로, 전위는 논리 연산을 가능하게 하는 출력 레벨에 있는 출력 S 와 SB 로서 사용될 수 있는 레벨까지 결과적으로 유도된다. 이는 증폭 동작의 제 1 데이터가 버스선 B 및 BB 사이의 전위차라는 이유 때문이지만, 그후에 증폭을 계속하는 동작은 감지 증폭기 자체가 출력 신호를 입력으로 피드백시키고, 간단히 말해서, 래치 동작이 발생됨으로써 수행된다.

제 1 종래의 예와 제 2 종래의 예가 서로 결합되어 있는 예가 있으며, 제품 설계에 최적화가 채택된다. 또한, 이러한 회로 예는 예를 들면, 일본 특개평 제 6-84376 호 (본 발명에서는 감지 증폭기를 턴온하기 위하여 타이밍의 최적화를 위한 회로 시스템에 주목되고 있지만, 감지 증폭기 자체의 기본 구조가 목적이다) 와 1989년 10월의, Solid-State Circuit 의 IEEE 저널, 24권, No. 5, 1219-1224 쪽에 개시되어 있다.

상기 언급된 종래의 예의 회로에서 감지 증폭기를 활성화시키고 옳은 데이터를 고속으로 출력하기 위하여, 차동 증폭기를 형성하는 한쌍의 트랜지스터사이에 존재하는 특성 분산량 (불균형) 이 문제가 된다.

제 1 종래의 예에서, 감지 증폭기 입력의 진폭이 작을 때, 옳은 출력 데이터는 데이터를 반전시키는 데에 치우친 불균형이 차동 증폭기의 nMOS 또는 부하 pMOS에 존재하면 제거된다. 이 경우에, 충분한 진폭 신호가 감지 증폭기 제 1 SA 의 출력에서 출력되지 않기 때문에, 전체 감지 증폭기에 옳은 데이터가 출력되지 않는다. 감지 증폭기로의 입력 진폭이 시간의 경과와 함께 커질 때, 불균형 양은 충분히 제거되고 옳은 데이터가 출력되지만, 판독 속도는 그때까지의 시간 기간만큼 지연된다. 이 불균형에 의한 영향은 또한 감지 증폭기 제 2 SA내의 진폭 회로에서 존재하고, 그후에, 다음 단에 있는 감지 증폭기가 또한 이전의 단에 있는 감지 증폭기의 불균형을 증폭시키기 때문에 감지 증폭기의 불균형에 의한 영향은 전체 감지 증폭 회로에 있어서 또한 현저하게 된다. 출력 신호는 이 종래의 예에서 입력으로 피드백되지 않기 때문에, 판독 속도는 입력 진폭이 증가되는 시점과 불균형양에 의한 상대적인 크기에 따라 결정된다. 동작시, 속도 지연이 발생되더라도, 옳은 데이터가 출력되지 않는 경우는 발생하지 않는다. 이는 감지 증폭기 제 1 SA 의 차동 증폭기를 형성하는 nMOS M101 및 M102 의 게이트 전압차가 이러한 nMOS 자체와, 부하가 되는 pMOS M104 및 M105 의 쌍 트랜지스터사이의 불균형을 제거하는 판독 속도를 결정한다.

제 2 종래의 예에서, 입력 진폭이 감지 증폭기의 불균형양이 극복되는 범위까지 커질때의 시점에서 감지 증폭기를 활성화시킴으로써 옳은 데이터가 출력된다. 불균형량이 입력 진폭이상이면, 틀린 데이터를 출력하기 시작하는 현상이 발생하고, 또한, 래치 시스템의 특성인 출력으로부터의 피드백이 공급되고, 틀린 데이터가 계속해서 증폭된다. 그러므로, 틀린 데이터가 피드백 루프로 들어가면, 옳은 데이터가 완전히 사라져 기능불량을 유발한다. 그러므로, 전술한 경우가 발생하지 않도록 감지 데이터의 활성 타이밍을 조절할 필요가 있다. 버스선 B 및 BB 의 전위는 VCC 부근에서 높기 때문에, 래치 회로의 nMOS 측상의 트랜지스터만이 활성화된 초기 상태에서 턴온될 수 있으며, nMOS 차동 증폭기 시스템은 제 1 종래의 예와 유사하게 제조된다. 즉, 게이트 전압차가 nMOS 자체의 불균형을 제거한다는 사실이 감지 증폭기 활성화의 타이밍을 결정한다.

각각의 예에서 적용될 수 있는 것은 제 1 단에 있는 감지 증폭기를 형성하는 nMOS 차동 증폭기의 게이트 전압차가 고속의 성능을 방해하는 주요 요소중의 하나를 초래하는 감지 증폭기 자체를 형성하는 쌍 트랜지스터의 불균형양을 능가할때까지 옳은 데이터가 판독될 수 없다는 것이다. 또한, 이러한 지연 부분으로 인한 고속 분산이 크기 때문에, 현재 상태는 복수의 단에 의한 감지 증폭기 시스템이 채택되며, 제 1 단에 있는 불충분한 증폭 부분은 제 2 단과 그 이후에서 보상된다. 그러므로, 감지 증폭기의 영역이 증가되는 문제가 발생된다. 이는 다수의 비트 형성이 진행되고 있는 현재의 반도체 메모리에서 더욱더 심각한 문제가 된다.

본 발명의 목적은 개선된 증폭 효과를 가지고, 쌍 트랜지스터사이의 불균형에 대항하며, 고속으로 동작하는 증폭 회로를 제공하는 것이다.

본 발명의 증폭 회로는 메모리 셀로부터 데이터가 전송된 제 1 및 제 2 신호선과, 제 1 및 제 2 노드와, 제 1 노드와 제 2 노드사이에 연결된 래치 회로와, 제 1 신호선과 제 1 노드사이에 연결된 제 1 MOS 트랜지스터 및, 제 2 신호선과 제 2 노드사이에 연결된 제 2 MOS 트랜지스터를 구비한다.

도 1 은 본 발명의 실시예 1 의 감지 증폭기와 메모리 회로의 회로도.

도 2 는 실시예 1 및 종래의 예에서 감지 증폭기의 동작 전압 파형도.

도 3 은 실시예 1 및 종래의 예의 감지 증폭기에 대한 트랜지스터 성능에서 판독 속도와 편차 사이의 관계를 도시한 도면.

도 4 는 본 발명의 실시예 2 에 따른 감지 증폭기의 회로도.

도 5 는 본 발명의 실시예 3 에 따른 감지 증폭기의 회로도.

도 6 은 본 발명의 실시예 4 에 따른 감지 증폭기의 회로도.

도 7 은 본 발명의 실시예 5 예 따른 감지 증폭기의 회로도.

도 8 은 본 발명의 실시예 6 에 따른 감지 증폭기의 회로도.

도 9 는 본 발명의 실시예 7 에 따른 감지 증폭기의 회로도.

도 10 은 제 1 종래의 예를 도시한 감지 증폭기의 회로도.

도 11 은 제 2 종래의 예를 도시한 감지 증폭기의 회로도.

*도면의 주요부분에 대한 부호의 설명*

CELL : 메모리 셀 WL : 워드선

D, DB : 디짓선 쌍 Y1∼Yj : 선택 신호

B, BB : 버스선 M1∼119 : MOS 트랜지스터

S, SB : 출력 신호 SA : 감지 증폭기

SE, SE1, SE2 : 제어 신호 BUFF1, BUFF2 : 버퍼 회로

INV1, INV2, INV3, INV4 : 반전 버퍼

PD, PB, PS : 제어 신호 RB : 판독 버스선

OUTB : 출력 버퍼 회로

이제 도 1을 참조로, 본 발명의 실시예 1 에 따른 감지 증폭기와 메모리 블록에 대해 설명한다.

메모리 셀은 복수의 워드선 WL 및 디짓선 쌍 D 및 DB 의 매트릭스에서 교차점에서 배치된다. 이러한 복수의 디짓선 D 및 DB 로부터 버스선 B 및 BB 까지 선택된 신호들만을 전송하기 위한 스위치 회로인 pMOS M11 및 M21, M12 및 M22, ... , M1j 및 M2j 는 모든 디짓선 쌍 D 및 DB에서 제공된다. 선택 신호 Y1, Y2, ... , Yj 는 이러한 pMOS M11 및 M21, M12 및 M22, ..., M1j 및 M2j 의 게이트에 각각 입력된다. 전위를 고정시키기 위해 트랜지스터를 프리차지하는 pMOS M31 및 M41, M31 및 M42, ... , M3j 및 M4j 는 각각의 디짓선쌍 D 및 DB 에 또한 접속되며, 제어 신호 PD 는 그의 공통 게이트에 입력된다. 이러한 버스선 B 및 BB 의 신호는 감지 증폭기 SA 에 입력된다. 버스선 B 및 BB 의 신호는 pMOS M1 및 M2 의 소오스에 각각 입력된다. pMOS M1 및 M2 의 드레인은 신호선 S 및 SB 에 각각 입력된다. 신호선 S 및 SB 의 신호는 pMOS M4 및 nMOS M6 으로 이루어진 CMOS 인버터와 pMOS M3 및 nMOS M5 로 이루어진 CMOS 인버터에 각각 입력된다. pMOS M3 및 nMOS M5 의 드레인은 노드 N1 에 접속된다. pMOS M4 및 nMOS M6 의 드레인은 노드 N2에 접속된다. CMOS 인버터의 출력이 동시에 신호선 S 및 SB 에 피드백 접속되는 래치 구조가 형성된다. nMOS M7 는 nMOS M5 및 M6 의 공통 소오스 단자 또는 노드 N3 와 가장 낮은 전원 전위 (GND) 사이에 접속되고, 제어 신호 SE1 는 그의 게이트에 입력된다. 다른 제어 신호 SE2 는 pMOS M1 및 M2 의 게이트와 pMOS M3 및 M4 의 공통 소오스 단자 또는 노드 N4 에 직접 접속된다. 신호선 S 은 풀다운 구동 nMOS M9 의 게이트에 버퍼 회로로서 인버터 BUFF2를 통해접속되고, 신호선 SB 은 또한 풀업 구동 pMOS M8 의 게이트에 인버터 (2) 의 단에서 BUFF1을 통해 버퍼 회로로서 풀업 구동 pMOS M8 의 게이트에 접속된다. pMOS M8 와 nMOS M9 는 서로 인버터 접속되고, 판독 버스선 RB 은 드레인 출력에 접속된다. 판독 버스선에 접속된 복수의 감지 증폭기 SA 로부터 선택된 신호는 판독 버스선 RB을 통해 출력 버퍼 회로 OUTB 에 입력되고, 판독 정보로서 출력 단자 Dout 로부터 최종적으로 출력된다. 여기서, pMOS M1 및 M2 는 제 1 MOS 트랜지스터 쌍을 형성하고, nMOS M5 및 M6 은 제 2 MOS 트랜지스터 쌍을 형성하며, pMOS M3 및 M4 는 제 3 MOS 트랜지스터 쌍을 형성한다.

다음으로, 이 회로의 동작이 전위 파형을 도시한 도 2를 참조로 설명된다. 워드선 WL 에 의해 선택된 메모리 셀 CELL 이 디짓선 D 및 DB 중의 어느하나로부터 전류를 유도하기 때문에, 하나의 디짓선의 전위는 이 전류를 방전함으로써 강하하고, 한쌍을 형성하는 디짓선들사이에서 전위차가 생성된다. "0" 과 "1"의 데이터는 이러한 다른 전위의 위상과 구별되지만, 큰 부하 용량이 오프상태에서도 부여되기 때문에, 수백에서 수천의 메모리셀이 디짓선에 접속된다. 그러므로, 전위차가 떨어질때의 시간 상수는 매우 크며, 이는 전위의 완만한 불균형을 초래한다. 셀 데이터가 판독되기 전에 디짓선 D 및 DB을 동일 전위로 고정시킬 필요가 있기 때문에, 제어 신호 PD 는 로우 레벨에 있으며, pMOS M31 및 M41 은 온 상태에 있다. 디짓선 D 및 DB 는 가장 높은 전원 전위 (VCC) 로 프리차지되고, 제어 신호PD 는 워드선 WL 이 선택될 때 하이레벨로 되고, 이러한 프리차지 트랜지스터는 턴오프된다. 선택 신호 Y1에서 Yj 까지중에 선택된 스위치 회로만이 턴온되면, 예를 들면, 선택 신호 Y1 이 선택되고, pMOS M11 및 M21 만이 턴온될 때, 디짓선 D 및 DB 의 전위차 정보는 버스선 B 및 BB 로 전송된다. 오프 상태인 스위치 트랜지스터 M12에서 M1j 까지와 M22에서 M2j 까지는 버스선 B 및 BB 에 접속된다. 그러나, 부하 용량은 디짓선 D 및 DB 와 비교하여 전체적으로 작기 때문에, 디짓선 D 및 DB 의 전위 변화는 지연이 거의 없이 버스선 B 및 BB 에 전송되고, 감지 증폭기 SA 에 입력된다. 제어 신호 SE1 및 SE2 모두가 버스선 B 및 BB 의 전압이 완전히 증가되지 않았을때의 시간 (to에서 t1까지) 동안 로우 레벨에 있기 때문에, 감지 증폭기 SA 는 활성화되지 않지만, pMOS M1 및 M2 는 온상태이다. 버스선 B 및 BB 의 신호는 이 신호들이 트랜지스터 M1 및 M2를 통과할 때, 신호선 S 및 SB 에 전송되고, 전위차는 디짓선 시간 상수에 따라 느리게 커진다. 거의 100 mV 의 충분한값이 예를 들면 감지 증폭기 SA 에 입력된 전위차로서 도달할 때의 시점 (t1)에서, 제어 신호 SE1 만이 하이 레벨에 먼저 도달한다. 그후에, nMOS M7 은 턴온되고, nMOS M5 및 M6 에 의한 차동 증폭 회로는 신호선 S 및 SB 에 접속된다. 신호선 S 및 SB 이 시간 t1 의 지점에서 nMOS M5 및 M6 의 게이트에 입력되기 때문에, 이 입력 전압차가 게이트 전압차로서 nMOS M5 와 M6 사이에 존재하여, 전류 캐이퍼빌리티 차이를 생성시킨다. 또한, pMOS M1 및 M2 가 또한 온상태에 있기 때문에, 게이트 전압차는 버스선 B 와 BB 사이의 전위차와 함께 수신되어, 전류 캐이퍼빌리티 차이를 생성시킨다. 예를 들면, 도면에 도시된 바와 같이, 버스선 B 이 하이이고 버스선 BB 이 로우일 때, pMOS M1 및 nMOS M6 의 전류 캐이퍼빌리티는 높아지고, pMOS M2 와 nMOS M5 의 전류 캐이퍼빌리티는 낮아진다. 이때, pMOS M1 과 pMOS M2 의 소오스 전위사이에 차이가 있기 때문에, pMOS M2 의 한계 전압 또는 한계값은 역바이어스 효과에 의해 pMOS M1 의 한계값보다 높게 바뀌고, pMOS M1 의 임피던스는 pMOS M2 의 임피던스보다 낮게 바뀌며, pMOS M1 의 전류 캐이퍼빌리티는 pMOS M2 의 전류 캐이퍼빌리티보다 더 크게 되어, 이러한 pMOS M1 과 M2 사이의 캐이퍼빌리티 차이는 더욱 현저하게 된다. 신호선 S 와 SB 의 전위는 이 방전 전류 버스에 의해 떨어지지만, 신호선 S 의 전위가 완만하게 변화하고 신호선 SB 의 전위가 빠르게 변화하기 때문에, 두 지점사이의 전위차는 커진다. 그러므로, 종래의 예의 회로가 nMOS 의 게이트 전압차만으로 초기 증폭이 수행되었던 것에 비해 증폭 효과에 있어서 큰 이득을 갖는 것이 명백하다. 신호선 S 와 SB 사이의 전위차가 충분히 크고 (0.3에서 0.5V), 로우측상의 신호선 SB 의 전압이 동시에 pMOS 의 한계 전압보다 충분히 낮게 (VCC-1V 또는 그이하) 되는 시점 t2에서, 신호선 SE2 는 하이 레벨이 된다. 그 다음에, 전송 소자 M1 및 M2 는 턴오프되고 pMOS 의 차동 증폭 회로 (pMOS M3 및 M4) 는 턴온되지만, 충분한 전위차를 가진 신호 S 및 SB 가 게이트 입력에서 이 래치 회로에 입력되기 때문에, pMOS M3 는 충분히 턴온되고, pMOS M4 는 거의 오프상태가 된다. 그 다음에, 신호선 S 은 VCC 로 개방되고 신호선 SB 은 GND 로 빠르게 개방되어, 증폭 동작이 완료된다. 신호선 S 및 SB 이 감지 증폭기 SA 가 활성화되기 전에 VCC 부근에서 높은 전위를 나타내기 때문에, 버퍼 BUFF2 의 출력은 로우가 되고, PB 구동 트랜지스터 M8 및 M9 는 턴오프되며, 감지 증폭기 SA 의 출력은 하이 임피던스 상태가 된다. 신호선 S 및 SB 중의 하나는 감지 증폭기 SA 가 활성화된 후에 로우가 되기 때문에, pMOS M8 또는 nMOS M9 는 이에 따라 턴온되고, 판독 버스선 RB 에 데이터를 출력한다. 이때, 다른 감지 증폭기 SA 는 감지 증폭기가 활성화되지 않는다면 출력 단자에서 하이 임피던스로 유지되기 때문에, 선택된 감지 증폭기 SA 의 신호는 출력 버퍼 OUTB를 통해 판독된다.

감지 증폭기에서 고속을 성취하기 위한 지점이 설명된다. 신호 S 및 SB 의 하강 속도를 증가시키기 위해 pMOS M1 및 M2 의 임피던스를 먼저 설정하는 것이 바람직하며, pMOS M1 및 M2 의 임피던스는 쌍 트랜지스터의 상대 분산을 감소시키는 방법에 의해 증가된다. 예를 들면, pMOS 자체의 최소한의 불균형 량에 영향을 받지 않고 증폭 효과를 얻을수 있다. 당연히, 버스선 B 및 BB 의 신호를 시점 t1 전의 상태에서 신호선 S 및 SB 에 전송하기 위한 지연 시간이 트랜지스터 캐이퍼빌리티가 매우 낮을 때 증가되기 때문에, 적당한 캐이퍼빌리티를 설정할 필요가 있다. 또다른 지점은 신호선 S 및 SB 의 단자 성능을 가능한 작게 만들고 시점 t1이후에 신호선 S 와 SB 사이의 전위의 분산을 개선시키며, 이는 t1에서 t2 까지의 시간과 데이터가 판독 버스선 RB 에 출력될때까지의 t2 로부터 지연 시간을 단축시키는 데에 효과적이다. 그러므로, 신호선 S 및 SB 는 큰 RB 구동 트랜지스터 M8 및 M9 의 게이트에 직접 입력되지 않지만, 버퍼 회로 BUFF1 및 BUFF2 가 삽입된다. 또한, 이러한 구동 트랜지스터 M8 및 M9 는 하이 및 로우 출력과 다른 하이 임피던스 상태를 실현해야 하기 때문에, 이 3 상태 논리 회로가 이 버퍼 회로내에 논리회로로서 정상적으로 넣어진다. 그러나, 입력 용량은 버퍼 회로를 인버터로부터 NAND 또는 NOR 과 같은 논리 회로로 바꿈으로써 증가되어, 신호선 S 및 SB 의 용량의 증가로 귀결된다. 그래서, 상기의 문제를 피하기 위해, 신호선 S 및 SB 의 단자 용량의 감소는 신호선 S 및 SB 모두가 감지 증폭기의 비활성화의 시간에서 하이 상태를 나타내는 논리 구조를 사용하고 논리 회로를 생략함으로써 이루어진다. 게다가, 감지 증폭기 SA 의 비활성화 신호인 제어 신호 SE1 및 SE2 는 동기 메모리 회로의 경우에 외부 입력 클록으로부터 쉽게 발생될 수 있으며, 동기 메모리 회로의 경우에 어드레스 변화에 따라 판독 동작의 시작을 감지하기 위한 어드레스 변화 검출 회로 (ATD) 에 의해 쉽게 발생될 수 있다.

도 3 은 본 실시예의 회로와 종래의 예의 회로에서 감지 증폭기를 형성하는 쌍 트랜지스터사이의 기능 불균형양에 대해 감지 증폭 활성화로부터 판독 버스 출력까지의 지연시간의 의존도를 도시한다. 1 Mbit 의 고속 SRAM의 감지 증폭 시스템이 취하는 데이터가 있으며, 실시예 1 의 회로와 동일한 조건이 제 1 및 제 2 종래의 예에서 감지 증폭기가 있는 회로와 없는 회로에 대해 취해진다. 제 1 종래의 예에서 감지 증폭기의 단의 수가 더 많기 때문에, 불균형이 존재하지 않는 상태에서도 속도는 다른 회로보다 느리지만, 지연의 방식은 불균형의 증가에 반해 일정하다. 이는 입력 진폭이 감지 증폭기 제 1 SA 내에 포함된 불균형 양을 제거할때의 시간에 의해 지연이 결정되는 이유 때문이며, 입력 진폭이 시간에 대해 거의 일정한 비율로 증가되는 특성을 반영한다. 제 2 종래의 예에서, 고속 동작은 불균형이 포함되지 않은 이상적인 상태에서 래치 회로의 효과에 의해 하나의 단에 있는 회로로 수행되지만, 불균형 양이 5% 에 접근할 때 불균형에 의한 영향이 증폭되기 때문에, 지연은 빠르게 시작되어, 기능불량을 초래한다. 이에 대응하여, 본 실시예는 거의 10% 의 불균형양에서도 지연이 거의 발생되지 않지만, 불균형량이 거의 15%에 도달할 때 갑작스런 지연이 나타나기 시작한다. 이 회로가 래치 타입으로 형성되기 때문에, 지연이 시작되는 방식은 제 2 종래의 예와 유사하지만, 입력 진폭을 증폭하는 증폭기 캐이퍼빌리티가 높기 때문에, 불균형에 의한 영향을 제거하는 범위는 넓어진다. 실제 메모리 회로가 고려될 때, 불균형에 의한 분산량은 제조 환경과 설계 패턴에 따라 변화하며, 이는 이상적인 0% 가 아니라, 거의 몇 %에서 10% 의 값이 예상된다. 그러므로, 본 발명의 고속 SRAM 의 설계에서, 제 1 종래의 예 또는 제 1 및 제 2 종래의 예의 결합이 위험성있는 제 2 종래의 예에서 변화량 매우 크기 때문에 속도가 느려지더라도 많은 경우에 사용된다. 이에 대응하여, 충분히 안정한 범위가 본 실시예에서 적응되기 때문에, 불균형에 의한 지연이 거의 발생되지 않는 고속 동작이 실현될 수 있다. 또한, 본 실시예는 래치 타입의 하나의 단이기 때문에, 소자들의 수가 적고 또한 설계 영역의 감소에 효과적이다.

따라서, 본 발명은 pMOS 트랜지스터의 전송 소자가 제 1 단에서 감지 증폭회로의 래치 시스템의 nMOS 차동 증폭기의 게이트 입력 단자의 측상에 제공되고, 이러한 전송 소자는 nMOS 차동 증폭기가 턴온되고 잠시 후에 턴오프된다. 이 제어 신호 시간차는 차동 증폭기를 형성하는 nMOS 의 게이트 전압차가 완전히 증가할 때 의 시점에서 생성된다. 또한, 증폭은 이 래치 시스템의 차동 증폭기 형태에서 nMOS 에 부가적으로 병렬로 pMOS를 접속함으로써 하나의 단에서 증폭이 완료되기 때문에, 상기 설명된 제어 신호의 시간차는 pMOS 차동 증폭기가 턴온될 수 있을 때 입력 전압이 게이트 전압 또는 그이하로 떨어질때까지 대기하기 위한 목적을 갖는다. 입력 진폭에 해당하는 게이트 전압차는 전송 소자인 pMOS 트랜지스터에 상기와 같이 공급되기 때문에, 감지 증폭기의 증폭 효과를 증가시키고, 불균형에 대항하는 회로 동작을 실현하는 것이 가능하다. 또한, 전송 소자를 최적 시간에서 분리시킴으로써, 감지 증폭기의 용량을 경감하는 것이 가능하기 때문에, 래치 타입 감지 증폭기로서 하나의 단에서의 감지 동작이 또한 고속으로 실현될 수 있다.

본 발명의 실시예 2 에 따른 감지 증폭기의 회로도가 도 4 에 도시되어 있다. 본 예에서, 제어 신호 SE2 에 의해 제어되는 소자들은 전송 pMOS M1 및 M2 뿐이며, 래치 회로의 피드백이 제공되는 pMOS M3 및 M4 의 소오스는 VCC 로 고정된다. B 및 BB 전위가 감지 증폭기가 비활성 상태일 때 VCC 이기 때문에, 이러한 pMOS M3 및 M4 는 오프 상태이다. 판독 상태가 될 때, 같은 전위에 있는 버스선 B 및 BB 의 신호와 신호 S 및 SB에서 전위차가 발생되지만, 전위가 "VCC-pMOS 한계값" 의 범위이내 또는 그이상일 때, 이러한 pMOS M3 및 M4 는 오프상태로 유지될 수 있다. 그 다음에, 제어 신호 SE1 는 하이가 되고 감지 증폭기는 신호 S 및 SB의 전압이 빠르게 강하될 때 활성화되고 턴온된다. 그 다음에, 실시예 1 과 유사한 온/오프 동작이 가능하다. 이렇게 함으로써, 제어 신호 SE2 에 의해 구동된 부하는 큰 이득에 의해 감소되어, 작은 크기의 제어 회로가 성취되고 전류 소비를 감소되는 효과를 갖는다. 그러나, pMOS M3 및 M4 가 턴온되는 타이밍은 트랜지스터의 한계값에 따라 다르기 때문에, 제조시 분산을 포함하여 타이밍이 적당하게 얻어질 수 있는지 아닌지를 주의깊게 보장할 필요가 있다.

본 발명의 실시예 3 에 따른 감지 증폭기의 회로도가 도 5 에 도시되어 있다. 이 예는 감지 증폭기로부터 요구되는 시간이 턴오프될 때 다음 판독 동작이 시작될때까지 동작 주파수로서 중요시되는 카운터측정이 더 높게 되는 경우, 즉, 복귀 시간이 짧아지는 경우를 나타낸다. 감지 증폭기의 복귀 동작의 속도를 높게 하기 위해, 프리차지 트랜지스터 M51에서 M53 까지와 등화 트랜지스터 M54에서 M56 까지가 버스선 B 와 BB 사이와 신호선 S 와 SB 사이에 각각 설치되고, 게이트 제어 신호는 PB 와 PS 로 설정된다. 이는 버스선 B 및 BB을 프리차지하기 위한 트랜지스터 M51에서 M53 까지가 제 2 종래의 예의 회로에서의 트랜지스터와 유사하다는 이유 때문이며, 판독 동작이 시작되기 전에 이러한 버스선 B 및 BB을 완전히 같은 전위로 설정할 필요가 있다. 본 예에서 부가되는 트랜지스터 M54에서 M56까지는 신호선 S 및 SB을 프리차지하기 위한 회로이다. 그의 노드 전위가 복귀의 시간에서 전송 소자 M1 및 M2 에 의해 버스선 B 및 BB 의 전위, 간단히, VCC 까지 상승되더라도, 버스선 B 및 BB 의 복귀로부터 전송 소자의 낮은 전송 캐이퍼빌리티때문에 지연이 발생된다. 캐이퍼빌리티가 전송 pMOS에서 디짓선의 시간 상수에적합하게 아래로 좁아지기 때문에, 증폭기 캐이퍼빌리티는 전송 pMOS 의 캐이퍼빌리티가 증가될 때 낮아진다. 그러므로, 복귀용 소자를 제공하고 감지 증폭기가 비활성화된 후에 이 소자를 즉시 턴온하는 것이 효과적이다.

본 발명의 실시예 4 에 따른 감지 증폭기의 회로도가 도 6 에 도시되어 있다. 본 예에서, 배선의 수 또는 제어 신호 발생 부분을 단순화하기 하기 위하여 감지 증폭기 SA를 제어하기 위한 신호선중의 단지 하나의 선이 채택된다. 제어 신호 SE2를 생략하기 위해, 입력으로서 신호선 S를 가진 반전 버퍼 INV3 의 출력과 입력으로서 신호선 SB를 가진 반전 버퍼 INV1 의 출력이 전송 소자인 pMOS M1 및 M2 의 제어 게이트에 각각 입력된다. 제어 신호가 하이가 되는 시점에서, 감지 증폭기는 활성화되고 신호선 S 또는 SB 은 로우 레벨로 낮아지며, 전송 소자는 턴오프된다. 다시 말해서, 신호선 S 및 SB 이 떨어지는 시간차 타이밍은 스스로 선택된다. 그러나, 전송 소자 pMOS M1 및 M2 는 복귀의 초기 단에서 오프 상태에 있기 때문에, 이러한 pMOS M1 및 M2 에 의한 프리차지는 수행될 수 없다. 따라서, 신호선 S 및 SB를 먼저 강하게 상승시키고 이러한 pMOS M1 및 M2를 턴온시키는 회로가 복귀 시간에서 필요하고, pMOS M61 및 M62 는 제어 신호 SE 의 반전 신호가 게이트에 입력되는 프리차지 소자로서 제공된다. 전송 소자 pMOS M1 및 M2 에 의해 신호선 S 및 SB를 VCC 로 완전히 고정시키는 것이 수행되지만, 신호선 S 및 SB를 이러한 트랜지스터 M1 및 M2를 턴온시키기 위해 반전 버퍼 INV3 또는 INV1 의 한계값보다 높도록 빠르게 상승시킬 필요가 있으며, 높은 캐이퍼빌리티를 가진 nMOS 가 사용된다. nMOS 가 프리차지를 위해 사용되는 다른 이유는 버스선 B 및SB (S 및 SB) 의 전위가 판독 동작이 시작될 때 VCC 부근에서 높기 때문에 게이트가 높은 전위에 있을때에도 온 동작이 수행될수 없으므로, 입력 전위차에 대해 나쁜 영향을 주지 않는다는 것이다.

본 발명의 실시예 5 에 따른 감지 증폭기의 회로도가 도 7 에 도시되어 있다. 본 예는 버스선 B 및 BB 의 부하 용량이 비교적 작고, 버스선 B 및 BB 이 신호선 S 및 SB 와 공통으로 사용될 때에도 고속 동작이 충분히 가능하며, 신호 Y1에서 Yj 까지를 선택함으로서 디짓선 신호를 선택하기 위한 pMOS M11, M21, ... , M1j 및 M2j 가 또한 전송 소자의 pMOS 의 일부로서 사용되는 경우를 도시한다. 디짓 선택 신호 Y1에서 Yj 까지와 감지 증폭기 제어 신호 SE2를 입력으로서 가진 OR 논리 게이트의 출력은 pMOS M11, M21, ... , M1j 및 M2j 의 게이트에 입력된다. pMOS M11에서 M2j에서, 전송 소자와 유사하게 nMOS 차동 증폭기 M5 및 M6 사이에서 결정된 증폭기 캐이퍼빌리티에 적합하게 크기 조절을 수행함으로써 신호선 S 및 SB를 높은 캐이퍼빌리티로 증폭시키는 것이 가능하다. 그후에, 디짓 선택은 제어 신호 SE2 가 하이가 되는 시점에서 모두 턴오프되고, 신호선 S 및 SB을 VCC 또는 GMD 로 빠르게 증폭시키는 것이 가능하다. 디짓선 D 및 DB에서 보면, 감지 증폭기 출력까지의 스위치 소자는 한 부분이 되며, 부하가 경감되지만, 오프 상태인 선택되지 않은 디짓 선택 스위치 소자는 신호선 S 및 SB 에 부착된다.

그러므로, 필요한 제품 특성 또는 설계 구성등에 의해 어떤 효과가 더 효과적인지가 결정된다.

본 발명의 실시예 6 에 따른 감지 증폭기의 회로도가 도 8 에 도시되어 있다. 본 예는 디짓선 D 및 DB의 프리차지 트랜지스터를 nMOS M71, M81, ... M7j 및 M8j 로 형성함으로써, 디짓선 D 및 DB 의 전위가 VCC nMOS 한계 값으로 설정되는 회로에 대한 응용을 나타낸다. 디짓선의 일단에 높은 트랜지스터 캐이퍼빌리티를 가진 nMOS 트랜지스터가 제공되어야 하는 스위치 소자 또는 프리차지 소자는 상기 설명된 것처럼 작은 영역내에서 쉽게 실현되어 디짓선 전위를 낮게 하는 이점이 있다. 디짓선 D 및 DB 의 전위는 로우이기 때문에, 디짓 스위치는 nMOS M11, M21, ... , M1j 및 M2j 로 동작가능하게 된다. 이 디짓 스위치를 통해서 버스선 B 및 BB 의 출력을 가진 감지 증폭기의 기본 구조가 실시예 1 의 기본 구조와 유사하더라도, nMOS M91 은 래치 회로의 pMOS 인 M3 및 M4 의 공통 소오스 단자와 VCC 사이에 접속되고, 제어 신호 SE2 는 그의 게이트에 입력된다. 이 pMOS 래치에 의해 상승된 높은 전위가 또한 nMOS M91 의 한계값 부분에 의해 낮아지기 때문에, 오프셋을 발생시키기 위하여 디짓선 D 및 DB를 상승시키는 버스선 B 및 BB 또는 신호선 S 및 SB 의 이러한 전위는 더 이상 존재하지 않는다. 입력으로서 신호선 S 및 SB을 가진 버퍼 회로는 VCC 에 풀업 접속함으로써 얻어진 CMOS 논리 회로이다. 그러나, 게이트 단자 입력이 되기 때문에, VCC 또는 GND 까지의 논리 신호는 출력단자에서 얻어질 수 있다. 이 회로에서 주의해야 할 것은 디짓선 스위치 소자가 nMOS 이고 임피던스가 높기 때문에 게이트 전압이 충분히 크게 될 수 없다는 것이다. 특히, 임피던스는 버스선 B 및 BB 의 전위가 낮아질 때 증가하는 경향을 나타내기 때문에, 트랜지스터 캐이퍼빌리티는 감지 증폭 동작의 시점에서 전류차에 대응하여 반대 방향으로 바뀐다. 이 동작은 전송 소자에 의해 증폭기 효과를 제거하는 방향으로 작용하기 때문에, 신호선 S 및 SB 로부터 보기에 어려울 필요가 있다. 다시 말해서, 버스선 B 및 BB 의 노드 용량은 버스선 B 및 BB 의 전압 변화가 발생하기 어렵도록 신호선 S 및 SB 의 용량에 비해 비교적 크지만, 이는 디짓선 D 및 DB 로부터의 지연시간에서 큰 지연이 발생되지 않도록 동일한 시간에서 디짓선 용량에 대응하여 버스선 B 및 BB 의 용량을 낮게하는 최적 구조가 된다.

본 발명의 실시예 7 에 따른 감지 증폭기의 회로도가 도 9 에 도시되어 있다. 지금까지 도시된 예에서, 전송 소자와 nMOS 차동 증폭 회로의 결합으로 감지 증폭기 캐이퍼빌리티의 개선을 실현시킴으로서 고속이 성취되지만, 제어 신호 SE2 가 하이레벨이 되고 그후에 래치가 공급되어 출력 전압을 생성시키는 동작이 그후에 수행된다. 래치 회로의 온 시간에서 캐이퍼빌리티가 증가하는 예가 도시된다. 래치를 위한 pMOS 회로인 M103 및 M104 의 소오스 단자는 버스선 B 및 BB 에 각각 접속된다. 이 동작은 디짓선의 프리차지 전위가 VCC 인 경우를 참조로 설명되지만, 이 동작은 VCC-nMOS 한계값의 경우와 거의 차이가 없다. 제어 신호 SE1 는 하이가 되고, 신호선 S 와 SB 사이의 전위차가 증가하는 동안 제어 신호 SE1 은 떨어지고, 제어신호 SE2 는 pMOS 의 래치회로가 턴온되도록 그후에 하이가 된다. 제어 신호 SE2 가 턴온될 때 신호선 S 와 SB 사이의 전위차가 비교적 작을때에도 턴온되는 pMOS 래치회로에서 기능불량이 없으면 고속 동작이 가능하다. 그러므로, 버스선 B 및 BB 은 이 래치 회로에서 게이트 전압차를 더 크게 하기 위해 소오스 단자에 또한 접속된다. 버스선 B 와 BB 사이의 전위차가 다른 실시예에서 신호 S 및 SB 사이의 전위차에 더하여 게이트 전압차로서 더해지기 때문에, 제어 신호 S2 의 고속 래치 동작과 그 이후의 안정성에 효과가 있다.

본 발명은 상기 실시예에 제한되지 않으며, 본 발명의 이론과 범위에서 벗어나지 않으면 수정되고 변경될 수 있는 것으로 이해해야 한다.

상기 설명된 바와 같이, 본 발명에 따라서, 감지 증폭기의 증폭단의 수를 래치 시스템의 피드백 기능을 가진 하나의 단만으로 논리 레벨까지 증폭시키기 위한 회로 구조의 경우에, pMOS 트랜지스터의 전송 소자는 래치 시스템의 nMOS 차동 증폭기의 게이트 입력 단자의 측상에 제공되고, 차동 증폭기를 형성하는 nMOS 의 전압차가 nMOS 차동 증폭기가 턴온된후에 충분히 넓어질 때 전송 소자는 턴오프된다. 또한, 래치 시스템의 pMOS 차동 증폭기를 병렬로 접속함으로써 하나의 단에서 증폭이 완료되기 때문에, 감지 증폭기의 증폭 효과는 증가되고, 2 내지 3 배 강한 캐이퍼빌리티 분산이 감지 증폭기를 형성하는 쌍 트랜지스터의사이의 불균형에 더해질 때, 거의 영향을 주지 않는 분산량 (%) 의 비율이 2 내지 3 배 더 크게 되는 회로 동작이 실현될 수 있고, 하나의 단상에서만 감지 증폭기가 쉽게 실현될 수 있기 때문에 회로 소자의 수의 큰 감소가 가능하다.

Claims (25)

1. 증폭되는 데이터의 전위차가 나타나는 제 1 및 제 2 신호선;

   제 1 및 제 2 노드;

   상기 제 1 노드와 제 2 노드사이에 연결되어, 구동시 상기 제 1 및 제 2 노드 사이의 전위차를 증폭시키는 래치 회로;

   상기 제 1 신호선과 상기 제 1 노드사이에 연결된 제 1 트랜지스터; 및

   상기 제 2 신호선과 상기 제 2 노드사이에 연결된 제 2 트랜지스터를 구비하며,

   상기 제 1 및 제 2 트랜지스터는 상기 전위차를 상기 제 1 및 제 2 노드로 전송하기 위해 도통되고, 상기 래치 회로가 구동되어 상기 제 1 및 제 2 노드 사이에 전송되는 상기 전위차를 증폭시킨 후에는 비도통되는 것을 특징으로 하는 증폭 회로.
2. 제 1 항에 있어서, 상기 제 1 및 제 2 트랜지스터는 P 채널 MOS 타입인 것을 특징으로 하는 증폭 회로.
3. 제 1 항에 있어서, 상기 래치 회로는 제 1 제어 신호에 의해 제어되며, 상기 제 1 및 제 2 트랜지스터는 상기 제 1 제어 신호와 다른 제 2 제어 신호에 의해 제어되는 것을 특징으로 하는 증폭 회로.
4. 제 3 항에 있어서, 상기 래치 회로는 상기 제 2 노드에 연결된 제 1 게이트를 갖는 제 1 채널 타입의 제 3 트랜지스터와, 상기 제 1 노드에 연결된 제 2 게이트를 갖는 제 1 채널 타입의 제 4 트랜지스터와, 제 3 노드와 상기 제 1 노드사이에 연결되며 상기 제 2 노드에 연결된 제 3 게이트를 갖는 제 2 채널 타입의 제 5 트랜지스터와, 상기 제 3 노드와 상기 제 2 노드사이에 연결되며 상기 제 1 노드에 연결된 제 4 게이트를 갖는 상기 제 2 채널 타입의 제 6 트랜지스터 및, 상기 제 3 노드와 전원선 사이에 연결되며 상기 제 1 제어 신호를 수신하는 제 5 게이트를 갖는 제 7 트랜지스터를 구비하는 것을 특징으로 하는 증폭 회로.
5. 제 4 항에 있어서, 상기 제 3 트랜지스터는 상기 제 1 노드와 제 4 노드사이에 연결되고, 상기 제 4 트랜지스터는 상기 제 2 노드와 상기 제 4 노드사이에 연결되며, 상기 제 2 제어 신호는 상기 제 4 노드에 제공되는 것을 특징으로 하는 증폭 회로.
6. 제 1 항에 있어서, 직렬로 접속된 제 8 및 제 9 트랜지스터와, 상기 제 1 노드와 상기 제 8 트랜지스터의 게이트사이에 연결된 제 1 버퍼 및 상기 제 2 노드와 상기 제 9 트랜지스터의 게이트사이에 연결된 제 2 버퍼를 더 구비하는 것을 특징으로 하는 증폭 회로.
7. 제 1 항에 있어서, 상기 래치 회로는 상기 제 1 및 제 2 트랜지스터가 턴오프되기 전에 활성화되는 것을 특징으로 하는 증폭 회로.
8. 제 1 항에 있어서, 상기 래치 회로는 제 1 제어 신호가 제 1 레벨일 때 활성활성화되며, 상기 제 1 제어 신호가 제 2 레벨일 때 상기 제 1 및 제 2 노드는 프리차지 되는 것을 특징으로 하는 증폭 회로.
9. 데이터를 기억하는 메모리 셀;

   상기 메모리 셀로부터의 상기 데이터의 판독을 나타내는 전위차를 전송하기 위한 데이터선 쌍;

   버스선 쌍;

   상기 데이터선 쌍과 상기 버스선 쌍 사이에 각각 연결된 제 1 트랜지스터 쌍; 및

   제 1 및 제 2 노드, 상기 제 1 노드와 제 2 노드 사이에 연결된 래치 회로 및, 상기 제 1 및 제 2 노드와 상기 버스선 쌍 사이의 접속을 제어하는 제 2 트랜지스터 쌍을 구비하며 활성화되었을 때 상기 제 1 및 제 2 노드 사이의 전위차를 증폭시키는 증폭 회로를 구비하며,

   상기 제 2 트랜지스터쌍은 턴온되어 상기 제 1 트랜지스터쌍 및 상기 버스선 쌍을 통해 상기 제 1 및 제 2 노드사이에 상기 전위차를 나타내고 그때에 상기 래치 회로는 비활성화되며, 상기 제 2 트랜지스터쌍은 상기 래치회로가 활성화된 이후에 턴오프되는 것을 특징으로 하는 반도체 메모리.
10. 제 9 항에 있어서, 상기 제 1 트랜지스터 쌍과 상기 제 2 트랜지스터 쌍은 p 채널 MOS 타입인 것을 특징으로 하는 반도체 메모리.
11. 제 9 항에 있어서, 상기 제 2 트랜지스터 쌍은 제 1 제어 신호에 의해 제어되며, 상기 래치 회로는 상기 제 1 제어 신호와 다른 제 2 제어 신호에 의해 제어되는 것을 특징으로 하는 반도체 메모리.
12. 제 9 항에 있어서, 상기 래치 회로는 상기 버스선 쌍이 상기 제 1 및 제 2 노드로부터 분리되기 전에 활성화되는 것을 특징으로 하는 반도체 메모리.
13. 제 9 항에 있어서, 상기 증폭 회로는 상기 제 1 노드와 제 1 출력 단자에 접속된 제 1 입력 단자를 갖는 제 1 인버터 회로와, 상기 제 1 출력 단자에 접속된 제 1 게이트를 갖는 제 1 MOS 트랜지스터와, 상기 제 2 노드와 제 2 출력 단자에 접속된 제 2 입력 단자를 갖는 제 2 인버터 회로와, 상기 제 2 출력 단자와 제 3 출력 단자에 접속된 제 3 입력 단자를 갖는 제 3 인버터 회로와, 상기 제 3 출력 단자에 접속된 제 2 게이트를 갖는 제 2 MOS 트랜지스터 및, 상기 제 1 및 제 2 MOS 트랜지스터사이에 연결된 판독선을 구비하는 것을 특징으로 하는 반도체 메모리.
14. 제 13 항에 있어서, 상기 제 1 출력 단자는 상기 제 2 트랜지스터 쌍중의 하나의 트랜지스터에 접속되며, 상기 제 2 출력 단자는 상기 제 2 트랜지스터 쌍중의 다른 하나의 트랜지스터에 접속되는 것을 특징으로 하는 반도체 메모리.
15. 제 11 항에 있어서, 상기 제 1 트랜지스터 쌍은 n 채널 MOS 타입이며, 상기 제 2 트랜지스터 쌍은 p 채널 MOS 타입이며, 상기 증폭 회로는 상기 제 1 제어 신호에 해당하는 상기 래치 회로로의 제 1 전원 전압을 전달하기 위한 제 1 n-채널 트랜지스터와, 상기 제 2 제어 신호에 해당하는 상기 래치 회로로 제 2 전원 전압을 전달하기 위한 제 2 n-채널 트랜지스터를 더 구비하는 것을 특징으로 하는 반도체 메모리.
16. 제 1 및 제 2 버스선;

    제 1 및 제 2 신호선;

    노드;

    제 1 전원선;

    상기 제 1 버스선과 상기 제 1 신호선 사이에 연결되며, 제 1 제어신호가 공급되는 제 1 게이트 전극을 갖는 제 1 타입의 제 1 트랜지스터;

    상기 제 2 버스선과 상기 제 2 신호선 사이에 연결되며, 상기 제 1 제어신호가 공급되는 제 2 게이트 전극을 갖는 상기 제 1 타입의 제 2 트랜지스터;

    상기 제 2 신호선에 연결된 제 3 게이트 전극, 상기 제 1 제어신호가 공급되는 제 1 전극 및 상기 제 1 신호선에 연결된 제 2 전극을 갖는 상기 제 1 타입의 제 3 트랜지스터;

    상기 제 1 신호선에 연결된 제 4 게이트 전극, 상기 제 1 제어신호가 공급되는 제 3 전극 및 상기 제 1 신호선에 연결된 제 4 전극을 갖는 상기 제 1 타입의 제 4 트랜지스터;

    상기 제 1 신호선과 상기 노드 사이에 연결되며, 상기 제 2 신호선에 연결된 제 5 게이트 전극을 갖는 제 2 타입의 제 5 트랜지스터;

    상기 제 2 신호선과 상기 노드 사이에 연결되며, 상기 제 1 신호선에 연결된 제 6 게이트 전극을 갖는 제 2 타입의 제 6 트랜지스터;

    상기 제 1 전원선과 상기 노드 사이에 연결되며, 제 2 신호가 공급되는 제 7 게이트 전극을 갖는 상기 제 2 타입의 제 7 트랜지스터를 구비하는 것을 특징으로 하는 증폭회로.
17. 제 16 항에 있어서,

    제 2 전원선;

    판독선;

    상기 제 2 신호선 및 제 1 출력단자에 연결된 제 1 입력단자를 갖는 제 1 버퍼;

    상기 제 1 신호선 및 제 2 출력단자에 연결된 제 2 입력단자를 갖는 제 2 버퍼;

    상기 제 2 전원선과 상기 판독선 사이에 연결되며, 상기 제 1 버퍼의 상기 제 1 출력단자에 연결된 제 8 전극을 갖는 제 8 트랜지스터; 및

    상기 제 1 전원선과 상기 판독선 사이에 연결되며, 상기 제 2 버퍼의 상기 제 2 출력단자에 연결된 제 9 전극을 갖는 제 9 트랜지스터를 더 구비하는 것을 특징으로 하는 증폭회로.
18. 제 16 항에 있어서,

    상기 제 1 및 제 2 버스선의 전압 레벨을 같게하기 위하여 상기 제 1 및 제 2 버스선을 프리차지하는 제 1 회로; 및

    상기 제 1 및 제 2 신호선의 전압 레벨을 같게하기 위하여 상기 제 1 및 제 2 신호선을 프리차지하는 제 2 회로를 더 구비하는 것을 특징으로 하는 증폭회로.
19. 제 18 항에 있어서,

    상기 제 1 회로는,

    상기 제 1 및 제 2 버스선 사이에 연결되며 제 1 차지 신호가 공급되는 제 8 게이트를 갖는 제 8 트랜지스터, 제 2 전원선과 상기 제 1 버스선 사이에 연결되며 상기 제 1 차지 신호가 공급되는 제 9 게이트를 갖는 제 9 트랜지스터 및 상기 제 2 전원선과 상기 제 2 버스선 사이에 연결되며 상기 제 1 차지 신호가 공급되는 제 10 게이트를 갖는 제 10 트랜지스터를 구비하고,

    상기 제 2 회로는,

    상기 제 1 및 제 2 신호선 사이에 연결되며 제 2 차지 신호가 공급되는 제 11 게이트를 갖는 제 11 트랜지스터, 제 2 전원선과 상기 제 2 버스선 사이에 연결되며 상기 제 1 차지 신호가 공급되는 제 12 게이트를 갖는 제 12 트랜지스터 및 상기 제 2 전원선과 상기 제 2 신호선 사이에 연결되며 상기 제 2 차지 신호가 공급되는 제 13 게이트를 갖는 제 13 트랜지스터를 구비하는 것을 특징으로 하는 증폭회로.
20. 제 1 및 제 2 버스선;

    제 1 및 제 2 신호선;

    노드;

    제 1 전원선;

    상기 제 1 버스선과 상기 제 1 신호선 사이에 연결되며, 제 1 제어신호가 공급되는 제 1 게이트 전극을 갖는 제 1 타입의 제 1 트랜지스터;

    상기 제 2 버스선과 상기 제 2 신호선 사이에 연결되며, 상기 제 1 제어신호가 공급되는 제 2 게이트 전극을 갖는 상기 제 1 타입의 제 2 트랜지스터;

    상기 제 1 신호선과 상기 제 1 전원선 사이에 연결되며, 상기 제 2 신호선이 연결된 제 3 게이트 전극을 갖는 상기 제 1 타입의 제 3 트랜지스터;

    상기 제 2 신호선과 상기 제 1 전원선 사이에 연결되며, 상기 제 1 신호선에 연결된 제 4 게이트 전극을 갖는 상기 제 1 타입의 제 4 트랜지스터;

    상기 제 1 신호선과 상기 노드 사이에 연결되며, 상기 제 2 신호선에 연결된 제 5 게이트 전극을 갖는 제 2 타입의 제 5 트랜지스터;

    상기 제 2 신호선과 상기 노드 사이에 연결되며, 상기 제 1 신호선에 연결된 제 6 게이트 전극을 갖는 상기 제 2 타입의 제 6 트랜지스터; 및

    상기 제 2 전원선과 상기 노드 사이에 연결되며, 상기 제 2 제어신호가 연결되는 제 7 게이트 전극을 갖는 상기 제 2 타입의 제 7 트랜지스터를 구비하고,

    상기 제 1 및 제 2 트랜지스터는 상기 제 1 제어신호의 제 1 상태에 응답하여 온되고, 상기 제 7 트랜지스터는 제 1 주기에서 상기 제 2 제어신호의 제 1 상태에 응답하여 오프되며,

    상기 제 1 및 제 2 트랜지스터는 상기 제 1 제어신호의 상기 제 1 상태에 응답하여 온되고, 상기 제 7 트랜지스터는 상기 제 1 주기 이후 제 2 주기에서 상기 제 2 제어신호의 제 2 상태에 응답하여 턴온되고,

    상기 제 1 및 제 2 트랜지스터는 상기 제 1 제어신호의 제 2 상태에 응답하여 오프되고, 상기 제 7 트랜지스터는 상기 제 2 주기 이후 제 3 주기에서 상기 제 2 제어신호의 상기 제 2 상태에 응답하여 온되는 것을 특징으로 하는 증폭회로.
21. 제 1 및 제 2 버스선;

    제 1 및 제 2 신호선;

    노드;

    제 1 및 제 2 전원선;

    상기 제 1 버스선과 상기 제 1 신호선 사이에 연결되며, 제 1 게이트 전극을 갖는 제 1 타입의 제 1 트랜지스터;

    상기 제 2 버스선과 상기 제 2 신호선 사이에 연결되며, 제 2 게이트 전극을 갖는 상기 제 1 타입의 제 2 트랜지스터;

    상기 제 1 신호선과 상기 제 1 전원선 사이에 연결되며, 상기 제 2 신호선에 연결된 제 3 게이트 전극을 갖는 상기 제 1 타입의 제 3 트랜지스터;

    상기 제 2 신호선과 상기 제 1 전원선 사이에 연결되며, 상기 제 1 신호선에 연결된 제 4 게이트 전극을 갖는 상기 제 1 타입의 제 4 트랜지스터;

    상기 제 1 신호선과 상기 노드 사이에 연결되며, 상기 제 2 신호선에 연결된 제 5 게이트 전극을 갖는 제 2 타입의 제 5 트랜지스터;

    상기 제 2 신호선과 상기 노드 사이에 연결되며, 상기 제 1 신호선에 연결된 제 6 게이트 전극을 갖는 상기 제 2 타입의 제 6 트랜지스터;

    상기 제 2 전원선과 상기 노드 사이에 연결되며, 제 1 제어신호가 공급되는 제 7 게이트 전극을 갖는 상기 제 2 타입의 제 7 트랜지스터;

    제 2 제어신호에 응답하여 상기 제 1 및 제 2 신호선의 전압 레벨을 올리는 프리차지 회로;

    상기 제 1 신호선에 연결된 제 1 입력단자 및 상기 제 1 트랜지스터의 상기 제 1 게이트에 연결된 제 2 출력단자를 갖는 제 1 인버터; 및

    상기 제 2 신호선에 연결된 제 2 입력단자 및 상기 제 1 트랜지스터의 상기 제 2 게이트에 연결된 제 2 출력단자를 갖는 제 2 인버터를 구비하는 것을 특징으로 하는 증폭회로.
22. 제 1 및 제 2 데이터선;

    제 1 및 제 2 신호선;

    노드;

    제 1 전원선;

    상기 제 1 데이터선과 상기 제 1 신호선 사이에 연결되며, 제 1 선택신호가 공급되는 제 1 게이트 전극을 갖는 제 1 타입의 제 1 트랜지스터;

    상기 제 2 데이터선과 상기 제 2 신호선 사이에 연결되며, 상기 제 1 선택신호가 공급되는 제 2 게이트 전극을 갖는 상기 제 1 타입의 제 2 트랜지스터;

    상기 제 2 신호선에 연결된 제 3 게이트 전극, 상기 제 1 신호선에 연결된 제 1 전극 및 제 1 제어 신호가 공급되는 제 2 전극을 갖는 상기 제 1 타입의 제 3 트랜지스터;

    상기 제 1 신호선에 연결된 제 4 게이트 전극, 상기 제 2 신호선에 연결된 제 3 전극 및 상기 제 1 제어신호가 공급되는 제 4 전극을 갖는 상기 제 1 타입의 제 4 트랜지스터;

    상기 제 1 신호선과 상기 노드 사이에 연결되며, 상기 제 2 신호선에 연결된 제 5 게이트 전극을 갖는 제 2 타입의 제 5 트랜지스터;

    상기 제 2 신호선과 상기 노드 사이에 연결되며, 상기 제 1 신호선에 연결된 제 6 게이트 전극을 갖는 상기 제 2 타입의 제 6 트랜지스터;

    상기 제 2 전원선과 상기 노드 사이에 연결되며, 상기 제 2 제어신호가 공급되는 제 7 게이트 전극을 갖는 상기 제 2 타입의 제 7 트랜지스터; 및

    제 2 선택 신호 및 상기 제 1 제어 신호에 응답하여 상기 제 1 선택 신호를 생성시키는 게이트 회로를 구비하는 것을 특징으로 하는 증폭회로.
23. 제 1 및 제 2 버스선;

    제 1 및 제 2 신호선;

    제 1 및 제 2 노드;

    제 1 및 제 2 전원선;

    상기 제 1 버스선과 상기 제 1 신호선 사이에 연결되며, 제 1 제어신호가 공급되는 제 1 게이트 전극을 갖는 제 1 타입의 제 1 트랜지스터;

    상기 제 2 버스선과 상기 제 2 신호선 사이에 연결되며, 상기 제 1 제어 신호가 공급되는 제 2 게이트 전극을 갖는 상기 제 1 타입의 제 2 트랜지스터;

    상기 제 1 신호선과 상기 제 2 노드 사이에 연결되며, 상기 제 2 신호선에 연결된 제 3 게이트 전극을 갖는 상기 제 1 타입의 제 3 트랜지스터;

    상기 제 2 신호선과 상기 제 2 노드 사이에 연결되며, 상기 제 1 신호선에 연결된 제 4 게이트 전극을 갖는 상기 제 1 타입의 제 4 트랜지스터;

    상기 제 1 신호선과 상기 제 1 노드 사이에 연결되며, 상기 제 2 신호선에 연결된 제 5 게이트 전극을 갖는 제 2 타입의 제 5 트랜지스터;

    상기 제 2 신호선과 상기 제 1 노드 사이에 연결되며, 상기 제 1 신호선에연결된 제 6 게이트 전극을 갖는 상기 제 2 타입의 제 6 트랜지스터;

    상기 제 2 전원선과 상기 제 1 노드 사이에 연결되며, 제 2 제어신호가 공급되는 제 7 게이트 전극을 갖는 상기 제 2 타입의 제 7 트랜지스터; 및

    상기 제 1 전원선과 상기 제 2 노드 사이에 연결되며, 상기 제 1 제어 신호가 공급되는 제 8 게이트 전극을 갖는 상기 제 2 타입의 제 8 트랜지스터를 구비하는 것을 특징으로 하는 증폭회로.
24. 제 1 및 제 2 버스선;

    제 1 및 제 2 신호선;

    노드;

    전원선;

    상기 제 1 버스선과 상기 제 1 신호선 사이에 연결되며, 제 1 제어신호가 공급되는 제 1 게이트 전극을 갖는 제 1 타입의 제 1 트랜지스터;

    상기 제 2 버스선과 상기 제 2 신호선 사이에 연결되며, 상기 제 1 제어신호가 공급되는 제 2 게이트 전극을 갖는 상기 제 1 타입의 제 2 트랜지스터;

    상기 제 1 버스선과 상기 제 1 신호선 사이 및 상기 제 1 트랜지스터에 병렬로 연결되고, 상기 제 2 신호선에 연결된 제 3 게이트 전극을 갖는 상기 제 1 타입의 제 3 트랜지스터;

    상기 제 2 버스선과 상기 제 2 신호선 사이 및 상기 제 2 트랜지스터에 병렬로 연결되고, 상기 제 1 신호선에 연결된 제 4 게이트 전극을 갖는 상기 제 1 타입의 제 4 트랜지스터;

    상기 제 1 신호선과 상기 노드 사이에 연결되며, 상기 제 1 신호선에 연결된 제 5 게이트 전극을 갖는 제 2 타입의 제 5 트랜지스터;

    상기 제 2 신호선과 상기 노드 사이에 연결되며, 상기 제 1 신호선에 연결된 제 6 게이트 전극을 갖는 상기 제 2 타입의 제 6 트랜지스터; 및

    상기 제 2 전원선과 상기 노드 사이에 연결되며, 제 2 제어 신호가 공급되는 제 7 게이트 전극을 갖는 상기 제 2 타입의 제 7 트랜지스터를 구비하는 것을 특징으로 하는 증폭회로.
25. 버스선 쌍;

    래치회로; 및

    상기 버스선 쌍과 상기 래치회로에 연결된 프리-앰플리파이어 (pre-amplifier) 및 분리 회로를 구비하고,

    상기 프리-앰플리파이어 및 분리 회로는, 데이타가 상기 래치회로로 전송될 때 상기 버스선 쌍 상의 데이터를 증폭하고, 상기 래치회로가 판독 동작시에 활성화된 이후에 상기 버스선 쌍 및 상기 래치회로를 분리시키는 것을 특징으로 하는 증폭회로.

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