JP3813400B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体メモリに関し、特に、スタティックランダムアクセスメモリ（以後ＳＲＡＭと称す）の相補データ線対上に現れた電流差を増幅して、メモリセルに記憶された論理値を検出する電流検出型センスアンプ回路に関する。
【０００２】
【従来の技術】
近年、半導体メモリーの分野においては、高集積化と動作電源電圧の低下に対する要求が著しい。しかし、電源電圧を低下することによって、データを保持しているメモリセルからデータを読み出す際の動作速度の低下や、ノイズマージンの減少を引き起こす。このため、メモリーセルに保持されている論理値を、電流や電圧の差として検出し、これを増幅するセンスアンプ回路の重要性が認識されている。
【０００３】
図１は、スタティックランダムアクセスメモリ（ＳＲＡＭ）の全体ブロック図を示す図である。ＳＲＡＭ１００は、主に、デーコーダ及びコントロール回路１０２、ワードラインドライバ１０３、プリチャージ回路１０４、メモリセルアレイ１０５、コラムスイッチ１０６、センスアンプ１０７、ライトアンプ１０８、入出力回路１０９を有する。また破線で囲まれた部分１３０は、１コラム分の構成を示す部分である。
【０００４】
最初に、ＳＲＡＭ１００の読み出し動作について説明する。メモリセルアレイ１０５のメモリセルに保持されている論理値を読み出すためには、先ず、読み出すメモリセルアレイ１０５のメモリセルを指定するアドレス、クロック及びコントロール信号１０１がデーコーダ及びコントロール回路１０２に入力される。デーコーダ及びコントロール回路１０２は、ワードラインドライバ１０３にデコーダ出力信号を送り、また、コラム選択信号１１１をコラムスイッチ１０６に送る。次に、プリチャージ信号１２１がプリチャージ回路１０４へ送られ、ビット線１１３及び、反転ビット線１１４がプリチャージされる。更に、ワード選択線１１０によりメモリセルアレイ１０５内のメモリセルが活性化され、メモリセルに保持されている論理値がビット線１１３と反転ビット線１１４上に出力される。次に、センスアンプイネーブル信号１１２をセンスアンプ１０７へ送りセンスアンプ１０７を活性化する。ビット線１１３と反転ビット線１１４上に出力された論理値は、コラムスイッチ１０６を通り、センスアンプ１０７により増幅される。センスアンプ１０７により増幅された論理値は、入出力回路１０９を介して出力データ１１９として、ＳＲＡＭ１００より出力される。
【０００５】
一方、データを書き込む際には、入力データ１２０が入出力回路１０９に与えられ、ライトアンプ１０８により増幅される。ライトアンプ１０８で増幅された入力データ１２０は、コラムスイッチ１０６を介してメモリセルアレイ１０５に送られる。同時に、読み出し時と同様に、メモリセルを指定するアドレス、クロック及びコントロール信号１０１がデーコーダ及びコントロール回路１０２に入力され、所定のアドレスのメモリセルに、入力データ１２０が書き込まれる。
【０００６】
図２は、図１のセンスアンプ１０７を従来のセンスアンプ回路で構成した例を示す。図２は、特に１ビット分の構成を示す。図２のセンスアンプ２００は、特に高速動作を行うために提案された電流検出型センスアンプの一例である。この種のセンスアンプ回路は、例えば、特許第２５５１３４６号に開示されている。センスアンプ２００は、Ｐチャネル型金属酸化物電界効果型トランジスタ（以後ＰＭＯＳと称す）２０１、２０２、Ｎチャネル型金属酸化物電界効果型トランジスタ（以後ＮＭＯＳと称す）２０３，２０４及び、２０５を有する。ＰＭＯＳ２０１のドレインとＮＭＯＳ２０３のドレインは接続されており、また、ＰＭＯＳ２０２のドレインとＮＭＯＳ２０４のドレインは接続されている。ＮＭＯＳ２０３のソースとＮＭＯＳ２０４のソース及び、ＮＭＯＳ２０５のドレインは互いに接続されている。ＮＭＯＳ２０５のソースはグランドに接続され、そのゲートにはセンスアンプイネーブル信号１１２が入力される。また、ＰＭＯＳ２０１のゲートとＮＭＯＳ２０３のゲート及び、ＰＭＯＳ２０２のドレインは互いに接続されている。更に、ＰＭＯＳ２０２のゲートとＮＭＯＳ２０４のゲート及び、ＰＭＯＳ２０１のドレインは互いに接続されている。ＰＭＯＳ２０１のソースとＰＭＯＳ２０２のソースは、センスアンプ２００の入力端子である。ＰＭＯＳ２０１のソースには、データバス１１５に接続され、また、ＰＭＯＳ２０２のソースは、反転データバス１１６に接続されている。センスアンプ２００の出力は、出力端子１１７、及び、反転出力端子１１８である。
【０００７】
センスアンプ２００は、ＰＭＯＳ２０１のソースとＰＭＯＳ２０２のソースより入力された入力電流の差を、正帰還によって、高速に増幅し、図１のコラムスイッチ１０６を介してメモリセルより出力された論理値を検出する。
また、図３は、図１のセンスアンプ１０７を、別の構成の従来のセンスアンプ回路で構成した例を示す。図３は、特に１ビット分の構成を示す。図３のセンスアンプ３００は、特にノイズに対して安定な動作を行うために提案された電流検出型センスアンプの一例である。この種のセンスアンプ回路は、例えば、特開平７−２３０６９４号公報に開示されている。
【０００８】
センスアンプ３００は、ＰＭＯＳ３０１、３０２、ＮＭＯＳ３０３，３０４及び、３０５を有する。ＰＭＯＳ３０１のドレインとＮＭＯＳ３０３のドレインは接続されており、また、ＰＭＯＳ３０２のドレインとＮＭＯＳ３０４のドレインは接続されている。ＮＭＯＳ３０３のソースとＮＭＯＳ３０４のソース及び、ＮＭＯＳ３０５のドレインは互いに接続されている。ＮＭＯＳ３０５のソースはグランドに接続され、ゲートにはセンスアンプイネーブル信号１１２が入力される。また、ＰＭＯＳ３０１のゲートとＮＭＯＳ３０４のゲート及びドレインは互いに接続されている。更に、ＰＭＯＳ３０２のゲートとＮＭＯＳ３０３のゲート及びドレインは互いに接続されている。ＰＭＯＳ３０１のソースとＰＭＯＳ３０２のソースは、センスアンプ３００の入力端子である。ＰＭＯＳ３０１のソースには、データバス１１５に接続され、また、ＰＭＯＳ３０２のソースには、反転データバス１１６に接続される。センスアンプ３００の出力は、出力端子１１７、及び、反転出力端子１１８である。
【０００９】
センスアンプ３００は、ＰＭＯＳ３０１のソースとＰＭＯＳ３０２のソースより入力された入力電流の差を、ＰＭＯＳ３０１とＰＭＯＳ３０２によって構成されるの正帰還回路によって、高速に増幅し、図１のコラムスイッチ１０６を介してメモリセルより出力された論理値を検出する。一方、ＮＭＯＳ３０３とＮＭＯＳ３０４によって構成される負帰還回路によって、外部から与えられた雑音による誤動作を防ぐことができる。
【００１０】
【発明が解決しようとする課題】
しかし、上記従来技術の、図２に示すセンスアンプ２００には、例えば、論理値の増幅中に、外部よりバス線対１１５及び１１６に、正しい論理値と逆極性の雑音が与えられた場合には、動作速度が高速なために、雑音を急速に増幅する。この結果、出力端子１１７及び反転出力端子１１８に現れる信号が、メモリセルに記憶された論理値に対して反転する可能性があるという問題があった。
【００１１】
また、図３に示すセンスアンプ３００には、雑音に対しては安定に動作するが、メモリセルに記憶された論理値を検出する動作に関しては、動作速度が非常に低下するという問題があった。
そこで、本発明は、雑音に対しては安定に動作し、出力振幅を大きくでき、また、動作速度が高速で、更に低消費電力なセンスアンプ回路を具備する半導体記憶装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】
上記課題は、次のように達成される。請求項１は、複数のメモリセルを有するメモリセルアレイと、
前記メモリセルアレイの前記メモリセルに接続されたデータバス線対と、
前記データバス線対を介して前記メモリセルに接続され、前記メモリセルに保持された論理値に対応した前記データバス線対の電流値の差を増幅するセンスアンプと、
を備えた半導体記憶装置であって、
前記センスアンプは、それぞれ複数のＰチャネル型電界効果トランジスタにより構成された複数の差動対を有する正帰還回路を有し、
前記複数の差動対のうち一方の差動対のＰチャネル型電界効果トランジスタのゲートが他方の差動対のＰチャネル型電界効果トランジスタの対応するゲートに共通に接続され、
前記一方の差動対を構成するＰチャネル型電界効果トランジスタの形状に比較し、前記他方の差動対を構成するＰチャネル型電界効果トランジスタの形状が、前記他方の差動対による雑音の増幅を小さく抑えるような形状であることを特徴とする。
【００１３】
請求項１によれば、複数のソース入力を有するセンスアンプ回路が構成できるので、一つの差動対を構成するＰチャネル型電界効果トランジスタのソースをデータバス線対に接続し、また、他の差動対を構成するＰチャネル型電界効果トランジスタのソースには電源電圧が与えることができる。このソースに電源電圧が与えられているＰチャネル型電界効果トランジスタにより、センスアンプ出力を電源電圧のレベルまで上げることができるので、動作マージンのある高速なセンスアンプ回路を具備する半導体記憶装置が実現できる。
【００１４】
請求項２は、前記一方の差動対を構成するＰチャネル型電界効果トランジスタのソースは前記データバス線対に接続され、前記他方の差動対を構成するＰチャネル型電界効果トランジスタのソースは電源電圧に接続されていることを特徴とする。請求項３は、前記他方の差動対による雑音の増幅を小さく抑えるような形状は、前記一方の差動対を構成するＰチャネル型電界効果トランジスタのゲートのゲート幅Ｗとゲート長Ｌの比率Ｗ／Ｌよりも小さい比率を有するゲート形状であることを特徴とする。請求項４は、前記一方の差動対を構成するＰチャネル型電界効果トランジスタのソースは前記データバス線対に接続され、前記他方の差動対を構成するＰチャネル型電界効果トランジスタのソースは前記データバス線対をプリチャージする電源電圧とは別の電源電圧に接続されていることを特徴とする。請求項５は、前記一方の差動対を構成するＰチャネル型電界効果トランジスタのソースは前記データバス線対に接続され、前記一方の差動対以外の差動対を構成するＰチャネル型電界効果トランジスタのソースはそれぞれ、差動対毎に別の電源電圧に接続されていることを特徴とする。
【００１５】
請求項２によれば、ソースに電源電圧が与えられているＰチャネル型電界効果トランジスタにより、センスアンプ出力を第１の電源電圧のレベルまで上げることができるので、動作マージンのある高速なセンスアンプ回路を具備する半導体記憶装置が実現できる。請求項３によれば、他方の差動対による雑音の増幅を小さく抑えるような形状は、一方の差動対を構成するＰチャネル型電界効果トランジスタのゲートのゲート幅Ｗとゲート長Ｌの比率Ｗ／Ｌよりも小さい比率を有するゲート形状であることができる。請求項４によれば、ソースにデータバス線対をプリチャージする電源電圧とは別の電源電圧が与えられているＰチャネル型電界効果トランジスタにより、動作マージンのある高速なセンスアンプ回路を具備する半導体記憶装置が実現できる。請求項５によれば、ソースに差動対毎に別の電源電圧が与えられているＰチャネル型電界効果トランジスタにより、動作マージンのある高速なセンスアンプ回路を具備する半導体記憶装置が実現できる。請求項６は、メモリセルに保持された論理値に従って相補データバス線上に出力された電流の差を増幅する、センスアンプ回路を具備した半導体記憶装置において、複数の種類のＰチャネル型電界効果トランジスタ差動対を有する正帰還回路をセンスアンプ回路に設け、前記正帰還回路は、データバス線対のうちの一方のデータ線にそのソースが接続された、第１の差動対を構成する第１のＰチャネル型電界効果トランジスタと、前記データバス線対のうちの他方のデータ線にそのソースが接続され、且つ、そのゲートが前記第１の差動対を構成する前記第１のＰチャネル型電界効果トランジスタのドレインに接続され、且つ、そのドレインが前記第１の差動対を構成する前記第１のＰチャネル型電界効果トランジスタのゲートに接続された前記第１の差動対を構成する第２のＰチャネル型電界効果トランジスタと、そのソースには第１の電源電圧が与えられ、且つそのゲートが前記第１の差動対を構成する前記第１のＰチャネル型電界効果トランジスタのゲートに接続され、且つ、そのドレインが前記第１の差動対を構成する前記第１のＰチャネル型電界効果トランジスタのドレインに接続された第２の差動対を構成する第１のＰチャネル型電界効果トランジスタと、そのソースには第１の電源電圧が与えられ、且つそのゲートが前記第１の差動対を構成する前記第２のＰチャネル型電界効果トランジスタのゲートに接続され、且つ、そのドレインが前記第１の差動対を構成する前記第２のＰチャネル型電界効果トランジスタのドレインに接続された前記第２の差動対を構成する第２のＰチャネル型電界効果トランジスタと、を有し、前記第２の差動対を構成する第１のＰチャネル型電界効果トランジスタ及び前記第２の差動対を構成する第２のＰチャネル型電界効果トランジスタのゲートのゲート幅Ｗとゲート長Ｌの比率が、前記第１の差動対を構成する第１のＰチャネル型電界効果トランジスタ及び前記第１の差動対を構成する第２のＰチャネル型電界効果トランジスタのゲートのゲート幅Ｗとゲート長Ｌの比率より小さいことを特徴とする。
【００１６】
請求項６によれば、ソースに第１の電源電圧が与えられているＰチャネル型電界効果トランジスタの差動対により入力雑音の影響を減少して増幅を行えるので、動作速度を損なわずに、耐雑音性の高いセンスアンプ回路を具備する半導体記憶装置を実現できる。請求項７は、請求項６記載の半導体記憶装置において、そのゲートが前記第１の差動対を構成する前記第２のＰチャネル型電界効果トランジスタのドレイン及び、前記第１の差動対を構成する前記第１のＰチャネル型電界効果トランジスタのゲートに接続され、且つ、そのドレインが前記第１の差動対を構成する前記第１のＰチャネル型電界効果トランジスタのドレインに接続された第１のＮチャネル型電界効果トランジスタと、そのゲートが前記第１の差動対を構成する前記第１のＰチャネル型電界効果トランジスタのドレイン及び、前記第１の差動対を構成する前記第２のＰチャネル型電界効果トランジスタのゲートに接続され、且つ、そのドレインが前記第１の差動対を構成する前記第２のＰチャネル型電界効果トランジスタのドレインに接続された第２のＮチャネル型電界効果トランジスタと、そのソースがグランドに接続され、且つ、そのゲートがセンスアンプイネーブル信号に接続され、且つ、そのドレインが前記第１のＮチャネル型電界効果トランジスタのソース及び、前記第２のＮチャネル型電界効果トランジスタのソースに接続された第３のＮチャネル型電界効果トランジスタとを更に有することを特徴とする。
【００１７】
請求項７によれば、差動対を構成するＮチャネル型電界効果トランジスタにより、入力雑音の影響を減少して増幅を行えるので、動作速度を損なわずに、耐雑音性の高いセンスアンプ回路を具備する半導体記憶装置を実現できる。請求項８は、請求項６記載の半導体記憶装置において、そのゲートが前記第１の差動対を構成する前記第２のＰチャネル型電界効果トランジスタのゲート及び、前記第１の差動対を構成する前記第１のＰチャネル型電界効果トランジスタのドレインに接続され、且つ、そのドレインが前記第１の差動対を構成する前記第１のＰチャネル型電界効果トランジスタのドレインに接続された第１のＮチャネル型電界効果トランジスタと、そのゲートが前記第１の差動対を構成する前記第１のＰチャネル型電界効果トランジスタのゲート及び、前記第１の差動対を構成する前記第２のＰチャネル型電界効果トランジスタのドレインに接続され、且つ、そのドレインが前記第１の差動対を構成する前記第２のＰチャネル型電界効果トランジスタのドレインに接続された第２のＮチャネル型電界効果トランジスタと、そのソースがグランドに接続され、且つ、そのゲートがセンスアンプイネーブル信号に接続され、且つ、そのドレインが前記第１のＮチャネル型電界効果トランジスタのソース及び、前記第２のＮチャネル型電界効果トランジスタのソースに接続された第３のＮチャネル型電界効果トランジスタとを更に有することを特徴とする。
【００１８】
請求項８によれば、差動対を構成するＮチャネル型電界効果トランジスタにより、入力雑音の影響を減少して増幅を行えるので、耐雑音性の高いセンスアンプ回路を具備する半導体記憶装置を実現できる。
【００１９】
【発明の実施の形態】
次に、本発明の実施例について説明する。
図４は、本発明の第１実施例を示す。図１と同一番号の構成要素は同一の構成要素を示すものとする。図４は、図１に示すＳＲＡＭ１００の破線で囲まれた部分１３０の１コラム分の構成を示す図である。１コラム分の構成は、主にプリチャージ回路１０４、メモリセルアレイ１０５、コラムスイッチ１０６及び、センスアンプ１０７を有する。センスアンプ１０７は、ＰＭＯＳ４０１、４０２、４０３、４０４、ＮＭＯＳ４０５，４０６，４０７を有する。コラムスイッチ１０６は、ＰＭＯＳ４１３，４１４を有する。メモリセルアレイ１０５は複数のメモリセル４１０、４１１等を有する。プリチャージ回路１０４はＰＭＯＳ４０８、４０９を有する。
【００２０】
プリチャージ回路１０４のＰＭＯＳ４０８、４０９は、それぞれソースが電源Ｖｄｄに接続され、そのゲートはプリチャージ信号１２１に接続される。また、ＰＭＯＳ４０８のドレインはビット線１１３に接続され、ＰＭＯＳ４０９のドレインは反転ビット線１１４に接続される。メモリセルアレイ１０５のメモリセル４１０、４１１は２つのデータ端子がそれぞれビット線１１３及び、反転ビット線１１４に接続され、また、メモリセルの選択を行うワード選択線１１０−１、１１０−２を介して図１に示すワードドライバ１０３に接続される。コラムスイッチ１０６は、ＰＭＯＳ４１３、４１４を有する。ＰＭＯＳ４１３のソースはビット線１１３に接続され、ＰＭＯＳ４１４のソースは反転ビット線１１３に接続される。
【００２１】
センスアンプ１０７においては、ＰＭＯＳ４０１と４０２は第１の差動対を構成し、ＰＭＯＳ４０３と４０４は第２の差動対を構成する。第１の差動対と第２の差動対との間では、ゲート幅Ｗとゲート長Ｌの比Ｗ／Ｌを異ならせたり、ゲート酸化膜の形状を変えたり、バックゲートバイアスの有無等を異ならせることも可能である。ＰＭＯＳ４０１のソースは、データバス線１１５に接続される。ＰＭＯＳ４０２のソースは、反転データバス線１１６に接続され、且つ、そのゲートはＰＭＯＳ４０１のドレインに接続され、且つ、そのドレインはＰＭＯＳ４０１のゲートに接続されている。ＰＭＯＳ４０３のソースは、電源Ｖｄｄに接続され、且つそのゲートはＰＭＯＳ４０１のゲートに接続され、且つ、そのドレインはＰＭＯＳ４０１のドレインに接続されている。ＰＭＯＳ４０４のソースは、電源Ｖｄｄに接続され、且つそのゲートはＰＭＯＳ４０２のゲートに接続され、且つ、そのドレインはＰＭＯＳ４０２のドレインに接続されている。
【００２２】
ＮＭＯＳ４０５のゲートはＰＭＯＳ４０２のドレイン及び、ＰＭＯＳ４０１のゲートに接続され、且つ、そのドレインはＰＭＯＳ４０１のドレインに接続されている。ＮＭＯＳ４０６のゲートはＰＭＯＳ４０１のドレイン及び、ＰＭＯＳ４０２のゲートに接続され、且つ、そのドレインはＰＭＯＳ４０２のドレインに接続されている。ＮＭＯＳ４０７のソースはグランドに接続され、且つ、そのゲートがセンスアンプイネーブル信号１１２に接続され、且つ、そのドレインがＮＭＯＳ４０５のソース及び、ＮＭＯＳ４０６のソースに接続されている。
【００２３】
メモリセル４１１に記憶されたデータを読み出す場合には、先ず、コラム選択線１１１が「ＬＯＷ］レベルにされ、ビット線１１３と反転ビット線１１４が選択される。次に、プリチャージ信号１２１が「ＬＯＷ］レベルとされ、ＰＭＯＳ４０８と４０９を導通させ、ビット線１１３と反転ビット線１１４、及び、データバス線１１５と反転データバス線１１６を電源電圧Ｖｄｄに充電する。次に、プリチャージ信号１２１を「ＨＩＧＨ」レベルとし、ＰＭＯＳ４０８と４０９を遮断する。次に、ワード選択線１１０−１を活性化させることにより、メモリセル４１１を活性化させる。ビット線１１３又は、反転ビット線１１４のいずれかが、メモリセル４１１に記憶されたデータ（１又は、０）に従って放電される。その結果、ビット線１１３及び、反転ビット線１１４の間には、微小な電位差が生じる。この電位差は、コラムスイッチ１０６のＰＭＯＳ４１３及び、ＰＭＯＳ４１４を介して、データバス線１１５及び、反転データバス線１１６に伝えられる。
【００２４】
次に、センスアンプ選択信号１１２を「ＨＩＧＨ」レベルとして、ＮＭＯＳ４０７を導通させる。ＮＭＯＳ４０７が導通されると、センスアンプ１０７が活性化される。先ず、ＮＭＯＳ４０５とＮＭＯＳ４０６のソース電位が０Ｖとなるので、ＮＭＯＳ４０５及び、ＮＭＯＳ４０６が導通する。この結果、ＰＭＯＳ４０１と４０３の共通ゲートと、ＰＭＯＳ４０２と４０４の共通ゲートの電位が低下する。これによって、ＰＭＯＳ４０１、４０２、４０３及び４０４が導通して、それぞれ、飽和領域で動作を開始する。ここで、ＰＭＯＳ４０１とＰＭＯＳ４０２のソース電位の間には、ΔＶの微小電位差があるので、ＰＭＯＳ４０１とＰＭＯＳ４０２を流れる電流には、微小電流差を生じる。その結果、出力１１７と反転出力１１８の電位の間に、微小電位差を生じる。この微小電位差は、ＰＭＯＳ４０１、４０２、４０３及び４０４と、ＮＭＯＳ４０５及び４０６のそれぞれの差動対の正帰還動作によって急速に増幅される。一方、上述のセンス動作中は、プリチャージ信号１２１を「ＨＩＧＨ］レベルとしているため、データバス線１１５及び反転データバス線１１６はセンスアンプを流れる貫通電流によって放電され、徐々に電位が下がる。
【００２５】
しかし、ＰＭＯＳ４０３と４０４のソースは、それぞれ電源電位Ｖｄｄに固定されているため、上述のセンス動作は出力１１７と反転出力１１８がそれぞれ、電源電圧Ｖｄｄ又は、０Ｖとなりラッチされるまで続けられる。
図５は第１実施例の動作波形を示す図である。図５（Ａ）はデータバス線（ＤＢ）１１５と反転データバス線（ＤＢＢ）１１６の電圧変化を示し、図５（Ｂ）は、その場合の、出力（ＯＵＴ）１１７と反転出力（ＯＵＴＢ）１１８の電圧変化を示す。このように、出力（ＯＵＴ）１１７と反転出力（ＯＵＴＢ）１１８の間の電位差は最終的には、電源電圧Ｖｄｄと等しくなる。
【００２６】
一方、図６は、センスアンプの活性化が開始されたときに、データバスに雑音が混入した場合の第１実施例の動作波形を示す図である。図６（Ａ）は、反転データバスＤＢＢに雑音が雑音が混入した場合を示し、雑音のために一時的にデータバスＤＢと反転データバスＤＢＢの電位が逆転する。図６（Ｂ）は、この場合の本発明の第１実施例の動作波形を示す。また図６（Ｃ）は、データバスに雑音が混入した場合の、図２に示す従来のセンスアンプ回路の動作波形を示し、図６（Ｄ）は、同様にデータバスに雑音が混入した場合の、図３に示す従来のセンスアンプ回路の動作波形を示す。
【００２７】
図６（Ｂ）では、センスアンプの活性化が開始されたときに、ＰＭＯＳ４０１と４０２により雑音を検出するので、正しいデータに対して反転されたデータの増幅を開始する。しかし、例えば、ＰＭＯＳ４０１と４０２のゲート幅Ｗとゲート長Ｌの比Ｗ／Ｌを、ＰＭＯＳ４０３と４０４のゲート幅Ｗとゲート長Ｌの比Ｗ／Ｌよりも小さくすれば、入力雑音に対する感度を減少させることができるので、雑音の増幅を小さく押さえることができる。この後、反転データバスＤＢＢに対する雑音の影響が無くなった後に、復帰動作状態に入ると、ＰＭＯＳ４０３と４０４の差動対は、出力ＯＵＴと反転出力ＯＵＴＢをそれぞれ電源電圧Ｖｄｄ又は、０Ｖに急速に増幅し、ラッチする。
【００２８】
一方、図６（Ｃ）に示すように、図２に示す従来のセンスアンプ回路のデータバスに一旦雑音が混入すると、ＰＭＯＳ２０１，２０２及び、ＮＭＯＳ２０３，２０４の差動対により、正しいデータに対して反転されたデータが正帰還によって急速に増幅される。この結果、出力ＯＵＴ及び反転出力ＯＵＴＢにおいて、正しいデータに対して反転されたデータがラッチされる。また、出力ＯＵＴ及び反転出力ＯＵＴＢは、急速に増幅されるが、電源電圧Ｖｄｄまでは上昇せず、電圧（Ｖｄｄ−ΔＶ）までしか上昇しない。
【００２９】
更に、図６（Ｄ）に示すように、図３に示す従来のセンスアンプ回路のデータバスに一旦雑音が混入した場合には、雑音はＰＭＯＳ３０１、３０２により構成される正帰還回路によって急速に増幅されるが、ＮＭＯＳ３０３、３０４により構成される負帰還回路によって、逆に、急速な増幅が抑制される。このため、反転データバスＤＢＢに雑音の影響が無くなった後に、復帰動作状態に入ると、出力ＯＵＴ及び、反転出力ＯＵＴＢも正常に増幅される。しかし、回復動作時においても、負帰還回路の働きで出力ＯＵＴ及び、反転出力ＯＵＴＢの振幅が抑制される。
【００３０】
次に本発明の第２実施例について説明する。図７は、本発明の第２実施例のセンスアンプ回路を示す図である。図２に示すセンスアンプ回路と図４のセンスアンプ１０７に示したセンスアンプ回路の構成の違いは、ＰＭＯＳ４０３と４０４のソースには共に、電源電圧Ｖｄｄとは異なる電圧Ｖｄｈが供給されている点である。本実施例は、センスアンプ回路に、プリチャージ回路１０４等のメモリ回路に使用される電源電圧Ｖｄｄとは別の独立した電源Ｖｄｈを使用した場合を示す。この電圧Ｖｄｈは、プリチャージ回路１０４等に使用される電源電圧Ｖｄｄよりも電圧を高くした、電源電圧Ｖｄｄ等を入力として構成される昇圧電源より供給することが可能である。この結果、図１に示すＳＲＡＭ１００全体の消費電力を増大させること無く、センスアンプ回路の動作を高速にできる。
【００３１】
図８は、本発明の第２実施例の動作波形を示す図である。図８（Ａ）及び、（Ｂ）は図５（Ａ）及び、（Ｂ）と同様であり、図８（Ａ）はデータバス線（ＤＢ）１１５と反転データバス線（ＤＢＢ）１１６の電圧変化を示し、図８（Ｂ）は、その場合の、出力（ＯＵＴ）１１７と反転出力（ＯＵＴＢ）１１８の電圧変化を示す。図８（Ｃ）は本実施例のセンスアンプ回路の出力（ＯＵＴ）１１７と反転出力（ＯＵＴＢ）１１８の電圧変化を示し、図８（Ｄ）は、図２に示す従来のセンスアンプ回路の動作波形を示す。電圧Ｖｄｈを電源電圧Ｖｄｄよりも高くすることにより、図８（Ｃ）に示すように、センスアンプ回路の動作を高速にできる。
【００３２】
次に本発明の第３実施例について説明する。図９は、本発明の第３実施例のセンスアンプ回路を示す図である。図９に示すセンスアンプ回路と図７に示すセンスアンプ回路の構成の違いは、図９に示すセンスアンプ回路では、更に２つのＰＭＯＳより構成される複数の差動対を設けたことである。本実施例では、ＰＭＯＳ９０１、９０２より構成される差動対と、ＰＭＯＳ９０３、９０４より構成される差動対の２つの差動対が、更に設けられているが、差動対の数はこれに限定されず他の数であっても良い。本実施例では、ＰＭＯＳ４０３と４０４のソースには共に、電源電圧Ｖｄｄとは異なる電圧Ｖｄｄ１が与えられ、ＰＭＯＳ９０１と９０２のソースには共に、電源電圧Ｖｄｄとは異なる電圧Ｖｄｄ２が与えられ、又は、ＰＭＯＳ９０３と９０４のソースには共に、電源電圧Ｖｄｄとは異なる電圧Ｖｄｄ３が与えられる。
【００３３】
図１０は、本発明の第３実施例の動作波形を示す図である。図１０（Ａ）はデータバス線（ＤＢ）１１５と反転データバス線（ＤＢＢ）１１６の電圧変化を示し、図１０（Ｂ）は、その場合の、出力（ＯＵＴ）１１７と反転出力（ＯＵＴＢ）１１８の電圧変化を示す。出力ＯＵＴと反転出力ＯＵＴＢの電圧変化は、ＰＭＯＳ４０３と４０４のソースに与えられている電圧Ｖｄｄ１と、ＰＭＯＳ９０１と９０２のソースに与えられている電圧Ｖｄｄ２及び、ＰＭＯＳ９０３と９０４のソースに与えられている電圧Ｖｄｄ３に依存する。図１０（Ｂ）は電圧Ｖｄｄ１、Ｖｄｄ２、Ｖｄｄ３のレベルの間の関係が、Ｖｄｄ１＜Ｖｄｄ２＜Ｖｄｄ３である場合の出力ＯＵＴと反転出力ＯＵＴＢの電圧変化を示す。出力ＯＵＴと反転出力ＯＵＴＢの電圧変化の傾きａ１は電圧Ｖｄｄ１に依存し、同様に電圧変化の傾きａ２は電圧Ｖｄｄ２に依存し、また、電圧変化の傾きａ３は電圧Ｖｄｄ３に依存する。従って、電圧Ｖｄｄ１、Ｖｄｄ２、Ｖｄｄ３の値をそれぞれ調整すれば、出力ＯＵＴと反転出力ＯＵＴＢの電圧変化の各傾きを調整することができる。
【００３４】
次に本発明の第４実施例について説明する。図１１は、本発明の第４実施例のセンスアンプ回路を示す図である。図１１に示すセンスアンプ回路と図４に示すセンスアンプ１０７のセンスアンプ回路の構成の違いは、図１１に示すセンスアンプ回路ではＮＭＯＳにより構成される差動対が負帰還回路を構成していることである。なお、ＰＭＯＳ４０３と４０４のソースには、共に電源電圧Ｖｄｄが与えられているが、本構成のセンスアンプ回路においても、ＰＭＯＳ４０３と４０４のソースに図７に示す第２実施例のセンスアンプ回路と同様に電圧Ｖｄｄ１を供給することも可能である。
【００３５】
また、図１２は、本発明の第４実施例の動作波形を示す図である。図１２（Ａ）は、データバスＤＢに雑音が雑音が混入した場合を示し、雑音のために一時的にデータバスＤＢと反転データバスＤＢＢの電位が逆転する。図６（Ｂ）は、この場合の本発明の第４実施例のセンスアンプ回路の動作波形を示す。
図１２（Ｂ）に示すように、図１１に示すセンスアンプ回路のデータバスＤＢに一旦雑音が混入した場合には、雑音はＰＭＯＳ４０１、４０２、４０３及び、４０４により構成される正帰還回路によって急速に増幅されるが、ＮＭＯＳ４０５、４０６により構成される負帰還回路によって急速な増幅が抑制される。このため、データバスＤＢに雑音の影響が無くなった後に、復帰動作状態に入ると、出力ＯＵＴ及び、反転出力ＯＵＴＢも正常に増幅される。
【００３６】
以上本発明をまとめると、次の通りである。
（１）メモリセルに保持された論理値に従って相補データバス線上に出力された電流の差を増幅する、センスアンプ回路を具備した半導体記憶装置において、複数の種類のＰチャネル型電界効果トランジスタ差動対を有する正帰還回路をセンスアンプ回路に設け、前記複数の種類のＰチャネル型電界効果トランジスタ差動対を構成する各Ｐチャネル型電界効果トランジスタの対応するゲートがそれぞれ接続されることを特徴とする半導体記憶装置。
【００３７】
（２）（１）記載の半導体記憶装置において、前記複数の種類のＰチャネル型電界効果トランジスタ差動対は、２種類のＰチャネル型電界効果トランジスタ差動対を有し、前記２種類のＰチャネル型電界効果トランジスタ差動対のうち一方の差動対を構成するＰチャネル型電界効果トランジスタのソースはデータバス線対に接続され、他方の差動対を構成するＰチャネル型電界効果トランジスタのソースは、電源電圧が与えられていることを特徴とする半導体記憶装置。
【００３８】
（３）（１）記載の半導体記憶装置において、前記複数の種類のＰチャネル型電界効果トランジスタ差動対は、２種類のＰチャネル型電界効果トランジスタ差動対を有し、前記２種類のＰチャネル型電界効果トランジスタ差動対のうち一方の差動対を構成するＰチャネル型電界効果トランジスタのソースはデータバス線対に接続され、他方の差動対を構成するＰチャネル型電界効果トランジスタのソースは、前記データバス線対をプリチャージする電源電圧とは別の電源電圧が与えられていることを特徴とする半導体記憶装置。
【００３９】
（４）（１）記載の半導体記憶装置において、前記複数の種類のＰチャネル型電界効果トランジスタ差動対の一つの差動対を構成するＰチャネル型電界効果トランジスタのソースはデータバス線対に接続され、他の差動対を構成するＰチャネル型電界効果トランジスタのソースは、差動対毎にそれぞれ別々の電源電圧が与えられていることを特徴とする半導体記憶装置。
【００４０】
（５）メモリセルに保持された論理値に従って相補データバス線上に出力された電流の差を増幅する、センスアンプ回路を具備した半導体記憶装置において、複数の種類のＰチャネル型電界効果トランジスタ差動対を有する正帰還回路をセンスアンプ回路に設け、前記正帰還回路は、データバス線対のうちの一方のデータ線にそのソースが接続された、第１の差動対を構成する第１のＰチャネル型電界効果トランジスタと、
前記データバス線対のうちの他方のデータ線にそのソースが接続され、且つ、そのゲートが前記第１の差動対を構成する前記第１のＰチャネル型電界効果トランジスタのドレインに接続され、且つ、そのドレインが前記第１の差動対を構成する前記第１のＰチャネル型電界効果トランジスタのゲートに接続された前記第１の差動対を構成する第２のＰチャネル型電界効果トランジスタと、
そのソースには第１の電源電圧が与えられ、且つそのゲートが前記第１の差動対を構成する前記第１のＰチャネル型電界効果トランジスタのゲートに接続され、且つ、そのドレインが前記第１の差動対を構成する前記第１のＰチャネル型電界効果トランジスタのドレインに接続された第２の差動対を構成する第１のＰチャネル型電界効果トランジスタと、
そのソースには第１の電源電圧が与えられ、且つそのゲートが前記第１の差動対を構成する前記第２のＰチャネル型電界効果トランジスタのゲートに接続され、且つ、そのドレインが前記第１の差動対を構成する前記第２のＰチャネル型電界効果トランジスタのドレインに接続された前記第２の差動対を構成する第２のＰチャネル型電界効果トランジスタとを有することを特徴とする半導体記憶装置。
【００４１】
（６）（５）記載の半導体記憶装置において、
そのゲートが前記第１の差動対を構成する前記第２のＰチャネル型電界効果トランジスタのドレイン及び、前記第１の差動対を構成する前記第１のＰチャネル型電界効果トランジスタのゲートに接続され、且つ、そのドレインが前記第１の差動対を構成する前記第１のＰチャネル型電界効果トランジスタのドレインに接続された第１のＮチャネル型電界効果トランジスタと、
そのゲートが前記第１の差動対を構成する前記第１のＰチャネル型電界効果トランジスタのドレイン及び、前記第１の差動対を構成する前記第２のＰチャネル型電界効果トランジスタのゲートに接続され、且つ、そのドレインが前記第１の差動対を構成する前記第２のＰチャネル型電界効果トランジスタのドレインに接続された第２のＮチャネル型電界効果トランジスタと、
そのソースがグランドに接続され、且つ、そのゲートがセンスアンプイネーブル信号に接続され、且つ、そのドレインが前記第１のＮチャネル型電界効果トランジスタのソース及び、前記第２のＮチャネル型電界効果トランジスタのソースに接続された第３のＮチャネル型電界効果トランジスタとを更に有することを特徴とする半導体記憶装置。
【００４２】
（７）（５）記載の半導体記憶装置において、
そのゲートが前記第１の差動対を構成する前記第２のＰチャネル型電界効果トランジスタのゲート及び、前記第１の差動対を構成する前記第１のＰチャネル型電界効果トランジスタのドレインに接続され、且つ、そのドレインが前記第１の差動対を構成する前記第１のＰチャネル型電界効果トランジスタのドレインに接続された第１のＮチャネル型電界効果トランジスタと、
そのゲートが前記第１の差動対を構成する前記第１のＰチャネル型電界効果トランジスタのゲート及び、前記第１の差動対を構成する前記第２のＰチャネル型電界効果トランジスタのドレインに接続され、且つ、そのドレインが前記第１の差動対を構成する前記第２のＰチャネル型電界効果トランジスタのドレインに接続された第２のＮチャネル型電界効果トランジスタと、
そのソースがグランドに接続され、且つ、そのゲートがセンスアンプイネーブル信号に接続され、且つ、そのドレインが前記第１のＮチャネル型電界効果トランジスタのソース及び、前記第２のＮチャネル型電界効果トランジスタのソースに接続された第３のＮチャネル型電界効果トランジスタとを更に有することを特徴とする半導体記憶装置。
【００４３】
（８）（１）乃至（７）のうちのいずれかに記載のセンスアンプ回路を、複数のデータビットを同時に読み出し及び、書き込みを行う半導体メモリの前記複数のビット線の各ビット線毎に設けたことを特徴とする半導体記憶装置。
【００４４】
【発明の効果】
本発明によれば、雑音に対しては安定に動作し、出力振幅を大きくでき、また、動作速度が高速で、更に低消費電力なセンスアンプ回路を提供することができる。
【図面の簡単な説明】
【図１】スタティックランダムアクセスメモリ（ＳＲＡＭ）の全体ブロック図を示す図である。
【図２】図１のセンスアンプ１０７を、従来のセンスアンプ回路で構成した例を示す図である。
【図３】図１のセンスアンプ１０７を、別の構成の従来のセンスアンプ回路で構成した例を示す図である。
【図４】本発明の第１実施例を示す図である。
【図５】本発明の第１実施例の動作波形を示す図である。
【図６】雑音が混入した場合の第１実施例の動作波形を示す図である。
【図７】本発明の第２実施例のセンスアンプ回路を示す図である。
【図８】本発明の第２実施例の動作波形を示す図である。
【図９】本発明の第３実施例のセンスアンプ回路を示す図である。
【図１０】本発明の第３実施例の動作波形を示す図である。
【図１１】本発明の第４実施例のセンスアンプ回路を示す図である。
【図１２】本発明の第４実施例の動作波形を示す図である。
【符号の説明】
１００ ＳＲＡＭ
１０２ デコーダ及びコントロール回路
１０３ ワードラインドライバ
１０４ プリチャージ回路
１０５ メモリセルアレイ
１０６ コラムスイッチ
１０７ センスアンプ
１０８ ライとアンプ
１０９ 入出力回路
４１０、４１１ メモリセル
４０１，４０２，４０３，４０４ Ｐチャネル型電界効果トランジスタ
４０５，４０６，４０７ Ｎチャネル型電界効果トランジスタ
９０１，９０２，９０３，９０４ Ｐチャネル型電界効果トランジスタ
【発明の属する技術分野】
本発明は半導体メモリに関し、特に、スタティックランダムアクセスメモリ（以後ＳＲＡＭと称す）の相補データ線対上に現れた電流差を増幅して、メモリセルに記憶された論理値を検出する電流検出型センスアンプ回路に関する。
【０００２】
【従来の技術】
近年、半導体メモリーの分野においては、高集積化と動作電源電圧の低下に対する要求が著しい。しかし、電源電圧を低下することによって、データを保持しているメモリセルからデータを読み出す際の動作速度の低下や、ノイズマージンの減少を引き起こす。このため、メモリーセルに保持されている論理値を、電流や電圧の差として検出し、これを増幅するセンスアンプ回路の重要性が認識されている。
【０００３】
図１は、スタティックランダムアクセスメモリ（ＳＲＡＭ）の全体ブロック図を示す図である。ＳＲＡＭ１００は、主に、デーコーダ及びコントロール回路１０２、ワードラインドライバ１０３、プリチャージ回路１０４、メモリセルアレイ１０５、コラムスイッチ１０６、センスアンプ１０７、ライトアンプ１０８、入出力回路１０９を有する。また破線で囲まれた部分１３０は、１コラム分の構成を示す部分である。
【０００４】
最初に、ＳＲＡＭ１００の読み出し動作について説明する。メモリセルアレイ１０５のメモリセルに保持されている論理値を読み出すためには、先ず、読み出すメモリセルアレイ１０５のメモリセルを指定するアドレス、クロック及びコントロール信号１０１がデーコーダ及びコントロール回路１０２に入力される。デーコーダ及びコントロール回路１０２は、ワードラインドライバ１０３にデコーダ出力信号を送り、また、コラム選択信号１１１をコラムスイッチ１０６に送る。次に、プリチャージ信号１２１がプリチャージ回路１０４へ送られ、ビット線１１３及び、反転ビット線１１４がプリチャージされる。更に、ワード選択線１１０によりメモリセルアレイ１０５内のメモリセルが活性化され、メモリセルに保持されている論理値がビット線１１３と反転ビット線１１４上に出力される。次に、センスアンプイネーブル信号１１２をセンスアンプ１０７へ送りセンスアンプ１０７を活性化する。ビット線１１３と反転ビット線１１４上に出力された論理値は、コラムスイッチ１０６を通り、センスアンプ１０７により増幅される。センスアンプ１０７により増幅された論理値は、入出力回路１０９を介して出力データ１１９として、ＳＲＡＭ１００より出力される。
【０００５】
一方、データを書き込む際には、入力データ１２０が入出力回路１０９に与えられ、ライトアンプ１０８により増幅される。ライトアンプ１０８で増幅された入力データ１２０は、コラムスイッチ１０６を介してメモリセルアレイ１０５に送られる。同時に、読み出し時と同様に、メモリセルを指定するアドレス、クロック及びコントロール信号１０１がデーコーダ及びコントロール回路１０２に入力され、所定のアドレスのメモリセルに、入力データ１２０が書き込まれる。
【０００６】
図２は、図１のセンスアンプ１０７を従来のセンスアンプ回路で構成した例を示す。図２は、特に１ビット分の構成を示す。図２のセンスアンプ２００は、特に高速動作を行うために提案された電流検出型センスアンプの一例である。この種のセンスアンプ回路は、例えば、特許第２５５１３４６号に開示されている。センスアンプ２００は、Ｐチャネル型金属酸化物電界効果型トランジスタ（以後ＰＭＯＳと称す）２０１、２０２、Ｎチャネル型金属酸化物電界効果型トランジスタ（以後ＮＭＯＳと称す）２０３，２０４及び、２０５を有する。ＰＭＯＳ２０１のドレインとＮＭＯＳ２０３のドレインは接続されており、また、ＰＭＯＳ２０２のドレインとＮＭＯＳ２０４のドレインは接続されている。ＮＭＯＳ２０３のソースとＮＭＯＳ２０４のソース及び、ＮＭＯＳ２０５のドレインは互いに接続されている。ＮＭＯＳ２０５のソースはグランドに接続され、そのゲートにはセンスアンプイネーブル信号１１２が入力される。また、ＰＭＯＳ２０１のゲートとＮＭＯＳ２０３のゲート及び、ＰＭＯＳ２０２のドレインは互いに接続されている。更に、ＰＭＯＳ２０２のゲートとＮＭＯＳ２０４のゲート及び、ＰＭＯＳ２０１のドレインは互いに接続されている。ＰＭＯＳ２０１のソースとＰＭＯＳ２０２のソースは、センスアンプ２００の入力端子である。ＰＭＯＳ２０１のソースには、データバス１１５に接続され、また、ＰＭＯＳ２０２のソースは、反転データバス１１６に接続されている。センスアンプ２００の出力は、出力端子１１７、及び、反転出力端子１１８である。
【０００７】
センスアンプ２００は、ＰＭＯＳ２０１のソースとＰＭＯＳ２０２のソースより入力された入力電流の差を、正帰還によって、高速に増幅し、図１のコラムスイッチ１０６を介してメモリセルより出力された論理値を検出する。
また、図３は、図１のセンスアンプ１０７を、別の構成の従来のセンスアンプ回路で構成した例を示す。図３は、特に１ビット分の構成を示す。図３のセンスアンプ３００は、特にノイズに対して安定な動作を行うために提案された電流検出型センスアンプの一例である。この種のセンスアンプ回路は、例えば、特開平７−２３０６９４号公報に開示されている。
【０００８】
センスアンプ３００は、ＰＭＯＳ３０１、３０２、ＮＭＯＳ３０３，３０４及び、３０５を有する。ＰＭＯＳ３０１のドレインとＮＭＯＳ３０３のドレインは接続されており、また、ＰＭＯＳ３０２のドレインとＮＭＯＳ３０４のドレインは接続されている。ＮＭＯＳ３０３のソースとＮＭＯＳ３０４のソース及び、ＮＭＯＳ３０５のドレインは互いに接続されている。ＮＭＯＳ３０５のソースはグランドに接続され、ゲートにはセンスアンプイネーブル信号１１２が入力される。また、ＰＭＯＳ３０１のゲートとＮＭＯＳ３０４のゲート及びドレインは互いに接続されている。更に、ＰＭＯＳ３０２のゲートとＮＭＯＳ３０３のゲート及びドレインは互いに接続されている。ＰＭＯＳ３０１のソースとＰＭＯＳ３０２のソースは、センスアンプ３００の入力端子である。ＰＭＯＳ３０１のソースには、データバス１１５に接続され、また、ＰＭＯＳ３０２のソースには、反転データバス１１６に接続される。センスアンプ３００の出力は、出力端子１１７、及び、反転出力端子１１８である。
【０００９】
センスアンプ３００は、ＰＭＯＳ３０１のソースとＰＭＯＳ３０２のソースより入力された入力電流の差を、ＰＭＯＳ３０１とＰＭＯＳ３０２によって構成されるの正帰還回路によって、高速に増幅し、図１のコラムスイッチ１０６を介してメモリセルより出力された論理値を検出する。一方、ＮＭＯＳ３０３とＮＭＯＳ３０４によって構成される負帰還回路によって、外部から与えられた雑音による誤動作を防ぐことができる。
【００１０】
【発明が解決しようとする課題】
しかし、上記従来技術の、図２に示すセンスアンプ２００には、例えば、論理値の増幅中に、外部よりバス線対１１５及び１１６に、正しい論理値と逆極性の雑音が与えられた場合には、動作速度が高速なために、雑音を急速に増幅する。この結果、出力端子１１７及び反転出力端子１１８に現れる信号が、メモリセルに記憶された論理値に対して反転する可能性があるという問題があった。
【００１１】
また、図３に示すセンスアンプ３００には、雑音に対しては安定に動作するが、メモリセルに記憶された論理値を検出する動作に関しては、動作速度が非常に低下するという問題があった。
そこで、本発明は、雑音に対しては安定に動作し、出力振幅を大きくでき、また、動作速度が高速で、更に低消費電力なセンスアンプ回路を具備する半導体記憶装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】
上記課題は、次のように達成される。請求項１は、複数のメモリセルを有するメモリセルアレイと、
前記メモリセルアレイの前記メモリセルに接続されたデータバス線対と、
前記データバス線対を介して前記メモリセルに接続され、前記メモリセルに保持された論理値に対応した前記データバス線対の電流値の差を増幅するセンスアンプと、
を備えた半導体記憶装置であって、
前記センスアンプは、それぞれ複数のＰチャネル型電界効果トランジスタにより構成された複数の差動対を有する正帰還回路を有し、
前記複数の差動対のうち一方の差動対のＰチャネル型電界効果トランジスタのゲートが他方の差動対のＰチャネル型電界効果トランジスタの対応するゲートに共通に接続され、
前記一方の差動対を構成するＰチャネル型電界効果トランジスタの形状に比較し、前記他方の差動対を構成するＰチャネル型電界効果トランジスタの形状が、前記他方の差動対による雑音の増幅を小さく抑えるような形状であることを特徴とする。
【００１３】
請求項１によれば、複数のソース入力を有するセンスアンプ回路が構成できるので、一つの差動対を構成するＰチャネル型電界効果トランジスタのソースをデータバス線対に接続し、また、他の差動対を構成するＰチャネル型電界効果トランジスタのソースには電源電圧が与えることができる。このソースに電源電圧が与えられているＰチャネル型電界効果トランジスタにより、センスアンプ出力を電源電圧のレベルまで上げることができるので、動作マージンのある高速なセンスアンプ回路を具備する半導体記憶装置が実現できる。
【００１４】
請求項２は、前記一方の差動対を構成するＰチャネル型電界効果トランジスタのソースは前記データバス線対に接続され、前記他方の差動対を構成するＰチャネル型電界効果トランジスタのソースは電源電圧に接続されていることを特徴とする。請求項３は、前記他方の差動対による雑音の増幅を小さく抑えるような形状は、前記一方の差動対を構成するＰチャネル型電界効果トランジスタのゲートのゲート幅Ｗとゲート長Ｌの比率Ｗ／Ｌよりも小さい比率を有するゲート形状であることを特徴とする。請求項４は、前記一方の差動対を構成するＰチャネル型電界効果トランジスタのソースは前記データバス線対に接続され、前記他方の差動対を構成するＰチャネル型電界効果トランジスタのソースは前記データバス線対をプリチャージする電源電圧とは別の電源電圧に接続されていることを特徴とする。請求項５は、前記一方の差動対を構成するＰチャネル型電界効果トランジスタのソースは前記データバス線対に接続され、前記一方の差動対以外の差動対を構成するＰチャネル型電界効果トランジスタのソースはそれぞれ、差動対毎に別の電源電圧に接続されていることを特徴とする。
【００１５】
請求項２によれば、ソースに電源電圧が与えられているＰチャネル型電界効果トランジスタにより、センスアンプ出力を第１の電源電圧のレベルまで上げることができるので、動作マージンのある高速なセンスアンプ回路を具備する半導体記憶装置が実現できる。請求項３によれば、他方の差動対による雑音の増幅を小さく抑えるような形状は、一方の差動対を構成するＰチャネル型電界効果トランジスタのゲートのゲート幅Ｗとゲート長Ｌの比率Ｗ／Ｌよりも小さい比率を有するゲート形状であることができる。請求項４によれば、ソースにデータバス線対をプリチャージする電源電圧とは別の電源電圧が与えられているＰチャネル型電界効果トランジスタにより、動作マージンのある高速なセンスアンプ回路を具備する半導体記憶装置が実現できる。請求項５によれば、ソースに差動対毎に別の電源電圧が与えられているＰチャネル型電界効果トランジスタにより、動作マージンのある高速なセンスアンプ回路を具備する半導体記憶装置が実現できる。請求項６は、メモリセルに保持された論理値に従って相補データバス線上に出力された電流の差を増幅する、センスアンプ回路を具備した半導体記憶装置において、複数の種類のＰチャネル型電界効果トランジスタ差動対を有する正帰還回路をセンスアンプ回路に設け、前記正帰還回路は、データバス線対のうちの一方のデータ線にそのソースが接続された、第１の差動対を構成する第１のＰチャネル型電界効果トランジスタと、前記データバス線対のうちの他方のデータ線にそのソースが接続され、且つ、そのゲートが前記第１の差動対を構成する前記第１のＰチャネル型電界効果トランジスタのドレインに接続され、且つ、そのドレインが前記第１の差動対を構成する前記第１のＰチャネル型電界効果トランジスタのゲートに接続された前記第１の差動対を構成する第２のＰチャネル型電界効果トランジスタと、そのソースには第１の電源電圧が与えられ、且つそのゲートが前記第１の差動対を構成する前記第１のＰチャネル型電界効果トランジスタのゲートに接続され、且つ、そのドレインが前記第１の差動対を構成する前記第１のＰチャネル型電界効果トランジスタのドレインに接続された第２の差動対を構成する第１のＰチャネル型電界効果トランジスタと、そのソースには第１の電源電圧が与えられ、且つそのゲートが前記第１の差動対を構成する前記第２のＰチャネル型電界効果トランジスタのゲートに接続され、且つ、そのドレインが前記第１の差動対を構成する前記第２のＰチャネル型電界効果トランジスタのドレインに接続された前記第２の差動対を構成する第２のＰチャネル型電界効果トランジスタと、を有し、前記第２の差動対を構成する第１のＰチャネル型電界効果トランジスタ及び前記第２の差動対を構成する第２のＰチャネル型電界効果トランジスタのゲートのゲート幅Ｗとゲート長Ｌの比率が、前記第１の差動対を構成する第１のＰチャネル型電界効果トランジスタ及び前記第１の差動対を構成する第２のＰチャネル型電界効果トランジスタのゲートのゲート幅Ｗとゲート長Ｌの比率より小さいことを特徴とする。
【００１６】
請求項６によれば、ソースに第１の電源電圧が与えられているＰチャネル型電界効果トランジスタの差動対により入力雑音の影響を減少して増幅を行えるので、動作速度を損なわずに、耐雑音性の高いセンスアンプ回路を具備する半導体記憶装置を実現できる。請求項７は、請求項６記載の半導体記憶装置において、そのゲートが前記第１の差動対を構成する前記第２のＰチャネル型電界効果トランジスタのドレイン及び、前記第１の差動対を構成する前記第１のＰチャネル型電界効果トランジスタのゲートに接続され、且つ、そのドレインが前記第１の差動対を構成する前記第１のＰチャネル型電界効果トランジスタのドレインに接続された第１のＮチャネル型電界効果トランジスタと、そのゲートが前記第１の差動対を構成する前記第１のＰチャネル型電界効果トランジスタのドレイン及び、前記第１の差動対を構成する前記第２のＰチャネル型電界効果トランジスタのゲートに接続され、且つ、そのドレインが前記第１の差動対を構成する前記第２のＰチャネル型電界効果トランジスタのドレインに接続された第２のＮチャネル型電界効果トランジスタと、そのソースがグランドに接続され、且つ、そのゲートがセンスアンプイネーブル信号に接続され、且つ、そのドレインが前記第１のＮチャネル型電界効果トランジスタのソース及び、前記第２のＮチャネル型電界効果トランジスタのソースに接続された第３のＮチャネル型電界効果トランジスタとを更に有することを特徴とする。
【００１７】
請求項７によれば、差動対を構成するＮチャネル型電界効果トランジスタにより、入力雑音の影響を減少して増幅を行えるので、動作速度を損なわずに、耐雑音性の高いセンスアンプ回路を具備する半導体記憶装置を実現できる。請求項８は、請求項６記載の半導体記憶装置において、そのゲートが前記第１の差動対を構成する前記第２のＰチャネル型電界効果トランジスタのゲート及び、前記第１の差動対を構成する前記第１のＰチャネル型電界効果トランジスタのドレインに接続され、且つ、そのドレインが前記第１の差動対を構成する前記第１のＰチャネル型電界効果トランジスタのドレインに接続された第１のＮチャネル型電界効果トランジスタと、そのゲートが前記第１の差動対を構成する前記第１のＰチャネル型電界効果トランジスタのゲート及び、前記第１の差動対を構成する前記第２のＰチャネル型電界効果トランジスタのドレインに接続され、且つ、そのドレインが前記第１の差動対を構成する前記第２のＰチャネル型電界効果トランジスタのドレインに接続された第２のＮチャネル型電界効果トランジスタと、そのソースがグランドに接続され、且つ、そのゲートがセンスアンプイネーブル信号に接続され、且つ、そのドレインが前記第１のＮチャネル型電界効果トランジスタのソース及び、前記第２のＮチャネル型電界効果トランジスタのソースに接続された第３のＮチャネル型電界効果トランジスタとを更に有することを特徴とする。
【００１８】
請求項８によれば、差動対を構成するＮチャネル型電界効果トランジスタにより、入力雑音の影響を減少して増幅を行えるので、耐雑音性の高いセンスアンプ回路を具備する半導体記憶装置を実現できる。
【００１９】
【発明の実施の形態】
次に、本発明の実施例について説明する。
図４は、本発明の第１実施例を示す。図１と同一番号の構成要素は同一の構成要素を示すものとする。図４は、図１に示すＳＲＡＭ１００の破線で囲まれた部分１３０の１コラム分の構成を示す図である。１コラム分の構成は、主にプリチャージ回路１０４、メモリセルアレイ１０５、コラムスイッチ１０６及び、センスアンプ１０７を有する。センスアンプ１０７は、ＰＭＯＳ４０１、４０２、４０３、４０４、ＮＭＯＳ４０５，４０６，４０７を有する。コラムスイッチ１０６は、ＰＭＯＳ４１３，４１４を有する。メモリセルアレイ１０５は複数のメモリセル４１０、４１１等を有する。プリチャージ回路１０４はＰＭＯＳ４０８、４０９を有する。
【００２０】
プリチャージ回路１０４のＰＭＯＳ４０８、４０９は、それぞれソースが電源Ｖｄｄに接続され、そのゲートはプリチャージ信号１２１に接続される。また、ＰＭＯＳ４０８のドレインはビット線１１３に接続され、ＰＭＯＳ４０９のドレインは反転ビット線１１４に接続される。メモリセルアレイ１０５のメモリセル４１０、４１１は２つのデータ端子がそれぞれビット線１１３及び、反転ビット線１１４に接続され、また、メモリセルの選択を行うワード選択線１１０−１、１１０−２を介して図１に示すワードドライバ１０３に接続される。コラムスイッチ１０６は、ＰＭＯＳ４１３、４１４を有する。ＰＭＯＳ４１３のソースはビット線１１３に接続され、ＰＭＯＳ４１４のソースは反転ビット線１１３に接続される。
【００２１】
センスアンプ１０７においては、ＰＭＯＳ４０１と４０２は第１の差動対を構成し、ＰＭＯＳ４０３と４０４は第２の差動対を構成する。第１の差動対と第２の差動対との間では、ゲート幅Ｗとゲート長Ｌの比Ｗ／Ｌを異ならせたり、ゲート酸化膜の形状を変えたり、バックゲートバイアスの有無等を異ならせることも可能である。ＰＭＯＳ４０１のソースは、データバス線１１５に接続される。ＰＭＯＳ４０２のソースは、反転データバス線１１６に接続され、且つ、そのゲートはＰＭＯＳ４０１のドレインに接続され、且つ、そのドレインはＰＭＯＳ４０１のゲートに接続されている。ＰＭＯＳ４０３のソースは、電源Ｖｄｄに接続され、且つそのゲートはＰＭＯＳ４０１のゲートに接続され、且つ、そのドレインはＰＭＯＳ４０１のドレインに接続されている。ＰＭＯＳ４０４のソースは、電源Ｖｄｄに接続され、且つそのゲートはＰＭＯＳ４０２のゲートに接続され、且つ、そのドレインはＰＭＯＳ４０２のドレインに接続されている。
【００２２】
ＮＭＯＳ４０５のゲートはＰＭＯＳ４０２のドレイン及び、ＰＭＯＳ４０１のゲートに接続され、且つ、そのドレインはＰＭＯＳ４０１のドレインに接続されている。ＮＭＯＳ４０６のゲートはＰＭＯＳ４０１のドレイン及び、ＰＭＯＳ４０２のゲートに接続され、且つ、そのドレインはＰＭＯＳ４０２のドレインに接続されている。ＮＭＯＳ４０７のソースはグランドに接続され、且つ、そのゲートがセンスアンプイネーブル信号１１２に接続され、且つ、そのドレインがＮＭＯＳ４０５のソース及び、ＮＭＯＳ４０６のソースに接続されている。
【００２３】
メモリセル４１１に記憶されたデータを読み出す場合には、先ず、コラム選択線１１１が「ＬＯＷ］レベルにされ、ビット線１１３と反転ビット線１１４が選択される。次に、プリチャージ信号１２１が「ＬＯＷ］レベルとされ、ＰＭＯＳ４０８と４０９を導通させ、ビット線１１３と反転ビット線１１４、及び、データバス線１１５と反転データバス線１１６を電源電圧Ｖｄｄに充電する。次に、プリチャージ信号１２１を「ＨＩＧＨ」レベルとし、ＰＭＯＳ４０８と４０９を遮断する。次に、ワード選択線１１０−１を活性化させることにより、メモリセル４１１を活性化させる。ビット線１１３又は、反転ビット線１１４のいずれかが、メモリセル４１１に記憶されたデータ（１又は、０）に従って放電される。その結果、ビット線１１３及び、反転ビット線１１４の間には、微小な電位差が生じる。この電位差は、コラムスイッチ１０６のＰＭＯＳ４１３及び、ＰＭＯＳ４１４を介して、データバス線１１５及び、反転データバス線１１６に伝えられる。
【００２４】
次に、センスアンプ選択信号１１２を「ＨＩＧＨ」レベルとして、ＮＭＯＳ４０７を導通させる。ＮＭＯＳ４０７が導通されると、センスアンプ１０７が活性化される。先ず、ＮＭＯＳ４０５とＮＭＯＳ４０６のソース電位が０Ｖとなるので、ＮＭＯＳ４０５及び、ＮＭＯＳ４０６が導通する。この結果、ＰＭＯＳ４０１と４０３の共通ゲートと、ＰＭＯＳ４０２と４０４の共通ゲートの電位が低下する。これによって、ＰＭＯＳ４０１、４０２、４０３及び４０４が導通して、それぞれ、飽和領域で動作を開始する。ここで、ＰＭＯＳ４０１とＰＭＯＳ４０２のソース電位の間には、ΔＶの微小電位差があるので、ＰＭＯＳ４０１とＰＭＯＳ４０２を流れる電流には、微小電流差を生じる。その結果、出力１１７と反転出力１１８の電位の間に、微小電位差を生じる。この微小電位差は、ＰＭＯＳ４０１、４０２、４０３及び４０４と、ＮＭＯＳ４０５及び４０６のそれぞれの差動対の正帰還動作によって急速に増幅される。一方、上述のセンス動作中は、プリチャージ信号１２１を「ＨＩＧＨ］レベルとしているため、データバス線１１５及び反転データバス線１１６はセンスアンプを流れる貫通電流によって放電され、徐々に電位が下がる。
【００２５】
しかし、ＰＭＯＳ４０３と４０４のソースは、それぞれ電源電位Ｖｄｄに固定されているため、上述のセンス動作は出力１１７と反転出力１１８がそれぞれ、電源電圧Ｖｄｄ又は、０Ｖとなりラッチされるまで続けられる。
図５は第１実施例の動作波形を示す図である。図５（Ａ）はデータバス線（ＤＢ）１１５と反転データバス線（ＤＢＢ）１１６の電圧変化を示し、図５（Ｂ）は、その場合の、出力（ＯＵＴ）１１７と反転出力（ＯＵＴＢ）１１８の電圧変化を示す。このように、出力（ＯＵＴ）１１７と反転出力（ＯＵＴＢ）１１８の間の電位差は最終的には、電源電圧Ｖｄｄと等しくなる。
【００２６】
一方、図６は、センスアンプの活性化が開始されたときに、データバスに雑音が混入した場合の第１実施例の動作波形を示す図である。図６（Ａ）は、反転データバスＤＢＢに雑音が雑音が混入した場合を示し、雑音のために一時的にデータバスＤＢと反転データバスＤＢＢの電位が逆転する。図６（Ｂ）は、この場合の本発明の第１実施例の動作波形を示す。また図６（Ｃ）は、データバスに雑音が混入した場合の、図２に示す従来のセンスアンプ回路の動作波形を示し、図６（Ｄ）は、同様にデータバスに雑音が混入した場合の、図３に示す従来のセンスアンプ回路の動作波形を示す。
【００２７】
図６（Ｂ）では、センスアンプの活性化が開始されたときに、ＰＭＯＳ４０１と４０２により雑音を検出するので、正しいデータに対して反転されたデータの増幅を開始する。しかし、例えば、ＰＭＯＳ４０１と４０２のゲート幅Ｗとゲート長Ｌの比Ｗ／Ｌを、ＰＭＯＳ４０３と４０４のゲート幅Ｗとゲート長Ｌの比Ｗ／Ｌよりも小さくすれば、入力雑音に対する感度を減少させることができるので、雑音の増幅を小さく押さえることができる。この後、反転データバスＤＢＢに対する雑音の影響が無くなった後に、復帰動作状態に入ると、ＰＭＯＳ４０３と４０４の差動対は、出力ＯＵＴと反転出力ＯＵＴＢをそれぞれ電源電圧Ｖｄｄ又は、０Ｖに急速に増幅し、ラッチする。
【００２８】
一方、図６（Ｃ）に示すように、図２に示す従来のセンスアンプ回路のデータバスに一旦雑音が混入すると、ＰＭＯＳ２０１，２０２及び、ＮＭＯＳ２０３，２０４の差動対により、正しいデータに対して反転されたデータが正帰還によって急速に増幅される。この結果、出力ＯＵＴ及び反転出力ＯＵＴＢにおいて、正しいデータに対して反転されたデータがラッチされる。また、出力ＯＵＴ及び反転出力ＯＵＴＢは、急速に増幅されるが、電源電圧Ｖｄｄまでは上昇せず、電圧（Ｖｄｄ−ΔＶ）までしか上昇しない。
【００２９】
更に、図６（Ｄ）に示すように、図３に示す従来のセンスアンプ回路のデータバスに一旦雑音が混入した場合には、雑音はＰＭＯＳ３０１、３０２により構成される正帰還回路によって急速に増幅されるが、ＮＭＯＳ３０３、３０４により構成される負帰還回路によって、逆に、急速な増幅が抑制される。このため、反転データバスＤＢＢに雑音の影響が無くなった後に、復帰動作状態に入ると、出力ＯＵＴ及び、反転出力ＯＵＴＢも正常に増幅される。しかし、回復動作時においても、負帰還回路の働きで出力ＯＵＴ及び、反転出力ＯＵＴＢの振幅が抑制される。
【００３０】
次に本発明の第２実施例について説明する。図７は、本発明の第２実施例のセンスアンプ回路を示す図である。図２に示すセンスアンプ回路と図４のセンスアンプ１０７に示したセンスアンプ回路の構成の違いは、ＰＭＯＳ４０３と４０４のソースには共に、電源電圧Ｖｄｄとは異なる電圧Ｖｄｈが供給されている点である。本実施例は、センスアンプ回路に、プリチャージ回路１０４等のメモリ回路に使用される電源電圧Ｖｄｄとは別の独立した電源Ｖｄｈを使用した場合を示す。この電圧Ｖｄｈは、プリチャージ回路１０４等に使用される電源電圧Ｖｄｄよりも電圧を高くした、電源電圧Ｖｄｄ等を入力として構成される昇圧電源より供給することが可能である。この結果、図１に示すＳＲＡＭ１００全体の消費電力を増大させること無く、センスアンプ回路の動作を高速にできる。
【００３１】
図８は、本発明の第２実施例の動作波形を示す図である。図８（Ａ）及び、（Ｂ）は図５（Ａ）及び、（Ｂ）と同様であり、図８（Ａ）はデータバス線（ＤＢ）１１５と反転データバス線（ＤＢＢ）１１６の電圧変化を示し、図８（Ｂ）は、その場合の、出力（ＯＵＴ）１１７と反転出力（ＯＵＴＢ）１１８の電圧変化を示す。図８（Ｃ）は本実施例のセンスアンプ回路の出力（ＯＵＴ）１１７と反転出力（ＯＵＴＢ）１１８の電圧変化を示し、図８（Ｄ）は、図２に示す従来のセンスアンプ回路の動作波形を示す。電圧Ｖｄｈを電源電圧Ｖｄｄよりも高くすることにより、図８（Ｃ）に示すように、センスアンプ回路の動作を高速にできる。
【００３２】
次に本発明の第３実施例について説明する。図９は、本発明の第３実施例のセンスアンプ回路を示す図である。図９に示すセンスアンプ回路と図７に示すセンスアンプ回路の構成の違いは、図９に示すセンスアンプ回路では、更に２つのＰＭＯＳより構成される複数の差動対を設けたことである。本実施例では、ＰＭＯＳ９０１、９０２より構成される差動対と、ＰＭＯＳ９０３、９０４より構成される差動対の２つの差動対が、更に設けられているが、差動対の数はこれに限定されず他の数であっても良い。本実施例では、ＰＭＯＳ４０３と４０４のソースには共に、電源電圧Ｖｄｄとは異なる電圧Ｖｄｄ１が与えられ、ＰＭＯＳ９０１と９０２のソースには共に、電源電圧Ｖｄｄとは異なる電圧Ｖｄｄ２が与えられ、又は、ＰＭＯＳ９０３と９０４のソースには共に、電源電圧Ｖｄｄとは異なる電圧Ｖｄｄ３が与えられる。
【００３３】
図１０は、本発明の第３実施例の動作波形を示す図である。図１０（Ａ）はデータバス線（ＤＢ）１１５と反転データバス線（ＤＢＢ）１１６の電圧変化を示し、図１０（Ｂ）は、その場合の、出力（ＯＵＴ）１１７と反転出力（ＯＵＴＢ）１１８の電圧変化を示す。出力ＯＵＴと反転出力ＯＵＴＢの電圧変化は、ＰＭＯＳ４０３と４０４のソースに与えられている電圧Ｖｄｄ１と、ＰＭＯＳ９０１と９０２のソースに与えられている電圧Ｖｄｄ２及び、ＰＭＯＳ９０３と９０４のソースに与えられている電圧Ｖｄｄ３に依存する。図１０（Ｂ）は電圧Ｖｄｄ１、Ｖｄｄ２、Ｖｄｄ３のレベルの間の関係が、Ｖｄｄ１＜Ｖｄｄ２＜Ｖｄｄ３である場合の出力ＯＵＴと反転出力ＯＵＴＢの電圧変化を示す。出力ＯＵＴと反転出力ＯＵＴＢの電圧変化の傾きａ１は電圧Ｖｄｄ１に依存し、同様に電圧変化の傾きａ２は電圧Ｖｄｄ２に依存し、また、電圧変化の傾きａ３は電圧Ｖｄｄ３に依存する。従って、電圧Ｖｄｄ１、Ｖｄｄ２、Ｖｄｄ３の値をそれぞれ調整すれば、出力ＯＵＴと反転出力ＯＵＴＢの電圧変化の各傾きを調整することができる。
【００３４】
次に本発明の第４実施例について説明する。図１１は、本発明の第４実施例のセンスアンプ回路を示す図である。図１１に示すセンスアンプ回路と図４に示すセンスアンプ１０７のセンスアンプ回路の構成の違いは、図１１に示すセンスアンプ回路ではＮＭＯＳにより構成される差動対が負帰還回路を構成していることである。なお、ＰＭＯＳ４０３と４０４のソースには、共に電源電圧Ｖｄｄが与えられているが、本構成のセンスアンプ回路においても、ＰＭＯＳ４０３と４０４のソースに図７に示す第２実施例のセンスアンプ回路と同様に電圧Ｖｄｄ１を供給することも可能である。
【００３５】
また、図１２は、本発明の第４実施例の動作波形を示す図である。図１２（Ａ）は、データバスＤＢに雑音が雑音が混入した場合を示し、雑音のために一時的にデータバスＤＢと反転データバスＤＢＢの電位が逆転する。図６（Ｂ）は、この場合の本発明の第４実施例のセンスアンプ回路の動作波形を示す。
図１２（Ｂ）に示すように、図１１に示すセンスアンプ回路のデータバスＤＢに一旦雑音が混入した場合には、雑音はＰＭＯＳ４０１、４０２、４０３及び、４０４により構成される正帰還回路によって急速に増幅されるが、ＮＭＯＳ４０５、４０６により構成される負帰還回路によって急速な増幅が抑制される。このため、データバスＤＢに雑音の影響が無くなった後に、復帰動作状態に入ると、出力ＯＵＴ及び、反転出力ＯＵＴＢも正常に増幅される。
【００３６】
以上本発明をまとめると、次の通りである。
（１）メモリセルに保持された論理値に従って相補データバス線上に出力された電流の差を増幅する、センスアンプ回路を具備した半導体記憶装置において、複数の種類のＰチャネル型電界効果トランジスタ差動対を有する正帰還回路をセンスアンプ回路に設け、前記複数の種類のＰチャネル型電界効果トランジスタ差動対を構成する各Ｐチャネル型電界効果トランジスタの対応するゲートがそれぞれ接続されることを特徴とする半導体記憶装置。
【００３７】
（２）（１）記載の半導体記憶装置において、前記複数の種類のＰチャネル型電界効果トランジスタ差動対は、２種類のＰチャネル型電界効果トランジスタ差動対を有し、前記２種類のＰチャネル型電界効果トランジスタ差動対のうち一方の差動対を構成するＰチャネル型電界効果トランジスタのソースはデータバス線対に接続され、他方の差動対を構成するＰチャネル型電界効果トランジスタのソースは、電源電圧が与えられていることを特徴とする半導体記憶装置。
【００３８】
（３）（１）記載の半導体記憶装置において、前記複数の種類のＰチャネル型電界効果トランジスタ差動対は、２種類のＰチャネル型電界効果トランジスタ差動対を有し、前記２種類のＰチャネル型電界効果トランジスタ差動対のうち一方の差動対を構成するＰチャネル型電界効果トランジスタのソースはデータバス線対に接続され、他方の差動対を構成するＰチャネル型電界効果トランジスタのソースは、前記データバス線対をプリチャージする電源電圧とは別の電源電圧が与えられていることを特徴とする半導体記憶装置。
【００３９】
（４）（１）記載の半導体記憶装置において、前記複数の種類のＰチャネル型電界効果トランジスタ差動対の一つの差動対を構成するＰチャネル型電界効果トランジスタのソースはデータバス線対に接続され、他の差動対を構成するＰチャネル型電界効果トランジスタのソースは、差動対毎にそれぞれ別々の電源電圧が与えられていることを特徴とする半導体記憶装置。
【００４０】
（５）メモリセルに保持された論理値に従って相補データバス線上に出力された電流の差を増幅する、センスアンプ回路を具備した半導体記憶装置において、複数の種類のＰチャネル型電界効果トランジスタ差動対を有する正帰還回路をセンスアンプ回路に設け、前記正帰還回路は、データバス線対のうちの一方のデータ線にそのソースが接続された、第１の差動対を構成する第１のＰチャネル型電界効果トランジスタと、
前記データバス線対のうちの他方のデータ線にそのソースが接続され、且つ、そのゲートが前記第１の差動対を構成する前記第１のＰチャネル型電界効果トランジスタのドレインに接続され、且つ、そのドレインが前記第１の差動対を構成する前記第１のＰチャネル型電界効果トランジスタのゲートに接続された前記第１の差動対を構成する第２のＰチャネル型電界効果トランジスタと、
そのソースには第１の電源電圧が与えられ、且つそのゲートが前記第１の差動対を構成する前記第１のＰチャネル型電界効果トランジスタのゲートに接続され、且つ、そのドレインが前記第１の差動対を構成する前記第１のＰチャネル型電界効果トランジスタのドレインに接続された第２の差動対を構成する第１のＰチャネル型電界効果トランジスタと、
そのソースには第１の電源電圧が与えられ、且つそのゲートが前記第１の差動対を構成する前記第２のＰチャネル型電界効果トランジスタのゲートに接続され、且つ、そのドレインが前記第１の差動対を構成する前記第２のＰチャネル型電界効果トランジスタのドレインに接続された前記第２の差動対を構成する第２のＰチャネル型電界効果トランジスタとを有することを特徴とする半導体記憶装置。
【００４１】
（６）（５）記載の半導体記憶装置において、
そのゲートが前記第１の差動対を構成する前記第２のＰチャネル型電界効果トランジスタのドレイン及び、前記第１の差動対を構成する前記第１のＰチャネル型電界効果トランジスタのゲートに接続され、且つ、そのドレインが前記第１の差動対を構成する前記第１のＰチャネル型電界効果トランジスタのドレインに接続された第１のＮチャネル型電界効果トランジスタと、
そのゲートが前記第１の差動対を構成する前記第１のＰチャネル型電界効果トランジスタのドレイン及び、前記第１の差動対を構成する前記第２のＰチャネル型電界効果トランジスタのゲートに接続され、且つ、そのドレインが前記第１の差動対を構成する前記第２のＰチャネル型電界効果トランジスタのドレインに接続された第２のＮチャネル型電界効果トランジスタと、
そのソースがグランドに接続され、且つ、そのゲートがセンスアンプイネーブル信号に接続され、且つ、そのドレインが前記第１のＮチャネル型電界効果トランジスタのソース及び、前記第２のＮチャネル型電界効果トランジスタのソースに接続された第３のＮチャネル型電界効果トランジスタとを更に有することを特徴とする半導体記憶装置。
【００４２】
（７）（５）記載の半導体記憶装置において、
そのゲートが前記第１の差動対を構成する前記第２のＰチャネル型電界効果トランジスタのゲート及び、前記第１の差動対を構成する前記第１のＰチャネル型電界効果トランジスタのドレインに接続され、且つ、そのドレインが前記第１の差動対を構成する前記第１のＰチャネル型電界効果トランジスタのドレインに接続された第１のＮチャネル型電界効果トランジスタと、
そのゲートが前記第１の差動対を構成する前記第１のＰチャネル型電界効果トランジスタのゲート及び、前記第１の差動対を構成する前記第２のＰチャネル型電界効果トランジスタのドレインに接続され、且つ、そのドレインが前記第１の差動対を構成する前記第２のＰチャネル型電界効果トランジスタのドレインに接続された第２のＮチャネル型電界効果トランジスタと、
そのソースがグランドに接続され、且つ、そのゲートがセンスアンプイネーブル信号に接続され、且つ、そのドレインが前記第１のＮチャネル型電界効果トランジスタのソース及び、前記第２のＮチャネル型電界効果トランジスタのソースに接続された第３のＮチャネル型電界効果トランジスタとを更に有することを特徴とする半導体記憶装置。
【００４３】
（８）（１）乃至（７）のうちのいずれかに記載のセンスアンプ回路を、複数のデータビットを同時に読み出し及び、書き込みを行う半導体メモリの前記複数のビット線の各ビット線毎に設けたことを特徴とする半導体記憶装置。
【００４４】
【発明の効果】
本発明によれば、雑音に対しては安定に動作し、出力振幅を大きくでき、また、動作速度が高速で、更に低消費電力なセンスアンプ回路を提供することができる。
【図面の簡単な説明】
【図１】スタティックランダムアクセスメモリ（ＳＲＡＭ）の全体ブロック図を示す図である。
【図２】図１のセンスアンプ１０７を、従来のセンスアンプ回路で構成した例を示す図である。
【図３】図１のセンスアンプ１０７を、別の構成の従来のセンスアンプ回路で構成した例を示す図である。
【図４】本発明の第１実施例を示す図である。
【図５】本発明の第１実施例の動作波形を示す図である。
【図６】雑音が混入した場合の第１実施例の動作波形を示す図である。
【図７】本発明の第２実施例のセンスアンプ回路を示す図である。
【図８】本発明の第２実施例の動作波形を示す図である。
【図９】本発明の第３実施例のセンスアンプ回路を示す図である。
【図１０】本発明の第３実施例の動作波形を示す図である。
【図１１】本発明の第４実施例のセンスアンプ回路を示す図である。
【図１２】本発明の第４実施例の動作波形を示す図である。
【符号の説明】
１００ ＳＲＡＭ
１０２ デコーダ及びコントロール回路
１０３ ワードラインドライバ
１０４ プリチャージ回路
１０５ メモリセルアレイ
１０６ コラムスイッチ
１０７ センスアンプ
１０８ ライとアンプ
１０９ 入出力回路
４１０、４１１ メモリセル
４０１，４０２，４０３，４０４ Ｐチャネル型電界効果トランジスタ
４０５，４０６，４０７ Ｎチャネル型電界効果トランジスタ
９０１，９０２，９０３，９０４ Ｐチャネル型電界効果トランジスタ
Claims (8)
- 複数のメモリセルを有するメモリセルアレイと、
前記メモリセルアレイの前記メモリセルに接続されたデータバス線対と、
前記データバス線対を介して前記メモリセルに接続され、前記メモリセルに保持された論理値に対応した前記データバス線対の電流値の差を増幅するセンスアンプと、
を備えた半導体記憶装置であって、
前記センスアンプは、それぞれ複数のＰチャネル型電界効果トランジスタにより構成された複数の差動対を有する正帰還回路を有し、
前記複数の差動対のうち一方の差動対のＰチャネル型電界効果トランジスタのゲートが他方の差動対のＰチャネル型電界効果トランジスタの対応するゲートに共通に接続され、
前記一方の差動対を構成するＰチャネル型電界効果トランジスタの形状に比較し、前記他方の差動対を構成するＰチャネル型電界効果トランジスタの形状が、前記他方の差動対による雑音の増幅を小さく抑えるような形状であることを特徴とする半導体記憶装置。 - 前記一方の差動対を構成するＰチャネル型電界効果トランジスタのソースは前記データバス線対に接続され、前記他方の差動対を構成するＰチャネル型電界効果トランジスタのソースは電源電圧に接続されていることを特徴とする請求項１記載の半導体記憶装置。
- 前記他方の差動対による雑音の増幅を小さく抑えるような形状は、前記一方の差動対を構成するＰチャネル型電界効果トランジスタのゲートのゲート幅Ｗとゲート長Ｌの比率Ｗ／Ｌよりも小さい比率を有するゲート形状であることを特徴とする請求項１記載の半導体記憶装置。
- 前記一方の差動対を構成するＰチャネル型電界効果トランジスタのソースは前記データバス線対に接続され、前記他方の差動対を構成するＰチャネル型電界効果トランジスタのソースは前記データバス線対をプリチャージする電源電圧とは別の電源電圧に接続されていることを特徴とする請求項１記載の半導体記憶装置。
- 前記一方の差動対を構成するＰチャネル型電界効果トランジスタのソースは前記データバス線対に接続され、前記一方の差動対以外の差動対を構成するＰチャネル型電界効果トランジスタのソースはそれぞれ、差動対毎に別の電源電圧に接続されていることを特徴とする請求項１記載の半導体記憶装置。
- メモリセルに保持された論理値に従って相補データバス線上に出力された電流の差を増幅する、センスアンプ回路を具備した半導体記憶装置において、
複数の種類のＰチャネル型電界効果トランジスタ差動対を有する正帰還回路をセンスアンプ回路に設け、前記正帰還回路は、データバス線対のうちの一方のデータ線にそのソースが接続された、第１の差動対を構成する第１のＰチャネル型電界効果トランジスタと、
前記データバス線対のうちの他方のデータ線にそのソースが接続され、且つ、そのゲートが前記第１の差動対を構成する前記第１のＰチャネル型電界効果トランジスタのドレインに接続され、且つ、そのドレインが前記第１の差動対を構成する前記第１のＰチャネル型電界効果トランジスタのゲートに接続された前記第１の差動対を構成する第２のＰチャネル型電界効果トランジスタと、
そのソースには第１の電源電圧が与えられ、且つそのゲートが前記第１の差動対を構成する前記第１のＰチャネル型電界効果トランジスタのゲートに接続され、且つ、そのドレインが前記第１の差動対を構成する前記第１のＰチャネル型電界効果トランジスタのドレインに接続された第２の差動対を構成する第１のＰチャネル型電界効果トランジスタと、
そのソースには第１の電源電圧が与えられ、且つそのゲートが前記第１の差動対を構成する前記第２のＰチャネル型電界効果トランジスタのゲートに接続され、且つ、そのドレインが前記第１の差動対を構成する前記第２のＰチャネル型電界効果トランジスタのドレインに接続された前記第２の差動対を構成する第２のＰチャネル型電界効果トランジスタと、を有し、
前記第２の差動対を構成する第１のＰチャネル型電界効果トランジスタ及び前記第２の差動対を構成する第２のＰチャネル型電界効果トランジスタのゲートのゲート幅Ｗとゲート長Ｌの比率が、前記第１の差動対を構成する第１のＰチャネル型電界効果トランジスタ及び前記第１の差動対を構成する第２のＰチャネル型電界効果トランジスタのゲートのゲート幅Ｗとゲート長Ｌの比率より小さいことを特徴とする半導体記憶装置。 - 請求項６記載の半導体記憶装置において、
そのゲートが前記第１の差動対を構成する前記第２のＰチャネル型電界効果トランジスタのドレイン及び、前記第１の差動対を構成する前記第１のＰチャネル型電界効果トランジスタのゲートに接続され、且つ、そのドレインが前記第１の差動対を構成する前記第１のＰチャネル型電界効果トランジスタのドレインに接続された第１のＮチャネル型電界効果トランジスタと、
そのゲートが前記第１の差動対を構成する前記第１のＰチャネル型電界効果トランジスタのドレイン及び、前記第１の差動対を構成する前記第２のＰチャネル型電界効果トランジスタのゲートに接続され、且つ、そのドレインが前記第１の差動対を構成する前記第２のＰチャネル型電界効果トランジスタのドレインに接続された第２のＮチャネル型電界効果トランジスタと、
そのソースがグランドに接続され、且つ、そのゲートがセンスアンプイネーブル信号に接続され、且つ、そのドレインが前記第１のＮチャネル型電界効果トランジスタのソース及び、前記第２のＮチャネル型電界効果トランジスタのソースに接続された第３のＮチャネル型電界効果トランジスタとを更に有することを特徴とする半導体記憶装置。 - 請求項６記載の半導体記憶装置において、
そのゲートが前記第１の差動対を構成する前記第２のＰチャネル型電界効果トランジスタのゲート及び、前記第１の差動対を構成する前記第１のＰチャネル型電界効果トランジスタのドレインに接続され、且つ、そのドレインが前記第１の差動対を構成する前記第１のＰチャネル型電界効果トランジスタのドレインに接続された第１のＮチャネル型電界効果トランジスタと、
そのゲートが前記第１の差動対を構成する前記第１のＰチャネル型電界効果トランジスタのゲート及び、前記第１の差動対を構成する前記第２のＰチャネル型電界効果トランジスタのドレインに接続され、且つ、そのドレインが前記第１の差動対を構成する前記第２のＰチャネル型電界効果トランジスタのドレインに接続された第２のＮチャネル型電界効果トランジスタと、
そのソースがグランドに接続され、且つ、そのゲートがセンスアンプイネーブル信号に接続され、且つ、そのドレインが前記第１のＮチャネル型電界効果トランジスタのソース及び、前記第２のＮチャネル型電界効果トランジスタのソースに接続された第３のＮチャネル型電界効果トランジスタとを更に有することを特徴とする半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33871299A JP3813400B2 (ja) | 1999-11-29 | 1999-11-29 | 半導体記憶装置 |
| US09/671,648 US6411559B1 (en) | 1999-11-29 | 2000-09-28 | Semiconductor memory device including a sense amplifier |
| KR1020000061797A KR100767647B1 (ko) | 1999-11-29 | 2000-10-20 | 반도체 기억 장치 |
| DE10053507A DE10053507B4 (de) | 1999-11-29 | 2000-10-27 | Halbleiterspeichervorrichtung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33871299A JP3813400B2 (ja) | 1999-11-29 | 1999-11-29 | 半導体記憶装置 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2001155490A JP2001155490A (ja) | 2001-06-08 |
| JP2001155490A5 JP2001155490A5 (ja) | 2004-12-02 |
| JP3813400B2 true JP3813400B2 (ja) | 2006-08-23 |
Family
ID=18320761
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33871299A Expired - Fee Related JP3813400B2 (ja) | 1999-11-29 | 1999-11-29 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6411559B1 (ja) |
| JP (1) | JP3813400B2 (ja) |
| KR (1) | KR100767647B1 (ja) |
| DE (1) | DE10053507B4 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3780182B2 (ja) * | 2000-07-18 | 2006-05-31 | キヤノン株式会社 | 画像形成装置 |
| KR100419015B1 (ko) * | 2002-03-19 | 2004-02-14 | 삼성전자주식회사 | 전류 센스 증폭기 |
| US7061793B2 (en) * | 2004-03-19 | 2006-06-13 | International Business Machines Corporation | Apparatus and method for small signal sensing in an SRAM cell utilizing PFET access devices |
| US7956641B1 (en) * | 2005-04-28 | 2011-06-07 | Cypress Semiconductor Corporation | Low voltage interface circuit |
| JP4756581B2 (ja) * | 2005-07-21 | 2011-08-24 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| JP4901211B2 (ja) * | 2005-12-26 | 2012-03-21 | 株式会社東芝 | センスアンプ及び半導体記憶装置 |
| US7379356B2 (en) * | 2006-10-03 | 2008-05-27 | Sigmatel, Inc. | Memory, integrated circuit and methods for adjusting a sense amp enable signal used therewith |
| US7466614B2 (en) * | 2006-10-10 | 2008-12-16 | Taiwan Semiconductor Manufacturing Co. | Sense amplifier for non-volatile memory |
| JP2008071483A (ja) * | 2007-10-03 | 2008-03-27 | Renesas Technology Corp | 不揮発性半導体記憶装置 |
| US9679619B2 (en) * | 2013-03-15 | 2017-06-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Sense amplifier with current regulating circuit |
| CN112737590A (zh) * | 2019-10-28 | 2021-04-30 | 天津大学青岛海洋技术研究院 | 一种应用于高速大面阵adc的电流型读出电路 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02230694A (ja) | 1989-03-02 | 1990-09-13 | Tokyo Electric Co Ltd | 照明装置 |
| KR920013458A (ko) * | 1990-12-12 | 1992-07-29 | 김광호 | 차동감지 증폭회로 |
| US5305269A (en) * | 1991-05-31 | 1994-04-19 | Thunderbird Technologies, Inc. | Differential latching inverter and random access memory using same |
| US5347183A (en) * | 1992-10-05 | 1994-09-13 | Cypress Semiconductor Corporation | Sense amplifier with limited output voltage swing and cross-coupled tail device feedback |
| JPH06119784A (ja) * | 1992-10-07 | 1994-04-28 | Hitachi Ltd | センスアンプとそれを用いたｓｒａｍとマイクロプロセッサ |
| JP2551346B2 (ja) | 1993-08-12 | 1996-11-06 | 日本電気株式会社 | 半導体記憶装置 |
| US5627789A (en) * | 1995-12-27 | 1997-05-06 | Intel Corporation | Sense amplifier circuitry for differential semiconductor memories |
| JP3220027B2 (ja) * | 1996-11-01 | 2001-10-22 | 日本電気株式会社 | 半導体記憶装置 |
| US5982692A (en) * | 1997-08-01 | 1999-11-09 | International Business Machines Corporation | Bit line boost amplifier |
| US6741104B2 (en) * | 1999-05-26 | 2004-05-25 | Micron Technology, Inc. | DRAM sense amplifier for low voltages |
| US6573772B1 (en) * | 2000-06-30 | 2003-06-03 | Intel Corporation | Method and apparatus for locking self-timed pulsed clock |
-
1999
- 1999-11-29 JP JP33871299A patent/JP3813400B2/ja not_active Expired - Fee Related
-
2000
- 2000-09-28 US US09/671,648 patent/US6411559B1/en not_active Expired - Lifetime
- 2000-10-20 KR KR1020000061797A patent/KR100767647B1/ko not_active IP Right Cessation
- 2000-10-27 DE DE10053507A patent/DE10053507B4/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR100767647B1 (ko) | 2007-10-17 |
| JP2001155490A (ja) | 2001-06-08 |
| KR20010070154A (ko) | 2001-07-25 |
| DE10053507A1 (de) | 2001-06-28 |
| DE10053507B4 (de) | 2005-09-15 |
| US6411559B1 (en) | 2002-06-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060228 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060427 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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|
| S111 | Request for change of ownership or part of ownership |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| R350 | Written notification of registration of transfer |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100609 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110609 Year of fee payment: 5 |
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| S531 | Written request for registration of change of domicile |
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|
| S533 | Written request for registration of change of name |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| R371 | Transfer withdrawn |
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| S531 | Written request for registration of change of domicile |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| R350 | Written notification of registration of transfer |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120609 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120609 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130609 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140609 Year of fee payment: 8 |
|
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Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
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