KR100419015B1 - 전류 센스 증폭기 - Google Patents

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Abstract

본 발명은 전류 센스 증폭기를 공개한다. 그 회로는 입력신호 라인쌍과 출력신호 발생노드쌍사이에 연결되어 출력신호 발생노드쌍사이의 전압 차를 증폭하는 크로스 커플드 트랜지스터쌍, 출력신호 발생노드쌍과 중간노드사이에 연결되고, 바이어스 전압에 응답하여 출력신호 발생노드쌍과 중간노드사이에 일정 전류를 흐르게 하는 정전류 회로, 출력신호 발생노드쌍과 중간 노드사이에 연결되고 출력신호 발생노드쌍의 전압에 응답하여 온되어 출력신호 발생노드쌍사이에 전압 차를 발생하는 제1전압 발생회로, 전원전압과 출력신호 발생노드쌍 각각의 사이에 연결되고 출력신호 발생노드쌍 각각의 전압에 응답하여 온되어 출력신호 발생노드쌍사이에 전압 차를 발생하는 제2전압 발생회로, 입력신호 라인쌍 각각과 출력신호 발생노드쌍 각각의 사이에 연결되고 출력신호 발생노드쌍 각각의 전압에 응답하여 온되어 출력신호 발생노드쌍사이에 전압 차를 발생하는 제3전압 발생회로, 입력신호 라인쌍과 중간 노드사이에 연결되고, 출력신호 발생노드의 전압에 따라 트리거 전압이 변화되며, 출력신호 발생노드의 신호를 증폭하는 제1전압 증폭회로, 및 입력신호 라인쌍과 중간 노드사이에 연결되고, 반전 출력신호 발생노드의 전압에 따라 트리거 전압이 변화되며, 반전 출력신호 발생노드의 신호를 증폭하는 제2전압 증폭회로로 구성되어 있다. 따라서, 저전원전압에서도 안정적으로 동작을 수행할 수 있다.

Description

전류 센스 증폭기{Current sense amplifier}
본 발명은 전류 센스 증폭기에 관한 것으로, 특히 저전원전압에서 안정적으로 동작할 수 있는 전류 센스 증폭기에 관한 것이다.
전류 센스 증폭기는 입력신호 라인쌍의 작은 전류 차를 감지하여 출력신호쌍을 발생하기 때문에 전압 센스 증폭기에 비해서 동작 속도가 빠르다는 장점이 있다.
따라서, 고속의 반도체 메모리 장치에서는 데이터 입출력 라인쌍에 전압 센스 증폭기를 사용하지 않고 전류 센스 증폭기를 사용한다.
그런데, 종래의 전류 센스 증폭기는 전원전압의 레벨이 일정 레벨보다 높은 경우에는 정상적으로 동작하나, 일정 레벨보다 낮은 경우에는 정상적으로 동작하지 않는다는 문제점이 있었다.
도1은 종래의 전류 센스 증폭기의 회로도로서, PMOS트랜지스터들(P1, P2), 및 NMOS트랜지스터들(N1, N2, N3)로 구성되어 있다.
도1에 나타낸 전류 센스 증폭기는 입력신호 라인(INL)에 연결된 소스와 노드(n1)에 연결된 드레인과 노드(n2)에 연결된 게이트를 가진 PMOS트랜지스터(P1), 반전 입력신호 라인(INBL)에 연결된 소스와 노드(n2)에 연결된 드레인과 노드(n1)에 연결된 게이트를 가진 PMOS트랜지스터(P2), 노드(n1)에 연결된 게이트와 드레인과 노드(n3)에 연결된 소스를 가진 NMOS트랜지스터(N1), 노드(n2)에 공통 연결된 게이트와 드레인, 및 노드(n3)에 연결된 소스를 가진 NMOS트랜지스터(N2), 및 노드(n3)에 연결된 드레인과 인에이블 신호(EN)가 인가되는 게이트와 접지전압이 인가되는 소스를 가진 NMOS트랜지스터(N3)로 구성되고, 노드(n1)를 통하여 전류 센스 증폭기 출력신호(CSA)를 발생하고, 노드(n2)를 통하여 반전 전류 센스 증폭기 출력신호(CSAB)를 발생한다.
도1에 나타낸 전류 센스 증폭기의 동작을 설명하면 다음과 같다.
"하이"레벨의 인에이블 신호(EN)가 인가되고, 입력신호 라인(INL)으로 흐르는 전류(i1)가 반전 입력신호 라인(INLB)으로 흐르는 전류(i2)보다 큰 경우의 동작을 살펴보면 다음과 같다.
"하이"레벨의 인에이블 신호(EN)가 인가되면, NMOS트랜지스터(N3)가 온되어노드(n3)가 접지전압 레벨로 된다. 노드들(n1, n2) 각각과 노드(n3)사이의 전압 차가 NMOS트랜지스터들(N1, N2) 각각의 문턱전압보다 크고, 입력신호 라인쌍(INL, INLB) 각각과 노드들(n1, n2) 각각 사이의 전압 차가 PMOS트랜지스터들(P1, P2) 각각 문턱전압보다 크면 PMOS트랜지스터들(P1, P2)가 온된다. 따라서, 전류들(i1, i2) 각각은 PMOS트랜지스터들(P1, P2) 각각을 통하여 NMOS트랜지스터들(N1, N2) 각각으로 흐르게 된다. 이때, NMOS트랜지스터들(N1, N2)의 저항이 동일하므로 노드(n1)의 전압이 노드(n2)의 전압보다 크게 된다. 그러면, PMOS트랜지스터(P2)의 저항이 PMOS트랜지스터(P1)의 저항보다 커지게 되고, 이에 따라, 노드들(n1, n2)사이에 작은 전압 차가 발생하게 된다. 즉, 노드(n1)의 전압이 노드(n2)의 전압보다 큰 레벨이 된다. 이때, 노드들(n1, n2)사이의 전압 차는 아주 작다.
반면에, "하이"레벨의 인에이블 신호(EN)가 인가되고, 전류(i1)가 전류(i2)보다 작은 경우의 동작을 살펴보면 다음과 같다.
"하이"레벨의 인에이블 신호(EN)가 인가되면, NMOS트랜지스터(N3)가 온되어 노드(n3)가 접지전압 레벨로 된다. 노드들(n1, n2) 각각과 노드(n3)사이의 전압 차가 NMOS트랜지스터들(N1, N2) 각각의 문턱전압보다 크고, 입력신호 라인쌍(INL, INLB) 각각과 노드들(n1, n2) 각각 사이의 전압 차가 PMOS트랜지스터들(P1, P2) 각각 문턱전압보다 크면 PMOS트랜지스터들(P1, P2)가 온된다. 따라서, 전류들(i1, i2) 각각은 PMOS트랜지스터들(P1, P2) 각각을 통하여 NMOS트랜지스터들(N1, N2) 각각으로 흐르게 된다. 이때, NMOS트랜지스터들(N1, N2)의 저항이 동일하므로 노드(n2)의 전압이 노드(n1)의 전압보다 크게 된다. 그러면, PMOS트랜지스터(P2)의저항이 PMOS트랜지스터(P1)의 저항보다 작아지게 되고, 이에 따라, 노드들(n1, n2)사이에 작은 전압 차가 발생하게 된다. 즉, 노드(n2)의 전압이 노드(n1)의 전압보다 큰 레벨이 된다. 이때, 노드들(n1, n2)사이의 전압 차는 아주 작다.
즉, 도1에 나타낸 바와 같은 전류 센스 증폭기는 입력신호 라인쌍(INL, INLB)의 아주 작은 전류 차를 감지하여 작은 전압 차를 가지는 전류 센스 증폭기 출력신호쌍(CSA, CSAB)을 발생한다.
도1에 나타낸 전류 센스 증폭기는 입력신호 라인쌍(INL, INLB)의 전압이 적어도 PMOS트랜지스터(P1)의 문턱전압과 NMOS트랜지스터(N2)의 문턱전압을 합친 값보다 크고, PMOS트랜지스터(P2)의 문턱전압과 NMOS트랜지스터(N1)의 문턱전압을 합친 값보다 커야만 PMOS트랜지스터들(P1, P2) 및 NMOS트랜지스터들(N1, N2)이 온되어 정상적인 동작을 수행할 수 있다.
만일, PMOS트랜지스터들(P1, P2) 및 NMOS트랜지스터들(N1, N2)의 문턱전압이 0.8V라고 하면, 전류 센스 증폭기는 입력신호 라인쌍(INL, INLB)의 전압이 1.6V보다 큰 전압이어야만 정상적으로 동작할 수 있다.
따라서, 도1에 나타낸 종래의 전류 센스 증폭기는 입력신호 라인쌍(INL, INLB)의 전압이 1.6V보다 낮은 전압인 경우에는 정상적인 동작을 수행할 수 없다는 문제점이 있었다.
또한, 도1에 나타낸 전류 센스 증폭기가 저전원전압으로 동작하는 반도체 메모리 장치에 적용되는 경우에 정상적인 동작을 수행할 수 없다는 문제점을 가지고 있다.
반도체 메모리 장치의 전원전압이 낮아짐에 따라 입력신호 라인쌍(INL, INLB)의 전압이 낮아지게 되는데, 이때, 전류 센스 증폭기를 구성하는 PMOS트랜지스터들(P1, P2) 및 NMOS트랜지스터들(N1, N2)의 문턱전압이 낮아지면 동작상에 문제가 발생하지 않는다. 그러나, 반도체 메모리 장치의 전원전압이 낮아지더라도 PMOS트랜지스터들(P1, P2) 및 NMOS트랜지스터들(N1, N2)의 문턱전압을 낮추는데는 한계가 있다. 따라서, 전류 센스 증폭기가 정상적인 동작을 수행할 수 없게 된다.
이에 따라, 종래의 반도체 메모리 장치의 입력신호 라인쌍에 사용되는 전류 센스 증폭기 또한, 반도체 메모리 장치의 전원전압의 레벨이 낮아짐에 따라 정상적인 동작을 수행할 수 없다는 문제점이 있었다.
본 발명의 목적은 입력신호 라인쌍의 전압 레벨이 낮은 경우에도 정상적으로 동작할 수 있는 전류 센스 증폭기를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 전류 센스 증폭기의 제1실시예는 입력신호 라인쌍과 출력신호 발생노드쌍사이에 연결되어 출력신호 발생노드쌍사이의 전압 차를 증폭하는 크로스 커플드 트랜지스터쌍, 상기 출력신호 발생노드쌍과 상기 중간 노드사이에 연결되고 바이어스 전압에 응답하여 상기 출력신호 발생노드쌍으로부터 상기 중간 노드로 일정 전류를 흐르게 하는 정전류 회로, 및 전원전압과 상기 출력신호 발생노드쌍 각각의 사이에 연결되고 상기 출력신호 발생노드쌍 각각의 전압에 응답하여 온되어 상기 출력신호 발생노드쌍사이에 전압 차를 발생하는 전압 발생수단을 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 전류 센스 증폭기의 제2실시예는 입력신호 라인쌍과 출력신호 발생노드쌍사이에 연결되어 출력신호 발생노드쌍사이의 전압 차를 증폭하는 크로스 커플드 트랜지스터쌍, 상기 출력신호 발생노드쌍과 상기 중간 노드사이에 연결되고 바이어스 전압에 응답하여 상기 출력신호 발생노드쌍으로부터 상기 중간 노드로 일정 전류를 흐르게 하는 정전류 회로, 및 상기 입력신호 라인쌍 각각과 상기 출력신호 발생노드쌍 각각의 사이에 연결되고 상기 출력신호 발생노드쌍 각각의 전압에 응답하여 온되어 상기 출력신호 발생노드쌍사이에 전압 차를 발생하는 전압 발생수단을 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 전류 센스 증폭기의 제3실시예는 입력신호 라인쌍과 출력신호 발생노드쌍사이에 연결되어 출력신호 발생노드쌍사이의 전압 차를 증폭하는 크로스 커플드 트랜지스터쌍, 상기 출력신호 발생노드쌍과 상기 중간 노드사이에 연결되고 바이어스 전압에 응답하여 상기 출력신호 발생노드쌍으로부터 상기 중간 노드로 일정 전류를 흐르게 하는 정전류 회로, 전원전압과 상기 출력신호 발생노드쌍 각각의 사이에 연결되고 상기 출력신호 발생노드쌍 각각의 전압에 응답하여 온되어 상기 출력신호 발생노드쌍사이에 전압 차를 발생하는 제1전압 발생수단, 및 상기 입력신호 라인쌍 각각과 상기 출력신호 발생노드쌍 각각의 사이에 연결되고 상기 출력신호 발생노드쌍 각각의 전압에 응답하여 온되어 상기 출력신호 발생노드쌍사이에 전압 차를 발생하는 제2전압 발생수단을 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 전류 센스 증폭기의 제4실시예는 입력신호 라인쌍과 출력신호 발생노드쌍사이에 연결되어 출력신호 발생노드쌍사이의 전압 차를 증폭하는 크로스 커플드 트랜지스터쌍, 상기 출력신호 발생노드쌍과 상기 중간 노드사이에 연결되고 바이어스 전압에 응답하여 상기 출력신호 발생노드쌍으로부터 상기 중간 노드로 일정 전류를 흐르게 하는 정전류 회로, 상기 출력신호 발생노드쌍과 상기 중간 노드사이에 연결되고 상기 출력신호 발생노드쌍의 전압에 응답하여 온되어 상기 출력신호 발생노드쌍사이에 전압 차를 발생하는 제1전압 발생수단, 전원전압과 상기 출력신호 발생노드쌍 각각의 사이에 연결되고 상기 출력신호 발생노드쌍 각각의 전압에 응답하여 온되어 상기 출력신호 발생노드쌍사이에 전압 차를 발생하는 제2전압 발생수단, 및 상기 입력신호 라인쌍 각각과 상기 출력신호 발생노드쌍 각각의 사이에 연결되고 상기 출력신호 발생노드쌍 각각의 전압에 응답하여 온되어 상기 출력신호 발생노드쌍사이에 전압 차를 발생하는 제3전압 발생수단을 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 전류 센스 증폭기의 제5실시예는 입력신호 라인쌍과 출력신호 발생노드쌍사이에 연결되어 출력신호 발생노드쌍사이의 전압 차를 증폭하는 크로스 커플드 트랜지스터쌍, 상기 출력신호 발생노드쌍과 상기 중간 노드사이에 연결되고 바이어스 전압에 응답하여 상기 출력신호 발생노드쌍으로부터 상기 중간 노드로 일정 전류를 흐르게 하는 정전류 회로, 상기 출력신호 발생노드쌍과 상기 중간 노드사이에 연결되고 상기 출력신호 발생노드쌍의 전압에 응답하여 온되어 상기 출력신호 발생노드쌍사이에 전압 차를 발생하는 제1전압 발생수단, 전원전압과 상기 출력신호 발생노드쌍 각각의 사이에 연결되고 상기 출력신호 발생노드쌍 각각의 전압에 응답하여 온되어 상기 출력신호 발생노드쌍사이에 전압 차를 발생하는 제2전압 발생수단, 상기 입력신호 라인쌍 각각과 상기 출력신호 발생노드쌍 각각의 사이에 연결되고 상기 출력신호 발생노드쌍 각각의 전압에 응답하여 온되어 상기 출력신호 발생노드쌍사이에 전압 차를 발생하는 제3전압 발생수단, 상기 입력신호 라인쌍과 상기 중간 노드사이에 연결되고, 상기 출력신호 발생노드의 신호에 따라 트리거 전압이 변화되며, 상기 출력신호 발생노드의 신호를 증폭하는 제1전압 증폭수단, 및 상기 입력신호 라인쌍과 상기 중간 노드사이에 연결되고, 상기 반전 출력신호 발생노드의 신호에 따라 트리거 전압이 변화되며, 상기 반전 출력신호 발생노드의 신호를 증폭하는 제2전압 증폭수단을 구비하는 것을 특징으로 한다.
도1은 종래의 전류 센스 증폭기의 회로도이다.
도2는 본 발명의 전류 센스 증폭기의 제1실시예의 회로도이다.
도3은 본 발명의 전류 센스 증폭기의 제2실시예의 회로도이다.
도4는 본 발명의 전류 센스 증폭기의 제3실시예의 회로도이다.
도5는 본 발명의 전류 센스 증폭기의 제4실시예의 회로도이다.
도6은 본 발명의 전류 센스 증폭기의 제5실시예의 회로도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 전류 센스 증폭기를 설명하면 다음과 같다.
도2는 본 발명의 전류 센스 증폭기의 제1실시예의 회로도로서, PMOS트랜지스터들(P3, P4, P5, P6), 및 NMOS트랜지스터들(N4, N5, N6)로 구성되어 있다.
도2에 나타낸 전류 센스 증폭기는 입력신호 라인(INL)에 연결된 소스와 노드(n4)에 연결된 드레인과 노드(n5)에 연결된 게이트를 가진 PMOS트랜지스터(P3), 반전 입력신호 라인(INLB)에 연결된 소스와 노드(n5)에 연결된 드레인과 노드(n4)에 연결된 게이트를 가진 PMOS트랜지스터(P4), 전원전압(VDD)이 인가되는 소스와 노드(n4)에 연결된 게이트와 드레인을 가진PMOS트랜지스터(P5), 전원전압(VDD)이 인가되는 소스와 노드(n5)에 연결된 게이트와 드레인을 가진 PMOS트랜지스터(P6), 노드(n4)에 연결된 드레인과 바이어스 전압(Vb)이 인가되는 게이트와 노드(n6)에 연결된 소스를 가진 NMOS트랜지스터(N4), 노드(n5)에 연결된 드레인과 바이어스 전압(Vb)이 인가되는 게이트와 노드(n6)에 연결된 소스를 가진 NMOS트랜지스터(N5), 및 노드(n6)에 연결된 드레인과 인에이블 신호(EN)가 인가되는 게이트와 접지전압이 인가되는 소스를 가진 NMOS트랜지스터(N6)로 구성되어 있다.
도2에서, PMOS트랜지스터들(P3, P4) 각각을 통하여 흐르는 전류들 각각을 i3, i4로, PMOS트랜지스터들(P5, P6) 각각을 통하여 흐르는 전류들 각각을 i5, i6으로, NMOS트랜지스터들(N4, N5) 각각을 통하여 흐르는 전류들 각각을 i7, i8로 각각 나타내었다.
도2에 나타낸 회로의 동작을 설명하면 다음과 같다.
"하이"레벨의 인에이블 신호(EN)가 인가되고, 입력신호 라인(INL)으로 흐르는 전류(i3)가 반전 입력신호 라인(INLB)으로 흐르는 전류(i4)보다 큰 경우의 동작을 살펴보면 다음과 같다.
"하이"레벨의 인에이블 신호(EN)에 응답하여 NMOS트랜지스터(N6)가 온되면 노드(n6)가 접지전압 레벨로 된다. PMOS트랜지스터들(P3, P4) 각각은 입력신호 라인쌍(INL, INLB) 각각과 노드들(n5, n4) 각각의 전압 차가 PMOS트랜지스터들(P3, P4) 각각의 문턱전압 이상이 되면 온된다. PMOS트랜지스터들(P5, P6) 각각은 전원전압(VDD)과 노드들(n4, n5) 각각의 전압이 PMOS트랜지스터들(P5, P6) 각각의 문턱전압 이상이 되면 온된다. 그리고, NMOS트랜지스터들(N4, N5) 각각은 노드들(n4, n5) 각각과 노드(n6)의 전압 차가 소정 전압(예를 들면, 0.2V 내지 0.3V)이상이 되면 온되어 포화 영역에서 동작하게 된다. NMOS트랜지스터들(N4, N5)은 크기가 동일한 경우에 각각을 통하여 흐르는 전류들(i7, i8)은 동일하게 된다. 따라서, PMOS트랜지스터들(P3, P4) 각각은 입력신호 라인쌍(INL, INLB) 각각의 전압이 1.0V 내지 1.1V이상이면 온되고, 전류들(i3, i4) 각각이 PMOS트랜지스터들(P3, P4) 각각을 통하여 흐르게 된다.
NMOS트랜지스터들(N4, N5)을 통하여 흐르는 전류들(i7, i8) 각각이 동일하고, PMOS트랜지스터(P3)를 통하여 흐르는 전류(i3)가 PMOS트랜지스터(P4)를 통하여 흐르는 전류(i4)보다 크므로, PMOS트랜지스터(P5)를 통하여 흐르는 전류(i5)가 PMOS트랜지스터(P6)를 통하여 흐르는 전류(i6)보다 커지게 된다. 노드들(n4, n5) 각각의 전압은 전류들(i5, i6) 각각과 PMOS트랜지스터들(P5, P6) 각각의 저항 값을 곱한 값이다. 즉, 노드(n4)의 전압이 노드(n5)의 전압보다 커지게 된다. 그러면, PMOS트랜지스터(P3)가 PMOS트랜지스터(P4)보다 많은 전류(i3)를 흐르게 하고, 이에 따라, 노드들(n4, n5)사이의 전압 차가 더 커지게 된다. 이와같은 동작은 노드들(n4, n5)사이의 전압 차가 일정한 전압 차에 도달하게 되면 멈추게 된다.
반면에, "하이"레벨의 인에이블 신호(EN)가 인가되고, 입력신호 라인(INL)으로 흐르는 전류(i3)가 반전 입력신호 라인(INLB)으로 흐르는 전류(i4)보다 작은 경우에도 마찬가지 방법으로 동작을 수행하게 된다. 즉, 노드(n5)의 전압이 노드(n4)의 전압보다 더 커지게 되고, 이러한 동작은 노드들(n4, n5)사이의 전압 차가 일정한 전압 차에 도달하게 되면 멈추게 된다.
도2에 나타낸 본 발명의 전류 센스 증폭기는 입력신호 라인쌍(INL, INLB)의 전압이 PMOS트랜지스터들(P3, P4) 각각의 문턱전압과 NMOS트랜지스터들(N4, N5) 각각의 드레인과 소스사이의 전압을 합친 전압이상이 되면 정상적인 동작을 수행할 수 있다. 만일, PMOS트랜지스터들(P3, P4) 각각의 문턱전압이 0.8V이고, NMOS트랜지스터들(N4, N5) 각각의 드레인과 소스사이의 전압이 0.2V 내지 0.3V라고 하면, 입력신호 라인쌍(INL, INLB)의 전압이 1.0V 내지 1.1V이상이 되면 정상적인 동작을 수행할 수 있다.
따라서, 본 발명의 전류 센스 증폭기는 입력신호 라인쌍(INL, INLB)의 전압이 종래의 전류 센스 증폭기의 입력신호 라인쌍(INL, INLB)의 전압보다 낮아지는 경우에도 정상적인 동작을 수행할 수 있게 된다.
도3은 본 발명의 전류 센스 증폭기의 제2실시예의 회로도로서, 도1에 나타낸 전류 센스 증폭기에 PMOS트랜지스터들(P7, P8)을 추가하여 구성되어 있다.
도3에 나타낸 전류 센스 증폭기는 도1에 나타낸 전류 센스 증폭기의 구성에 입력신호 라인(INL)에 연결된 소스와 노드(n4)에 연결된 게이트와 드레인을 가진 PMOS트랜지스터(P7), 및 반전 입력신호 라인(INLB)에 연결된 소스와 노드(n5)에 연결된 게이트와 드레인을 가진 PMOS트랜지스터(P8)를 추가적으로 구비하여 구성되어 있다.
도3에서, 전류들(i3, i4), 및 전류들(i7, i8)은 도2에 나타낸 전류들과 동일하게 나타내었고, PMOS트랜지스터들(P3, P4) 각각을 통하여 흐르는 전류들 각각을i31, i32로 나타내고, PMOS트랜지스터들(P7, P8) 각각을 통하여 흐르는 전류들 각각을 i41, i42로 나타내었다.
도3에 나타낸 회로의 동작을 설명하면 다음과 같다.
도3에 나타낸 회로의 동작은 도2에 나타낸 회로와 동일한 동작을 수행한다. 단지, 도3에 나타낸 회로는 도2에 나타낸 회로와 달리, PMOS트랜지스터들(P7, P8) 각각의 소스가 전원전압(VDD) 레벨보다 낮은 레벨을 가지는 입력신호 라인쌍(INL, INLB) 각각에 연결되어 있기 때문에, 노드들(n4, n5)의 전압 레벨이 도2에 나타낸 회로에 비해서 낮아지게 된다. 따라서, 도2에 나타낸 회로의 PMOS트랜지스터들(P3, P4)에 의해서 발생될 수 있는 노드들(n4, n5)사이의 전압 차보다 도3에 나타낸 회로의 노드들(n4, n5)사이의 전압 차가 더 커지게 된다.
결과적으로, 도3에 나타낸 전류 센스 증폭기는 도2에 나타낸 전류 센스 증폭기에 비해서 출력신호쌍(CSA, CSAB)의 전압 차가 더 커지게 된다.
즉, 도3에 나타낸 전류 센스 증폭기의 이득이 도2에 나타낸 전류 센스 증폭기의 이득에 비해 크다.
도3에 나타낸 전류 센스 증폭기 또한, 도2에 나타낸 전류 센스 증폭기와 마찬가지로 입력신호 라인쌍(INL, INLB)의 전압이 낮은 경우에 정상적인 동작을 수행할 수 있다.
도4는 본 발명의 전류 센스 증폭기의 제3실시예의 회로도로서, 도3에 나타낸 전류 센스 증폭기에 PMOS트랜지스터들(P5, P6)을 추가하여 구성되어 있다.
도4에 나타낸 전류 센스 증폭기는 도3에 나타낸 전류 센스 증폭기에 전원전압(VDD)이 인가되는 소스와 노드(n4)에 연결된 게이트와 드레인을 가진 PMOS트랜지스터(P5), 및 전원전압(VDD)이 인가되는 소스와 노드(n5)에 연결된 게이트와 드레인을 가진 PMOS트랜지스터(P6)를 추가하여 구성되어 있다.
즉, 도4에 나타낸 전류 센스 증폭기는 도3에 나타낸 전류 센스 증폭기에 도2에 나타낸 전류 센스 증폭기의 PMOS트랜지스터들(P5, P6)을 추가하여 구성되어 있다. 이때, PMOS트랜지스터들(P5, P6, P7, P8) 각각의 크기는 도2 및 도3에 나타낸 PMOS트랜지스터들(P5, P6, P7, P8)의 크기의 1/2이 되도록 설계한다.
도4에 나타낸 회로의 동작을 설명하면 다음과 같다.
도4에 나타낸 회로는 도2에 나타낸 회로와 동일한 동작을 수행한다. 단지, 도4에 나타낸 회로는 노드들(n4, n5) 각각의 전압이 PMOS트랜지스터들(P5, P6)에 의해서 도2에 나타낸 회로의 노드들(n4, n5) 각각의 전압보다는 높아지도록 PMOS트랜지스터들(P7, P8)에 의해서 도3에 나타낸 회로의 노드들(n4, n5) 각각의 전압보다는 낮아지도록 한다. 따라서, PMOS트랜지스터들(P3, P4) 각각에 의해서 발생될 수 있는 노드들(n4, n5)사이의 전압 차가 도2에 나타낸 회로의 노드들(n4, n5)사이의 전압 차보다는 작고, 도3에 나타낸 회로의 노드들(n4, n5)사이의 전압 차보다는 크다.
결과적으로, 도4에 나타낸 본 발명의 전류 센스 증폭기로부터 출력되는 출력신호쌍(CSA, CSAB)사이의 전압 차는 도2에 나타낸 본 발명의 전류 센스 증폭기의 출력신호쌍(CSA, CSAB)사이의 전압 차보다 작고, 도3에 나타낸 본 발명의 전류 센스 증폭기의 출력신호쌍(CSA, CSAB)사이의 전압 차보다 크다.
따라서, 도4에 나타낸 전류 센스 증폭기의 이득은 도2에 나타낸 전류 센스 증폭기의 이득에 비해서 크고 도3에 나타낸 전류 센스 증폭기의 이득에 비해서 작다.
도4에 나타낸 전류 센스 증폭기는 도2 및 도3에 나타낸 전류 센스 증폭기와 마찬가지로 입력신호 라인쌍(INL, INLB)의 전압이 낮은 경우에 안정적인 동작을 수행할 수 있다.
도5는 본 발명의 전류 센스 증폭기의 제4실시예의 회로도로서, 도4에 나타낸 전류 센스 증폭기에 NMOS트랜지스터들(N7, N8)을 추가하여 구성되어 있다.
도5에서, 노드(n4)에 연결된 드레인과 게이트 및 노드(n6)에 연결된 소스를 가진 NMOS트랜지스터(N7), 및 노드(n5)에 연결된 드레인과 게이트 및 노드(n6)에 연결된 소스를 가진 NMOS트랜지스터(N8)를 추가하여 구성되어 있다.
도5에 나타낸 회로의 동작을 설명하면 다음과 같다.
도5에 나타낸 회로는 도4에 나타낸 회로와 동일한 동작을 수행한다. 단지, 도5에 나타낸 전류 센스 증폭기는 입력신호 라인쌍(INL, INLB)의 전압 레벨이 높은 경우에는 NMOS트랜지스터들(N7, N8)이 온되어 바이어스 전압(Vb) 및 공정 변화에 의한 전류들(i7, i8)의 변화를 상쇄시키고, 입력신호 라인쌍(INL, INLB)의 전압 레벨이 낮은 경우에는 NMOS트랜지스터들(N7, N8)이 오프되어 도4에 나타낸 회로와 동일한 동작을 수행한다.
도5에 나타낸 전류 센스 증폭기 또한 도2 내지 도4에 나타낸 전류 센스 증폭기와 마찬가지로 입력신호 라인쌍(INL, INLB)의 전압이 낮은 경우에 동작을 수행하게 된다.
도6은 본 발명의 전류 센스 증폭기의 제5실시예의 회로도로서, 도5에 나타낸 전류 센스 증폭기에 PMOS트랜지스터들(P9 ~ P14), 및 NMOS트랜지스터들(N9 ~ N12)을 추가하여 구성되어 있다.
도6에 나타낸 전류 센스 증폭기의 PMOS트랜지스터들(P9 ~ P11), 및 NMOS트랜지스터들(N9, N10)로 구성된 회로(10)는 PMOS트랜지스터들(P3, P7, P5), 및 NMOS트랜지스터들(N4, N7)과 동일하게 구성되나, PMOS트랜지스터들(P9 ~ P11), 및 NMOS트랜지스터들(N9, N10)의 크기에 비해서 소정 배수로 작게 구성되어 있다. 그리고, PMOS트랜지스터들(P12 ~ P14), 및 NMOS트랜지스터들(N11, N12)로 구성된 회로(20)는 PMOS트랜지스터들(P4, P8, P6), 및 NMOS트랜지스터들(N5, N8)과 동일하게 구성되나, PMOS트랜지스터들(P4, P8, P6), 및 NMOS트랜지스터들(N5, N8)의 크기에 비해서 소정 배수로 작게 구성되어 있다. 회로(10)의 PMOS트랜지스터(P9)의 소스는 입력신호 라인(INL)에 연결되고, PMOS트랜지스터(P10)의 소스는 반전 입력신호 라인(INLB)에 연결되고, 회로(20)의 PMOS트랜지스터(P12)의 소스는 반전 입력신호 라인(INLB)에 연결되고, PMOS트랜지스터(P13)의 소스는 입력신호 라인(INL)에 연결되어 구성되어 있다.
도6에서, 전류들(i3, i4, i5, i6, i7, i8) 각각은 도5에 나타낸 전류들과 동일하게 나타내었고, 회로(10)의 PMOS트랜지스터들(P9, P10)로 인가되는 전류들 각각을 α로, 회로(20)의 PMOS트랜지스터들(P12, P13)로 인가되는 전류들 각각을 β로 나타내었다.
도6에 나타낸 회로의 동작을 설명하면 다음과 같다.
전류 센스 증폭기로 인가되는 전류들 각각은 i3-α-β, i4-α-β가 되고, PMOS트랜지스터들(P3, P4) 각각을 통하여 흐르는 전류는 i31-α-β, i4α-β가 되고, PMOS트랜지스터들(P7, P8) 각각을 통하여 흐르는 전류는 i41-α-β, i42-α-β가 된다. 따라서, 전류 센스 증폭기로 인가되는 전류들 i3-α-β, i4-α-β의 차 전류는 i3-i4로서 동일하다.
따라서, 본 발명의 전류 센스 증폭기는 입력신호 라인쌍(INL, INLB)을 통하여 입력되는 전류 차가 동일하므로 도5에 나타낸 전류 센스 증폭기로부터 출력되는 출력신호쌍(CSA, CSAB)의 전압 레벨과 동일하다.
회로(10)는 출력신호(CSA)가 발생되면, PMOS트랜지스터들(P9, P10, P11) 및 NMOS트랜지스터들(N9, N10)로 구성된 인버터가 동작하여 출력신호(CSA)의 전압 레벨을 반전하고 증폭하여 출력신호(DIFB)를 발생한다. 마찬가지로, 회로(20)는 반전 출력신호(CSAB)가 발생되면, PMOS트랜지스터들(P12, P13, P14) 및 NMOS트랜지스터들(N11, N12)로 구성된 인버터가 동작하여 반전 출력신호(CSAB)의 전압 레벨을 반전하고 증폭하여 출력신호(DIF)를 발생한다.
이때, PMOS트랜지스터들(P9, P10) 각각의 소스가 입력신호 라인쌍(INL, INLB)에 각각 연결되어 있으므로, 출력신호(CSA)의 전압 레벨의 변화에 따라 PMOS트랜지스터들(P9, P10, P11)과 NMOS트랜지스터들(N9, N10)로 구성된 회로(10)의 트리거 전압이 변화되어 출력신호(CSA)를 반전하고 증폭하여 출력신호(DIF)를 발생한다.
마찬가지로, PMOS트랜지스터들(P12, P13) 각각의 소스가 입력신호 라인쌍(INLB, INL)에 각각 연결되어 있으므로, 반전 출력신호(CSAB)의 전압 레벨의 변화에 따라 PMOS트랜지스터들(P12, P13, P14)과 NMOS트랜지스터들(N11, N12)로 구성된 회로(20)의 트리거 전압이 변화되어 반전 출력신호(CSAB)를 반전하고 증폭하여 반전 출력신호(DIFB)를 발생한다.
따라서, 도6에 나타낸 전류 센스 증폭기는 전류 센스 증폭기의 출력신호쌍을 증폭하기 위한 회로들(10, 20)이 구성되어 출력신호쌍(CSA, CSAB)의 전압 레벨을 증폭하므로 전압 센스 증폭기를 별도로 구성하지 않아도 된다.
본 발명의 전류 센스 증폭기는 종래의 전류 센스 증폭기보다 낮은 전원전압에서 안정적으로 동작하는 것이 가능하며, 이에 따라 안정적으로 동작할 수 있는 전원전압의 범위가 종래의 전류 센스 증폭기에 비해서 넓다.
상술한 실시예의 전류 센스 증폭기를 반도체 메모리 장치의 데이터 입출력 라인쌍에 적용하게 되면, 반도체 메모리 장치의 동작 전원전압의 레벨이 낮아지는 경우에도 전류 센스 증폭기가 데이터 입출력 라인쌍의 전류 차를 감지하여 정확한 출력신호를 발생할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
본 발명의 전류 센스 증폭기는 저전원전압에서 입력신호 라인쌍의 전류 차를 감지하여 안정적인 출력신호쌍을 발생할 수 있다.
따라서, 본 발명의 전류 센스 증폭기를 반도체 메모리 장치에 적용함으로써 저전원전압에서 동작하는 반도체 메모리 장치의 신뢰성이 개선될 수 있다.

Claims (27)

  1. 입력신호 라인쌍과 출력신호 발생노드쌍사이에 연결되어 출력신호 발생노드쌍사이의 전압 차를 증폭하는 크로스 커플드 트랜지스터쌍;
    상기 출력신호 발생노드쌍과 중간 노드사이에 연결되고 바이어스 전압에 응답하여 상기 출력신호 발생노드쌍으로부터 상기 중간 노드로 일정 전류를 흐르게 하는 정전류 회로; 및
    전원전압과 상기 출력신호 발생노드쌍 각각의 사이에 연결되고 상기 출력신호 발생노드쌍 각각의 전압에 응답하여 온되어 상기 출력신호 발생노드쌍사이에 전압 차를 발생하는 전압 발생수단을 구비하는 것을 특징으로 하는 전류 센스 증폭기.
  2. 제1항에 있어서, 상기 전류 센스 증폭기는
    상기 중간 노드로 접지전압이 인가되는 것을 특징으로 하는 전류 센스 증폭기.
  3. 제1항에 있어서, 상기 전류 센스 증폭기는
    인에이블 신호에 응답하여 상기 중간 노드로 접지전압을 전송하는 인에이블 회로를 더 구비하는 것을 특징으로 하는 전류 센스 증폭기.
  4. 제1항에 있어서, 상기 전압 발생수단은
    전원전압에 연결된 소스와 상기 출력신호 발생노드쌍중 출력신호 발생노드에 연결된 게이트와 드레인을 가진 제1PMOS트랜지스터; 및
    전원전압에 연결된 소스와 상기 출력신호 발생노드쌍중 반전 출력신호 발생노드에 연결된 게이트와 드레인을 가진 제2PMOS트랜지스터를 구비하는 것을 특징으로 하는 전류 센스 증폭기.
  5. 입력신호 라인쌍과 출력신호 발생노드쌍사이에 연결되어 출력신호 발생노드쌍사이의 전압 차를 증폭하는 크로스 커플드 트랜지스터쌍;
    상기 출력신호 발생노드쌍과 상기 중간 노드사이에 연결되고 바이어스 전압에 응답하여 상기 출력신호 발생노드쌍으로부터 상기 중간 노드로 일정 전류를 흐르게 하는 정전류 회로; 및
    상기 입력신호 라인쌍 각각과 상기 출력신호 발생노드쌍 각각의 사이에 연결되고 상기 출력신호 발생노드쌍 각각의 전압에 응답하여 온되어 상기 출력신호 발생노드쌍사이에 전압 차를 발생하는 전압 발생수단을 구비하는 것을 특징으로 하는 전류 센스 증폭기.
  6. 제5항에 있어서, 상기 전류 센스 증폭기는
    상기 중간 노드로 접지전압이 인가되는 것을 특징으로 하는 전류 센스 증폭기.
  7. 제5항에 있어서, 상기 전류 센스 증폭기는
    인에이블 신호에 응답하여 상기 중간 노드로 접지전압을 전송하는 인에이블 회로를 더 구비하는 것을 특징으로 하는 전류 센스 증폭기.
  8. 제5항에 있어서, 상기 전압 발생수단은
    상기 입력신호 라인쌍중 입력신호 라인에 연결된 소스와 상기 출력신호 발생노드쌍중 출력신호 발생노드에 연결된 게이트와 드레인을 가진 제1PMOS트랜지스터; 및
    상기 입력신호 라인쌍중 반전 입력신호 라인에 연결된 소스와 상기 출력신호 발생노드쌍중 반전 출력신호 발생노드에 연결된 게이트와 드레인을 가진 제2PMOS트랜지스터를 구비하는 것을 특징으로 하는 전류 센스 증폭기.
  9. 입력신호 라인쌍과 출력신호 발생노드쌍사이에 연결되어 출력신호 발생노드쌍사이의 전압 차를 증폭하는 크로스 커플드 트랜지스터쌍;
    상기 출력신호 발생노드쌍과 상기 중간 노드사이에 연결되고 바이어스 전압에 응답하여 상기 출력신호 발생노드쌍으로부터 상기 중간 노드로 일정 전류를 흐르게 하는 정전류 회로;
    전원전압과 상기 출력신호 발생노드쌍 각각의 사이에 연결되고 상기 출력신호 발생노드쌍 각각의 전압에 응답하여 온되어 상기 출력신호 발생노드쌍사이에 전압 차를 발생하는 제1전압 발생수단; 및
    상기 입력신호 라인쌍 각각과 상기 출력신호 발생노드쌍 각각의 사이에 연결되고 상기 출력신호 발생노드쌍 각각의 전압에 응답하여 온되어 상기 출력신호 발생노드쌍사이에 전압 차를 발생하는 제2전압 발생수단을 구비하는 것을 특징으로 하는 전류 센스 증폭기.
  10. 제9항에 있어서, 상기 전류 센스 증폭기는
    상기 중간 노드로 접지전압이 인가되는 것을 특징으로 하는 전류 센스 증폭기.
  11. 제9항에 있어서, 상기 전류 센스 증폭기는
    인에이블 신호에 응답하여 상기 중간 노드로 접지전압을 전송하는 인에이블 회로를 더 구비하는 것을 특징으로 하는 전류 센스 증폭기.
  12. 제9항에 있어서, 상기 제1전압 발생수단은
    전원전압에 연결된 소스와 상기 출력신호 발생노드쌍중 출력신호 발생노드에 연결된 게이트와 드레인을 가진 제1PMOS트랜지스터; 및
    전원전압에 연결된 소스와 상기 출력신호 발생노드쌍중 반전 출력신호 발생노드에 연결된 게이트와 드레인을 가진 제2PMOS트랜지스터를 구비하는 것을 특징으로 하는 전류 센스 증폭기.
  13. 제9항에 있어서, 상기 제2전압 발생수단은
    상기 입력신호 라인쌍중 입력신호 라인에 연결된 소스와 상기 출력신호 발생노드쌍중 출력신호 발생노드에 연결된 게이트와 드레인을 가진 제3PMOS트랜지스터; 및
    상기 입력신호 라인쌍중 반전 입력신호 라인에 연결된 소스와 상기 출력신호 발생노드쌍중 반전 출력신호 발생노드에 연결된 게이트와 드레인을 가진 제4PMOS트랜지스터를 구비하는 것을 특징으로 하는 전류 센스 증폭기.
  14. 입력신호 라인쌍과 출력신호 발생노드쌍사이에 연결되어 출력신호 발생노드쌍사이의 전압 차를 증폭하는 크로스 커플드 트랜지스터쌍;
    상기 출력신호 발생노드쌍과 상기 중간 노드사이에 연결되고 바이어스 전압에 응답하여 상기 출력신호 발생노드쌍으로부터 상기 중간 노드로 일정 전류를 흐르게 하는 정전류 회로;
    상기 출력신호 발생노드쌍과 상기 중간 노드사이에 연결되고 상기 출력신호 발생노드쌍의 전압에 응답하여 온되어 상기 출력신호 발생노드쌍사이에 전압 차를 발생하는 제1전압 발생수단;
    전원전압과 상기 출력신호 발생노드쌍 각각의 사이에 연결되고 상기 출력신호 발생노드쌍 각각의 전압에 응답하여 온되어 상기 출력신호 발생노드쌍사이에 전압 차를 발생하는 제2전압 발생수단; 및
    상기 입력신호 라인쌍 각각과 상기 출력신호 발생노드쌍 각각의 사이에 연결되고 상기 출력신호 발생노드쌍 각각의 전압에 응답하여 온되어 상기 출력신호 발생노드쌍사이에 전압 차를 발생하는 제3전압 발생수단을 구비하는 것을 특징으로 하는 전류 센스 증폭기.
  15. 제14항에 있어서, 상기 전류 센스 증폭기는
    상기 중간 노드로 접지전압이 인가되는 것을 특징으로 하는 전류 센스 증폭기.
  16. 제14항에 있어서, 상기 전류 센스 증폭기는
    인에이블 신호에 응답하여 상기 중간 노드로 접지전압을 전송하는 인에이블 회로를 더 구비하는 것을 특징으로 하는 전류 센스 증폭기.
  17. 제14항에 있어서, 상기 제1전압 발생수단은
    전원전압에 연결된 소스와 상기 출력신호 발생노드쌍중 출력신호 발생노드에 연결된 게이트와 드레인을 가진 제1PMOS트랜지스터; 및
    전원전압에 연결된 소스와 상기 출력신호 발생노드쌍중 반전 출력신호 발생노드에 연결된 게이트와 드레인을 가진 제2PMOS트랜지스터를 구비하는 것을 특징으로 하는 전류 센스 증폭기.
  18. 제14항에 있어서, 상기 제2전압 발생수단은
    상기 입력신호 라인쌍중 입력신호 라인에 연결된 소스와 상기 출력신호 발생노드쌍중 출력신호 발생노드에 연결된 게이트와 드레인을 가진 제3PMOS트랜지스터; 및
    상기 입력신호 라인쌍중 반전 입력신호 라인에 연결된 소스와 상기 출력신호 발생노드쌍중 반전 출력신호 발생노드에 연결된 게이트와 드레인을 가진 제4PMOS트랜지스터를 구비하는 것을 특징으로 하는 전류 센스 증폭기.
  19. 제14항에 있어서, 상기 제3전압 발생수단은
    상기 출력신호 발생노드쌍중 출력신호 발생노드에 연결된 게이트와 드레인 및 상기 중간 노드에 연결된 소스를 가진 제1NMOS트랜지스터; 및
    상기 출력신호 발생노드쌍중 반전 출력신호 발생노드에 연결된 게이트와 드레인 및 상기 중간 노드에 연결된 소스를 가진 제2NMOS트랜지스터를 구비하는 것을 특징으로 하는 전류 센스 증폭기.
  20. 입력신호 라인쌍과 출력신호 발생노드쌍사이에 연결되어 출력신호 발생노드쌍사이의 전압 차를 증폭하는 크로스 커플드 트랜지스터쌍;
    상기 출력신호 발생노드쌍과 상기 중간 노드사이에 연결되고 바이어스 전압에 응답하여 상기 출력신호 발생노드쌍으로부터 상기 중간 노드로 일정 전류를 흐르게 하는 정전류 회로;
    상기 출력신호 발생노드쌍과 상기 중간 노드사이에 연결되고 상기 출력신호 발생노드쌍의 전압에 응답하여 온되어 상기 출력신호 발생노드쌍사이에 전압 차를 발생하는 제1전압 발생수단;
    전원전압과 상기 출력신호 발생노드쌍 각각의 사이에 연결되고 상기 출력신호 발생노드쌍 각각의 전압에 응답하여 온되어 상기 출력신호 발생노드쌍사이에 전압 차를 발생하는 제2전압 발생수단;
    상기 입력신호 라인쌍 각각과 상기 출력신호 발생노드쌍 각각의 사이에 연결되고 상기 출력신호 발생노드쌍 각각의 전압에 응답하여 온되어 상기 출력신호 발생노드쌍사이에 전압 차를 발생하는 제3전압 발생수단;
    상기 입력신호 라인쌍과 상기 중간 노드사이에 연결되고, 상기 출력신호 발생노드의 신호에 따라 트리거 전압이 변화되며, 상기 출력신호 발생노드의 신호를 증폭하는 제1전압 증폭수단; 및
    상기 입력신호 라인쌍과 상기 중간 노드사이에 연결되고, 상기 반전 출력신호 발생노드의 신호에 따라 상기 트리거 전압이 변화되며, 상기 반전 출력신호 발생노드의 신호를 증폭하는 제2전압 증폭수단을 구비하는 것을 특징으로 하는 전류 센스 증폭기.
  21. 제20항에 있어서, 상기 전류 센스 증폭기는
    상기 중간 노드로 접지전압이 인가되는 것을 특징으로 하는 전류 센스 증폭기.
  22. 제20항에 있어서, 상기 전류 센스 증폭기는
    인에이블 신호에 응답하여 상기 중간 노드로 접지전압을 전송하는 인에이블 회로를 더 구비하는 것을 특징으로 하는 전류 센스 증폭기.
  23. 제20항에 있어서, 제1전압 발생수단은
    전원전압에 연결된 소스와 상기 출력신호 발생노드쌍중 출력신호 발생노드에 연결된 게이트와 드레인을 가진 제1PMOS트랜지스터; 및
    전원전압에 연결된 소스와 상기 출력신호 발생노드쌍중 반전 출력신호 발생노드에 연결된 게이트와 드레인을 가진 제2PMOS트랜지스터를 구비하는 것을 특징으로 하는 전류 센스 증폭기.
  24. 제20항에 있어서, 상기 제2전압 발생수단은
    상기 입력신호 라인쌍중 입력신호 라인에 연결된 소스와 상기 출력신호 발생노드쌍중 출력신호 발생노드에 연결된 게이트와 드레인을 가진 제3PMOS트랜지스터; 및
    상기 입력신호 라인쌍중 반전 입력신호 라인에 연결된 소스와 상기 출력신호 발생노드쌍중 반전 출력신호 발생노드에 연결된 게이트와 드레인을 가진 제4PMOS트랜지스터를 구비하는 것을 특징으로 하는 전류 센스 증폭기.
  25. 제20항에 있어서, 상기 제3전압 발생수단은
    상기 출력신호 발생노드쌍중 출력신호 발생노드에 연결된 게이트와 드레인 및 상기 중간 노드에 연결된 소스를 가진 제1NMOS트랜지스터; 및
    상기 출력신호 발생노드쌍중 반전 출력신호 발생노드에 연결된 게이트와 드레인 및 상기 중간 노드에 연결된 소스를 가진 제2NMOS트랜지스터를 구비하는 것을 특징으로 하는 전류 센스 증폭기.
  26. 제20항에 있어서, 상기 제1전압 증폭수단은
    상기 입력신호 라인쌍중 입력신호 라인에 연결된 소스와 상기 출력신호 발생노드쌍중 출력신호 발생노드에 연결된 게이트를 가진 제5PMOS트랜지스터;
    상기 출력신호 발생노드쌍중 반전 출력신호 발생노드에 연결된 게이트와 상기 제5PMOS트랜지스터의 드레인에 연결된 드레인과 상기 중간 노드에 연결된 소스를 가진 제3NMOS트랜지스터;
    상기 입력신호 라인쌍중 반전 입력신호 라인에 연결된 소스와 상기 출력신호 발생노드쌍중 출력신호 발생노드의 신호가 인가되는 게이트와 상기 제5PMOS트랜지스터의 드레인에 연결된 드레인을 가진 제6PMOS트랜지스터;
    전원전압이 인가되는 소스와 상기 출력신호 발생노드쌍중 출력신호 발생노드의 신호가 인가되는 게이트와 상기 제6PMOS트랜지스터의 드레인에 연결된 드레인을 가진 제7PMOS트랜지스터; 및
    상기 제3NMOS트랜지스터의 드레인에 연결된 드레인과 상기 중간 노드에 연결된 소스와 바이어스 전압이 인가되는 게이트를 가진 제4NMOS트랜지스터를 구비하고,
    상기 제5, 제6, 및 제7PMOS트랜지스터들 각각의 크기가 상기 크로스 커플드 트랜지스터쌍에 구비된 트랜지스터, 상기 제2전압 발생수단에 구비된 트랜지스터, 및 상기 제1전압 발생수단에 구비된 트랜지스터의 크기보다 각각 작고, 상기 제3, 및 제4NMOS트랜지스터들 각각의 크기가 상기 정전류 회로에 구비된 트랜지스터, 및 상기 제1전압 증폭수단에 구비된 트랜지스터의 크기보다 소정 배수 작은 것을 특징으로 하는 전류 센스 증폭기.
  27. 제20항에 있어서, 상기 제2전압 증폭수단은
    상기 입력신호 라인쌍중 반전 입력신호 라인에 연결된 소스와 상기 출력신호 발생노드쌍중 반전 출력신호 발생노드에 연결된 게이트를 가진 제8PMOS트랜지스터;
    상기 출력신호 발생노드쌍중 반전 출력신호 발생노드에 연결된 게이트와 상기 제8PMOS트랜지스터의 드레인에 연결된 드레인과 상기 중간 노드에 연결된 소스를 가진 제5NMOS트랜지스터;
    상기 입력신호 라인쌍중 입력신호 라인에 연결된 소스와 상기 출력신호 발생노드쌍중 반전 출력신호 발생노드의 신호가 인가되는 게이트와 상기 제8PMOS트랜지스터의 드레인에 연결된 드레인을 가진 제9PMOS트랜지스터;
    전원전압이 인가되는 소스와 상기 출력신호 발생노드쌍중 반전 출력신호 발생노드의 신호가 인가되는 게이트와 상기 제9PMOS트랜지스터의 드레인에 연결된 드레인을 가진 제10PMOS트랜지스터; 및
    상기 제5NMOS트랜지스터의 드레인에 연결된 드레인과 상기 중간 노드에 연결된 소스와 바이어스 전압이 인가되는 게이트를 가진 제6NMOS트랜지스터를 구비하고,
    상기 제8, 제9, 및 제10PMOS트랜지스터들 각각의 크기가 상기 크로스 커플드 트랜지스터쌍에 구비된 트랜지스터, 상기 제2전압 발생수단에 구비된 트랜지스터, 및 상기 제1전압 발생수단에 구비된 트랜지스터의 크기보다 각각 작고, 상기 제5, 및 제6NMOS트랜지스터들 각각의 크기가 상기 정전류 회로에 구비된 트랜지스터, 및 상기 제1전압 증폭수단에 구비된 트랜지스터의 크기보다 소정 배수 작은 것을 특징으로 하는 전류 센스 증폭기.
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