KR100370240B1

KR100370240B1 - 안정도와 증폭도 개선을 위한 반도체 메모리 장치의 전류감지 증폭 회로

Info

Publication number: KR100370240B1
Application number: KR10-2000-0064218A
Authority: KR
Inventors: 김정열; 김철수
Original assignee: 삼성전자 주식회사
Priority date: 2000-10-31
Filing date: 2000-10-31
Publication date: 2003-02-05
Also published as: US20020050843A1; KR20020033953A; JP2002208285A; JP3967109B2; US6483353B2

Abstract

안정도와 증폭도 개선을 위한 반도체 메모리 장치의 전류 감지 증폭 회로가 개시된다. 본 발명에 따른 안정도와 증폭도 개선을 위한 반도체 메모리 장치의 전류 감지 증폭 회로는, 데이타 입출력 라인 쌍으로부터 전달되는 메모리 셀 데이타를 감지 증폭하는 전류 감지 증폭 회로에 있어서, 감지 트랜지스터들, 로드 트랜지스터들, 스위칭 트랜지스터 및 래치를 구비한다. 감지 트랜지스터들은 데이타 입출력 라인 쌍과 각 소스가 연결되며, 드레인과 게이트가 서로 교차 연결되는 래치 구조를 갖고, 데이타 입출력 라인 쌍으로부터 제1, 제2전류를 입력하여 그 차를 감지한다. 로드 트랜지스터들은, 감지 트랜지스터들의 드레인에, 게이트 및 드레인이 각각 연결된다. 스위칭 트랜지스터는 로드 트랜지스터들의 소스에 드레인이 연결되고, 소정 인에이블 신호와 게이트가 연결되며, 인에이블 신호에 응답하여 스위칭된다. 래치는 로드 트랜지스터들과 병렬 연결되고, 소정의 바이어스 전압에 응답하여 감지 트랜지스터들로부터의 또다른 전류 경로를 형성한다. 본 발명에 따르면, 래치 회로를 전류 감지 증폭 회로 내부에 부가하고, 바이어스 전압에 의해 래치의 동작을 제어함으로써 안정도를 만족시키면서 증폭도를 극대화할 수 있다는 효과가 있다. 또한, 높은 전원 전압이 인가되는 경우에는 바이어스 전압이 생성되지 않도록 함으로써 안정도를 향상시킬 수 있다.

Description

안정도와 증폭도 개선을 위한 반도체 메모리 장치의 전류 감지 증폭 회로{Current sense amplifier circuit for improving stability and amplification degree in semiconductor memory device}

본 발명은 반도체 메모리 장치에 관한 것으로서, 특히, 안정도와 증폭도 개선을 위한 반도체 메모리 장치 의 전류 감지 증폭 회로에 관한 것이다.

일반적으로, 반도체 메모리 장치는 데이타의 출력 증폭기로서 전압 감지 증폭기와 전류 감지 증폭기를 사용한다. 여기에서, 전류 감지 증폭기(Current sense amplifier)는 감지 속도가 전압 감지 증폭기보다 빠르기 때문에 많이 사용된다. 전류 감지 증폭기는 입출력 라인 쌍의 전류 신호를 입력하고, 전압 신호로 증폭하여 출력한다. 이러한 전류 감지 증폭기는 전류 신호를 효율적으로 받아들이기 위해, 정궤환 회로를 이용한다. 그러나, 종래의 전류 감지 증폭기는 정궤환 회로가 갖는 특성상 출력 전압의 발진(OSCILLATION) 등과 같은 안정도 문제를 유발할 수 있다는 단점이 있다.

도 1은 종래의 정궤환 회로를 이용하는 전류 감지 증폭 회로를 설명하기 위한 상세한 회로도이다. 도 1을 참조하면, 전류 감지 증폭 회로는, 전류 감지를 위한 PMOS트랜지스터들(MP11,MP12), 로드 저항의 역할을 하는 NMOS 트랜지스터들 (MN11, MN12)과 스위칭 트랜지스터(MN13)로 구성된다.

도 1에 도시된 종래의 전류 감지 증폭 회로에 있어서, 입력 단자 IN과 INB를 통하여 입출력 라인 쌍(IO,IOB)의 전류(I1, I2)가 입력된다. 또한, 래치 구조의 PMOS트랜지스터들(MP11, MP12)의 드레인과 게이트는 서로 교차 연결(Cross coupled)되어 있고, 각각의 드레인은 출력 단자 OUT와 반전 출력 단자 OUTB에 연결되어 있다. NMOS트랜지스터들(MN11, MN12)은 다이오드 형의 트랜지스터들로 구현되며, 동일한 저항값을 갖는다. 스위칭 트랜지스터(MN13)는 인에이블 신호에 의해 스위칭되며, 입출력 라인쌍(IO, IOB)으로부터 공급되는 일정양의 전류(I1, I2)를 접지 전위(VSS)로 흘려준다.

그러나, 도 1에 도시된 종래의 전류 감지 증폭 회로는 증폭도와 안정도를 동시에 향상시키면서 효율적으로 전류를 감지하는 것이 어렵다. 이를 구체적으로 설명하면 다음과 같다. 예를 들어, NMOS트랜지스터들(MN11, MN12)의 상호 컨덕턴스 (gm) 값을 gmn이라 하고, PMOS트랜지스터(MP11, MP12)의 상호 컨덕턴스 값을 gmp라 가정하고, 입력 전류의 차(ΔI)를 구하면 다음과 같다. 먼저, PMOS트랜지스터 (MP11, MP12)의 경우에 전류 차(ΔI)는 다음 수학식 1과 같다.

또한, NMOS 트랜지스터들에 대한 전류 차(ΔI)는 다음 수학식 2와 같이 구해질 수 있다.

또한, NMOS트랜지스터(MN11, MN12)와 PMOS트랜지스터(MP11,MP12)의 전압, 전류 값은 같아야 하므로, gmp=gmn이 되어야 한다. 만일, gmp>gmn이 되면, PMOS트랜지스터(MP11, MP12)는 원래 입력되는 전류 신호인 (ΔI)보다 더 큰 전류 차이를 증폭하기 때문에, 입력 단자 IN, INB의 전압이 바뀌게 되어 불안정한 상태 에 이를 수 있는 가능성이 있다. 따라서, 안정도의 측면에서는 gmn이 gmp보다 더 커지는 것이 바람직하다. 그러나, gmp의 값이 gmn보다 작아질수록 전류 감지 증폭 회로에서 전류를 감지하는 효율이 그만큼 떨어지게 되므로, 감지 속도의 저하를 가져온다.결국, 속도 및 안정도 측면에서 트레이드-오프(trade-off)가 존재하므로, 적절하게 gmn과 gmp가 설정되어야 한다. 또한, 일반적인 경우에, PMOS 채널 길이 변조 효과가 NMOS채널 길이 변조 효과보다 크기 때문에, 공급되는 전원 전압이 커질수록 PMOS트랜지스터들(MP11, MP12)의 상호 컨덕턴스 값(gmp)이 커지게 된다.

도 2는 도 1에 도시된 전류 감지 증폭 회로에서 트랜지스터들의 전류/전압 특성을 설명하기 위한 도면이다. 도 2를 참조하면, 수평 방향은 각 NMOS트랜지스터와 PMOS트랜지스터의 게이트-소스 간 전압(Vgsn 및 Vgsp)을 나타내고, 수직 방향은 각 트랜지스터들의 드레인 전류(Idn, Idp)를 나타낸다. 즉, 게이트 소스간 전압(Vgsn, Vsgp)이 소정 전압(Vc)보다 커지면, PMOS 트랜지스터 (MP11,MP12)의 전류-전압 특성 곡선의 기울기는 NMOS트랜지스터(MN11, MN12)의 전류-전압 특성 곡선의 기울기보다 커지게 된다. 따라서, PMOS트랜지스터의 상호 컨덕턴스(gmp)는 NMOS트랜지스터의 상호 컨덕턴스(gmn) 보다 크게 되어 전류 감지 증폭 회로의 안정도가 나빠지게 된다.

이와 같이, 종래의 전류 감지 증폭 회로는 전원 전압이 증가할수록 안정도가 나빠지고, 안정도 문제로 인해 동작 전압에서의 증폭도를 크게 할 수 없게 된다. 결과적으로, 종래의 전류 감지 증폭 회로는 동작 속도가 느리며 잡음에 민감할 수 밖에 없다는 문제점이 있다.

본 발명이 이루고자하는 기술적 과제는, 증폭도를 크게 하여 동작 속도를 개선할 뿐만 아니라, 전원 전압의 증가에 대해서도 안정도를 유지할 수 있는 반도체메모리 장치의 전류 감지 증폭 회로를 제공하는데 있다.

도 1은 종래의 전류 감지 증폭 회로를 설명하기 위한 회로도이다

도 2는 도 1에 도시된 전류 감지 증폭 회로에서 트랜지스터들의 전류/전압 특성을 설명하기 위한 도면이다.

도 3은 일반적인 입출력 감지 증폭 회로를 나타내는 블럭도이다.

도 4는 본 발명의 실시예에 의한 반도체 메모리 장치의 전류 감지 증폭 회로를 설명하기 위한 블럭도이다.

도 5는 도 4에 도시된 회로를 나타내는 상세한 회로도이다.

도 6(a)~도 6(c)는 도 5에 도시된 회로의 동작을 설명하기 위한 파형도들이다.

상기 과제를 이루기위해, 본 발명에 따른 안정도와 증폭도 개선을 위한 반도체 메모리 장치의 전류 감지 증폭 회로는, 데이타 입출력 라인 쌍으로부터 전달되는 메모리 셀 데이타를 감지 증폭하는 전류 감지 증폭 회로에 있어서, 감지 트랜지스터들, 로드 트랜지스터들, 스위칭 트랜지스터 및 래치를 구비한다. 감지 트랜지스터들은 데이타 입출력 라인 쌍과 각 소스가 연결되며, 드레인과 게이트가 서로 교차 연결되는 래치 구조를 갖고, 데이타 입출력 라인 쌍으로부터 제1, 제2전류를 입력하여 그 차를 감지한다. 로드 트랜지스터들은, 감지 트랜지스터들의 드레인에, 게이트 및 드레인이 각각 연결된다. 스위칭 트랜지스터는 로드 트랜지스터들의 소스에 드레인이 연결되고, 소정 인에이블 신호와 게이트가 연결되며, 인에이블 신호에 응답하여 스위칭된다. 래치는 로드 트랜지스터들과 병렬 연결되고, 소정의 바이어스 전압에 응답하여 감지 트랜지스터들로부터의 또다른 전류 경로를 형성한다.

상기 과제를 이루기위해, 본 발명에 따른 안정도와 증폭도 개선을 위한 반도체 메모리 장치의 전류 감지 증폭 회로는, 데이타 입출력 라인으로부터 전달되는 메모리 셀 데이타를 감지 증폭하는 전류 감지 증폭 회로에 있어서, 감지 트랜지스터들, 로드 트랜지스터들, 스위칭 트랜지스터, 래치 및 바이어스 회로를 구비한다. 감지 트랜지스터들은, 데이타 입출력 라인 쌍과 각 소스가 연결되며, 드레인과 게이트가 서로 교차 연결된 래치 구조를 갖고, 데이타 입출력 라인 쌍으로부터 제1, 제2전류를 입력하여 그 차를 감지한다. 로드 트랜지스터들은 감지 트랜지스터들의드레인에, 게이트 및 드레인이 연결된다. 스위칭 트랜지스터는, 로드 트랜지스터들의 소스에 드레인이 연결되고, 소정 인에이블 신호와 게이트가 연결되며, 인에이블 신호에 응답하여 스위칭된다. 래치는 로드 트랜지스터들과 병렬 연결되고, 소정의 바이어스 전압에 응답하여 감지 트랜지스터들로부터의 또다른 전류 경로를 형성한다. 바이어스 회로는, 소정의 제어 신호에 응답하여 바이어스 전압을 활성화/비활성화시킨다.

이하, 본 발명에 따른 반도체 메모리 장치의 전류 감지 증폭 회로에 관하여 첨부된 도면을 참조하여 다음과 같이 설명한다.

도 3은 본 발명에 따른 전류 감지 증폭 회로가 적용되는 입출력(I/O) 감지 증폭 회로를 설명하기 위한 개략적인 블럭도이다. 도 3을 참조하면, I/O 감지 증폭 회로는 전류 감지 증폭 회로(20), 전압 감지 증폭 회로(22) 및 래치(24)로 구성된다. 전류 감지 증폭 회로(20)는 입출력 라인 쌍(IO, IOB)의 전류를 감지 증폭하고, 이를 전압으로 변환하여 출력 단자 OUT, OUTB를 통하여 출력한다. 전압 감지 증폭 회로(22)는 전류 감지 증폭 회로(20)로부터 출력되는 전압의 차를 감지 증폭하고, 증폭된 결과를 출력한다. 래치(24)는 전압 감지 증폭 회로(22)에서 증폭된 신호를 래치하고, 래치된 결과를 출력 단자 DOUT, DOUTB를 통하여 출력한다.

도 4는 본 발명의 실시예에 의한 반도체 메모리 장치의 전류 감지 증폭 회로를 설명하기 위한 회로도이다. 도 4를 참조하면, 전류 감지 증폭 회로는, PMOS 트랜지스터들(MP31,MP32), NMOS트랜지스터들(MN31,MN32), NMOS트랜지스터(MN33), 래치(30) 및 바이어스 회로(32)로 구성된다.

PMOS트랜지스터들(MP31, MP32)은 입력 단자 IN, INB와 각 소스가 연결되며, 각각의 게이트와 드레인이 서로 교차 연결(cross coupled)된 구조를 갖는다. 즉, PMOS트랜지스터들(MP31, MP32)은 래치 구조를 갖는 감지 트랜지스터들로서, 입력되는 전류 차를 감지한다. 여기에서, 입력 단자 IN, INB는 데이타 입출력 라인 쌍(IO, IOB)과 연결된다. 각각의 PMOS 트랜지스터들(MP31, MP32)의 드레인은 출력 단자 OUT와 반전 출력 단자 OUTB에 연결된다.

NMOS트랜지스터들(MN31, MN32)은 각각 로드 저항으로서 동작하는 로드 트랜지스터이며, PMOS트랜지스터들(MP31, MP32)의 드레인에, 게이트 및 드레인이 연결되는 다이오드 구조를 갖는다. 여기에서, NMOS트랜지스터들(MN31, MN32)은 각각 PMOS트랜지스터들 (MP31,MP32)을 통하여 입력 데이타로서 인가되는 전류(I1, I2)를 공급받으며, 공급된 전류량에 따라서 로드 저항에 걸리는 전압 즉, 출력 전압 OUT, OUTB이 변화된다. 이러한 출력 전압 OUT, OUTB의 변화는 전류 I1과 I2에 의한 감지 결과로써 나타난다.

래치(30)는 NMOS트랜지스터들(MN31, MN32)과 병렬 연결되고, 바이어스 전압 (BIAS)에 응답하여, PMOS트랜지스터들(MP31, MP32)로부터의 또다른 전류 경로를 형성한다. 래치(30)는 출력 단자 OUT와 반전 출력 단자 OUTB의 전압이 변화되기 시작할 때 출력 전압을 보다 빠르게 하강 또는 상승하게 하면서, 전압 차가 완전히 벌어진 상태에서 OUT, OUTB의 전압을 래치한다. 래치(30)의 구성 및 구체적인 동작에 관해서는 도 5를 참조하여 상세히 설명된다.

NMOS트랜지스터(MN33)는 스위칭 트랜지스터로서 드레인이 NMOS 트랜지스터들(MN31,MN32)의 소스와 연결되며, 게이트는 인에이블 신호(EN)와 연결되고, 소스는 접지 전원(VSS)과 연결된다. 여기에서, 인에이블 신호(EN)는 독출 명령이 활성화될 때 동시에 활성화되는 정의된다. 즉, NMOS트랜지스터(MN33)는 인에이블 신호(EN)에 의해 활성화되어 입력 단자 IN, INB로부터 공급되는 일정량의 전류를 접지 전원(VSS)으로 흘려준다.

바이어스 회로(32)는 제어 신호(CTRL)에 응답하여 바이어스 전압(BIAS)을 활성화시키거나 비활성화시킨다. 여기에서, 제어 신호(CNTL)는 칼럼 선택 신호와, 데이타의 래치 시점을 나타내는 래치 지시 신호의 조합에 의해 생성되는 신호로 정의된다. 바이어스 회로(32)의 구성 및 동작에 관해서는 도 5를 참조하여 상세히 설명된다.

도 5는 도 4에 도시된 전류 감지 증폭 회로의 상세한 회로도이다. 먼저, 도 4를 참조하여 래치(30)의 구성에 관하여 설명한다.

도 5의 회로도에서 래치(30)는 두 쌍의 NMOS 트랜지스터들(MN41~MN44)로 구현되는 경우를 나타낸다. 즉, 래치(30)의 한 쌍의 NMOS트랜지스터(MN41, MN42)는 드레인과 게이트가 서로 교차 연결되고, 각 드레인이 NMOS트랜지스터들(MN31, MN32)의 드레인과 연결되는 래치 구조를 갖는다. NMOS트랜지스터들(MN41, MN42)의 게이트는 각각 OUTB, OUT과 연결된다. 또한, 다른 한 쌍의 NMOS트랜지스터(MN43, MN44)는 NMOS트랜지스터(MN41, MN42)와 각각 직렬 연결되고, 바이어스 전압 (BIAS)과 게이트가 연결되며, 소스는 NMOS트랜지스터(MN33)의 드레인과 연결되는 구조를 갖는다. 여기에서, NMOS트랜지스터들(MN43, MN44)은 저항으로서 동작하며, NMOS트랜지스터 대신에 저항 성분으로 구현될 수도 있다.

즉, 도 5에는 래치(30)가 두 쌍의 NMOS 트랜지스터들로 구현되는 경우에 대하여 도시되어 있으나, 한 쌍의 NMOS트랜지스터들로 구현될 수도 있다. 또한, 래치(30)는 한 쌍의 PMOS트랜지스터 또는 그 이상의 PMOS트랜지스터로 구현될 수도 있다. 전술한 바와 같이, 저항 성분을 포함하여 래치(30)가 구현될 수 있으며, NMOS트랜지스터, PMOS트랜지스터 또는 저항의 조합에 의해 구현될 수도 있다.

다음, 도 5를 참조하여 바이어스 회로(32)의 구성에 대하여 설명된다. 바이어스 회로(32)는 인버터(40), PMOS트랜지스터(MP41) 및 NMOS트랜지스터들 (MN45~MN48)로 구성된다. 구체적으로, 인버터(40)는 제어 신호(CNTL)를 반전시키고, 반전된 신호를 출력한다. PMOS트랜지스터(MP41)는 소스가 전원 전압(VCC)과 연결되고, 게이트와 드레인이 NMOS트랜지스터(MN45)의 드레인과 연결되는 다이오드 구조를 갖는다. NMOS트랜지스터(MN45)는 인버터(40)의 출력과 게이트가 연결되며, 소스는 바이어스 전압(BIAS)과 연결된다. 또한, NMOS 트랜지스터들(MN46, MN47)은 바이어스 전압(BIAS)과 접지 전원(VSS) 사이에 직렬로 연결되며 드레인과 게이트가 연결된 다이오드 구조를 갖는다. NMOS 트랜지스터(MN48)는 게이트가 제어 신호(CNTL)와 연결되고, 드레인은 바이어스 전압(BIAS)과 연결되며 소스는 접지 전원(VSS)과 연결된다. 즉, NMOS 트랜지스터(MN48)는 제어 신호(CNTL)에 응답하여 스위칭 온/오프되어 바이어스 전압(BIAS)을 활성화/비활성화시킨다.

도 6(a)~도 6(c)는 도 5에 도시된 회로의 각 신호들을 설명하기 위한 파형도들로서, 도 6(a)는 입력 단자 IN, INB를 통하여 입력되는 전류들을 나타내고, 도6(b)는 제어 신호(CNTL)를 나타내고, 도 6(c)는 바이어스 전압(BIAS) 을 나타낸다.

도 5 및 도 6을 참조하여, 본 발명의 실시예에 따른 전류 감지 증폭 회로의 동작에 관하여 구체적으로 설명된다. 먼저, 데이타의 입력에 의해 입력 단자 IN, INB를 통하여 입력되는 전류(I1, I2)의 차가 발생되면, 출력 단자 OUT과 반전 출력 단자 OUTB의 전압이 변화되기 시작한다. 여기에서, 스위칭 트랜지스터(MN33)는 인에이블 신호(EN)에 의해 턴온되어 있는 상태이다. 또한, 데이타가 입력되는 시점, 즉, 도 6(a)와 같이, 입력 전류(IN, INB)가 변화되는 시점에서 바이어스 회로(32)에 입력되는 도 6(b)의 제어 신호(CNTL)는 로우 레벨로 설정된다. 따라서, 도 5의 바이어스 회로(32)에서 NMOS트랜지스터(MN45)가 턴온되어 바이어스 전압(BIAS)은 도 6(c)와 같이 하이 레벨로 설정된다. 이 때, NMOS 트랜지스터의 쌍으로 이루어진 래치(30)가 동작하게 된다. 래치(30)가 동작하면 출력 단자 OUT, OUTB의 부하를 줄이게 되므로, 출력 전압 (OUT, OUTB)은 보다 빠르게 상승하거나, 빠르게 하강한다.

예를 들어, 입력 단자 IN으로 인가되는 전류(I1)가 I2보다 작을 경우에, 출력 단자 OUT의 전압은 상대적으로 낮아지고, 반전 출력 단자 OUTB의 전압은 높아진다. 이 때, 래치(30)에 의해 출력 단자 OUT의 전압은 더 빨리 낮아지고, 반전 출력 단자 OUTB의 전압은 더 빨리 높아진다. 구체적으로, 출력 단자 OUT의 전압이 낮고 반전 출력 단자 OUTB의 전압이 더 높으면, 래치(30)의 NMOS 트랜지스터(MN41)의 저항 값이 작아진다. 이로 인해, NMOS트랜지스터(MN31)에 흐르는 전류(I3)보다 MN41을 통하여 흐르는 전류(I5)가 더 증가되어 출력 단자 OUT 의 전압은 빠른 속도로 낮아진다. 이 때, NMOS트랜지스터(MN31)의 저항 값과, NMOS 트랜지스터(MN41,MN43)의 병렬 저항 값에 의해 출력 단자 OUT의 전압은 래치(30)가 없는 경우보다 더 낮아지게 된다.

반면, 낮아진 출력 전압(OUT)에 의해 래치(30)의 NMOS트랜지스터(MN42)의 저항 값은 더 커진다. 이로 인해, NMOS트랜지스터(MN32)에 흐르는 전류(I4)보다 더 작은 전류(I6)가 NMOS트랜지스터(MN42)에 흐르게 되고, 반전 출력 단자 OUTB의 전압은 더 빠르게 상승하게 된다. 이 때, NMOS트랜지스터(MN32)와, NMOS 트랜지스터(MN42, MN44)의 병렬 저항 값에 의해 반전 출력 단자 OUTB의 전압은 래치(30)가 없는 경우보다 더 높아지게 된다.

반대의 경우, 즉, I1이 I2보다 큰 경우에는 출력 단자 OUT의 전압이 높아지고, 반전 출력 단자 OUTB의 전압이 낮아진다. 그 이외의 동작은 전술한 과정과 동일하게 이루어지며, 마찬가지로 증폭 이득은 래치(30)가 없는 경우에 비해 증가된다.

이와 같이, OUT, OUTB의 출력 전압이 변화하는 상태에서, 래치(30)는 저항으로 동작하는 NMOS 트랜지스터(MN31, MN32)와 병렬 연결되어 출력 단자 OUT, OUTB에 걸리는 부하를 줄임으로써 출력 전압을 빠른 속도로 변화시키고, 증폭 이득을 높일 수 있다.

한편, 출력 전압 OUT, OUTB이 충분히 벌어지면, 제어 전압(CNTL)은 도 6(b)에 도시된 바와 같이 하이 레벨로 설정된다. 제어 신호(CNTL)가 하이 레벨이 되면, 바이어스 회로(32)의 NMOS트랜지스터(MN45)는 턴오프되며, NMOS트랜지스터 (MN48)가 턴온된다. 따라서, 바이어스 회로(30)에서 생성되는 바이어스 전압 (BIAS)은 도5(c)와 같이 로우 레벨이 되어 래치(30)는 동작하지 않는다. 즉, 출력 단자 OUT과 반전 출력 단자 OUTB의 전압이 충분히 벌어지면, 래치(30)가 동작하는 것을 막음으로써 다음 데이타의 입력에 대한 대응을 빠르게 한다. 다시 말해서, 다음 데이타의 상태가 변화되는 경우에도 빠르게 대응할 수 있어 동작 속도가 개선된다.

즉, 데이타가 입력되어 입력 전류가 변화하는 동안에는 래치(30)가 동작되어 증폭도가 극대화된다. 그러나, 출력 전압이 결정된 후에는 다음 데이타 입력에 의한 증폭이 이루어지기 전까지 래치(30)를 동작시키지 않음으로써 증폭도를 줄여 안정도를 향상시킨다.

또한, 본 발명에서는 전원 전압(VCC)이 소정 레벨 이상으로 증가되는 경우에, 제어 신호(CNTL)를 하이 레벨로 설정함으로써 바이어스 전압(BIAS)이 로우 레벨이 되도록 한다. 즉, 전원 전압(VCC)이 상승하는 경우에 래치(30)의 NMOS트랜지스터들의 상호 컨덕턴스 값이 증가되어 안정도가 나빠지는 문제가 발생될 수 있다. 이러한 과정을 구체적으로 설명하면 다음과 같다. 먼저, 도 5의 전류 감지 증폭 회로에서 PMOS트랜지스터들(MP31, MP32)의 상호 컨덕턴스 값을 gmp로 설정하고, NMOS트랜지스터들(MN31, MN32)의 상호 컨덕턴스 값을 gmn1으로 설정하고, 래치(30)의 NMOS트랜지스터들(MN41,MN42, MN43, MN44)의 상호 컨덕턴스 값을 gmn2로 설정한다. 이 때, PMOS트랜지스터(MP31,MP32)에 걸리는 전류(I1, I2) 및, I1과 I2 사이의 전류 차(ΔI)는 다음과 같이 나타낼 수 있다.

또한, NMOS트랜지스터들(MN31, MN32)에 걸리는 전류(I3, I4)를 구하면 다음과 같이 나타낼 수 있다.

또한, 래치(30)의 NMOS트랜지스터들에 걸리는 전류(I5, I6)는 다음 수학식과 같이 구해질 수 있다.

상기 수학식 5에서, 전류(I1)는 I3와 I5의 합과 같고, I2는 I4와 I6 의 합과 같으므로, 각각에 대해서 다시 정리하면 다음과 같이 나타낼 수 있다.

따라서, 안정도 측면에서는 gmp<(gmn1-gmn2)의 관계가 만족되어야 한다. 만일, 전원 전압(VCC)이 증가하는 경우에, 래치(30)가 동작한다면 NMOS 래치(30)의 내부 트랜지스터들에 의해 증폭의 일부가 수행된다. 이 때, 바이어스 전압(BIAS)이 일정하다고 가정하면, 전원 전압(VCC)이 증가할수록 상호 컨덕턴스 값은 증가하지만 상대적인 증가율은 gmp>gmn1>gmn2와 같이 나타나게 된다. 따라서, 바이어스 전압(BIAS)이 일정하다면, 전원 전압(VCC)이 증가한다고 하더라도 안정도는 증가된다. 그러나, 실제의 경우에는 전원 전압(VCC)의 증가에 따라 바이어스 전압(BIAS)이 증가하게 되어 래치(30)의 상호 컨덕턴스(gmn2)가 증가하게 된다. 따라서, 본 발명에서는 전원 전압(VCC)이 일정 레벨 이상 증가하는 경우에 제어 신호(CNTL)를 이용하여 바이어스 전압(BIAS)을 비활성화시킴으로써 안정도가 낮아지지 않도록 한다.

이상, 도면과 명세서에서 최적 실시예들이 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

본 발명에 따르면, 래치 회로를 전류 감지 증폭 회로 내부에 부가하고, 바이어스 전압에 의해 래치의 동작을 제어함으로써 안정도를 만족시키면서 증폭도를 극대화할 수 있다는 효과가 있다. 또한, 높은 전원 전압이 인가되는 경우에는 바이어스 전압이 생성되지 않도록 함으로써 안정도를 향상시킬 수 있다.

또한, 본 발명에 따른 전류 감지 증폭 회로는 데이타가 변화되는 경우에 데이타 입력에 대한 대응을 빠르게 하여 동작 속도를 개선시킬 수 있다는 효과가 있다.

Claims

데이타 입출력 라인 쌍으로부터 전달되는 메모리 셀 데이타를 감지 증폭하는 전류 감지 증폭 회로에 있어서,

상기 데이타 입출력 라인 쌍과 각 소스가 연결되며, 드레인과 게이트가 서로 교차 연결되는 래치 구조를 갖고, 상기 데이타 입출력 라인 쌍으로부터 제1, 제2전류를 입력하여 그 차를 감지하는 감지 트랜지스터들;

상기 감지 트랜지스터들의 드레인에, 게이트 및 드레인이 각각 연결되는 로드 트랜지스터들;

상기 로드 트랜지스터들의 소스에 드레인이 연결되고, 소정 인에이블 신호와 게이트가 연결되며, 상기 인에이블 신호에 응답하여 스위칭되는 스위칭 트랜지스터; 및

상기 로드 트랜지스터들과 병렬 연결되고, 소정의 바이어스 전압에 응답하여 상기 감지 트랜지스터들로부터의 또다른 전류 경로를 형성하는 래치를 구비하는 것을 특징으로 하는 전류 감지 증폭 회로.
제1항에 있어서, 상기 래치는,

적어도 한 쌍의 NMOS 트랜지스터로 구현되는 것을 특징으로 하는 전류 감지 증폭 회로.
제1항에 있어서, 상기 래치는,

드레인과 게이트가 서로 교차 연결되고, 각 드레인이 상기 로드 트랜지스터들의 드레인에 각각 연결되는 래치 구조를 갖는 한 쌍의 NMOS 트랜지스터; 및

상기 한 쌍의 NMOS트랜지스터와 각각 직렬 연결되며, 상기 바이어스 전압에 의해 제어되는 한 쌍의 저항을 구비하는 것을 특징으로 하는 전류 감지 증폭 회로.
제3항에 있어서, 상기 한 쌍의 저항은,

상기 한 쌍의 NMOS트랜지스터의 각 소스에 드레인이 연결되고, 상기 바이어스 전압과 게이트가 연결되는 다른 한 쌍의 NMOS트랜지스터로 구현되는 것을 특징으로 하는 전류 감지 증폭 회로.
제3항에 있어서, 상기 래치는,

적어도 한 쌍의 PMOS트랜지스터로 구현되는 것을 특징으로 하는 전류 감지 증폭 회로.
제1항에 있어서, 상기 바이어스 전압은,

상기 감지 트랜지스터들의 드레인과 연결된 출력 단자 및 반전 출력 단자의 전압 차가 벌어지는 구간 동안 활성화되고, 상기 출력 단자와 반전 출력 단자의 전압이 일정해지면, 비활성화되는 것을 특징으로 하는 전류 감지 증폭 회로.
제1항에 있어서, 상기 바이어스 전압은,

전원 전압이 소정 레벨 이상으로 높아지면 비활성화되는 것을 특징으로 하는 전류 감지 증폭 회로.
데이타 입출력 라인으로부터 전달되는 메모리 셀 데이타를 감지 증폭하는 전류 감지 증폭 회로에 있어서,

상기 데이타 입출력 라인 쌍과 각 소스가 연결되며, 드레인과 게이트가 서로 교차 연결된 래치 구조를 갖고, 상기 데이타 입출력 라인 쌍으로부터 제1, 제2전류를 입력하여 그 차를 감지하는 감지 트랜지스터들;

상기 감지 트랜지스터들의 드레인에, 게이트 및 드레인이 연결되는 로드 트랜지스터들;

상기 로드 트랜지스터들의 소스에 드레인이 연결되고, 소정 인에이블 신호와 게이트가 연결되며, 상기 인에이블 신호에 응답하여 스위칭되는 스위칭 트랜지스터;

상기 로드 트랜지스터들과 병렬 연결되고, 소정의 바이어스 전압에 응답하여 상기 감지 트랜지스터들로부터의 또다른 전류 경로를 형성하는 래치; 및

소정의 제어 신호에 응답하여 상기 바이어스 전압을 활성화/비활성화시키는 바이어스 회로를 구비하는 것을 특징으로 하는 전류 감지 증폭 회로.
제8항에 있어서, 상기 래치는,

적어도 한 쌍의 NMOS 트랜지스터들로 구현되는 것을 특징으로 하는 전류 감지 증폭 회로.
제8항에 있어서, 상기 래치는,

드레인과 게이트가 서로 교차 연결되고, 각 드레인이 상기 로드 트랜지스터들의 드레인에 각각 연결되는 래치 구조를 갖는 한 쌍의 NMOS 트랜지스터; 및

상기 한 쌍의 NMOS트랜지스터와 각각 직렬 연결되며, 상기 바이어스 전압에 의해 제어되는 한 쌍의 저항을 구비하는 것을 특징으로 하는 전류 감지 증폭 회로.
제10항에 있어서, 상기 한 쌍의 저항은,

상기 한 쌍의 NMOS트랜지스터의 각 소스에 드레인이 연결되고, 상기 바이어스 전압과 게이트가 연결되는 다른 한 쌍의 NMOS트랜지스터로 구현되는 것을 특징으로 하는 전류 감지 증폭 회로.
제8항에 있어서, 상기 래치는,

적어도 한 쌍의 PMOS트랜지스터로 구현되는 것을 특징으로 하는 전류 감지 증폭 회로.
제8항에 있어서, 상기 바이어스 회로는,

상기 감지 트랜지스터들의 드레인과 연결된 출력 단자 및 반전 출력 단자의 전압 차가 벌어지는 구간 동안 상기 바이어스 전압을 활성화시키고, 상기 출력 단자와 반전 출력 단자의 전압이 일정해지면, 상기 바이어스 전압을 비활성화시키는 것을 특징으로 하는 전류 감지 증폭 회로.
제8항에 있어서, 상기 바이어스 회로는,

전원 전압이 소정 레벨 이상으로 높아지면, 상기 바이어스 전압을 비활성화시키는 것을 특징으로 하는 전류 감지 증폭 회로.