CN112542185B - 灵敏放大器及其控制方法、存储器读写电路以及存储器 - Google Patents

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Abstract

本发明提供一种灵敏放大器及其控制方法、存储器读写电路以及一种存储器，所述灵敏放大器包括：两个PMOS晶体管、两个NMOS晶体管、第一输入输出端和第二输入输出端，所述两个PMOS晶体管分别为第一PMOS晶体管、第二PMOS晶体管，所述两个NMOS晶体管分别为第一NMOS管和第二NMOS晶体管；四个开关单元，所述第一PMOS晶体管、所述第一NMOS晶体管分别通过一开关单元连接至所述第一输入输出端，所述第二PMOS晶体管、所述第二NMOS晶体管分别通过一开关单元连接至与所述第二输入输端，所述开关单元用于将各PMOS晶体管和各NMOS晶体管配置为放大模式或者二极管模式；所述第一NMOS晶体管的栅极用于连接至位线，所述第二NMOS管的栅极用于连接至参考位线。上述灵敏放大器的性能得到提高。

Description

灵敏放大器及其控制方法、存储器读写电路以及存储器
技术领域
本发明涉及电路领域，尤其涉及一种灵敏放大器及其控制方法、存储器读写电路和存储器。
背景技术
半导体存储装置，例如静态随机存取存储器(Static Random-Access Memory，简称SRAM)、动态随机存取存储器(Dynamic Random Access Memory，简称DRAM)、只读存储器(Read-Only Memory，简称ROM)、闪存等，通常由存储单元组成的两维阵列设置。每行的存储单元可以由字线(WL，Word Line)进行选择，每列的存储单元可以由位线和参考位线进行选择，并由灵敏放大器感应并放大位线和参考位线上的电压差，以将信息写入存储单元或从存储单元读出存储的信息。
如图1所示，常用的灵敏放大器包括锁存器，锁存器的电路一边包括晶体管M1和晶体管M2，另一边包括晶体管M3和晶体管M4，M1和M2组成一个反相器INV1，M3和M4组成另一个反向器INV2，它们输入与输出分别相连，形成一个锁存器。VH为锁存器提供电源，由M5与锁存器相连；GND为灵敏放大器地线，由M6与锁存器相连。
上述灵敏放大器工作分为三个阶段：EQ阶段、小信号输入阶段以及信号放大阶段。在EQ阶段，EQ电路对灵敏放大器进行预充电，需要将位线Vin+和参考位线Vin-预充电至电源电压的一半VH/2。
小信号输入阶段，小信号可以从图1中的开关Sx或者Sy输入。当放大器的放大对管存在失配，比如阈值电压偏差等问题，这种偏差导致输入信号有更大的幅度，才能得到正确的输出。譬如，锁存器内对应的晶体管之间存在阈值电压偏差、栅氧化层厚度的偏差以及沟道掺杂浓度的差异等，因此，Vin+和Vin-之间会存在一个失配电压ΔVin+。
因此，如何消除这种放大器的放大对管的失配问题，是目前亟待解决的问题。
发明内容
本发明所要解决的技术问题是，提供一种灵敏放大器及其控制方法、一种存储器，以提高灵敏放大器的性能。
为解决上述问题，本发明的技术方案提供一种灵敏放大器，包括：两个PMOS晶体管、两个NMOS晶体管、第一输入输出端和第二输入输出端，所述两个PMOS晶体管分别为第一PMOS晶体管、第二PMOS晶体管，所述两个NMOS晶体管分别为第一NMOS管和第二NMOS晶体管；四个开关单元，所述第一PMOS晶体管、所述第一NMOS晶体管分别通过一开关单元连接至所述第一输入输出端，所述第二PMOS晶体管、所述第二NMOS晶体管分别通过一开关单元连接至与所述第二输入输端，所述开关单元用于将各PMOS晶体管和各NMOS晶体管配置为放大模式或者二极管模式；所述第一NMOS晶体管的栅极用于连接至位线，所述第二NMOS管的栅极用于连接至参考位线。
可选的，所述开关单元包括第一开关和第二开关，所述第一开关连接于所述PMOS管和所述NMOS管的栅极和漏极之间，所述第二开关连接于所述PMOS管和所述NMOS管的栅极与对应的输入输出端之间。
可选的，所述第一PMOS晶体管的漏极和所述第一NMOS晶体管的漏极相连，且连接至所述第二输入输出端，所述第一PMOS晶体管和所述第二PMOS晶体管的源极相连作为高压端；所述第二PMOS晶体管的漏极和所述第二NMOS晶体管的漏极相连，且连接至所述第一输入输出端，所述第一NMOS晶体管的源极和所述第二NMOS晶体管的源极相连，作为低压端。
可选的，还包括：第一驱动单元和第二驱动单元；所述第一驱动单元包括第一上拉晶体管，所述第一上拉晶体管的漏极连接高压端，源极连接至电源；所述第二驱动单元包括第一下拉晶体管，所述第一下拉晶体管的漏极连接至所述低压端，源极接地。
可选的，所述第一驱动单元还包括第二上拉晶体管，所述第二上拉晶体管的漏极连接所述高压端，源极连接至电源；所述第二驱动单元还包括第二下拉晶体管，所述第二下拉晶体管的漏极连接至所述低压端，源极接地；所述第二上拉晶体管类型与所述第一上拉晶体管类型不同，第二下拉晶体管类型与所述第一下拉晶体管类型不同。
可选的，所述第一输入输出端和第二输入输出端之间连接有第一预充电模块。
可选的，所述高压端和所述低压端之间连接有第二预充电模块。
可选的，所述第一开关和第二开关分别包括MOS管、二极管或晶闸管中的至少一种。
本发明的技术方案还提供一种存储器读写电路，包括：灵敏放大器，所述第二驱动单元还包括反馈晶体管，所述反馈晶体管的源极接地，漏极连接至所述第一下拉晶体管的源极；负反馈调整模块，所述负反馈调整模块包括克隆电路以及运算放大器，所述克隆电路包括至少一个NMOS晶体管和一个PMOS晶体管一组反相器以及与所述第一驱动单元和第二驱动单元结构相同的电路，所述NMOS晶体管和所述PMOS晶体管的栅极连接且均采用二极管连接方式，所述NMOS晶体管和所述PMOS晶体管的栅极连接节点连接至所述运算放大器的正输入端；所述运算放大器的输出端连接至所述第二驱动单元内的反馈晶体管的栅极，以及连接至所述克隆电路内与所述反馈晶体管对应的克隆晶体管的栅极。
可选的，所述运算放大器的负输入端连接至参考电压端。
为解决上述问题，本发明的技术方案还提供一种存储器，其特征在于，包括上述任一项所述的灵敏放大器。
为解决上述问题，本发明的技术方案还提供一种上述灵敏放大器的控制方法，包括：预充电阶段，将所述第一输入输出端和所述第二输入输出端预充电至预设电压，在所述预充电阶段内，将所述两个PMOS晶体管和所述两个NMOS晶体管均连接为二极管模式，且所述第一PMOS晶体管和所述第一NMOS晶体管的栅极与所述第一输入输出端连接，所述第二PMOS晶体管和所述第二NMOS晶体管的栅极与所述第二输入输出端连接；预充电完成之后，进入失配消除阶段，通过调整所述两个PMOS晶体管和所述两个NMOS晶体管的连接模式，补偿所述第一输入输出端和所述第二输入输出端之间的失配电压差。
可选的，所述失配消除阶段包括第一失配消除阶段，所述第一失配消除阶段包括：将所述第一PMOS晶体管、第二PMOS晶体管连接为二极管模式，以及将所述第一NMOS晶体管和第二NMOS晶体管连接为放大模式；或者将所述第一NMOS晶体管和所述第二NMOS晶体管连接为二极管模式，将所述第一PMOS晶体管和所述第二PMOS晶体管连接为放大模式。
可选的，所述失配消除阶段包括第二失配消除阶段，所述第二失配消除阶段包括：将所述第一PMOS晶体管、所述第二PMOS晶体管、所述第一NMOS晶体管和所述第二NMOS晶体管均连接为二极管模式。
可选的，当所述失配消除阶段同时包括所述第一失配消除阶段和所述第二失配消除阶段时，所述第二失配消除阶段位于所述第一失配消除阶段之后。
可选的，在失配消除阶段完成之后，进入小信号输入阶段和信号放大阶段。
可选的，在所述信号放大阶段，将所述两个PMOS晶体管和所述两个NMOS晶体管均连接为放大模式。
可选的，所述两个PMOS晶体管和所述两个NMOS具体管的栅极和漏极之间连接有第一开关，所述两个PMOS管和所述两个NMOS管的栅极与对应的输入输出端之间连接有第二开关时，在所述信号放大阶段时，将所述第一开关断开，第二开关导通。
可选的，所述失配消除阶段包括第一失配消除阶段，在所述第一失配消除阶段时，将连接所述两个PMOS晶体管的栅极的第二开关断开，将连接于所述两个PMOS晶体管栅极与漏极之间的第一开关导通，将连接所述两个NMOS晶体管的栅极的第二开关导通，将连接于所述两个NMOS晶体管栅极与漏极之间的第一开关断开；或者，将连接所述两个PMOS晶体管的栅极的第二开关导通，将连接于所述两个PMOS晶体管栅极与漏极之间的第一开关断开，将连接所述两个NMOS晶体管的栅极的第二开关断开，将连接于所述两个NMOS晶体管栅极与漏极之间的第一开关导通。
可选的，所述失配消除阶段包括第二失配消除阶段，在所述第二失配消除阶段时，将所有第一开关导通，第二开关断开。
本发明的灵敏放大器及其控制方法，通过在灵敏放大器的两个NMOS晶体管和两个PMOS晶体管处均连接一开关单元，通过所述开关单元能够调整所述NMOS晶体管和PMOS晶体管的连接方式，从而在灵敏放大电路的时序控制上，可以增加失配消除阶段，通过切换各MOS管的连接方式，实现对失配电压的补偿，消除电压失配。
附图说明
图1为现有技术的灵敏放大器的结构示意图；
图2a和图2b为本发明一具体实施方式的灵敏放大器的结构示意图；
图3为本发明另一具体实施方式的灵敏放大器的结构示意图；
图4为本发明另一具体实施方式的灵敏放大器的结构示意图；
图5为本发明另一具体实施方式的灵敏放大器的结构示意图；
图6为本发明另一具体实施方式的灵敏放大器的结构示意图；
图7为本发明一具体实施方式的失配消除阶段的失配电压的变化示意图；
图8为本发明一具体实施方式的灵敏放大器的结构示意图；
图9为本发明一具体实施方式的灵敏放大器的结构示意图；
图10本发明一具体实施方式的灵敏放大器的结构示意图。
具体实施方式
下面结合附图对本发明提供的灵敏放大器及其控制方法以及存储器的具体实施方式做详细说明。
请参考图2为本发明一具体实施方式的灵敏放大器的结构示意图。
该具体实施方式中，所述灵敏放大器包括功能单元110，所述功能单元110包括两个NMOS晶体管和两个PMOS晶体管以及两个输入输出端，所述两个输入输出端分别为第一输入输出端Q1和第二输入输出端Q2，所述两个NMOS晶体管分别为第一NMOS晶体管M2和第二NMOS晶体管M4，所述两个PMOS晶体管分别为第一PMOS晶体管M1和第二PMOS晶体管M3。
所述第一PMOS晶体管M1的漏极和所述第一NMOS晶体管M2的漏极相连，且连接至所述第二输入输出端Q2；所述第二PMOS晶体管M3的漏极和所述第二NMOS晶体管M4的漏极相连，且连接至所述第一输入输出端Q1。
所述第一PMOS晶体管M1的源极和所述第二PMOS晶体管M3的源极相连，作为高压端sapwr；所述第一NMOS晶体管M2的源极和所述第二NMOS晶体管M4的源极相连，作为低压端sagnd。
所述灵敏放大器还包括：第一驱动单元120和第二驱动单元130。该具体实施方式中，所述第一驱动单元120包括第一上拉晶体管M5，所述第一上拉晶体管M5的漏极连接所述高压端sapwr，源极连接至电源VH；所述第二驱动单元130包括第一下拉晶体管M6，所述第一下拉晶体管M6的漏极连接至所述低压端sagnd，源极接地。该具体实施方式中，所述第一上拉晶体管M5为PMOS晶体管，所述第一下拉晶体管M6为NMOS晶体管。通过所述第一下拉晶体管M6的下拉以及所述第一上拉晶体管M5的上拉，对所述低压端sagnd和所述高压端sapw的电压进行控制。
所述第一上拉晶体管M5的栅极连接至使能控制信号SAP，所述第一下拉晶体管M6的栅极连接至使能控制信号SAN。通过所述使能控制信号SAP和SAN控制所述第一上拉晶体管M5和第一下拉晶体管M6的通断，当所述第一上拉晶体管M5或所述第一下拉晶体管M6均导通时，所述灵敏放大器进入工作状态。该具体实施方式中，所述第一上拉晶体管M5和所述第一下拉晶体管M6类型不同，所述使能控制信号SAP和使能控制信号SAN互为反相。
所述功能单元110还包括四个开关单元，所述第一PMOS晶体管、所述第一NMOS晶体管与所述第一输入输出端Q1之间分别连接有一开关单元，所述第二PMOS晶体管、所述第二NMOS晶体管与所述第二输入输出端Q2之间也连接有一开关单元，通过所述开关单元可以将所述第一PMOS晶体管、第二PMOS晶体管、第一NMOS晶体管以及第二NMOS晶体管配置成放大模式或者二极管模式。所述二极管模式下，MOS晶体管的栅极和漏极连接；放大模式下，MOS管的栅极和漏极之间断开，栅极与对应的输入输出端连接。
该具体实施方式中，所述第一PMOS晶体管M1连接至第一开关单元141，所述第一NMOS晶体管M2连接至第二开关单元142，所述第二PMOS晶体管M3连接至第三开关单元143，所述第二NMOS晶体管M4连接至第四开关单元144。
所述开关单元包括第一开关和第二开关，所述第一开关连接于所述第一PMOS晶体管、第二PMOS晶体管、第一NMOS晶体管以及第二NMOS晶体管的栅极和漏极之间，所述第二开关连接于第一PMOS晶体管、第二PMOS晶体管、第一NMOS晶体管以及第二NMOS晶体管的栅极与对应的输入输出端之间。具体的，所述第一开关单元141包括开关S4和开关S6，其中开关S4连接于所述第一PMOS晶体管M1的栅极与漏极之间，开关S6连接于所述第一PMOS晶体管M1的栅极与第一输入输出端Q1之间；所述第二开关单元142包括开关S0和开关S2，其中开关S0连接于所述第一NMOS晶体管M2的栅极与漏极之间，开关S2连接于所述第一NMOS晶体管M2的栅极与第一输入输出端Q1之间；所述第三开关单元143包括开关S5和开关S7，其中开关S5连接于所述第二PMOS晶体管M3的栅极与漏极之间，开关S7连接于所述第二PMOS晶体管M3的栅极与第二输入输出端Q2之间；所述第四开关单元144包括开关S1和开关S3，其中开关S1连接于所述第二NMOS晶体管M4的栅极与漏极之间，开关S3连接于所述第二NMOS晶体管M4的栅极与第二输入输出端Q2之间。
所述开关S0～S7可以为单个开关元件，例如MOS管、二极管或晶闸管等，也可以是由一个或多个开关元件以及其他电路元件连接构成的具有开关特性的电路单元，例如传输门等由多个开关元件组成的电路。
所述第一NMOS晶体管M2的栅极用于连接至位线BL，对应电压信号Vin+，第二NMOS晶体管M4的栅极用于连接至参考位线Ref_BL，对应电压信号Vin-。所述位线BL以及参考位线Ref_BL的信号输入端与地端之间会存在寄生电容，所述寄生电容是实际工艺制程中无法避免的，但是可以通过电路布线以及工艺制程的改善，尽量减少寄生电容的影响。
该具体实施方式中，所述第一输入输出端Q1和第二输入输出端Q2之间连接有第一预充电模块EQ1，用于在所述灵敏放大器的EQ(预充电)阶段，将所述第一输入输出端Q1和第二输入输出端Q2均充电至预设电压值，较佳，所述预设电压值为电源电压的一半，即1/2VH。在其他具体实施方式中，所述预设电压值还可以根据电路要求，设置为其他值，高于或低于1/2VH。
所述高压端sapwr和低压端sagnd之间也连接有第二预充电模块EQ2，用于在所述灵敏放大器的EQ(预充电)阶段，将所述高压端sapwr和低压端sagnd均充电至预设电压值。
所述第一预充电模块EQ1和所述第二预充电模块EQ2可以具有相同的电路结构，所述第一预充电模块EQ1和所述第二预充电模块EQ2可以分别包括为三个栅极互相连接的MOS晶体管(请参考图2b)，其中一个晶体管的源极连接至另一晶体管的漏极，并向该连接端输入预设电压。该具体实施方式中，所述预设电压为VH/2，通过控制电压EQ控制三个MOS管的导通与断开状态，当控制电压EQ使得三个MOS管均导通，则将上下两根线均被充电至VH/2。在其他具体实施方式中，本领域技术人员可以根据实际需求，合理设置所述第一预充电模块EQ1和第二预充电模块EQ2的结构以及预设电压值。
本发明的具体实施方式还提供一种如图2a所示的灵敏放大器的控制方法。
所述灵敏放大器工作流程包括：预充电阶段、失配消除阶段、小信号输入阶段以及信号放大阶段。
请参考图3，预充电阶段，将所述第一PMOS晶体管M1、第二PMOS晶体管M3、第一NMOS晶体管M2以及第二NMOS晶体管M4均连接为二极管模式，且所述第一PMOS晶体管M1、第一NMOS晶体管M2的栅极连通至所述第一输入输出端Q1，所述第二PMOS晶体管M2、第二NMOS晶体管M4的栅极连通至所述第二输入输出端Q2。
该具体实施方式中，控制所述开关S0～S7均导通，使得所述灵敏放大器的每个节点均阈值在正确的初始值上，通过第一预充电模块EQ1对所述第一输入输出端Q1和第二输入输出端Q2进行预充电，以便将所述Vin+和Vin-均预充电至预设电压值，较佳的为1/2VH。所述高压端sapwr以及低压端sagnd也被预充电至1/2VH。
在完成预充电之后，进入失配消除阶段，通过调整所述第一PMOS晶体管M1、第二PMOS晶体管M3以及所述第一NMOS晶体管M2和第二NMOS晶体管M4的连接状态，补偿所述第一NMOS晶体管M2和第二NMOS晶体管M4的栅极之间的失配电压差。
请参考图4，为本发明一具体实施方式的失配消除阶段的电路示意图。
失配消除阶段，第一预充电模块EQ1和第二预充电模块EQ2均不工作，即所述预充电模块内的MOS管均处于断开状态，因此在图4中省略。
该具体实施方式中，所述失配消除阶段包括第一失配消除阶段，采用第一失配消除方式，包括：将所述第一PMOS晶体管M1和第二PMOS晶体管M3均连接为二极管模式，将所述第一NMOS晶体管M2和所述第二NMOS晶体管M4均连接为放大模式，利用增益将失配的电压放大，形成过驱动的方式，加速建立一个用于补偿的电压差值并存储在位线以及参考位线的寄生电容上。
具体的，将所述开关S6、S7断开，开关S4、S5导通，使得第一PMOS晶体管M1和第二PMOS晶体管M3均连接为二极管模式；将开关S0、S1断开，开关S2、S3导通，使得第一NMOS晶体管M2和第二NMOS晶体管M4连接为放大模式。
请参考图5，为本发明另一具体实施方式的失配消除阶段的电路示意图。
该具体实施方式中，所述失配消除阶段包括第一失配消除阶段，采用第一失配消除方式，包括：将所述第一PMOS晶体管M1和第二PMOS晶体管M3均连接为放大模式，将所述第一NMOS晶体管M2和所述第二NMOS晶体管M4均连接为二极管模式，同样利用增益将失配的电压放大，形成过驱动的方式，加速建立一个用于补偿的电压差值并存储在位线以及参考位线的寄生电容上。
具体的，将所述开关S6、S7导通，开关S4、S5断开，使得第一PMOS晶体管M1和第二PMOS晶体管M3均连接为放大模式；将开关S0、S1导通，开关S2、S3断开，使得第一NMOS晶体管M2和第二NMOS晶体管M4连接为二极管模式。
请参考图6，为本发明另一具体实施方式的失配消除阶段的电路示意图。
该具体实施方式中，所述失配消除阶段包括第二失配消除阶段，采用第二失配消除方式，包括：将所述第一PMOS晶体管M1、第二PMOS晶体管M3、第一NMOS晶体管M2和第二NMOS晶体管M4均连接为二极管模式，调整补偿电压。
具体的，将开关S2、S3以及开关S6、S7断开，将开关S0、S1、S4和S5导通，从而实现将晶体管M1～M4均连接为二极管模式。
在上述具体实施方式的失配消除过程中，第一失配消除方式的优点是速度特别快，缺点是时间不易控制，随着时间的延长，会出现过度补偿，比如第一NMOS管M2和第二NMOS管M4的失配电压为50mV，请参考图7，如曲线1所示，采用第一失配消除方式，在t1点时就达到了补偿电压调整的50mV，而在t2点时，可能已经过补偿了，使得Vin+和Vin-的初始差值达到了100mV，这个不是期望的结果。而且，考虑到晶体管的工艺、电源、温度变化等影响，最优的时间点较难控制。
而对于第二失配消除方式，如曲线2所示，随着时间的延长，有一个最终的稳定而且符合预期的理想补偿，但是缺点是需要的时间比较长。
所以，在另一具体实施方式中，可以将所述第一失配消除方式和第二失配消除方式相结合，将所述失配消除阶段分为第一失配消除阶段和第二失配消除阶段。为了避免过补偿，可以将第二失配消除阶段在第一失配消除阶段之后进行，两者结合可以达到较快的补偿速度，且不会出现过度补偿的问题，在时间控制上对晶体管的工艺、电源以及温度的依赖较小。请参考图7中曲线3和曲线4，在第一失配消除方式之后结合第二失配消除方式，能够将失配电压稳定在0附近。其中曲线3为第一失配消除阶段时间较短，在失配电压还未到达0时，就进入第二失配消除阶段，最终将失配电压稳定在0以上且接近于0；曲线4为第一失配消除阶段时间较长，已经产生了过度补偿，再进入第二失配消除阶段之后，将失配电压又重新拉回并稳定至0附近。
本领域的技术人员可以根据对于补偿时间或补偿准确性的要求，在所述失配消除阶段，合理选择失配消除方式，可以单独采用第一失配消除方式、第二失配消除方式中的任意一种，或者两种的结合。
在失配消除阶段完成之后，进入小信号输入阶段以及随后的信号放大模式。
在小信号输入阶段，灵敏放大器的第一输入输出端Q1感受位线BL上的小信号变化，输入至功能单元110进行放大，进入信号放大阶段。
请参考图8，为本发明一具体实施方式的灵敏放大器在信号放大阶段的电路结构示意图。
在信号放大阶段，将所述第一PMOS晶体管M1、第二PMOS晶体管M3、第一NMOS晶体管M2和第二NMOS晶体管M4均连接为放大模式，使得所述所述第一PMOS晶体管M1、第二PMOS晶体管M3、第一NMOS晶体管M2和第二NMOS晶体管M4构成一锁存器。
具体的，将所述开关S2、S3、S5和S6均导通，将开关S0、S1、S4和S5均断开。
上述灵敏放大器及其控制方法，通过在灵敏放大器的功能单元的四个MOS管处均连接一开关单元，通过所述开关单元能够调整所述MOS管的连接方式，从而在灵敏放大电路的时序控制上，可以增加失配消除阶段，通过切换各MOS管的连接方式，实现对失调电压的补偿。
在失配消除阶段，需要稳定高压端和低压端电压、以及内部节点的电压，使其始终等于或稳定在预充电压附近。
请参考图9，为本发明一具体实施方式的灵敏放大器电路的结构示意。
该具体实施方式中，所述灵敏放大器的第一驱动单元910包括第一上拉晶体管M5和第二上拉晶体管M7，所述灵敏放大器的第二驱动单元920包括第一下拉晶体管M6和第二下拉晶体管M8。
所述第一上拉晶体管M5的漏端连接所述高压端sapwr，源极连接至电源VH；所述第二上拉晶体管M7的源极连接所述高压端sapwr，漏极连接至电源VH。
所述第一下拉晶体管M6的漏极连接所述低压端sagnd，源极连接至接地端；所述第二下拉晶体管M8的源极连接所述低压端sagnd，漏极连接至接地端。
该具体实施方式中，所述第二上拉晶体管M7类型与所述第一上拉晶体管M5类型不同，第二下拉晶体管M6类型与所述第一下拉晶体管M8类型不同。所述第一上拉晶体管M5的栅极连接至使能控制信号SAP，所述第二上拉晶体管M7的栅极连接至使能控制信号SAN，所述第一下拉晶体管M6的栅极连接至使能控制信号SAN，所述第二下拉晶体管M8的栅极连接至使能控制信号SAP。
具体的，所述第二上拉晶体管M7为NMOS晶体管，第一上拉晶体管M5为PMOS晶体管，第一下拉晶体管M6为NMOS晶体管，第二下拉晶体管M8为PMOS晶体管。这样，在电源VH到地端之间的晶体管次序依次为NMOS、PMOS、NMOS、PMOS，容易保持锁存器110内部各节点x、y、Q1、Q2以及Vin+和Vin-稳定在1/2VH左右。
本发明的具体实施方式中，还提供一种存储器，所述存储器包括如上述具体实施方式所述的灵敏放大电路。
对于具有多个存储单元的存储器，同一根位线连接至多个存储单元，所述灵敏放大器电路可以包括多个功能单元(请参考图2a中功能单元110)，构成阵列，各功能单元的高压端和低压端均分别连接至第一驱动单元和第二驱动单元，每个功能单元连接到一根位线和对应的参考位线对应一列存储单元。
请参考图10，为本发明一具体实施方式的存储器读写电路的结构示意图。
存储器读写电路包括用于小信号放大的灵敏放大器1010以及设置于存储器外围的负反馈调整模块，所述负反馈调整模块包括克隆电路1020和运算放大器OP1，所述克隆电路1020克隆了灵敏放大器1010内的第一驱动单元、第二驱动单元以及至少一组反相器。
具体的，所述克隆电路1020包括与所述灵敏放大器1010内的第一上拉晶体管M5对应的晶体管M50、与第二上拉晶体管M7对应的晶体管M70；还包括与所述第一下拉晶体管M6对应的M60，与第二下拉晶体管M80对应的晶体管M80。
所述灵敏放大器1010的第二驱动单元还包括反馈晶体管M9，用于接收反馈调整模块输出的反馈信号。反馈晶体管M9的源极接地，漏极连接于所述第一下拉晶体管M6的源极。所述反馈晶体管M9可以为NMOS晶体管。
所述克隆电路1020同样包括与所述反馈晶体管M9对应的晶体管M90，所述晶体管M90的源极接地，漏极连接至所述晶体管M60的源极。
上述晶体管之间的“对应”是指所处的电路中与其他器件的连接关系相同，晶体管类型相同，宽长比相同，具有相同的电性参数，并且布局布线匹配。为了减小电路面积，在保持宽长比相同的情况下，可以等比例缩小克隆电路1020内的各晶体管的尺寸。
所述灵敏放大器1010内的功能单元阵列1011可以包括一个功能单元(请参考图2a中功能单元110)或由多个功能单元组成的阵列。
由于所述克隆电路1020主要用于监控所述功能单元阵列1011内的各功能单元的电路特性，而功能单元在放大模式下包括对称的两个反相器，为了减小电路尺寸，减小成本，所述克隆电路1020可以仅克隆所述功能单元内的一个NMOS晶体管和一个PMOS晶体管，具体的包括PMOS晶体管M30和NMOS晶体管M40。
所述PMOS晶体管M30的漏极与NMOS晶体管M40的漏极连接，作为输出端；所述PMOS晶体管M30的栅极与NMOS晶体管M40的栅极连接，作为输入端，且所述输入端和输出端连接，使得所述PMOS晶体管M30和所述NMOS晶体管M40均采用二极管连接方式。所述PMOS晶体管M30的栅极与NMOS晶体管M40的栅极连接节点作为中间点Z，所述中间点Z用于输出负反馈电压信号，连接至运算放大器OP1的正输入端，所述中间点Z的电位高低可以反映出PMOS晶体管M30和NMOS晶体管M40的电流能力强弱。
所述运算放大器OP1的输出端连接至所述第二驱动单元内的反馈晶体管M9的栅极，以及连接至所述克隆电路1020内与所述反馈晶体管M9对应的反馈晶体管M90栅极，用于向所述反馈晶体管M9和反馈晶体管M90输出反馈控制信号RefSa。
所述运算放大器的负输入端连接至参考电压端，通过所述反馈调整模块，可以使得所述负反馈电压信号稳定在参考电压附近，由于所述克隆电路1020克隆所述灵敏放大器1010的电路，所述中间点Z的电压值与灵敏放大器1010内的功能单元的输入输出端的电压值近似相同，从而使得灵敏放大器1010内的功能单元内部的各节点x、y、Q1、Q2以及Vin+和Vin-(请参考图9)均稳定在参考电压左右。
该具体实施方式中，所述参考电压为所述灵敏放大器在预充电阶段将所所述第一输入输出端Q1和第二输入输出端Q2预充电至的预设电压值。该具体实施方式中，所述参考电压为1/2VH，使得灵敏放大器1010内的各节点的电压稳定在1/2VH。
例如，所述克隆电路1020内的反相器的中间点Z输出的负反馈电压信号大于1/2VH时，运算放大器输出的反馈控制信号RefSa电压升高，使得所述反馈晶体管M90和M9导通增强，使得流经晶体管M60的电流增大，从而使得晶体管M60的源极电压下拉，M60的栅极和源极间电压Vgs增大，使得晶体管M40的源极电位下拉，漏极电压下降；而所述晶体管M40的漏极电压即为所述中间点Z的电压，从而将中间点Z输出的负反馈电压信号下降。
同样，当中间点Z输出的负反馈电压信号小于1/2VH时，运算放大器输出的反馈控制信号RefSa为低电平，反馈至所述克隆电路1020，使得中间点Z输出的负反馈电压信号上升。
最终，使得所述中间点Z输出的负反馈电压信号稳定在1/2VH。由于所述克隆电路1020的电路与灵敏放大器1010的电路对应，中间点Z的电压即为灵敏放大器1010的功能单元内部节点的电压，使得功能单元内部节点的电压稳定在1/2VH。
上述存储器读写电路，通过增加负反馈调整模块，通过克隆电路，监控功能模块的功能单元内部节点的电压，在失配消除阶段，通过负反馈调整模块的反馈电压信号，稳定灵敏放大器内各节点电压。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (15)

1.一种灵敏放大器，其特征在于，包括：
两个PMOS晶体管、两个NMOS晶体管、第一输入输出端和第二输入输出端，所述两个PMOS晶体管分别为第一PMOS晶体管、第二PMOS晶体管，所述两个NMOS晶体管分别为第一NMOS晶体管和第二NMOS晶体管；其中，所述第一PMOS晶体管的漏极和所述第一NMOS晶体管的漏极相连，且连接至所述第二输入输出端，所述第一PMOS晶体管和所述第二PMOS晶体管的源极相连作为高压端；所述第二PMOS晶体管的漏极和所述第二NMOS晶体管的漏极相连，且连接至所述第一输入输出端，所述第一NMOS晶体管的源极和所述第二NMOS晶体管的源极相连，作为低压端；
四个开关单元，所述第一PMOS晶体管通过第一开关单元连接至所述第一输入输出端，所述第一NMOS晶体管通过第二开关单元连接至所述第一输入输出端，所述第二PMOS晶体管通过第三开关单元连接至所述第二输入输出端，所述第二NMOS晶体管通过第四开关单元连接至所述第二输入输出端；其中，所述第一开关单元包括连接在第一PMOS晶体管的栅极和漏极之间的第一开关和连接在第一PMOS晶体管的栅极和第一输入输出端之间的第二开关；所述第二开关单元，包括连接在第一NMOS晶体管的栅极和漏极之间的第一开关和连接在第一NMOS晶体管的栅极和第一输入输出端之间的第二开关；所述第三开关单元，包括连接在第二PMOS晶体管的栅极和漏极之间的第一开关和连接在第二PMOS晶体管的栅极和第二输入输出端之间的第二开关；所述第四开关单元，包括连接在第二NMOS晶体管的栅极和漏极之间的第一开关和连接在第二NMOS晶体管的栅极和第二输入输出端之间的第二开关；通过关断开关单元中的第一开关并接通开关单元中的第二开关，将两个PMOS晶体管和两个NMOS晶体管分别配置为放大模式；或通过接通开关单元中的第一开关并切断开关单元中的第二开关来实现二极管模式；
所述第一NMOS晶体管的栅极用于连接至位线，所述第二NMOS晶体管的栅极用于连接至参考位线；
还包括第一驱动单元和第二驱动单元；所述第一驱动单元包括第一上拉晶体管，所述第一上拉晶体管的漏极连接高压端，源极连接至电源；所述第二驱动单元包括第一下拉晶体管，所述第一下拉晶体管的漏极连接至所述低压端，源极接地，或者，所述第二驱动单元包括第一下拉晶体管和反馈晶体管，所述第一下拉晶体管的漏极连接至所述低压端，所述反馈晶体管的源极接地，所述反馈晶体管的漏极连接至所述第一下拉晶体管的源极。
2.根据权利要求1所述的灵敏放大器，其特征在于，
所述第一驱动单元还包括第二上拉晶体管，所述第二上拉晶体管的漏极连接所述高压端，源极连接至电源；所述第二驱动单元还包括第二下拉晶体管，所述第二下拉晶体管的漏极连接至所述低压端，源极接地；所述第二上拉晶体管类型与所述第一上拉晶体管类型不同，第二下拉晶体管类型与所述第一下拉晶体管类型不同。
3.根据权利要求1所述的灵敏放大器，其特征在于，
所述第一输入输出端和第二输入输出端之间连接有第一预充电模块。
4.根据权利要求3所述的灵敏放大器，其特征在于，
所述高压端和所述低压端之间连接有第二预充电模块。
5.根据权利要求1所述的灵敏放大器，其特征在于，
所述第一开关和第二开关分别包括MOS管、二极管或晶闸管中的至少一种。
6.一种存储器读写电路，其特征在于，包括：
如权利要求1或2任一项所述的灵敏放大器；
负反馈调整模块，所述负反馈调整模块包括克隆电路以及运算放大器，所述克隆电路包括至少一个NMOS晶体管和一个PMOS晶体管以及与所述第一驱动单元和第二驱动单元结构相同的电路，所述克隆电路克隆灵敏放大器内的第一驱动单元、第二驱动单元以及至少一组反相器；其中，所述PMOS 晶体管的漏极与所述NMOS 晶体管的漏极相连，所述NMOS 晶体管的栅极和所述PMOS 晶体管的栅极以二极管方式连接，并且所述 NMOS 晶体管的栅极和所述PMOS 晶体管的栅极连接到运算放大器的正输入端，运算放大器的负输入端连接到参考电压端；其中，运算放大器的输出端连接到第二驱动单元中的反馈晶体管的栅极，并连接到克隆电路中的第二反馈晶体管的栅极，第二反馈晶体管被配置为克隆所述反馈晶体管。
7.一种存储器，其特征在于，包括：
如权利要求1至5中任一项所述的灵敏放大器。
8.一种如权利要求1至5中任一项所述的灵敏放大器的控制方法，其特征在于，包括：
预充电阶段，将所述第一输入输出端和所述第二输入输出端预充电至预设电压，在所述预充电阶段内，将所述两个PMOS晶体管和所述两个NMOS晶体管均连接为二极管模式，且所述第一PMOS晶体管和所述第一NMOS晶体管的栅极与所述第一输入输出端连接，所述第二PMOS晶体管和所述第二NMOS晶体管的栅极与所述第二输入输出端连接；
预充电完成之后，进入失配消除阶段，通过调整所述两个PMOS晶体管和所述两个NMOS晶体管的连接模式，补偿所述第一输入输出端和所述第二输入输出端之间的失配电压差；
所述失配消除阶段包括第一失配消除阶段，所述第一失配消除阶段包括：将所述第一PMOS晶体管、第二PMOS晶体管连接为二极管模式，以及将所述第一NMOS晶体管和第二NMOS晶体管连接为放大模式；或者将所述第一NMOS晶体管和所述第二NMOS晶体管连接为二极管模式，将所述第一PMOS晶体管和所述第二PMOS晶体管连接为放大模式。
9.根据权利要求8所述的灵敏放大器的控制方法，其特征在于，
所述失配消除阶段包括第二失配消除阶段，所述第二失配消除阶段包括：将所述第一PMOS晶体管、所述第二PMOS晶体管、所述第一NMOS晶体管和所述第二NMOS晶体管均连接为二极管模式。
10.根据权利要求9所述的灵敏放大器的控制方法，其特征在于，
当所述失配消除阶段同时包括所述第一失配消除阶段和所述第二失配消除阶段时，所述第二失配消除阶段位于所述第一失配消除阶段之后。
11.根据权利要求8所述的灵敏放大器的控制方法，其特征在于，
在失配消除阶段完成之后，进入小信号输入阶段和信号放大阶段。
12.根据权利要求11所述的灵敏放大器的控制方法，其特征在于，
在所述信号放大阶段，将所述两个PMOS晶体管和所述两个NMOS晶体管均连接为放大模式。
13.根据权利要求12所述的灵敏放大器的控制方法，其特征在于，
所述两个PMOS晶体管和所述两个NMOS晶体管的栅极和漏极之间连接有第一开关，所述两个PMOS晶体管和所述两个NMOS晶体管的栅极与对应的输入输出端之间连接有第二开关时，在所述信号放大阶段时，将所述第一开关断开，第二开关导通。
14.根据权利要求13所述的灵敏放大器的控制方法，其特征在于，
所述失配消除阶段包括第一失配消除阶段，在所述第一失配消除阶段时，将连接所述两个PMOS晶体管的栅极的第二开关断开，将连接于所述两个PMOS晶体管栅极与漏极之间的第一开关导通，将连接所述两个NMOS晶体管的栅极的第二开关导通，将连接于所述两个NMOS晶体管栅极与漏极之间的第一开关断开；或者，将连接所述两个PMOS晶体管的栅极的第二开关导通，
将连接于所述两个PMOS晶体管栅极与漏极之间的第一开关断开，将连接所述两个NMOS晶体管的栅极的第二开关断开，将连接于所述两个NMOS晶体管栅极与漏极之间的第一开关导通。
15.根据权利要求13或14所述的灵敏放大器的控制方法，其特征在于，
所述失配消除阶段包括第二失配消除阶段，在所述第二失配消除阶段时，将所有第一开关导通，第二开关断开。
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